TW202119542A - 半導體裝置與其製造方法 - Google Patents

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Abstract

提供一種半導體裝置。半導體裝置包括一基板，基板具有一腔室。半導體裝置也包括一第一介電層，第一介電層設置於基板上。半導體裝置更包括一對熱電耦，此對熱電耦設置於第一介電層上。半導體裝置包括一第二介電層，第二介電層設置於第一介電層上與熱電耦之間。半導體裝置也包括一接收體，接收體連接於熱電耦。

Description

半導體裝置與其製造方法
本揭露實施例是有關於一種半導體裝置與其製造方法，且特別是有關於一種包含隔絕結構設置於一對熱電耦之間的半導體裝置與其製造方法。
熱電效應(thermoelectric effect)是透過熱電偶將溫差直接轉換為電壓，反之亦然。此效應可用於產生電能、測量溫度、冷卻或加熱物體。
一般的熱感測裝置上設置有熱電耦(thermocouple)，在將待量測物的熱傳送至熱電耦後，可透過賽貝克效應(Seebeck effect)產生一電壓差，進而由此電壓差量測出待量測物的溫度。由於半導體材料的席貝克係數(Seebeck coefficient)的絕對值大於金屬材料，可選擇半導體材料形成一對熱電耦。然而，使用半導體材料可能在此對熱電耦的連接處產生空乏區(depletion region)，此空乏區將縮短熱電耦的有效長度(useful length)，使熱感測裝置的感測性能下降。
因此，現行用於形成熱感測裝置的半導體裝置雖大致符合需求，但並非在各方面皆令人滿意。
本揭露實施例是有關於一種在一對熱電耦之間設置隔絕結構的半導體裝置與其製造方法。在一些實施例中，本揭露實施例的熱電耦透過隔絕結構(介電層的一部分)彼此分離，可防止空乏區的產生，進而可改進熱電耦的有效長度，提升半導體裝置的感測性能。
本揭露實施例包括一種半導體裝置。半導體裝置包括一基板，基板具有一腔室。半導體裝置也包括一第一介電層，第一介電層設置於基板上。半導體裝置更包括一對熱電耦，此對熱電耦設置於第一介電層上。半導體裝置包括一隔絕結構，隔絕結構設置於熱電耦之間。半導體裝置也包括一接收體，接收體連接於熱電耦。
本揭露實施例包括一種半導體裝置。半導體裝置包括一基板，基板具有一腔室。半導體裝置也包括一第一介電層，第一介電層設置於基板上。半導體裝置更包括一對熱電耦，此對熱電耦設置於第一介電層上。半導體裝置包括一第二介電層，第二介電層設置於第一介電層上與熱電耦之間。半導體裝置也包括一接收體，接收體連接於熱電耦。
本揭露實施例包括一種半導體裝置的製造方法。此製造方法包括提供一基板。此製造方法也包括在基板中形成一凹槽。此製造方法更包括形成一填充結構填充凹槽。此製造方法包括形成一第一介電層於填充結構上。此製造方法也包括形成一導電結構於第一介電層上。此製造方法更包括將導電結構圖案化以形成一對熱電耦。此製造方法包括形成一第二介電層於第一介電層上與熱電耦之間。此製造方法也包括形成一接收體連接於熱電耦。此製造方法更包括移除填充結構以形成一腔室。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露實施例敘述了一第一特徵部件形成於一第二特徵部件之上或上方，即表示其可能包含上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦可能包含了有附加特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與第二特徵部件可能未直接接觸的實施例。
應理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，部分的操作步驟可被取代或省略。
此外，其中可能用到與空間相關用詞，例如「在… 下方」、「下方」、「較低的」、「在… 上方」、「上方」、「較高的」及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵部件與另一個(些)元件或特徵部件之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
在說明書中，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，或10%之內，或5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。
除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。
以下所揭露之不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
在本揭露實施例中，半導體裝置可利用介電層的一部分作為一對熱電耦之間的隔絕結構。隔絕結構可防止熱電耦重疊(overlay)形成空乏區，進而可最大化熱電耦的有效長度，降低雜訊等效溫差(noise equivalent temperature difference, NETD)，藉此提高半導體裝置的性能(例如，感測性)。
第1圖至第7圖是根據本揭露的一些實施例，說明形成第7圖所示之半導體裝置100在各個不同製程階段的部分示意圖。應注意的是，為了便於顯示本揭露實施例的特徵，第1圖至第7圖是以剖面的方式繪示半導體裝置100，但其不代表半導體裝置100之特定剖面。此外，第1圖至第7圖中也可能省略部分元件。
參照第1圖，提供一基板10。在一些實施例中，基板10可包括元素半導體，例如：矽或鍺；化合物半導體，例如，碳化矽、氮化鎵、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦等；合金半導體，例如：矽鍺(silicon germanium)、砷磷化鎵(gallium arsenide phosphide)、磷化鋁銦(aluminum indium phosphide)、砷化鋁鎵(aluminum gallium arsenide)、砷化鎵銦(gallium indium arsenide)、磷化鎵銦(gallium indium phosphide)、砷磷化鎵銦(gallium indium arsenide phosphide)等或前述之組合，但本揭露實施例並非以此為限。
在一些實施例中，基板10可為絕緣層上半導體(semiconductor-on-insulator (SOI))基板。前述絕緣層上半導體基板可包括底板、設置於前述底板上的埋藏氧化層以及設置於前述埋藏氧化層上的半導體層。在一些實施例中，基板10可為一半導體晶圓(例如，矽晶圓或其他適當之半導體晶圓)。
在一些實施例中，基板10可包括各種隔離特徵，以分隔基板10中不同之裝置區域。舉例而言，隔離特徵可包括淺溝槽隔離(shallow trench isolation, STI)特徵，但本揭露實施例並非以此為限。在一些實施例中，形成淺溝槽隔離之步驟可包括於基板10中蝕刻出一溝槽，並於上述溝槽中填入絕緣材料(例如，氧化矽、氮化矽、或氮氧化矽)。所填充的溝槽可具有多層結構(例如，一熱氧化襯層以及填充於溝槽之氮化矽)。可進行化學機械研磨(chemical mechanical polishing, CMP)製程以研磨多餘的絕緣材料並平坦化隔離特徵之上表面。
接著，參照第1圖，在基板10中形成一凹槽10C。在一些實施例中，可形成一圖案化光阻層(未繪示)於基板10上。舉例來說，圖案化光阻層可為正型光阻(positive photoresist)或負型光阻(negative photoresist)。在一些實施例中，圖案化光阻層可為單層或多層結構，可透過例如沉積製程、光微影製程、其他適當之製程或前述之組合形成圖案化光阻層，但本揭露實施例並非以此為限。
在一些實施例中，可執行一蝕刻製程並透過前述圖案化光阻層蝕刻基板10，以形成凹槽10C。在一些實施例中，蝕刻製程可包括乾蝕刻、溼蝕刻、反應性離子蝕刻(reactive ion etching, RIE)及/或其他適當的製程。舉例來說，乾蝕刻製程可使用氬氣(Ar)、含氟氣體(例如：CF4 、SF6 、CH2 F2 、CHF3 、C2 F6 及/或BF3 )、含氯氣體(例如：Cl2 、CHCl3 、CCl4 及/或BCl3 )、含溴氣體(例如：HBr、CHBr3 )其他適當的氣體及/或電漿、及/或上述之組合。舉例來說，溼蝕刻製程可包括在以下的溶液中進行蝕刻：稀釋的氫氟酸(diluted hydrofluoric acid, DHF)、包括氫氟酸(HF)、硝酸(HNO3 )及/或醋酸(CH3 COOH)的溶液或是其他適當的溼式蝕刻劑。然而，本揭露實施例並非以此為限。
參照第2圖，形成一填充結構30填充凹槽10C。在一些實施例中，填充結構30可由多晶矽所形成，但本揭露實施例並非以此為限。在一些實施例中，填充結構30可藉由化學氣相沉積(CVD)、物理氣相沉積(例如:真空蒸鍍製程(vacuum evaporation)或濺鍍(sputtering process))、其他適當的製程或前述之組合所形成，但本揭露實施例並非以此為限。
在一些實施例中，在形成填充結構30填充凹槽10C前，可在凹槽10C中先形成一介電層21。更具體而言，在凹槽10C的側壁與底部以及基板10的頂表面上形成介電層21。在一些實施例中，介電層21的材料可包括氧化矽、氮化矽、氮氧化矽、高介電常數(high-κ)介電材料、其他任何適合之介電材料或上述之組合，但本揭露實施例並非以此為限。在一些實施例中，前述高介電常數介電材料可包括LaO、AlO、ZrO、TiO、Ta2 O5 、Y2 O3 、SrTiO3 (STO)、BaTiO3 (BTO)、BaZrO、HfO2 、HfO3 、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO3 (BST)、Al2 O3 、其他合適之高介電常數介電材料或上述組合。
在一些實施例中，介電層21可透過一沉積製程所形成。舉例來說，介電層21可透過化學氣相沉積(chemical vapor deposition, CVD)、原子層沉積(atomic layer deposition, ALD)或旋轉塗佈所形成，但本揭露實施例並非以此為限。在一些實施例中，前述化學氣相沉積可為低壓化學氣相沉積(low pressure chemical vapor deposition, LPCVD)、低溫化學氣相沉積(low temperature chemical vapor deposition, LTCVD)或電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition, PECVD)。
參照第3圖，形成一介電層23於填充結構30上。更詳細而言，形成介電層23於填充結構30與部分基板10上。在一些實施例中，介電層21與介電層23可稱為第一介電層20。亦即，第一介電層20的一部分可形成於凹槽10C的側壁與底部，而第一介電層20的另一部分可形成於填充結構30與部分基板10上。在一些實施例中，介電層23可透過熱氧化(thermal oxidation)所形成，但本揭露實施例並非以此為限。在一些實施例中，介電層23的材料可與介電層21的材料相同或相似，且介電層23也可透過沉積製程所形成。舉例來說，介電層23可透過化學氣相沉積(CVD)、原子層沉積(ALD)或旋轉塗佈所形成，但本揭露實施例並非以此為限。化學氣相沉積的例子可如前方所述，在此不多加贅述，但本揭露實施例並非以此為限。
接著，參照第3圖，形成一導電結構40於第一介電層20上。更詳細而言，形成導電結構40於介電層23上。在一些實施例中，導電結構40可包括半導體材料，例如多晶矽，但本揭露實施例並非以此為限。在一些實施例中，導電結構40可藉由化學氣相沉積(CVD)、物理氣相沉積(例如:真空蒸鍍製程或濺鍍)、其他適當的製程或前述之組合所形成，但本揭露實施例並非以此為限。
參照第4圖，將導電結構40圖案化以形成一對熱電耦。更詳細而言，在圖案化導電結構40後執行離子佈植以形成熱電耦41、43。在一些實施例中，可先將導電結構40經微影與蝕刻製程圖案化，形成如第4圖所示之兩個分開的部件；接著，分別對此兩個分開的部件進行不同的離子佈植，以形成熱電耦41、43。
舉例來說，可透過離子佈植及一熱製程(例如，退火製程)形成熱電耦41、43，但本揭露實施例並非以此為限。在一些實施例中，熱電耦41的材料例如為矽，且熱電耦41可包括氮、磷、砷、銻、鉍之摻雜質，即熱電耦41的材料可包含一N型半導體。在一些實施例中，熱電耦43的材料例如為矽，且熱電耦43可包括如硼、鋁、鎵、銦、鉈之摻雜質，即熱電耦43的材料可包含一P型半導體(例如，P型重摻雜多晶矽)，但本揭露實施例並非以此為限。在一些實施例中，熱電耦41的材料可包含一P型半導體(例如，N型重摻雜多晶矽)，而熱電耦43的材料可包含一N型半導體。
在一些實施例中，由於在形成熱電耦41、43前先將導電結構40經微影與蝕刻製程圖案化，使得熱電耦41、43之間彼此分離並相隔一間距D1。在一些實施例中，間距D1可至少大於0.1 μm。
參照第5圖，形成一第二介電層50於第一介電層20上。在一些實施例中，第二介電層50可與第一介電層20相同或相似。舉例來說，第二介電層50的材料可包括氧化矽、氮化矽、氮氧化矽、高介電常數(high-κ)介電材料、其他任何適合之介電材料或上述之組合，但本揭露實施例並非以此為限。在一些實施例中，前述高介電常數介電材料可包括LaO、AlO、ZrO、TiO、Ta2 O5 、Y2 O3 、SrTiO3 (STO)、BaTiO3 (BTO)、BaZrO、HfO2 、HfO3 、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO3 (BST)、Al2 O3 、其他合適之高介電常數介電材料或上述組合。
在一些實施例中，第二介電層50可透過一沉積製程所形成。舉例來說，第二介電層50可透過化學氣相沉積(CVD)、原子層沉積(ALD)或旋轉塗佈所形成，但本揭露實施例並非以此為限。化學氣相沉積的例子如前所述，在此不多加贅述。
在一些實施例中，第二介電層50為一圖案化介電層。舉例來說，可將介電材料形成於熱電耦41、43上、熱電耦41、43之間以及第一介電層20上。接著，將此介電材料圖案化以形成至少兩凹槽50C，此兩凹槽50C分別曝露熱電耦41、43的部分頂表面。圖案化製程例如包括微影與蝕刻製程，在此不多加贅述。
如第5圖所示，第二介電層50位於熱電耦41、43之間的部分可視為一隔絕結構51。亦即，隔絕結構51可設置於熱電耦41、43之間，使熱電耦41、43彼此分離。在一些實施例中，隔絕結構的寬度W1可與間距D1相等或接近，但本揭露實施例並非以此為限。
由於第二介電層50的一部分可作為熱電耦41、43之間的隔絕結構51，其可防止熱電耦41、43彼此重疊形成空乏區。此外，透過隔絕結構51的設置，可改進(例如，增加)熱電耦41、43的有效長度，降低雜訊等效溫差(NETD)，藉此提高半導體裝置的性能(例如，感測性)。
參照第6圖，形成一接收體60連接於熱電耦41、43。接收體60可用於接收熱能，並將熱能傳遞至熱電耦41、43。在一些實施例中，接收體60可包含一連接層61及一吸熱層63。連接層61的材料可包括鈦(Ti)，而吸熱層63的材料可包括氮化鈦(TiN)，但本揭露實施例並非以此為限。
在一些實施例中，接收體60的部分可設置於兩凹槽50C中。具體而言，連接層61可設置於兩凹槽50C中，例如，連接層61可設置於兩凹槽50C的底表面(進而與熱電耦41、43裸露的頂表面直接接觸)，但本揭露實施例並非以此為限；吸熱層63可設置於連接層61與第二介電層50上，例如，吸熱層63可設置於兩凹槽50C中的連接層61上，並可設置於隔絕結構51以及部分第二介電層50上，但本揭露實施例並非以此為限。在一些實施例中，連接層61與吸熱層63可藉由化學氣相沉積(CVD)、物理氣相沉積(例如:真空蒸鍍製程或濺鍍)、其他適當的製程或前述之組合所形成，但本揭露實施例並非以此為限。
參照第7圖，形成一第三介電層70於第二介電層50上。如第7圖所示，第三介電層70可填充第二介電層50的兩凹槽50C。類似地，第三介電層70的材料可與第一介電層20的材料或第二介電層50的材料相同或相似。舉例而言，第三介電層70的材料可包括氧化矽、氮化矽、氮氧化矽、高介電常數(high-κ)介電材料、其他任何適合之介電材料或上述之組合，但本揭露實施例並非以此為限。高介電常數介電材料的例子可如前所述，在此不多加贅述，但本揭露實施例並非以此為限。在一些實施例中，第三介電層70可藉由化學氣相沉積(CVD)、原子層沉積(ALD)或旋轉塗佈所形成，但本揭露實施例並非以此為限。化學氣相沉積的例子可如前所述，在此不多加贅述，但本揭露實施例並非以此為限。
接著，參照第7圖，移除填充結構30以形成一腔室32。舉例來說，可執行一蝕刻製程並透過特定圖案化光阻對第三介電層70、第二介電層50、熱電堆41、43及第一介電層20進行蝕刻，以形成一蝕刻溝槽(未繪示)。蝕刻製程的例子可如前所述，在此不多加贅述，但本揭露實施例並非以此為限。
接著，透過前述蝕刻溝槽移除填充結構30，以於原先填充結構30所佔據的區域形成一腔室32，以形成半導體裝置100。舉例來說，可藉由將氣體通過蝕刻溝槽以對填充結構30進行電漿蝕刻以形成腔室32，進而使熱電堆41、43形成懸浮結構，但本揭露實施例並非以此為限。
如第7圖所示，在一些實施例中，半導體裝置100包含一基板10，基板10具有一腔室32。在一些實施例中，半導體裝置100也包括一第一介電層20，第一介電層20設置於腔室32上(且部分第一介電層20圍繞腔室32)。更詳細而言，第一介電層20包括介電層21及介電層23，介電層21設置於腔室32的側壁與底部，而介電層23設置於腔室32的頂部。在一些實施例中，半導體裝置100更包括一對熱電耦41、43，熱電耦41、43設置於第一介電層20(介電層23)上。在一些實施例中，半導體裝置100包括一隔絕結構51，隔絕結構51設置於熱電耦41、43之間。在一些實施例中，半導體裝置100也包括一接收體60，接收體60連接於熱電耦41、43。
在一些實施例中，半導體裝置100可作為一熱感測裝置。熱感測裝置的感測性(sensitivity)可由席貝克效應(Seebeck effect)(熱電效應)所判斷。在席貝克效應中，熱感測裝置所測得的電壓V可由以下公式計算：V=(αA -αB ) x ΔT。其中，αA 與αB 可分別為熱電耦41、43的席貝克係數(Seebeck coefficient)，而ΔT為熱電耦41、43相接的位置與其兩側的溫差。
在一些實施例中，半導體裝置100之熱電耦41、43可使用P型半導體(例如，P型矽)與N型半導體(例如，N型矽)為材料，使熱電耦41、43的席貝克係數的差較大，因此，即便溫差ΔT小，也能得到較大的電壓V。亦即，可進一步提升半導體裝置100的感測性。
再者，由於第二介電層50的一部分可作為熱電耦41、43之間的隔絕結構51，其可防止熱電耦41、43彼此重疊形成空乏區。此外，透過隔絕結構51的設置，可改進熱電耦的有效長度，降低雜訊等效溫差(NETD)，藉此提高半導體裝置100的性能(例如，感測性)。
本揭露實施例中，由於半導體裝置100的感測性提升，可應用於更精密的感測裝置中。舉例來說，本揭露實施例之半導體裝置100可應用於自駕車、(紅外線)攝影機、家用電子裝置等，但本揭露實施例並非以此為限。
以上概述數個實施例的部件，以便在本揭露所屬技術領域中具有通常知識者可以更理解本揭露實施例的觀點。在本揭露所屬技術領域中具有通常知識者應該理解，他們能以本揭露實施例為基礎，設計或修改其他製程和結構以達到與在此介紹的實施例相同之目的及/或優勢。在本揭露所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神和範圍之下，做各式各樣的改變、取代和替換。因此，本揭露之保護範圍當視後附之申請專利範圍所界定者為準。另外，雖然本揭露已以數個較佳實施例揭露如上，然其並非用以限定本揭露。
本說明書對特徵、優點或類似語言的引用並非意味可以利用本揭露實現的所有特徵和優點應該是或者在本揭露的任何單個實施例中。相對地，涉及特徵和優點的語言被理解為其意味著結合實施例描述的特定特徵、優點或特性包括在本揭露的至少一個實施例中。因而，在整份說明書中對特徵和優點以及類似語言的討論可以但不一定代表相同的實施例。
再者，在一個或多個實施例中，可以任何合適的方式組合本揭露的所描述的特徵、優點和特性。根據本文的描述，相關領域的技術人員將意識到，可在沒有特定實施例的一個或多個特定特徵或優點的情況下實現本揭露。在其他情況下，在某些實施例中可辨識附加的特徵和優點，這些特徵和優點可能不存在於本揭露的所有實施例中。
100:半導體裝置 10:基板 10C:凹槽 20:第一介電層 21:介電層 23:介電層 30:填充結構 32:腔室 40:導電結構 41、43:熱電耦 50:第二介電層 50C:凹槽 51:隔絕結構 60:接收體 61:連接層 63:吸熱層 70:第三介電層 D1:間距 W1:寬度
以下將配合所附圖式詳述本揭露實施例。應注意的是，各種特徵部件並未按照比例繪製且僅用以說明例示。事實上，元件的尺寸可能經放大或縮小，以清楚地表現出本揭露實施例的技術特徵。 第1圖至第7圖是根據本揭露的一些實施例，說明形成第7圖所示之半導體裝置在各個不同製程階段的部分示意圖。
100:半導體裝置
10:基板
20:第一介電層
21:介電層
23:介電層
32:腔室
41、43:熱電耦
50:第二介電層
51:隔絕結構
60:接收體
61:連接層
63:吸熱層
70:第三介電層

Claims (12)

  1. 一種半導體裝置，包括： 一基板，具有一腔室； 一第一介電層，設置於該基板上； 一對熱電耦，設置於該第一介電層上； 一第二介電層，設置於該第一介電層上與該對熱電耦之間；以及 一接收體，連接於該對熱電耦。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第二介電層設置於該對熱電耦之間的部分作為一隔離結構。
  3. 如申請專利範圍第2項所述之半導體裝置，其中該對熱電耦的材料包括一N型半導體與一P型半導體。
  4. 如申請專利範圍第2項所述之半導體裝置，其中該第二介電層具有至少兩凹槽，其中該至少兩凹槽分別位於該隔離結構的兩側且該接收體的部分設置於該至少兩凹槽中。
  5. 如申請專利範圍第4項所述之半導體裝置，更包含： 一第三介電層，設置於該第二介電層上。
  6. 如申請專利範圍第5項所述之半導體裝置，其中該第三介電層填充該至少兩凹槽。
  7. 如申請專利範圍第4項所述之半導體裝置，其中該接收體包含： 一連接層，設置於該至少兩凹槽中；及 一吸熱層，設置於該連接層與該第二介電層上。
  8. 一種半導體裝置的製造方法，包括 提供一基板； 在該基板中形成一凹槽； 形成一填充結構填充該凹槽； 形成一第一介電層於該填充結構上； 形成一導電結構於該第一介電層上； 將該導電結構圖案化以形成一對熱電耦； 形成一第二介電層於該第一介電層上與該對熱電耦之間； 形成一接收體連接於該對熱電耦；以及 移除該填充結構以形成一腔室。
  9. 如申請專利範圍第8項所述之半導體裝置的製造方法，更包含： 在圖案化該導電結構後執行離子佈植以形成該對熱電耦。
  10. 如申請專利範圍第8項所述之半導體裝置的製造方法，更包含： 將該第二介電層圖案化以形成至少兩凹槽； 其中該至少兩凹槽曝露該對熱電耦的部分頂表面。
  11. 如申請專利範圍第10項所述之半導體裝置的製造方法，其中該接收體的部分設置於該至少兩凹槽中。
  12. 如申請專利範圍第8項所述之半導體裝置的製造方法，更包含： 形成一第三介電層於該第二介電層上。
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Publication number Priority date Publication date Assignee Title
JP2004177412A (ja) * 1999-08-24 2004-06-24 Ibiden Co Ltd 測温素子および半導体製造装置用セラミック基材
JP2005241457A (ja) * 2004-02-26 2005-09-08 Hamamatsu Photonics Kk 赤外線センサ及びその製造方法
JP5510991B2 (ja) * 2007-09-06 2014-06-04 株式会社日立国際電気 半導体製造装置及び基板処理方法
CN101807662B (zh) * 2009-02-18 2012-09-05 财团法人工业技术研究院 热电元件及其制作方法、芯片堆叠结构及芯片封装结构
US9508561B2 (en) * 2014-03-11 2016-11-29 Applied Materials, Inc. Methods for forming interconnection structures in an integrated cluster system for semicondcutor applications
EP3198648B1 (en) * 2014-09-22 2018-07-25 Consorzio Delta Ti Research Silicon integrated, out-of-plane heat flux thermoelectric generator
JP6514519B2 (ja) * 2015-02-16 2019-05-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
FR3059152B1 (fr) * 2016-11-21 2019-01-25 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif de transfert thermique, de connexion electrique et dispositif electronique
GB2558895B (en) * 2017-01-17 2019-10-09 Cambridge Entpr Ltd A thermal fluid flow sensor
CN207967050U (zh) * 2017-12-27 2018-10-12 中国科学院上海微系统与信息技术研究所 一种SiC热电堆型高温热流传感器

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