TW202103327A - 薄膜電晶體結構及其製作方法 - Google Patents

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Abstract

一種薄膜電晶體結構，包括：主動區、周邊區、第一圖案化導電層、第二圖案化導電層、介電層以及轉接橋。主動區包括複數個金屬氧化物半導體薄膜電晶體。周邊區鄰接於該主動區。第一圖案化導電層至少部分位於周邊區。第二圖案化導電層由主動區延伸至周邊區。介電層位於第一圖案化導電層與第二圖案化導電層之間，並將第一圖案化導電層和第二圖案化導電層電性隔離。轉接橋位於周邊區，包括接觸墊和連接線。接觸墊鄰接且與第二圖案化導電層電性隔離，並穿過介電層，而與第一圖案化導電層接觸。連接線分別與和第二圖案化導電層和接觸墊電性接觸。

Description

薄膜電晶體結構及其製作方法
本揭露書是有關於一種顯示裝置及其檢測設計結構與製作方法，特別是有關於一種顯示器的薄膜電晶體(Thin-Film-Transistor，TFT)結構及其檢測檢出率改善結構與製作方法。
近年來隨著薄膜電晶體液晶顯示器(Thin-Film Transistor Liquid Crystal Display，TFT-LCD) 技術的提升，目前已大量應用在電子產品上。典型的薄膜電晶體液晶顯示器面板製造過程，主要包括陣列(array)製程、微胞(cell)製程，和模組(module)製程三個階段。由於，微胞製程的製造成本比陣列製程階段的成本高出很多，故如何能在陣列製程階段即時檢測出基板缺陷、提高檢出率和缺陷定位精確度、減少測試時間、避免具有缺陷的面板進入後續微胞製程，造成成本浪費，已是業界努力的重點之一。
其中，陣列製程是透過半導體製造技術，藉由成膜、微影、蝕刻和檢測等步驟，在基板上形成包含複數個圖案化導電層的多個薄膜電晶體(Thin Film Transistor，TFT)的薄膜積體電路。為了確保陣列製程的製程良率，在形成各個圖案化導電層之後，都需要進行一次缺陷檢測步驟(例如，開路與短路測試(Open/Short test，TOS))，以驗證圖案化導電層的形狀及尺寸是否正確、是否有污染、斷路(open)或短路(short)。最後，再以一次蝕刻製程形成層間導通孔(interlayer through hole)，並在層間導通孔(via)中沉積導電材料以形成內連線，電性連接各個圖案化金屬層，完成薄膜電晶體的製作。
然而，由於層圖案化導電層位於不同階層，導致用來導通不同階層之圖案化導電層的層間導通孔具有不同的深度，其所需的蝕刻深度(時間)也不相同。若在形成所有圖案化導電層之後，再以同一蝕刻製程對圖案化導電層進行蝕刻，可能會對位於較淺層的圖案化導電層造成過蝕(over etch)的現象。尤其，當採用金屬氧化物半導體(Metal Oxide Semiconductor)材料，例如，銦鎵鋅氧化物半導體 (Indium-Gallium-Zinc-Oxide，IGZO)材料來製作薄膜電晶體元件時，這種過蝕現象可能會損傷較淺層的圖案化導電層，並殘留過多的自由電子，造成氧化物半導體薄膜電晶體元件(銦鎵鋅氧化物半導體薄膜電晶體元件)因為靜電累積而漏電，導致製程中圖案化導電層的缺陷檢測發生錯誤；更嚴重者會使製作完成的氧化物半導體薄膜電晶體元件操作失效。
因此，有需要提供一種先進的薄膜電晶體結構及其製作方法，解決習知技術所面臨的問題。
本說明書的一實施例揭露一種薄膜電晶體結構， 此薄膜電晶體結構包括：一種薄膜電晶體結構，包括：主動區、周邊區、第一圖案化導電層、第二圖案化導電層、介電層以及轉接橋。主動區包括複數個金屬氧化物半導體薄膜電晶體(Metal-oxide-Semiconductor Thin-Film-Transistors)。周邊區鄰接於該主動區。第一圖案化導電層至少部分位於周邊區。第二圖案化導電層由主動區延伸至周邊區。介電層位於第一圖案化導電層與第二圖案化導電層之間，並將第一圖案化導電層和第二圖案化導電層電性隔離。轉接橋位於周邊區，包括接觸墊和連接線(bus line)。接觸墊鄰接第二圖案化導電層，且與第二圖案化導電層電性隔離，並穿過介電層，而與第一圖案化導電層接觸。連接線分別與和第二圖案化導電層和接觸墊電性接觸。
本說明書的另一實施例揭露一種薄膜電晶體結構的缺陷檢測方法，包括下述步驟：首先，於主動區中形成第一圖案化導電層，使第一圖案化導電層包括彼此電性隔離的第一待測圖案和第二待測圖案，由主動區延伸至鄰接於主動區的週邊區，以及位於周邊區的至少一條周邊導線。接著，對第一圖案化導電層進行第一缺陷檢測。之後，於第一圖案化導電層上形成圖案化介電層；再於圖案化介電層上形成第二圖案化導電層，使第二圖案化導電層包括彼此電性隔離的第三待測圖案和第四待測圖案，由主動區延伸至週邊區。再對第二圖案化導電層進行第二缺陷檢測。然後，於周邊區中形成一個轉接橋，使轉接橋包括一個接觸墊及一條連接線。其中，接觸墊鄰接第三待測圖案的一條待測導線且與此待測導線電性隔離，並穿過圖案化介電層而與周邊導線接觸。連接線分別與待測導線和接觸墊電性接觸。後續，於主動區中形成複數個金屬氧化物半導體薄膜電晶體。
根據上述實施例，本說明書是在提供一種薄膜電晶體結構及其製作方法。其係採用預先形成在周邊區的轉接橋來導通位於上下階層的兩個圖案化導電層，而不採用蝕刻深度不一致的層間導通孔來導通位於上下階層的二圖案化導電層。可以避免位於上方階層的圖案化導電層，在製作較深的層間導通孔時，因為過蝕現象而受到損傷；以減少自由電子累積，進而防止導致金屬氧化物半導體薄膜電晶體因漏電而失效的問題發生。
另外，藉由新穎的轉接橋設計，可以在不改變圖案化導電層缺陷檢測方法的前提下，在製作薄膜電晶體結構的過程中，透過電訊號的結構調整，準確地檢測出測圖案化導電層的電子訊號(例如，受測圖案化導電層的阻抗值)差異，進而提升圖案化導電層的缺陷檢出率。
為了對本說明書之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
本說明書是提供一種薄膜電晶體結構及其製作方法，可解決習知氧化物半導體薄膜電晶體元件，因自由電子累積導致元件漏電失效的問題，同時提升製作薄膜電晶體結構過程中圖案化導電層的缺陷檢出率。為了對本說明書之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉數個較佳實施例，並配合所附圖式作詳細說明。
但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。
請參照第1圖，第1圖係根據本說明書的一實施例所繪示的一種薄膜電晶體結構10的電路示意圖。薄膜電晶體結構10包括：形成於基材101上的複數個像素區、複數條掃描線(scan lines)，例如掃描線103A至103G，以及複數條資料線(data lines)，例如資料線104A至104D。在本實施例中，每一個像素區(以像素區10A為例)係由相鄰的二條掃描線，例如掃描線103C和103D以及相鄰的二條資料線，例如資料線104A和104B，所定義出來的區域。其中，像素區10A包括二個子像素區(例如，子像素10A1和10A2)，分別耦接於掃描線103A和103B；且子像素10A1和10A2同時耦接於同一條資料線(例如，資料線104B)。複數個像素區10A排列形成成像素陣列，構成一個主動區(Active Area，AA)11；圍繞並鄰接主動區11的部分，則稱為周邊區(peripheral area)12。
詳言之，子像素10A1包括至少一個電晶體111和一個子像素電極112。電晶體111具有閘極111a、源極111b、汲極111c和由金屬氧化物半導體材料所構成的通道層(未繪示)。其中，閘極111a與掃描線103A電性接觸；源極111b和資料線104A電性接觸；汲極111c和子像素電極112電性接觸。子像素10A2包括至少一個電晶體121和一個子像素電極122。電晶體121具有閘極121a、源極121b和汲極121c閘極121a。其中，閘極121a與掃描線103B電性接觸；源極121b和資料線104A電性接觸；汲極121c和子像素電極122電性接觸。
在本說明書的一些實施例中，掃描線103A至104D、資料線104A至104D、閘極111a、源極111b、汲極111c和子像素電極112係分別形成在不同階層的多個圖案化導電層之中，且相鄰階層的二個圖案化導電層，二者之間係藉由介電材料來彼此電性隔離。為了更清楚描述薄膜電晶體結構10，以下將以製作薄膜電晶體結構10的各個製程階段中所形成的製程結構示意圖來進行解說。另外值得注意的是，為了方便解說起見，以下所述的製程結構僅係局部繪示，目的僅在於例示重要的技術特徵，並未按照比例尺繪示，且圖式中可能會省略未被描述的元件。
製作薄膜電晶體結構10的方法包括下述步驟：首先，於基材101上形成第一圖案化導電層M1。請參照第2A圖和第2B圖，第2A圖係繪示在基材101上形成第一圖案化導電層M1的局部製程結構上視圖。第2B圖係沿著第2A圖的切線S2所繪示的局部製程結構剖面圖。
在本說明書的一些實施例中，第一圖案化導電層M1可以是一種藉由一系列沉積以及光罩蝕刻製程所形成的圖案化金屬層、圖案化透明導電層或其他類似結構。其中，第一圖案化導電層M1可以包含由主動區11延伸至周邊區12的複數條掃描線(例如，掃描線103A至103E)和複數條共同電極線(例如，共同電極線131) 以及位於周邊區12的周邊線路L。每一條掃描線103A至103E可以包括複數個分別凸設於其上的閘極(未繪示)。在本實施例中，共同電極線131，由主動區11中延伸進入鄰接主動區11的周邊區12，並與掃描線103B至103E平行，且彼此電性隔離。
在形成第一圖案化導電層M1之後，對第一圖案化導電層M1進行第一缺陷檢測。在本說明書的一些實施例中，第一缺陷檢測可以是一種開路與短路測試(TOS)。其中，開路與短路測試可同時對第一圖案化導電層M1的不同圖案進行測試，判斷待測圖案的形狀及尺寸是否正確、是否有污染、斷路或短路。
例如在本實施例中，掃描線103B至103E係彼此浮接(floating)形成一個第一待測圖案F1；共同電極線131彼此串接形成一個第二待測圖案F2。在進行開路與短路測試時，可分別對第一待測圖案F1和第二待測圖案F2施加第一訊號和第二訊號，以獲取第一檢測資料和第二檢測資料；並根據第一檢測資料和第二檢測資料來判斷第一待測圖案F1和第二待測圖案F2的形狀及尺寸是否正確、是否有污染、斷路或短路。在本實施例中，第一訊號和第二訊號，可以分別為(但不以此為限)第一電壓和第二電壓；第一檢測資料和第二檢測資料分別為(但不以此為限)第一阻抗和第二阻抗。
值得注意的是，第一圖案化導電層M1的開路與短路測試，並不僅僅針對由掃描線103A至103E所形成的第一待測圖案F1以及由共同電極線131所形成的第二待測圖案F2進行測試。也可同時針對其他待測圖案(未繪示)進行測試。例如，在測試第一待測圖案F1和第二待測圖案F2的同時，可以對由周邊線路L所形成的第三待測圖案F3施加第三訊號，並獲取第三檢測資料。
另外，進行第一缺陷檢測的方式，並不僅僅限定於使用開路與短路測試方法，任何一種可以藉由光學、電學或其他物理/化學原理來判斷待測圖案(例如，第一待測圖案F1、第二待測圖案F2和第三待測圖案F3)的形狀及尺寸是否正確、是否有污染、斷路或短路的技術或方法，都未脫離本說明書所述之缺陷檢測方法的精神範圍。
在進行第一缺陷檢測之後，於第一圖案化導電層M1上形成一個圖案化介電層132。請參照第3圖，第3圖係繪示在第2B圖的第一圖案化導電層M1上形成圖案化介電層132之後的局部製程結構剖面圖。在本說明書的一些實施例中，在本說明書的一些實施例中，形成圖案化介電層132的步驟，包括於第一圖案化導電層M1上形成一個介電材料層(未繪示)，覆蓋第一圖案化導電層M1和一部份基材101。之後，對介電材料層(未繪示)進行圖案化，以光罩蝕刻製程移除一部份的介電材料層，以於周邊區12中形成至少一個開口132a，將位於周邊區的一部分的第一圖案化導電層M1暴露於外，例如將一部分的周邊線路L(但不以此為限)暴露於外。在本實施例中，構成介電材料層的材料，可以是矽氧化物、氮化矽、碳化矽、氮氧化矽、碳氧化矽或其他適合的介電材料及其組合。
然後，在圖案化介電層132上形成一個圖案化金屬氧化物半導體層133。請參照第4圖，第4圖係繪示在第3B圖的圖案化介電層132上形成一個圖案化金屬氧化物半導體層133之後的局部製程結構剖面圖。在本實施例中，形成圖案化金屬氧化物半導體層133的步驟，包括藉由沉積製程，例如低壓化學氣相沉積(Low-pressure CVD，LPCVD)形成一個氧化物半導體薄膜，例如銦鎵鋅氧化物半導體 (IGZO) 薄膜，覆蓋於圖案化介電層132上，並以光罩蝕刻製程移除一部份的氧化物半導體薄膜，以形成複數個氧化物半導體圖案133a，分別對應於每一個子像素10A中電晶體111的閘極111a。在本說明書的一些實施例中，移除一部份氧化物半導體薄膜的光罩蝕刻製程，也可以先於以上所述用來形成圖案化介電層132的介電材料層圖案化步驟實施。
接著，在圖案化介電層132和圖案化金屬氧化物半導體層133上形成第二圖案化導電層M2。請參照第5A圖和第5B圖，第5A圖係繪示在圖案化介電層132和圖案化金屬氧化物半導體層133上形成第二圖案化導電層M2之後的局部製程結構上視圖。第5B圖係沿著第5A圖的切線S5所繪示的局部製程結構剖面圖。
在本說明書的一些實施例中，第二圖案化導電層M2可以是一種藉由一系列沉積以及光罩蝕刻製程所形成的圖案化金屬層、圖案化透明導電層或其他類似結構。第二圖案化導電層M2，可以包含複數條資料線104A至104D、複數個源極111b、複數個汲極111c和複數條薄膜電晶體分壓線(TFT divider lines，TDs)134。其中，資料線104A至104D和薄膜電晶體分壓線134，分別由主動區11中延伸進入鄰接主動區11的周邊區12。薄膜電晶體分壓線134彼此串接，且與其他圖案電性隔離。資料線104A至104D彼此電性隔離；每一個子像素10A中電晶體111的源極111b，分別電性連接於對應的資料線104A至104D；汲極111c則與資料線104A至104D電性隔離。
在本說明書的實施例中，在形成第二圖案化導電層M2的同時，可以藉由相同的沉積和光罩蝕刻製程在周邊區12的圖案化介電層132上形成複數個接觸墊135。在本實施例中，每一個接觸墊135可以包括一個銲墊部135a以及一個插塞部135b。其中，銲墊部135a形成於周邊區12的圖案化介電層132上，且鄰接於延伸進入周邊區12的其中一條資料線(例如資料線104A)，並與資料線104A電性隔離；插塞部135b則由銲墊部135a縱向延伸經由開口132a穿過圖案化介電層132，而與周邊導線L接觸。
形成第二圖案化導電層M2和接觸墊135之後，可以對第二圖案化導電層M2進行第二缺陷檢測。在本說明書的一些實施例中，第二缺陷檢測也可以是(但不以此為限)一種開路與短路測試(TOS)。例如在本實施例中，彼此浮接的資料線104A至104D可以形成一個第三待測圖案F3；彼此串接的薄膜電晶體分壓線134可以形成一個第四待測圖案F4。在進行開路與短路測試時，可分別對第三待測圖案F3和第四待測圖案F4施加一個第三訊號和一個第四訊號(例如，第三訊號和第四訊號可以分別是第三電壓和第四電壓)，以獲取第三檢測資料和第四檢測資料(例如，第三檢測資料和第四檢測資料可以分別是第三阻抗和第四阻抗)；並根據第三檢測資料和第四檢測資料來判斷第三待測圖案F3和第四待測圖案F4的形狀及尺寸是否正確、是否有污染、斷路或短路。由於，第二缺陷檢測的詳細操作方式與前述的第一缺陷檢測大致類似，故不再贅述。
之後，在第二圖案化導電層M2、接觸墊135和圖案化介電層132上形成一個圖案化鈍化層136，將延伸進入周邊區12的一部份資料線104A和銲墊部135a暴露於外。請參照第6圖，第6圖係繪示在第5B圖的第二圖案化導電層M2、接觸墊135和圖案化介電層132上形成一個圖案化鈍化層136之後的局部製程結構剖面圖。
在本說明書的一些實施例中，圖案化鈍化層136的形成，包括先在第二圖案化導電層M2、接觸墊135和圖案化介電層132上形成一個介電材料層(例如矽氧化物層或氮化矽層)，再以光罩蝕刻製程移除位於周邊區12的一部份介電材料，以形成至少二開口136a和136b，分別將延伸進入周邊區12的一部份資料線104A和銲墊部135a暴露於外。
接著，在圖案化鈍化層136上形成連接線137。請參照第7圖，第7圖係繪示在第6圖的圖案化鈍化層136上形成連接線137之後的局部製程結構剖面圖。在本說明書的一些實施例之中，連接線137的形成包括以沉積製程(例如低壓化學氣相沉積製程)在圖案化鈍化層136上形成透明導電層，例如氧化銦錫層，以填充開口136a和136b，使透明導電層覆蓋於暴露於外的資料線104A和銲墊部135a上。再藉由光罩蝕刻製程移除一部份透明導電層，在周邊區12形成連接線137，使資料線104A和銲墊部135a藉由連接線137(圖案化後的透明導電層)電性連接。其中，接觸墊135以及連接線137的組合可以形成轉接橋140。在本實施例之中，資料線104A與接觸墊135的銲墊部135a之間，可以具有一個實質上介於3微米 ( micrometer，μm)至10微米之間的間距P。
後續，再藉由一連串的後段製程，在主動區11中形成複數個金屬氧化物半導體薄膜電晶體139，並完成薄膜電晶體結構10(如第7圖所繪示)的製備。在本實施例中，轉接橋140的接觸墊135係與第二圖案畫導電層M1的同時形成，藉由預先形成在周邊區12的轉接橋140，可以使位於第二圖案畫導電層M2中的資料線104A，在尚未形成薄膜電晶體結構10的所有圖案畫導電層之前，即可與位於其下方之第一圖案畫導電層M1中的周邊導線L電性連接。不需要在形成所有圖案畫導電層之後，再藉由一次蝕刻來形成層間導通孔以導通上下階層的圖案化導電層。如此，可以避免位於上方階層的圖案化導電層因製作深度較深的層間導通孔時發生過蝕現象而受到損傷，達到減少自由電子累積，並防止金屬氧化物半導體薄膜電晶體因漏電而失效的問題發生。
另外，透過轉接橋140前述的結構調整，由於少了自由電子累積的干擾。因此，在對第二圖案畫導電層M2進行開路與短路測試時，可以更準確地獲取施加於第三待測圖案F3和第四待測圖案F4施的第三訊號和第四訊號所轉換而得的第三檢測資料和第四檢測資料(例如，第三檢測資料和第四檢測資料可以分別是第三阻抗和第四阻抗)，進而提升第二圖案畫導電層M2之開路與短路測試的缺陷檢出率。
值得注意的是，轉接橋140的結構並不以此為限。例如，請參照第8A圖和第8B圖，第8A圖係根據本說明書的另一個實施例所繪示的轉接橋240的部分結構上視圖；第8B圖係沿著第8A圖的切線S8所繪示的轉接橋240部分結構剖面圖。轉接橋240的結構，大致與第7圖所繪示的轉接橋140類似。差別在於轉接橋240可以包括另一個接觸墊235。
在本實施例中，接觸墊235也包括一個銲墊部235a和一個插塞部235b。其中，銲墊部235a位於圖案化介電層132的介電表面132b上，且鄰接於資料線104A靠近接觸墊135的相反一側。插塞部235b穿過形成於圖案化介電層132的開口132c與週邊導線L接觸。且，圖案化鈍化層136也包括另一開口136b，將銲墊部235a暴露於外。連接線137也延伸進入開口136b與銲墊部235a電性接觸，藉此將資料線104A和接觸墊235電性連接。
另外，請參照第9A圖和第9B圖，第9A圖係根據本說明書的另一個實施例所繪示的轉接橋340的部分結構上視圖；第9B圖係沿著第9A圖的切線S9所繪示的轉接橋340部分結構剖面圖。轉接橋340的結構，大致與第7圖所繪示的轉接橋140類似。差別在於，在本實施例中，資料線304A可以包括至少一條支線(例如支線304A1和304A2)由資料線304A的本體向外延伸。轉接橋340可以包括其他多個接觸墊(例如接觸墊335A、335B、335C和335D)。其中，接觸墊335A和335B分別鄰接於資料線304A的主體和支線304A1，且接觸墊335A和335B二者分別位於支線304A1相反兩側。接觸墊335C和335D分別鄰接於資料線304A的主體和支線304A2，且接觸墊335C和335D二者分別位於支線304A2相反兩側。由於，接觸墊335A、335B、335C和335D的結構(分別包括銲墊部335a和插塞部335b)與接觸墊135類似，在此不再贅述。
根據上述實施例，本說明書是在提供一種薄膜電晶體結構。其係採用預先形成在周邊區的轉接橋來導通位於上下階層的兩個圖案化導電層，而不採用蝕刻深度不一致的層間導通孔來導通位於上下階層的二圖案化導電層。可以避免位於上方階層的圖案化導電層，在製作較深的層間導通孔時，因為過蝕現象而受到損傷；以減少自由電子累積，進而防止導致金屬氧化物半導體薄膜電晶體因漏電而失效的問題發生。
另外，藉由新穎的轉接橋設計，可以在不改變圖案化導電層之缺陷檢測方法的前提下，在製作薄膜電晶體結構的過程中，透過電訊號的結構調整，準確地檢測出測圖案化導電層的電子訊號(例如，受測圖案化導電層的阻抗值)差異，進而提升圖案化導電層的缺陷檢出率。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10:薄膜電晶體結構 10A:像素區 10A1、10A2:子像素 11:主動區 12:周邊區 101:基材 103A-103G:掃描線 104A-104D、304A:資料線 112:子像素電極 111:電晶體 111a、121a:閘極 111b、121b:源極 111c、121c:汲極 131:共同電極線 132:圖案化介電層 132a:圖案化介電層的開口 133:圖案化金屬氧化物半導體層 135、235、335A、335B、335C、335D:接觸墊 135a、235a、335a:銲墊部 135b、235b、335b:插塞部 136:圖案化鈍化層 136a、136b:圖案化鈍化層的開口 137:連接線 139:金屬氧化物半導體薄膜電晶體 140、240、340:轉接橋 304A1、304a2:資料線的支線 M1:第一圖案化金屬層 M2:第二圖案化金屬層 L:周邊線路 F1:第一待測圖案 F2:第二待測圖案
第1圖係根據本說明書的一實施例所繪示的一種薄膜電晶體結構的電路示意圖； 第2A圖係繪示在基材上形成第一圖案化導電層的局部製程結構上視圖； 第2B圖係沿著第2A圖的切線S2所繪示的局部製程結構剖面圖； 第3圖係繪示在第2B圖的第一圖案化導電層上形成圖案化介電層之後的局部製程結構剖面圖； 第4圖係繪示在第3B圖的圖案化介電層上形成一個圖案化金屬氧化物半導體層之後的局部製程結構剖面圖； 第5A圖係繪示在圖案化介電層和圖案化金屬氧化物半導體層上形成第二圖案化導電層之後的局部製程結構上視圖； 第5B圖係沿著第5A圖的切線S5所繪示的局部製程結構剖面圖； 第6圖係繪示在第5B圖的第二圖案化導電層、接觸墊和圖案化介電層上形成一個圖案化鈍化層之後的局部製程結構剖面圖； 第7圖係繪示在第6圖的圖案化鈍化層上形成連接線之後的局部製程結構剖面圖； 第8A圖係根據本說明書的另一個實施例所繪示的轉接橋部分結構上視圖； 第8B圖係沿著第8A圖的切線S8所繪示的轉接橋部分結構剖面圖； 第9A圖係根據本說明書的又一個實施例所繪示的轉接橋部分結構上視圖；以及 第9B圖係沿著第9A圖的切線S9所繪示的轉接橋部分結構剖面圖。
10:薄膜電晶體結構
101:基材
104A:資料線
111a:閘極
111b:源極
111c:汲極
131:共同電極線
132:圖案化介電層
133:圖案化金屬氧化物半導體層
135:接觸墊
135a:銲墊部
135b:插塞部
136:圖案化鈍化層
137:連接線
139:金屬氧化物半導體薄膜電晶體
140:轉接橋
M1:第一圖案化金屬層
M2:第二圖案化金屬層
L:周邊線路

Claims (10)

  1. 一種薄膜電晶體結構，包括： 一主動區，包括複數個金屬氧化物半導體薄膜電晶體(Metal-oxide-Semiconductor Thin-Film-Transistors)； 一周邊區，鄰接於該主動區 ； 一第一圖案化導電層，至少部分位於該周邊區； 一第二圖案化導電層，由該主動區延伸至該周邊區； 一介電層，位於該第一圖案化導電層與該第二圖案化導電層之間，並將該第一導線和該第二導線電性隔離；以及 一轉接橋，位於該周邊區，包括: 一第一接觸墊，鄰接該第二圖案化導電層，且與該第二圖案化導電層電性隔離，並穿過該介電層，而與該第一圖案化導電層接觸；以及 一連接線(bus line)，分別與和該第二圖案化導電層和該第一接觸墊電性接觸。
  2. 如申請專利範圍第1項所述之薄膜電晶體結構，其中該第二圖案化導電層包括一待測導線，由該主動區延伸至該周邊區，且位於該介電層的一介電表面上；該第一接觸墊包括： 一銲墊部，位於該介電表面上，且鄰接於該待測導線；以及 一側插塞部，由該銲墊部縱向延伸穿過該介電層，而與該第一圖案化導電層位於該周邊區的一週邊導線接觸，並藉由該連接線電性連接該待測導線和該第一接觸墊。
  3. 如申請專利範圍第2項所述之薄膜電晶體結構，其中該轉接橋更包括一第二接觸墊，位於該介電表面上，鄰接於該待測導線靠近該第一接觸墊的相反一側，且穿過該介電層與該週邊導線接觸，並藉由該連接線電性連接該待測導線和該第二接觸墊。
  4. 如申請專利範圍第3項所述之薄膜電晶體結構，其中該待測導線包括一支線，鄰接該第二接觸墊；該轉接橋更包括一第三接觸墊，鄰接於該支線靠近該第二接觸墊的相反一側，並穿過該介電層，與該周邊導線接觸；且藉由該連接線電性連接該支線和該第三接觸墊。
  5. 如申請專利範圍第2項所述之薄膜電晶體結構，其中該待測導線與該第一接觸墊之間具有一間距，該間距實質介於3微米 ( micrometer，μm)至10微米之間。
  6. 一種薄膜電晶體結構的製作方法，包括： 形成一第一圖案化導電層，使該第一圖案化導電層包括由一主動區延伸至鄰接於該主動區的一週邊區，且彼此電性隔離的一第一待測圖案和一第二待測圖，以及位於該周邊區中的至少一週邊導線； 對該第一圖案化導電層進行一第一缺陷檢測； 於該第一圖案化導電層上形成一圖案化介電層； 於該圖案化介電層上形成一第二圖案化導電層，使該第二圖案化導電層包括由該主動區延伸至該週邊區，且彼此電性隔離的一第三待測圖案和一第四待測圖案； 對該第二圖案化導電層進行一第二缺陷檢測； 於該周邊區中形成一轉接橋，使該轉接橋包括: 一接觸墊，鄰接該第三待測圖案之一待測導線，且與該待測導線電性隔離，並穿過該圖案化介電層而與該至少一週邊導線接觸；以及 一連接線，分別與該接觸墊和該待測導線電性接觸；以及 於該主動區中形成複數個金屬氧化物半導體薄膜電晶體。
  7. 如申請專利範圍第6項所述之薄膜電晶體結構的製作方法，其中該第一缺陷檢測包括對該些第一待測圖案和該些第二待測圖案分別施加一第一訊號和一第二訊號，以獲取一第一檢測資料和一第二檢測資料。
  8. 如申請專利範圍第7項所述之薄膜電晶體結構的製作方法，其中該第一待測圖案包括複數條第一導線彼此浮接(floating)；該第二待測圖案包括複數條第二導線彼此串接；該第一訊號和該第二訊號，分別為一第一電壓和一第二電壓；該第一檢測資料和該第二檢測資料分別為一第一阻抗和一第二阻抗。
  9. 如申請專利範圍第6項所述之薄膜電晶體結構的製作方法，其中該接觸墊與該第二圖案化導電層係同時形成，且該接觸墊包括： 一銲墊部，形成於該圖案化介電層上，且鄰接該待測導線並與該待測導線電性隔離；以及 一插塞部，由該銲墊部縱向延伸穿過該圖案化介電層，而與該至少一周邊導線接觸。
  10. 如申請專利範圍第9項所述之薄膜電晶體結構的製作方法，其中形成該圖案化介電層的步驟，包括： 形成一介電材質層，覆蓋該第一圖案化導電層和一部份該基材；以及 於該介電材質層中形成至少一開口，將該至少一周邊導線暴露於外；且該插塞部係延伸穿過該開口，而與該至少一周邊導線接觸。
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