CN111490054A - 薄膜晶体管结构及其制作方法 - Google Patents

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Abstract

一种薄膜晶体管结构，包括：主动区、周边区、第一图案化导电层、第二图案化导电层、介电层以及转接桥。主动区包括多个金属氧化物半导体薄膜晶体管。周边区邻接于该主动区。第一图案化导电层至少部分位于周边区。第二图案化导电层由主动区延伸至周边区。介电层位于第一图案化导电层与第二图案化导电层之间，并将第一图案化导电层和第二图案化导电层电性隔离。转接桥位于周边区，包括接触垫和连接线。接触垫邻接且与第二图案化导电层电性隔离，并穿过介电层，而与第一图案化导电层接触。连接线分别与第二图案化导电层和接触垫电性接触。

Description

薄膜晶体管结构及其制作方法
技术领域
本发明关于一种显示装置及其检测设计结构与制作方法，特别是有关于一种显示器的薄膜晶体管(Thin-Film-Transistor，TFT)结构及其检测检出率改善结构与制作方法。
背景技术
近年来随着薄膜晶体管液晶显示器(Thin-Film Transistor Liquid CrystalDisplay，TFT-LCD)技术的提升，目前已大量应用在电子产品上。典型的薄膜晶体管液晶显示器面板制造过程，主要包括阵列(array)制程、微胞(cell)制程，和模块(module)制程三个阶段。由于，微胞制程的制造成本比阵列制程阶段的成本高出很多，故如何能在阵列制程阶段实时检测出基板缺陷、提高检出率和缺陷定位精确度、减少测试时间、避免具有缺陷的面板进入后续微胞制程，造成成本浪费，已是业界努力的重点之一。
其中，阵列制程是通过半导体制造技术，借由成膜、微影、蚀刻和检测等步骤，在基板上形成包含多个图案化导电层的多个薄膜晶体管(Thin Film Transistor，TFT)的薄膜集成电路。为了确保阵列制程的制程良率，在形成各个图案化导电层之后，都需要进行一次缺陷检测步骤(例如，开路与短路测试(Open/Short test，TOS))，以验证图案化导电层的形状及尺寸是否正确、是否有污染、断路(open)或短路(short)。最后，再以一次蚀刻制程形成层间导通孔(interlayerthrough hole)，并在层间导通孔(via)中沉积导电材料以形成内连线，电性连接各个图案化金属层，完成薄膜晶体管的制作。
然而，由于层图案化导电层位于不同阶层，导致用来导通不同阶层的图案化导电层的层间导通孔具有不同的深度，其所需的蚀刻深度(时间)也不相同。若在形成所有图案化导电层之后，再以同一蚀刻制程对图案化导电层进行蚀刻，可能会对位于较浅层的图案化导电层造成过蚀(over etch)的现象。尤其，当采用金属氧化物半导体(Metal OxideSemiconductor)材料，例如，铟镓锌氧化物半导体(Indium-Gallium-Zinc-Oxide，IGZO)材料来制作薄膜晶体管元件时，这种过蚀现象可能会损伤较浅层的图案化导电层，并残留过多的自由电子，造成氧化物半导体薄膜晶体管元件(铟镓锌氧化物半导体薄膜晶体管元件)因为静电累积而漏电，导致制程中图案化导电层的缺陷检测发生错误；更严重者会使制作完成的氧化物半导体薄膜晶体管元件操作失效。
因此，有需要提供一种先进的薄膜晶体管结构及其制作方法，解决现有技术所面临的问题。
发明内容
本发明的提供了一种薄膜晶体管结构，包括：主动区、周边区、第一图案化导电层、第二图案化导电层、介电层以及转接桥。主动区包括多个金属氧化物半导体薄膜晶体管(Metal-oxide-Semiconductor Thin-Film-Transistors)。周边区邻接于该主动区。第一图案化导电层至少部分位于周边区。第二图案化导电层由主动区延伸至周边区。介电层位于第一图案化导电层与第二图案化导电层之间，并将第一图案化导电层和第二图案化导电层电性隔离。转接桥位于周边区，包括接触垫和连接线(bus line)。接触垫邻接第二图案化导电层，且与第二图案化导电层电性隔离，并穿过介电层，而与第一图案化导电层接触。连接线分别与第二图案化导电层和接触垫电性接触。
本发明的提供了一种薄膜晶体管结构的缺陷检测方法，包括下述步骤：首先，于主动区中形成第一图案化导电层，使第一图案化导电层包括彼此电性隔离的第一待测图案和第二待测图案，由主动区延伸至邻接于主动区的外围区，以及位于周边区的至少一条外围导线。接着，对第一图案化导电层进行第一缺陷检测。之后，于第一图案化导电层上形成图案化介电层；再于图案化介电层上形成第二图案化导电层，使第二图案化导电层包括彼此电性隔离的第三待测图案和第四待测图案，由主动区延伸至外围区。再对第二图案化导电层进行第二缺陷检测。然后，于周边区中形成一个转接桥，使转接桥包括一个接触垫及一条连接线。其中，接触垫邻接第三待测图案的一条待测导线且与此待测导线电性隔离，并穿过图案化介电层而与外围导线接触。连接线分别与待测导线和接触垫电性接触。后续，于主动区中形成多个金属氧化物半导体薄膜晶体管。
本发明在于提供一种薄膜晶体管结构及其制作方法，其为采用预先形成在周边区的转接桥来导通位于上下阶层的两个图案化导电层，而不采用蚀刻深度不一致的层间导通孔来导通位于上下阶层的二图案化导电层，这样可以实现，在制作较深的层间导通孔时，避免位于上方阶层的图案化导电层，因为过蚀现象而受到损伤，以及能够减少自由电子累积，进而防止导致金属氧化物半导体薄膜晶体管因漏电而失效的问题发生。
另外，借由新颖的转接桥设计，可以在不改变图案化导电层缺陷检测方法的前提下，在制作薄膜晶体管结构的过程中，通过电信号的结构调整，准确地检测出测图案化导电层的电子信号(例如，受测图案化导电层的阻抗值)差异，进而提升图案化导电层的缺陷检出率。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1为根据本发明的一实施例所示的一种薄膜晶体管结构的电路示意图；
图2A为在基材上形成第一图案化导电层的局部制程结构俯视图；
图2B为沿着图2A的切线S1所示的局部制程结构剖面图；
图3为在图2B的第一图案化导电层上形成图案化介电层之后的局部制程结构剖面图；
图4为在第3B图的图案化介电层上形成一个图案化金属氧化物半导体层之后的局部制程结构剖面图；
图5A为在图案化介电层和图案化金属氧化物半导体层上形成第二图案化导电层之后的局部制程结构俯视图；
图5B为沿着图5A的切线S5所示的局部制程结构剖面图；
图6为在图5B的第二图案化导电层、接触垫和图案化介电层上形成一个图案化钝化层之后的局部制程结构剖面图；
图7为在图6的图案化钝化层上形成连接线之后的局部制程结构剖面图；
图8A为根据本发明的另一个实施例所示的转接桥部分结构俯视图；
图8B为沿着图8A的切线S8所示的转接桥部分结构剖面图；
图9A为根据本发明的又一个实施例所示的转接桥部分结构俯视图；以及
图9B为沿着图9A的切线S9所示的转接桥部分结构剖面图。
附图标记
10：薄膜晶体管结构
10A：像素区
10A1、10A2：子像素
11：主动区
12：周边区
101：基材
103A-103G：扫描线
104A-104D、304A：数据线
112：子像素电极
111：晶体管
111a、121a：栅极
111b、121b：源极
111c、121c：漏极
131：共同电极线
132：图案化介电层
132a：图案化介电层的开口
133：图案化金属氧化物半导体层
135、235、335A、335B、335C、335D：接触垫
135a、235a、335a：焊垫部
135b、235b、335b：插塞部
136：图案化钝化层
136a、136b：图案化钝化层的开口
137：连接线
139：金属氧化物半导体薄膜晶体管
140、240、340：转接桥
304A1、304a2：数据线的支线
M1：第一图案化金属层
M2：第二图案化金属层
L：外围导线
F1：第一待测图案
F2：第二待测图案
具体实施方式
下面结合附图对本发明的结构原理和工作原理作具体的描述：
本说明书是提供一种薄膜晶体管结构及其制作方法，可解决现有氧化物半导体薄膜晶体管元件，因自由电子累积导致元件漏电失效的问题，同时提升制作薄膜晶体管结构过程中图案化导电层的缺陷检出率。为了对本说明书之上述实施例及其他目的、特征和优点能更明显易懂，下文特举数个较佳实施例，并配合所附图式作详细说明。
但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。较佳实施例的提出，仅为用以例示本发明的技术特征，并非用以限定本发明的申请专利范围。该技术领域中具有通常知识者，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与图式之中，相同的元件，将以相同的元件符号加以表示。
请参照图1，图1为根据本发明的一实施例所示的一种薄膜晶体管结构10的电路示意图。薄膜晶体管结构10包括：形成于基材101上的多个像素区、多条扫描线(scan lines)，例如扫描线103A至103G，以及多条数据线(data lines)，例如数据线104A至104D。在本实施例中，每一个像素区(以像素区10A为例)为由相邻的二条扫描线，例如扫描线103C和103D以及相邻的二条数据线，例如数据线104A和104B，所定义出来的区域。其中，像素区10A包括二个子像素区(例如，子像素10A1和10A2)，分别耦接于扫描线103A和103B；且子像素10A1和10A2同时耦接于同一条数据线(例如，数据线104B)。多个像素区10A排列形成像素阵列，构成一个主动区(Active Area，AA)11；围绕并邻接主动区11的部分，则称为周边区(peripheral area)12。
详言之，子像素10A1包括至少一个晶体管111和一个子像素电极112。晶体管111具有栅极111a、源极111b、漏极111c和由金属氧化物半导体材料所构成的通道层(未示出)。其中，栅极111a与扫描线103A电性接触；源极111b和数据线104A电性接触；漏极111c和子像素电极112电性接触。子像素10A2包括至少一个晶体管121和一个子像素电极122。晶体管121具有栅极121a、源极121b和漏极121c。其中，栅极121a与扫描线103B电性接触；源极121b和数据线104A电性接触；漏极121c和子像素电极122电性接触。
在本发明的一些实施例中，扫描线103A至103G、数据线104A至104D、栅极111a、源极111b、漏极111c和子像素电极112为分别形成在不同阶层的多个图案化导电层之中，且相邻阶层的二个图案化导电层，二者之间为借由介电材料来彼此电性隔离。为了更清楚描述薄膜晶体管结构10，以下将以制作薄膜晶体管结构10的各个制程阶段中所形成的制程结构示意图来进行解说。另外值得注意的是，为了方便解说起见，以下所述的制程结构仅为局部绘示，目的仅在于例示重要的技术特征，并未按照比例尺绘示，且图式中可能会省略未被描述的元件。
制作薄膜晶体管结构10的方法包括下述步骤：首先，于基材101上形成第一图案化导电层M1。请参照图2A和图2B，图2A为在基材101上形成第一图案化导电层M1的局部制程结构俯视图。图2B为沿着图2A的切线S1所示的局部制程结构剖面图。
在本发明的一些实施例中，第一图案化导电层M1可以是一种借由一系列沉积以及光罩蚀刻制程所形成的图案化金属层、图案化透明导电层或其他类似结构。其中，第一图案化导电层M1可以包含由主动区11延伸至周边区12的多条扫描线(例如，扫描线103A至103G)和多条共同电极线(例如，共同电极线131)以及位于周边区12的外围导线L。每一条扫描线103A至103G可以包括多个分别凸设于其上的栅极(未示出)。在本实施例中，共同电极线131，由主动区11中延伸进入邻接主动区11的周边区12，并与扫描线103A至103G平行，且彼此电性隔离。
在形成第一图案化导电层M1之后，对第一图案化导电层M1进行第一缺陷检测。在本发明的一些实施例中，第一缺陷检测可以是一种开路与短路测试(TOS)。其中，开路与短路测试可同时对第一图案化导电层M1的不同图案进行测试，判断待测图案的形状及尺寸是否正确、是否有污染、断路或短路。
例如在本实施例中，扫描线103B至103E为彼此浮接(floating)形成一个第一待测图案F1；共同电极线131彼此串接形成一个第二待测图案F2。在进行开路与短路测试时，可分别对第一待测图案F1和第二待测图案F2施加第一信号和第二信号，以获取第一检测数据和第二检测数据；并根据第一检测数据和第二检测数据来判断第一待测图案F1和第二待测图案F2的形状及尺寸是否正确、是否有污染、断路或短路。在本实施例中，第一信号和第二信号，可以分别为(但不以此为限)第一电压和第二电压；第一检测数据和第二检测数据分别为(但不以此为限)第一阻抗和第二阻抗。
值得注意的是，第一图案化导电层M1的开路与短路测试，并不仅仅针对由扫描线103A至103E所形成的第一待测图案F1以及由共同电极线131所形成的第二待测图案F2进行测试。也可同时针对其他待测图案(未示出)进行测试。例如，在测试第一待测图案F1和第二待测图案F2的同时，可以对由外围导线L所形成的第三待测图案F3施加第三信号，并获取第三检测数据。
另外，进行第一缺陷检测的方式，并不仅仅限定于使用开路与短路测试方法，任何一种可以借由光学、电学或其他物理/化学原理来判断待测图案(例如，第一待测图案F1、第二待测图案F2和第三待测图案F3)的形状及尺寸是否正确、是否有污染、断路或短路的技术或方法，都未脱离本发明所述的缺陷检测方法的精神范围。
在进行第一缺陷检测之后，于第一图案化导电层M1上形成一个图案化介电层132。请参照图3，图3为在图2B的第一图案化导电层M1上形成图案化介电层132之后的局部制程结构剖面图。在本发明的一些实施例中，形成图案化介电层132的步骤，包括于第一图案化导电层M1上形成一个介电材料层(未示出)，覆盖第一图案化导电层M1和一部分基材101。之后，对介电材料层(未示出)进行图案化，以光罩蚀刻制程移除一部分的介电材料层，以于周边区12中形成至少一个开口132a，将位于周边区的一部分的第一图案化导电层M1暴露于外，例如将一部分的外围导线L(但不以此为限)暴露于外。在本实施例中，构成介电材料层的材料，可以是硅氧化物、氮化硅、碳化硅、氮氧化硅、碳氧化硅或其他适合的介电材料及其组合。
然后，在图案化介电层132上形成一个图案化金属氧化物半导体层133。请参照图4，图4为在图3的图案化介电层132上形成一个图案化金属氧化物半导体层133之后的局部制程结构剖面图。在本实施例中，形成图案化金属氧化物半导体层133的步骤，包括借由沉积制程，例如低压化学气相沉积(Low-pressure CVD，LPCVD)形成一个氧化物半导体薄膜，例如铟镓锌氧化物半导体(IGZO)薄膜，覆盖于图案化介电层132上，并以光罩蚀刻制程移除一部分的氧化物半导体薄膜，以形成多个氧化物半导体图案133a，分别对应于每一个子像素10A中晶体管111的栅极111a。在本发明的一些实施例中，移除一部分氧化物半导体薄膜的光罩蚀刻制程，也可以先于以上所述用来形成图案化介电层132的介电材料层图案化步骤实施。
接着，在图案化介电层132和图案化金属氧化物半导体层133上形成第二图案化导电层M2。请参照图5A和图5B，图5A为在图案化介电层132和图案化金属氧化物半导体层133上形成第二图案化导电层M2之后的局部制程结构俯视图。图5B为沿着图5A的切线S5所示的局部制程结构剖面图。
在本发明的一些实施例中，第二图案化导电层M2可以是一种借由一系列沉积以及光罩蚀刻制程所形成的图案化金属层、图案化透明导电层或其他类似结构。第二图案化导电层M2，可以包含多条数据线104A至104D、多个源极111b、多个漏极111c和多条薄膜晶体管分压线(TFT divider lines，TDs)134。其中，数据线104A至104D和薄膜晶体管分压线134，分别由主动区11中延伸进入邻接主动区11的周边区12。薄膜晶体管分压线134彼此串接，且与其他图案电性隔离。数据线104A至104D彼此电性隔离；每一个子像素10A中晶体管111的源极111b，分别电性连接于对应的数据线104A至104D；漏极111c则与数据线104A至104D电性隔离。
在本发明的实施例中，在形成第二图案化导电层M2的同时，可以借由相同的沉积和光罩蚀刻制程在周边区12的图案化介电层132上形成多个接触垫135。在本实施例中，每一个接触垫135可以包括一个焊垫部135a以及一个插塞部135b。其中，焊垫部135a形成于周边区12的图案化介电层132上，且邻接于延伸进入周边区12的其中一条数据线(例如数据线104A)，并与数据线104A电性隔离；插塞部135b则由焊垫部135a纵向延伸经由开口132a穿过图案化介电层132，而与外围导线L接触。
形成第二图案化导电层M2和接触垫135之后，可以对第二图案化导电层M2进行第二缺陷检测。在本发明的一些实施例中，第二缺陷检测也可以是(但不以此为限)一种开路与短路测试(TOS)。例如在本实施例中，彼此浮接的数据线104A至104D可以形成一个第三待测图案F3；彼此串接的薄膜晶体管分压线134可以形成一个第四待测图案F4。在进行开路与短路测试时，可分别对第三待测图案F3和第四待测图案F4施加一个第三信号和一个第四信号(例如，第三信号和第四信号可以分别是第三电压和第四电压)，以获取第三检测数据和第四检测数据(例如，第三检测数据和第四检测数据可以分别是第三阻抗和第四阻抗)；并根据第三检测数据和第四检测数据来判断第三待测图案F3和第四待测图案F4的形状及尺寸是否正确、是否有污染、断路或短路。由于，第二缺陷检测的详细操作方式与前述的第一缺陷检测大致类似，故不再赘述。
之后，在第二图案化导电层M2、接触垫135和图案化介电层132上形成一个图案化钝化层136，将延伸进入周边区12的一部分数据线104A和焊垫部135a暴露于外。请参照图6，图6为在图5B的第二图案化导电层M2、接触垫135和图案化介电层132上形成一个图案化钝化层136之后的局部制程结构剖面图。
在本发明的一些实施例中，图案化钝化层136的形成，包括先在第二图案化导电层M2、接触垫135和图案化介电层132上形成一个介电材料层(例如硅氧化物层或氮化硅层)，再以光罩蚀刻制程移除位于周边区12的一部分介电材料，以形成至少二开口136a和136b，分别将延伸进入周边区12的一部分数据线104A和焊垫部135a暴露于外。
接着，在图案化钝化层136上形成连接线137。请参照图7，图7为在图6的图案化钝化层136上形成连接线137之后的局部制程结构剖面图。在本发明的一些实施例之中，连接线137的形成包括以沉积制程(例如低压化学气相沉积制程)在图案化钝化层136上形成透明导电层，例如氧化铟锡层，以填充开口136a和136b，使透明导电层覆盖于暴露于外的数据线104A和焊垫部135a上。再借由光罩蚀刻制程移除一部分透明导电层，在周边区12形成连接线137，使数据线104A和焊垫部135a借由连接线137(图案化后的透明导电层)电性连接。其中，接触垫135以及连接线137的组合可以形成转接桥140。在本实施例之中，数据线104A与接触垫135的焊垫部135a之间，可以具有一个实质上介于3微米(micrometer，μm)至10微米之间的间距P。
后续，再借由一连串的后段制程，在主动区11中形成多个金属氧化物半导体薄膜晶体管139，并完成薄膜晶体管结构10(如图7所示)的制备。在本实施例中，转接桥140的接触垫135为与第二图案画导电层M1的同时形成，借由预先形成在周边区12的转接桥140，可以使位于第二图案画导电层M2中的数据线104A，在尚未形成薄膜晶体管结构10的所有图案画导电层之前，即可与位于其下方的第一图案画导电层M1中的外围导线L电性连接。不需要在形成所有图案画导电层之后，再借由一次蚀刻来形成层间导通孔以导通上下阶层的图案化导电层。如此，可以避免位于上方阶层的图案化导电层因制作深度较深的层间导通孔时发生过蚀现象而受到损伤，达到减少自由电子累积，并防止金属氧化物半导体薄膜晶体管因漏电而失效的问题发生。
另外，通过转接桥140前述的结构调整，由于少了自由电子累积的干扰。因此，在对第二图案画导电层M2进行开路与短路测试时，可以更准确地获取施加于第三待测图案F3和第四待测图案F4施的第三信号和第四信号所转换而得的第三检测数据和第四检测数据(例如，第三检测数据和第四检测数据可以分别是第三阻抗和第四阻抗)，进而提升第二图案画导电层M2的开路与短路测试的缺陷检出率。
值得注意的是，转接桥140的结构并不以此为限。例如，请参照图8A和图8B，图8A为根据本发明的另一个实施例所示的转接桥240的部分结构俯视图；图8B为沿着图8A的切线S8所示的转接桥240部分结构剖面图。转接桥240的结构，大致与图7所示的转接桥140类似。差别在于转接桥240可以包括另一个接触垫235。
在本实施例中，接触垫235也包括一个焊垫部235a和一个插塞部235b。其中，焊垫部235a位于图案化介电层132的介电表面132b上，且邻接于数据线104A靠近接触垫135的相反一侧。插塞部235b穿过形成于图案化介电层132的开口132c与外围导线L接触。且，图案化钝化层136也包括另一开口136b，将焊垫部235a暴露于外。连接线137也延伸进入开口136b与焊垫部235a电性接触，借此将数据线104A和接触垫235电性连接。
另外，请参照图9A和图9B，图9A为根据本发明的另一个实施例所示的转接桥340的部分结构俯视图；图9B为沿着图9A的切线S9所示的转接桥340部分结构剖面图。转接桥340的结构，大致与图7所示的转接桥140类似。差别在于，在本实施例中，数据线304A可以包括至少一条支线(例如支线304A1和304A2)，由数据线304A的本体向外延伸。转接桥340可以包括其他多个接触垫(例如接触垫335A、335B、335C和335D)。其中，接触垫335A和335B分别邻接于数据线304A的主体和支线304A1，且接触垫335A和335B二者分别位于支线304A1相反两侧。接触垫335C和335D分别邻接于数据线304A的主体和支线304A2，且接触垫335C和335D二者分别位于支线304A2相反两侧。由于，接触垫335A、335B、335C和335D的结构(分别包括焊垫部335a和插塞部335b)与接触垫135类似，在此不再赘述。
根据上述实施例，本说明书是在提供一种薄膜晶体管结构，其为采用预先形成在周边区的转接桥来导通位于上下阶层的两个图案化导电层，而不采用蚀刻深度不一致的层间导通孔来导通位于上下阶层的二图案化导电层，可以避免位于上方阶层的图案化导电层，在制作较深的层间导通孔时，因为过蚀现象而受到损伤；以减少自由电子累积，进而防止导致金属氧化物半导体薄膜晶体管因漏电而失效的问题发生。
另外，借由新颖的转接桥设计，可以在不改变图案化导电层的缺陷检测方法的前提下，在制作薄膜晶体管结构的过程中，通过电信号的结构调整，准确地检测出测图案化导电层的电子信号(例如，受测图案化导电层的阻抗值)差异，进而提升图案化导电层的缺陷检出率。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (10)

1.一种薄膜晶体管结构，其特征在于，包括：
一主动区，包括多个金属氧化物半导体薄膜晶体管；
一周边区，邻接于该主动区；
一第一图案化导电层，至少部分位于该周边区；
一第二图案化导电层，由该主动区延伸至该周边区；
一介电层，位于该第一图案化导电层与该第二图案化导电层之间，并将该第一图案化导电层和该第二图案化导电层电性隔离；以及
一转接桥，位于该周边区，包括:
一第一接触垫，邻接于该第二图案化导电层，且与该第二图案化导电层电性隔离，并穿过该介电层，而与该第一图案化导电层接触；以及
一连接线，分别与该第二图案化导电层和该第一接触垫电性接触。
2.如权利要求1所述的薄膜晶体管结构，其特征在于，其中该第二图案化导电层包括一待测导线，由该主动区延伸至该周边区，且位于该介电层的一介电表面上；该第一接触垫包括：
一焊垫部，位于该介电表面上，且邻接于该待测导线；以及
一插塞部，由该焊垫部纵向延伸穿过该介电层，而与该第一图案化导电层位于该周边区的一外围导线接触，并借由该连接线电性连接该待测导线和该第一接触垫。
3.如权利要求2所述的薄膜晶体管结构，其特征在于，其中该转接桥更包括一第二接触垫，位于该介电表面上，邻接于该待测导线靠近该第一接触垫的相反一侧，且穿过该介电层与该外围导线接触，并借由该连接线电性连接该待测导线和该第二接触垫。
4.如权利要求3所述的薄膜晶体管结构，其特征在于，其中该待测导线包括一支线，邻接该第二接触垫；该转接桥更包括一第三接触垫，邻接于该支线靠近该第二接触垫的相反一侧，并穿过该介电层，与该外围导线接触；且借由该连接线电性连接该支线和该第三接触垫。
5.如权利要求2所述的薄膜晶体管结构，其特征在于，其中该待测导线与该第一接触垫之间具有一间距，该间距实质介于3微米至10微米之间。
6.一种薄膜晶体管结构的制作方法，其特征在于，包括：
形成一第一图案化导电层，使该第一图案化导电层包括由一主动区延伸至邻接于该主动区的一外围区，且彼此电性隔离的一第一待测图案和一第二待测图，以及位于该周边区中的至少一外围导线；
对该第一图案化导电层进行一第一缺陷检测；
于该第一图案化导电层上形成一图案化介电层；
于该图案化介电层上形成一第二图案化导电层，使该第二图案化导电层包括由该主动区延伸至该外围区，且彼此电性隔离的一第三待测图案和一第四待测图案；
对该第二图案化导电层进行一第二缺陷检测；
于该周边区中形成一转接桥，使该转接桥包括:
一接触垫，邻接于该第三待测图案的一待测导线，且与该待测导线电性隔离，并穿过该图案化介电层而与该至少一外围导线接触；以及
一连接线，分别与该接触垫和该待测导线电性接触；
以及
于该主动区中形成多个金属氧化物半导体薄膜晶体管。
7.如权利要求6所述的薄膜晶体管结构的制作方法，其特征在于，其中该第一缺陷检测包括对该第一待测图案和该第二待测图案分别施加一第一信号和一第二信号，以获取一第一检测数据和一第二检测数据。
8.如权利要求7所述的薄膜晶体管结构的制作方法，其特征在于，其中该第一待测图案包括多条第一导线彼此浮接；该第二待测图案包括多条第二导线彼此串接；该第一信号和该第二信号，分别为一第一电压和一第二电压；该第一检测数据和该第二检测数据分别为一第一阻抗和一第二阻抗。
9.如权利要求6所述的薄膜晶体管结构的制作方法，其特征在于，其中该接触垫与该第二图案化导电层同时形成，且该接触垫包括：
一焊垫部，形成于该图案化介电层上，且邻接于该待测导线并与该待测导线电性隔离；以及
一插塞部，由该焊垫部纵向延伸穿过该图案化介电层，而与该至少一外围导线接触。
10.如权利要求9所述的薄膜晶体管结构的制作方法，其特征在于，其中形成该图案化介电层的步骤，包括：
形成一介电材质层，覆盖该第一图案化导电层和一部分该基材；以及
于该介电材质层中形成至少一开口，将该至少一外围导线暴露于外；且该插塞部延伸穿过该开口，而与该至少一外围导线接触。
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