CN101325181B - 薄膜晶体管阵列基板及其制作方法 - Google Patents

Abstract

本发明公开了一种薄膜晶体管阵列基板及其制作方法，该方法包括下列步骤。首先，提供具有像素区以及光感测区的基板。之后，形成图案化第一导电层于基板上，其中图案化第一导电层包括位于像素区的栅极以及位于光感测区内的第一电极，并且于第一电极上形成光敏介电层。继之，形成栅极绝缘层于基板上，以覆盖栅极、光敏介电层以及第一电极。接着，形成图案化半导体层于栅极上方的栅极绝缘层上。之后，形成源极以及漏极于栅极两侧的图案化半导体层上，而栅极、源极与漏极构成薄膜晶体管。接着，形成第二电极于光敏介电层。

Description

薄膜晶体管阵列基板及其制作方法

技术领域

本发明是有关于一种薄膜晶体管阵列基板及其制作方法，且特别是有关于一种具有光传感器的薄膜晶体管阵列基板及其制作方法。

背景技术

随着科技的进步，显示器的技术也不断地发展且其需求与日俱增。早期由于阴极射线管(Cathode Ray Tube，CRT)具有优异的显示质量与技术成熟性，因此长年独占显示器市场。然而，近来由于绿色环保概念的兴起，基于阴极射线管的能源消耗较大与产生辐射量较大的特性，加上其产品扁平化空间有限，故阴极射线管无法满足市场对于轻、薄、短、小、美以及低消耗功率的市场趋势。因此，轻薄的平面显示器(Flat Panel Display，FPD)逐渐取代传统厚重的阴极映像管显示器，其中尤以具有高画质、空间利用效率佳、低消耗功率、低辐射等优越特性的液晶显示器为市场的主流。

近年来，为了提升使用者与平面显示器之间显示接口的操作便利性，或者基于提升平面显示器显示质量的考虑，光传感器的设置被整合于平面显示器中。详细来说，光传感器可作为光学式触控面板(optical touch panel)的输入装置，当使用者以手指或是其它物品碰触光学式触控面板时，整合于液晶显示面板上的光传感器可以感应光线的变化并输出对应的信号以执行各种功能。在另一种应用中，光传感器整合于平面显示器内作为环境光线(ambient light)传感器，其主要是在平面显示器中内建光传感器，藉以侦测环境光线的强弱。

更详细来说，在选择光传感器中的光感测材料时，由于非晶硅材料对于光线具有高度的灵敏度，亦即非晶硅材料中的光电流量随着光线强弱而具有较大的变化范围，因此当光传感器整合于非晶硅薄膜晶体管阵列基板上时，通常在二电极之间设置非晶硅材料而构成光传感器。

然而，以非晶硅材料作为光传感器的光感测材料时，面临下述问题：即使未施加电压于非晶硅两侧的电极上，只要非晶硅材料受到光线的照射，光传感器会产生光电流衰减的问题，进而影响光传感器的信赖性表现。

因此，如何妥善设计光传感器中光感测材料的结构，以及设置位置，使得光传感器具有较高的信赖度，并且将光传感器的工艺兼容地整合于非晶硅薄膜晶体管工艺中，实为目前光传感器应用于薄膜晶体管阵列基板上亟待克服的课题。

发明内容

本发明提供一种薄膜晶体管阵列基板的制作方法，其可将具有光感测元件的工艺整合于薄膜晶体管工艺中，并且光感测元件具有良好的光电流信赖度。

本发明提供一种薄膜晶体管阵列基板，其光感测元件具有良好信赖度。

本发明在第一导电层形成之后，便开始形成光敏介电材料层，因此光敏介电材料层的成膜温度得以较高温进行制作，这将有助于提升光敏介电层的光电流，增加光传感器的光电特性表现。

本发明提出一种薄膜晶体管阵列基板的制作方法，其包括下列步骤。首先，提供具有像素区以及光感测区的基板。之后，形成图案化第一导电层于基板上，其中图案化第一导电层包括位于像素区的栅极以及位于光感测区内的第一电极，并且于第一电极上形成光敏介电层。之后，形成栅极绝缘层于基板上，以覆盖栅极、光敏介电层以及第一电极。接着，形成图案化半导体层于栅极上方的栅极绝缘层上。之后，形成源极以及漏极于栅极两侧的图案化半导体层上，而栅极、源极与漏极构成薄膜晶体管。接着，形成第二电极于光敏介电层，其中第一电极、光敏介电层与第二电极构成光传感器。

在本发明的一实施例中，在形成上述源极以及漏极后，薄膜晶体管阵列基板的制作方法另包括于基板上全面形成保护层。另外，薄膜晶体管阵列基板的制作方法还可以包括下列步骤。首先，移除部分薄膜晶体管上方的保护层，以形成第一开口，其中第一开口暴露出部分源极或漏极。之后，移除部分光感测区的保护层及保护层下对应的部分栅极绝缘层，以形成暴露出部分光敏介电层的第二开口。

在本发明的一实施例中，于光敏介电层上形成第二电极的步骤中另包括形成一与薄膜晶体管电性连接的像素电极，而形成第二电极以及像素电极的方法包括下列步骤。首先，形成透明导电层于保护层上。之后，图案化透明导电层，以形成像素电极以及第二电极，其中像素电极经由第一开口电性连接于源极或漏极，第二电极经由第二开口与光敏介电层连接。

在本发明的一实施例中，上述光敏介电层例如为富硅的介电层，其中富含硅的介电层包括富硅的氧化硅层、富硅的氮化硅层或富硅的碳化硅层。同时，富硅的氧化硅层的分子式例如为SiOx，其中0.1≤x≤1.9。

在本发明的一实施例中，上述光敏介电层的折射率介于1.8至3.7之间。

在本发明的一实施例中，形成上述栅极、第一电极以及光敏介电层的方法包括下列步骤。首先，依序于基板上全面形成第一导电层、光敏介电材料层。之后，于光敏介电材料层上形成图案化光阻层，其中图案光阻层包括第一光阻区块以及第二光阻区块，第一光阻区块位于像素区，第二光阻区块位于光感测区，且第二光阻区块的厚度大于第一光阻区块的厚度。接着，以图案光阻层为掩膜，移除被暴露的第一导电层以及光敏介电材料层，以使光感测区内剩余的第一导电层以及光敏介电材料层构成第一电极以及光敏介电层。之后，缩减图案化光阻层的厚度，直到第一光阻区块被移除。接着，以剩余的图案光阻层为掩膜，移除被暴露的光敏介电材料层，以使像素区内剩余的第一导电层构成栅极。上述第二光阻区块还可以包括一中央区块以及二侧区块，而中央区块位于侧区块之间，且中央区块的厚度大于侧区块的厚度。此外，缩减图案化光阻层的厚度的方法可以是进行灰化工艺。

在本发明的一实施例中，上述位于像素区内的图案化半导体层包括一信道层以及位于信道层上的欧姆接触层。并且，在形成上述源极以及漏极时，另包括移除源极以及漏极所暴露的欧姆接触层以及部分的通道层。

在本发明的一实施例中，形成上述图案化半导体层的方法例如包括下列步骤。首先，形成半导体层覆盖栅极绝缘层。之后，图案化半导体层。

在本发明的一实施例中，形成上述源极以及漏极的方法包括下列步骤。首先，形成第二导电层覆盖图案化半导体层与栅极绝缘层。之后，图案化第二导电层，以形成源极以及漏极。

在本发明的一实施例中，上述栅极绝缘层、图案化半导体层、源极以及漏极为同时形成，而同时形成图案化半导体层、源极以及些漏极的方法例如包括下列步骤。首先，依序于基板上全面形成栅极绝缘层、半导体层、第二导电层以及图案化光阻层，其中图案化光阻层包括第一光阻区块与位于第一光阻区块两侧的第二光阻区块，且第一光阻区块的厚度小于第二光阻区块的厚度。接着，以图案化光阻层为掩膜对第二导电层与半导体层进行第一蚀刻工艺。之后，减少图案化光阻层的厚度，直到第一光阻区块完全被移除。接着，以剩余的第二光阻区块为掩膜对第二导电层进行第二蚀刻工艺，以使第二导电层构成源极以及漏极，而半导体层构成图案化半导体层。

在本发明的一实施例中，上述保护层的材质为有机绝缘材质。

在本发明的一实施例中，上述保护层的材质为无机绝缘材质以及有机绝缘材质所构成的迭层。

在本发明的一实施例中，薄膜晶体管阵列基板的制作方法另包括下列步骤。首先，在源极以及漏极形成后，形成保护层覆盖源极、漏极以与门极绝缘层。接着，形成光阻层以覆盖保护层。之后，对该光阻层进行图案化而形成一图案化光阻层，图案化光阻层暴露出薄膜晶体管上方的部分保护层以及光敏介电层上方的保护层。接着，以图案化光阻层作为掩膜，进行蚀刻工艺，以移除位于薄膜晶体管上方的部分保护层，并且移除位于光感测区的部分保护层以及部分栅极绝缘层，以暴露出漏极或源极，以及暴露出光敏介电层。继之，于基板上形成透明导电层，全面覆盖于基板上。之后，进行剥离工艺，以同时移除图案化的光阻层与位于光阻层之上的透明导电层，以使剩余的透明导电层中与漏极或源极连接的部分构成像素电极，而剩余的透明导电层中与光敏介电层连接的部分构成第二电极。

在本发明的一实施例中，上述光感测区可以位于这些像素区的外围。当然，上述光感测区的数目例如为多个，且每一光感测区也可以对应地形成于每一像素区的范围内。

本发明提出一种薄膜晶体管阵列基板，此薄膜晶体管阵列基板包括基板、图案化第一导电层、光敏介电层、栅极绝缘层、图案化半导体层、源极与漏极以及第二电极。基板上具有像素区以及光感测区。图案化第一导电层位于基板上，其中第一导电层包括一位于像素区的栅极以及一位于光感测区的第一电极。光敏介电层位于第一电极上。栅极绝缘层覆盖栅极、光敏介电层以及第一电极。图案化半导体层位于栅极上方的栅极绝缘层上。源极与漏极分别于栅极两侧的图案化半导体层上，栅极、源极与漏极构成薄膜晶体管。第二电极位于光敏介电层上，其中第一电极、光敏介电层与第二电极构成光传感器。

在本发明的一实施例中，上述薄膜晶体管阵列基板另包括覆盖源极以及漏极的保护层，保护层例如具有第一开口及第二开口，其中第一开口暴露出部分源极或漏极，且第二开口暴露出部分光敏介电层。薄膜晶体管阵列基板还可以包括像素电极，像素电极的材质与第二电极的材质相同，且像素电极经由第一开口电性连接于源极或漏极，而第二电极经由第二开口与光敏介电层连接。

在本发明的一实施例中，上述光敏介电层为富硅的介电层。

在本发明的一实施例中，上述富含硅的介电层包括富硅的氧化硅层、富硅的氮化硅层或富硅的碳化硅层。富硅的氧化硅层的分子式为SiOx，其中0.1≤x≤1.9。

在本发明的一实施例中，上述光敏介电层的折射率介于1.8至3.7之间。

由于本发明的薄膜晶体管阵列基板的制作方法是在进行栅极的形成步骤后便开始进行光敏介电层的形成步骤，可以让光敏介电层在容许工艺温度较高的情况下成膜，提升光敏介电层的光电流特性。光敏介电层与栅极、第一电极可以使用同一道光掩膜工艺进行制作，且与薄膜晶体管阵列基板的工艺兼容性高，不会额外增加光掩膜制作费用，可以节省制作成本。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1A与图1B分别绘示依据本发明的一实施例的一种整合了光传感器的薄膜晶体管阵列基板的布局；

图2进一步绘示图1A或图1B的薄膜晶体管阵列基板300的局部剖面结构示意图；

图3A至图3F绘示本发明的一实施例的薄膜晶体管阵列基板的制作流程；

图3F’绘示本发明的另一实施例的薄膜晶体管阵列基板示意图；

图4A至图4F进一步绘示本发明的一实施例的薄膜晶体管阵列基板的制作流程；

图5A至图5H为进一步绘示本发明的一实施例的薄膜晶体管阵列基板的制作流程；

图6绘示本发明所形成的一种光传感器在实际操作时，其光强度相对于光电流的特性曲线。

【主要元件符号说明】

100、200、300、400、500：薄膜晶体管阵列基板

110：显示区

120：周边电路区

130：像素区

132：像素单元

140：光感测区

150：光传感器

310：基板

320：图案化第一导电层

320’：第一导电层

322：栅极

324：第一电极

330：光敏介电层

330’：光敏介电材料层

332：图案化光阻层

332A：第一光阻区块

332B：第二光阻区块

334：中央区块

336：侧区块

340：栅极绝缘层

360：图案化半导体层

362：通道层

364：欧姆接触层

370S：源极

370D：漏极

375：保护层

380：第二电极

380R：第二电极380预定形成区域

382：像素电极

382R：像素电极预定形成区域

388：透明导电层

388A、388B：部分透明导电层

H1：第一开口

H2：第二开口

P：像素单元

T：薄膜晶体管

具体实施方式

请参考图1A与图1B，其分别绘示依据本发明的一实施例的一种整合了光传感器的薄膜晶体管阵列基板的布局。请参照图1A，薄膜晶体管阵列基板100至少具有一显示区110以及位于显示区110外围的一周边电路区120。显示区110内具有多个阵列排列的像素区130。当薄膜晶体管阵列基板100应用于液晶显示器上时，像素区130中的多个像素单元P用以显示一画面。周边电路区120内可配置驱动元件，如扫描驱动器(Scan Driver)或数据驱动器(DataDriver)等(未绘示)。光感测区140则用以配置光传感器150，并且可以依据不同的应用层面，而将光感测区140设计于薄膜晶体管阵列基板100上的不同位置。

更详细而言，请参照图1A，光感测区140的数目为多个，并且在本实施例中，每一光感测区140对应地配置于每一像素区130的范围内。当然，光传感器150配置方式也可以将多个像素区130归类为一组，而每一光感测区140对应地配置于每一组像素区中，本发明并不限定光感测区140与对应的像素区130的数量及其相互配置方式。在实际的操作上，使用者将手指或是其它物体置放于光传感器150上方而使光线产生强度的变化，而当施加一操作电压于光传感器150上的二电极时，可以使得光传感器150依据光线强度的变化量产生并输出对应的信号以执行各种功能。详言之，在本实施例中，光传感器150属于一种遮光感测模式，手指或物体的碰触会将光传感器150上方的光线遮蔽，其将于后进行说明。因此，光传感器150会输出对应的信号以达到触控控制的作用。换言之，遮光感测模式是以感测外界光线被遮蔽情形以进行触控感测。而多个应用此种型态的薄膜晶体管阵列基板100的显示器，可以将触控面板直接内建(built-in)于显示面板中，进而使得人机接口(Man-Machine Interface，MMI)的设计具有更高便利性。

请参照图1B，光感测区140还可以选择性地配置于像素区130整体的外围；换言之，光感测区140亦可以选择性地配置于周边电路区120的适当位置，本发明并不以此为限。如图1B所示，在应用此种型态的薄膜晶体管阵列基板200的显示器中，光传感器150藉以侦测环境光线的强弱，并将环境光线的变化转为光电信号，在藉由此光电信号回授背光源的输出，藉此可以调节显示器背光源(back-light)的亮度，达到省电的效果。同时，藉由侦测环境光线的强弱，也可以自动调节液晶显示面板的亮度和对比度，不仅能减缓高亮度和反光带来的眼睛疲劳，还能降低液晶显示面板的能量消耗。

图2进一步绘示图1A或图1B的薄膜晶体管阵列基板的局部剖面结构示意图。如图2所示，其中为使图式表达较为简明，数量可能为多个的元件在图2中可能仅绘示一个来表示。请参照图2，薄膜晶体管阵列基板300包括基板310、图案化第一导电层320、光敏介电层330、栅极绝缘层340、图案化半导体层360、源极370S与漏极370D以及第二电极380。如前述，基板310上具有像素区130以及光感测区140，且本发明并不限定光感测区140与像素区130的相对位置。

请参照图2，图案化第一导电层320位于基板310上，其中图案化第一导电层320包括一位于像素区130的栅极322以及一位于光感测区140的第一电极324。光敏介电层330位于第一电极324上，且光敏介电层330的折射率例如是介于1.8至3.7之间的材质，其例如是富硅的介电层。这里要说明的是，所谓富硅是指在介电层中，硅含量超过正当化学比例(化学当量)，也就是在介电层中，硅含量达到过量；更详细而言，富硅的氧化硅层的分子式为SiOx，其中0.1≤x≤1.9。实际适用的材质例如可为富硅的氧化硅(silicon rich oxide；SiOx)、富硅的氮化硅(silicon rich nitride；SiNy)或富硅的碳化硅(silicon richoxynitride；SiCz)等，其中x例如介于0.01至2之间，较佳的是介于0.1至1.9之间，y例如介于0.01至1.33之间，而z例如介于0.01至1之间。本发明并不限于上述材质，亦可选用其它富硅化合物替代。

请继续参照图2，栅极绝缘层340覆盖栅极322、光敏介电层330以及第一电极324，其中栅极绝缘层340的材质例如是氧化硅、氮化硅、氮氧化硅或其迭层等介电材料。图案化半导体层360位于栅极322上方的栅极绝缘层340上，在本实施例中，图案化半导体层360包括信道层362以及位于信道层362上的欧姆接触层364，而通道层362以及欧姆接触层364的材质例如是非晶硅以及N型重掺杂的非晶硅。源极370S与漏极370D分别于栅极322两侧的图案化半导体层360上，并且源极370S与漏极370D可依电性需求，彼此互换其命名。

位于像素区130内的栅极322、源极370S与漏极370D构成薄膜晶体管T，这些薄膜晶体管T在基板310上的排列方式如图1A与图1B所示，呈现阵列排列而构成薄膜晶体管阵列基板300。此外，第二电极380位于光敏介电层330上，如此，位于光感测区140内的第一电极324、光敏介电层330以及第二电极380构成光传感器390。值得注意的是，在本实施例中，第一电极324与第二电极380例如分别为金属材质以及透明导电材质，因此当外界光线透过第二电极380而照射在光敏介电层330上时，光敏介电层330中产生电子空穴对(electron-hole pair)，当施加电压于第一电极324与第二电极380上时，这些电子空穴对中的电子与空穴彼此分离，依其电性而往第一电极324与第二电极380流动，进而产生光电流变化。

此外，如图2所示，薄膜晶体管阵列基板300还可以包括覆盖源极370S以及漏极370D的保护层375，其中保护层375具有第一开口H1及第二开口H2，而第一开口H1暴露出部分源极370S或漏极370D，且第二开口H2暴露出部分光敏介电层330。此外，薄膜晶体管阵列基板300还可以包括像素电极382，且像素电极382经由第一开口H1电性连接于漏极370D；当然，在其它实施例中，漏极370D与源极370S亦可以互换，使得像素电极382电性连接于源极370S。每一像素区130中的像素电极382与薄膜晶体管T可构成一像素单元P，而且在可能的情况下，每一像素区130内的薄膜晶体管T会结合一储存电容(未绘示)，以提供较佳的显示效果。第二电极380经由第二开口H2与光敏介电层330连接，且第二电极380的材质与像素电极382的材质相同；换言之，第二电极380的材质例如为透明导电材料，使得光传感器390具有较大的感光面积，可以提高感光效能。

在本实施例中，薄膜晶体管阵列基板300的其中一个技术特点是在于像素区130中的像素单元P与光感测区140中的光传感器390可以整合于相同的工艺中制作。例如，像素区130中的像素单元P可以与光感测区140中的光传感器390同时制作，而形成栅极322与第一电极324、像素电极382与第二电极380。进一步而言，栅极322与第一电极324例如是由相同的第一导电层320图案化而成，像素电极382与第二电极380例如是由相同的第二导电层图案化而成，而光敏介电层330例如是在进行栅极322以及第一电极324的图案化工艺时，以相同的半调式光掩膜(halftone mask)进行制作。

为进一步说明本发明的技术内容，下文更搭配图示列举几种本发明的薄膜晶体管阵列基板300的制作方法，其中图3A至图3F为利用五道光掩膜工艺的工艺流程图，图4A至图4F为利用四道光掩膜工艺的工艺流程图，而图5A至图5H为利用三道光掩膜工艺的工艺流程图。

首先，请参考图3A至图3G，其依序绘示本发明的一实施例的一种薄膜晶体管阵列基板的工艺。请同时参照图3A与图3B，提供基板310，其中基板310例如是玻璃、石英或塑料等透光基板310，其上至少划分像素区130以及光感测区140，相关配置如上文所述。如图3B所示，于基板310上形成图案化第一导电层320，而图案化第一导电层320包括位于像素区130的栅极322以及位于光感测区140内的第一电极324，并于第一电极324上形成光敏介电层330。

更进一步而言，如图3A所示，形成栅极322、第一电极324以及光敏介电层330的方法例如先于基板310上依序全面形成第一导电层320’、光敏介电材料层330’，其中第一导电层320’例如是藉由溅镀(sputtering)、蒸镀(evaporation)或是其它薄膜沉积技术所形成之后。之后，于光敏介电材料层330’上形成图案化光阻层332，其中图案化光阻层332包括第一光阻区块332A以及第二光阻区块332B，第一光阻区块332A位于像素区130，第二光阻区块332B位于光感测区140，且第二光阻区块332B具有厚度大于第一光阻区块332A的厚度的部分，形成上述图案化光阻层332的方法例如是经由一半调式光掩膜工艺或一灰调式光掩膜工艺。值得一提的是，在本实施例中，第二光阻区块332B还可以进一步划分为具有较厚的厚度的中央区块334以及厚度约略等于第一光阻区块332A的二侧区块336，中央区块334位于二侧区块336之间，且中央区块334的厚度大于侧区块336的厚度。当然，第二光阻区块332B也可以仅具有一种厚度，本发明并不以此为限。

接着，如图3A所示，以图案化光阻层332为掩膜，以移除未被图案化光阻层332所覆盖的第一导电层320’以及光敏介电材料层330’。之后，缩减图案化光阻层332的厚度，直到第一光阻区块332A被移除，其中缩减图案化光阻层332厚度的方法可以是利用氧等离子进行灰化工艺。在本实施例中，厚度与第一光阻区块332A约略相同的二侧区块336在此时亦同时被移除。接着，以剩余的第二光阻区块332B为掩膜，在本实施例中，此时剩余的图案化光阻层332为中央区块334，移除被暴露的光敏介电材料层330’，以使像素区130内栅极322上方的光敏介电材料层330’被移除，而形成如图3B所示的栅极322、第一电极324以及光敏介电层330。

更详细而言，光敏介电层330的材质可依光传感器390的感光灵敏度、信赖度等需求而调整材质，例如为富硅的介电层，且光敏介电层330的折射率例如是介于1.8至3.7之间。实际适用的材质例如可为富硅的氧化硅SiOx、富硅的氮化硅SiNy或富硅的碳化硅SiCz等，其中0.1≤x≤1.9，0.1≤y≤1.33，0.1≤z≤1，本发明并不限于上述材质，亦可选用其它富硅化合物替代。

值得一提的是，光敏介电材料层330’例如是藉由等离子加强型化学气相沉积(plasma enhanced chemical vapor deposition，PECVD)或其它合适的薄膜沉积技术所形成，并在成膜过程中，增加膜中的硅含量。增加膜中硅含量的可能手段例如为增加反应气体中硅元素的含量、增加施加于基板310上的工艺偏压(bias)、或者是调变成膜时基板310的温度等。并且，研究中发现，光敏介电层330所构成的光传感器390的光电流特性会受成膜温度的影响。详言之，以较高温(例如370℃)所沉积的光敏介电层330的光电流表现较佳，相较于以较低温(例如280℃)沉积的光敏介电层330的光电流，较高成膜温度的光敏介电层330的光电流约略为较低成膜温度的光敏介电层330的7.68倍，相关数据将于图6中进行说明。

当光传感器390整合于薄膜晶体管阵列基板300的工艺中时，光传感器390中作为感光材料的光敏介电层330的工艺温度受限于薄膜晶体管T工艺的工艺容许温度。值得注意的是，实际上因为工艺限制，薄膜晶体管阵列基板300的后段工艺的容许工艺温度低于薄膜晶体管阵列基板300的前段工艺的容许工艺温度，因此，形成光敏介电层330的工艺若能提前于前段工艺中制作，则光敏介电层330的成膜温度越能提高，有助于光传感器390整体的光电表现。本发明在第一导电层320’形成之后，便开始形成光敏介电材料层330’，因此光敏介电材料层330’的成膜温度得以较高温进行制作，这将有助于提升光敏介电层330的光电流，增加光传感器390的光电特性表现。

之后，如图3C所示，于基板310上形成栅极绝缘层340，以覆盖栅极322、光敏介电层330以及第一电极324。接着，形成图案化半导体层360于栅极322上方的栅极绝缘层340上。栅极绝缘层340的材质例如是氧化硅、氮化硅、氮氧化硅或其迭层等介电材料，而形成栅极绝缘层340的方法例如是藉由化学气相沉积法或其它合适的薄膜沉积技术。此外，在本实施例中，形成图案化半导体层360的方法例如是藉由化学气相沉积法全面性地沉积一半导体层360’，接着，再图案化该半导体层360’以形成图案化半导体层360。在本实施例中，图案化半导体层360包括信道层362以及位于信道层362上的欧姆接触层364，而通道层362以及欧姆接触层364的材质例如是非晶硅以及N型重掺杂的非晶硅，其形成方法例如是化学气相沉积法。

接着，如图3D所示，于栅极322两侧的图案化半导体层360上形成源极370S以及漏极370D，其中形成源极370S以及漏极370D的方法包括先形成第二导电层370覆盖图案化半导体层360与栅极绝缘层340，接着再对第二导电层370进行图案化，而第二导电层370的材质例如为铝(Al)、钼(Mo)、钛(Ti)、钕(Nd)、上述氮化物如氮化钼(MoN)、氮化钛(TiN)、其迭层、上述合金或是其它导电材料。栅极322、源极370S与漏极370D构成薄膜晶体管T。

另外，在本实施例中，欧姆接触层364用以降低通道层362与源极370S之间以及通道层362与漏极370D之间的接触阻抗，为了避免位于通道层362上方的欧姆接触层364造成源极370S与漏极370D之间产生短路现象，影响薄膜晶体管T的元件开关特性，因此在形成源极370S以及漏极370D时，更移除源极370S以及漏极370D所暴露的欧姆接触层364，实务上在移除源极370S以及漏极370D所暴露的欧姆接触层364时，位于其下方的通道层362亦会被移除部分。

在本实施例中，如图3E所示，于源极370S以及漏极370D形成后，还可以于薄膜晶体管T上方全面覆盖一保护层375，以保护形成于基板310上的元件。当然，薄膜晶体管阵列基板300更可以视其应用范围而增加后续元件的搭配，例如在本实施例中，薄膜晶体管阵列基板300是应用于液晶显示器，因此薄膜晶体管T例如是与像素电极382共同构成显示用的像素单元P(绘示于图2)。

如图3E所示，薄膜晶体管阵列基板300的制作方法另包括移除部分薄膜晶体管T上方的保护层375，以形成第一开口H1，其中第一开口H1暴露出部分源极370S或漏极370D，端视薄膜晶体管T的种类而定。之后，移除部分光感测区140的保护层375及保护层375下对应的部分栅极绝缘层340，以形成暴露出部分光敏介电层330的第二开口H2。保护层375的材质可以是例如是由氧化硅、氮化硅或氮氧化硅等无机绝缘材质所组成，而形成保护层375的方法例如是藉由合适的薄膜沉积技术，如化学气相沉积法所形成。在其它实施例中，保护层375的材质也可以是例如是如压克力树脂的有机绝缘材质，此有机绝缘材质通常具有感光性质，且有机绝缘材质的保护层375的形成方法通常是先藉由旋转涂布法进行涂布后，再经过软烤、曝光、显影、硬烤等步骤。

接着，如图3F所示，更可以在第二电极380的形成步骤中，一并形成与薄膜晶体管T电性连接的像素电极382。形成第二电极380以及像素电极382的方法例如先于保护层375上形成透明导电层(图未示)，并对透明导电层进行图案化，以形成像素电极382以及第二电极380。透明导电层的材质例如是铟锡氧化物(ITO)、铟锌氧化物(IZO)或是其它透明导电材质。像素电极382藉由所对应的第一开口H1耦接到所对应的源极370S或漏极370D，而第二电极380藉由第二开口H2堆栈于光敏介电层330上，并与光敏介电层330接触。如此，由第一电极324、光敏介电层330以及第二电极380便可形成光传感器390，用以感测使用者触控时的光线变化，或者感测环境的光线变化。

承上述，由于光传感器390的第二电极380为透明导电层，因此外界光线可直接通过第二电极380照射光敏介电层330。在光传感器390的运作上，有助于大幅增加光传感器390的感光面积，并提升其光感测效能。此外，由于第一电极324可以为金属电极，因此当薄膜晶体管T应用于液晶显示器时，可有效阻挡背光源直接照射光敏介电层330，因而避免可能的噪声影响。值得一提的是，如图3F所示，保护层375的材质可以是由无机绝缘材质375所构成的单一膜层，而图3F’绘示本发明另一实施例的薄膜晶体管阵列基板。请参照图3F’，薄膜晶体管阵列基板300’中保护层375的材质也可以是无机绝缘材质375A以及有机绝缘材质375B所构成的迭层，如图3F’所示，本发明并不用以限定保护层375的型态与组成。

上述实施例为利用五道光掩膜工艺来进行薄膜晶体管阵列基板300的制作，实务上设计者可因应光掩膜制作考虑、成本考虑或在线工艺能力的需求，可进一步简化薄膜晶体管阵列基板300的流程，下文再分别列举一种四道光掩膜工艺以及三道光掩膜工艺的制作流程为例作说明，进一步降低制作成本。

图4A与图4F进一步绘示本发明的一实施例的薄膜晶体管阵列基板的制作流程，其依序绘示本发明的一种薄膜晶体管阵列基板400利用四道光掩膜工艺的工艺流程图。为简化说明，本实施例不再对该些与图3A至图3F所示的制作流程类似的部分加以说明。如图4C与4D所示，与前述实施例的薄膜晶体管阵列基板300相较，本实施例的薄膜晶体管阵列基板400的制作方法中，图案化半导体层360、源极370S以及漏极370D为同时形成。详言之，请先参照图4C，于栅极322、第一电极324以及光敏介电层330形成之后，依序于基板310上全面形成栅极绝缘层340、半导体层360’、第二导电层370以及图案化光阻层332，其中半导体层360’例如是由通道层362以及欧姆接触层364所构成的迭层，且图案化光阻层332包括第一光阻区块332A与位于第一光阻区块两侧的第二光阻区块332B，且第一光阻区块332A的厚度小于第二光阻区块332B的厚度。形成上述图案化光阻层332的第一光阻区块332A与第二光阻区块332B的方法例如是经由一半调式光掩膜工艺或一灰调式光掩膜工艺。接着，以图案化光阻层332为掩膜对第二导电层370与半导体层360’进行第一蚀刻工艺。之后，减少图案化光阻层332的厚度，直到第一光阻区块332A完全被移除，其中减少图案化光阻层332厚度的方法例如是采用灰化的方式。接着，如图4D所示，以剩余的第二光阻区块332B为掩膜对第二导电层370进行第二蚀刻工艺，以使第二导电层370构成源极370S以及漏极370D，而半导体层360’构成图案化半导体层360。

承接上述实施例，图4A～图4F为利用四道光掩膜工艺来进行薄膜晶体管阵列基板400的制作。此外，本发明的薄膜晶体管阵列基板更可进一步利用三道工艺完成上述具有光传感器的薄膜晶体管阵列基板的制作，下文列举一种利用三道光掩膜工艺的制作流程为例作说明，可以进一步缩短制作时效，降低制造成本。

图5A与图5H为进一步绘示本发明的一实施例的薄膜晶体管阵列基板的制作流程，其依序绘示本发明的一种薄膜晶体管阵列基板500利用三道光掩膜工艺的工艺流程图。为简化说明，本实施例不再对该些与图4A至图4F所示的制作流程类似的部分加以说明。如图5E～图5H所示，与图4A至图4F所示的前述实施例的薄膜晶体管阵列基板400相较，本实施例的薄膜晶体管阵列基板500的制作方法中，可以省略现有的第二电极380以及像素电极382的光掩膜图案化工艺。详言之，如图5E所示，于源极370S以及漏极370D形成后，形成一覆盖源极370S、漏极370D以与门极绝缘层340的保护层375。接着，于保护层375上形成光阻层，并对此光阻层进行图案化而形成图案化光阻层332，其中图案化光阻层332暴露出薄膜晶体管T上方的部分保护层375以及光敏介电层330上方的部分保护层375，其中暴露出薄膜晶体管T上方的部分保护层375位于漏极或源极上方，而暴露出光敏介电层330上方的保护层375为第二电极380的预定形成区域380R，且在本实施例中，图案化光阻层332具有厚度较薄的第一光阻区块332A以及厚度较厚的第二光阻区块332B，其中厚度较薄的第一光阻区块332A为像素电极382的预定形成区域382R。

之后，如图5F所示，以图案化光阻层332作为掩膜，进行蚀刻工艺，以移除位于薄膜晶体管T上方的部分保护层375，并且移除位于光感测区140的部分保护层375以及部分栅极绝缘层340，以暴露出漏极370D或源极370S，以及暴露出光敏介电层330。之后，在本实施例中，进行一灰化工艺，以缩减图案化光阻层332的厚度，直到第一光阻区块332A被完全移除，暴露出像素电极382的预定形成区域382R。接着，如图5G所示，于基板310上形成透明导电层388，其全面覆盖于基板310上，而形成透明导电层388的方法例如是藉由溅镀形成一铟锡氧化物层或一铟锌氧化物层。由于作为透明导电层388底层的图案化光阻层332具有一适当厚度，并利用透明导电层388的沉积工艺的非等向性特性，使得在形成透明导电层388时会形成电性绝缘的二部分388A、388B，其一位于第二光阻区块332B上的部分透明导电层388A，另一为位于保护层375上方的部分透明导电层388B。

接着，如图5H所示，进行剥离工艺，以同时移除图案化光阻层332与位于图案化光阻层332之上的部分透明导电层388A，以使剩余的透明导电层388B中与漏极370D或源极370S连接的部分构成像素电极382，而剩余的透明导电层388中与光敏介电层330连接的部分构成第二电极380。值得注意的是，不同于现有，本实施例利用适当的图案化光阻层332图案，于形成透明导电层388时同步图案化该透明导电层388，而完成像素电极382以及第二电极380的制作，因此本发明可以减少一道光掩膜工艺，并降低工艺的复杂度，节省成本。

图6绘示本发明所形成的一种光传感器在实际操作时，其光强度相对于光电流的特性曲线。在此举例的实施例中，光传感器590中的光敏介电层的成膜温度约略为370℃，而光传感器490中的光敏介电层的成膜温度约略为280℃，由图6的光电流的特性曲线得知，以成膜温度为370℃的光敏介电层作为光传感器590时，其具有较大的光电流，且其光电流约略为以成膜温度为280℃的光敏介电层作为光传感器490时的7.68倍。换言之，由于本发明的光敏介电层可以提前至形成第一个光掩膜工艺中同时制作，不但不会额外增加光掩膜的费用，并且由于前段工艺的容许温度高，可以提高光敏介电层的成膜温度，进而提升光传感器的光电效率。

虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (30)

1.一种薄膜晶体管阵列基板的制作方法，其特征在于，包括：

提供一基板，该基板上具有一像素区以及一光感测区；

形成一图案化第一导电层于该基板上，其中该图案化第一导电层包括一位于该像素区的栅极以及一位于该光感测区内的第一电极，并且于该第一电极上形成一光敏介电层；

形成一栅极绝缘层于该基板上，以覆盖该栅极、该光敏介电层以及该第一电极；

形成一图案化半导体层于该栅极上方的该栅极绝缘层上；

形成一源极以及一漏极于该栅极两侧的该图案化半导体层上，而该栅极、该源极与该漏极构成一薄膜晶体管；

形成一第二电极于该光敏介电层，其中该第一电极、该光敏介电层与该第二电极构成一光传感器。

2.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，在形成该源极以及该漏极后，另包括于该基板上全面形成一保护层。

3.如权利要求2所述的薄膜晶体管阵列基板的制作方法，其特征在于，另包括：

移除部分该薄膜晶体管上方的该保护层，以形成一第一开口，其中该第一开口暴露出部分该源极或该漏极，以及

移除部分该光感测区的该保护层及该保护层下对应的部分该栅极绝缘层，以形成一暴露出部分该光敏介电层的第二开口。

4.如权利要求3所述的薄膜晶体管阵列基板的制作方法，其特征在于，在该光敏介电层上形成该第二电极的步骤中，另包括形成一像素电极与该薄膜晶体管电性连接，其中形成该第二电极以及该像素电极的步骤包括：

形成一透明导电层于该保护层上；以及

图案化该透明导电层，以形成该像素电极以及该第二电极，其中该像素电极经由该第一开口电性连接于该源极或该漏极，该第二电极经由该第二开口与该光敏介电层连接。

5.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于该光敏介电层包含一富硅的介电层。

6.如权利要求5所述的薄膜晶体管阵列基板的制作方法，其特征在于，该富含硅的介电层包括一富硅的氧化硅层、一富硅的氮化硅层或一富硅的碳化硅层。

7.如权利要求6所述的薄膜晶体管阵列基板的制作方法，其特征在于，该富硅的氧化硅层的分子式为SiOx，其中0.1≤x≤1.9。

8.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，该光敏介电层的折射率介于1.8至3.7之间。

9.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，形成该栅极、该第一电极以及该光敏介电层的步骤包括：

依序于基板上全面形成一第一导电层、一光敏介电材料层；

于该光敏介电材料层上形成一图案化光阻层，其中该图案光阻层包括一第一光阻区块以及一第二光阻区块，该第一光阻区块位于该像素区，该第二光阻区块位于该光感测区，且该第二光阻区块的厚度大于该第一光阻区块的厚度；

以该图案光阻层为掩膜，移除被暴露的该第一导电层以及该光敏介电材料层，以使该光感测区内剩余的该第一导电层以及该光敏介电材料层构成该第一电极以及该光敏介电层；

缩减图案化光阻层的厚度，直到该第一光阻区块被移除；以及

以剩余的该图案光阻层为掩膜，移除被暴露的该光敏介电材料层，以使该像素区内剩余的该第一导电层构成该栅极。

10.如权利要求9所述的薄膜晶体管阵列基板的制作方法，其特征在于，该第二光阻区块包括一中央区块以及二侧区块，该中央区块位于该些侧区块之间，且该中央区块的厚度大于该些侧区块的厚度。

11.如权利要求9所述的薄膜晶体管阵列基板的制作方法，其特征在于，缩减该图案化光阻层的厚度的步骤包括进行一灰化工艺。

12.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于位于该像素区内的该图案化半导体层包括一信道层以及位于该信道层上的一欧姆接触层。

13.如权利要求12所述的薄膜晶体管阵列基板的制作方法，其特征在于，在形成该源极以及该漏极时，更移除该源极以及该漏极所暴露的该欧姆接触层以及部分的该通道层。

14.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于形成该图案化半导体层的步骤包括：

形成一半导体层覆盖该栅极绝缘层；以及

图案化该半导体层。

15.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，形成该源极以及该漏极的步骤包括：

形成一第二导电层覆盖该图案化半导体层与该栅极绝缘层；以及

图案化该第二导电层，以形成该源极以及该漏极。

16.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，该栅极绝缘层，该图案化半导体层、该些源极以及该些漏极为同时形成。

17.如权利要求16所述的薄膜晶体管阵列基板的制作方法，其特征在于，同时形成该图案化半导体层、该源极以及些漏极的步骤包括：

依序在基板上形成一栅极绝缘层、一半导体层、一第二导电层以及一图案化光阻层，其中该图案化光阻层包括一第一光阻区块与位于该第一光阻区块两侧的一第二光阻区块，且该第一光阻区块的厚度小于该第二光阻区块的厚度；

以该图案化光阻层为掩膜对该第二导电层与该半导体层进行一第一蚀刻工艺；

减少该图案化光阻层的厚度，直到该第一光阻区块完全被移除；以及

以剩余的该第二光阻区块为掩膜对该第二导电层进行一第二蚀刻工艺，以使该第二导电层构成该源极以及该漏极，而该半导体层构成该图案化半导体层。

18.如权利要求3所述的薄膜晶体管阵列基板的制作方法，其特征在于，该保护层的材质包含有机绝缘材质。

19.如权利要求3所述的薄膜晶体管阵列基板的制作方法，其特征在于，该保护层的材质包含无机绝缘材质以及有机绝缘材质所构成的迭层。

20.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，另包括：

在该源极以及该漏极形成后，形成一保护层覆盖该源极、该漏极以及该栅极绝缘层；

形成一光阻层以覆盖该保护层；

对该光阻层进行图案化，而形成一图案化光阻层，该图案化光阻层暴露出该薄膜晶体管上方的部分该保护层以及该光敏介电层上方的该保护层；以及

以该图案化光阻层作为掩膜，进行一蚀刻工艺，以移除位于该薄膜晶体管上方的部分该保护层，并且移除位于该光感测区的部分该保护层以及部分该栅极绝缘层，以暴露出该漏极或该源极，以及暴露出该光敏介电层；

在该基板上形成一透明导电层，全面覆盖于该基板上；以及

进行一剥离工艺，以同时移除图案化的该光阻层与位于该光阻层之上的该透明导电层，以使剩余的透明导电层中与该漏极或该源极连接的部分构成一像素电极，而剩余的透明导电层中与该光敏介电层连接的部分构成该第二电极。

21.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，该光感测区位于该些像素区的外围。

22.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，该光感测区的数目为多个，且每一该光感测区对应地形成于每一像素区的范围内。

23.一种薄膜晶体管阵列基板，其特征在于，包括：

一基板，该基板上具有一像素区以及一光感测区；

一图案化第一导电层，位于该基板上，其中该第一导电层包括一位于该像素区的栅极以及一位于该光感测区的第一电极；

一光敏介电层，位于该第一电极上；

一栅极绝缘层，覆盖该栅极、该光敏介电层以及该第一电极；

一图案化半导体层，位于该栅极上方的该栅极绝缘层上；

一源极与一漏极，分别于该栅极两侧的该图案化半导体层上，该栅极、该源极与该漏极构成一薄膜晶体管；以及

一第二电极，位于该光敏介电层上，其中该第一电极、该光敏介电层与该第二电极构成一光传感器。

24.如权利要求23所述的薄膜晶体管阵列基板，其特征在于，另包括一保护层，覆盖该源极以及该漏极。

25.如权利要求24所述的薄膜晶体管阵列基板，其特征在于，该保护层具有一第一开口及一第二开口，其中该第一开口暴露出部分该源极或该漏极，且该第二开口暴露出部分该光敏介电层。

26.如权利要求25所述的薄膜晶体管阵列基板，另包括一像素电极，该像素电极的材质与该第二电极的材质相同，且该像素电极经由该第一开口电性连接于该源极或该漏极，而该第二电极经由该第二开口与该光敏介电层连接。

27.如权利要求23所述的薄膜晶体管阵列基板，其特征在于，该光敏介电层包含一富硅的介电层。

28.如权利要求23所述的薄膜晶体管阵列基板，其特征在于，该富含硅的介电层包括一富硅的氧化硅层、一富硅的氮化硅层或一富硅的碳化硅层。

29.如权利要求28所述的薄膜晶体管阵列基板，其特征在于，该富硅的氧化硅层的分子式为SiOx，其中0.1≤x≤1.9。

30.如权利要求23所述的薄膜晶体管阵列基板，其特征在于，该光敏介电层的折射率介于1.8至3.7之间。

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