TW202030874A

TW202030874A - 立體記憶體元件及其製作方法

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Publication number: TW202030874A
Application number: TW108104660A
Authority: TW
Inventors: 胡志瑋; 葉騰豪; 江昱維
Original assignee: 旺宏電子股份有限公司
Priority date: 2019-02-12
Filing date: 2019-02-12
Publication date: 2020-08-16
Also published as: TWI681548B

Abstract

一種立體記憶體元件包含一基材、複數個導電層、複數個絕緣層、一儲存層、一絕緣隔牆、一第一通道部、一第二通道部以及一第一導電插塞。該些導電層以及絕緣層彼此交錯堆疊位於基材上以形成一多層堆疊結構。儲存層穿過多層堆疊結構，且具有彼此分離的一第一串列部以及一第二串列部。第一通道部位於第一串列部的一側邊。第二通道部位於第二串列部的一側邊。第一通道部與第二通道部各包含一上通道部份以及一下通道部份。第一導電插塞連接於上通道部份以及下通道部份之間。

Description

立體記憶體元件及其製作方法

本揭露內容是有關於一種記憶體元件及其製造方法，且特別是有關於一種具有高記憶密度之立體記憶體元件及其製造方法。

記憶體元件係可攜式電子裝置，例如MP3播放器、數位相機、筆記型電腦、智慧型手機等...中重要的資料儲存元件。隨著各種應用程式的增加及功能的提升，對於記憶體元件的需求，也趨向較小的尺寸、較大的記憶容量。而為了因應這種需求，目前設計者轉而開發一種包含有多個記憶胞階層堆疊的立體記憶體元件，例如垂直通道式立體NAND快閃記憶體元件。

然而，隨著元件的關鍵尺寸微縮至一般記憶胞技術領域的極限，如何在現有設備的製程能力限制下，獲得到更高的記憶儲存容量，已成了該技術領域所面臨的重要課題。因此，有需要提供一種先進的立體記憶體元件及其製作方法，來解決習知技術所面臨的問題。

本說明書的一實施例揭露一種立體記憶體元件，其包含一基材、複數個導電層、複數個絕緣層、一儲存層、一絕緣隔牆、一第一通道部、一第二通道部以及一第一導電插塞。該些導電層以及絕緣層彼此交錯堆疊位於基材上以形成一多層堆疊結構。儲存層穿過多層堆疊結構，且具有彼此分離的一第一串列部以及一第二串列部。第一通道部位於第一串列部的一側邊，且第一串列部位於多層堆疊結構與第一通道部之間。第二通道部位於第二串列部的一側邊，且第二串列部位於多層堆疊結構與第二通道部之間。第一通道部與第二通道部各包含一上通道部份以及一下通道部份。第一導電插塞連接於上通道部份以及下通道部份之間。

在本說明書的其他實施例中，立體記憶體元件還包含一蝕刻阻擋層位於多層堆疊結構中，且位於第一導電插塞一側。

在本說明書的其他實施例中，立體記憶體元件還包含一底部通道，且第一通道部與該二通道之下通道部份為彼此分離的U型通道，且連接至底部通道的兩端。

在本說明書的其他實施例中，立體記憶體元件還包含一介電隔牆位於儲存層之第一、二串列部之間，介電隔牆包含一上部以及一下部，下部之頂端的截面寬於上部之底端的截面。

在本說明書的其他實施例中，上通道部份包含一外通道層以及一內通道層，外通道層位於儲存層與內通道層之間，且與第一導電插塞分離。

在本說明書的其他實施例中，立體記憶體元件還包含一第二導電插塞，其位於多層堆疊結構上方且連接至上通道部份。

在本說明書的其他實施例中，立體記憶體元件還包含一蝕刻阻擋層，其位於多層堆疊結構上方且位於第二導電插塞一側。

在本說明書的其他實施例中，第一導電插塞與第二導電插塞的材質皆為摻雜的多晶矽。

本說明書的另一實施例揭露一種立體記憶體元件的製作方法，其包含以下步驟：交替沈積複數第一導電層以及第一絕緣層於一基材上；蝕刻一第一通孔穿越該些第一導電層以及該些第一絕緣層；沈積一第一儲存層於該第一通孔內；沈積一下通道部於該第一儲存層上；沈積一第一導電插塞接觸該下通道部；交替沈積複數第二通道層以及第二絕緣層於該第一導電插塞上；蝕刻一第二通孔穿越該些第二通道層以及該些第二絕緣層以暴露該第一導電插塞；沈積一第二儲存層於該第二通孔內；沈積一第二通道層於該第二儲存層上；蝕刻該第二儲存層以及該第二通道層以暴露該第一導電插塞，且蝕刻後剩餘的該第二通道層位於該第二儲存層的側壁；沈積一第三通道層於蝕刻後剩餘的該第二通道層上以形成一第二通道部，其接觸該第一導電插塞；以及沈積一第二導電插塞接觸該第二通道部的頂端。

在本說明書的其他實施例中，立體記憶體元件的製作方法還包含在沈積該些第二通道層以及該些第二絕緣層前，蝕刻一第一溝渠以切割該第一導電插塞、該第一儲存層以及該下通道部；沈積一第一介電隔牆以填入該第一溝渠；蝕刻一第二溝渠以切割該第二導電插塞、該第二儲存層以及該上通道部以暴露該第一介電隔牆；以及沈積一第二介電隔牆以填入該第二溝渠，並接觸該第一介電隔牆。

半圓柱半導體記憶體元件利用多步驟蝕刻方案增加總深寬度，使得具有正常蝕刻能力的傳統蝕刻工具仍然能夠製造更高密度的半導體記憶體元件。

以下將以實施方式對上述之說明作詳細的描述，並對本發明之技術方案提供更進一步的解釋。

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附符號之說明如下：

100‧‧‧記憶體元件

200‧‧‧記憶體元件

102‧‧‧基材

104‧‧‧導體層

106‧‧‧絕緣層

110‧‧‧蝕刻停止層

112‧‧‧儲存層

112’‧‧‧儲存層

112a‧‧‧串列部

112b‧‧‧串列部

112c‧‧‧串列部

112a’‧‧‧串列部

112b’‧‧‧串列部

114‧‧‧通道層

114’‧‧‧通道層

114”‧‧‧通道層

114a‧‧‧通道部

114b‧‧‧通道部

114a’‧‧‧通道部

114b’‧‧‧通道部

114a”‧‧‧通道部

114b”‧‧‧通道部

114c‧‧‧通道部

116‧‧‧孔洞

116’‧‧‧孔洞

116a‧‧‧凹部

116a’‧‧‧凹部

118‧‧‧介電填充柱

120‧‧‧導電插塞層

120a‧‧‧導電插塞

120b‧‧‧導電插塞

122‧‧‧溝槽

122’‧‧‧溝槽

124‧‧‧介電隔牆

124’‧‧‧介電隔牆

130‧‧‧蝕刻停止層

132‧‧‧介電填充柱

136‧‧‧導電插塞層

136a‧‧‧導電插塞

136b‧‧‧導電插塞

DWL‧‧‧虛字元線

WL(0~127)‧‧‧字元線

BL‧‧‧位元線

IG‧‧‧反閘極

SSL‧‧‧串選擇線

CSL‧‧‧共同源極線

GSL‧‧‧閘極選擇線

T1‧‧‧厚度

T2‧‧‧厚度

W1‧‧‧寬度

C1‧‧‧寬度

C2‧‧‧寬度

D1‧‧‧深度

D2‧‧‧深度

E1‧‧‧寬度

E2‧‧‧寬度

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖係繪示依照本揭露之一實施例的立體半導體記憶元件的剖面圖；第2A~22A圖係繪示依照本揭露之某些實施例的半導體記憶元件製造方法於多個步驟中的上視圖；第2B~22B圖係繪示依照本揭露之某些實施例的半導體記憶元件製造方法於多個步驟中的剖面圖；第23A圖係繪示依照本揭露之另一實施例的立體半導體記憶元件的上視圖；第23B圖係繪示沿第23A圖之剖面線23B-23B的剖面圖；以及第24圖繪示依照本揭露之另一實施例的立體半導體記憶元件的剖面圖。

本說明書是提供一種立體記憶體元件的製作方法，可在更微小的元件尺寸之中，獲得到更高的記憶儲存容量，同時又能兼顧元件的操作穩定性。為了對本說明書之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉一記憶體元件及其製作方法作為較佳實施例，並配合所附圖式作詳細說明。

但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。

應當理解，儘管「第一」與「第二」等在本文中可以用於描述各種元件、部件、區域、層及/或部分，但是這些元件、部件、區域、及/或部分不應受這些術語的限制。這些術語僅用於將一個元件、部件、區域、層或部分與另一個元件、部件、區域、層或部分區分開。

本文使用的術語僅僅是為了描述本發明特定的實施例，而不是用來限制本發明。舉例來說，本文使用的「一」、「一個」和「該」並非限制元件為單數形式或複數形式。本文使用的「或」表示「及/或」。如本文所使用的，術語「及/或」包括一個或多個相關所列項目的任何和所有組合。還應當理解，當在本說明書中使用時，術語「包括」或「包含」指定所述特徵、區域、整體、步驟、操作、元件的存在及/或部件，但不排除一個或多個其它特徵、區域、整體、步驟、操作、元件、部件及/或其組合的存在或添加。

此外，諸如「下」或「底部」和「上」或「頂部」的相對術語可在本文中用於描述一個元件與另一元件的關係，如圖所示。應當理解，相對術語旨在包括除了圖中所示的方位之外的裝置的不同方位。例如，如果一個附圖中的裝置翻轉，則被描述為在其他元件的「下」側的元件將被定向在其他元件的「上」側。因此，示例性術語「下」可以包括「下」和「上」的取向，取決於附圖的特定取向。類似地，如果一個附圖中的裝置翻轉，則被描述為在其它元件「下」或「下方」的元件將被定向為在其它元件「上方」。因此，示例性術語「下」或「下方」可以包括上方和下方的取向。

請參照第1圖，其繪示依照本揭露之一實施例的立體半導體記憶元件的剖面圖。半導體記憶體元件100包括下半層疊結構(即蝕刻停止層110下方的層堆疊)的多個層(例如64層或更多層)以及上半層疊結構(即蝕刻停止層110上方的層疊層)，使得整體層疊結構不需要面對更深的孔洞/溝槽蝕刻工藝。

在本實施例中，下半層疊合結構包括多個導體層(例如反閘極IG或多個字元線WL32~WL64)以及絕緣層交替堆疊在基材上。下半層疊結構包括下通道部(114a,114b,114c)和下儲存層(112a,112b,112c)。下儲存層(112a,112b,112c)的每個段夾在下通道部(114a,114b,114c)的相應段和導體層的相應段(例如WL32~WL64)之間，以便形成複數個記憶胞。

在本實施例中，上半層疊結構包括多個導體層(例如SSL,DWL或WL0~WL31)以及多個絕緣層交替堆疊在蝕刻停止層110上。上半層疊結構包括上通道部(114a',114b')和上儲存層(112a',112b')。上儲存層(112a',112b')的每個段夾在上通道部(114a',114b')的相應段和導體層(例如WL0~WL31)的相應段之間，以形成複數個記憶胞。

在本實施例中，導電插塞(120a,120b)連接於上通道部(114a',114b')與下通道部(114a,114b)之間。另一個導電插塞(136a,136b)形成在多層堆疊結構上方並連接到上通道部(114a',114b')。因此，上、下通道部可以由導電插塞(120a,120b,136a,136b)串聯。在本實施例中，導電插塞(120a,120b,136a,136b)包括半導體材料較佳為經摻雜的半導體材料，舉例而言為經摻雜的多晶矽製成，但不限於此。

在本實施例中，介電隔牆(124,124')位於通道部(114a,114a')和通道部(114b,114b')之間。更具體的說，介電隔牆具有上半部(即124')與下半部(即124)位在通道部(114a,114b)和通道部(114a',114b')之間。介電隔牆的上半部和下半部都具有漸縮的錐形橫截面。在本說明書的一些實施例中，下半部124的頂部橫截面更寬於上半部124'的底部橫截面。通道部(114a,114a')和通道部(114b,114b')亦可分別稱為第一通道部(114a,114a')和第二通道部(114b,114b')。

請參照第2A、2B圖，第2B圖係繪示沿第2A圖剖面線2B-2B之剖面圖。多個導體層104和絕緣層106交替地沉積在基材102上以形成多層堆疊結構，例如圖1中的下半層疊結構。在本說明書的一些實施例中，絕緣層106可以由介電材料製成，包括氧化物例如氧化矽。導體層104可以由金屬(例如，金、銅、鋁、鎢或上述合金)或半導體材料(例如，摻雜或無摻雜的多晶或單晶矽/鍺)或其他合適的材料製成。在多層堆疊結構上進一步沉積蝕刻停止層110，並且蝕刻停止層110可以由不同於絕緣層106的介電材料製成。在本實施例中，蝕刻停止層110可以沉積在絕緣層106的頂部之上，並且具有範圍從大約20nm到大約100nm的厚度T1。在本實施例中，導體層104和絕緣層106的加總平均厚度T2的範圍為約40nm至約70nm。

請參照第3A、3B圖，第3B圖係繪示沿第3A圖剖面線3B-3B之剖面圖。執行蝕刻步驟以在多層堆疊結構上形成多個孔洞116，以形成孔洞陣列(即多排孔洞)。每個孔洞116穿過多層堆疊結構(104,106)和蝕刻停止層110。在本說明書的一些實施例中，多孔洞116可具有O形、橢圓形、蛋形或圓角矩形的周緣，但不限於此。在本說明書的一些實施例中，使用圖案化的硬罩幕(未繪示於圖面)作為蝕刻罩幕進行非等向性蝕刻工藝，例如反應離子蝕刻工藝(anisotropic etching process)對多層堆疊結構蝕刻出多個孔洞116。在本實施例中，每個孔洞116可具有範圍從約100nm到約250nm的底部內寬度W1。

然後，通過沉積工藝，例如低壓化學氣相沉積(LPCVD)，在每個孔洞116的底部和側壁上形成儲存層112和通道層114。在本說明書的一些實施例中，儲存層112可以氧化矽(silicon oxide)層、氮化矽(silicon nitride)層和氧化矽層的複合層(即ONO結構)，但儲存層的結構並不以此為限。在本說明書的其他實施例中，儲存層的複合層還可以選自於由一矽氧化物-氮化矽-矽氧化物-氮化矽-矽氧化物(oxide-nitride-oxide-nitride-oxide，即ONONO)結構、一矽-矽氧化物-氮化矽-矽氧化物-矽(silicon-oxide-nitride-oxide-silicon，即SONOS)結構、一能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(bandgap engineered silicon-oxide-nitride-oxide-silicon，即BE-SONOS)結構、一氮化鉭-氧化鋁-氮化矽-矽氧化物-矽(tantalum nitride,aluminum oxide,silicon nitride,silicon oxide,silicon，TANOS)結構以及一金屬高介電係數能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon，MA BE-SONOS)結構所組成之一族群。在本實施例中，儲存層112可以是ONO結構。通道層114包括經摻雜的半導體材料或未經摻雜的半導體材料，在本實施例中，道層114可以為多晶矽層。

請參照第4A、4B圖，第4B圖係繪示沿第4A圖剖面線4B-4B之剖面圖。接著，通過沉積介電材料在每個孔洞116中形成介電填充柱118。

請參照第5A、5B圖，第5B圖係繪示沿第5A圖剖面線5B-5B之剖面圖。使用蝕刻停止層110作為停止層，執行平坦化工藝(例如CMP工藝)，以去除多餘的材料。在本實施例中，下半層疊結構的導體層構成多個字元線(WL32~WL63)、反閘極IG和多個字元線(WL64~WL95)，但不限於此於此。

請參照第6A、6B圖，第6B圖係繪示沿第6A圖剖面線6B-6B之剖面圖。然後，執行回蝕工藝以去除介電填充柱118、儲存層112和通道層114的頂部以形成凹部116a。

請參照第7A、7B圖，第7B圖係繪示沿第7A圖剖面線7B-7B之剖面圖。導電插塞層120沉積在凹部116a中。構成導電插塞層的材料可以包括摻雜或未摻雜的半導體材料(諸如摻雜或無摻雜的多晶或單晶矽/鍺)或其他合適的材料。

請參照第8A、8B圖，第8B圖係繪示沿第8A圖剖面線8B-8B之剖面圖。使用蝕刻停止層110作為停止層執行另一個平坦化工藝(例如CMP工藝)，用於去除多餘的材料。在本實施例中，蝕刻停止層110位於導電插塞層120的一側或與導電插塞層120對齊。在一些實施例中，蝕刻停止層110和導電插塞層120可具有連續齊平的頂部表面。

請參照第9A、9B圖，第9B圖係繪示沿第9A圖剖面線9B-9B之剖面圖。在每一行的孔洞116上蝕刻一溝槽122，以切割導電插塞層120、介電填充柱118、儲存層112和通道層114。因此，導電插塞層120被分成兩個導電插塞(120a,120b)。因此，儲存層112被切割以形成位於每個孔洞116的側壁的第一側上的U形串列部112a以及位於每個孔洞116的側壁的相對第二側上的 U形串列部112b，但是底串列部112c沒有被溝槽122切斷並且仍然連接在串列部(112a,112b)的底端之間。通道層114具有彼此間隔開的U形通道部114a和U形通道部114b，但是底通道部114c不被溝槽122切割並且仍然連接在通道部(114a,114b)底部之間。每個導電插塞(120a,120b)可以由與通道層114的材料相同的材料製成，但是每個導電插塞(120a,120b)的截面寬度大於通道層114的截面寬度。

在本實施例中，溝渠122的底部內寬度C1的範圍為約30nm至約60nm，頂部內寬度E1的範圍為約50nm至約80nm，而內部深度D1的範圍為約1200nm至約2400nm，但不限於此。溝槽122具有從其頂部到底部漸縮的錐形橫截面。一般而言，蝕刻能力所能達成的深寬比(即D1/C1)限制小於約40~60。

請參照第10A、10B圖，第10B圖係繪示沿第10A圖剖面線10B-10B之剖面圖。然後將介電材料填充到溝槽122中以形成嵌入在通道層114的通道部(114a,114b)之間且在儲存層112的串列部(112a,112b)之間以及在孔洞116的介電填充柱118中的介電隔牆124。介電隔牆124還具有從其頂部到底部漸縮的錐形橫截面112。

請參照第11A、11B圖，第11B圖係繪示沿第11A圖剖面線11B-11B之剖面圖。多個導體層104和絕緣層106交替地沉積在蝕刻停止層110和導電插塞(120a,120b)上，以形成另一個多層堆疊結構(例如第1圖中，上半層疊結構沉積於下半層疊結構上方)。在本說明書的一些實施例中，絕緣層106可以由介電材料製成，包括氧化物例如氧化矽。導體層104可以由金屬(例如，金、銅、鋁、鎢或上述合金)或半導體材料(例如，摻雜或無摻雜的多晶或單晶矽/鍺)或其他合適的材料製成。蝕刻停止層130進一步沉積覆蓋於上半層疊結構上，且蝕刻停止層130可以由不同於絕緣層106的介電材料製成，包括氮化物例如氮化矽。在本實施例中，蝕刻停止層130可以沉積在上半層疊結構之最頂的絕緣層106上。

請參照第12A、12B圖，第12B圖係繪示沿第12A圖剖面線12B-12B之剖面圖。執行蝕刻步驟以在上半層疊結構上形成多個孔洞116’，以便形成孔洞陣列(即多排孔洞)。每個孔洞116’與下半層疊結構中的相應孔洞116對齊。每個孔洞116’穿過多層堆疊結構(104,106)和蝕刻停止層130。在本說明書的一些實施例中，多孔洞116’可具有O形、橢圓形、蛋形或圓角矩形的周緣，但不限於此。在本說明書的一些實施例中，使用圖案化的硬罩幕(未繪示於圖面)作為蝕刻罩幕進行非等向性蝕刻工藝，例如反應離子蝕刻工藝(anisotropic etching process)對多層堆疊結構蝕刻出多個孔洞116’。

然後，通過沉積工藝，例如低壓化學氣相沉積(LPCVD)，在每個孔洞116’的底部和側壁上形成儲存層112’和通道層114’。在本說明書的一些實施例中，儲存層112可以氧化矽(silicon oxide)層、氮化矽(silicon nitride)層和氧化矽層的複合層(即ONO結構)，但儲存層的結構並不以此為限。在本說明書的其他實施例中，儲存層的複合層還可以選自於由一矽氧化物-氮化矽-矽氧化物-氮化矽-矽氧化物(oxide-nitride-oxide-nitride-oxide，即ONONO)結構、一矽-矽氧化物-氮化矽-矽氧化物-矽(silicon-oxide-nitride-oxide-silicon，即SONOS)結構、一能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(bandgap engineered silicon-oxide-nitride-oxide-silicon，即BE-SONOS)結構、一氮化鉭-氧化鋁-氮化矽-矽氧化物-矽(tantalum nitride,aluminum oxide,silicon nitride,silicon oxide,silicon，TANOS)結構以及一金屬高介電係數能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon，MA BE-SONOS)結構所組成之一族群。在本實施例中，儲存層112’可以是ONO結構，通道層114’可以是一個多晶矽層。

請參照第13A、13B圖，第13B圖係繪示沿第13A圖剖面線13B-13B之剖面圖。然後執行回蝕工藝以去除多餘的通道層114’材料與儲存層112’以暴露導電插塞(120a,120b)和介電隔牆124的頂表面。剩餘的通道層114’留在儲存層112’的側壁上作為側壁蝕刻保護。剩餘的通道層114’的最下表面高於儲存層112’的最下表面，換句話說，通道層114’暴露出儲存層112’的底端並與導電插塞(120a,120b)隔開。在本實施例中，上半層疊結構的導體層構成串選擇線SSL、虛字元線DWL和多個字元線(WL0~WL31)以及另一側的閘極選擇線GSL、虛字元線DWL和多個字元線(WL96~WL127)。

請參照第14A、14B圖，第14B圖係繪示沿第14A圖剖面線14B-14B之剖面圖。另一個通道層114”通過沉積工藝，例如低壓化學氣相沉積(LPCVD)形成到每個孔洞116’中和上半層疊結構上。通道層114”與通道層114’的底部和導電插塞(120a,120b)和介電隔牆124暴露的頂面接觸。通道層114”和通道層114’共同構成上通道部，且通道層114”的底端接觸導電插塞(120a,120b)。

請參照第15A、15B圖，第15B圖係繪示沿第15A圖剖面線15B-15B之剖面圖。此後，通過沉積介電材料在每個孔洞116’中形成介電填充柱132。

請參照第16A、16B圖，第16B圖係繪示沿第16A圖剖面線16B-16B之剖面圖。使用蝕刻停止層130作為停止層進行平坦化工藝，例如CMP工藝，以去除位於蝕刻停止層130上的部分通道層114”與部分介電填充柱132。通道層114”可以稱為「內通道層」，通道層114’可以稱為「外通道層」，內通道層114”與外通道層114’接觸，而共同構成上通道部，外通道層114’位於儲存層112’與內通道層114”之間。

請參照第17A、17B圖，第17B圖係繪示沿第17A圖剖面線17B-17B之剖面圖。然後進行回蝕刻工藝以去除介電填充柱132、儲存層112’和通道層(114’,114”)的頂部，以形成凹部116a’。

請參照第18A、18B圖，第18B圖係繪示沿第18A圖剖面線18B-18B之剖面圖。導電插塞層136沉積在凹部116a’中。構成導電插塞層的材料可以包括摻雜或未摻雜的半導體材料(諸如摻雜或無摻雜的多晶或單晶矽/鍺)或其他合適的材料。

請參照第19A、19B圖，第19B圖係繪示沿第19A圖剖面線19B-19B之剖面圖。使用蝕刻停止層130作為停止層執行另一個平坦化工藝(例如CMP工藝)，用於去除多餘的材料。在本實施例中，蝕刻停止層130位於導電插塞層136的一側或與導電插塞層136對齊。在一些實施例中，蝕刻停止層130和導電插塞層136可具有連續齊平的頂部表面。

請參照第1、20A、20B圖，第20B圖係繪示沿第20A圖剖面線20B-20B之剖面圖。在每一行的孔洞116’上蝕刻一溝槽122’，以切割導電插塞層136、介電填充柱132、儲存層112’和通道層(114’,114”)。因此，導電插塞層236被分成兩個導電插塞(136a,136b)。因此，儲存層112’被切割以形成位於每個孔洞116’的側壁的第一側上的U形串列部112a’以及位於每個孔洞116的側壁的相對第二側上的U形串列部112b’。內通道層114”也被切割以形成彼此間隔開的L形通道部114a”和L形通道部114b”。藉由使用蝕刻停止層110作為蝕刻溝渠122’的停止層以暴露介電隔牆124的頂部。儲存層之串列部(112a,112a’)與串列部(112b,112b’)亦可稱為第一串列部(112a,112a’)與第二串列部(112b,112b’)。

在本實施例中(請參照第9B、20B圖)，溝渠122’的底部內寬度C2的範圍為約30nm至約60nm，頂部內寬度E2的範圍為約50nm至約80nm，而內部深度D2的範圍為約1200nm至約2400nm，但不限於此。溝槽122’具有從其頂部到底部漸縮的錐形橫截面。利用兩步驟蝕刻方案，可以放寬高密度記憶體設計(例如64層或96層垂直記憶體陣列)的總深寬比，即(D1+D2)/C1。在其他實施例中，可以利用3步驟或更多步驟蝕刻方案來放寬更高密度記憶體設計(例如128層或更多層的垂直記憶體陣列)的總深寬比。

請參照第1、21A、21B圖，第21B圖係繪示沿第21A圖剖面線21B-21B之剖面圖。然後將介電材料填充到溝槽122’中以形成嵌入在通道層(114’,114”)的通道部(114a’,114b’)之間且在儲存層112’的串列部(112a’,112b’)之間以及在介電填充柱132中的介電隔牆124。介電隔牆124’還具有從其頂部到底部漸縮的錐形橫截面。上介電隔牆124’和下介電隔牆124形成連續介電隔牆，以將通道部成兩個相對的U形或半圓柱形通道部(114a,114a’,114b,114b’)。導電插塞(120a,120b)在上通道部(114a’,114b’)和下通道部(114a,114b)之間連接。

請參照第1、22A、22B圖，第22B圖係繪示沿第22A圖剖面線22B-22B之剖面圖。三維記憶體元件100可以包括互連層，即位元線BL和共同源極線CSL，以連接到孔洞(116,116’)中的通道部。具體而言，兩個導電插塞(136a,136b)形成在每個孔洞(116,116’)的開口端並分別與通道部(114a’,114b’)接觸。兩個導電插塞(136a,136b)中的一個連接到位元線BL，而兩個導電插塞(136a,136b)中的另一個連接到共同源極線CSL。因此，記憶體元件100的所有記憶胞均可以連接到互連層。

請同時參照第1、23A、23B、24圖。記憶體元件200與記憶體元件100的不同之處主要在於記憶體元件100的底串列部112c在記憶體元件200中不存在，使得串列部112a和串列部分112b上的記憶胞無法連接為相同的串列。例如，儲存層的串列string_0對應於串選擇線SSL_0、虛字元線DWL_e、多個字元線(WL0_e~WL63_e)和閘極選擇線GSL，而儲存層的串列 string_1對應於串選擇線SSL_1、虛字元線DWL_o、多字線s(WL0_o~WL63_o)和閘極選擇線GSL。立體記憶體元件200還包括連接到所有導電插塞(136a,136b)的位元線BL和連接到所有通道部(114a,114a’,114b,114b')底端的共同源極線CSL。因此，記憶體元件200的互連層配置方式亦不同於記憶體元件100的互連層配置方式。

根據前述實施例，半圓柱半導體記憶體元件利用多步驟蝕刻方案來放寬更高密度設計的總深寬度，使得具有正常蝕刻能力的傳統蝕刻工具仍然能夠製造更高密度設計的形半導體記憶體元件。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。