TW202013600A - 半導體裝置及其製造方法 - Google Patents

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Abstract

一種半導體裝置包括：基板，包括主動圖案；第一層間介電層，位於所述基板上，所述第一層間介電層在其上部部分上包括凹槽；以及下部連接線，位於所述第一層間介電層中，所述下部連接線電連接到所述主動圖案，且所述下部連接線包括導電圖案及阻擋圖案，所述第一層間介電層的所述凹槽選擇性地暴露出所述導電圖案的頂部表面，所述阻擋圖案位於所述導電圖案與所述第一層間介電層之間，所述第一層間介電層覆蓋所述阻擋圖案的頂部表面。

Description

半導體裝置及其製造方法
本發明有關一種半導體裝置及一種製造所述半導體裝置的方法，且更具體來說，有關一種在基板的積體電路上包括連接線的半導體裝置及一種製造所述半導體裝置的方法。 [相關申請的交叉參考]
2018年9月20日在韓國智慧財產權局提出申請且名稱為“半導體裝置及其製造方法（Semiconductor Device and Method of Manufacturing the Same）”的韓國專利申請第10-2018-0113152號全文併入本文中供參考。
半導體裝置因其小尺寸、多功能性及/或低製造成本而廣泛用於電子業中。半導體裝置可囊括用於存儲資料的記憶體裝置、用於處理資料的邏輯裝置及用於並行或同時地操作各種功能的混合型裝置。
隨著電子業發展的進步，對具有高集成度及高速度的半導體裝置的需求一直在增加。然而，由於界定精細圖案的曝光製程中的製程裕度降低，製造高度集成裝置及/或半導體裝置越來越困難。已進行各種研究來滿足半導體裝置中的高集成度及/或高速度的要求。
此外，在半導體業中，在各種半導體封裝技術中一直需要使半導體裝置及使用所述半導體裝置的電子產品具有高容量、薄度及小尺寸。各種封裝技術的一種方法是將多個半導體晶片垂直堆疊以實現高密度晶片堆疊的封裝技術。與由一個半導體晶片組成的半導體封裝相比，此種封裝技術具有能夠將具有各種功能的半導體晶片集成在小的面積上的優點。
根據一些示例性實施例，一種半導體裝置可包括：基板，具有主動圖案；第一層間介電層，位於所述基板上，所述第一層間介電層在其上部部分上包括凹槽；以及下部連接線，位於所述第一層間介電層中，所述下部連接線電連接到所述主動圖案，且所述下部連接線包括導電圖案及阻擋圖案，所述第一層間介電層的所述凹槽選擇性地暴露出所述導電圖案的頂部表面，所述阻擋圖案位於所述導電圖案與所述第一層間介電層之間，所述第一層間介電層覆蓋所述阻擋圖案的頂部表面。
根據一些示例性實施例，一種半導體裝置可包括：基板；第一層間介電層，位於所述基板上；以及下部連接線，位於所述第一層間介電層中。所述下部連接線可包括：導電圖案；以及阻擋圖案，位於所述導電圖案與所述第一層間介電層之間。所述第一層間介電層可包括：凹槽，暴露出所述導電圖案的頂部表面；以及與所述凹槽鄰近的一部分，位於所述阻擋圖案的頂部表面上。
根據一些示例性實施例，一種半導體裝置可包括：基板，具有主動圖案；第一層間介電層，位於基板上；下部連接線，位於所述第一層間介電層中且電連接到所述主動圖案；以及襯層，位於所述第一層間介電層與所述下部連接線之間。所述襯層的頂部表面可與所述第一層間介電層的頂部表面共面。
根據一些示例性實施例，一種製造半導體裝置的方法可包括：在基板上形成犧牲層；在所述犧牲層中形成下部連接線；在所述下部連接線的頂部表面上選擇性地形成頂蓋圖案；將所述犧牲層替換成第一層間介電層；以及選擇性地移除所述頂蓋圖案，以形成凹槽，所述凹槽暴露出所述下部連接線的所述頂部表面。
圖1示出顯示根據一些示例性實施例的半導體裝置的平面圖。圖2A及圖2B分別示出沿著圖1所示線I-I'及II-II'所截取的剖視圖。
參照圖1、圖2A及圖2B，基板100可包括主動區AR。主動區AR可由在基板100的上部部分上形成的第二溝槽TR2界定。基板100可為例如包含矽、鍺、矽-鍺等的化合物半導體基板或半導體基板。舉例來說，基板100可為矽基板。
主動區AR可為設置有邏輯電晶體的邏輯單元區域，所述邏輯電晶體構成半導體裝置的邏輯電路。作為另一選擇，主動區AR可為用以存儲資料的邏輯單元區域。
如圖2A中所示，主動區AR上可設置有在第二方向D2上延伸且在第一方向D1上彼此間隔開的多個主動圖案AP。主動圖案AP可為基板100的垂直突出部分。可在相鄰的主動圖案AP之間界定第一溝槽TR1。
裝置隔離層ST可填充第一溝槽TR1及第二溝槽TR2。裝置隔離層ST可包含介電材料，例如氧化矽層。主動圖案AP的上部部分可垂直突出超過（例如，高於）裝置隔離層ST。主動圖案AP的上部部分中的每一者可具有鰭形狀。裝置隔離層ST可不覆蓋主動圖案AP的上部部分。裝置隔離層ST可覆蓋主動圖案AP的下部側壁。
源極/汲極圖案SD可設置在主動圖案AP的上部部分上。源極/汲極圖案SD可為具有第一導電類型（例如，p型）或第二導電類型（例如，n型）的雜質區。如圖2B中所示，溝道區CH可夾置在同一主動圖案AP的一對源極/汲極圖案SD之間。
源極/汲極圖案SD可為通過選擇性外延生長製程而形成的外延圖案。例如，沿著第三方向D3，源極/汲極圖案SD的頂部表面可處於比溝道區CH的頂部表面的水平高度高的水平高度。舉例來說，源極/汲極圖案SD可包含晶格常數比基板100的半導體元素的晶格常數大的半導體元素（例如，SiGe）。在另一實例中，源極/汲極圖案SD可包含與基板100的半導體元素相同的半導體元素（例如，Si）。
各閘極電極GE可設置成在橫跨（running across）主動圖案AP的同時在第一方向D1上延伸。閘極電極GE可在第二方向D2上彼此間隔開。閘極電極GE可與溝道區CH垂直交疊。閘極電極GE可例如包含導電金屬氮化物（例如，氮化鈦或氮化鉭）及金屬（例如，鈦、鉭、鎢、銅或鋁）中的一者或多者。
一對閘極間隔物GS可位於閘極電極GE中的每一者的兩個相對側壁上。閘極間隔物GS可沿著閘極電極GE在第一方向D1上延伸。閘極間隔物GS可包含例如SiCN、SiCON及SiN中的一者或多者。
閘極介電圖案GI可夾置在對應的閘極電極GE與對應的溝道區CH之間。閘極介電圖案GI可包含高介電常數（high-k）介電材料。閘極頂蓋圖案GP可設置在對應的閘極電極GE上。舉例來說， 閘極頂蓋圖案GP可包含SiON、SiCN、SiCON及SiN中的一者或多者。
第一層間介電層110可設置在基板100上。第一層間介電層110可覆蓋源極/汲極圖案SD、閘極間隔物GS及閘極頂蓋圖案GP。第一層間介電層110可例如包括氧化矽層。
主動觸點AC可穿透第一層間介電層110且與源極/汲極圖案SD電連接。主動觸點AC可位於一對閘極電極GE之間。
第二層間介電層120、第三層間介電層130及第四層間介電層140可沿著第三方向D3依序堆疊在第一層間介電層110上。第二層間介電層120、第三層間介電層130及第四層間介電層140可例如包括氧化矽層。
通孔VI可設置在第二層間介電層120中，例如，通孔VI在第三方向D3上的厚度可等於第二層間介電層120的厚度。通孔VI可穿透第二層間介電層120且與主動觸點AC連接，例如，通孔VI可具有延伸穿過第二層間介電層120的整個厚度以與主動觸點AC的頂部接觸的多面體島形狀。通孔VI可包括阻擋圖案BM及導電圖案FM。阻擋圖案BM可覆蓋導電圖案FM的底部表面及側壁。阻擋圖案BM可不覆蓋導電圖案FM的頂部表面。通孔VI的阻擋圖案BM可夾置在導電圖案FM與主動觸點AC之間。
阻擋圖案BM可包括金屬氮化物層，例如，氮化鈦層、氮化鎢層及氮化鉭層中的一者或多者。導電圖案FM可包含金屬材料，例如，鋁、銅、鎢、鉬及鈷中的一者或多者。
下部連接線M1可設置在第三層間介電層130中。下部連接線M1中的每一者可具有在第二方向D2上延伸的線性形狀。下部連接線M1可沿著第一方向D1排列成彼此間隔開。下部連接線M1中的每一者可包括阻擋圖案BM及導電圖案FM。對阻擋圖案BM及導電圖案FM的詳細說明可與對以上所述的通孔VI的阻擋圖案BM及導電圖案FM的詳細說明相同。
舉例來說，如圖1及圖2A中所示，下部連接線M1可包括沿著第一方向D1彼此鄰近的第一下部連接線M11、第二下部連接線M12及第三下部連接線M13。第三層間介電層130的各部分可在下部連接線M1之間分隔開。第二下部連接線M12可設置在通孔VI上並連接到通孔VI，例如，第二下部連接線M12可在第一方向D1及第二方向D2上與通孔VI的例如整個頂部交疊。第二下部連接線M12可通過通孔VI電連接到主動觸點AC。
第三層間介電層130可在其上部部分上包括凹槽RS，例如，凹槽RS中的每一者可沿著第三方向D3從第三層間介電層130的頂部表面延伸到預定深度。凹槽RS可形成在對應的下部連接線M1上。凹槽RS中的每一者可與對應的下部連接線M1的導電圖案FM垂直交疊。當在平面圖中觀看時，每一凹槽RS可沿著其之下的例如整個下部連接線M1在第二方向D2上延伸。
凹槽RS可暴露出下部連接線M1的導電圖案FM的頂部表面FMt。凹槽RS可不暴露出下部連接線M1的阻擋圖案BM的頂部表面BMt。舉例來說，第三層間介電層130可覆蓋下部連接線M1的阻擋圖案BM的頂部表面BMt。
第三層間介電層130可具有例如沿著第三方向D3處於比下部連接線M1的導電圖案FM的頂部表面FMt的水平高度高的水平高度的頂部表面130t。第三層間介電層130的頂部表面130t的水平高度可高於凹槽RS的底部的水平高度。
舉例來說，第三層間介電層130可包括在一對相鄰的下部連接線M1之間垂直突出的一部分130p，例如，每一部分130p可在鄰近的凹槽RS之間垂直突出。第三層間介電層130的部分130p可位元元於下部連接線M1的阻擋圖案BM的頂部表面BMt上。舉例來說，第三層間介電層130的部分130p可覆蓋下部連接線M1的阻擋圖案BM的頂部表面BMt，例如，第三層間介電層130的部分130p可連續地延伸，以覆蓋鄰近的下部連接線M1的相面對的阻擋圖案BM的頂部表面BMt。第三層間介電層130的部分130p可被定位成高於下部連接線M1的導電圖案FM的頂部表面FMt。
蝕刻停止層EST可夾置在第三層間介電層130與第四層間介電層140之間。蝕刻停止層EST可覆蓋第三層間介電層130的頂部表面130t。蝕刻停止層EST可局部地填充凹槽RS。蝕刻停止層EST可覆蓋下部連接線M1的導電圖案FM的頂部表面FMt，所述頂部表面FMt由凹槽RS暴露出。凹槽RS與第三層間介電層130的頂部表面130t之間的台階差可容許蝕刻停止層EST在凹槽RS上具有階梯式結構。蝕刻停止層EST可例如包含SiN、SiON、SiCN及SiCON中的一者或多者。
上部連接線M2可設置在第四層間介電層140中。上部連接線M2中的每一者可具有在第一方向D1上延伸的線性形狀。上部連接線M2可沿著第二方向D2排列成彼此間隔開。上部連接線M2中的每一者可包括阻擋圖案BM及導電圖案FM。對阻擋圖案BM及導電圖案FM的詳細說明可與對以上所述的通孔VI的阻擋圖案BM及導電圖案FM的詳細說明相同。
舉例來說，如圖1及圖2B中所示，上部連接線M2可包括沿著第二方向D2彼此鄰近的第一上部連接線M21、第二上部連接線M22及第三上部連接線M23。第四層間介電層140的各部分可在上部連接線M2之間分隔開。第二上部連接線M22可設置在第二下部連接線M12上並連接到第二下部連接線M12。
舉例來說，第二上部連接線M22可包括例如沿著第三方向D3朝向基板100垂直延伸的垂直延伸部VP。垂直延伸部VP可穿透第四層間介電層140及蝕刻停止層EST，以與第二下部連接線M12連接。舉例來說，第二上部連接線M22可通過垂直延伸部VP電連接到第二下部連接線M12。
垂直延伸部VP可為第二上部連接線M22的一部分。可通過雙大馬士革製程（dual damascene process）來形成上部連接線M2。相比之下，通孔VI及下部連接線M1可各自通過單大馬士革製程（single damascene process）來形成。第二下部連接線M12的阻擋圖案BM可夾置在通孔VI與第二下部連接線M12的導電圖案FM之間。
垂直延伸部VP可填充第二下部連接線M12上方的凹槽RS的至少一部分。垂直延伸部VP可包括通過凹槽RS與下部連接線M1的導電圖案FM接觸的第一段P1，且還可包括例如對第三層間介電層130的頂部表面130t的一部分進行覆蓋的第二段P2。垂直延伸部VP的第二段P2可不填充凹槽RS。第一段P1可比第二段P2朝向基板100更多地突出。舉例來說，第一段P1可具有比第二段P2的底部表面低的底部表面。蝕刻停止層EST可覆蓋第二段P2的下部側壁。舉例來說，如圖2A至圖2B中所示，下部連接線M1及上部連接線M2中僅有第二下部連接線M12與第二上部連接線M22可在通孔VI上方彼此接觸，而第四層間介電層140的底部可將其他的下部連接線M1與上部連接線M2彼此分隔開。
舉例來說，如圖1中所示，可在基板100上形成有額外通孔（圖1中的虛線矩形），因此可相應地設置下部連接線M1及上部連接線M2的不同者中的額外連接。舉例來說，可在上部連接線M2上設置額外連接線。舉例來說，可在上部連接線M2上設置多個金屬層。
圖3A、圖4A、圖5A、圖6A、圖7A及圖8A示出沿著圖1所示線I-I'所截取的剖視圖，其顯示根據一些示例性實施例製造半導體裝置的方法。圖3B、圖4B、圖5B、圖6B、圖7B及圖8B示出沿著圖1所示線II-II'所截取的剖視圖，其顯示根據一些示例性實施例製造半導體裝置的方法。
參照圖1、圖3A及圖3B，可在基板100的主動區AR上形成電晶體。所述電晶體可包括具主動極/汲極圖案SD的主動圖案AP，且還可包括橫跨主動圖案AP的閘極電極GE。
可形成第一層間介電層110以覆蓋所述電晶體。可形成主動觸點AC以穿透第一層間介電層110且與源極/汲極圖案SD連接。
可在第一層間介電層110上形成第二層間介電層120。可在第二層間介電層120中形成通孔VI。可通過單大馬士革製程來形成通孔VI。舉例來說，通孔VI的形成可包括通過對第二層間介電層120進行圖案化來形成孔並形成填充所述孔的阻擋圖案BM及導電圖案FM。
可在第二層間介電層120上形成犧牲層SL。犧牲層SL可例如包括氧化矽層或含碳氧化矽層。可在犧牲層SL中形成下部連接線M1。下部連接線M1可包括彼此鄰近的第一下部連接線M11、第二下部連接線M12及第三下部連接線M13。可通過單大馬士革製程來形成下部連接線M1。舉例來說，下部連接線M1的形成可包括通過對犧牲層SL進行圖案化來形成多個孔並形成填充所述孔中的每一者的阻擋圖案BM及導電圖案FM。
參照圖1、圖4A及圖4B，可在對應的下部連接線M1上形成頂蓋圖案CP。頂蓋圖案CP可形成為覆蓋下部連接線M1的導電圖案FM的頂部表面FMt。頂蓋圖案CP可不覆蓋下部連接線M1的阻擋圖案BM的頂部表面BMt。
頂蓋圖案CP的形成可使用旋轉塗布、原子層沉積（ALD）、化學氣相沉積（CVD）或物理氣相沉積（PVD）。可使用金屬（例如，Ti、Mo、Ta、Mn、Al、Co、Ru或其組合）來形成頂蓋圖案CP。
頂蓋圖案CP可選擇性地形成在下部連接線M1的導電圖案FM上。舉例來說，可使用對導電圖案FM的金屬展現出親和性的金屬來形成頂蓋圖案CP，因此頂蓋圖案CP可自對準地形成在導電圖案FM上，例如，不形成在阻擋圖案BM上。
參照圖1、圖5A及圖5B，可選擇性地移除犧牲層SL。犧牲層SL的移除可包括執行濕式蝕刻製程、灰化製程、乾式蝕刻製程或其組合。舉例來說，當犧牲層SL含有碳時，可執行灰化製程以使犧牲層SL損壞，且接著可執行濕式蝕刻製程或乾式蝕刻製程以選擇性地移除受損壞的犧牲層SL。當犧牲層SL被移除時，第二層間介電層120可保留。犧牲層SL的移除可暴露出頂蓋圖案CP的側壁及下部連接線M1的側壁。
參照圖1、圖6A及圖6B，可形成第三層間介電層130以覆蓋暴露出的頂蓋圖案CP及下部連接線M1。第三層間介電層130可覆蓋頂蓋圖案CP的頂部表面。第三層間介電層130可具有比頂蓋圖案CP的頂部表面高的頂部表面。可通過展現出優越氣體填充特性的ALD製程或可流動化學氣相沉積（flowable chemical vapor deposition，FCVD）製程來形成第三層間介電層130。第三層間介電層130可包括介電常數為低的氧化矽層。
參照圖1、圖7A及圖7B，第三層間介電層130可經歷平面化製程，所述平面化製程被執行到頂蓋圖案CP的頂部表面暴露出為止。因此，第三層間介電層130可具有經平面化頂部表面130t，經平面化頂部表面130t與頂蓋圖案CP的頂部表面共面。頂蓋圖案CP的頂部表面可暴露出。
可選擇性地移除暴露出的頂蓋圖案CP。可通過選擇性濕式蝕刻製程來移除頂蓋圖案CP。頂蓋圖案CP的移除可在第三層間介電層130的上部部分上界定凹槽RS。凹槽RS中的每一者可暴露出下部連接線M1的導電圖案FM的頂部表面FMt。舉例來說，導電圖案FM的頂部表面FMt可界定凹槽RS的底部。凹槽RS可沿著其之下的下部連接線M1在第二方向D2上延伸。第三層間介電層130的頂部表面130t可位於比下部連接線M1的導電圖案FM的頂部表面FMt的水平高度高的水平高度處。
參照圖1、圖8A及圖8B，可在第三層間介電層130上形成蝕刻停止層EST。可共形地形成蝕刻停止層EST以局部地填充凹槽RS。蝕刻停止層EST可例如包含SiN、SiON、SiCN及SiCON中的一者或多者。
可在蝕刻停止層EST上形成第四層間介電層140。可對第四層間介電層140進行圖案化以形成連接線孔HO。舉例來說，可執行圖案化製程兩次，以使至少一個連接線孔HO包括垂直延伸孔VHO。垂直延伸孔VHO可穿透蝕刻停止層EST並暴露出第二下部連接線M12的導電圖案FM的頂部表面FMt。
可以由凹槽RS引起的自對準方式來形成垂直延伸孔VHO。垂直延伸孔VHO可不暴露出第二下部連接線M12的阻擋圖案BM的頂部表面BMt。凹槽RS可容許垂直延伸孔VHO選擇性地暴露出第二下部連接線M12的導電圖案FM的頂部表面FMt。
返回參照圖1、圖2A及圖2B，可形成上部連接線M2以填充連接線孔HO。上部連接線M2可包括彼此鄰近的第一上部連接線M21、第二上部連接線M22及第三上部連接線M23。可通過雙大馬士革製程來形成上部連接線M2。上部連接線M2的形成可包括形成填充連接線孔HO中的每一者的阻擋圖案BM及導電圖案FM。
犧牲層SL可能在下部連接線M1的形成期間受到損壞。根據一些示例性實施例，可將受損壞的犧牲層SL替換成第三層間介電層130。由於各下部連接線M1在其之間設置有介電常數為低的無損壞介電層，因此可減小寄生電容且改善半導體裝置的電特性。
另外，可在第三層間介電層130的上部部分上以由凹槽RS引起的自對準方式形成第二上部連接線M22的垂直延伸部VP。因此，可在第二上部連接線M22的垂直延伸部VP與第一下部連接線M11及第三下部連接線M13中的一者之間避免電短路。
圖9A及圖9B分別示出沿圖1所示線I-I'及II-II'所截取的剖視圖，其顯示根據一些示例性實施例的半導體裝置。在以下實施例中，將不再對與以上參照圖1、圖2A及圖2B所述的半導體裝置的技術特徵重複的技術特徵予以詳細說明，且將詳細地論述其差異。
參照圖1、圖9A及圖9B，可通過雙大馬士革製程來形成下部連接線M1。舉例來說，第二下部連接線M12可包括朝向基板100垂直延伸的垂直延伸部VP。垂直延伸部VP可穿透第二層間介電層120且與主動觸點AC連接。舉例來說，第二下部連接線M12可通過垂直延伸部VP電連接到主動觸點AC。
第二層間介電層120可覆蓋第二下部連接線M12的垂直延伸部VP的側壁。由於第三層間介電層130設置在第二層間介電層120上，因此第三層間介電層130可定位成高於第二下部連接線M12的垂直延伸部VP。
圖10A及圖11A示出沿著圖1所示線I-I'所截取的剖視圖，其顯示根據一些示例性實施例製造半導體裝置的方法。圖10B及圖11B示出沿著圖1所示線II-II'所截取的剖視圖，其顯示根據一些示例性實施例製造半導體裝置的方法。在以下實施例中，將不再對與以上參照圖1至圖8B所述的製造方法的技術特徵重複的技術特徵予以詳細說明，且將詳細地論述其差異。
參照圖1、圖10A及圖10B，可在第二層間介電層120中形成下部連接線M1。可通過雙大馬士革製程來形成下部連接線M1。舉例來說，下部連接線M1的形成可與以上參照圖8A及圖8B所述的上部連接線M2的形成實質上相同。可在對應的下部連接線M1上形成頂蓋圖案CP。
參照圖1、圖11A及圖11B，可為第二層間介電層120形成凹槽。在為第二層間介電層120形成凹槽期間，可移除第二層間介電層120的上部部分，且第二層間介電層120的下部部分可保留。保留的第二層間介電層120可覆蓋第二下部連接線M12的垂直延伸部VP。
在第二層間介電層120被完全移除的情況中，下部連接線M1可能塌陷。在本實施例中，由於第二層間介電層120的上部部分被移除且第二層間介電層120的下部部分保留，因此下部連接線M1可由第二層間介電層120的下部部分穩定地支撐。
後續製程可與以上參照圖6A至圖8B所述的製程相同。
圖12示出沿著圖1所示線I-I'所截取的剖視圖，其顯示根據一些示例性實施例的半導體裝置。在以下實施例中，將不再對與以上參照圖1、圖2A及圖2B所述的半導體裝置的技術特徵重複的技術特徵予以詳細說明，且將詳細地論述其差異。
參照圖1、圖2B及圖12，一個或多個襯層LIN可夾置在第三層間介電層130與下部連接線M1之間。襯層LIN可包括水平延伸且覆蓋第二層間介電層120的頂部表面的第一段，且還可包括垂直延伸且覆蓋下部連接線M1的側壁的第二段。舉例來說，襯層LIN可包括氧化矽層或氮化矽層。
與凹槽RS鄰近的襯層LIN可覆蓋下部連接線M1的阻擋圖案BM的頂部表面BMt。與凹槽RS鄰近的襯層LIN可界定凹槽RS的側。與凹槽RS鄰近的襯層LIN可夾置在蝕刻停止層EST與第三層間介電層130之間。與凹槽RS鄰近的襯層LIN可具有與第三層間介電層130的頂部表面130t共面的頂部表面LINt。襯層LIN的頂部表面LINt可位於比下部連接線M1的導電圖案FM的頂部表面FMt的水平高度高的水平高度處。
圖13及圖14示出沿著圖1所示線I-I'所截取的剖視圖，其顯示根據一些示例性實施例製造半導體裝置的方法。在以下實施例中，將不再對與以上參照圖1至圖8B所述的製造方法的技術特徵重複的技術特徵予以詳細說明，且將詳細地論述其差異。
參照圖1及圖13，可在圖5A及圖5B所示所得結構上共形地形成襯層LIN。襯層LIN可覆蓋暴露出的下部連接線M1的表面及暴露出的頂蓋圖案CP的表面。襯層LIN可保護暴露出的下部連接線M1。
參照圖1及圖14，可在襯層LIN上形成第三層間介電層130。第三層間介電層130可經歷平面化製程，所述平面化製程被執行到頂蓋圖案CP的頂部表面暴露出為止。可選擇性地移除暴露出的頂蓋圖案CP。頂蓋圖案CP的移除可在第三層間介電層130的上部部分上界定凹槽RS。襯層LIN的上部部分可界定凹槽RS的側。
後續製程可與以上參照圖8A及圖8B所述的製程相同。
圖15示出沿著圖1所示線I-I'所截取的剖視圖，其顯示根據一些示例性實施例的半導體裝置。在以下實施例中，將不再對與以上參照圖1、圖2B及圖12所述的半導體裝置的技術特徵重複的技術特徵予以詳細說明，且將詳細地論述其差異。
參照圖1、圖2B及圖15，可在第三層間介電層130中界定氣隙AG。氣隙AG可界定於第一下部連接線M11與第二下部連接線M12之間以及第二下部連接線M12與第三下部連接線M13之間。氣隙AG中的每一者可在一對相鄰的下部連接線M1之間在第二方向D2上延伸。
氣隙AG在第一方向D1上的寬度可隨著與基板100的距離增加而減小。氣隙AG可由第三層間介電層130及蝕刻停止層EST環繞。氣隙AG可減小相鄰的下部連接線M1之間的寄生電容。
圖16示出沿著圖1所示線I-I'所截取的剖視圖，其顯示根據一些示例性實施例製造半導體裝置的方法。在以下實施例中，將不再對與以上參照圖1至圖8B以及圖13及圖14所述的製造方法的技術特徵重複的技術特徵予以詳細說明，且將詳細地論述其差異。
參照圖1及圖16，可在圖13所示所得結構上形成第三層間介電層130。在第三層間介電層130的形成期間，可在一對相鄰的下部連接線M1之間形成氣隙AG。
後續製程可與以上參照圖7A至圖8B所述的製程相同。
圖17示出沿著圖1所示線I-I'所截取的剖視圖，其顯示根據一些示例性實施例的半導體裝置。在以下實施例中，將不再對與以上參照圖1、圖2A及圖2B所述的半導體裝置的技術特徵重複的技術特徵予以詳細說明，且將詳細地論述其差異。
參照圖1、圖2B及圖17，第二上部連接線M22的垂直延伸部VP可比圖2A所示垂直延伸部VP在第一方向D1上更多地偏移。舉例來說，垂直延伸部VP可不與第二下部連接線M12的中心對準。
垂直延伸部VP的第二段P2可鄰近第一下部連接線M11。垂直延伸部VP的第二段P2可具有比第一下部連接線M1的導電圖案FM的頂部表面FMt高的底部表面，結果是可在垂直延伸部VP與第一下部連接線M11之間避免電短路。
在本實施例中，甚至當第二上部連接線M22的垂直延伸部VP與第二下部連接線M12的中心不對準時，第三層間介電層130的凹槽RS也可防止例如電短路等製程缺陷。
作為總結與回顧，示例性實施例提供一種具有改善的電特性的半導體裝置。示例性實施例還提供一種製造半導體裝置的方法，在所述方法中，製程缺陷得以避免。
也就是說，根據示例性實施例，各下部連接線在其之間設置有介電常數為低的無損壞介電層，從而減小各下部連接線之間的寄生電容且改善半導體裝置的電特性。此外，可在第三層間介電層的上部部分上以由凹槽引起的自對準方式形成第二上部連接線的垂直延伸部，從而防止或實質上最小化垂直延伸部與第一下部連接線之間的電短路。
本文中已公開了示例性實施例，且雖然採用了具體用語，然而所述用語應僅以一般性及說明性意義而非出於限制目的來加以使用及解釋。在一些情況中，如所屬領域中的普通技術人員從本申請提交時起即明瞭，除非另有具體指示，否則結合特定實施例所述的特徵、特性、及/或元件可單獨使用，或者可與結合其他實施例所述的特徵、特性、及/或元件組合使用。因此，所屬領域中的技術人員應理解，在不背離以上申請專利範圍中所述的本發明的精神及範圍的條件下，可在形式及細節上作出各種改變。
100:基板 110:層間介電層 120:層間介電層 130:層間介電層 130p:部分 130t:頂部表面 140:層間介電層 AC:主動觸點 AG:氣隙 AP:主動圖案 AR:主動區 BM:阻擋圖案 BMt:頂部表面 CH:溝道區 CP:頂蓋圖案 D1:第一方向 D2:第二方向 D3:第三方向 EST:蝕刻停止層 FM:導電圖案 FMt:頂部表面 GE:閘極電極 GI:閘極介電圖案 GP:閘極頂蓋圖案 GS:閘極間隔物 HO:連接線孔 LIN:襯層 LINt:頂部表面 M1:下部連接線 M11:下部連接線 M12:下部連接線 M13:下部連接線 M2:上部連接線 M21:上部連接線 M22:上部連接線 M23:上部連接線 P1:第一段 P2:第二段 RS:凹槽 SD:源極/汲極圖案 SL:犧牲層 ST:裝置隔離層 TR1:溝槽 TR2:溝槽 VHO:垂直延伸孔 VI:通孔 VP:垂直延伸部 I-I'、II-II':線
通過參照所附圖式詳細地闡述示例性實施例，對於所屬領域中的技術人員來說，各特徵將變得顯而易見，所附圖式中： 圖1示出根據一些示例性實施例的半導體裝置的平面圖。 圖2A及圖2B分別示出沿著圖1所示線I-I'及II-II'的剖視圖。 圖3A、圖4A、圖5A、圖6A、圖7A及圖8A示出沿著圖1所示線I-I'的剖視圖，其顯示根據一些示例性實施例製造半導體裝置的方法中的階段。 圖3B、圖4B、圖5B、圖6B、圖7B及圖8B示出沿著圖1所示線II-II'的剖視圖，其顯示根據一些示例性實施例製造半導體裝置的方法中的階段。 圖9A及圖9B分別示出根據一些示例性實施例的半導體裝置的沿著圖1所示線I-I'及II-II'的剖視圖。 圖10A及圖11A示出沿著圖1所示線I-I'的剖視圖，其顯示根據一些示例性實施例製造半導體裝置的方法中的階段。 圖10B及圖11B示出沿著圖1所示線II-II'的剖視圖，其顯示根據一些示例性實施例製造半導體裝置的方法中的階段。 圖12示出沿著圖1所示線I-I'的剖視圖，其顯示根據一些示例性實施例的半導體裝置。 圖13及圖14示出沿著圖1所示線I-I'的剖視圖，其顯示根據一些示例性實施例製造半導體裝置的方法中的階段。 圖15示出沿著圖1所示線I-I'的剖視圖，其顯示根據一些示例性實施例的半導體裝置。 圖16示出沿著圖1所示線I-I'的剖視圖，其顯示根據一些示例性實施例製造半導體裝置的方法。 圖17示出沿著圖1所示線I-I'的剖視圖，其顯示根據一些示例性實施例的半導體裝置。
100:基板
110:層間介電層
120:層間介電層
130:層間介電層
130p:部分
130t:頂部表面
140:層間介電層
AC:主動觸點
AP:主動圖案
AR:主動區
BM:阻擋圖案
BMt:頂部表面
D1:第一方向
D3:第三方向
EST:蝕刻停止層
FM:導電圖案
FMt:頂部表面
M11:下部連接線
M12:下部連接線
M13:下部連接線
M2:上部連接線
M22:上部連接線
P1:第一段
P2:第二段
RS:凹槽
SD:源極/汲極圖案
ST:裝置隔離層
TR1:溝槽
TR2:溝槽
VI:通孔
VP:垂直延伸部
I-I':線

Claims (21)

  1. 一種半導體裝置，包括： 基板，包括主動圖案； 第一層間介電層，位於所述基板上，所述第一層間介電層在其上部部分上包括凹槽；以及 下部連接線，位於所述第一層間介電層中，所述下部連接線電連接到所述主動圖案，且所述下部連接線包括： 導電圖案，所述第一層間介電層的所述凹槽選擇性地暴露出所述導電圖案的頂部表面，以及 阻擋圖案，位於所述導電圖案與所述第一層間介電層之間，所述第一層間介電層覆蓋所述阻擋圖案的頂部表面。
  2. 如申請專利範圍第1項所述的半導體裝置，更包括： 第二層間介電層，位於所述第一層間介電層上；以及 上部連接線，位於所述第二層間介電層中且通過垂直延伸部電連接到所述下部連接線，所述垂直延伸部與通過所述凹槽暴露出的所述導電圖案的所述頂部表面接觸。
  3. 如申請專利範圍第2項所述的半導體裝置，其中所述垂直延伸部包括位於所述導電圖案上的第一段及位於所述第一層間介電層上的第二段，所述第一段比所述第二段朝向所述基板更多地突出。
  4. 如申請專利範圍第2項所述的半導體裝置，其中所述下部連接線在第一方向上延伸，且所述上部連接線在與所述第一方向相交的第二方向上延伸。
  5. 如申請專利範圍第1項所述的半導體裝置，更包括位於所述第一層間介電層上的蝕刻停止層，所述蝕刻停止層局部地填充所述凹槽。
  6. 如申請專利範圍第1項所述的半導體裝置，其中所述阻擋圖案覆蓋所述導電圖案的除所述導電圖案的所述頂部表面之外的側壁及底部表面。
  7. 如申請專利範圍第1項所述的半導體裝置，其中所述第一層間介電層的頂部表面處於比所述下部連接線的頂部表面的水平高度高的水平高度。
  8. 如申請專利範圍第1項所述的半導體裝置，更包括位於所述第一層間介電層與所述下部連接線之間的襯層，與所述凹槽鄰近的所述襯層的頂部表面處於比所述下部連接線的頂部表面的水平高度高的水平高度。
  9. 如申請專利範圍第8項所述的半導體裝置，其中所述襯層的所述頂部表面與所述第一層間介電層的頂部表面共面。
  10. 如申請專利範圍第1項所述的半導體裝置，其中所述第一層間介電層更包括與所述下部連接線鄰近的氣隙。
  11. 一種半導體裝置，包括： 基板； 第一層間介電層，位於所述基板上，所述第一層間介電層包括凹槽及與所述凹槽鄰近的突出部分；以及 下部連接線，位於所述第一層間介電層中，所述下部連接線包括： 導電圖案，所述第一層間介電層中的所述凹槽暴露出所述導電圖案的頂部表面，以及 阻擋圖案，位於所述導電圖案與所述第一層間介電層之間，所述第一層間介電層的所述突出部分位於所述阻擋圖案的頂部表面上。
  12. 如申請專利範圍第11項所述的半導體裝置，其中所述第一層間介電層的所述突出部分的頂部表面處於比所述下部連接線的頂部表面的水平高度高的水平高度。
  13. 如申請專利範圍第11項所述的半導體裝置，更包括： 第二層間介電層，位於所述第一層間介電層上；以及 上部連接線，位於所述第二層間介電層中且通過垂直延伸部電連接到所述下部連接線，所述垂直延伸部與暴露於所述凹槽的所述導電圖案的所述頂部表面接觸。
  14. 如申請專利範圍第11項所述的半導體裝置，更包括位於所述第一層間介電層上的蝕刻停止層，所述蝕刻停止層局部地填充所述凹槽。
  15. 如申請專利範圍第11項所述的半導體裝置，更包括位於所述第一層間介電層與所述下部連接線之間的襯層，所述襯層覆蓋所述阻擋圖案的所述頂部表面。
  16. 一種半導體裝置，包括： 基板，包括主動圖案； 第一層間介電層，位於所述基板上； 下部連接線，位於所述第一層間介電層中且電連接到所述主動圖案；以及 襯層，位於所述第一層間介電層與所述下部連接線之間，所述襯層的頂部表面處於比所述下部連接線的頂部表面的水平高度高的水平高度，且所述襯層的所述頂部表面與所述第一層間介電層的頂部表面共面。
  17. 如申請專利範圍第16項所述的半導體裝置，其中所述第一層間介電層在其上部部分上包括凹槽，所述下部連接線的所述頂部表面界定所述凹槽的底部，且所述襯層界定所述凹槽的側。
  18. 如申請專利範圍第16項所述的半導體裝置，其中所述下部連接線包括導電圖案及位於所述導電圖案與所述襯層之間的阻擋圖案，所述襯層覆蓋所述阻擋圖案的頂部表面。
  19. 如申請專利範圍第16項所述的半導體裝置，更包括： 第二層間介電層，位於所述第一層間介電層上；以及 上部連接線，位於所述第二層間介電層中且通過垂直延伸部電連接到所述下部連接線。
  20. 如申請專利範圍第19項所述的半導體裝置，更包括位於所述第一層間介電層與所述第二層間介電層之間的蝕刻停止層，所述蝕刻停止層覆蓋所述襯層的所述頂部表面及所述第一層間介電層的所述頂部表面。
  21. 一種製造半導體裝置的方法，所述方法包括： 在基板上形成犧牲層； 在所述犧牲層中形成下部連接線； 在所述下部連接線的頂部表面上選擇性地形成頂蓋圖案； 將所述犧牲層替換成第一層間介電層；以及 選擇性地移除所述頂蓋圖案，以形成凹槽，所述凹槽暴露出所述下部連接線的所述頂部表面。
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