TW202008461A - 電漿處理方法及電漿灰化裝置 - Google Patents

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Abstract

[課題]提供一種電漿處理方法及電漿灰化裝置,其係屬於藉由電漿除去含硼非晶碳膜之電漿灰化方法,可以兼顧提升含硼非晶碳膜之除去速度和抑制朝溝槽側壁層的側蝕刻。 [解決手段]電漿處理方法屬於使用具有含硼的非晶碳膜之遮罩而進行電漿蝕刻之後,使用電漿對氮化矽膜、氧化矽膜或鎢膜選擇性地除去上述非晶碳膜的電漿處理方法,具有除去工程,該除去工程係使用藉由O2 氣體和CH3 F氣體或CH2 F2 氣體之混合氣體而生成的電漿除去上述非晶碳膜。

Description

電漿處理方法及電漿灰化裝置
本發明係關於半導體製造裝置之製造方法和其裝置,尤其關於使用電漿除去有機膜的灰化處理和其裝置。
近年來,在半導體廠之NAND型快閃記憶體技術中,為了防止隨著微細化的記憶體單元彼此之干擾(串擾),一面將製造成本抑制成較低,一面實現更高的積體度,採用在縱向堆積記憶體單元的三次元構造的NAND型快閃記憶體(3D-NAND)。
作為其製造工程之一例,實行將非晶碳(ACL)之圖案予以遮罩,藉由電漿蝕刻之各向異性蝕刻,在交替疊層氧化矽膜(SiO2 )和氮化矽膜(SiN)之48層以上的疊層膜的矽基板,形成溝槽(蝕刻溝)的電漿蝕刻工程,和在該電漿蝕刻後使用電漿而除去非晶碳膜的灰化工程。
在三次元構造之NAND型快閃記憶體中之下一代之後的電漿蝕刻技術中,因氧化矽膜(SiO2 )和氮化矽膜(SiN)之疊層數增加至96層或128層,故於遮罩材料使用非晶碳膜之矽基板之蝕刻時,有該遮罩之膜厚不足之虞。因此,作為新的遮罩材料,開發使用含有硼(Boron)之含硼非晶碳膜的遮罩材料,並且,也開發使用該遮罩材料之矽基板之蝕刻,和使用電漿除去其遮罩材料之灰化處理。
在該灰化處理中,雖然以往之非晶碳膜可以藉由氧(O2 )容易除去,但是要藉由含硼非晶碳膜之氧除去則有困難。因此,在專利文獻1揭示使用O2 氣體和H2 氣體和CF4 氣體之混合氣體,對被配置在疊層數為15~25層的SiO2 和SiN之疊層膜上之含硼或氮的非晶碳膜,進行電漿灰化之方法。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特表2016-517179號公報
[發明所欲解決之課題]
因隨著近年來的三次元構造之NAND型快閃記憶體之高積體化,氧化矽膜(SiO2 )和氮化矽膜(SiN)被交替疊層的疊層膜之疊層數增加到96層、126層,故含硼非晶碳膜之膜厚也增加,蝕刻後之灰化處理時間變長。
再者,使用專利文獻1揭示的灰化方法,在將被配置在疊層數為96層以上之疊層膜之上方的含硼非晶碳膜進行灰化後的情況,存在由於灰化處理時時間之增加和選擇不足,存在朝溝槽側壁之SiO2 或SiN之側蝕刻的問題。
因此,本發明係屬於藉由電漿除去含硼非晶碳膜之電漿灰化處理,其目的在於提供兼顧提升含硼非晶碳膜之除去速度和抑制朝溝槽側壁層的側蝕刻的電漿處理方法及電漿灰化裝置。 [用以解決課題之手段]
為了解決上述課題,與代表性的本發明有關之電漿處理方法之一係屬於使用具有含硼的非晶碳膜之遮罩而進行電漿蝕刻之後,使用電漿對氮化矽膜、氧化矽膜或鎢膜選擇性地除去上述非晶碳膜的電漿處理方法,藉由下述達成:除去工程,該除去工程具有使用藉由O2 氣體和CH3 F氣體之混合氣體而生成的電漿除去上述非晶碳膜。
再者,與代表性的本發明有關之電漿處理方法之一係屬於使用具有含硼的非晶碳膜之遮罩而進行電漿蝕刻之後,使用電漿對氮化矽膜、氧化矽膜或鎢膜選擇性地除去上述非晶碳膜的電漿處理方法,藉由下述達成:具有除去工程,該除去工程係使用藉由O2 氣體和CH2 F2 氣體之混合氣體而生成的電漿除去上述非晶碳膜。
並且,與代表性之本發明有關之電漿灰化裝置之一係屬於具備使用電漿對試料進行灰化的處理室,和供給用以生成上述電漿之高頻電力的高頻電源,和供給用以進行上述灰化之氣體的氣體供給機構的電漿灰化裝置,藉由下述達成:進一步具備檢測上述處理室之壓力為特定壓力以下之情形的壓力開關,和根據上述壓力開關之檢測結果而阻斷上述氣體之供給及上述高頻電力之供給的阻斷機構,上述特定壓力為1000Pa以下。 [發明之效果]
藉由本發明可以提供一種電漿處理方法及電漿灰化裝置,其係屬於藉由電漿除去含硼非晶碳膜之電漿灰化處理,可以兼顧提升含硼非晶碳膜之除去速度和抑制朝溝槽側壁層的側蝕刻。 上述以外之課題、構成及效果係藉由以下之實施型態的說明而明顯可知。
[實施型態1] 圖1為表示在本實施型態中使用的搭載下向流型之感應耦合型電漿源的電漿灰化裝置的概略圖。真空處理室係由氣體供給板101和石英製腔室102和腔室103構成。在氣體供給機構的氣體供給板101,配置用以從無圖示之氣體源導入處理氣體之氣體供給口,並且在氣體供給口之正下方,為了將處理氣體在石英製腔室102內效率佳地分散至外周,設置分散板104。
石英製腔室102係圓筒形之石英腔室,在其外周等間隔地捲繞感應線圈105。27.12MHz之頻率的電流從高頻電源109被供給至感應線圈105,感應線圈105產生感應磁場。在高頻電源109和感應線圈105之間,配置高頻匹配器110。藉由該高頻匹配器110,即使在氣體系統或處理材料變更之情況,亦可以有效率地產生電漿。在本實施型態中,雖然27.12MHz之高頻電流在感應線圈105流通,但是藉由以選擇適合與高頻匹配器110成組的構件,亦能夠供給其他頻帶,例如13.56MHz之高頻電流。
被供給至作為處理室之腔室103內的處理氣體,藉由具有反饋機能的壓力調整閥111及乾式泵(無圖示),以腔室103內之壓力(稱為處理壓力)成為特定壓力之方式被排氣。藉由石英製腔室102生成的電漿,被載置於連接溫度調整器108的試料台106的晶圓107被灰化。
在灰化中,藉由分光器112監視作為試料的晶圓107和從處理氣體被釋放出之反應生成物之發光之強度的時間變化,可以檢測遮罩材料之除去的終點。在本實施型態中,為了降低裝置成本,雖然使用鋁製之腔室103,但是於使用腐蝕性氣體之情況,以耐腐蝕之材料,例如持有氧皮鋁表面之鋁製之腔室為佳。
藉由灰化產生之處理氣體和反應生成物係從排氣口113藉由乾式泵(無圖示)而被排氣。再者,在腔室103內側具備裝卸式之蓋體114,防止反應生成物附著於腔室103之內側。因此,本電漿灰化裝置之主維修時,更換蓋體114,藉由將拆下的蓋體進行洗淨般之運用,能夠降低本電漿灰化裝置之停機時間。
再者,在乾式泵(無圖示)之後段具備燃燒式之除害裝置,即使使用大量的可燃性氣體亦可以安全地除害可燃性氣體。並且,本電漿灰化裝置具備壓力開關115,其係檢測以超過可燃性氣體之爆炸限度之方式,將處理壓力為1000Pa設為上限之特定壓力以下之情形。因此,具備在由於某異常使得壓力開關115超過特定壓力之情況,緊急阻斷氣體閥116及高頻電源109等之軟性、硬性的互鎖件(阻斷機構)。藉由具備如此之機能,能夠安全地實施作為助燃性氣體之氧氣和可燃性氣體的混合氣體電漿灰化處理。
接著,針對使用上述本電漿灰化裝置對圖2(a)所示之含硼非晶碳膜204作為遮罩而被蝕刻的具有交替疊層氧化矽膜203和氮化矽膜202的疊層膜(96層以上)的晶圓進行電漿灰化之方法予以說明。另外,如圖2(a)所示般,該疊層膜(96層以上)被配置在矽201。再者,含硼非晶碳膜204之硼的含有率為了在蝕刻工程中用以提升選擇比,設為50%以上。
[表1]
Figure 108125932-A0304-0001
首先,藉由表1所示之以往條件,將圖2(a)所示之晶圓之含硼非晶碳膜204予以灰化後之情況的形狀,表示於圖2(b)。表1之以往條件係由將圖2(a)所示之晶圓載置在試料台106,使被載置於試料台之晶圓之溫度穩定化的步驟1(處理時間25秒),和使含硼非晶碳膜灰化的步驟2(處理時間310秒)構成。另外,表1之「B-ACL」係指「含硼非晶碳膜」。
如圖2(b)所示般,在根據以往條件之灰化中,相對於溝槽側壁層之氮化矽膜202,側蝕刻205產生2nm。作為發生側蝕刻205之主要原因,認為係含硼非晶碳膜之灰化速度對SiN膜晶圓之灰化速度之比亦即對SiN選擇比不足之故。另外,因氧化矽膜203比起氮化矽膜202,難以藉由F自由基被蝕刻,故對SiO2 選擇比不充分,未產生側蝕刻。另外,對SiO2 選擇比係含硼非晶碳膜之灰化速度對SiO2 膜晶圓之灰化速度的比。
由此可知,為了抑制氮化矽膜之側蝕刻,必須提高對SiN選擇比。因表示1所示之以往條件或專利文獻1記載的對SiN選擇比約300左右,故為了使交替疊層氧化矽膜203和氮化矽膜202之96層以上之疊層膜以上之含硼非晶碳膜204灰化,需要300以上之選擇比。但是,因為了增加灰化速度而添加於氧氣所致的電漿之F系氣體,使SiN選擇比一般性地下降,故在表示1所示之以往條件中,難以兼顧300以上之對SiN選擇比,和500nm/min以上之含硼非晶碳膜之灰化速度。
[表2]
Figure 108125932-A0304-0002
接著,使用與本實施型態之電漿處理方法有關之表2之條件,在圖2(c)表示將圖2(a)之含硼非晶碳膜204灰化後之情況的形狀。如圖2(c)所示般,可以使溝槽側壁層之SiN202及SiO2 203之側蝕刻量成為0nm
另外,表2所示之本實施型態之電漿處理方法包含將圖2(a)所示之晶圓載置在試料台106,使被載置於試料台之晶圓之溫度穩定化的步驟1(處理時間25秒),和使含硼非晶碳膜灰化的步驟2(處理時間420秒)。再者,表2之「B-ACL」係指「含硼非晶碳膜」。
如圖2(c)所示般,藉由表2所示的電漿處理條件,使溝槽側壁層之SiN202及SiO2 203之側蝕刻量成為0nm之理由,應係表2所示之條件的對SiN選擇比為629之故。從如此之結果,可知為了抑制96層以上之疊層膜之SiN202之側蝕刻所需的對SiN選擇比之標準約600以上。
接著,在量產處理中,在圖3表示用以確保本實施型態之電漿處理方法之安定性的流程。首先,於晶圓之灰化處理前,藉由在腔室103內,在Ar氣體氛圍放電300~600s,實行溫度穩定化工程(S301)。接著,藉由將晶圓搬運至腔室103內而載置於試料台106上,實行晶圓搬入工程(S302),並且為了使被載置於試料台106之晶圓的溫度穩定化,以處理時間25s實行晶圓溫度穩定化工程(S303)。
之後,使含硼非晶碳膜204灰化而判定灰化處理之終點之第1灰化工程(S304),和對含硼非晶碳膜204進行追加灰化的第2灰化工程(S305)。並且,藉由將灰化結束的晶圓從腔室103搬出,實行晶圓搬出工程(S306)。再者,於對晶圓連續進行灰化處理之情況,為了實行連續處理工程(S307),將流程返回至晶圓搬入工程(S302)而搬運新的晶圓。
以第1灰化工程和第2灰化工程構成除去工程。再者,除去工程前,實行一面對腔室內供給O2 氣體和CH3 F氣體之混合氣體,一面使試料台之溫度成為與除去工程相同的溫度而進行的溫度穩定化工程(穩定化工程)。在穩定化工程中,不生成電漿。
藉由實行圖3所示之流程,可以藉由溫度穩定化工程(S301),加溫石英製腔室102,可以抑制連續處理中之灰化速度之時間經過變化。並且,能夠檢測在第2灰化工程中穩定的遮罩材料之灰化理之終點的檢測。
再者,在第1灰化工程(S304)中之處理的終點判定,使用根據分光器112之檢測的發光強度比之時間變化而進行。圖4(a)表示一例的發光強度變化係表示OH(309nm)之發光強度對反應生成物CO(451nm)之發光強度之比的時間變化。在此,圖4(a)中之符號401表示Cell部之終點,圖4(a)中之符號402表示周邊部之終點。
作為在第1灰化工程(S304)中之處理的終點(非晶碳膜除去的結束)判定,因藉由使用如圖4(a)所示之發光強度比之時間變化,比起使用僅有OH之發光強度的時間變化(圖4(b))之情況,強調Cell內和周邊電路部分之變化,故可以提升判定第1灰化工程(S304)之處理之終點的判定精度。
再者,依此可以吸收成膜條件或前工程之蝕刻的處理不均,即使對裝置本身之時間經過變化或機差,亦能夠實現穩定性的含硼非晶碳膜之除去性能。另外,本實施型態所致的圖2(c)所示的形狀係對周邊部之終點402,將過灰化率設為100%而進行灰化處理的結果。
接著,以下表示含硼非晶碳膜之灰化處理條件之界限調查的結果。為了調查CF4 氣體和CH3 F氣體之不同,對表1所示之以往條件,在表3表示從CF4 氣體變更成CH3 F氣體之條件及結果。
[表3]
Figure 108125932-A0304-0003
表3所致的條件的灰化處理中,對SiN選擇比為124,縱使數值低於在表1之條件中的對SiN選擇比,朝氮化矽膜202之側蝕刻量亦為1nm,比起以表1之條件進行灰化處理的情況,氮化矽膜202之側蝕刻量小。其結果,因含硼非晶碳膜和CH3 F氣體之反應生成物亦即CH系沉積物附著於溝槽側壁層,故認為溝槽側壁層之氮化矽膜202之灰化速度被抑制之故。
從上述結果,可知為了一面抑制對氮化矽膜之側蝕刻,一面對含硼非晶碳膜進行灰化,作為添加於O2 氣體之含氟氣體,從選擇比之觀點來看,以與硼之蝕刻液亦即F自由基同時產生的CHx沉積物之CHxFy氣體之中,F比少且氫比大的氣體亦即CH3 F為最適合的氣體。再者,作為如此之氣體,使用CH2 F2 氣體,亦能取得相同的效果。
接著,在表2所示的氣體系統中,將調查試料台106之溫度相對於灰化速度和選擇比之依存性的結果表示於圖5。灰化處理條件係將O2 氣體設為10L/min,將CH3 F氣體設為0.75L/mim,將處理壓力設為450Pa,將高頻電源之輸出設為4500W。
如圖5所示般,含硼非晶碳膜之灰化速度(以符號501表示),有在試料台106之溫度為20~120℃之範圍單調地增加,試料台溫度在溫度為80~120℃之範圍飽和而試料台溫度在120℃成為極大值,試料台106之溫度在120~150℃之範圍下降的傾向。同樣地,對SiO2 選擇比(以符號502表示),和對SiN選擇比(以符號503表示),也有在試料台106之溫度為20~120℃之範圍增加,在溫度為80~120℃之範圍飽和而試料台溫度在120℃成為極大值,試料台106之溫度在120~150℃之範圍下降的傾向。
如此地產生含硼非晶碳膜之灰化速度在試料台106之溫度為20~120℃之範圍增加的傾向,認為係在提升晶圓溫度之情況,藉由含硼非晶碳膜表面進行碳之氧化和硼之氟化,進行含硼非晶碳膜的灰化之故。再者,產生含硼非晶碳膜之灰化速度在試料台106之溫度為120~150℃之範圍下降之傾向的理由,認為係硼之氧化成為優勢,與F自由基之反應被抑制之故。
再者,產生對SiO2 選擇比(以符號502表示)和對SiN選擇比(以符號503表示)在試料台106之溫度為20~120℃之範圍增加的傾向的理由,認為隨著晶圓溫度之上升,SiO2 或SiN之表面的氧化被促進,產生F自由基所致的氧化矽膜及氮化矽膜之灰化的抑制,及試料台106在該溫度範圍(20~120℃)下的含硼非晶碳膜之灰化速度增加之故。
並且,在試料台106之溫度為20~150℃之情況,O2 氣體和CH3 F氣體之混合氣體比起表1所示之以往條件之混合氣體,其SiN表面之氧濃度較高。因此,認為SiN晶圓表面之氧化之促進,以O2 氣體和CH3 F氣體之混合氣體較以往的混合氣體有效。
藉由上述情形,在使用O2 氣體和CH3 F氣體之混合氣體所致的電漿的含硼非晶碳膜之灰化中,從提升灰化速度及提升選擇比之觀點來看,以將試料台106之溫度設為80~120℃為佳。
一般而言,電漿灰化裝置為了降低價格,試料台106不使用蝕刻裝置般之靜電吸附機構等之情形多,試料台106之設定溫度和晶圓上之溫度不同。作為一例,在圖6表示晶圓溫度相對於試料台106之設定溫度的關係之結果。晶圓溫度係以埋入複數溫度感測器的晶圓而測定。
該測定之結果如圖6所示般,試料台106之設定溫度為80~120℃之範圍之時的晶圓溫度為121~182℃。因此,若晶圓溫度為121~182℃之範圍時,從提升灰化速度及提升選擇比之觀點來看,認為能得與試料台106之設定溫度為80~120℃之範圍之時相同的效果。
再者,因該晶圓溫度藉由來自電漿之入熱和朝試料台106流動之熱流速而變化,故必須因應以晶圓溫度為指標之電漿條件、試料台106之熱接觸構造,適當地調整試料台106之設定溫度。尤其,使用使晶圓靜電吸附於試料台106而使He等填充於晶圓和試料台之間的方式之試料台之情況,以晶圓溫度121~182℃為標準為佳。
接著,圖7係表示將試料台106之溫度設為20℃,將O2 氣體之流量設為10L/min,將CH3 F氣體之流量設為0.3~1.5L/min,將處理壓力設為250Pa,將高頻電源之輸出設為4500W之情況下,相對於O2 氣體和CH3 F氣體之混合氣體的總氣體流量的CH3 F氣體之添加量的含硼非晶碳膜之灰化速度和選擇比之關係的圖示。
如圖7所示般,成為在CH3 F氣體之添加量相對於O2 氣體和CH3 F氣體之混合氣體之總氣體流量為5~12%之範圍,含硼非晶碳膜之灰化速度(以符號701表示)增加,CH3 F氣體之添加量為12~15%之範圍,含硼非晶碳膜之灰化速度(以符號701表示)下降之結果。再者,對SiO2 選擇比(以符號702表示)及對SiN選擇比(以符號703表示)成為在CH3 F氣體之添加量為5~12%之範圍,增加的結果。
在CH3 F氣體之添加量為5~12%之範圍,含硼非晶碳膜之灰化速度增加之主要原因,認為係由於硼之蝕刻液亦即F自由基增加使得反應被促進而進行灰化之故。另外,含硼非晶碳膜之灰化率在CH3 F氣體之添加量為12~15%之範圍下降之主要原因,認為係CHx增加而灰化被抑制之故。
再者,認為由於氧化矽膜和氮化矽膜之灰化速度雖然在增加CH3 F氣體之添加量時,CHx增加而灰化速度下降,但是在CH3 F氣體之添加量為12~15%之範圍中,含硼非晶碳膜之灰化速度下降,故選擇比下降,因此,CH3 F氣體之添加量相對於O2 氣體和CH3 F氣體之混合氣體之總氣體流量以5~12%為佳,此時之含硼非晶碳膜之灰化速度在135~145nm/min,氮化矽膜選擇比成為約168~186。
接著,圖8係在將試料台106之溫度設為20℃,將O2 氣體之流量設為10L/min,將CH3 F氣體之流量設為0.75L/min,將處理壓力設為250~650Pa,將高頻電源之輸出設為4500W之情況下,含硼非晶碳膜之灰化速度和選擇比相對於處理壓力之關係的圖示。
如圖8所示般,含硼非晶碳膜之灰化速度(以符號801表示))係處理壓力為250~550Pa之範圍增加,在650Pa下降。再者,對SiO2 選擇比(以符號802表示)及對SiN選擇比(以符號803表示)成為在處理壓力為250~550Pa之範圍,增加的結果。
含硼非晶碳膜之灰化速度增加之主要原因,認為由於在處理壓力為250~550Pa之範圍,含硼非晶碳膜和蝕刻液亦即F自由基之增加,使得反應被促進而進行灰化之故。另外,在處理壓力650Pa中,含硼非晶碳膜之灰化速度下降之主要原因,認為係電漿解離相對於處理壓力不足所引起。再者,認為由於氧化矽膜和氮化矽膜之灰化速度雖然在增加處理壓力時,CHx增加而灰化速度下降,但是在處理壓力為650Pa中,含硼非晶碳膜之灰化速度下降,故選擇比也下降。
因此,針對處理壓力,使用4500W程度之高頻電力之情況,以250~450Pa為佳。此時之含硼非晶碳膜之灰化速度成為142~192nm/min,氮化矽膜選擇比成為約175~230。另外,使電漿生成用高頻電力增加之情況,雖然隨著處理壓力之增加,灰化率也增加,但是使用本實施型態般之可燃氣體和助燃氣體之混合氣體之情況,需要控制成可燃性氣體之爆炸限度以下之處理壓力。
接著,圖9係在將試料台106之溫度設為100℃,將O2 氣體之流量設為20L/min,將CH3 F氣體之流量設為1.5L/min,將處理壓力設為450Pa,將高頻電源之輸出設為4500W之情況(表4)下,灰化速度和選擇比相對於O2 氣體和CH3 F氣體之混合氣體的流量的圖示。
如圖9所示般,含硼非晶碳膜之灰化速度(以符號901表示),係當增加O2 氣體和CH3 F氣體之混合氣體之流量時,成為521nm/min以上,同樣對SiO2 選擇比(以符號902表示)及對SiN選擇比(以符號903表示)也與O2 氣體和CH3 F氣體之混合氣體之流量之增加一起增加。另外,在圖9中之「總氣體流量」係O2 氣體和CH3 F氣體之混合氣體的流量。
在表4所示之條件中之對SiN選擇比係比較高的1303。因此,藉由不產生溝槽側壁層之氮化矽膜202之側蝕刻及上述圖9之特性,要求96層以上之SiO2 和SiN之疊層膜之蝕刻的下一代遮罩之含硼非晶碳膜之灰化,以將O2 氣體和CH3 F氣體之混合氣體的總氣體流量設為21.5L/min以上為佳。
[表4]
Figure 108125932-A0304-0004
接著,圖10係表示含硼非晶碳膜之灰化速度和氮化矽膜之側蝕刻量相對於對SiN選擇比之關係的圖示。如圖10所示般,在O2 氣體和CH3 F氣體之混合氣體中,對SiN選擇比為600以上之情況,氮化矽膜之側蝕刻量(以符號1002表示)成為0nm,並且若對SiN選擇比為980以上時,含硼非晶碳膜之灰化速度(以符號1001表示)成為500nm/min以上。因此,在對SiN選擇比為980以上之情況,含硼非晶碳膜之灰化速度成為500nm/min以上,並且可以抑制側蝕刻。
再者,試料台106之溫度為80~120℃之範圍之情況,在將處理壓力設為250~1000Pa,將CH3 F氣體對O2 氣體和CH3 F氣體之混合氣體的流量比設為5%~12%,將O2 氣體和CH3 F氣體之混合氣體的流量設為21.5L/min以上之條件中,因對SiN選擇比成為980以上,故即使在該條件,含硼非晶碳膜之灰化速度成為500nm/min以上,並且可抑制側蝕刻。
圖11係將O2 氣體之流量設為20L/min,將CH3 F氣體之流量設為1.5L/min,將處理壓力設為450Pa,將高頻電源之輸出設為4500W之情況下,含硼非晶碳膜及鎢膜之灰化速度和選擇比相對於試料台106之溫度之關係的圖示。
如圖11所示般,在O2 氣體和CH3 F氣體之混合氣體中,在試料台106之溫度為20~150℃之範圍,相對於含硼非晶碳膜之灰化速度(以符號1101表示),鎢膜之灰化速度(以符號1102表示)為0.1nm/min以下。因此,含硼非晶碳膜之灰化速度相對於鎢膜之灰化速度的比的對鎢膜(W)選擇比(以符號1103表示)高至2180~5280。
依此,藉由使用O2 氣體和CH3 F氣體之混合氣體所致的電漿,對溝槽側壁層或基底使用鎢膜的晶圓之含硼非晶碳膜進行灰化處理,可以以相對於鎢膜高的選擇比對含硼非晶碳膜進行灰化。
在本實施型態中,雖然針對在溝槽側壁層具有SiN膜和SiO2 膜,在基底具有Si之疊層構造中的遮罩之含硼非晶碳膜之灰化處理進行說明,但是若在溝槽側壁層或基底具有任一個膜,則可以取得相同效果。
再者,在本實施型態中,雖然說明使用感應耦合型電漿源之灰化裝置之例,但是即使以使用藉由微波生成之電漿等之其他電漿源的灰化裝置來實施亦可以取得相同的效果。
以上,藉由本發明在藉由電漿除去含硼非晶碳膜之電漿灰化方法中,可以兼顧提升含硼非晶碳膜之除去速度和抑制溝槽側壁層的側蝕刻,穩定地進行量產處理。
再者,使用O2 氣體和CH3 F氣體之混合氣體所致的電漿而對含硼非晶碳膜進行灰化,可以相對於氮化矽膜、氧化矽膜或鎢膜高的選擇比對含硼非晶碳膜進行灰化。
[實施型態2] 以下,針對實施型態2進行說明。在本實施型態中,設為一面對圖1之電漿灰化裝置供給O2 氣體和CH2 F2 氣體,一面對具有圖2(a)所示之疊層膜(96層以上)之晶圓,依照圖3之流程進行灰化處理。含硼非晶碳膜204之硼的含有率為了在蝕刻工程中用以提升選擇比,設為50%以上。除非另有說明,使用與上述實施型態相同之構成及處理,省略重複說明。
圖12係試料台106之溫度為100℃,將O2 氣體設為20L/min,將CH2 F2 氣體設為1.5L/min,將處理壓力設為450Pa,B-ACL之灰化速度和選擇比相對於藉由高頻電源施加2500~4500W時之高頻電源的關係之圖示。
如圖12所示般,B-ACL之灰化速度(以符號1201表示)和對SiO2 選擇比(以符號1202表示)係在高頻電源之輸出2500~4500W之範圍增加。另外,對SiN選擇比(以符號1203表示)係在高頻電源之輸出2500~3500W之範圍增加,在高頻電源之輸出4000~4500W之範圍下降。
B-ACL之灰化速度提升之主要原因認為係針對高頻電源在輸出2500~4500W之範圍中,由於B-ACL膜和蝕刻液亦即F自由基之增加使得反應被促進的理由。
另外,作為氮化矽膜在高頻電源之輸出4000~4500W之範圍下降之主要原因,認為係由於蝕刻液亦即F自由基之增加,反應被促進而使得灰化速度增加,但是與B-ACL膜相比時,高頻電力增加所致的F自由基增加之影響較大的理由。因此,針對高頻電力之輸出,以設為2500~3500W之範圍為佳。此時之B-ACL膜之灰化速度成為444~627nm/min,氮化矽膜選擇比成為約987~1063。
圖13係表示試料台106之溫度為20℃,將O2 氣體設為20L/min,將CH2 F2 氣體設為1.0~2.0L/min,將處理壓力設為450Pa,藉由高頻電源施加3500W之時的對於O2 氣體和CH2 F2 氣體之混合氣體的總氣體流量的CH2 F2 氣體之添加量之B-ACL之灰化速度和選擇比相之關係的圖示。
在CH2 F2 氣體之添加量為5~7.5%之範圍,B-ACL灰化速度(以符號1301表示)增加,在7.5~10%下降。對SiO2 選擇比(以符號1302表示)及對SiN選擇比(以符號1303表示)成為在CH2 F2 氣體之添加量為5~7.5%之範圍,增加的結果。
灰化速度增加的主要原因認為係由於在CH2 F2 氣體之添加量為5~7.5%之範圍,硼之蝕刻液亦即F自由基之增加,使得反應被促進而進行灰化,在CH2 F2 氣體之添加量為7.5~10%,CHx增加而灰化被抑制之故。
另外,認為由於氧化矽膜和氮化矽膜之灰化速度雖然在增加CH2 F2 氣體之添加量時,CHx增加而灰化速度下降,但是在CH2 F2 氣體之添加量為7.5~10%中,B-ACL之灰化條件下降,故選擇比下降,因此,CH3 F氣體之添加量以5~7.5%為佳,此時之B-ACL膜之灰化速度為608~627nm/min,氮化矽膜選擇比約1031~1045。
圖14係試料台106之溫度為100℃,將O2 氣體設為20L/min,將CH2 F2 氣體設為1.5L/min,將處理壓力設為250~650Pa,B-ACL之灰化速度和選擇比相對於藉由高頻電源施加3500W時之處理壓力的關係之圖示。B-ACL灰化速度(以符號1401表示)係在處理壓力為250~550Pa之範圍增加,處理壓力在650Pa下降。
另外,對SiO2 選擇比(以符號1402表示)及對SiN選擇比(以符號1403表示)也成為在處理壓力為250~550Pa之範圍增加,在處理壓力為650Pa下降的結果。灰化速度提升之主要原因認為係因由於針對處理壓力在250~550Pa之範圍,B-ACL膜和蝕刻液亦即F自由基之增加,使得反應被促進,進行灰化,在處理壓力650Pa,電漿解離相對於處理壓力不足,故灰化率下降。
再者,認為由於氧化矽膜和氮化矽膜之灰化速度雖然在增加處理壓力時,CHx增加而灰化速度下降,但是在處理壓力為650Pa中,B-ACL灰化速度下降,故選擇比也下降。
因此,在供給3500W左右之高頻電力之情況,處理壓力設為250~550Pa為佳。此時之B-ACL膜之灰化速度成為492~746nm/min,氮化矽膜選擇比成為約946~1066。
[表5]
Figure 108125932-A0304-0005
因表5所示之條件係對SiN選擇比高至1066,不產生溝槽側壁層之氮化矽膜202之側蝕刻,故認為下一代的B-ACL膜灰化中,O2 氣體和CH2 F2 氣體之混合氣體之總氣體流量以21.5L/min以上為有效。
101‧‧‧氣體供給板 102‧‧‧石英製腔室 103‧‧‧腔室 104‧‧‧分散板 105‧‧‧感應線圈 106‧‧‧試料台 107‧‧‧晶圓 108‧‧‧溫度調整器 109‧‧‧高頻電源 110‧‧‧高頻匹配器 111‧‧‧壓力調整閥 112‧‧‧分光器 113‧‧‧排氣口 114‧‧‧蓋體 115‧‧‧壓力開關 116‧‧‧氣體閥 201‧‧‧矽 202‧‧‧氮化矽膜 203‧‧‧氧化矽膜 204‧‧‧含硼非晶碳膜 205‧‧‧側蝕刻 1201‧‧‧B-ACL灰化速度 1202‧‧‧對SiO2選擇比 1203‧‧‧對SiN選擇比 1301‧‧‧B-ACL灰化速度 1302‧‧‧對SiO2選擇比 1303‧‧‧對SiN選擇比
圖1為與本實施型態有關之電漿灰化裝置之概略圖。 圖2(a)係電漿灰化之前的晶圓之剖面圖,圖2(b)係藉由表1所示之條件進行電漿灰化後之情況的晶圓之剖面圖,圖2(c)係藉由表2所示之條件電漿灰化後之情況的晶圓之剖面圖。 圖3為表示與本實施型態有關之電漿處理處理法之流程圖。 圖4(a)表示OH(309nm)之發光強度對CO(451nm)之發光強度的比之時間變化的圖示,圖4(b)係表示OH(309nm)之發光強度之時間變化的圖示。 圖5為表示灰化速度和選擇比之試料台溫度依存性的圖示。 圖6為表示晶圓之溫度和試料台溫度之關係的圖示。 圖7為表示灰化速度和選擇比之CH3 F氣體添加量依存性的圖示。 圖8為表示灰化速度和選擇比之壓力依存性的圖示。 圖9為在灰化速度和選擇比中的O2 氣體和CH3 F氣體之混合氣體的流量依存性的圖示 圖10為表示灰化速度和側蝕刻量之對SiN選擇比依存性的圖示。 圖11為表示灰化速度和選擇比之試料台溫度依存性的圖示。 圖12為表示灰化速度和選擇比之高頻電源依存性的圖示。 圖13為在灰化速度和選擇比中的O2 氣體和CH2 F2 氣體之混合氣體的流量依存性的圖示。 圖14為表示灰化速度和選擇比之壓力依存性的圖示。

Claims (14)

  1. 一種電漿處理方法,其係使用具有含硼的非晶碳膜之遮罩而進行電漿蝕刻之後,使用電漿對氮化矽膜、氧化矽膜或鎢膜選擇性地除去上述非晶碳膜,該電漿處理方法之特徵在於, 具有除去工程,該除去工程係使用藉由O2 氣體和CH3 F氣體之混合氣體而生成的電漿除去上述非晶碳膜。
  2. 如請求項1所記載之電漿處理方法,其中 上述硼之含有率為50%以上, 上述除去工程係以使載置上述非晶碳膜被除去之試料的試料台之溫度成為80~120℃之溫度之方式被進行。
  3. 如請求項1所記載之電漿處理方法,其中 上述硼之含有率為50%以上, 上述除去工程係以使上述非晶碳膜被除去之試料的溫度成為121~182℃之溫度之方式被進行。
  4. 如請求項2所記載之電漿處理方法,其中 進一步具有穩定化工程,其係於上述除去工程前,一面對被進行上述除去工程的處理室供給上述O2 氣體和CH3 F氣體之混合氣體,一面使上述試料台之溫度成為與上述除去工程相同的溫度而被進行。
  5. 如請求項2所記載之電漿處理方法,其中 在上述除去工程中,使用表示OH之波長之發光強度除以表示CO之波長之發光強度後之值的時間變化,判定上述非晶碳膜之除去結束。
  6. 如請求項5所記載之電漿處理方法,其中 上述表示OH之波長為309nm, 上述表示CO之波長為451nm。
  7. 如請求項2所記載之電漿處理方法,其中 在上述除去工程中,將處理壓力設為250~1000Pa之範圍內之壓力,將CH3 F氣體相對於上述混合氣體之流量的比設為5~12%之範圍內之流量比,將上述混合氣體之流量設為21.5L/min以上。
  8. 如請求項4所記載之電漿處理方法,其中 上述穩定化工程係無生成電漿就被進行。
  9. 如請求項1所記載之電漿處理方法,其中 上述CH3 F氣體之流量相對於上述O2 氣體和CH3 F氣體之混合氣體的流量之比為5~12%之範圍內的值。
  10. 一種電漿處理方法,其係使用具有含硼的非晶碳膜之遮罩而進行電漿蝕刻之後,使用電漿對氮化矽膜或氧化矽膜選擇性地除去上述非晶碳膜,該電漿處理方法之特徵在於, 具有除去工程,該除去工程係使用藉由O2 氣體和CH2 F2 氣體之混合氣體而生成的電漿除去上述非晶碳膜。
  11. 如請求項10所記載之電漿處理方法,其中 上述硼之含有率為50%以上, 上述除去工程係以使載置上述非晶碳膜被除去之試料的試料台之溫度成為20~100℃之溫度之方式被進行。
  12. 如請求項10或11所記載之電漿處理方法,其中 在上述除去工程中,將處理壓力設為250~550Pa之範圍內之壓力,將CH2 F2 氣體相對於上述混合氣體之流量的比設為5~7.5%之範圍內之流量比,將上述混合氣體之流量設為21.5L/min以上。
  13. 一種電漿灰化裝置,其係具備使用電漿對試料進行灰化的處理室,和供給用以生成上述電漿之高頻電力的高頻電源,和供給用以進行上述灰化之氣體的氣體供給機構,該電漿灰化裝置之特徵在於, 進一步具備檢測上述處理室之壓力為特定壓力以下之情形的壓力開關,和根據上述壓力開關之檢測結果而阻斷上述氣體之供給及上述高頻電力之供給的阻斷機構, 上述特定壓力為1000Pa以下。
  14. 如請求項13所記載之電漿灰化裝置,其中 在上述處理室被供給O2 氣體和CH2 F2 氣體之混合氣體,上述高頻電源之輸出為2500~3500W。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7110492B2 (ja) * 2020-06-16 2022-08-01 株式会社日立ハイテク プラズマ処理装置およびプラズマ処理方法
CN114563922B (zh) * 2020-11-27 2023-07-04 长鑫存储技术有限公司 刻蚀机台的处理方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4194521B2 (ja) * 2004-04-07 2008-12-10 東京エレクトロン株式会社 半導体装置の製造方法
JP2006276869A (ja) * 2006-04-14 2006-10-12 Fujitsu Ltd 半導体装置の製造方法
WO2008105321A1 (ja) * 2007-02-28 2008-09-04 Tokyo Electron Limited アモルファスカーボン膜の形成方法、アモルファスカーボン膜、多層レジスト膜、半導体装置の製造方法およびコンピュータ可読記憶媒体
US20100330805A1 (en) 2007-11-02 2010-12-30 Kenny Linh Doan Methods for forming high aspect ratio features on a substrate
US20110136346A1 (en) * 2009-12-04 2011-06-09 Axcelis Technologies, Inc. Substantially Non-Oxidizing Plasma Treatment Devices and Processes
JP2011228436A (ja) 2010-04-19 2011-11-10 Hitachi High-Technologies Corp プラズマ処理装置およびプラズマ処理方法
JP2012084847A (ja) * 2010-09-17 2012-04-26 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理装置
US8822350B2 (en) * 2010-11-19 2014-09-02 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device, substrate processing method and substrate processing apparatus
US9299581B2 (en) * 2011-05-12 2016-03-29 Applied Materials, Inc. Methods of dry stripping boron-carbon films
JP5933222B2 (ja) * 2011-11-08 2016-06-08 東京エレクトロン株式会社 温度制御方法、制御装置及びプラズマ処理装置
JP2014007370A (ja) 2012-06-01 2014-01-16 Tokyo Electron Ltd プラズマエッチング方法
JP6078419B2 (ja) 2013-02-12 2017-02-08 株式会社日立ハイテクノロジーズ プラズマ処理装置の制御方法、プラズマ処理方法及びプラズマ処理装置
US9287124B2 (en) 2013-08-30 2016-03-15 Applied Materials, Inc. Method of etching a boron doped carbon hardmask
KR102132361B1 (ko) * 2013-11-06 2020-07-10 매슨 테크놀로지 인크 수직 앤에이앤디 디바이스에 대한 새로운 마스크 제거 방법
JP6277004B2 (ja) 2014-01-31 2018-02-07 株式会社日立ハイテクノロジーズ ドライエッチング方法
US9390923B2 (en) 2014-07-03 2016-07-12 Applied Materials, Inc. Methods of removing residual polymers formed during a boron-doped amorphous carbon layer etch process
JP6316224B2 (ja) 2015-02-17 2018-04-25 東芝メモリ株式会社 半導体製造装置および半導体装置の製造方法
JP6523732B2 (ja) 2015-03-26 2019-06-05 株式会社日立ハイテクノロジーズ プラズマ処理装置およびプラズマ処理方法
US9852923B2 (en) * 2015-04-02 2017-12-26 Applied Materials, Inc. Mask etch for patterning
US10418243B2 (en) * 2015-10-09 2019-09-17 Applied Materials, Inc. Ultra-high modulus and etch selectivity boron-carbon hardmask films
KR102329531B1 (ko) * 2016-03-28 2021-11-23 주식회사 히타치하이테크 플라스마 처리 방법 및 플라스마 처리 장치
KR102204116B1 (ko) 2016-09-14 2021-01-19 베이징 이타운 세미컨덕터 테크놀로지 컴퍼니 리미티드 높은 종횡비 구조의 스트립 프로세스
JP2018046185A (ja) 2016-09-15 2018-03-22 東京エレクトロン株式会社 酸化シリコン及び窒化シリコンを互いに選択的にエッチングする方法
JP6878853B2 (ja) 2016-11-28 2021-06-02 住友電気工業株式会社 半導体素子を作製する方法
JP6837886B2 (ja) 2017-03-21 2021-03-03 株式会社日立ハイテク プラズマ処理装置およびプラズマ処理方法
JP6772117B2 (ja) 2017-08-23 2020-10-21 株式会社日立ハイテク エッチング方法およびエッチング装置

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