TW202005038A - 載體基板以及使用該載體基板製造半導體封裝的方法 - Google Patents

載體基板以及使用該載體基板製造半導體封裝的方法 Download PDF

Info

Publication number
TW202005038A
TW202005038A TW107135582A TW107135582A TW202005038A TW 202005038 A TW202005038 A TW 202005038A TW 107135582 A TW107135582 A TW 107135582A TW 107135582 A TW107135582 A TW 107135582A TW 202005038 A TW202005038 A TW 202005038A
Authority
TW
Taiwan
Prior art keywords
layer
metal layer
carrier substrate
unit pattern
item
Prior art date
Application number
TW107135582A
Other languages
English (en)
Other versions
TWI706533B (zh
Inventor
陳韓娜
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202005038A publication Critical patent/TW202005038A/zh
Application granted granted Critical
Publication of TWI706533B publication Critical patent/TWI706533B/zh

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B17/00—Layered products essentially comprising sheet glass, or glass, slag, or like fibres
    • B32B17/06—Layered products essentially comprising sheet glass, or glass, slag, or like fibres comprising glass as the main or only constituent of a layer, next to another layer of a specific material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/388—Improvement of the adhesion between the insulating substrate and the metal by the use of a metallic or inorganic thin film adhesion layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

一種載體基板包括：核心層；第一金屬層，設置於核心層上；以及多個單元圖案部分，設置於第一金屬層上。所述多個單元圖案部分各自具有較第一金屬層的平面面積小的平面面積。所述多個單元圖案部分各自包括設置於第一金屬層上的第二金屬層、設置於第二金屬層上的離型層及設置於離型層上的第三金屬層。

Description

載體基板以及使用該載體基板製造半導體封裝的方法
本揭露是有關於一種包括有機中介層的半導體封裝。
具有高規格的設置並採用高頻寬記憶體（high bandwidth memory，HBM）的中介層市場正在日益增長。矽（Si）是目前中介層的主要材料，但正在開發利用玻璃或有機材料的方法來達成大尺寸且低成本的中介層。
為了滿足近來對若干微米的精細接墊間距的需求，需要將晶粒至晶粒的精細電路線小型化為至多若干微米。相較於傳統的載體而言，需要在其中會確保平坦度的載體來實施此種精細電路。
在以面板尺寸形成中介層之後，舉例來說，以四方（quad）尺寸執行使用載體製造包括中介層的半導體封裝的製程，以改善封裝製程的品質。載體可能在將面板切割成四方尺寸的同時分離。因此，需要防分離設計以防止載體分離。
本揭露的態樣將提供一種引入有防分離設計的新穎類型的載體基板以及一種製造所述載體基板的方法。
本揭露的態樣將以可拆方式向由例如玻璃等材料形成的核心層引入金屬層及離型層。可將金屬層的部分及離型層的部分圖案化成具有較核心層的面積小的面積。
根據本揭露的態樣，一種載體基板包括：核心層；第一金屬層，設置於所述核心層上；以及多個單元圖案部分，設置於所述第一金屬層上。所述多個單元圖案部分各自具有較第一金屬層的平面面積小的平面面積。所述多個單元圖案部分各自包括設置於所述第一金屬層上的第二金屬層、設置於所述第二金屬層上的離型層及設置於所述離型層上的第三金屬層。
根據本揭露的態樣，一種製造半導體封裝的方法包括：製備載體基板，所述載體基板包括核心層；第一金屬層，設置於所述核心層上；以及多個單元圖案部分，設置於所述第一金屬層上，所述多個單元圖案部分中的每一者具有較所述第一金屬層的平面面積小的平面面積，且所述多個單元圖案部分各自包括設置於所述第一金屬層上的第二金屬層、設置於所述第二金屬層上的離型層及設置於所述離型層上的第三金屬層；在各個單元圖案部分上形成中介層；對所述載體基板及所述中介層進行切割以使各個單元圖案部分彼此斷開；將多個半導體晶片放置在經斷開的所述各個單元圖案部分上；在經斷開的所述各個單元圖案部分上的所述中介層上形成包封體，以在經斷開的所述各個單元圖案部分上形成多個半導體封裝，所述包封體包封各個半導體晶片，且所述多個半導體封裝各自包括中介層部分、設置於所述中介層部分上的一或多個半導體晶片及被設置成包封所述一或多個半導體晶片的包封部分；對經斷開的所述各個單元圖案部分進行修整以使經斷開的各個單元圖案部分上的所述多個半導體封裝彼此斷開；以及將所述載體基板與經斷開的各個半導體封裝分離。
根據本揭露的另一態樣，一種載體基板包括：核心層；第一金屬層，設置於所述核心層上；多個單元圖案部分，設置於所述第一金屬層上，包括至少一個金屬層及至少一個離型層；以及絕緣層，覆蓋所述多個單元圖案部分。所述多個單元圖案部分各自具有較第一金屬層的平面面積小的平面面積。所述絕緣層利用所述第一金屬層與所述核心層分離。
在下文中，本揭露的實施例將參照附圖闡述如下。電子裝置
圖1為示出電子裝置系統的例示性實施例的方塊圖。
參照圖1，電子裝置1000容置主板1010。晶片相關組件1020、網路相關組件1030及其他組件1040可物理連接至及/或電性連接至主板1010。該些組件可耦合至隨後將闡述的其他組件，以形成各種訊號線1090。
作為晶片相關組件1020，可包括：記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如，唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphics processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；及邏輯晶片，例如類比-數位轉換器（analog-digital converter）、應用專用積體電路（application-specific integrated circuit，ASIC）等，但晶片相關組件1020並非僅限於此。除上述組件以外，亦可包括不同形式的晶片相關組件1020。此外，該些組件1020可彼此組合。
作為網路相關組件1030，可包括以下中的任一者：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical and Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封裝無線電服務（general package radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位無線電話（digital cordless telephone，DECT）、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定，但網路相關組件1030並非僅限於此。除上述組件以外，亦可包括各種其他無線標準或協定或者有線標準或協定中的任一者。此外，該些網路相關組件1030可與上述晶片相關組件1020組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等，但並非僅限於此。除上述組件以外，可包括用於各種目的的其他被動元件。此外，該些組件1040可與上述晶片相關組件1020及/或上述網路相關組件1030組合。
電子裝置1000可端視電子裝置1000的類型而包括可物理連接至及/或電性連接至主板1010或者可不物理連接至及/或電性連接至主板1010的另一組件。電子裝置1000中可包括的其他組件的實例為照相機模組1050、天線1060、顯示器1070、電池1080、音訊編解碼器（圖中未示出）、視訊編解碼器（圖中未示出）、功率放大器（圖中未示出）、羅盤（圖中未示出）、加速度計（圖中未示出）、陀螺儀（圖中未示出）、揚聲器（圖中未示出）、大容量儲存裝置（例如硬碟驅動機）（圖中未示出）、光碟（compact disk，CD）（圖中未示出）、數位多功能光碟（digital versatile disk，DVD）（圖中未示出）等，但並非僅限於此。除上述組件以外，可端視電子裝置1000的類型而包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板電腦、筆記型電腦、隨身型易網機電腦、電視、視訊遊戲機、智慧型手錶等。然而，電子裝置1000並非僅限於此，且可為處理資料的任何其他電子裝置以及上述電子裝置。
圖2為示出電子裝置系統的例示性實施例的立體圖。
參照圖2，包括有機中介層的半導體封裝可應用於上述用於各種目的的各種電子裝置。舉例而言，例如主板等印刷電路板（printed circuit board，PCB）1110可嵌入智慧型電話1100的本體1101中，且各種組件1120可物理連接至及/或電性連接至印刷電路板1110。可物理連接至及/或電性連接至或者不連接至印刷電路板1110的例如照相機模組1130等其他組件嵌入本體1101中。組件1120中的一些組件可為晶片相關組件，且其他可為中介層封裝1121。所述電子裝置並非僅限於智慧型電話1100，而是可為另一電子裝置。包括中介層的半導體封裝
一般而言，半導體晶片包括整合於半導體晶片中的大量微電路。然而，半導體晶片本身可能不能用作為已完成的半導體產品，且可能因外部物理或化學影響而受損。因此，半導體晶片本身不能照原樣使用，而是進行封裝以在封裝的同時用於電子裝置等中。
就電性連接而言，由於半導體晶片與電子裝置之間存在大的電路寬度差異，因此需要半導體封裝。具體而言，在半導體晶片的情形中，連接墊的尺寸及各連接墊之間的距離非常小。同時，在電子裝置中所使用的主板的情形中，組件安裝墊的尺寸及組件安裝墊的距離較在半導體晶片上大得多。因此，難以在板上直接安裝半導體晶片，且需要能夠緩衝電路寬度差異的封裝技術。
以下將參照附圖詳細地闡述藉由此種封裝技術製造的包括中介層的半導體封裝。
圖3為示出其中三維球柵陣列封裝安裝於電子裝置的主板上之情形的剖視圖。
由於每一半導體晶片的價格可為顯著高的，因此以高的良率對各半導體晶片中的應用專用積體電路（ASIC）（例如圖形處理單元（GPU））進行封裝非常重要。為此，在安裝半導體晶片之前，首先製備能夠對數千至數十萬個連接墊進行重新配線的球柵陣列（BGA）基板2210。在利用表面安裝技術（surface mounting technology，SMT）等將同樣相對昂貴的半導體晶片（例如圖形處理單元2220的半導體晶片）安裝於球柵陣列基板2210上之後，隨後對所述半導體晶片進行封裝。最終，將所得結構安裝於主板2110上。
圖形處理單元2220需要顯著縮短到達記憶體（例如高頻寬記憶體（HBM））的訊號通路。為此，在將例如圖形處理單元2220等半導體晶片安裝於中介層2230上之後對所述半導體晶片進行封裝。將所得結構以此項技術中已使用的疊層封裝（package-on-package，PoP）方式層疊在安裝有圖形處理單元2220的封裝上。然而，電子裝置的厚度可能過度增大，且可能在顯著縮短訊號通路方面存在限制。
圖4為示出其中2.5維矽中介層封裝安裝於主板上之情形的剖視圖。
有鑒於上述，可利用2.5維中介層技術來製造包括有機中介層的半導體封裝2310。根據2.5維中介層技術，在將例如圖形處理單元2220等第一半導體晶片及例如高頻寬記憶體2240等第二半導體晶片並排地表面安裝於矽中介層2250上之後對所述第一半導體晶片及所述第二半導體晶片進行封裝。在此種情形中，具有數千至數十萬個連接墊的圖形處理單元2220及高頻寬記憶體2240可藉由中介層2250進行重新配線且可經由最小通路進行電性連接。若將包括有機中介層的半導體封裝2310重新安裝於球柵陣列基板2210等上以進行重新配線，則其可最終安裝於主板2110上。然而，矽中介層2250不利於達成大的面積及低的成本，此乃因很難形成矽穿孔（through-silicon via，TSV）且製造成本非常高。
圖5為示出其中2.5維有機中介層封裝安裝於主板上之情形的剖視圖。
有鑒於上述，可使用有機中介層2260來代替矽中介層2250。舉例而言，可利用2.5維中介層技術來製造包括有機中介層的半導體封裝2320。根據2.5維中介層技術，可在將例如圖形處理單元2220等第一半導體晶片及例如高頻寬記憶體2240等第二半導體晶片並排地表面安裝於有機中介層2260上之後，對所述第一半導體晶片及所述第二半導體晶片進行封裝。在此種情形中，具有數千至數十萬個連接墊的圖形處理單元2220及高頻寬記憶體2240可藉由中介層2260進行重新配線且可經由最小通路進行電性連接。若再次將包括有機中介層的半導體封裝2320安裝於球柵陣列基板2210等上以進行重新配線，則其可最終安裝於主板2110上。此外，有機中介層2260有利於達成大的面積及低的成本。
包括有機中介層的半導體封裝2320是藉由其中在將晶片2220及晶片2240安裝於中介層2260上之後對晶片2220及晶片2240進行模製的封裝製程來製造。由於晶片2220及晶片2240不進行模製便無法處置，因此晶片2220及晶片2240可不連接至球柵陣列基板2210等。因此，晶片2220及晶片2240藉由模製保持剛性。然而，模製可導致中介層2260以及晶片2220及晶片2240的熱膨脹係數（coefficient of thermal expansion，CTE）與模製材料的熱膨脹係數的失配，如上所述。熱膨脹係數的失配可造成各種問題，例如翹曲、底部填充樹脂填充性質的劣化、晶粒與模製材料之間裂縫等。
圖6至圖8為示出製造有機中介層封裝的例示性實施例的製程圖。
參照圖6，製備載體100'。載體100'包括核心層101'以及設置於核心層101'上的金屬層102'及金屬層103'。核心層101'可為例如包含絕緣樹脂、無機填料或玻璃纖維的預浸體，但並非僅限於此，且可為玻璃。金屬層102'及金屬層103'中的每一者可包含例如銅（Cu）、鈦（Ti）等金屬。可在金屬層102'與金屬層103'之間執行表面處理，以有利於金屬層102'與金屬層103'的分離。或者，可在金屬層102'與金屬層103'之間設置黏合層（圖中未示出）。可在載體100'上形成有機中介層210'。可藉由形成例如味之素構成膜（Ajinomoto build-up film，ABF）或感光成像介電質（photo imageable dielectric，PID）等絕緣層且藉由利用鍍覆技術形成配線層及通孔來形成有機中介層210'。有機中介層210'的配線層可由精細電路形成。若需要，則可在載體100'與中介層210'之間形成樹脂層150'。樹脂層150'可用於達成載體100'與中介層210'之間的電性絕緣。舉例而言，當對中介層210'的配線層進行電性測試時，樹脂層150'可用於與載體100'絕緣。可藉由膜形式層疊或液體形式塗覆及固化來形成樹脂層150'。樹脂層150'可為味之素構成膜、感光成像介電質等，但並非僅限於此。
參照圖7，在中介層210'的最上配線層的表面上形成表面處理層P等。在四方路由測試（quad route test）期間對配線層執行電性測試。儘管圖式中未示出，然而可將面板切割（Q）成具有四方尺寸以獲得許多四方單元。若不對載體100'提供防分離設計，則金屬層102'與金屬層103'可在此四方播種製程（quad sowing process）Q期間分離。使用包含低熔點金屬（例如錫（Sn））的連接構件來安裝半導體晶片221'、半導體晶片222'及半導體晶片223'。半導體晶片221'、半導體晶片222'及半導體晶片223'是利用底部填充樹脂231'、底部填充樹脂232'及底部填充樹脂233'來固定。在中介層210'上形成包封體240'以包封半導體晶片221'、半導體晶片222'及半導體晶片223'。可藉由膜形式層疊或液體形式塗覆及固化來形成包封體240'。儘管圖式中未詳細示出，然而在包封體240'形成之後，執行封裝尺寸修整製程以獲得多個半導體封裝。
參照圖8，對包封體240'進行研磨以暴露出半導體晶片221'、半導體晶片222'及半導體晶片223'的非主動面。半導體晶片221'、半導體晶片222'及半導體晶片223'的頂表面可藉由研磨而位於相同的水平高度上。舉例而言，半導體晶片221'、半導體晶片222'及半導體晶片223'可具有實質上相同的厚度。對載體100'進行分離。可藉由對金屬層102'與金屬層103'進行分離來完成載體100'的分離。此時，藉由蝕刻製程來移除殘留的金屬層103'。在載體100'分離之後，若需要則藉由研磨製程等移除樹脂層150'。貼附電性連接結構250'，且接著執行回焊製程等。藉由上述一系列製程，可製造包括有機中介層的多個半導體封裝。載體基板
以下，將參照附圖闡述一種用於製造包括上述有機中介層的封裝基板的具有防分離設計的新穎載體基板。
圖9為示出載體基板100A的例示性實施例的剖視圖及平面圖。
在圖9的平面圖中，省略了絕緣層211。
參照圖9，根據實例的載體基板100A包括：核心層101；第一金屬層102，設置於核心層101上；第二金屬層103，設置於第一金屬層102上；第三金屬層105，設置於離型層104上，離型層104設置於第二金屬層103上；以及第四金屬層106，設置於第三金屬層105上。第一金屬層102具有較核心層101大的面積。第一金屬層102覆蓋核心層101的頂表面及側表面。第二金屬層103、離型層104、第三金屬層105及第四金屬層106被圖案化於第一金屬層102上以構成四方單元形式的多個單元圖案部分110A。單元圖案部分110A的數目並非僅限於特定數目，且圖案化形狀可與圖式中所示的圖案化形狀不同。單元圖案部分110A中的每一者具有較核心層101及第一金屬層102小的面積。對單元圖案部分110A進行圖案化以便以規則的間隔而彼此物理地間隔開。由於藉由單元圖案部分110A的上述防分離設計，即使當以四方單元或條形單元形式對載體基板100A執行切割製程（Q）時，亦可防止離型層104與第二金屬層103及/或第三金屬層105分離。
詳言之，使用具有優異的平坦度的玻璃板作為核心層101，如隨後將闡述。由於相較於金屬層，玻璃板對絕緣材料（例如，感光成像介電質（PID））的黏合力較低，因此當絕緣層211與核心層101相鄰設置時可能發生分層。對載體基板100A進行圖案化以使自所述多個單元圖案部分110A暴露出的層不是核心層101而是第一金屬層102。當另外在載體基板100A上形成絕緣層211時，絕緣層211與第一金屬層102相鄰設置而非與核心層101相鄰設置。因此，改善黏合力進而防止分層。詳言之，第一金屬層102為鈦（Ti）層，如隨後將闡述。相較於玻璃板或銅（Cu）層，鈦（Ti）層對感光成像介電質的黏合力更佳，以更有效地防止分層。此外，在用於封裝製造製程的各種類型的設備中，鈦（Ti）層相較於玻璃板或銅（Cu）層更容易辨識。因此，在自所述多個單元圖案部分110A暴露出的層是由第一金屬層102形成的情形中，在被暴露的第一金屬層102的一部分中形成對準標記以改善封裝製造製程中的對準。
詳言之，核心層101包含平坦度較預浸體更佳的材料。舉例而言，核心層101可為玻璃板。玻璃板可具有較預浸體顯著更佳的平坦度。玻璃板是指非晶固體。舉例而言，玻璃板的玻璃是指藉由在高溫下對二氧化矽、碳酸鈉、碳酸鈣等進行熔融並對經熔融材料進行冷卻而形成的具有高透明度的材料，且在概念上與絕緣樹脂中包含玻璃纖維或無機填料的絕緣材料不同。玻璃板的玻璃可為例如鈉鈣玻璃、鉀鈣玻璃、鉛玻璃、鋇玻璃、矽酸鹽玻璃等矽酸鹽玻璃、例如派熱克斯（pyrex）、氧化鋁玻璃等硼矽酸鹽玻璃、或磷酸鹽玻璃，但並非僅限於此。舉例而言，玻璃板的玻璃可包含矽酸鹽組分。矽酸鹽包括二氧化矽（SiO2 ）與例如氧化硼、氧化鈉、氧化鋁、氧化鋇、氧化鋰、氧化鈣、氧化鋯等金屬氧化物的組合。作為實例，玻璃板可包含其中二氧化矽（SiO2 ）鍵結至例如氧化硼（B2 O3 ）、氧化鈉（Na2 O）、氧化鋁（Al2 O3 ）、氧化鋇（BaO）、氧化鋰（Li2 O）、氧化鈣（CaO）及氧化鋯（ZrO2 ）等至少一種金屬氧化物的矽酸鹽組分，但並非僅限於此。核心層101可具有0.8毫米至1.2毫米的厚度。
第一金屬層102可包含濺鍍金屬。詳言之，第一金屬層102為鈦（Ti）層，但並非僅限於此。第一金屬層102可包含特性與鈦（Ti）的特性相似的公知的金屬，或者可更包含公知的金屬。第一金屬層102可具有約0.08微米至約0.12微米的厚度。
第二金屬層103亦可包含濺鍍金屬。詳言之，第二金屬層103為銅（Cu）層，但並非僅限於此。第二金屬層103可包含特性與銅（Cu）的特性相似的公知的金屬，或者可更包含公知的金屬。第二金屬層103亦可具有約0.08微米至約0.12微米的厚度。
詳言之，離型層104是無機離型層以引入穩定可拆特性。舉例而言，離型層104可包含碳，但並非僅限於此。如上所述，藉由單元圖案部分110A對載體基板100A提供防分離設計以在將載體基板100A切割成四方或條形單元的同時防止離型層104分離。離型層104可較其他層101、層102、層103、層105及層106更薄，且可具有例如約0.002微米至0.004微米的厚度。
第三金屬層105亦可包含濺鍍金屬。第三金屬層105較佳為鈦（Ti）層，但並非僅限於此。第三金屬層105可包含特性與鈦（Ti）的特性相似的公知的金屬，或者可更包含公知的金屬。第三金屬層105亦可具有約0.08微米至約0.12微米的厚度。
第四金屬層106亦可包含濺鍍金屬。第二金屬層103較佳為銅（Cu）層，但並非僅限於此。第四金屬層106可包含特性與銅（Cu）的特性相似的公知的金屬，或者可更包含公知的金屬。第四金屬層106亦可具有約0.28微米至約0.32微米的厚度。舉例而言，第四金屬層106的銅（Cu）可具有較第二金屬層103的銅（Cu）更大的厚度以確保有效的可拆特性及平坦度。
從載體基板100A的觀點而言，絕緣層211可為額外的配置，且當使用載體基板100A形成隨後將闡述的中介層210時，絕緣層211可用作基底絕緣層。絕緣層211可包含絕緣材料，且尤其是可包含感光成像介電質（PID）。絕緣層211設置於第一金屬層102上以覆蓋所述多個單元圖案部分110A。絕緣層211可物理接觸第一金屬層102及單元圖案部分110A，但可不接觸核心層101。
圖10為示出載體基板的另一例示性實施例的剖視圖及平面圖。
在圖10的平面圖中，省略了絕緣層211。
參照圖10，在根據另一實例的載體基板100B中，第一金屬層102具有較核心層101小的面積。可自第一金屬層102暴露出核心層101的外部分（例如，核心層101的上表面邊緣及側表面）。同樣地，若在核心層101的外部分中移除金屬層，則可防止在濺鍍製程期間發生電弧故障。其他闡釋與以上所述的相同。舉例而言，亦藉由單元圖案部分110B對載體基板100B提供防分離設計，以即使在以四方或條形單元形式執行切割（Q）時亦防止離型層104與第二金屬層103及/或第三金屬層105分離。執行圖案化以使首先自多個單元圖案110B暴露出的層不是核心層101而是第一金屬層102。因此，當另外在載體基板100B上形成絕緣層211時，絕緣層211接觸第一金屬層102而非核心層101。因此，可改善黏合力進而防止分層。類似地，第一金屬層102較佳為鈦（Ti）層，且因此可更有效地防止分層。此外，可在第一金屬層102的一部分中形成對準標記以改善封裝製造製程中的對準。
圖11為示出載體基板的另一例示性實施例的剖視圖及平面圖。
在圖11的平面圖中，省略了絕緣層211。
參照圖11，在根據另一實例的載體基板100C中，單元圖案部分110C被形成為條形單元。其他闡釋與以上所述的相同。亦即，亦藉由單元圖案部分110C對載體基板100C提供防分離設計，以即使在以四方或條形單元形式執行切割（Q）時亦防止離型層104與第二金屬層103及/或第三金屬層105分離。執行圖案化以使首先自多個單元圖案110C暴露出的層不是核心層101而是第一金屬層102。因此，當另外在載體基板100C上形成絕緣層211時，絕緣層211接觸第一金屬層102而非核心層101。因此，可改善黏合力進而防止分層。類似地，第一金屬層102較佳為鈦（Ti）層，且因此可更有效地防止分層。此外，可在第一金屬層102的一部分中形成對準標記以改善封裝製造製程中的對準。
圖12為示出載體基板的另一例示性實施例的剖視圖及平面圖。
在圖12的平面圖中，省略了絕緣層211。
參照圖12，在根據另一實例的載體基板100D中，單元圖案部分110D被形成為條形單元。其他闡釋與以上所述的相同。亦即，在載體基板100D中，可自第一金屬層102暴露出核心層101的外部分（例如，核心層101的上表面邊緣及側表面）。因此，可防止在濺鍍製程期間發生電弧故障。另外，亦藉由單元圖案部分110D對載體基板100D提供防分離設計，以即使在以四方或條形單元形式執行切割（Q）時亦防止離型層104與第二金屬層103及/或第三金屬層105分離。執行圖案化以使首先自多個單元圖案110C暴露出的層不是核心層101而是第一金屬層102。因此，當另外在載體基板100C上形成絕緣層211時，絕緣層211接觸第一金屬層102而非核心層101。因此，可改善黏合力進而防止分層。類似地，第一金屬層102較佳為鈦（Ti）層，且因此可更有效地防止分層。此外，可在第一金屬層102的一部分中形成對準標記以改善封裝製造製程中的對準。
圖13為示出一種製造載體基板的方法的例示性實施例的製程圖。
參照圖13，可藉由微影使用光致抗蝕劑膜420（例如乾膜）形成上述載體基板100A或載體基板100C。舉例而言，利用濺鍍形成第一金屬層102及第二金屬層103、離型層104以及第三金屬層105及第四金屬層106。將光致抗蝕劑膜420貼附至第四金屬106。在藉由曝光及顯影對光致抗蝕劑膜420進行圖案化之後，除了第一金屬層102以外，藉由選擇性蝕刻對第二金屬層103、離型層104、第三金屬層105及第四金屬層106進行圖案化以形成單元圖案部分110A或單元圖案部分110C。最終，對光致抗蝕劑膜420進行剝離。因此，上述載體基板100A或載體基板100C的形成可完成。若需要，則可藉由塗佈或層疊感光成像介電質（PID）在第一金屬層102上形成絕緣層211，以覆蓋單元圖案部分110A或單元圖案部分110C。在此種情形中，每一單元圖案部分110A或單元圖案部分110C的壁表面具有傾斜的銳角。亦即，每一單元圖案部分110A或單元圖案部分110C具有其中其寬度自底表面向頂表面變窄的錐形形狀。
圖14為示出一種製造載體基板的方法的另一例示性實施例的製程圖。
參照圖14，亦可藉由微影使用光致抗蝕劑膜420（例如乾膜）形成上述載體基板100B或載體基板100D。舉例而言，利用濺鍍形成第一金屬層102及第二金屬層103、離型層104以及第三金屬層105及第四金屬層106。將光致抗蝕劑膜420貼附至第四金屬106。在藉由曝光及顯影對光致抗蝕劑膜420進行圖案化之後，除了第一金屬層102以外，藉由選擇性蝕刻對第二金屬層103、離型層104、第三金屬層105及第四金屬層106進行圖案化以形成單元圖案部分110B或單元圖案部分110D。對光致抗蝕劑膜420進行剝離。藉由塗佈或層疊感光成像介電質（PID）在第一金屬層102上形成絕緣層211，以覆蓋單元圖案部分110B或單元圖案部分110D。對第一金屬層102進行蝕刻，以暴露出核心層101的上表面邊緣及側表面。因此，上述載體基板100B或載體基板100D的形成可完成。類似地，每一單元圖案部分110B或單元圖案部分110D的壁表面具有傾斜的銳角。亦即，每一單元圖案部分110B或單元圖案部分110D具有其中其寬度自底表面向頂表面變窄的錐形形狀。
圖15至圖17為示出一種使用根據本揭露的載體基板製造半導體封裝的方法的例示性實施例的製程圖。
參照圖15，製備上述載體基板100A。當然，亦可製備其他載體基板100B、載體基板110C及載體基板100D。在圖15的平面圖中，省略了絕緣層211。
參照圖16，在各個單元圖案部分110A上形成中介層210。中介層210包括絕緣層、配線層及通孔。圖15中的絕緣層211可用作基底絕緣層。在形成絕緣層211之後，對配線層等執行電性測試。執行切割Q以自面板尺寸切割成四方或條形尺寸。藉由將載體基板100A及中介層210切割成使單元圖案部分110A彼此斷開來執行切割Q。如上所述，對載體基板100A提供防分離設計以防止載體基板100A在切割Q期間分離。
參照圖17，在經斷開的各個單元圖案部分110A上的中介層210上形成多個半導體晶片220。形成包封體240以包封位於經斷開的各個單元圖案部分110A上的中介層210上的所述多個半導體晶片220。結果，形成多個半導體封裝530，所述多個半導體封裝530包括：中介層部分210P，設置於經斷開的各個單元圖案部分110A上；一或多個半導體晶片220，設置於中介層部分210P上；以及包封部分240P，用於包封所述一或多個半導體晶片220。對經斷開的各個單元圖案部分110A進行修整（T），以使經斷開的各個單元圖案部分110A上的所述多個半導體封裝530彼此斷開。如圖17所示，在修整（T）之後製造的半導體封裝530中的每一者包括單一半導體晶片220。然而，當然半導體封裝530中的每一者可包括多個半導體晶片220。若已經過切割（Q）及修整（T）的載體基板100A在修整（T）之後與各個半導體封裝530分離，則會獲得多個半導體封裝530。對已經過切割（Q）及修整（T）的載體基板100A進行分離的操作可為對已經過切割（Q）及修整（T）的各個單元圖案部分100A的離型層104與第三金屬層105進行分離的操作。在載體基板100A分離之後，若需要，則可藉由蝕刻製程移除殘留在各個半導體封裝530上的金屬層105及金屬層106。
在使用具有特定圖案部分100A的可拆玻璃載體100A的類型的情形中，即使在四方層級組裝製程中，也可易於形成具有優異的平坦度的中介層210的精細電路，且亦可確保穩定的製程驅動品質而不分離載體。另外，可防止用於形成中介層210的絕緣層211分層或在濺鍍製程期間發生電弧故障，且可在封裝製造製程期間改善對準。此外，當玻璃載體基板100A是以原料等級被製造成具有特定圖案部分110A時，可降低成本。即使當使用其他基板100B、基板100C及基板100D時，亦可獲得與上述相同的效果。
在本揭露中，上側、上部分、上表面等是用來指代相對於圖式的剖面的各組件的層疊方向，而下側、下部分、下表面等是用來指代與所述層疊方向相反的方向。然而，定義該些方向是為了方便闡述，且申請專利範圍並不受如上所述所定義的方向特別限制。
本揭露中所使用的用語「組件面積」是指相對於附圖每一組件與另一元件相鄰的上表面或下表面的寬度。舉例而言，核心層101的平面面積應被理解為核心層101的上表面的面積，第一金屬層102的平面面積應被理解為第一金屬層102的上表面的面積，第二金屬層103、第三金屬層104及第四金屬層106以及離型層104中的每一者的平面面積應被理解為其各自的上表面及/或下表面的面積，且單元圖案部分的面積應理解為單元圖案部分的最下表面的面積。
在本揭露中，在本說明中組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」囊括物理連接及物理斷接的概念。應理解，當使用例如「第一」及「第二」等用語來指代元件時，所述元件並不因此受到限制。使用「第一」及「第二」可能僅用於將一個元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可稱作第一元件。
本揭露中所使用的用語「例示性實施例」並不指同一例示性實施例，而是提供來強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性。然而，本文中所提供的例示性實施例被認為能夠藉由彼此整體地或部分地組合而實現。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。本文中所使用的用語僅是為了闡述特定實施例，且因此本發明並非僅限於所述實施例。此外，當單數表達在上下文中清晰地表示不同含義時，單數表達亦包括複數表達。
本文中所使用的用語僅用於闡述例示性實施例，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括複數形式。
如上所述，可提供載體基板，所述載體基板可被配置成即使在四方層級組裝製程中亦會確保穩定的製程驅動品質而不分離載體基板並且防止載體與絕緣層之間的分層。另外，亦可提供一種使用載體基板製造包括具有精細電路的中介層的半導體封裝的方法。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言顯而易見的是可在不背離如由所附申請專利範圍所定義的本發明的範圍的條件下進行修改及變化。
100'‧‧‧載體100A、100B、100C、100D‧‧‧載體基板101、101'‧‧‧核心層102‧‧‧第一金屬層102'、103'‧‧‧金屬層103‧‧‧第二金屬層104‧‧‧離型層105‧‧‧第三金屬層106‧‧‧第四金屬層110A、110B、110C、110D‧‧‧單元圖案部分150'‧‧‧樹脂層210、2230‧‧‧中介層210'‧‧‧有機中介層210P‧‧‧中介層部分211‧‧‧絕緣層220、221'、222'、223'‧‧‧半導體晶片231'、232'、233'‧‧‧底部填充樹脂240、240'‧‧‧包封體240P‧‧‧包封部分250'‧‧‧電性連接結構420‧‧‧光致抗蝕劑膜530、2310、2320‧‧‧半導體封裝1000‧‧‧電子裝置1010、2110‧‧‧主板1020‧‧‧晶片相關組件1030‧‧‧網路相關組件1040、1120‧‧‧組件1050、1130‧‧‧照相機模組1060‧‧‧天線1070‧‧‧顯示器1080‧‧‧電池1090‧‧‧訊號線1100‧‧‧智慧型電話1101‧‧‧本體1110‧‧‧印刷電路板1121‧‧‧中介層封裝2210‧‧‧球柵陣列（BGA）基板2220‧‧‧圖形處理單元/晶片2240‧‧‧高頻寬記憶體/晶片2250‧‧‧矽中介層/中介層2260‧‧‧有機中介層/中介層P‧‧‧表面處理層Q‧‧‧四方切割製程T‧‧‧修整
結合附圖閱讀以下詳細說明，將更清晰地理解本揭露的上述及其他態樣、特徵及優點，在附圖中： 圖1為示出電子裝置系統的例示性實施例的方塊圖。 圖2為示出電子裝置系統的例示性實施例的立體圖。 圖3為示出其中三維（three-dimensional，3D）球柵陣列（ball grid array，BGA）封裝安裝於電子裝置的主板上之情形的剖視圖。 圖4為示出其中2.5維矽中介層封裝安裝於主板上之情形的剖視圖。 圖5為示出其中2.5維有機中介層封裝安裝於主板上之情形的剖視圖。 圖6至圖8為示出一種製造有機中介層封裝的方法的例示性實施例的製程圖。 圖9為示出載體基板的例示性實施例的剖視圖及平面圖。 圖10為示出載體基板的另一例示性實施例的剖視圖及平面圖。 圖11為示出載體基板的另一例示性實施例的剖視圖及平面圖。 圖12為示出載體基板的另一例示性實施例的剖視圖及平面圖。 圖13為示出一種製造載體基板的方法的例示性實施例的剖視圖。 圖14為示出一種製造載體基板的方法的另一例示性實施例的剖視圖。 圖15至圖17為示出一種使用根據本揭露的載體基板製造半導體封裝的方法的例示性實施例的製程圖。
100B‧‧‧載體基板
101‧‧‧核心層
102‧‧‧第一金屬層
103‧‧‧第二金屬層
104‧‧‧離型層
105‧‧‧第三金屬層
106‧‧‧第四金屬層
110B‧‧‧單元圖案部分
211‧‧‧絕緣層
Q‧‧‧切割製程

Claims (20)

  1. 一種載體基板，包括： 核心層； 第一金屬層，設置於所述核心層上；以及 多個單元圖案部分，設置於所述第一金屬層上， 其中 所述多個單元圖案部分各自具有較所述第一金屬層的平面面積小的平面面積，且 所述多個單元圖案部分各自包括設置於所述第一金屬層上的第二金屬層、設置於所述第二金屬層上的離型層及設置於所述離型層上的第三金屬層。
  2. 如申請專利範圍第1項所述的載體基板，其中所述多個單元圖案部分彼此物理地間隔開預定間隔。
  3. 如申請專利範圍第1項所述的載體基板，其中所述第一金屬層具有較所述核心層的平面面積大的平面面積。
  4. 如申請專利範圍第3項所述的載體基板，其中所述第一金屬層覆蓋所述核心層的頂表面及側表面。
  5. 如申請專利範圍第1項所述的載體基板，其中所述第一金屬層具有較所述核心層的平面面積小的平面面積。
  6. 如申請專利範圍第5項所述的載體基板，其中所述核心層的位於所述核心層的上表面邊緣附近的外部分自所述第一金屬層暴露出來。
  7. 如申請專利範圍第5項所述的載體基板，其中所述核心層的位於側表面附近的外部分自所述第一金屬層暴露出來。
  8. 如申請專利範圍第1項所述的載體基板，其中所述核心層是玻璃板。
  9. 如申請專利範圍第1項所述的載體基板，其中所述多個單元圖案部分中的每一者更包括設置於所述第三金屬層上的第四金屬層。
  10. 如申請專利範圍第9項所述的載體基板，其中 所述第一金屬層包括鈦（Ti）層， 所述第二金屬層包括銅（Cu）層， 所述第三金屬層包括鈦（Ti）層，且 所述第四金屬層包括銅（Cu）層。
  11. 如申請專利範圍第10項所述的載體基板，其中所述第四金屬層的所述銅層的厚度大於所述第二金屬層的所述銅層的厚度。
  12. 如申請專利範圍第1項所述的載體基板，其中所述離型層包括無機離型層。
  13. 如申請專利範圍第1項所述的載體基板，更包括： 絕緣層，設置於所述第一金屬層上以覆蓋所述多個單元圖案部分， 其中所述絕緣層不接觸所述核心層。
  14. 一種製造半導體封裝的方法，所述方法包括： 製備載體基板，所述載體基板包括：核心層；第一金屬層，設置於所述核心層上；以及多個單元圖案部分，設置於所述第一金屬層上，所述多個單元圖案部分中的每一者具有較所述第一金屬層的平面面積小的平面面積，且所述多個單元圖案部分各自包括設置於所述第一金屬層上的第二金屬層、設置於所述第二金屬層上的離型層及設置於所述離型層上的第三金屬層； 在各個單元圖案部分上形成中介層； 對所述載體基板及所述中介層進行切割以使所述各個單元圖案部分彼此斷開； 在經切割的所述各個單元圖案部分上的所述中介層上放置多個半導體晶片； 在經切割的所述各個單元圖案部分上的所述中介層上形成包封體，以在經切割的所述各個單元圖案部分上形成多個半導體封裝，所述包封體包封所述半導體晶片，且所述多個半導體封裝各自包括中介層部分、設置於所述中介層部分上的一或多個半導體晶片以及被設置成包封所述一或多個半導體晶片的包封部分； 對經切割的所述各個單元圖案部分進行修整以使經切割的所述各個單元圖案部分上的所述多個半導體封裝彼此斷開；以及 將所述載體基板與經切割的所述各個半導體封裝分離。
  15. 如申請專利範圍第14項所述的方法，其中將所述載體基板分離包括將經切割及修整的所述各個單元圖案部分的離型層與第三金屬層分離。
  16. 如申請專利範圍第15項所述的方法，其中殘留在所述半導體封裝上的經斷開及修整的所述各個單元圖案部分是在將所述載體基板分離之後藉由蝕刻製程來移除。
  17. 一種載體基板，包括： 核心層； 第一金屬層，設置於所述核心層上； 多個單元圖案部分，設置於所述第一金屬層上，包括至少一個金屬層及至少一個離型層；以及 絕緣層，覆蓋所述多個單元圖案部分， 其中 所述多個單元圖案部分各自具有較所述第一金屬層的平面面積小的平面面積，且 所述絕緣層利用所述第一金屬層與所述核心層分離。
  18. 如申請專利範圍第17項所述的載體基板，其中所述第一金屬層具有較所述核心層的平面面積大的平面面積，且 所述第一金屬層覆蓋所述核心層的頂表面及側表面。
  19. 如申請專利範圍第17項所述的載體基板，其中所述第一金屬層具有較所述核心層的平面面積小的平面面積，且 所述核心層的位於上表面邊緣附近的外部分及所述核心層的位於所述核心層側表面附近的外部分自所述第一金屬層暴露出。
  20. 如申請專利範圍第17項所述的載體基板，其中所述核心層是玻璃板， 所述第一金屬層包括鈦（Ti）層， 所述至少一個金屬層包括銅（Cu）層，且 所述至少一個離型層包括無機離型層。
TW107135582A 2018-05-29 2018-10-09 載體基板以及使用該載體基板製造半導體封裝的方法 TWI706533B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180061126A KR102107409B1 (ko) 2018-05-29 2018-05-29 캐리어 기판 및 상기 캐리어 기판을 이용한 반도체 패키지의 제조방법
KR10-2018-0061126 2018-05-29

Publications (2)

Publication Number Publication Date
TW202005038A true TW202005038A (zh) 2020-01-16
TWI706533B TWI706533B (zh) 2020-10-01

Family

ID=68695205

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107135582A TWI706533B (zh) 2018-05-29 2018-10-09 載體基板以及使用該載體基板製造半導體封裝的方法

Country Status (3)

Country Link
US (1) US10828871B2 (zh)
KR (1) KR102107409B1 (zh)
TW (1) TWI706533B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102499039B1 (ko) * 2018-11-08 2023-02-13 삼성전자주식회사 캐리어 기판 및 상기 캐리어 기판을 이용한 반도체 패키지의 제조방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI305115B (en) 2006-04-14 2009-01-01 Gigno Technology Co Ltd Glass circuit board and manufacturing method thereof
KR101321185B1 (ko) * 2012-09-13 2013-10-23 삼성전기주식회사 캐리어 부재
JP6341644B2 (ja) * 2013-09-26 2018-06-13 フリージア・マクロス株式会社 キャリヤ付き金属箔および積層基板の製造方法
KR20150062556A (ko) * 2013-11-29 2015-06-08 삼성전기주식회사 휨방지 부재가 구비된 스트립 레벨 기판 및 이의 제조 방법
TWI543685B (zh) * 2014-04-28 2016-07-21 旭德科技股份有限公司 基板結構及其製作方法
US9704735B2 (en) * 2014-08-19 2017-07-11 Intel Corporation Dual side solder resist layers for coreless packages and packages with an embedded interconnect bridge and their methods of fabrication
KR102253474B1 (ko) 2014-11-21 2021-05-18 삼성전기주식회사 디태치 코어기판, 그 제조 방법 및 회로기판 제조방법
WO2017149810A1 (ja) * 2016-02-29 2017-09-08 三井金属鉱業株式会社 キャリア付銅箔及びその製造方法、並びに配線層付コアレス支持体及びプリント配線板の製造方法

Also Published As

Publication number Publication date
KR102107409B1 (ko) 2020-05-28
US20190366690A1 (en) 2019-12-05
KR20190135741A (ko) 2019-12-09
US10828871B2 (en) 2020-11-10
TWI706533B (zh) 2020-10-01

Similar Documents

Publication Publication Date Title
TWI670809B (zh) 扇出型半導體封裝
TWI538115B (zh) 包括玻璃防焊層的積體電路封裝組件
US9455218B2 (en) Embedded die-down package-on-package device
CN111293108B (zh) 中介体及包括其的半导体封装件
US11694959B2 (en) Multi-die ultrafine pitch patch architecture and method of making
TWI672752B (zh) 扇出型半導體封裝以及包含該封裝的封裝堆疊
TWI818088B (zh) 半導體封裝
TW201246499A (en) A multi-chip package having a substrate with a plurality of vertically embedded die and a process forming the same
TW202010076A (zh) 扇出型半導體封裝
TWI697991B (zh) 半導體封裝
US10790224B2 (en) Carrier substrate and method of manufacturing semiconductor package using the same
TW202030850A (zh) 混合中介層以及包括其的半導體封裝
TW201926631A (zh) 半導體封裝
TW202015213A (zh) 半導體封裝
TW202018883A (zh) 半導體封裝
TW202038392A (zh) 半導體封裝
TW202018900A (zh) 半導體封裝
TW202121616A (zh) 超薄橋接與多晶粒超細間距補塊架構及其製造方法
TW202245199A (zh) 具有嵌入式蝕刻停止以控制其中玻璃層中的腔深度的電子基板
TWI706533B (zh) 載體基板以及使用該載體基板製造半導體封裝的方法
US10930525B2 (en) Carrier substrate and method of manufacturing semiconductor package using the carrier substrate
CN111162071B (zh) 载体基板及使用该载体基板制造半导体封装件的方法
TW202418502A (zh) 用於ｉｃ晶片的異質嵌套中介層封裝