KR20190135741A - 캐리어 기판 및 상기 캐리어 기판을 이용한 반도체 패키지의 제조방법 - Google Patents

캐리어 기판 및 상기 캐리어 기판을 이용한 반도체 패키지의 제조방법 Download PDF

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Abstract

본 개시는 코어층과 상기 코어층 상에 배치된 제1금속층과 상기 제1금속층 상에 배치된 복수의 단위 패턴부를 포함하며, 상기 단위 패턴부는 각각 상기 제1금속층의 면적보다 작은 면적을 가지며, 상기 단위 패턴부는 각각 상기 제1금속층 상에 배치된 제2금속층과 상기 제2금속층 상에 배치된 이형층과 상기 이형층 상에 배치된 제3금속층을 포함하는 캐리어 기판, 및 상기 캐리어 기판을 이용하는 반도체 패키지의 제조방법에 관한 것이다.

Description

캐리어 기판 및 상기 캐리어 기판을 이용한 반도체 패키지의 제조방법{CARRIER SUBSTRATE AND MANUFACTURING METHOD OF SEMICONDUCTOR PACKAGE USING THE CARRIER SUBSTRATE}
본 개시는 유기 인터포저를 포함하는 반도체 패키지에 관한 것이다.
세트(Set)의 고사양화 및 HBM(High Bandwidth Memory) 채용으로 인터포저(Interposer) 시장이 성장하고 있다. 현재는 인터포저의 재료로 실리콘이 주류를 이루고 있으나, 대면적화 및 저 코스트화를 위하여 유리(Glass)나 유기(Organic) 방식의 개발이 이루어지고 있다.
한편, 최근 요구되고 있는 수십 마이크로 미터의 미세 패드 피치에 대응하기 위해서는 다이-투-다이의 미세회로 라인이 수 마이크로까지 미세화되는 것이 요구되고 있으며, 이러한 미세회로를 달성하기 위해서는 기존 대비 평탄성(Flatness)이 확보된 캐리어가 요구되고 있다.
또한, 캐리어를 이용하여 인터포저를 포함하는 반도체 패키지를 제조하는 공정은 판넬 사이즈에서 인터포저를 형성한 후, 패키지 공정의 품질을 향상시키기 위해서 예컨대 쿼드(Quad) 사이즈로 진행하게 되는데, 이때 쿼드 사이즈로 판넬을 소잉하는 과정에서 캐리어가 분리되는 문제가 발생할 수 있는바, 이를 방지할 수 있는 분리방지 설계가 요구되고 있다.
본 개시의 여러 목적 중 하나는 분리방지 설계가 도입된 새로운 형태의 캐리어 기판과 이를 이용하여 반도체 패키지를 제조하는 방법을 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 유리와 같은 코어층 상에 디테치가 가능하도록 금속층과 이형층을 도입하되, 일부 금속층과 이형층을 코어층의 면적보다 작은 면적을 갖도록 패터닝하는 것이다.
예를 들면, 일례에 따른 캐리어 기판은 코어층과 상기 코어층 상에 배치된 제1금속층과 상기 제1금속층 상에 배치된 복수의 단위 패턴부를 포함하며, 상기 단위 패턴부는 각각 상기 제1금속층의 면적보다 작은 면적을 가지며, 상기 단위 패턴부는 각각 상기 제1금속층 상에 배치된 제2금속층과 상기 제2금속층 상에 배치된 이형층과 상기 이형층 상에 배치된 제3금속층을 포함하는 것일 수 있다.
또한, 일례에 따른 반도체 패키지의 제조방법은 상기 일례에 따른 캐리어 기판을 준비하는 단계, 상기 각각의 단위 패턴부 상에 인터포저를 형성하는 단계, 상기 각각의 단위 패턴부가 서로 단절되도록 상기 캐리어 기판 및 상기 인터포저를 절단하는 단계, 상기 단절된 각각의 단위 패턴부 상의 인터포저 상에 각각 복수의 반도체칩을 배치하는 단계, 상기 단절된 각각의 단위 패턴부 상의 인터포저 상에 각각 상기 복수의 반도체칩을 캡슐화하는 봉합재를 형성하여 상기 단절된 각각의 단위 패턴부 상에 각각 인터포저부와 상기 인터포저부 상에 배치된 하나 이상의 반도체칩과 상기 하나 이상의 반도체칩을 캡슐화하는 봉합부를 포함하는 복수의 반도체 패키지를 형성하는 단계, 상기 단절된 각각의 단위 패턴부 상의 상기 복수의 반도체 패키지가 서로 단절되도록 상기 각각의 단절된 단위 패턴부를 트리밍하는 단계, 및 상기 단절된 각각의 반도체 패키지로부터 상기 캐리어 기판을 분리하는 단계를 포함하는 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서, 쿼드 레벨 어셈블리 공정에서도 캐리어의 분리 없이 안정적인 공정 구동성을 확보할 수 있으며, 캐리어와 절연층간 계면 박리(delamination) 문제를 개선할 수 있는 캐리어 기판을 제공할 수 있다. 또한, 이러한 캐리어 기판을 이용하여 효과적으로 미세회로를 갖는 인터포저를 포함하는 반도체 패키지를 제조하는 방법 역시 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 3D BGA 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 4는 2.5D 실리콘 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 5는 2.5D 유기 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6 내지 도 8은 유기 인터포저 패키지의 제조 일례를 개략적으로 나타낸 공정도다.
도 9는 캐리어 기판의 일례를 개략적으로 나타낸 단면도 및 평면도다.
도 10은 캐리어 기판의 다른 일례를 개략적으로 나타낸 단면도 및 평면도다.
도 11은 캐리어 기판의 다른 일례를 개략적으로 나타낸 단면도 및 평면도다.
도 12는 캐리어 기판의 다른 일례를 개략적으로 나타낸 단면도 및 평면도다.
도 13은 캐리어 기판의 제조 일례를 개략적으로 나타낸 단면도다.
도 14는 캐리어 기판의 다른 제조 일례를 개략적으로 나타낸 단면도다.
도 15 내지 도 17은 본 개시에 따른 캐리어 기판을 이용하는 반도체 패키지의 제조 일례를 개략적으로 나타낸 공정도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 유기 인터포저를 포함하는 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드 등의 인쇄회로기판(1110)이 수용되어 있으며, 인쇄회로기판(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 인쇄회로기판(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 이들 중 일부는 인터포저 패키지(1121)일 수 있다. 한편, 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 다른 전자기기일 수도 있음은 물론이다.
인터포저를 포함하는 반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이하에서는, 도면을 참조하여 이러한 패키징 기술로 제조되는 인터포저를 포함하는 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
도 3은 3D BGA 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
반도체칩 중 그래픽스 프로세싱 유닛(GPU: Graphics Processing Unit)과 같은 어플리케이션 스페셔픽 집적회로(ASIC: Application Specific Integrated Circuit)는 칩 하나 하나의 가격이 매우 높기 때문에 높은 수율로 패키징을 진행하는 것이 매우 중요하다. 이러한 목적으로, 반도체칩의 실장 전에 수천 내지 수십 만개의 접속패드를 재배선할 수 있는 볼 그리드 어레이(BGA: Ball Grid Array) 기판(2210) 등을 먼저 준비하고, GPU(2220) 등의 고가의 같은 반도체칩을 후속적으로 BGA 기판(2210) 상에 표면 실장 기술(SMT: Surface Mounting Technology) 등으로 실장 및 패키징하고, 그 후 최종적으로 메인보드(2110) 상에 실장하고 있다.
한편, GPU(2220)의 경우 고대역폭 메모리(HBM: High Bandwidth Memory)와 같은 메모리(Memory)와의 신호 경로를 최소화하는 것이 필요하며, 이를 위하여 HBM(2220)과 같은 반도체칩을 인터포저(2230) 상에 실장한 후 패키징하고, 이를 GPU(2220)이 실장된 패키지 상에 패키지 온 패키지(POP: Package on Package) 형태로 적층하여 사용하는 것이 이용되고 있다. 다만, 이 경우 장치의 두께가 지나치게 두꺼워 지는 문제가 있으며, 신호 경로 역시 최소화하기에는 한계가 있다.
도 4는 2.5D 실리콘 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
상술한 문제점을 해결하기 위한 방안으로, 실리콘 인터포저(2250) 상에 GPU(2220)와 같은 제1반도체칩과 HBM(2240)과 같은 제2반도체칩을 나란하게(Side-by-Side) 표면 실장한 후 패키징하는 2.5D 인터포저 기술로 유기 인터포저를 포함하는 반도체 패키지(2310)를 제조하는 것을 고려해볼 수 있다. 이 경우 인터포저(2250)를 통하여 수천 내지 수십만개의 접속패드를 갖는 GPU(2220)와 HBM(2240)을 재배선할 수 있음은 물론이며, 이들을 최소한의 경로로 전기적으로 연결할 수 있다. 또한, 이러한 유기 인터포저를 포함하는 반도체 패키지(2310)를 다시 BGA 기판(2210) 등에 실장하여 재배선하면, 최종적으로 메인보드(2110)에 실장할 수 있다. 다만, 실리콘 인터포저(2250)의 경우 실리콘 관통 비아(TSV: Through Silicon Via) 등의 형성이 매우 까다로울 뿐 아니라, 제조 비용 역시 상당한바, 대면적화 및 저 코스트화에 불리하다.
도 5는 2.5D 유기 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
상술한 문제점을 해결하기 위한 방안으로, 실리콘 인터포저(2250) 대신 유기 인터포저(2260)를 이용하는 것을 고려해볼 수 있다. 예컨대, 유기 인터포저(2260) 상에 GPU(2220)와 같은 제1반도체칩과 HBM(2240)과 같은 제2반도체칩을 나란하게 표면 실장한 후 패키징하는 2.5D 인터포저 기술로 유기 인터포저를 포함하는 반도체 패키지(2320)를 제조하는 것을 고려해볼 수 있다. 이 경우 인터포저(2260)를 통하여 수천 내지 수십만개의 접속패드를 갖는 GPU(2220)와 HBM(2240)을 재배선할 수 있음은 물론이며, 이들을 최소한의 경로로 전기적으로 연결할 수 있다. 또한, 이러한 유기 인터포저를 포함하는 반도체 패키지(2320)를 다시 BGA 기판(2210) 등에 실장하여 재배선하면, 최종적으로 메인보드(2110)에 실장할 수 있다. 또한, 대면적화 및 저 코스트화에 유리하다.
한편, 이러한 유기 인터포저를 포함하는 반도체 패키지(2320)의 경우 인터포저(2260) 상에 칩(2220, 2240)을 실장한 후 이를 몰딩하는 패키지 공정을 수행하여 제조한다. 이는 몰딩 공정을 진행하지 않으면 핸들링이 되지 않아 BGA 기판(2210) 등과 연결할 수 없기 때문이며, 따라서 몰딩을 통해 강성을 유지하고 있다. 다만, 몰딩 공정을 진행하는 경우, 상술한 바와 같이 인터포저(2260) 및 칩(2220, 2240)의 몰딩재와의 열팽창계수(CTE) 불일치 등의 이유로 워피지 발생, 언더필수지 채움성 악화, 다이와 몰딩재간 크랙 발생 등의 문제가 발생할 수 있다.
도 6 내지 도 8은 유기 인터포저 패키지의 제조 일례를 개략적으로 나타낸 공정도다.
도 6을 참조하면, 먼저, 캐리어(100')를 준비한다. 캐리어(100')는 코어층(101') 및 코어층(101') 상에 형성된 금속막(102', 103')을 포함한다. 코어층(101')은 절연수지, 무기필러, 및 유리섬유를 포함하는, 예를 들면, 프리프레그일 수 있으나, 이에 한정되는 것은 아니며, 유리(Glass)일 수도 있다. 금속막(102', 103')은 각각 구리(Cu), 티타늄(Ti) 등의 금속을 포함할 수 있다. 금속막(102', 103') 사이에는 분리가 용이하도록 표면처리가 되어있을 수 있다. 또는, 그 사이에 접합층(미도시)이 구비되어 있을 수도 있다. 다음으로, 캐리어(100') 상에 유기 인터포저(210')를 형성한다. 유기 인터포저(210')는 ABF나 PID와 같은 절연층을 형성하고, 절연층에 도금 기술로 배선층과 비아를 형성하는 방법으로 형성할 수 있다. 이러한 유기 인터포저(210')의 배선층은 미세회로로 형성될 수 있다. 필요에 따라서 캐리어(100')와 인터포저(210') 사이에 수지층(150')이 배치될 수도 있다. 수지층(150')은 캐리어(100')와 제조되는 인터포저(210') 간의 전기적인 절연 역할을 수행할 수 있다. 즉, 수지층(150')은 인터포저(210')의 배선층의 전기검사를 수행하는 경우 캐리어(100')와의 절연을 위하여 이용될 수 있다. 수지층(150')은 필름 형태를 라미네이션 하거나, 액상 형태를 도포 및 경화 방법으로 형성할 수 있다. 수지층(150')은 ABF, PID 등일 수 있으나, 이에 한정되는 것은 아니다.
도 7을 참조하면, 인터포저(210')의 최상측 배선층의 표면에 표면처리층(P) 등을 형성한다. 또한, 쿼드 루트(Quad Route) 검사, 배선층의 전기검사 등을 수행하며, 도면에는 구체적으로 도시되진 않았으나, 다수의 쿼드 단위가 얻어질 수 있도록 판넬을 쿼드 사이즈로 소잉(Q)한다. 한편 이러한 쿼드 소잉(Q) 과정에서 캐리어(100')에 별도의 분리방지 설계가 되어있지 않은 경우에는 금속막(102', 103')이 분리되는 불량이 발생할 수 있다. 다음으로, 반도체칩(221', 222', 223')을 실장한다. 실장에는 주석(Sn)과 같은 저융점 금속을 포함하는 솔더 등의 접속부재를 이용할 수 있으며, 그 후 언더필 수지(231', 232', 233')로 반도체칩(221', 222', 223')을 고정한다. 다음으로, 인터포저(210') 상에 반도체칩(221', 222', 223')을 캡슐화하는 봉합재(240')를 형성한다. 봉합재(240')는 필름 형태를 라미네이션 하거나, 액상 형태를 도포 및 경화 방법으로 형성할 수 있다. 한편, 도면에는 구체적으로 도시되지 않았으나, 봉합재(240') 형성 후에는 다수의 반도체 패키지가 얻어질 수 있도록 패키지 사이즈로 트리밍 공정을 수행한다.
도 8을 참조하면, 반도체칩(221', 222', 223') 각각의 비활성면이 노출되도록 봉합재(240')를 그라인딩(Grinding) 처리한다. 그라인딩에 의하여 반도체칩(221', 222', 223')의 각각의 상면이 동일 레벨에 위치할 수 있다. 즉, 반도체칩 반도체칩(221', 222', 223')의 두께가 실질적으로 동일해질 수 있다. 또한, 캐리어(100')를 분리한다. 캐리어(100')의 분리는 금속막(102', 103')의 분리로 수행될 수 있으며, 이때 잔존하는 금속막(103')은 에칭 공정으로 제거한다. 분리 후에는, 필요에 따라서 그라인딩 등으로 수지층(150')을 제거한다. 다음으로, 전기연결구조체(250')를 부착하고, 리플로우(Reflow) 등을 진행한다. 일련의 과정을 통하여 유기 인터포저를 포함하는 다수의 반도체 패키지가 제조될 수 있다.
캐리어 기판
이하에서는, 도면을 참조하여 상술한 유기 인터포저를 포함하는 패키지 기판의 제조에 사용될 수 있는 분리방지 설계가 수행된 새로운 형태의 캐리어 기판에 대하여 보다 자세히 알아보도록 한다.
도 9는 캐리어 기판의 일례를 개략적으로 나타낸 단면도 및 평면도다.
한편, 평면도에서 절연층(211)은 생략하였다.
도면을 참조하면, 일례에 따른 캐리어 기판(100A)은 코어층(101), 코어층(101) 상에 배치된 제1금속층(102), 제1금속층(102) 상에 배치된 제2금속층(103), 제2금속층(103) 상에 배치된 이형층(104, Release Layer), 이형층(104) 상에 배치된 제3금속층(105), 및 제3금속층(105) 상에 배치된 제4금속층(106)을 포함한다. 제1금속층(102)은 코어층(101)보다 큰 면적을 갖는다. 제1금속층(102)은 코어층(101)의 상면과 측면을 덮으며, 제2금속층(103)과 이형층(104)과 제3금속층(105)과 제4금속층(106)은 쿼드 단위로 복수의 단위 패턴부(110A)를 구성하도록 제1금속층(102) 상에 패터닝 되어있다. 단위 패턴부(110A)의 개수는 특별히 한정되지 않으며, 패터닝된 형상 또한 도면에 도시한 바와 달라질 수 있다. 각각의 단위 패턴부(110A)는 코어층(101) 및 제1금속층(102)의 면적보다 작은 면적을 가지며, 서로 물리적으로 소정거리 이격되도록 패터닝 되어있다. 이와 같이, 일례에 따른 캐리어 기판(100A)은 단위 패턴부(110A)를 통하여 분리방지 설계가 되었는바, 쿼드 또는 스트립 단위로 소잉(Q)이 진행된다 하여도 이형층(104)이 제2금속층(103) 및/또는 제3금속층(105)과 분리되는 것을 방지할 수 있다.
한편, 코어층(101)으로는 후술하는 바와 같이 평탄성(flatness)이 우수한 유리판(glass plate)을 사용하는 것이 바람직하다. 다만, 유리판은 절연물질, 예컨대 감광성 절연물질(PID)과의 밀착력이 금속층 대비 떨어지는바, 코어층(101)에 절연층(211)이 접하는 경우 딜라미네이션의 문제가 발생할 수 있다. 반면, 일례에 따른 캐리어 기판(100A)은 복수의 단위 패턴부(110A)로부터 노출되는 층이 코어층(101)이 아닌 제1금속층(102)이 되도록 패터닝 하였는바, 캐리어 기판(100A)에 추가적으로 절연층(211)이 형성되는 경우에 절연층(211)이 코어층(101)이 아닌 제1금속층(102)과 접하게 되며, 그 결과 밀착력이 향상되어 딜라미네이션 문제가 개선될 수 있다. 특히, 제1금속층(102)은 후술하는 바와 같이 티타늄(Ti)층인 것이 바람직하며, 티타늄(Ti)층은 감광성 절연물질(PID)과의 밀착력이 유리판이나 구리(Cu)층보다 우수한바, 딜라미네이션 문제를 더욱 효과적으로 개선할 수 있다. 더불어, 티타늄(Ti)층은 패키지 제조공정의 각종 설비 내에서 유리판이나 구리(Cu)층보다 인식이 보다 용이하다. 따라서, 복수의 단위 패턴부(110A)로부터 노출되는 층이 제1금속층(102)인 경우에는 노출된 제1금속층(102)의 일부에 얼라인 마크를 형성함으로써 패키지 제조 공정에서의 얼라인 개선도 가능하다.
코어층(101)은 프리프레그 보다 평탄성(Flatness)이 우수한 재질인 것이 바람직하다. 예를 들면, 코어층(101)은 유리판(glass plate)일 수 있다. 유리판의 경우 프리프레그 대비 평탄성이 매우 우수하다. 여기서, 유리판은 유리성분을 포함하는 비결정질의 고형물을 의미한다. 즉, 유리판의 유리는 규사, 탄산나트륨, 탄산칼슘 등을 고온으로 녹인 후 냉각하면 생기는 투명도가 높은 물질을 의미하는 것으로, 절연수지에 유리섬유나 무기필러가 포함된 절연재와는 다른 개념이다. 유리판의 유리는 나트륨석회유리, 칼륨석회유리, 납유리, 바륨유리, 규산유리 등의 규산염 유리이거나, 파이렉스, 알루미나유리 등의 봉규산 유리이거나, 인산염 유리 등일 수 있으나, 이에 한정되지 않는다. 예를 들면, 유리는 실리케이트(silicate) 성분을 포함할 수 있다. 실리케이트는 실리카(silica, SiO2)와, 산화붕소, 산화나트륨, 산화알루미늄, 산화바륨, 산화리튬, 산화칼슘, 산화지르코늄 등과 같은 금속산화물의 결합으로 이루어진다. 하나의 예에서, 유리판은 산화붕소(B2O3), 산화나트륨(Na2O), 산화알루미늄(Al2O3), 산화바륨(BaO), 산화리튬(Li2O), 산화칼슘(CaO), 산화지르코늄(ZrO2) 중 적어도 하나 이상의 금속산화물과 실리카(SiO2)가 결합된 실리케이트 성분을 포함할 수 있으나, 이에 한정되는 것은 아니다. 코어층(101)의 두께는 대략 0.8㎜ 내지 1.2㎜ 정도일 수 있다.
제1금속층(102)은 스퍼터 메탈(sputter metal)일 수 있다. 제1금속층(102)은 티타늄(Ti)층인 것이 바람직하다. 다만, 반드시 이에 한정되는 것은 아니며, 티타늄(Ti)층과 유사한 특성을 갖는 공지의 다른 금속층이거나, 또는 이러한 다른 금속층을 더 포함할 수도 있다. 제1금속층(102)은 대략 0.08㎛ 내지 0.12㎛ 정도의 두께를 가질 수 있다.
제2금속층(103) 역시 스퍼터 메탈일 수 있다. 제2금속층(103)은 구리(Cu)층인 것이 바람직하다. 다만, 반드시 이에 한정되는 것은 아니며, 구리(Cu)층과 유사한 특성을 갖는 공지의 다른 금속층이거나, 또는 이러한 다른 금속층을 더 포함할 수도 있다. 제2금속층(103) 역시 대략 0.08㎛ 내지 0.12㎛ 정도의 두께를 가질 수 있다.
이형층(104)은 안정적인 디테처블 특성을 도입하기 위하여 무기 이형층인 것이 바람직하다. 예컨대, 이형층(104)은 카본 재질일 수 있으나, 이에 한정되는 것은 아니다. 일례에 따른 캐리어 기판(100A)은 상술한 바와 같이 단위 패턴부(110A)를 통하여 분리방지 설계가 수행되어 있는바, 쿼드 또는 스트립 단위로 소잉(Q)하는 과정에서 이형층(104)이 분리되는 것을 방지할 수 있다. 이형층(104)의 두께는 다른 층(101, 102, 103, 105, 106) 대비 가장 얇을 수 있으며, 예를 들면, 0.002㎛ 내지 0.004㎛ 정도일 수 있다.
제3금속층(105) 역시 스퍼터 메탈일 수 있다. 제3금속층(105)은 티타늄(Ti)층인 것이 바람직하다. 다만, 반드시 이에 한정되는 것은 아니며, 티타늄(Ti)층과 유사한 특성을 갖는 공지의 다른 금속층이거나, 또는 이러한 다른 금속층을 더 포함할 수도 있다. 제3금속층(105) 역시 대략 0.08㎛ 내지 0.12㎛ 정도의 두께를 가질 수 있다.
제4금속층(106) 역시 스퍼터 메탈일 수 있다. 제4금속층(106)은 구리(Cu)층인 것이 바람직하다. 다만, 반드시 이에 한정되는 것은 아니며, 구리(Cu)층과 유사한 특성을 갖는 공지의 다른 금속층이거나, 또는 이러한 다른 금속층을 더 포함할 수도 있다. 제4금속층(106)은 대략 0.28㎛ 내지 0.32㎛정도의 두께를 가질 수 있다. 즉, 효과적인 디테치 특성 및 평탄성 확보를 위하여, 제4금속층(106)의 구리(Cu)층의 두께는 제2금속층(103)의 구리(Cu)의 두께보다 두꺼울 수 있다.
절연층(211)은 캐리어 기판(100A)의 관점에서는 부가적인 구성으로, 캐리어 기판(100A)을 이용하여 후술하는 인터포저(210)를 형성할 때 기초 절연층으로 사용될 수 있다. 절연층(211)은 절연물질을 포함할 수 있으며, 특히 감광성 절연물질(PID)을 포함할 수 있다. 절연층(211)은 제1금속층(102) 상에 배치되어 복수의 단위 패턴부(110A)를 덮으며, 제1금속층(102) 및 단위 패턴부(110A)와는 물리적으로 접하되, 코어층(101)과는 접하지 않을 수 있다.
도 10은 캐리어 기판의 다른 일례를 개략적으로 나타낸 단면도 및 평면도다.
한편, 평면도에서 절연층(211)은 생략하였다.
도면을 참조하면, 다른 일례에 따른 캐리어 기판(100B)은 상술한 일례에 따른 캐리어 기판(100A)에 있어서 제1금속층(102)이 코어층(101)보다 면적이 작다. 예컨대, 코어층(101)의 외곽, 예컨대 상면의 테두리 부분과 측면이 제1금속층(102)으로부터 노출될 수 있다. 이와 같이, 코어층(101)의 외곽에 금속층이 제거되면 스퍼터 공정 진행시에 발생하는 아크(arc) 불량이 개선할 수 있다. 그 외에 다른 설명은 상술한 바와 같다. 즉, 다른 일례에 따른 캐리어 기판(100B)도 단위 패턴부(110B)를 통하여 분리방지 설계가 되었는바, 쿼드 또는 스트립 단위로 소잉(Q)이 진행된다 하여도 이형층(104)이 제2금속층(103) 및/또는 제3금속층(105)과 분리되는 것을 방지할 수 있다. 또한, 복수의 단위 패턴부(110B)로부터 노출되는 층이 1차적으로 코어층(101)이 아닌 제1금속층(102)이 되도록 패터닝 하였는바, 캐리어 기판(100B)에 추가적으로 절연층(211)이 형성되는 경우에 절연층(211)이 코어층(101)이 아닌 제1금속층(102)과 접하게 되며, 그 결과 밀착력이 향상되어 딜라미네이션 문제가 개선될 수 있다. 특히, 제1금속층(102)은 마찬가지로 티타늄(Ti)층인 것이 바람직한바 딜라미네이션 문제를 더욱 효과적으로 개선할 수 있다. 더불어, 제1금속층(102)의 일부에 얼라인 마크를 형성함으로써 패키지 제조 공정에서의 얼라인 개선도 가능하다.
도 11은 캐리어 기판의 다른 일례를 개략적으로 나타낸 단면도 및 평면도다.
한편, 평면도에서 절연층(211)은 생략하였다.
도면을 참조하면, 다른 일례에 따른 캐리어 기판(100C)은 상술한 일례에 따른 캐리어 기판(100A)에 있어서 단위 패턴부(110C)가 스트립 단위로 형성되어 있다. 그 외에 다른 설명은 상술한 바와 같다. 즉, 다른 일례에 따른 캐리어 기판(100C)도 단위 패턴부(110C)를 통하여 분리방지 설계가 되었는바, 쿼드 또는 스트립 단위로 소잉(Q)이 진행된다 하여도 이형층(104)이 제2금속층(103) 및/또는 제3금속층(105)과 분리되는 것을 방지할 수 있다. 또한, 복수의 단위 패턴부(110C)로부터 노출되는 층이 코어층(101)이 아닌 제1금속층(102)이 되도록 패터닝 하였는바, 캐리어 기판(100C)에 추가적으로 절연층(211)이 형성되는 경우에 절연층(211)이 코어층(101)이 아닌 제1금속층(102)과 접하게 되며, 그 결과 밀착력이 향상되어 딜라미네이션 문제가 개선될 수 있다. 특히, 제1금속층(102)은 마찬가지로 티타늄(Ti)층인 것이 바람직한바 딜라미네이션 문제를 더욱 효과적으로 개선할 수 있다. 더불어, 제1금속층(102)의 일부에 얼라인 마크를 형성함으로써 패키지 제조 공정에서의 얼라인 개선도 가능하다.
도 12는 캐리어 기판의 다른 일례를 개략적으로 나타낸 단면도 및 평면도다.
한편, 평면도에서 절연층(211)은 생략하였다.
도면을 참조하면, 다른 일례에 따른 캐리어 기판(100D)은 상술한 일례에 따른 캐리어 기판(100B)에 있어서 단위 패턴부(110D)가 스트립 단위로 형성되어 있다. 그 외에 다른 설명은 상술한 바와 같다. 즉, 다른 일례에 따른 캐리어 기판(100D)도 코어층(101)의 외곽, 예컨대 상면의 테두리 부분과 측면이 제1금속층(102)으로부터 노출될 수 있으며, 따라서 스퍼터 공정 진행시에 발생하는 아크(arc) 불량이 개선할 수 있다. 또한, 단위 패턴부(110C)를 통하여 분리방지 설계가 되었는바, 쿼드 또는 스트립 단위로 소잉(Q)이 진행된다 하여도 이형층(104)이 제2금속층(103) 및/또는 제3금속층(105)과 분리되는 것을 방지할 수 있다. 또한, 복수의 단위 패턴부(110D)로부터 1차적으로 노출되는 층이 코어층(101)이 아닌 제1금속층(102)이 되도록 패터닝 하였는바, 캐리어 기판(100D)에 추가적으로 절연층(211)이 형성되는 경우에 절연층(211)이 코어층(101)이 아닌 제1금속층(102)과 접하게 되며, 그 결과 밀착력이 향상되어 딜라미네이션 문제가 개선될 수 있다. 특히, 제1금속층(102)은 마찬가지로 티타늄(Ti)층인 것이 바람직한바 딜라미네이션 문제를 더욱 효과적으로 개선할 수 있다. 더불어, 제1금속층(102)의 일부에 얼라인 마크를 형성함으로써 패키지 제조 공정에서의 얼라인 개선도 가능하다.
도 13은 캐리어 기판의 제조 일례를 개략적으로 나타낸 공정도다.
도면을 참조하면, 일례에 따른 캐리어 기판(100A)이나 다른 일례에 따른 캐리어 기판(100C)은 드라이 필름과 같은 포토레지스트 필름(420)을 이용한 리소그래피 공법으로 형성될 수 있다. 예를 들면, 코어층(101)에 스퍼터 등을 이용하여 제1 및 제2금속층(102, 103)과 이형층(104)과 제3 및 제4금속층(105, 106)을 형성하고, 제4금속층(106) 상에 포토레지스트 필름(420)을 부착하고, 노광 및 현상을 통하여 포토레지스트 필름(420)을 패터닝한 후, 선택적 에칭을 통하여 제1금속층(102)을 제외한 제2금속층(103)과 이형층(104)과 제3금속층(105)과 제4금속층(106)을 패터닝하여 단위 패턴부(110A 또는 110C)를 형성하고, 포토레지스트 필름(420)을 박리하여 형성할 수 있다. 필요에 따라서, 제1금속층(102) 상에 단위 패턴부(110A 또는 110C)를 덮는 절연층(211)을 감광성 절연물질(PID)의 코팅이나 라미네이션 방법으로 형성할 수 있다. 한편, 이 경우 각각의 단위 패턴부(110A 또는 110C)의 벽면은 예각의 경사각을 가질 수 있다. 즉, 각각의 단위 패턴부(110A 또는 110C)가 상면이 좁고 하면이 넓은 테이퍼 형상을 가질 수 있다.
도 14는 캐리어 기판의 다른 제조 일례를 개략적으로 나타낸 공정도다.
도면을 참조하면, 다른 일례에 따른 캐리어 기판(100B)이나 다른 일례에 따른 캐리어 기판(100D)도 드라이 필름과 같은 포토레지스트 필름(420)을 이용한 리소그래피 공법으로도 형성될 수 있다. 예를 들면, 코어층(101)에 스퍼터 등을 이용하여 제1 및 제2금속층(102, 103)과 이형층(104)과 제3 및 제4금속층(105, 106)을 형성하고, 제4금속층(106) 상에 포토레지스트 필름(420)을 부착하고, 노광 및 현상을 통하여 포토레지스트 필름(420)을 패터닝한 후, 선택적 에칭을 통하여 제1금속층(102)을 제외한 제2금속층(103)과 이형층(104)과 제3금속층(105)과 제4금속층(106)을 패터닝하여 단위 패턴부(110B 또는 110D)를 형성하고, 포토레지스트 필름(420)을 박리하고, 제1금속층(102) 상에 단위 패턴부(110B 또는 110D)를 덮는 절연층(211)을 감광성 절연물질(PID)의 코팅이나 라미네이션 방법으로 형성하고, 코어층(101)의 테두리 부분과 측면이 노출되도록 제1금속층(102)을 에칭하여 형성할 수 있다. 한편, 마찬가지로 각각의 단위 패턴부(110B 또는 110D)의 벽면은 예각의 경사각을 가질 수 있다. 즉, 각각의 단위 패턴부(110B 또는 110D)가 상면이 좁고 하면이 넓은 테이퍼 형상을 가질 수 있다.
도 15 내지 도 17은 본 개시에 따른 캐리어 기판을 이용하는 반도체 패키지의 제조 일례를 개략적으로 나타낸 공정도다.
도 15를 참조하면, 먼저, 상술한 일례에 따른 캐리어 기판(100A)을 준비한다. 물론, 다른 일례에 따른 캐리어 기판(100B, 100C, 100D)을 이용할 수도 있다. 한편, 평면도에서 절연층(211)은 생략하였다.
도 16을 참조하면, 다음으로, 각각의 단위 패턴부(110A) 상에 절연층과 배선층과 비아로 구성되는 인터포저(210)를 형성한다. 도 15의 절연층(211)은 인터포저(210)의 기초 절연층으로 이용될 수 있다. 인터포저(210)를 형성한 후에는 배선층의 전기검사 등을 수행한다. 그 후, 판넬 사이즈에서 쿼드 또는 스트립 사이즈로 절단하는 소잉(Q)을 수행한다. 소잉(Q)은 단위 패턴부(110A)가 서로 단절되도록 캐리어 기판(100A)과 인터포저(210)를 절단하는 방법으로 수행된다. 상술한 바와 같이, 일례에 따른 캐리어 기판(100A)은 분리방지 설계가 수행되어 있는바, 소잉(Q) 단계에서 캐리어 기판(100A)의 분리가 발생하는 것을 방지할 수 있다.
도 17을 참조하면, 다음으로, 단절된 각각의 단위 패턴부(110A) 상의 인터포저(210) 상에 복수의 반도체칩(220)을 배치한다. 그 후, 단절된 각각의 단위 패턴부(110A) 상의 인터포저(210) 상에 복수의 반도체칩(220)을 캡슐화하는 봉합재(240)를 형성하여, 단절된 각각의 단위 패턴부(110A) 상에 각각 인터포저부(210P)와 인터보저부(210P) 상에 배치된 하나 이상의 반도체칩(220)과 하나 이상의 반도체칩(220)을 캡슐화하는 봉합부(240P)를 포함하는 복수의 반도체 패키지(530)를 형성한다. 그 후, 단절된 각각의 단위 패턴부(110A) 상의 복수의 반도체 패키지(530)가 서로 단절되도록 각각의 단절된 단위 패턴부(110A)를 트리밍(T)한다. 도면에서는 편의상 트리밍(T) 후 제조된 각각의 반도체 패키지(530)가 하나의 반도체칩(220)을 포함하는 것으로 표현하였으나, 각각의 반도체 패키지(530)가 복수의 반도체칩(220)을 포함할 수도 있음은 물론이다. 트리밍(T) 후 단절된 각각의 반도체 패키지(530)로부터 소잉(Q) 및 트리밍(T)된 캐리어 기판(100A)을 분리하면, 다수의 반도체 패키지(530)가 얻어진다. 한편, 소잉(Q) 및 트리밍(T)된 캐리어 기판(100A)을 분리하는 단계는 소잉(Q) 및 트리밍(T)된 각각의 단위 패턴부(110A)의 이형층(104)과 제3금속층(105)이 분리되는 것일 수 있으며, 분리 후에는 각각의 반도체 패키지(530)에 잔존하는 제3 및 제4금속층(105, 106)은 필요에 따라서 에칭으로 제거할 수 있다.
이와 같이, 특정 패턴부(110A)를 갖는 일종의 디테처블 글라스 캐리어(100A)를 이용하는 경우, 평탄성이 우수한바 인터포저(210)의 미세회로 형성이 용이 할 뿐 아니라, 쿼드 레벨 어셈블리 공정 등에서도 캐리어(100A)의 분리 없이 안정적인 공정 구동성 확보가 가능하다. 또한, 인터포저(210) 형성을 위한 절연층(211)의 딜라미네이션 문제나 스퍼터 과정에서의 아크 불량 문제도 개선할 수 있으며, 패키지 제조 공정에서의 얼라인도 개선할 수 있다. 또한, 글라스 캐리어(100A)를 원자재 레벨에서 특정 패턴부(110A)를 갖도록 제조하면 코스트 절감도 가능하다. 이는 다른 일례에 따른 캐리어 기판(100B, 100C, 100D)를 이용하는 경우도 마찬가지다.
본 개시에서 상측, 상부, 상면 등은 편의상 도면의 단면을 기준으로 각각의 구성요소의 적층 방향을 의미하는 것으로 사용하였고, 하측, 하부, 하면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 사용된 구성요소의 면적이라는 용어는 첨부된 도면을 기준으로 각각의 구성요소의 다른 구성요소와 인접하는 상면 또는 하면의 넓이를 의미하는 것으로 사용하였다. 예를 들면, 코어층(101)의 면적은 코어층(101)의 상면의 면적으로 이해할 수 있고, 제1금속층(102)의 면적은 제1금속층(102)의 상면의 면적으로 이해할 수 있고, 제2 내지 제4금속층(103, 105, 106)과 이형층의 면적은 각각 이들 각각의 상면 및/또는 하면의 면적으로 이해할 수 있으며, 단위 패턴부의 면적은 단위 패턴부의 최하층의 하면의 면적으로 이해할 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 코어층;
    상기 코어층 상에 배치된 제1금속층; 및
    상기 제1금속층 상에 배치된 복수의 단위 패턴부를 포함하며,
    상기 단위 패턴부는 각각 상기 제1금속층의 면적보다 작은 면적을 가지며,
    상기 단위 패턴부는 각각 상기 제1금속층 상에 배치된 제2금속층과 상기 제2금속층 상에 배치된 이형층과 상기 이형층 상에 배치된 제3금속층을 포함하는,
    캐리어 기판.
  2. 제 1 항에 있어서,
    상기 단위 패턴부는 서로 물리적으로 소정거리 이격된,
    캐리어 기판.
  3. 제 1 항에 있어서,
    상기 제1금속층은 상기 코어층의 면적보다 큰 면적을 갖는,
    캐리어 기판.
  4. 제 3 항에 있어서,
    상기 제1금속층은 상기 코어층의 상면 및 측면을 덮는,
    캐리어 기판.
  5. 제 1 항에 있어서,
    상기 제1금속층은 상기 코어층의 면적보다 작은 면적을 갖는,
    캐리어 기판.
  6. 제 5 항에 있어서,
    상기 코어층의 상면의 테두리 부분은 상기 제1금속층으로부터 노출된,
    캐리어 기판.
  7. 제 5 항에 있어서,
    상기 코어층의 측면은 상기 제1금속층으로부터 노출된,
    캐리어 기판.
  8. 제 1 항에 있어서,
    상기 코어층은 유리판인,
    캐리어 기판.
  9. 제 1 항에 있어서,
    상기 단위 패턴부는 각각 상기 제3금속층 상에 배치된 제4금속층을 더 포함하는,
    캐리어 기판.
  10. 제 9 항에 있어서,
    상기 제1금속층은 티타늄(Ti)층을 포함하고,
    상기 제2금속층은 구리(Cu)층을 포함하고,
    상기 제3금속층은 티타늄(Ti)층을 포함하며,
    상기 제4금속층은 구리(Cu)층을 포함하는,
    캐리어 기판.
  11. 제 10 항에 있어서,
    상기 제4금속층의 구리(Cu)층은 상기 제2금속층의 구리(Cu)층보다 두꺼운,
    캐리어 기판.
  12. 제 1 항에 있어서,
    상기 이형층은 무기 이형층을 포함하는,
    캐리어 기판.
  13. 제 1 항에 있어서,
    상기 제1금속층 상에 배치되며, 상기 복수의 단위 패턴부를 덮는 절연층; 을 더 포함하며,
    상기 절연층은 상기 코어층과 접하지 않는,
    캐리어 기판.
  14. 코어층과 상기 코어층 상에 배치된 제1금속층과 상기 제1금속층 상에 배치된 복수의 단위 패턴부를 포함하며, 상기 단위 패턴부는 각각 상기 제1금속층의 면적보다 작은 면적을 가지며, 상기 단위 패턴부가 각각 상기 제1금속층 상에 배치된 제2금속층과 상기 제2금속층 상에 배치된 이형층과 상기 이형층 상에 배치된 제3금속층을 포함하는, 캐리어 기판을 준비하는 단계;
    상기 각각의 단위 패턴부 상에 인터포저를 형성하는 단계;
    상기 각각의 단위 패턴부가 서로 단절되도록 상기 캐리어 기판 및 상기 인터포저를 절단하는 단계;
    상기 단절된 각각의 단위 패턴부 상의 인터포저 상에 각각 복수의 반도체칩을 배치하는 단계;
    상기 단절된 각각의 단위 패턴부 상의 인터포저 상에 각각 상기 복수의 반도체칩을 캡슐화하는 봉합재를 형성하여, 상기 단절된 각각의 단위 패턴부 상에 각각 인터포저부와 상기 인터포저부 상에 배치된 하나 이상의 반도체칩과 상기 하나 이상의 반도체칩을 캡슐화하는 봉합부를 포함하는 복수의 반도체 패키지를 형성하는 단계;
    상기 단절된 각각의 단위 패턴부 상의 상기 복수의 반도체 패키지가 서로 단절되도록, 상기 각각의 단절된 단위 패턴부를 트리밍하는 단계; 및
    상기 단절된 각각의 반도체 패키지로부터 상기 캐리어 기판을 분리하는 단계; 를 포함하는,
    반도체 패키지의 제조방법.
  15. 제 14 항에 있어서,
    상기 캐리어 기판을 분리하는 단계는 상기 각각의 단절 및 트리밍된 단위 패턴부의 이형층과 제3금속층이 분리되는 것인,
    반도체 패키지의 제조방법.
  16. 제 15 항에 있어서,
    상기 캐리어 기판을 분리하는 단계 후에 상기 각각의 반도체 패키지에 잔존하는 단절 및 트리밍된 단위 패턴부를 에칭으로 제거하는,
    반도체 패키지의 제조방법.
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