KR20230134412A - 인쇄회로기판 및 이를 포함하는 반도체 패키지 - Google Patents

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KR20230134412A
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가그 고팔
백용호
조정현
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Abstract

본 개시는 제1절연재, 상기 제1절연재에 배치되는 복수의 제1배선층, 및 상기 제1절연재에 배치되는 복수의 제1비아층을 포함하는 기판 구조체; 및 제2절연재, 상기 제2절연재에 배치되는 복수의 제2배선층, 및 상기 제2절연재에 배치되는 한층 이상의 제2비아층을 포함하는 연결 구조체; 를 포함하며, 상기 연결 구조체는 상기 기판 구조체의 상측에 배치되며, 상기 연결 구조체는 제1 및 제2연결 영역을 포함하며, 상기 연결 구조체 내에서 상기 제1 및 제2연결 영역은 서로 이격되어 배치되는 인쇄회로기판과, 이를 포함하는 반도체 패키지에 관한 것이다.

Description

인쇄회로기판 및 이를 포함하는 반도체 패키지{PRINTED CIRCUIT BOARD AND SEMICONDUCTOR PACKAGE COMPRISING THE SAME}
본 개시는 인쇄회로기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
서버 제품의 CPU, GPU 코어 수가 급격하게 증가됨에 따라서, 효과적으로 코어 수를 증가시킬 수 있는 다이 스플릿 기술이 보편화되고 있다. 또한, HBM(High Bandwidth Memory)을 포함하는 패키지의 요구가 증가됨에 따라 다이 투 다이를 미세회로 선폭으로 연결하는 기술이 요구되고 있다. 이러한 기술 요구를 만족하기 위해, 실리콘 브리지를 임베딩하는 기술, 실리콘 인터포저를 이용하는 기술 등이 개발되었으나, 가격 문제와 복잡한 조립 공정 등으로 상품화에 한계가 있다. 예를 들면, 실리콘 브리지를 인베딩하는 기술은 여러 개의 다이를 연결할 때 각각의 실리콘 브리지의 정합이 달라서 정합성(alignment)의 이슈가 발생할 수 있으며, 다이가 실장되는 기판의 프론트 면에 언듈레이션이 발생하여 패키징 수율에 이슈가 발생할 수 있다. 또한, 실리콘 인터포저를 이용하는 기술은 가격이 비싸며, 이를 제조하는 공정이 복잡한 문제가 있다.
본 개시의 여러 목적 중 하나는 실장되는 반도체칩의 수가 많아질수록 누적되는 인터커넥트 관련 정합성의 문제를 해결할 수 있는 인쇄회로기판 및 이를 포함하는 반도체 패키지를 제공하는 것이다.
본 개시의 여러 목적 중 다른 하나는 반도체칩이 실장되는 프론트 면의 평탄도가 우수하여 패키징 수율의 개선이 가능한 인쇄회로기판 및 이를 포함하는 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 서로 구분되는 복수의 연결 영역을 포함하는 연결 구조체를 미리 제조하고, 캐리어 상에 미리 제조한 연결 구조체의 부분 또는 전체를 이식한 후, 그 위에 기판 구조체를 빌드업 공정으로 형성하여 인쇄회로기판을 제조하는 것이다.
예를 들면, 일례에 따른 인쇄회로기판은 제1절연재, 상기 제1절연재에 배치되는 복수의 제1배선층, 및 상기 제1절연재에 배치되는 복수의 제1비아층을 포함하는 기판 구조체; 및 제2절연재, 상기 제2절연재에 배치되는 복수의 제2배선층, 및 상기 제2절연재에 배치되는 한층 이상의 제2비아층을 포함하는 연결 구조체; 를 포함하며, 상기 연결 구조체는 상기 기판 구조체의 상측에 배치되며, 상기 연결 구조체는 제1 및 제2연결 영역을 포함하며, 상기 연결 구조체 내에서 상기 제1 및 제2연결 영역은 서로 이격되어 배치되는 것일 수 있다.
예를 들면, 일례에 따른 반도체 패키지는 기판 구조체 및 상기 기판 구조체의 상측에 배치되는 연결 구조체를 포함하며, 상기 연결 구조체는 각각 배선층과 비아층으로 구성되는 제1 및 제2연결 영역을 포함하며, 상기 연결 구조체 내에서 상기 제1 및 제2연결 영역은 서로 이격되어 배치되는 인쇄회로기판; 상기 인쇄회로기판 상에 실장되는 제1반도체칩; 상기 인쇄회로기판 상에 실장되며, 상기 제1연결 영역을 통하여 상기 제1반도체칩과 연결되는 제2반도체칩; 및 상기 인쇄회로기판 상에 실장되며, 상기 제2연결 영역을 통하여 상기 제1반도체칩과 연결되는 제3반도체칩; 을 포함하는 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 실장되는 반도체칩의 수가 많아질수록 누적되는 인터커넥트 관련 정합성의 문제를 해결할 수 있는 인쇄회로기판 및 이를 포함하는 반도체 패키지를 제공할 수 있다.
본 개시의 여러 효과 중 다른 일 효과로서 반도체칩이 실장되는 프론트 면의 평탄도가 우수하여 패키징 수율의 개선이 가능한 인쇄회로기판 및 이를 포함하는 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 BGA 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 4는 실리콘 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 5는 유기 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 인쇄회로기판의 일례를 개략적으로 나타낸 단면도다.
도 7a 내지 도 7h는 도 6의 인쇄회로기판의 제조 일례를 개략적으로 나타낸 공정도다.
도 8은 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 9는 인쇄회로기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 10a 내지 도 10h는 도 9의 인쇄회로기판의 제조 일례를 개략적으로 나타낸 공정도다.
도 11은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 전자부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 전자부품이 포함될 수 있음은 물론이다. 또한, 이들 칩 관련부품(1020)이 서로 조합될 수 있음은 물론이다. 칩 관련부품(1020)은 상술한 칩이나 전자부품을 포함하는 패키지 형태일 수도 있다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함된다. 다만, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 칩 부품 형태의 수동소자 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련부품(1020) 및/또는 네트워크 관련부품(1030)과 서로 조합될 수도 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품을 포함할 수 있다. 다른 전자부품의 예를 들면, 카메라 모듈(1050), 안테나 모듈(1060), 디스플레이(1070), 배터리(1080) 등이 있다. 다만, 이에 한정되는 것은 아니고, 오디오 코덱, 비디오 코덱, 전력 증폭기, 나침반, 가속도계, 자이로스코프, 스피커, 대량 저장 장치(예컨대, 하드디스크 드라이브), CD(compact disk), DVD(digital versatile disk) 등일 수도 있다. 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 전자부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 전자기기는, 예를 들면, 스마트폰(1100)일 수 있다. 스마트폰(1100)의 내부에는 마더보드(1110)가 수용되어 있으며, 이러한 마더보드(1110)에는 다양한 부품(1120)들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라 모듈(1130) 및/또는 스피커(1140)와 같이 마더보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 내부에 수용되어 있다. 부품(1120) 중 일부는 상술한 칩 관련부품일 수 있으며, 예를 들면, 부품 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 부품 패키지(1121)는 능동부품 및/또는 수동부품을 포함하는 전자부품이 표면실장 배치된 인쇄회로기판 형태일 수 있다. 또는, 부품 패키지(1121)는 능동부품 및/또는 수동부품이 내장된 인쇄회로기판 형태일 수도 있다. 한편, 전자기기는 반드시 스마트폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
인터포저를 포함하는 반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이하에서는, 도면을 참조하여 이러한 패키징 기술로 제조되는 인터포저를 포함하는 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
도 3은 BGA 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
반도체칩 중 그래픽스 프로세싱 유닛(GPU: Graphics Processing Unit)과 같은 어플리케이션 스페셔픽 집적회로(ASIC: Application Specific Integrated Circuit)는 칩 하나 하나의 가격이 매우 높기 때문에 높은 수율로 패키징을 진행하는 것이 매우 중요하다. 이러한 목적으로, 반도체칩의 실장 전에 수천 내지 수십 만개의 접속패드를 재배선할 수 있는 볼 그리드 어레이(BGA: Ball Grid Array) 기판(2210) 등을 먼저 준비하고, GPU(2220) 등의 고가의 같은 반도체칩을 후속적으로 BGA 기판(2210) 상에 표면 실장 기술(SMT: Surface Mounting Technology) 등으로 실장 및 패키징하고, 그 후 최종적으로 메인보드(2110) 상에 실장하고 있다.
한편, GPU(2220)의 경우 고대역폭 메모리(HBM: High Bandwidth Memory)와 같은 메모리(Memory)와의 신호 경로를 최소화하는 것이 필요하며, 이를 위하여 HBM(2240)과 같은 반도체칩을 인터포저(2230) 상에 실장한 후 패키징하고, 이를 GPU(2220)이 실장된 패키지 상에 패키지 온 패키지(POP: Package on Package) 형태로 적층하여 사용하는 것이 이용되고 있다. 다만, 이 경우 장치의 두께가 지나치게 두꺼워 지는 문제가 있으며, 신호 경로 역시 최소화하기에는 한계가 있다.
도 4는 실리콘 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
상술한 문제점을 해결하기 위한 방안으로, 실리콘 인터포저(2250) 상에 GPU(2220)와 같은 제1반도체칩과 HBM(2240)과 같은 제2반도체칩을 나란하게(Side-by-Side) 표면 실장한 후 패키징하는 인터포저 기술로 유기 인터포저를 포함하는 반도체 패키지(2310)를 제조하는 것을 고려해볼 수 있다. 이 경우 인터포저(2250)를 통하여 수천 내지 수십만개의 접속패드를 갖는 GPU(2220)와 HBM(2240)을 재배선할 수 있음은 물론이며, 이들을 최소한의 경로로 전기적으로 연결할 수 있다. 또한, 이러한 유기 인터포저를 포함하는 반도체 패키지(2310)를 다시 BGA 기판(2210) 등에 실장하여 재배선하면, 최종적으로 메인보드(2110)에 실장할 수 있다.
다만, 실리콘 인터포저(2250)의 경우 실리콘 관통 비아(TSV: Through Silicon Via) 등의 형성이 매우 까다로울 뿐 아니라, 제조 비용 역시 상당한바, 대면적화 및 저 코스트화에 불리하다.
도 5는 유기 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
상술한 문제점을 해결하기 위한 방안으로, 실리콘 인터포저(2250) 대신 유기 인터포저(2260)를 이용하는 것을 고려해볼 수 있다. 예컨대, 유기 인터포저(2260) 상에 GPU(2220)와 같은 제1반도체칩과 HBM(2240)과 같은 제2반도체칩을 나란하게 표면 실장한 후 패키징하는 인터포저 기술로 유기 인터포저를 포함하는 반도체 패키지(2320)를 제조하는 것을 고려해볼 수 있다. 이 경우 인터포저(2260)를 통하여 수천 내지 수십만개의 접속패드를 갖는 GPU(2220)와 HBM(2240)을 재배선할 수 있음은 물론이며, 이들을 최소한의 경로로 전기적으로 연결할 수 있다. 또한, 이러한 유기 인터포저를 포함하는 반도체 패키지(2310)를 다시 BGA 기판(2210) 등에 실장하여 재배선하면, 최종적으로 메인보드(2110)에 실장할 수 있다. 또한, 대면적화 및 저 코스트화에 유리하다.
다만, 유기 인터포저(2260)를 이용하는 경우 역시, 유기 인터포저(2260)에 반도체칩(2220, 2240)을 실장하고, 다시 이를 BGA 기판(2210)에 실장해야 하는바, 공정이 다소 복잡할 수 있으며, 패키징 수율이 저하될 우려가 있다.
연결 구조체를 포함하는 인쇄회로기판 및 반도체 패키지
도 6은 인쇄회로기판의 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 일례에 따른 인쇄회로기판(100A)은 제1절연재(111A)와 제1절연재(111A)에 배치되는 복수의 제1배선층(112A)과 제1절연재(111A)에 배치되는 복수의 제1비아층(113A)을 포함하는 기판 구조체(110A), 및 기판 구조체(110A)의 상측에 배치되며 제2절연재(121)와 제2절연재(121)에 배치되는 복수의 제2배선층(122)과 제2절연재(121)에 배치되는 한층 이상의 제2비아층(123)을 포함하는 연결 구조체(Interconnect Structure, 120A)를 포함한다.
이때, 연결 구조체(120A)는 제1 및 제2연결 영역(I1, I2)을 포함하며, 연결 구조체(120A) 내에서 제1 및 제2연결 영역(I1, I2)은 서로 이격되어 배치되며 서로 연결되지 않는다. 제1 및 제2연결 영역(I1, I2)은 각각 배선층과 비아층으로 구성될 수 있다. 예를 들면, 제1 및 제2연결 영역(I1, I2)은 복수의 제2배선층(122) 중 서로 다른 일부와 한층 이상의 제2비아층(123) 중 서로 다른 일부를 각각 포함할 수 있다.
이와 같이, 일례에 따른 인쇄회로기판(100A)은 서로 구분되는 복수의 연결 영역(I1, I2)을 포함하는바, 실장되는 반도체칩의 수가 많아질수록 누적되는 인터커넥트 관련 정합성의 문제를 해결할 수 있다. 또한, 이러한 구조의 연결 구조체(120A)가 기판 구조체(110A)의 상측에 배치되는바, 연결 구조체(120A)가 기판의 최외측 실장면을 제공할 수 있으며, 그 결과 반도체칩이 실장되는 프론트 면의 평탄도가 우수하여 패키징 수율의 개선에 효과적일 수 있다.
한편, 연결 구조체(120A)는 기판 구조체(110A)의 상측에 매립되는 형태로 배치될 수 있다. 예를 들면, 제2절연재(121)는 상면이 제1절연재(111A)의 상면으로부터 노출되되 하면 및 측면 각각의 적어도 일부가 제1절연재(111A)로 커버될 수 있다. 예를 들면, 제2절연재(121)는 제1절연재(111A)보다 평면 상에서의 면적, 예컨대 평면적이 더 작을 수 있다. 이 경우, 연결 구조체(120A)의 면적이 작아질 수 있는바, 수율 측면에서 보다 유리할 수 있다.
한편, 연결 구조체(120A)는 기판 구조체(110A) 대비하여 회로 밀집도가 더 높을 수 있다. 예를 들면, 복수의 제2배선층(122)에 포함되는 배선의 평균 피치는 복수의 제1배선층(112A)에 포함되는 배선의 평균 피치보다 더 작을 수 있다. 피치는 인쇄회로기판(100A)의 절단 단면을 주사현미경으로 촬영하여 측정할 수 있으며, 평균 피치는 임의의 다섯 지점에서 측정한 배선 사이의 피치의 평균 값일 수 있다. 또한, 복수의 제2배선층(122) 사이의 층간 평균 절연거리는 복수의 제1배선층(112A) 사이의 층간 평균 절연거리보다 더 작을 수 있다. 층간 절연거리 역시 인쇄회로기판(100A)의 절단 단면을 주사현미경으로 촬영하여 측정할 수 있으며, 층간 평균 절연거리는 임의의 다섯 지점에서 측정한 인접한 배선층 사이의 절연거리의 평균 값일 수 있다. 즉, 복수의 제2배선층(122)에 포함된 배선은 복수의 제1배선층(112A)에 포함된 배선보다 L/S(Line/Space)가 더 작은 고밀도 회로일 수 있다. 제한되지 않는 일례로, 제1 및 제2연결 영역(I1, I2) 각각에 포함된 배선은 라인/스페이스가 대략 2/2㎛ 정도일 수 있으나, 이에 한정되는 것은 아니다. 따라서, 다이-투-다이의 인터커넥션에 효과적일 수 있다.
한편, 연결 구조체(120A)는 ETS(Embedded Trace Substrate) 구조를 가질 수 있다. 예를 들면, 복수의 제2배선층(122) 중 최상측에 배치된 제2배선층(122)은 상면이 제2절연재(121)의 상면으로부터 노출되도록 제2절연재(121)의 상측에 매립될 수 있다. 이와 같이, 연결 구조체(120A)를 코어리스 기판 형태로 형성하는 경우, 보디 미세 피치로 배선 설계가 가능할 수 있다. 또한, 실리콘 브리지 대비하여 적은 비용으로 제조할 수 있으며, 공정도 보다 간단할 수 있다.
한편, 연결 구조체(120A)의 제2절연재(121)는 유기 절연물질을 포함할 수 있다. 예를 들면, 연결 구조체(120A)는 유기 브리지일 수 있다. 따라서, 기판 구조체(110A) 상측에 배치되더라도 실리콘 브리지와 달리 CTE 미스매치에 의한 신뢰성 문제가 거의 발생하지 않을 수 있다. 또한, 연결 구조체(120A) 형성을 위한 공정 난이도 및 원가도 낮출 수 있다. 미세회로 형성을 위하여 유기 절연물질로는 감광성 절연물질(PID: Photo Image-able Dielectric)을 이용할 수 있으나, 이에 한정되는 것은 아니다.
이하에서는 도면을 참조하여 일례에 따른 인쇄회로기판(100A)의 구성요소에 대하여 보다 자세히 설명한다.
기판 구조체(110A)는 제1절연재(111A), 제1절연재(111A)에 배치되는 복수의 제1배선층(112A), 및 제1절연재(111A)에 배치되는 복수의 제1비아층(113A)을 포함한다. 필요에 따라서는, 제1절연재(111A)의 하측에 배치되며, 복수의 제1배선층(112A) 중 최하측 배선층(112d)의 적어도 일부를 각각 오픈시키는 복수의 개구를 갖는 패시베이션층(114)을 더 포함할 수 있다. 한편, 기판 구조체(110A)는 코어리스 기판 구조로 도시되었으나, 반드시 이에 한정되는 것은 아니며, 코어 기판 구조에도 적용될 수 있다.
제1절연재(111A)는 연결 구조체(120A)를 커버하는 제1절연층(111a), 제1절연층(111a)의 하측에 적층된 복수의 제2절연층(111b), 및 복수의 제2절연층(111b)의 하측에 적층된 복수의 제3절연층(111c)을 포함할 수 있다. 복수의 제2절연층(111b) 및 복수의 제3절연층(111c)의 층 수는 특별히 한정되지 않으며, 도면에 도시한 것 보다 많을 수도 있고, 더 적을 수도 있다. 이들은 서로 경계가 구분될 수도 있고, 필요에 따라서는 경계가 구분되지 않을 수도 있다. 예를 들면, 서로 실질적으로 동일한 절연물질을 포함하는 절연층은 경계가 모호할 수 있으나, 서로 다른 절연물질을 포함하는 절연층은 경계가 보다 쉽게 구분될 수 있다. 다만, 반드시 이에 한정되는 것은 아니며, 절연물질과 무관하게 경계가 분명할 수도 있다.
제1절연층(111a), 복수의 제2절연층(111b), 및 복수의 제3절연층(111c)은 각각 절연물질을 포함할 수 있다. 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 실리카 등의 무기필러와 혼합된 재료, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, ABF(Ajinomoto Build-up Film), 프리프레그(Prepreg) 등이 사용될 수 있으나, 이에 한정되는 것은 아니다. 제한되지 않는 일례로써, 제1절연층(111a)과 복수의 제2절연층(111b)은 각각 ABF를 포함할 수 있고, 복수의 제3절연층(111c)은 각각 프리프레그를 포함할 수 있으나, 이에 한정되는 것은 아니다. 제1절연층(111a)은 제2절연재(121)와 함께 인쇄회로기판(100A)의 최외측 실장면을 제공할 수 있다. 복수의 제2절연층(111b) 및 복수의 제3절연층(111c)은 기판 구조체(100A)에 빌드업 절연층을 제공할 수 있다. 복수의 제3절연층(111c)은 기판 구조체(100A)에 보다 우수한 강성을 부여할 수 있다.
제1절연층(111a)과 복수의 제2절연층(111b)은 서로 실질적으로 동일한 절연재료를 포함할 수 있다. 실질적으로 동일한 절연재료는 같은 동일한 상품명의 절연재료를 이용하는 경우일 수 있다. 반면, 복수의 제3절연층(111c)은 이들과 다른 절연재료를 포함할 수 있다. 예를 들면, 복수의 제3절연층(111c)은 각각 유리섬유 등의 심재를 포함하는 반면, 복수의 제2절연층(111b) 각각과 제1절연층(111a)은 유리섬유 등의 심재를 포함하지 않을 수 있다. 제한되지 않는 일례로써, 복수의 제3절연층(111c)은 각각 복수의 제2절연층(111b) 각각과 제1절연층(111a)보다 엘라스틱 모듈러스가 더 클 수 있다. 엘라스틱 모듈러스는 응력과 변형의 비를 의미하며, 측정 방법으로는, 예를 들면, JIS C-6481, KS M 3001, KS M 527-3, ASTM D882 등에 명시된 표준 인장시험을 통해 측정할 수 있으나, 이에 한정되는 것은 아니다.
복수의 제1배선층(112A)은 제1절연층(111a)의 상측에 매립되며 상면이 제1절연층(111a)의 상면으로부터 노출되는 제1-1배선층(112a), 제1절연층(111a)의 하면 상에 배치되는 제1-2배선층(112b), 복수의 제2절연층(111b) 각각의 하면 상에 배치되는 복수의 제1-3배선층(112c), 및 복수의 제3절연층(111c) 각각의 하면 상에 배치되는 복수의 제1-4배선층(112d)을 포함할 수 있다. 제1-1배선층(112a)은 제2절연재(121) 주위에 배치될 수 있다. 복수의 제1-3배선층(112c) 및 복수의 제1-4배선층(112d)의 층 수는 특별히 한정되지 않으며, 도면에 도시한 것 보다 많을 수도 있고, 더 적을 수도 있다.
제1-1배선층(112a), 제1-2배선층(112b), 복수의 제1-3배선층(112c), 및 복수의 제1-4배선층(112D)은 각각 금속물질을 포함할 수 있다. 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 사용할 수 있다. 제1-1배선층(112a은 전해 도금층(또는 전기동)을 포함할 수 있다. 제1-2배선층(112b), 복수의 제1-3배선층(112c), 및 복수의 제1-4배선층(112D)은 각각 무전해 도금층(또는 화학동)과 전해 도금층(또는 전기동)을 포함할 수 있다. 필요에 따라서는, 동박을 더 포함할 수 있다. 제1-1배선층(112a), 제1-2배선층(112b), 복수의 제1-3배선층(112c), 및 복수의 제1-4배선층(112D)은 각각 해당 층의 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 여기서, 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함할 수 있다. 이들 패턴은 각각 라인(line) 패턴, 플레인(Plane) 패턴 및/또는 패드(Pad) 패턴을 포함할 수 있다. 제1-1배선층(112a)의 노출되는 상면 상에는 표면처리층이 형성될 수 있다.
복수의 제1비아층(113A)은 제1절연층(111a)을 관통하며 제1-1배선층(112a)과 제1-2배선층(112b)을 전기적으로 연결하는 제1-1비아층(113a), 복수의 제2절연층(111b) 각각을 관통하며 제1-2배선층(112b)과 복수의 제1-3배선층(112c) 각각을 전기적으로 연결하는 제1-2비아층(113b), 및 복수의 제3절연층(111c) 각각을 관통하며 복수의 제1-3배선층(112c) 중 최하측 배선층(112c)과 복수의 제1-4배선층(112d) 각각을 전기적으로 연결하는 제1-3비아층(113c)을 포함할 수 있다. 제1-1비아층(113a)은 제2절연재(121) 주위에 배치될 수 있다. 복수의 제1-2비아층(113b) 및 복수의 제1-3비아층(113c)의 층 수는 특별히 한정되지 않으며, 도면에 도시한 것 보다 많을 수도 있고, 더 적을 수도 있다.
제1-1비아층(113a), 복수의 제1-2비아층(113b), 및 복수의 제1-3비아층(113c)은 각각 금속물질을 포함할 수 있다. 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 사용할 수 있다. 제1-1비아층(113a), 복수의 제1-2비아층(113b), 및 복수의 제1-3비아층(113c)은 각각 무전해 도금층(또는 화학동)과 전해 도금층(또는 전기동)을 포함할 수 있다. 제1-1비아층(113a), 복수의 제1-2비아층(113b), 및 복수의 제1-3비아층(113c)은 각각 해당 층의 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 비아, 파워 비아, 신호 비아 등을 포함할 수 있다. 제1-1비아층(113a), 복수의 제1-2비아층(113b), 및 복수의 제1-3비아층(113c)은 각각의 비아는 비아홀이 금속물질로 채워진 필드 타입일 수 있으나, 이에 한정되는 것은 아니며, 비아홀의 벽면을 따라서 금속물질이 배치된 컨포멀 타입일 수도 있다. 제1-1비아층(113a), 복수의 제1-2비아층(113b), 및 복수의 제1-3비아층(113c)은 각각의 비아는 단면 상에서 상면의 폭이 하면의 폭보다 좁은 테이퍼진 형태를 가질 수 있으며, 모두 동일한 방향의 테이퍼 형태일 수 있다.
패시베이션층(114)은 기판 구조체(110A의 최하측에 배치되어, 기판 구조체(110A)의 내부 구성요소를 보호할 수 있다. 패시베이션층(114)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 솔더레지스트(Solder Resist)가 사용될 수 있다. 다만, 이에 한정되는 것은 아니며, ABF 등이 사용될 수도 있다.
연결 구조체(120A)는 제2절연재(121), 제2절연재(121)에 배치되는 복수의 제2배선층(122), 및 제2절연재(121)에 배치되는 한층 이상의 제2비아층(123)을 포함한다. 연결 구조체(120A)는 실리콘 다이옥사이드를 절연바디로 하며 증착공정 등을 통하여 회로층을 형성하여 제조되는 실리콘 브리지, 유기 절연재료를 절연바디로 하며 도금공정 등을 통하여 회로층을 형성하여 제조되는 유기 브리지 등일 수 있으며, 바람직하게는 상술한 바와 같이 유기 브리지일 수 있으나, 반드시 이에 한정되는 것은 아니다.
제2절연재(121)는 연결 구조체(120A의 바디를 제공할 수 있다. 제2절연재(121)는 절연물질을 포함할 수 있으며, 이때 절연물질은 감광성 절연물질(PID)일 수 있다. 제2절연재(121)의 재료로 감광성 절연물질(PID)을 사용하는 경우, 제2절연재(121)의 두께를 최소화할 수 있으며, 포토 비아홀을 형성할 수 있는바, 복수의 제2배선층(122)과 한층 이상의 제2비아층(123)을 용이하게 고밀도로 설계할 수 있다. 다만, 재료가 이에 한정되는 것은 아니며, 그 외에도 ABF 등의 다른 유기 절연물질이 사용될 수 있다. 제2절연재(121)는 복수의 절연층을 포함할 수 있으며, 복수의 절연층의 층수는 특별히 제한되지 않는다. 복수의 절연층은 서로 경계가 구분될 수도 있고, 불확실할 수도 있다.
복수의 제2배선층(122)은 다이-투-다이의 인터커넥션 경로를 제공할 수 있다. 복수의 제2배선층(122)은 해당 층의 설계에 따라서 다양한 기능을 수행할 수 있으며, 적어도 신호 패턴을 포함할 수 있다. 복수의 제2배선층(122)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속물질을 포함할 수 있다. 최상측의 제2배선층(122)은 전해 도금층(또는 전기동)을 포함할 수 있으며, 나머지 제2배선층(122)은 각각 무전해 도금층(또는 화학동)과 전해 도금층(또는 전기동)을 포함할 수 있다. 복수의 제2배선층(122)의 층수 역시 특별히 제한되지 않는다. 최상측 제2배선층(122)의 노출되는 상면에는 표면처리층이 형성될 수 있다.
한층 이상의 제2비아층(123)은 서로 다른 층에 형성된 복수의 제2배선층(122)을 전기적으로 연결시킬 수 있으며, 그 결과 연결 구조체(120A) 내에 전기적 경로를 제공할 수 있다. 한층 이상의 제2비아층(123)은 해당 층의 설계 디자인에 따라서 다양한 기능을 수행할 수 있으며, 적어도 신호 비아를 포함할 수 있다. 한층 이상의 제2비아층(123) 각각의 비아는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속물질을 포함할 수 있다. 이들은 각각 무전해 도금층(또는 화학동)과 전해 도금층(또는 전기동)을 포함할 수 있다. 한층 이상의 제2비아층(123) 각각의 비아는 비아홀이 금속물질로 채워진 필드 타입일 수 있으나, 이에 한정되는 것은 아니며, 비아홀의 벽면을 따라서 금속물질이 배치된 컨포멀 타입일 수도 있다. 한층 이상의 제2비아층(123) 각각의 비아는 단면 상에서 상면의 폭이 하면의 폭보다 좁은 테이퍼진 형태를 가질 수 있으며, 모두 동일한 방향의 테이퍼 형태일 수 있다. 한층 이상의 제2비아층(123)의 층수 역시 특별히 제한되지 않는다.
도 7a 내지 도 7h는 도 6의 인쇄회로기판의 제조 일례를 개략적으로 나타낸 공정도다.
도 7a를 참조하면, 제1캐리어(210)를 준비한다. 제1캐리어(210)는 글래스 캐리어일 수 있으나, 이에 한정되는 것은 아니다.
도 7b를 참조하면, 제1캐리어(210) 상에 코어리스 공정을 이용하여 제2절연재(121)와 복수의 제2배선층(122)과 복수의 제2비아층(123)을 포함하는 ETS 구조의 연결 구조체(120A)의 전구체를 형성한다. 전구체 상에는 제1절연층(111a)의 제1전구체(111a-1)가 배치되어 복수의 제2배선층(122) 등을 보호할 수 있다.
도 7c를 참조하면, 소잉 공정을 이용하여 연결 구조체(120A)의 전구체를 적절한 크기로 절단하여 연결 구조체(120A)를 형성한다. 이후, 제1캐리어(210)로부터 연결 구조체(120A)를 분리한다.
도 7d를 참조하면, 제2캐리어(220)를 준비한다. 제2캐리어(220)는 유기 캐리어일 수 있으며, 양면에 동박(M)이 배치될 수 있다. 그 후, 동박(M) 상에 제1-1배선층(112a)을 도금 공정으로 형성하고, 제1절연층(111a)의 제2전구체(111a-2)로 매립하며, 제1절연층(111a)의 제2전구체(111a-2)에 캐비티(h)를 형성한다. 그 후, 미리 제조한 연결 구조체(120A)를 캐비티(h)에 맞춰 배치한다. 필요에 따라서는, 제1절연층(111a) 형성을 위한 추가적인 절연층이 더 형성될 수 있다.
도 7e를 참조하면, 제1절연층(111a)에 비아홀을 가공하고, 도금 공정을 진행하여, 제1-2배선층(112b)과 제1-1비아층(113a)을 형성한다.
도 7f를 참조하면, 제1절연층(111a) 상에 복수의 제2절연층(111b)과 복수의 제3절연층(111c)을 적층하며, 또한 복수의 제2절연층(111b)과 복수의 제3절연층(111c) 각각에 비아홀 가공 및 도금 공정을 진행하여 복수의 제1-3배선층(112c), 복수의 제1-4배선층(112d), 복수의 제1-2비아층(113b), 및 복수의 제1-3비아층(113c)을 형성한다. 그 후, 필요에 따라서 솔더레지스트 도포 또는 ABF 적층 등으로 최외측에 패시베이션층(114)을 형성하고, 포토리소그래피 공정 또는 레이저 가공 등으로 패시베이션층(114)에 복수의 개구를 형성한다. 일련의 과정을 통하여, 동박(M) 상에 기판 구조체(110A)가 형성될 수 있다.
도 7g를 참조하면, 제2캐리어(220)로부터 동박(M)을 분리한다. 분리된 동박(M) 상에는 연결 구조체(120A) 및 이를 매립하는 기판 구조체(110A)가 배치되어 있을 수 있다.
도 7h를 참조하면, 에칭 공정 등으로 동박(M)을 제거한다. 일련의 과정을 통하여, 상술한 일례에 따른 인쇄회로기판(100A)이 제조될 수 있다. 다만, 이는 하나의 제조 일례에 불과하며, 상술한 일례에 따른 인쇄회로기판(100A)이 이와 다른 공정으로도 제조될 수도 있음은 물론이다.
이와 같이, 글래스 캐리어를 이용하여 미세 배선층을 먼저 형성하고, 이를 유기 캐리어에 그대로 트랜스퍼 한 후, 그 위에 기판 자재를 형성함으로써, 라인 청정도에 따른 오염과 기판 핸들링 상의 이슈를 효과적으로 해결할 수 있다.
그 외에 다른 내용, 예를 들면, 상술한 일례에 따른 인쇄회로기판(100A)에서 설명한 내용은 모순되지 않는 이상 이에도 적용될 수 있으며, 이에 대한 중복되는 내용의 설명은 생략한다.
도 8은 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 일례에 따른 반도체 패키지(500A) 상술한 일례에 따른 인쇄회로기판(100A), 인쇄회로기판(100A) 상에 실장되는 제1반도체칩(131), 인쇄회로기판(100A) 상에 실장되며 제1연결 영역(I1)을 통하여 제1반도체칩(131)과 전기적으로 연결되는 제2반도체칩(132), 및 인쇄회로기판(100A) 상에 실장되며 제2연결 영역(I2)을 통하여 제1반도체칩(131)과 전기적으로 연결되는 제3반도체칩(133)을 포함한다. 제1 내지 제3반도체칩(131, 132, 133)은 각각 제1 내지 제3범프(131B, 132B, 133B)를 통하여 인쇄회로기판(100A)에 실장될 수 있다. 제1 내지 제3반도체칩(131, 132, 133)은 몰딩재(140)로 커버될 수 있다.
제1 내지 제3반도체칩(131, 132, 133)은 각각 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit) 다이(Die)를 포함할 수 있다. 이때 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, 어플리케이션 프로세서(예컨대, AP), 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 일 수 있으나, 이에 한정되는 것은 아니며, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리, HBM(High Bandwidth Memory) 등의 메모리 칩, 또는 PMIC(Power Management IC)와 같은 다른 종류일 수도 있음은 물론이다. 예를 들면, 제1반도체칩(131)는 GPU 등의 로직 칩을 포함할 수 있고, 제2 및 제3반도체칩(132, 133)은 HBM 등의 메모리 칩을 포함할 수 있다. 또는, 제1 내지 제3반도체칩(131, 132, 133)은 다이 스플릿에 의하여 분할되어 서로 다른 코어를 가지는 분할된 로직 칩일 수도 있다.
제1 내지 제3반도체칩(131, 132, 133)은 각각 액티브 웨이퍼를 기반으로 형성된 것일 수 있으며, 이 경우 각각의 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 각각의 바디에는 접속패드가 형성될 수 있으며, 접속패드는 알루미늄(Al), 구리(Cu) 등의 도전성 물질을 포함할 수 있다. 제1 내지 제3반도체칩(131, 132, 133)은 베어 다이(bare die)일 수 있으며, 이 경우 접속패드 상에는 금속범프가 배치될 수 있다. 제1 내지 제3반도체칩(131, 132, 133)은 패키지드 다이(packaged die)일 수도 있으며, 이 경우 접속패드 상에 추가로 재배선층이 형성되고, 재배선층 상에 금속범프가 배치될 수 있다.
제1 내지 제3반도체칩(131, 132, 133)은 제1 내지 제3범프(131B, 132B, 133B) 를 통하여 인쇄회로기판(100A)에 실장될 수 있다. 예를 들면, 제1반도체칩(131)은 제1범프(131B)를 통하여 연결 구조체(120A)의 제1 및 제2연결 영역(I1, I2)에 포함된 최상측의 제2배선층(122)과 전기적으로 연결될 수 있다. 또한, 제2반도체칩(132)은 제2범프(132B)를 통하여 연결 구조체(120A)의 제1연결 영역(I1)에 포함된 최상측의 제2배선층(122) 및 기판 구조체(110A)의 좌측 제1-1배선층(112a)과 전기적으로 연결될 수 있다. 또한, 제3반도체칩(133)은 제3범프(133B)를 통하여 연결 구조체(120A)의 제2연결 영역(I2)에 포함된 최상측의 제2배선층(122) 및 기판 구조체(110A)의 우측 제1-1배선층(112a)과 전기적으로 연결될 수 있다.
제1 내지 제3범프(131B, 132B, 133B)는 각각 저융점 금속, 예를 들면, 주석(Sn)-알루미늄(Al)-구리(Cu) 등의 솔더 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 제1 내지 제3범프(131B, 132B, 133B)는 각각 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이에 한정되는 것은 아니다.
몰딩재(140)는 제1 내지 제3반도체칩(131, 132, 133)을 보호할 수 있다. 몰딩재(140)의 재료는 특별히 한정되지 않으며, EMC(Epoxy Molding Compound)와 같은 공지의 몰딩재가 사용될 수 있다.
그 외에 다른 내용, 예를 들면, 상술한 일례에 따른 인쇄회로기판(100A)에서 설명한 내용은 모순되지 않는 이상 이에도 적용될 수 있으며, 이에 대한 중복되는 내용의 설명은 생략한다.
도 9는 인쇄회로기판의 다른 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 인쇄회로기판(100B)은 일례에 따른 인쇄회로기판(100A)과 유사하게 제1절연재(111B)와 제1절연재(111B)에 배치되는 복수의 제1배선층(112B)과 제1절연재(111B)에 배치되는 복수의 제1비아층(113B)을 포함하는 기판 구조체(110B), 및 기판 구조체(110B)의 상측에 배치되며 제2절연재(121)와 제2절연재(121)에 배치되는 복수의 제2배선층(122)과 제2절연재(121)에 배치되는 한층 이상의 제2비아층(123)을 포함하는 연결 구조체(120B)를 포함한다.
다만, 연결 구조체(120B)는 기판 구조체(110B)의 상측에 적층되는 형태로 배치될 수 있다. 따라서, 제1절연층(111a), 제1-1배선층(112a), 제1-2배선층(112b), 및 제1-1비아층(113a)이 생략될 수 있다. 예를 들면, 제2절연재(121)는 하면의 적어도 일부가 제1절연재(111B)로 커버되되 측면이 제1절연재(111B)의 측면으로부터 노출될 수 있다. 예를 들면, 제1절연재(111A)와 제2절연재(121)는 평면 상에서의 면적, 예컨대 평면적이 실질적으로 동일할 수 있다. 평면적이 실질적으로 동일하다는 것은, 오차 범위 내에서 동일한 것을 의미하는 것으로, 완전히 평면적이 동일한 경우뿐만 아니라, 대략 평면적이 동일한 경우를 포함할 수 있다. 이 경우, 연결 구조체(120B)의 제2절연재(121)가 반도체칩이 실장되는 최외측 실장면을 단독으로 제공할 수 있는바, 프론트 면의 평단도가 보다 우수할 수 있으며, 따라서 패키징 수율의 개선에 보다 효과적일 수 있다.
또한, 연결 구조체(120B)는 제3 내지 제5연결 영역(I3, I4, I5)를 더 포함할 수 있으며, 연결 구조체(120B) 내에서 제1 내지 제5연결 영역(I1, I2, I3, I4, I5)은 서로 이격되어 배치되며 서로 연결되지 않을 수 있다. 제1 내지 제5연결 영역(I1, I2, I3, I4, I5)은 각각 배선층과 비아층으로 구성될 수 있다. 예를 들면, 제1 내지 제5연결 영역(I1, I2, I3, I4, I5)은 복수의 제2배선층(122) 중 서로 다른 일부와 한층 이상의 제2비아층(123) 중 서로 다른 일부를 각각 포함할 수 있다. 이 경우, 서로 구분되는 복수의 연결 영역(I1, I2, I3, I4, I5)을 통하여 반도체칩 사이의 전기적 연결 및 반도체칩과 기판 구조체(110B) 사이의 전기적 연결을 동시에 해결할 수 있으며, 따라서 인터커넥트 관련 정합성의 문제를 보다 효과적으로 해결할 수 있다.
그 외에 다른 내용, 예를 들면, 상술한 일례에 따른 인쇄회로기판(100A)에서 설명한 내용은 모순되지 않는 이상 이에도 적용될 수 있으며, 이에 대한 중복되는 내용의 설명은 생략한다.
도 10a 내지 도 10h는 도 9의 인쇄회로기판의 제조 일례를 개략적으로 나타낸 공정도다.
도 10a를 참조하면, 제1캐리어(210)를 준비한다.
도 10b를 참조하면, 제1캐리어(210) 상에 코어리스 공정을 이용하여 제2절연재(121)와 복수의 제2배선층(122)과 복수의 제2비아층(123)을 포함하는 ETS 구조의 연결 구조체(120B)의 전구체를 형성한다. 연결 구조체(120B)의 전구체 상에는 복수의 제2절연층(111b) 중 일부가 배치되어 복수의 제2배선층(122) 등을 보호할 수 있다.
도 10c를 참조하면, 소잉 공정을 이용하여 연결 구조체(120B)의 전구체를 적절한 크기로 절단하여 연결 구조체(120B)를 형성한다. 이후, 제1캐리어(210)로부터 연결 구조체(120B)를 분리한다.
도 10d를 참조하면, 제2캐리어(220)를 준비한다. 그 후, 동박(M) 상에 미리 제조한 연결 구조체(120B)를 배치한다.
도 10e를 참조하면, 제2절연층(111b)에 비아홀을 가공하고, 도금 공정을 진행하여, 제1-3배선층(112c)과 제1-2비아층(113b)을 형성한다.
도 10f를 참조하면, 제1절연층(111a) 상에 복수의 제2절연층(111b)과 복수의 제3절연층(111c)을 더 적층하며, 또한 복수의 제2절연층(111b)과 복수의 제3절연층(111c) 각각에 비아홀 가공 및 도금 공정을 진행하여 복수의 제1-3배선층(112c), 복수의 제1-4배선층(112d), 복수의 제1-2비아층(113b), 및 복수의 제1-3비아층(113c)을 더 형성한다. 그 후, 필요에 따라서 솔더레지스트 도포 또는 ABF 적층 등으로 최외측에 패시베이션층(114)을 형성하고, 포토리소그래피 공정 또는 레이저 가공 등으로 패시베이션층(114)에 복수의 개구를 형성한다. 일련의 과정을 통하여, 연결 구조체(120B) 상에 기판 구조체(110B)가 형성될 수 있다.
도 10g를 참조하면, 제2캐리어(220)로부터 동박(M)을 분리한다. 분리된 동박(M) 상에는 연결 구조체(120B) 및 연결 구조체(120B) 상에 적층된 기판 구조체(110B)가 배치되어 있을 수 있다.
도 10h를 참조하면, 에칭 공정 등으로 동박(M)을 제거한다. 일련의 과정을 통하여, 상술한 다른 일례에 따른 인쇄회로기판(100B)이 제조될 수 있다. 다만, 이는 하나의 제조 일례에 불과하며, 상술한 다른 일례에 따른 인쇄회로기판(100B)이 이와 다른 공정으로도 제조될 수도 있음은 물론이다.
그 외에 다른 내용, 예를 들면, 상술한 일례에 따른 인쇄회로기판(100A), 상술한 다른 일례에 따른 인쇄회로기판(100B), 및 상술한 일례에 따른 인쇄회로기판(100A)의 제조 일례에서 설명한 내용은 모순되지 않는 이상 이에도 적용될 수 있으며, 이에 대한 중복되는 내용의 설명은 생략한다.
도 11은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(500B) 상술한 다른 일례에 따른 인쇄회로기판(100B), 인쇄회로기판(100B) 상에 실장되며 제3연결 영역(I3)을 통하여 기판 구조체(110B)와 전기적으로 연결되는 제1반도체칩(131), 인쇄회로기판(100B) 상에 실장되며 제1연결 영역(I1)을 통하여 제1반도체칩(131)과 전기적으로 연결되며 제4연결 영역(I4)을 통하여 기판 구조체(110B)와 전기적으로 연결되는 제2반도체칩(132), 및 인쇄회로기판(100B) 상에 실장되며 제2연결 영역(I2)을 통하여 제1반도체칩(131)과 전기적으로 연결되며 제5연결 영역(I5)을 통하여 기판 구조체(110B)와 전기적으로 연결되는 제3반도체칩(133)을 포함한다. 제1 내지 제3반도체칩(131, 132, 133)은 각각 제1 내지 제3범프(131B, 132B, 133B)를 통하여 인쇄회로기판(100B)에 실장될 수 있다. 제1 내지 제3반도체칩(131, 132, 133)은 몰딩재(140)로 커버될 수 있다.
이와 같이, 다른 일례에 따른 반도체 패키지(500B)에서는 제1 내지 제3반도체칩(131, 132, 133)이 각각 연결 구조체(120B)의 제3 내지 제5연결 영역(I3, I4 ,I5)를 통하여 기판 구조체(110B)의 복수의 제1배선층(112B)의 서로 다른 일부와 각각 전기적으로 연결될 수 있다.
그 외에 다른 내용, 예를 들면, 상술한 일례에 따른 인쇄회로기판(100A), 상술한 다른 일례에 따른 인쇄회로기판(100B), 및 상술한 일례에 따른 반도체 기판(500A)에서 설명한 내용은 모순되지 않는 이상 이에도 적용될 수 있으며, 이에 대한 중복되는 내용의 설명은 생략한다.
본 개시에서 단면 상에서의 의미는 대상물을 수직하게 절단하였을 때의 단면 형상, 또는 대상물을 사이드-뷰로 보았을 때의 단면 형상을 의미할 수 있다. 또한, 평면 상에서의 의미는 대상물을 수평하게 절단 하였을 때의 형상, 또는 대상물을 탑-뷰 또는 바텀-뷰로 보았을 때의 평면 형상일 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 유기 인터포저를 포함하는 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기
1010: 메인보드
1020: 칩 관련부품
1030: 네트워크 관련부품
1040: 기타부품
1050: 카메라
1060: 안테나
1070: 디스플레이
1080: 배터리
1090: 신호라인
1100: 스마트폰
1110: 마더보드
1120: 부품
1121: 부품 패키지
1130: 카메라 모듈
1140: 스피커
2110: 메인보드
2210: BGA 기판
2220, 2240: 반도체칩
2230: 인터포저
2250: 실리콘 인터포저
2260: 유기 인터포저
2310, 2320: 인터포저를 포함하는 반도체 패키지
500A, 500B: 반도체 패키지
100A, 100B: 인쇄회로기판
110A, 110B: 기판 구조체
111A: 제1절연재
111a: 제1절연층
111b: 제2절연층
111c: 제3절연층
112A, 112B: 제1배선층
112a: 제1-1배선층
112b: 제1-2배선층
112c: 제1-3배선층
112d: 제1-4배선층
113A, 113B: 제1비아층
113a: 제1-1비아층
113b: 제1-2비아층
113c: 제1-3비아층
114: 패시베이션층
120A, 120B: 연결 구조체
121: 제2절연재
122: 제2배선층
123: 제2비아층
131: 제1반도체칩
132: 제2반도체칩
133: 제3반도체칩
131B: 제1범프
132B: 제2범프
133B: 제3범프
140: 몰딩재

Claims (19)

  1. 제1절연재, 상기 제1절연재에 배치되는 복수의 제1배선층, 및 상기 제1절연재에 배치되는 복수의 제1비아층을 포함하는 기판 구조체; 및
    제2절연재, 상기 제2절연재에 배치되는 복수의 제2배선층, 및 상기 제2절연재에 배치되는 한층 이상의 제2비아층을 포함하는 연결 구조체; 를 포함하며,
    상기 연결 구조체는 상기 기판 구조체의 상측에 배치되며,
    상기 연결 구조체는 제1 및 제2연결 영역을 포함하며,
    상기 연결 구조체 내에서 상기 제1 및 제2연결 영역은 서로 이격되어 배치되는,
    인쇄회로기판.
  2. 제 1 항에 있어서,
    상기 제1 및 제2연결 영역은 상기 복수의 제2배선층 중 서로 다른 일부 및 상기 한층 이상의 제2비아층 중 서로 다른 일부를 각각 포함하는,
    인쇄회로기판.
  3. 제 1 항에 있어서,
    상기 연결 구조체는 제3 내지 제5연결 영역을 더 포함하며,
    상기 연결 구조체 내에서 상기 제1 내지 제5연결 영역은 서로 이격되어 배치되는,
    인쇄회로기판.
  4. 제 3 항에 있어서,
    상기 제1 내지 제5연결 영역은 상기 복수의 제2배선층 중 서로 다른 일부 및 상기 한층 이상의 제2비아층 중 서로 다른 일부를 각각 포함하는,
    인쇄회로기판.
  5. 제 1 항에 있어서,
    상기 복수의 제2배선층에 포함되는 배선의 평균 피치는 상기 복수의 제1배선층에 포함되는 배선의 평균 피치보다 더 작은,
    인쇄회로기판.
  6. 제 5 항에 있어서,
    상기 복수의 제2배선층 사이의 층간 평균 절연거리는 상기 복수의 제1배선층 사이의 층간 평균 절연거리보다 더 작은,
    인쇄회로기판.
  7. 제 1 항에 있어서,
    상기 복수의 제2배선층 중 최상측에 배치된 제2배선층은 상면이 상기 제2절연재의 상면으로부터 노출되도록 상기 제2절연재의 상측에 매립되는,
    인쇄회로기판.
  8. 제 1 항에 있어서,
    상기 제2절연재는 상면이 상기 제1절연재의 상면으로부터 노출되되 하면 및 측면 각각의 적어도 일부가 상기 제1절연재로 커버되는,
    인쇄회로기판.
  9. 제 8 항에 있어서,
    상기 제2절연재는 상기 제1절연재보다 작은 평면적을 가지는,
    인쇄회로기판.
  10. 제 8 항에 있어서,
    상기 복수의 제1배선층 중 최상측에 배치되는 제1배선층 및 상기 복수의 제1비아층 중 최상측에 배치되는 제1비아층은 상기 제2절연재 주위에 배치되며,
    상기 복수의 제1배선층 중 최상측에 배치되는 제1배선층은 상면이 상기 제1절연재의 상면으로부터 노출되도록 상기 제1절연재의 상측에 매립되는,
    인쇄회로기판.
  11. 제 1 항에 있어서,
    상기 제2절연재는 하면의 적어도 일부가 상기 제1절연재로 커버되되 측면이 상기 제1절연재로부터 노출되는,
    인쇄회로기판.
  12. 제 11 항에 있어서,
    상기 제1 및 제2절연재는 실질적으로 동일한 평면적을 가지는,
    인쇄회로기판.
  13. 제 1 항에 있어서,
    상기 제1절연재는 상측에 적층된 복수의 제1절연층 및 하측에 적층된 복수의 제2절연층을 포함하며,
    상기 복수의 제1 및 제2절연층은 서로 다른 절연재료를 포함하는,
    인쇄회로기판.
  14. 제 13 항에 있어서,
    상기 제2절연층 각각은 상기 제1절연층 각각보다 엘라스틱 모듈러스가 더 큰,
    인쇄회로기판.
  15. 제 1 항에 있어서,
    상기 연결 구조체 내에서 상기 제1 및 제2연결 영역은 서로 연결되지 않는,
    인쇄회로기판.
  16. 기판 구조체 및 상기 기판 구조체의 상측에 배치되는 연결 구조체를 포함하며, 상기 연결 구조체는 각각 배선층과 비아층으로 구성되는 제1 및 제2연결 영역을 포함하며, 상기 연결 구조체 내에서 상기 제1 및 제2연결 영역은 서로 이격되어 배치되는 인쇄회로기판;
    상기 인쇄회로기판 상에 실장되는 제1반도체칩;
    상기 인쇄회로기판 상에 실장되며, 상기 제1연결 영역을 통하여 상기 제1반도체칩과 연결되는 제2반도체칩; 및
    상기 인쇄회로기판 상에 실장되며, 상기 제2연결 영역을 통하여 상기 제1반도체칩과 연결되는 제3반도체칩; 을 포함하는,
    반도체 패키지.
  17. 제 16 항에 있어서,
    상기 연결 구조체는 제3 내지 제5연결 영역을 더 포함하며,
    상기 연결 구조체 내에서 상기 제1 내지 제5연결 영역은 서로 이격되어 배치되는,
    반도체 패키지.
  18. 제 17 항에 있어서,
    상기 기판 구조체는 복수의 배선층과 복수의 비아층을 포함하며,
    상기 제1 내지 제3반도체칩은 상기 제3 내지 제5연결 영역을 통하여 상기 기판 구조체의 복수의 배선층의 서로 다른 일부와 각각 연결되는,
    반도체 패키지.
  19. 제 16 항에 있어서,
    상기 연결 구조체는 상기 제1 내지 제3반도체칩이 실장되는 상기 인쇄회로기판의 최외측 실장면을 제공하는,
    반도체 패키지.
KR1020220168140A 2022-03-14 2022-12-05 인쇄회로기판 및 이를 포함하는 반도체 패키지 KR20230134412A (ko)

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US17/954,603 US20230292439A1 (en) 2022-03-14 2022-09-28 Printed circuit board and a semiconductor package including the same

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