TW201931775A - 用於三倍頻的裝置與方法 - Google Patents

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Abstract

一用於三倍頻的裝置包含一相位內插電路用以接收一四相信號並且輸出一六相信號，以及一總和網路用以接收六相信號並且輸出一二相信號。六相信號之一第一相位、一第三相位以及一第五相位被相加以產生二相信號之一第二相位，六相信號之一第二相位、一第四相位以及一第六相位被相加以產生二相信號之一第一相位。

Description

用於三倍頻的裝置與方法
本發明關於一種三倍頻器。
如第1圖所繪示，一習知技術的三倍頻器100接收一輸入信號Sin以及輸出一輸出信號Sout。三倍頻器100包含一非線性電路101用以接收輸入信號Sin並且輸出一中間信號Sint，以及一帶通濾波器102用以接收中間信號Sint並且輸出輸出信號Sout。非線性電路101的三階非線性導致中間信號Sint含有一很強的三次諧波分量，帶通濾波器102係用以隔離出中間信號Sint中的三次諧波分量，使得三次諧波分量成為輸出信號Sout中的主要頻譜分量。因此之故，輸出信號Sout的主要頻率係為輸入信號Sin基頻的三倍，即fout=3fin，其中fin係為輸入信號Sin的基頻，且fout係為輸出信號Sout的主要頻率。
習知技術的三倍頻器100效率並不高，即使中間信號Sint可能含有很強的三次諧波含量，在實施時基頻分量仍比三次諧波分量強得多。並且，除非使用很高品質因數的電路，帶通濾波器102在實際實現時對基頻分量的抑制十分有限，因此，在輸出信號Sout中基頻分量通常仍然相當可觀。
一三倍頻器被揭露，其可以在不使用很高品質因數的電路的情況下，極大地抑制基頻分量。
本發明提供一用於三倍頻的裝置，該用於三倍頻的裝置包含一相位內插電路用以接收一四相信號並且輸出一六相信號，以及一總和網路用以接收六相信號並且輸出一二相信號。其中六相信號之一第一相位、一第三相位以及一第五相位被相加以產生二相信號之一第二相位，六相信號之一第二相位、一第四相位以及一第六相位被相加以產生二相信號之一第一相位。於一實施例中，相位內插電路包含六個加權總和電路，其中六個加權總和電路之任一係用以基於四相信號之相位之一相應對之一相應加權和輸出六相信號之一相應相位。於一實施例中，六個加權總和電路包含一第一加權總和電路用以依據四相信號之一第一相位以及一第二相位之一加權和輸出六相信號之第一相位，一第二加權總和電路用以依據四相信號之第二相位以及一第三相位之一加權和輸出六相信號之第二相位，一第三加權總和電路用以依據四相信號之第三相位以及第二相位之一加權和輸出六相信號之第三相位，一第四加權總和電路用以依據四相信號之第三相位以及一第四相位之一加權和輸出六相信號之第四相位，一第五加權總和電路用以依據四相信號之第四相位以及第一相位之一加權和輸出六相信號之第五相位，以及一第六加權總和電路用以依據四相信號之第一相位以及第四相位之一加權和輸出六相信號之第六相位。於一實施例中，總和網路包含一第一差分對用以分別接收六 相信號之第一相位以及第四相位並且向一第一輸出節點以及一第二輸出節點輸出一第一電流以及一第四電流，一第二差分對用以分別接收六相信號之第三相位以及第六相位並且向第一輸出節點以及第二輸出節點輸出一第三電流以及一第六電流，一第三差分對用以分別接收六相信號之第五相位以及第二相位並且向第一輸出節點以及第二輸出節點輸出一第五電流以及一第二電流，以及一負載網路用以分別提供終止至第一輸出節點以及第二輸出節點以建立二相信號之第二相位以及第一相位。於一實施例中，負載網路係為被調諧到六相信號之一三次諧波之一諧振器。於一實施例中，該用於三倍頻的裝置另包含一正交產生網路用以接收一輸入時脈並且輸出四項信號。於一實施例中，正交產生網路包含一除二網路，除二網路包含一第一資料正反器用以依據一輸入時脈接收四相信號之一第四相位並且輸出四相信號之一第一相位以及一第三相位，以及一第二資料正反器用以依據輸入時脈之一反相接收四相信號之第一相位並且輸出四相信號之一第二相位以及第四相位。
本發明另提供一用於三倍頻的方法。該用於三倍頻的方法包含：接收一輸入時脈；利用一正交產生網路由輸入時脈產生一四相信號；利用內插由四相信號產生一六相信號；將六相信號之一第一相位、一第三相位以及一第五相位相加以產生一二相信號之一第二相位；將六相信號之一第二相位、一第四相位以及一第六相位相加以產生二相信號之一第一相位；以及對二相信號進行濾波以提取一三次諧波分量。於一實施例中，正交產生網路包含一除二網路，除二網路包含一第一資料正反器用以依據 一輸入時脈接收四相信號之一第四相位並且輸出四相信號之一第一相位以及一第三相位，以及一第二資料正反器用以依據輸入時脈之一反相接收四相信號之第一相位並且輸出四相信號之一第二相位以及第四相位。於一實施例中，六相信號之六相位之任一係由四相信號之相位之一相應對內插所得。於一實施例中，六相信號之第一相位係由四相信號之一第一相位以及一第二相位內插所得，六相信號之第二相位係由四相信號之第二相位以及一第三相位內插所得，六相信號之第三相位係由四相信號之第三相位以及第二相位內插所得，六相信號之第四相位係由四相信號之第三相位以及第四相位內插所得，六相信號之第五相位係由四相信號之第四相位以及第一相位內插所得，以及六相信號之第六相位係由四相信號之第一相位以及第四相位內插所得。於一實施例中，一加權和係用來實現內插。於一實施例中，六相信號之六相位之任一係由四相信號之相位之一相應對之一相應加權和所產生。
100、200‧‧‧三倍頻器
101‧‧‧非線性電路
102‧‧‧帶通濾波器
210、400‧‧‧相位內插電路
220、600‧‧‧總和網路
310、311、312、313、314、320‧‧‧時刻
321、322、323、324、325、326‧‧‧時刻
411‧‧‧第一加權總和電路
412‧‧‧第二加權總和電路
413‧‧‧第三加權總和電路
414‧‧‧第四加權總和電路
415‧‧‧第五加權總和電路
416‧‧‧第六加權總和電路
500‧‧‧加權總和電路
503‧‧‧第三內部節點
510‧‧‧第一放大器
513‧‧‧第一內部節點
520‧‧‧第二放大器
523‧‧‧第二內部節點
530‧‧‧第三放大器
511、521、531‧‧‧PMOS電晶體
512、522、532‧‧‧NMOS電晶體
540‧‧‧第一耦合網路
540‧‧‧第二耦合網路
541‧‧‧第一電阻
551‧‧‧第二電阻
601‧‧‧第一輸出節點
602‧‧‧第二輸出節點
610‧‧‧第一差分對
620‧‧‧第二差分對
630‧‧‧第三差分對
611、612、621‧‧‧NMOS電晶體
622、631、632‧‧‧NMOS電晶體
613、623、633‧‧‧電流源節點
614‧‧‧第一電流源
624‧‧‧第二電流源
634‧‧‧第三電流源
640‧‧‧負載網路
641‧‧‧第一電感
642‧‧‧第二電感
643‧‧‧第一電容
644‧‧‧第二電容
700‧‧‧正交產生網路
711‧‧‧第一資料正反器
721‧‧‧第二資料正反器
800‧‧‧方法
810~860‧‧‧步驟
A‧‧‧第一輸入引腳
B‧‧‧第二輸入引腳
C‧‧‧輸出引腳
VDD‧‧‧第一DC節點
VSS‧‧‧第二DC節點
VA、VB、VC‧‧‧電壓
VX‧‧‧第一內部電壓
VY‧‧‧第二內部電壓
VZ‧‧‧總和電壓
I0、I3‧‧‧第一電流對
I2、I5‧‧‧第二電流對
I1、I4‧‧‧第三電流對
CK‧‧‧時脈
CKB‧‧‧互補時脈
D‧‧‧輸入引腳
Q‧‧‧輸出引腳
CK‧‧‧互補輸出引腳
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖係為一習知技術的三倍頻器的示意圖；第2圖係為依據本發明之一實施例之一三倍頻器的功能方塊圖；第3圖繪示第2圖之三倍頻器的說明性時序圖；第4圖繪示四相至六相內插電路之一實施例的示意圖；第5圖繪示一加權總和電路之一實施例的示意圖；第6圖繪示一總和網路之一實施例的示意圖； 第7圖繪示一正交產生網路的示意圖；以及第8圖繪示依據本發明之一實施例之一方法的流程圖。
本發明關於三倍頻器。雖然說明書描述了被視為實施本發明的有利模式的幾個實施例，但應可理解本發明可以用多種方式來實現，且不限於以下特定例示或這些例示中任何特徵被實施的特定方式。在其他實施例中，不再顯示或贅述本技術領域熟知的細節以避免模糊本發明的各方面。
本領域普通技術人員理解在本揭露中使用的與微電子相關的術語及基本概念，例如“電路節點”、“電源節點”、“接地節點”、“反向器”、“電壓”、“電流”、“電流源”、“互補式金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)”、“P通道金屬氧化物半導體(P-channel metal oxide semiconductor，PMOS)電晶體”、“N通道金屬氧化物半導體(N-channel metal oxide semiconductor，NMOS)電晶體”、“放大器”、“電阻”、“電容”、“電感”、“直流(DC)”、“差分對”、“相位”、“時脈”、“信號”、“頻率”、“時間長度”、“負載”、“資料正反器”、“延遲鎖相迴路”、“相位鎖相迴路”、“工作週期”與“正交相位”。諸如此類的術語及基本概念對於本領域普通技術人員係為顯而易見的，因此於此不再詳細解釋。本領域普通技術人員也可以識別PMOS電晶體與NMOS電晶體的符號，並且識別其“源極”、“閘極”與“汲極”端子。
在本揭露中，DC節點是具有實質上靜止的電勢之一電路節點。“VDD”表示通常被稱為電源節點之一第一DC節點，而“VSS”表示通常被稱為接地節點之一第二DC節點，這兩種符號被廣泛用於文獻中，並且為本領域的普通技術人員所熟悉。
在本揭露中，使用在習知技術中廣泛使用的匯流排符號。例如，A[3：0]表示寬度為四的匯流排，並且包含四個組成信號A[0]、A[1]、A[2]以及A[3]。
在本揭露中，時脈係為一個信號，其循環地在高電平與低電平之間來回切換。
本發明之一實施例之一三倍頻器200的功能方塊圖係繪示於第2圖。三倍頻器200包含一相位內插電路210用以接收一四相信號S1[3：0]並且輸出一六相信號S2[5：0]，以及一總和網路220用以接收六相信號S2[5：0]並且輸出一二相信號S3[1：0]。S1[3：0]、S2[5：0]及S3[1：0]的說明性時序圖係繪示於第3圖。如圖所示，S1[0]、S1[1]、S1[2]、S1[3]、S2[0]、S2[1]、S2[2]、S2[3]、S2[4]和S2[5]都是週期性的，週期為T，並且彼此之間相差固定的時間間隔。對第3圖每個信號而言，水平軸是用“t”表示的時間變量，並且垂直軸是信號的電壓。S1[0](S1[1]、S1[2]、S1[3])據稱為四相信號S1[3：0]之一第一(第二、第三、第四)相位，並且在時刻310(311、312、313)具有一上升邊緣，時刻311(312、313、314)落後時刻310(311、312、313)T/4.。此外，S2[0](S2[1]、S2[2]、S2[3]、S2[4]、S2[5])據稱為六相信號S2[5：0]之一第一(第二、第三、第四、第五、第六)相位，並且在時刻320(321、322、323、324、325)具有一上升邊緣，時刻321(322、323、324、325、326)落後時刻320 (321、322、323、324、325)T/6。在這裡，S2[0](亦即，S2[5：0]的第一相位)以大約T/8的時序落後S1[0](亦即，S1[3：0]的第一相位)。除此之外，S3[0]及S3[1]均為週期性的，週期為T/3，並且彼此之間相差固定的時間間隔。S3[0](S3[1])據稱為輸出信號S3[1：0]之一第一(第二)相位，並且在在時刻320(321)具有一上升邊緣，時刻321(322)落後時刻320(321)T/6，其為輸出信號S3[1：0]之週期的一半。
數學上，S1[3：0]可以用下面的方程式近似：
在這裡，及係分別為S1[3：0]的基頻分量及三次諧波分量的振幅，並且VM1係為一第一常數。基於方程式(1)，就基頻分量而言，S1[0]、S1[1]、S1[2]和S1[3]可以說分別具有0度、90度、180度及270度的相位，儘管S1[3：0]也包含了附加的諧波分量，但這裡只考慮基頻分量與三次諧波分量，因為它們是所有分量之中最主要的兩個分量。
S2[5：0]可以用下面的方程式近似：
在這裡，及係分別為S2[5：0]的基頻分量及三次諧波分量的振幅，並且VM2係為一第二常數。基於方程式(2)，就基頻分量而言，S2[0]、S2[1]、S2[2]、S2[3]、S2[4]和S2[5]可以說分別具有45度、105度、165度、225度、285度及345度的相位。
相位內插電路210用以經由內插從四相信號S1[3：0] 產生六相信號S2[5：0]。適合實現本發明之一實施例之相位內插電路210之一相位內插電路400的示意圖係繪示於第4圖。如圖所示，相位內插電路400包含一第一(第二、第三、第四、第五、第六)加權總和電路411(412、413、414、415、416)，六個加權總和電路411~416中的每一個具有標記為“A”之一第一輸入引腳、標記為“B”之一第二輸入引腳以及標記為“C”之一輸出引腳。第一(第二、第三、第四、第五、第六)加權總和電路411(412、413、414、415、416)於其第一輸入引腳“A”接收S1[0](S1[1]、S1[2]、S1[2]、S1[3]、S1[0])，於其第二輸入引腳“B”接收S1[1](S1[2]、S1[1]、S1[3]、S1[0]、S1[3])，並且於其輸出引腳“C”輸出S2[0](S2[1]、S2[2]、S2[3]、S2[4]、S2[5])。六個加權總和電路411~416中的每一個執行可以由以下方程式所近似模擬的函數：VC=W A V A +W B V B . (3)
在這裡，VA係為第一輸入引腳“A”之一電壓，VB係為第二輸入引腳“B”之一電壓，VC係為輸出引腳“C”之一電壓，WA為與VA相關的權重，且WB為與VB相關的權重。當VA與VB被以加權的方式相加以產生VC時，VC之一相位近似於VA之一相位與VB之一相位的一加權和。
於一實施例中，六個加權總和電路411~416中每一個的WA與WB的值，連同引腳“A”、“B”及“C”上的各個信號以及相位被列在下表中：
請注意，360度與0度相同。
可用來實現第4圖之六個加權總和電路411~416之一加權總和電路500的示意圖係繪示於第5圖。加權總和電路500包含一第一放大器510用以從第一輸入引腳“A”接收電壓VA並且於一第一內部節點513輸出一第一內部電壓VX，一第二放大器520用以從第二輸入引腳“B”接收電壓VB並且於一第二內部節點523輸出一第二內部電壓VY，一第一耦合網路540用以將第一內部節點513耦合至一第三內部節點503，一第二耦合網路550用以將第二內部節點523耦合至第三內部節點503，以及一第三放大器530用以於第三內部節點503接收一總和電壓VZ並且於輸出引腳“C”輸出電壓VC。在圖5所示的特定實施例中，第一放大器510係為包含 一第一PMOS電晶體511與一第一NMOS電晶體512之一CMOS反相器，第二放大器520係為包含一第二PMOS電晶體521與一第二NMOS電晶體522之一CMOS反相器，第一耦合網路540包含一第一電阻541，第二耦合網路550包含一第二電阻551，第三放大器530係為包含一第三PMOS電晶體531與一第三NMOS電晶體532之一CMOS反相器。電壓VA與電壓VB係以加權的方式相加，其中第一放大器510與第二放大器520之間的相對強度決定相對權重。假設第一(第二)PMOS電晶體511(521)的寬度及長度分別為WP1(WP2)及LP1(LP2)。假設第一(第二)NMOS電晶體512(522)的寬度及長度分別為WN1(WN2)及LN1(LN2)。假設WP1/LP1=αWN1/LN1以及WP2/LP2=αWN2/LN2,，其中α為一設計參數。則WA(其為與VA相關的權重)與WN1/LN1成正比，而WB(其為與VB相關的權重)與WN2/LN2成正比。現在參照表一，對於第一加權總和電路411與第四加權總和電路414而言，WA與WB是相同的(均等於1/2)，在這種情況之下，WN1/LN1必需大約等於WN2/LN2。對於第二加權總和電路412、第三加權總和電路413、第五加權總和電路415與第六加權總和電路416而言，WA是WB的五倍，在這種情況之下，WN1/LN1必需大約為WN2/LN2的五倍。作為例示而非限制，於一實施例中，三倍頻器200係用一28奈米(nm)CMOS製程製造，S1[3：0]之基頻為4秭赫(GHz)，並且六個加權總和電路411~416中WP1、LP1、WN1、LN1、WP2、LP2、WN2和LN2的值被列在下表中：
第一耦合網路540以及第二耦合網路550提供了一種用於將VX與VY加成VZ的裝置。於一實施例中，第一耦合網路540以及第二耦合網路550也用來完成一加權總和功能。假設第一電阻541與第二電阻551的電阻值分別為RA及RB，於一實施例中，RA/RB係等於WB/WA。對於第一加權總和電路411與第四加權總和電路414而言，WA與WB是相同的(因為均等於1/2)，在這種情況之下，RA/RB必需大約為1。對於第二加權總和電路412、第三加權總和電路413、第五加權總和電路415與第六加權總和電路416而言，WA(其為5/6)是WB(其為1/6)的五倍，在這種情況之下，RA/RB必需大約1/5。作為例示而非限制，於一實施例中， 六個加權總和電路411~416中RA與RB的值被列在下表中：
在另一個實施例中，第一耦合網路540以及第二耦合網路550僅用來完成一耦合功能，而沒有完成一加權總和功能。在此另一個實施例中，兩個電阻541及551係被兩個短路電路所取代，即RA與RB兩者都大約為零歐姆(Ohm)，且加權總和功能僅由兩個放大器510及520的相對強度來完成，如前面所解釋。第三放大器530作為一反相緩衝器，用以依據後續電路(其為第2圖中的總和網路220)所需的驅動能力，接收總和電壓VZ並且在輸出引腳“C”輸出電壓VC。作為例示而非限制，於一實施例中，對於第4圖中所有的六個加權總和電路411~416，第三PMOS電晶體531的寬度與長度分別為3.6微米(μm)與30奈米，而第三NMOS電晶體532的寬度與長度分別為3微米和30奈米。
現在請參照第2圖，於一實施例中，總和網路220係 用以完成可以被數學模擬為如下之一求和函數：S3[1]=G．(S2[0]+S2[2]+S2[4]) (4)
S3[0]=G．(S2[1]+S2[3]+S2[5]) (5)在這裡，G係為一增益因子。適合實現依據方程式(4)及(5)之總和網路220之一總和網路600係繪示於第6圖。總和網路600包含一第一差分對610，用以分別接收S2[0]與S2[3]並向一第一輸出節點601與一第二輸出節點602輸出一第一電流對I0與I3，一第二差分對620，用以分別接收S2[2]與S2[5]並向第一輸出節點601與第二輸出節點602輸出一第二電流對I2與I5，一第三差分對630，用以分別接收S2[4]與S2[1]並向第一輸出節點601與第二輸出節點602輸出一第三電流對I4與I1，以及一負載網路640用以提供一負載至第一輸出節點601與第二輸出節點602。第一(第二、第三)差分對610、620、630包含一第一(第二、第三)電流源614(624、634)，分別連接電流源節點613(623、633)，以及一第一(第二、第三)對NMOS電晶體611(621、631)及612(622、632)，用以分別接收S2[0](S2[2]、S2[4])與S2[3](S2[5]、S2[1])並且輸出I0(I2、I4)與I3(I5、I1)。由於諸如610、620與630之類的差分對是本領域普通技術人員所熟知的，於此不再詳細解釋。三個差分對610、620與630的輸出分別在第一輸出節點601與第二輸出節點602被總和，得到S3[1]與S3[0]。於此實施例中，負載網路640包含一第一電感641、一第二電感642、一第一電容643以及一第二電容644，其中第一電感641與第一電容643形成一第一諧振槽以於第一輸出節點601提供終止，而第二電感642與第二電容644形成一第二諧振槽以於第二輸出節點602提供終止。作為例示而非限制：S2[5：0]之基頻為4GHz， 對於六個NMOS電晶體611、612、621、622、631與632中的每一個，寬度與長度係分別為3微米及30奈米，對於三個電流源614、624與634中的每一個，電流為400微安培(μA)，對於兩個電感641與642中的每一個，電感值為1奈亨利(nH)，以及對於兩個電容643與644中的每一個，電容值為175飛法拉(fF)。請注意，第一諧振槽與第二諧振槽都被調諧到三次諧波頻率(12GHz，其為S2[5：0])基頻的三倍)，以使得三次諧波分量在S3[1：0]佔優勢。
第2圖中的三倍頻器200較第1圖中習知技術的三倍頻器100優異，因為當總和網路220執行求和函數時，基頻分量被抵消。S2[0]、S2[2]與S2[4])之基頻分量係為三個振幅相同但相位相差120度(即2 π/3)的相量。同樣地，S2[1]、S2[3]與S2[5]之基頻分量係為三個振幅相同但相位相差120度的相量。對於任何相位θ，ejθ+ej(θ+2π/3)+ej(θ+4π/3)=0都是數學恆等式，因此，理論上S3[0](其為S2[0]、S2[2]與S2[4]之和)以及S3[1](其為S2[1]、S2[3]與S2[5]之和)的基頻分量應該為零。而另一方面，S2[0]、S2[2]與S2[4]的三次諧波分量都是同相，因此在求和時增強，S2[1]、S2[3]與S2[5]的三次諧波分量也一樣。因此之故，S3[0]與S3[1]具有較強的三次諧波分量，但理論上零基頻分量。
於一實施例中，四相信號S1[3：0]是藉由一正交產生網路由一輸入時脈所產生，使用一正交產生網路700產生四相信號S1[3：0]之一示例實施例係繪示於第7圖。正交產生網路700是一個除二網路，包含一第一資料正反器(DFF)711，用以依據一輸入時脈CK之一上升邊緣接收S1[3]並且輸出S1[0]與S1[2]，以及一第二資料正反器721，用以依據一互補時脈CKB之一上升邊緣接收S1[0]並且 輸出S1[1]與S1[3]，而互補時脈CKB是輸入時脈CK的反相。資料正反器711與721中的每一個都具有標記為“D”之一輸入引腳，標記為“Q”之一輸出引腳，標記為“QB”之一互補輸出引腳，以及由一楔形符號標記之一時脈引腳。由於正交產生網路700係被廣泛使用並且被本領域普通技術人員所充份理解，因此這裡不再詳細描述。請注意，在本實施例中，輸入時脈CK的基頻是S1[3：0]基頻的兩倍。於一實施例中，CKB是藉由一反向器(未顯示於圖中，但對於本領域的普通技術人員而言是顯而易知的)由CK所產生，請注意為了要獲得精確的正交產生，CK和CKB都必需具有接近50%的工作週期。
於另一實施例中，四相信號S1[3：0]是藉由一延遲鎖相迴路由一輸入時脈所產生，使用延遲鎖相迴路由輸入時脈產生四相信號在習知技術中係為熟知的，因此這裡不再詳細描述。於此實施例中，輸入信號之一基頻係與S1[3：0]的基頻相同，並且延遲鎖相迴路作為一正交產生網路。
於又一實施例中，四相信號S1[3：0]是藉由一由一鎖相迴路以閉環方式控制的偶數級的環形振盪器由一輸入時脈所產生，使用以閉環方式控制的偶數級的環形振盪器(如，四級環形振盪器)由輸入時脈產生四相信號在習知技術中係為熟知的，因此這裡不再詳細描述。於此實施例中，S1[3：0]的基頻係為輸入時脈的基頻乘以鎖相迴路的倍增因子，並且鎖相迴路中的環形振盪器作為一正交產生網路。
在第8圖所示流程圖繪示之一實施例中，一方法800包含：接收一輸入時脈(步驟810)；利用一正交產生網路由輸入 時脈產生一四相信號(步驟820)；利用內插由四相信號產生一六相信號(步驟830)；將六相信號之一第一相位、一第三相位以及一第五相位相加以產生一二相信號之一第二相位(步驟840)；將六相信號之一第二相位、一第四相位以及一第六相位相加以產生二相信號之一第一相位(步驟850)；以及對二相信號進行濾波以提取一三次諧波分量(步驟860)。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (10)

  1. 一種用於三倍頻的裝置，包含：一相位內插電路，用以接收一四相信號並且輸出一六相信號；以及一總和網路，用以接收該六相信號並且輸出一二相信號，其中該六相信號之一第一相位、一第三相位以及一第五相位被相加以產生該二相信號之一第二相位，該六相信號之一第二相位、一第四相位以及一第六相位被相加以產生該二相信號之一第一相位。
  2. 如請求項1所述之用於三倍頻的裝置，其中該相位內插電路包含：六個加權總和電路，其中該六個加權總和電路之任一係用以基於該四相信號之相位之一相應對之一相應加權和輸出該六相信號之一相應相位。
  3. 如請求項2所述之用於三倍頻的裝置，其中該六個加權總和電路包含：一第一加權總和電路，用以依據該四相信號之一第一相位以及一第二相位之一加權和輸出該六相信號之該第一相位；一第二加權總和電路，用以依據該四相信號之該第二相位以及一第三相位之一加權和輸出該六相信號之該第二相位；一第三加權總和電路，用以依據該四相信號之該第三相位以及該第二相位之一加權和輸出該六相信號之該第三相位；一第四加權總和電路，用以依據該四相信號之該第三相位以 及一第四相位之一加權和輸出該六相信號之該第四相位；一第五加權總和電路，用以依據該四相信號之該第四相位以及該第一相位之一加權和輸出該六相信號之該第五相位；以及一第六加權總和電路，用以依據該四相信號之該第一相位以及該第四相位之一加權和輸出該六相信號之該第六相位。
  4. 如請求項1所述之用於三倍頻的裝置，其中該總和網路包含：一第一差分對，用以分別接收該六相信號之該第一相位以及該第四相位並且向一第一輸出節點以及一第二輸出節點輸出一第一電流以及一第四電流；一第二差分對，用以分別接收該六相信號之該第三相位以及該第六相位並且向該第一輸出節點以及該第二輸出節點輸出一第三電流以及一第六電流；一第三差分對，用以分別接收該六相信號之該第五相位以及該第二相位並且向該第一輸出節點以及該第二輸出節點輸出一第五電流以及一第二電流；以及一負載網路，用以分別提供終止至該第一輸出節點以及該第二輸出節點以建立該二相信號之該第二相位以及該第一相位。
  5. 如請求項4所述之用於三倍頻的裝置，其中該負載網路係為被調諧到該六相信號之一三次諧波之一諧振器。
  6. 如請求項1所述之用於三倍頻的裝置，另包含：一正交產生網路用以接收一輸入時脈並且輸出該四項信號。
  7. 如請求項6所述之用於三倍頻的裝置，其中該正交產生網路包含：一第一二分電路，用以接收該輸入時脈並且輸出該四相信號之一第一相位以及一第三相位；以及一第二二分電路，用以接收該輸入時脈之一反相並且輸出該四相信號之一第二相位以及一第四相位。
  8. 如請求項7所述之用於三倍頻的裝置，其中該第一二分電路包含：一第一資料正反器，其中，該第二二分電路包含：一第二資料正反器。
  9. 一種用於三倍頻的方法包含：接收一輸入時脈；利用一正交產生網路由該輸入時脈產生一四相信號；利用內插由該四相信號產生一六相信號；將該六相信號之一第一相位、一第三相位以及一第五相位相加以產生一二相信號之一第二相位；將該六相信號之一第二相位、一第四相位以及一第六相位相加以產生該二相信號之一第一相位；以及對該二相信號進行濾波以提取一三次諧波分量。
  10. 如請求項9所述之用於三倍頻的方法，其中 該正交產生網路包含：一第一二分電路，用以接收該輸入時脈並且輸出該四相信號之一第一相位以及一第三相位；以及一第二二分電路，用以接收該輸入時脈之一反相並且輸出該四相信號之一第二相位以及一第四相位。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10547293B1 (en) * 2019-02-26 2020-01-28 Realtek Semiconductor Corp. Method and apparatus for improving accuracy of quadrature clock
US10715038B1 (en) * 2019-11-29 2020-07-14 Realtek Semiconductor Corp. Apparatus and method for frequency quintupling

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW483255B (en) * 1999-11-26 2002-04-11 Fujitsu Ltd Phase-combining circuit and timing signal generator circuit for carrying out a high-speed signal transmission
JP3667196B2 (ja) * 2000-05-26 2005-07-06 Ｎｅｃエレクトロニクス株式会社 タイミング差分割回路
US7116744B2 (en) * 2001-03-29 2006-10-03 Fujitsu Limited Clock recovery circuit and receiver circuit for improving the error rate of signal reproduction
US7409012B2 (en) * 2001-07-06 2008-08-05 Motorola, Inc. Modulator and signaling method
CN1282306C (zh) * 2003-07-14 2006-10-25 扬智科技股份有限公司 以多相位低频信号产生高频信号的方法及相关装置
JP4749168B2 (ja) * 2006-02-01 2011-08-17 ルネサスエレクトロニクス株式会社 クロックアンドデータリカバリ回路
CN101321052B (zh) * 2008-07-22 2010-12-01 凌阳科技股份有限公司 四倍过采样的数据恢复方法与系统
US7928788B2 (en) * 2008-07-31 2011-04-19 Freescale Semiconductor, Inc. Double-balanced sinusoidal mixing phase interpolator circuit and method
JP5347955B2 (ja) * 2009-12-28 2013-11-20 日本電気株式会社 多相クロック間の相間スキュー検出回路、相間スキュー調整回路、および半導体集積回路
US8729932B2 (en) * 2010-02-19 2014-05-20 Hittite Microwave Corporation Frequency multiplier
JP5716609B2 (ja) * 2011-08-25 2015-05-13 日本電気株式会社 多相クロック発生回路、及び多相クロック発生方法
JP2015153850A (ja) * 2014-02-13 2015-08-24 株式会社サイオクス 圧電体薄膜素子、その製造方法、および該圧電体薄膜素子を用いた電子デバイス
GB2524041A (en) * 2014-03-12 2015-09-16 Nordic Semiconductor Asa Frequency synthesizer
US9680454B2 (en) * 2014-10-28 2017-06-13 Mediatek Inc. Frequency tripler and local oscillator generator
US9819356B2 (en) * 2014-12-15 2017-11-14 Intel IP Corporation Injection locked ring oscillator based digital-to-time converter and method for providing a filtered interpolated phase signal

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