JP5708355B2 - 多相信号を生成する方法及び回路 - Google Patents

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Description

本発明は、概して、多相信号を生成することに関する。
同じ共有周波数を有するが位相が夫々異なるよう生成される複数のクロック信号は、しばしば、多相信号と総称される。多相信号の具体例の１つは、多相クロック（又は多相クロック信号）である。多相クロックは、例えば、同じ周波数を保ちながらタイミングの精度を改善するために、多くの用途において使用されている。一例として、多相直交クロックの４つの成分クロック信号の夫々の間の公称位相オフセットは９０度である。すなわち、多相直交クロックの第１のクロック信号は、名目上、ゼロ度位相を有するようとられ、多相直交クロックの第２のクロック信号は、第１のクロック信号に対して公称９０度位相オフセットを有し、多相直交クロックの第３のクロック信号は、第２のクロック信号に対して公称９０度位相オフセット（従って、第１のクロック信号に対しては１８０度位相オフセット）を有し、多相直交クロックの第４のクロック信号は、第３のクロック信号に対して公称９０度位相オフセット（従って、第１のクロック信号に対しては２７０度位相オフセット）を有する。他の例として、多相差動クロックの２つのクロック信号間の位相オフセットは、名目上、１８０度である。
クロック及びデータ回復（ＣＤＲ）回路又はシステムは、入来するデータの周波数で動作することを回避するために一般的に多相クロックを用いる回路又はシステムの１つの一般的な例である。すなわち、多相クロックを用いて入来データをサンプリングすることによって、クロックの周波数は、入来データの周波数と一致することはない（例えば、ｎ相クロックの各成分クロック信号は、入来するデータの周波数のｎ分の１以下である。）。一般に、ＣＤＲ回路は、入来データ信号をサンプリングし、入来データ信号からクロックを取り出し、サンプリングされたデータをリタイムするために使用される。位相ロックループ（ＰＬＬ）に基づくＣＤＲ回路は、従来型のＣＤＲ回路である。一例として、従来型のＰＬＬに基づくＣＤＲにおいては、位相検出器は、シリアル入力データストリームからの入力データビットと電圧制御発振器（ＶＣＯ）からのクロック信号との間の位相を比較する。入力データとクロックとの間の位相差に応じて、位相検出器は、入来データの周波数と一致するようにＶＣＯによって生成されたクロック信号の周波数又は位相の（例えば、“ＵＰ”信号の結果としての）増大又は（例えば、“ＤＮ”信号の結果としての）低減を最終的にもたらす信号を生成する。電荷ポンプは、ＵＰ信号に従ってループフィルタへ電流を駆動し、ＤＮ信号に従ってループフィルタから電流を駆動する。ループフィルタは、ＵＰ信号に基づいてループフィルタへ駆動される電流又はＤＮ信号に基づいてループフィルタから駆動される電流に基づいて、ＶＣＯのための制御電圧ＶＣＴＲＬを生成する。まさに記載されるループは、ループが生成するクロックの位相により入力データの位相を追跡するフィードバック制御システムとして働く。一般に、ループのダイナミクスは、開ループの利得並びに開ループのゼロ及び極の位置（大部分は、ループフィルタにある。）によって決定される。
高性能用途では、通常、ＶＣＯは、並列構成において配置されたインダクタ及びキャパシタから成るＬＣタンクを中心に構築される。このようなＶＣＯは、一般的にＬＣＶＣＯと呼ばれる。ＬＣＶＣＯは、固定周波数及び可変周波数動作のために構成されてよく、後者はバラクタ（可変キャパシタ）の使用により達成される。一般に、ＬＣＶＣＯは、２つのメイン段、すなわち、ゲイン段及びＬＣタンクを有する。更に、一般に、ＬＣＶＣＯは、高周波数で優れた位相ノイズ及びジッタ性能を有する。
しかし、ＬＣＶＣＯにより多相クロックの位相を生成することに伴う１つの問題は、１つのＬＣタンクは２つの相補的なクロック位相（例えば、ゼロと１８０度）しか生成することができない点である。従って、通常、２つのＬＣタンクが互いに結合されて、２つの結合されたＬＣＶＣＯの１つによって生成されたクロック信号において所望の位相シフトを生成する（例えば、直交クロックの場合には９０度）。非９０度位相オフセットが望まれ又は必要とされる用途の一例は、データサンプリング位相がデータのアイの中心に対してユーザ制御されるよう求められる光通信システムでの位相調整仕様にある。
本発明は、２つのＬＣＶＣＯを結合することで多相クロック信号を生成する場合に生じる位相誤差又はスキューの問題を改善するとともに、制御可能な位相オフセットでクロック信号を生成することができる方法及び回路を提供することを目的とする。
本発明の実施形態によれば、第１のＬＣタンクを有する第１のＬＣ型電圧制御発振器（ＬＣＶＣＯ）によって、前記第１のＬＣタンクの共振周波数に基づく第１の位相及び周波数を有する第１の周期信号を生成するステップと、第２のＬＣタンクを有する第２のＬＣＶＣＯによって、前記第２のＬＣタンクの共振周波数に基づく第２の位相及び前記周波数を有する第２の周期信号を生成するステップと、位相検出器によって、前記第１の周期信号及び前記第２の周期信号に基づいて、前記第１のＬＣタンクと前記第２のＬＣタンクとの間の位相オフセットを決定するステップと、前記位相検出器によって、前記決定された位相オフセットに基づいて、第１の出力信号及び第２の出力信号を生成するステップと、前記位相オフセットが所定の位相オフセットと略等しいように前記位相オフセットを調整するステップとを有し、前記調整するステップは、前記第１のＬＣＶＣＯによって、前記第１のＬＣタンクの共振周波数を調整するよう、前記第１の出力信号に基づいて、前記第１のＬＣタンクの第１のインピーダンスを変調するステップ、及び／又は前記第２のＬＣＶＣＯによって、前記第２のＬＣタンクの共振周波数を調整するよう、前記第２の出力信号に基づいて、前記第２のＬＣタンクの第２のインピーダンスを変調するステップを有する、方法が提供される。
本発明の更なる実施形態によれば、第１のＬＣタンクを有し、該第１のＬＣタンクの共振周波数に基づく第１の位相及び周波数を有する第１の周期信号を生成するよう構成される第１のＬＣ型電圧制御発振器（ＬＣＶＣＯ）と、第２のＬＣタンクを有し、該第２のＬＣタンクの共振周波数に基づく第２の位相及び前記周波数を有する第２の周期信号を生成するよう構成される第２のＬＣＶＣＯと、前記第１の周期信号及び前記第２の周期信号に基づいて前記第１のＬＣタンクと前記第２のＬＣタンクとの間の位相オフセットを決定し、該決定された位相オフセットに基づいて第１の出力信号及び第２の出力信号を生成するよう構成される位相検出器とを有し、前記第１のＬＣＶＣＯ及び前記第２のＬＣＶＣＯの一方又は両方は、前記位相オフセットが所定の位相オフセットと略等しいように前記位相オフセットを調整するよう構成され、前記位相オフセットを調整するために、前記第１のＬＣＶＣＯは、前記第１のＬＣタンクの共振周波数を調整するように、前記第１の出力信号に基づいて前記第１のＬＣタンクの第１のインピーダンスを変調するよう構成され、前記第２のＬＣＶＣＯは、前記第２のＬＣタンクの共振周波数を調整するように、前記第２の出力信号に基づいて前記第２のＬＣタンクの第２のインピーダンスを変調するよう構成される、回路が提供される。
本発明の実施形態によれば、２つのＬＣＶＣＯを結合することで多相クロック信号を生成する場合に生じる位相誤差又はスキューの問題を改善するとともに、制御可能な位相オフセットでクロック信号を生成することが可能となる。
２つの結合されたＬＣＶＣＯを有する多相直交クロックを生成する回路、装置又はシステムの例を表す。 インピーダンスが測定されるクロック周波数の関数として、図１の１つのＬＣＶＣＯの例となるＬＣタンクのインピーダンスの大きさを表す。 インピーダンスが測定されるクロック周波数の関数として、図１の１つのＬＣＶＣＯの例となるＬＣタンクのインピーダンスの対応する位相角を表す。 図１の１つのＬＣＶＣＯの例となる等価回路表現を表す。 図１の他のＬＣＶＣＯの例となる等価回路表現を表す。 図１の２つの結合されたＬＣＶＣＯのＬＣタンクにおける電流と電圧との間の位相及び大きさの関係の例を表す。 パッシブＲＣフィルタを夫々有する２つの結合されたＬＣＶＣＯを有する多相直交クロック生成回路の例を表す。 ２つのＬＣＶＣＯと位相検出器とを有する多相クロック生成回路の例を表す。 位相検出器として使用されるギルバートセルの等価シンボル表現の例を表す。 例となるギルバートセルを表す。 図５Ａのギルバートセルへ入力される差動信号間の位相オフセットの関数として、図５Ａのギルバートセルから出力される差動信号の例を表す。 多相クロックを生成する方法の例を表す。
実施例は、多相周期信号、より具体的には、様々な信号通信システムで使用される多相クロック信号を生成する電子回路、デバイス、装置、システム又は方法に関する。一例として、実施例は、ＣＤＲ回路又はシステムデシようされる多相クロック信号を生成する電子回路、デバイス、装置、システム又は方法に関する。実施例において、回路、デバイス、装置、システム又は方法は、２又はそれ以上の多相生成ＬＣＶＣＯを結合することによって実施される。実施例は、多相生成ＬＣＶＣＯの間の制御可能な又は設定可能な位相オフセットを可能にするよう構成されてよい。更に、実施例は、多相生成ＬＣＶＣＯにおいて不整合又は結合により引き起こされる位相エラーを補償する。実施例は、（例えば、２．５、５、１０又は２０ギガビット毎秒（Ｇｂ／ｓ）以上のクロック周波数又はデータビットレートを有する）高速回路又は通信システムにおいて利用されてよい。
以下の記載では、実施例は、信号通信システムで使用される四相クロック信号を生成する実施を参照して記載される。なお、他の実施形態は、一般に、４よりも多い成分クロック信号及び夫々の位相を有する多相クロック信号、成分クロック信号が９０度よりも大きい又は小さい増加量で互いに対してオフセットされた各自の位相を有する（すなわち、非直交クロック信号）多相クロック信号、及び他の周期信号を含む他の多相信号を生成することにおいて適用可能である。更に、ここで使用されるように、「又は（若しくは）」は、「及び（並びに）」と「又は（若しくは）」を示しうる。すなわち、「又は（若しくは）」は、明示的に述べられ又は暗にほのめかされない限り、必ずしも「及び（並びに）」を除外するわけではない。
上述されたように、単一のＬＣＶＣＯにより多相クロック位相を生成することに伴う１つの問題は、１つのＬＣタンクが２つの相補的なクロック位相（例えば、零と１８０度）しか生成ない点であり、従って、例えば、四相直交クロックが生成されるように、通常は、２つのＬＣタンクが所望の位相シフト（例えば、９０度）を生成するために互いに結合される。図１は、制御電圧ＶＣＴＲＬに基づいて多相直交クロックを生成する回路又はシステム１００の例を表す。制御電圧ＶＣＴＲＬは、１つの例となる用途において、上述されたＣＤＲ回路におけるループフィルタから受信される。回路１００は、第１のＬＣＶＣＯ１０２及び第２のＬＣＶＣＯ１０４を有する。第１のＬＣＶＣＯ１０２は、インダクタ１０６と、バラクタ１１０及び１１２（バラクタは可変キャパシタであり、通常は、電圧制御型キャパシタである。）とを有する第１のＬＣタンクを有する。同様に、第２のＬＣＶＣＯ１０４は、インダクタ１０８と、バラクタ１１４及び１１６とを有する第２のＬＣタンクを有する。第１のＬＣＶＣＯ１０２は、バイアス電流Ｉ０及びＩＣを夫々生成するバイアス電流源１５２及び１５４を更に有し、一方、第２のＬＣＶＣＯ１０４は、バイアス電流Ｉ０及びＩＣを夫々生成するバイアス電流源１５６及び１５８を更に有する。第１のＬＣＶＣＯ１０２及び第２のＬＣＶＣＯ１０４の夫々は、名目上同じ周波数で動作するが、異なる位相で共振する。第１のＬＣＶＣＯ１０２及び第２のＬＣＶＣＯ１０４の夫々は、基本的に、正フィードバック構成で交差結合されている差動対又は差動対の組を有する。
より具体的に、第１のＬＣＶＣＯ１０２は、第１のトランジスタ１１８を有する第１の差動対を有し、第１のトランジスタの入力部（例えば、ゲート電圧）は、第１の差動対の第２のトランジスタ１２０の出力部（例えば、ドレイン）へ電気的に接続されている。更に、第２のトランジスタ１２０の入力部（例えば、ゲート電圧）は、第１の差動対の第１のトランジスタ１１８の出力部（例えば、ドレイン）へ電気的に接続されている。第１のＬＣＶＣＯ１０２は、第１のトランジスタ１２２を有する第２の差動対を更に有する。第１のトランジスタ１２２の入力部（例えば、ゲート電圧）は、第２の差動対の第２のトランジスタ１２４の出力部（例えば、ソース）へ電気的に接続されている。第２のトランジスタ１２４の出力部は、第１の差動対の第２のトランジスタ１２０の出力部へも電気的に接続されており、それにより、それらの出力部は、出力ノード１３８へ出力されるコモン電圧を共有する。更に、第２のトランジスタ１２４の入力部（例えば、ゲート電圧）は、第２の差動対の第１のトランジスタ１２２の出力部（例えば、ソース）へ電気的に接続されている。第１のトランジスタ１２２の出力部は、第１の差動対の第１のトランジスタ１１８の出力部へも電気的に接続されており、それにより、それらの出力部は、出力ノード１３６へ出力されるコモン電圧を共有する。インダクタ１０６は、出力ノード１３６及び１３８の間に接続されている。
同様に、第２のＬＣＶＣＯ１０４は、第１のトランジスタ１２６を有する第１の差動対を有する。第１のトランジスタ１２６の入力部は、第１の差動対の第２のトランジスタ１２８の出力部へ電気的に接続されている。更に、第２のトランジスタ１２８の入力部は、第１の差動対の第１のトランジスタ１２６の出力部へ電気的に接続されている。第２のＬＣＶＣＯ１０４は、第１のトランジスタ１３０を有する第２の差動対を更に有する。第１のトランジスタ１３０の入力部は、第２の差動対の第２のトランジスタ１３２の出力部へ電気的に接続されている。第２のトランジスタ１３２の出力部は、第１の差動対の第２のトランジスタ１２８の出力部へも電気的に接続されており、それにより、それらの出力部は、出力ノード１４２へ出力されるコモン電圧を共有する。更に、第２のトランジスタ１３２の入力部は、第２の差動対の第１のトランジスタ１３０の出力部へ電気的に接続されている。第１のトランジスタ１３０の出力部は、第１の差動対の第１のトランジスタ１２６の出力部へも電気的に接続されており、それにより、それらの出力部は、出力ノード１４０へ出力されるコモン電圧を共有する。インダクタ１０８は、出力ノード１４０及び１４２の間に接続されている。表される実施においては、トランジスタ１１８、１２０、１２６及び１２８並びに後述されるトランジスタ１４４、１４６、１４８及び１５０の夫々は金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、より具体的には、ｎチャネルＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）であり、一方、トランジスタ１２２、１２４、１３０及び１３２の夫々はｐチャネルＭＯＳＦＥＴ（ｐＭＯＳＦＥＴ）である。
回路１００は、第１のＬＣＶＣＯ１０２及び第２のＬＣＶＣＯ１０４の対称性により、名目上、直交して発振し、従って、第１のＬＣＶＣＯ１０２及び第２のＬＣＶＣＯ１０４の構成要素の何らかの不整合は、第１のＬＣＶＣＯ１０２及び第２のＬＣＶＣＯ１０４の夫々のＬＣタンクの間の所望の位相オフセット（９０度）を歪ませうる（スキュー）。具体的に、第１のＬＣＶＣＯ１０２は、周波数ωｏｓｃで発振し、ゼロ度の公称位相を有するクロック周波数ｆｃｌｋ（ωｏｓｃ＝２π×ｆｃｌｋ）で出力ノード１３６において第１のクロック信号Ｃｌｋ０を出力し、Ｃｌｋ０に対して１８０度の公称位相を有するクロック周波数ｆｃｌｋで出力ノード１３８において第２のクロック信号Ｃｌｋ１８０を出力する。同様に、第２のＬＣＶＣＯ１０４は、周波数ωｏｓｃで発振し、Ｃｌｋ０に対して９０度の公称位相を有するクロック周波数ｆｃｌｋで出力ノード１４０において第３のクロック信号Ｃｌｋ９０を出力し、Ｃｌｋ０に対して２８０度の公称位相を有するクロック周波数ｆｃｌｋで出力ノード１４２において第２のクロック信号Ｃｌｋ２７０を出力する。集合的に、クロック信号Ｃｌｋ０、Ｃｌｋ９０、Ｃｌｋ１８０及びＣｌｋ２７０は、理想的な動作条件及び構成に下で四相直交クロックを構成する。図１が表すように、第１のＬＣＶＣＯ１０２から出力されるクロック信号Ｃｌｋ０及びＣｌｋ１８０は、夫々、第２のＬＣＶＣＯ１０４のトランジスタ１４４及び１４６の入力部（例えば、ゲート）へ送られる。動揺に、第２のＬＣＶＣＯ１０４から出力されるクロック信号Ｃｌｋ９０及びＣｌｋ２７０は、夫々、第１のＬＣＶＣＯ１０２のトランジスタ１４８及び１５０の入力部（例えば、ゲート）へ送られる。更に、第１のＬＣＶＣＯ１０２及び第２のＬＣＶＣＯ１０４は、コモンノード又はトレース１３４によって更に結合されている。
図２Ａは、第１のＬＣＶＣＯ１０２及び第２のＬＣＶＣＯ１０４の夫々における各ＬＣタンクの発振の周波数ωに対する各ＬＣタンクのインピーダンスＺＴの大きさのプロットを表す。図２Ｂは、第１のＬＣＶＣＯ１０２及び第２のＬＣＶＣＯ１０４の夫々における各ＬＣタンクの発振の周波数ωに対する各ＬＣタンクのインピーダンスの位相角度φのプロットを表す。ωｏｓｃは、各ＬＣタンクの発振の実際の周波数を表す。図２Ａ及び図２Ｂに示されるように、第１のＬＣＶＣＯ１０２及び第２のＬＣＶＣＯ１０４の間の結合は、夫々のＬＣタンクにおいて「ストレイン（strain）」を引き起こし、第１のＬＣＶＣＯ１０２及び第２のＬＣＶＣＯ１０４の夫々における各ＬＣタンクは、各ＬＣタンクの共振周波数ω０とは異なった周波数ωｏｓｃで発振する。結果として、第１のＬＣＶＣＯ１０２及び第２のＬＣＶＣＯ１０４の夫々におけるＬＣタンクの夫々の実効クオリティファクタＱは低下する。
図２Ｃ及び図２Ｄは、夫々、第１のＬＣＶＣＯ１０２及び第２のＬＣＶＣＯ１０４の挙動を特徴付ける等価回路表現を表し、一方、図２Ｅは、回路１００の電圧及び電流のフェーザー図を表す。より具体的に、図２Ｅは、図１の２つの結合されたＬＣＶＣＯのＬＣタンクにおける電流と電圧との間の位相及び大きさの関係の一例を表し、電流が電圧と同じ位相を有さないことを示す。これは、ＬＣタンクがω０でなく、ωｏｓｃで動作することを示す。図２Ｃ、図２Ｄ及び図２Ｅにおいて、ｉＴ０は、バラクタ１１０及び１１２を含むノード１３６及び１３８にある全てのキャパシタ及びインダクタ１０６によるインダクタンスから生ずる第１のＬＣＶＣＯ１０２のＬＣタンクの電流であり、ｉＴ９０は、バラクタ１１４及び１１６を含むノード１４０及び１４２にある全てのキャパシタンス及びインダクタ１０８のインダクタンスから生ずる第２のＬＣＶＣＯ１０４のＬＣタンクの電流であり、Ｖ０は、第１のＬＣＶＣＯ１０２のノード１３６及び１３８（Ｃｌｋ０及びＣｌｋ１８０）の間の差動電圧であり、Ｖ９０は、第２のＬＣＶＣＯ１０４のノード１４０及び１４２（Ｃｌｋ９０及びＣｌｋ２７０）の間の差動電圧であり、ｉｇ０は、第１のＬＣＶＣＯ１０２のトランジスタ１１８及び１２０の電流間の電流差であり、ｉ９０は、第２のＬＣＶＣＯ１０４のトランジスタ１２６及び１２８の電流間の電流差であり、ｇｍは、第１のＬＣＶＣＯ１０２及び第２のＬＣＶＣＯ１０４の第１の差動対の相互コンダクタンス（Ｉ０及びＩＣに依存する。）であり（先と同じく、第１のＬＣＶＣＯ１０２の第１の差動対は、結合されたトランジスタ１１８及び１２０によって形成され、第２のＬＣＶＣＯ１０４の第１の差動対は、結合されたトランジスタ１２６及び１２８によって形成される。）、ｉｃ０は、第１のＬＣＶＣＯ１０２のトランジスタ１４８及び１５０の電流間の電流差であり、ｉｃ９０は、第２のＬＣＶＣＯ１０４のトランジスタ１４６及び１４４の電流間の電流差であり、ｇｃは、第１のＬＣＶＣＯ１０２及び第２のＬＣＶＣＯ１０４の第３の差動対の相互コンダクタンス（Ｉ０及びＩＣに依存する。）である（第１のＬＣＶＣＯ１０２の第３の差動対は、結合されたトランジスタ１４８及び１５０によって形成され、第２のＬＣＶＣＯ１０４の第３の差動対は、結合されたトランジスタ１４４及び１４６によって形成される。）。
結合されている第１のＬＣＶＣＯ１０２及び第２のＬＣＶＣＯ１０４のノイズ特性は、匹敵する単一の結合されていないＬＣＶＣＯのものよりも悪い。更に、回路１００は、バイアス電流Ｉ０及びＩＣの大きさに対する発振周波数ωの依存性により、接地及び電源ノイズに対する感度がより高い。更に、何らかのコンポーネント又はバイアス電流不整合、あるいはインダクタ１０６及び１０８の間の基板又は磁気結合は、ＬＣタンク間の、ひいては、ＬＣタンクが出力するクロック信号Ｃｌｋ０、Ｃｌｋ９０、Ｃｌｋ１８０及びＣｌｋ２７０の間の位相誤差又はスキューを生じさせうる。回路１００の他の欠点は、回路トポロジーが、クロック信号Ｃｌｋ０、Ｃｌｋ９０、Ｃｌｋ１８０及びＣｌｋ２７０の間の制御可能な位相オフセットを可能にせず、すなわち、クロック信号Ｃｌｋ０、Ｃｌｋ９０、Ｃｌｋ１８０及びＣｌｋ２７０の位相が固定量で、本具体例においては、名目上９０度の増分オフセットでオフセットされる点である。
回路１００及びそれらに類似する回路に対する従来の解決法又は改善は、パッシブ回路、通常はオールパスＲＣフィルタを結合より前に挿入することを含む。その例が図３に表されている。より具体的に、図３は、オールパスＲＣフィルタが第１のＬＣＶＣＯ１０２及び第２のＬＣＶＣＯ１０４の夫々の出力ノード間に、すなわち、第１のＬＣＶＣＯ１０２の出力ノード１３６及び１３８の間と、第２のＬＣＶＣＯ１０４の出力ノード１４０及び１４２の間とに結合される回路３００を表す。より具体的に、図３において、第１のＬＣＶＣＯ１０２は、図３に表されるように接続される抵抗１６０及び１６２とキャパシタ１６４及び１６６とにより実施されるＲＣフィルタを有する。同様に、第２のＬＣＶＣＯ１０４は、図３に表されるように接続される抵抗１６８及び１７０とキャパシタ１７２及び１７４とにより実施されるＲＣフィルタを有する。ノード１７６、１７８、１８０及び１８２の夫々で結果的に生じる電圧信号ＶＡ、ＶＢ、ＶＣ及びＶＤは、夫々、トランジスタ１４４、１４６、１４８及び１５０の入力部（例えば、ゲート）へ送られて、２つのＬＣＶＣＯ１０２及び１０４を更に結合する。第１のＬＣＶＣＯ１０２及び第２のＬＣＶＣＯ１０４のオールパスＲＣフィルタの構成要素（抵抗１６０、１６２、１６８及び１７０並びにキャパシタ１６４、１６６、１７２及び１７４）の適切な値によれば、夫々の位相シフトされた結合電圧信号ＶＡ／ＶＢ及びＶＣ／ＶＤは、夫々のＬＣタンク電圧信号Ｃｌｋ９０／Ｃｌｋ２７０（第２のＬＣＶＣＯ１０４によって生成される。）及びＣｌｋ０／Ｃｌｋ１８０（第１のＬＣＶＣＯ１０２によって生成される。）と同相である。しかし、図１の回路１００のように、回路３００は、９０度以外の、２つのＬＣＶＣＯ１０２及び１０４のＬＣタンク間の制御可能な位相シフトを用いる手段を何らか有さない。更に、回路３００は、ＬＣＶＣＯ１０２及び１０４の間の望まないタンク結合又はコンポーネント不整合によって引き起こされる位相誤差を補正する手段を何らか有さない。
図４は、多相周期信号、より具体的に、多相クロック信号を生成する実施例に従う回路４００の例を表す。実施例において、回路４００は、多相生成ＬＣＶＣＯ間の制御可能な又は設定可能な位相オフセットを可能にするよう構成されてよい。更に、実施例は、多相生成ＬＣＶＣＯにおける不整合によって引き起こされる又は結合によって引き起こされる位相誤差を補償する。実施例において、回路４００は、第１のＬＣＶＣＯ４０２及び第２のＬＣＶＣＯ４０４を有する。実施例において、第１のＬＣＶＣＯ４０２は、インダクタ４０６と、バラクタ４１０、４１２、４１４及び４１６とを有する第１のＬＣタンクを有する。同様に、第２のＬＣＶＣＯ４０４は、インダクタ４０８と、バラクタ４１８、４２０、４２２及び４２４とを有する第２のＬＣタンクを有する。第１のＬＣＶＣＯ４０２は、バイアス電流Ｉ０を生成する電流源４２６を更に有し、一方、第２のＬＣＶＣＯ４０４は、バイアス電流Ｉ０を生成する電流源４２８を更に有する。実施例において、第１のＬＣＶＣＯ４０２及び第２のＬＣＶＣＯ４０４の夫々は、名目上、同じ周波数で動作するが、異なった位相で共振する。第１のＬＣＶＣＯ４０２及び第２のＬＣＶＣＯ４０４の夫々は、ＮＭＯＳ差動対及びＰＭＯＳ対を有する。各対は、タンク損失を補償するために必要とされる負性抵抗を生成するよう正フィードバック構成において交差結合されている。一実施形態では、ＰＭＯＳ対は差動対であってよいが、図４に表される実施形態では、それは、差動対ではなく、交差結合されたトランジスタの組として実施される。
一実施例において、第１のＬＣＶＣＯ４０２は、第１のトランジスタ４３０を有する第１のＮＭＯＳ差動対を有する。第１のトランジスタ４３０の入力部（例えば、ゲート電圧）は、第１の差動対の第２のトランジスタ４３２の出力部（例えば、ドレイン）へ電気的に接続されている。更に、第２のトランジスタ４３２の入力部（例えば、ゲート電圧）は、第１の差動対の第１のトランジスタ４３０の出力部（例えば、ドレイン）へ電気的に接続されている。第１のＬＣＶＣＯ４０２は、第１のトランジスタ４３４を有する第２のＰＭＯＳ交差結合対を更に有してよい。第１のトランジスタ４３４の入力部（例えば、ゲート電圧）は、第２の交差結合対の第２のトランジスタ４３６の出力部（例えば、ソース）へ電気的に接続されている。第２のトランジスタ４３６の出力部は、第１の差動対の第２のトランジスタ４３２の出力へも電気的に接続されており、それにより、それらの出力部は、出力ノード４３８へ出力されるコモン電圧を共有する。更に、第２のトランジスタ４３６の入力部（例えば、ゲート電圧）は、第２の交差結合対の第１のトランジスタ４３４の出力部（例えば、ソース）へ電気的に接続されている。第１のトランジスタ４３４の出力部は、第１の差動対の第１のトランジスタ４３０の出力部へも電気的に接続されており、それにより、それらの出力部は、出力ノード４４０へ出力されるコモン電圧を共有する。インダクタ４０６は、出力ノード４３８及び４４０の間に結合されている。
同様に、第２のＬＣＶＣＯ４０４は、第１のトランジスタ４４２を有する第１のＮＭＯＳ差動対を有してよい。第１のトランジスタ４４２の入力部は、第１の差動対の第２のトランジスタ４４４の出力部へ電気的に接続されている。更に、第２のトランジスタ４４４の入力部は、第１の差動対の第１のトランジスタ４４２の出力部へ電気的に接続されている。第２のＬＣＶＣＯ４０４は、第１のトランジスタ４４６を有する第２のＰＭＯＳ交差結合対を更に有してよい。第１のトランジスタ４４６の入力部は、第２の交差結合対の第２のトランジスタ４４８の出力部へ電気的に接続されている。第２のトランジスタ４４８の出力部は、第１の差動対の第２のトランジスタ４４４の出力部へも電気的に接続されており、それにより、それらの出力部は、出力ノード４５０へ出力されるコモン電圧を共有する。更に、第２のトランジスタ４４８の入力部は、第１の差動対の第１のトランジスタ４４２の出力部へも電気的に接続されており、それにより、それらの出力部は、出力ノード４５２へ出力されるコモン電圧を共有する。インダクタ４０８は、出力ノード４５０及び４５２の間に接続されている。表される実施形態では、トランジスタ４３０、４３２、４４２及び４４４はｎＭＯＳＦＥＴであり、一方、トランジスタ４３４、４３６、４４６及び４４８の夫々はｐＭＯＳＦＥＴである。
実施例において、第１のＬＣＶＣＯ４０２及び第２のＬＣＶＣＯ４０４におけるＬＣタンクは、２つのＬＣＶＣＯ４０２及び４０４から出力されるクロック信号の位相の間の所望の位相オフセットを達成するよう、ＬＣタンクの夫々の発信の周波数を変調することによって、結合される。表される実施形態では、第２のＬＣＶＣＯ４０４から出力される第１及び第２のクロック信号の位相の間の位相オフセットは、夫々、第１のＬＣＶＣＯ４０２から出力される第１及び第２のクロック信号の位相に対して９０度である。すなわち、この例では、回路４００は、出力ノード４４０、４５２、４３８及び４５０の夫々においてゼロ度、９０度、１８０度及び２７０度の位相を夫々有するクロック信号Ｃｌｋ０、Ｃｌｋ９０、Ｃｌｋ１８０及びＣｌｋ２７０を生成するよう直交位相で発振する。実施例において、クロック信号Ｃｌｋ０、Ｃｌｋ９０、Ｃｌｋ１８０及びＣｌｋ２７０は、位相検出器４５４へ入力される。位相検出器４５４は、第１のＬＣＶＣＯ４０２におけるＬＣタンクと第２のＬＣＶＣＯ４０４におけるＬＣタンクとの間の位相オフセットを検出又は決定する。一実施例において、位相検出器４５４は、乗算ミキサセル、より具体的に、ギルバートセルを有する。その一例が図５Ａ〜５Ｃに表されている。
ギルバートセルは、電子乗算ミキサである。参照により、ギルバートセルの出力電流Ｉｏｕｔは、両方の入力部の（差動）ベース電流の正確な乗算である。例となる実施形態において、Ｃｌｋ０及びＣｌｋ１８０は、集合的に、図５においてＤＣｌｋ０と表される第１の差動信号を表し、一方、Ｃｌｋ９０及びＣｌｋ２７０は、集合的に、図５ＡにおいてＤＣｌｋ９０と表される第２の差動信号を表す。この例では、第２の差動信号ＤＣｌｋ９０は、第１の差動信号ＤＣｌｋ０の位相に対して９０度の所望の位相オフセットを有する（なお、他の実施形態では、所望の位相オフセットは、必要に応じて、９０度より小さくても又は大きくてもよい。）。図５Ａは、位相検出器４５４を実施するために使用されるギルバートセルのための一般に認められた等価シンボルを表し、一方、図５Ｂは、図５Ａのギルバートセルとしての使用に適しており且つ２つの差動信号ＤＣｌｋ０（信号Ｃｌｋ０及びＣｌｋ１８０を表す。）及びＤＣｌｋ９０（信号Ｃｌｋ９０及びＣｌｋ２７０を表す。）を受信する入力部を有するギルバートセルの例の回路図を表す。図５Ｃは、作動入力信号ＤＣｌｋ０及びＤＣｌｋ９０の間の位相オフセットΔφ（ＤＣｌｋ０−ＤＣｌｋ９０）の関数として出力差動信号Ｉｏｕｔ−バーＩｏｕｔの値を表す。
このように、この実施例では、位相検出器４５４は、作動入力信号ＤＣｌｋ０及びＤＣｌｋ９０（より一般的には、夫々のＬＣタンク）の間の位相の差が９０度である場合に、零電流（Ｉｏｕｔ＝０）を出力する。次いで、位相検出器４５４の出力、信号Ｉｏｕｔ及びバーＩｏｕｔは、夫々、加算器（又は、単なる正味加算回路）４５６及び４５８へ入力される。加算器４５６及び４５８は、ベースバンド電流ＩＳＫ０及びＩＳＫ９０を、夫々、出力信号Ｉｏｕｔ及びバーＩｏｕｔに加える。次いで、加算器４５６及び４５８による和出力は、ローパスフィルタ（ＬＰＦ）４６０によってフィルタをかけられる。ＬＰＦ４６０は、ベースバンド電圧ＶＬ０及びＶＬ９０を生成する。電圧ＶＬ０は、（ＶＣＴＲＬによって変調される）バラクタ４１０及び４１４とともに第１のＬＣＶＣＯ４０２のＬＣタンクの総キャパシタンスに寄与するバラクタ４１２及び４１６のキャパシタンスを変調するために使用される。同様に、電圧ＶＬ９０は、（やはりＶＣＴＲＬによって変調される）バラクタ４２０及び４２４とともに第２のＬＣＶＣＯ４０４の総キャパシタンスに寄与するバラクタ４１８及び４２２のキャパシタンスを変調するために使用される。
実施例において、第１のＬＣＶＣＯ４０２及び第２のＬＣＶＣＯ４０４の同調範囲の有意な減少を回避するために、結合バラクタは、ＬＣタンクのインピーダンス不整合を補償するのに十分である限り、第１のＬＣＶＣＯ４０２及び第２のＬＣＶＣＯ４０４におけるＬＣタンクの夫々の総キャパシタンスのごく一部にしか寄与しない（例えば、５〜１０％）。表される実施形態では、バラクタの夫々に印加される制御電圧の増大は、そのキャパシタンスを低下させ、従って、対応するＬＣタンクの発振の実際の周波数ωｏｓｃを増大させると考えられる（制御電圧がウェルに接続する場合に、ｎウェルにおけるＮＭＯＮバラクタについても当てはまる。）。
局所ループ（すなわち、２つの夫々のＬＣＶＣＯ４０２及び４０４の局所ループ）は、電流差ＩＯＵＴ−バーＩＯＵＴ＝ＩＳＫ９０−ＩＳＫ０である場合に、平衡に達する。この条件は、第１のＬＣＶＣＯ４０２及び第２のＬＣＶＣＯ４０４におけるＬＣタンクの間の入力位相差がΔφ＝（π／２）＋（ＩＳＫ０−ＩＳＫ９０）／ＫＰＤである場合に満たされる。ＫＰＤは、位相検出器４５４のゲインである。
平衡において、第１のＬＣＶＣＯ４０２及び第２のＬＣＶＣＯ４０４の２つのＬＣタンクの位相は、信号ＩＳＫ０及びＩＳＫ９０によって制御される任意量だけスキューされる。ＩＳＫ０−ＩＳＫ９０＝０ならば、正確な直交位相シフトがＬＣタンクの間で達成される（例えば、２つのＬＣタンクの間の位相オフセットは９０度である。）。しかし、ＩＳＫ０−ＩＳＫ９０＞０を適用することによって、正スキューが引き起こされる（例えば、２つのＬＣタンクの間の位相オフセットは９０度よりも大きい。）。同様に、ＩＳＫ０−ＩＳＫ９０＜０を適用することによって、負スキューが引き起こされる（例えば、２つのＬＣタンクの間の位相オフセットは９０度よりも小さい。）。更に、位相検出器４５４のゲインは、逆の位相順序付けのバイアにおいて反対の符号を有するので、この逆位相順序付けは不安定な状態をもたらし、回路４００は、外からの援助なしに、最終的に正確な（所望の）位相オーダーに達しうる。
実施例において、回路４００が適切に又は望むように動作することを確かにするよう、ＰＤ４５４と、加算器４５６及び４５８と、ＬＰＦ４６０と、ＬＣＶＣＯ４０２及び４０４を有する局所ループは、ＬＣＶＣＯ４０２及び４０４におけるＬＣタンクの両方が制御される態様で入力位相を追跡することを確かにするために、それが回路４００の応用であるならば、グローバルＣＤＲ（ＰＬＬ）ループのバンド幅よりも高いバンド幅を有さなければならない。第２に、周波数ビーティング（beating）（例えば、２つのＬＣタンクが同じ周波数で動作して、位相検出器の出力が局所ループによって除去されるには周波数が高すぎる場合）を防ぐよう、局所ループのバンド幅は、ＬＣタンクのインダクタンス及びキャパシタンス不整合の夫々を含むＬＣタンクの共振周波数の間の最大差よりも大きくなければならない。第３に、局所ループのバンド幅は、局所ループの安定性を確かにするよう、その開ループ領域極よりもそれほど大きくてはならない（望ましくは、より小さい）。
実施例において、周波数結合システムは、第１のＬＣＶＣＯ４０２及び第２のＬＣＶＣＯ４０４の夫々におけるＬＣタンクの間の不整合を少なくとも部分的に補償するために使用されてよい。第１のＬＣＶＣＯ４０２におけるＬＣタンクが第２のＬＣＶＣＯ４０４におけるＬＣタンクと整合しない場合において、ＩＳＫ０−ＩＳＫ９０＝０とすると、局所ループは、電圧ＶＬ０及びＶＬ９０を異なった値に設定し、それにより、第１のＬＣＶＣＯ４０２におけるＬＣタンクと第２のＬＣＶＣＯ４０４におけるＬＣタンクとの間の周波数オフセットはゼロになり、更に、第１のＬＣＶＣＯ４０２におけるＬＣタンクと第２のＬＣＶＣＯ４０４におけるＬＣタンクとの間の位相オフセットはΔφ＝（π／２）±（Δω／ＫＬＯＯＰ）になる。Δωは、第１のＬＣＶＣＯ４０２におけるＬＣタンクと第２のＬＣＶＣＯ４０４におけるＬＣタンクとの間の周波数不整合であり、ＫＬＯＯＰは、局所ループのゲインである。言い換えると、局所ループのバラクタは、ＬＣタンクの周波数不整合を補償する値に設定され、この場合における理想的なπ／２（９０度）からの位相偏差はループゲインＫＬＯＯＰによって決定され、これは、通常、ループバンド幅のための第１の近似である。従って、ループは、周波数不整合が局所ループバンド幅よりもずっと小さいならば、依然として位相オフセットをおおよそπ／２にさせる。第１のＬＣＶＣＯ４０２におけるＬＣタンク及び第２のＬＣＶＣＯ４０４におけるＬＣタンクの共振周波数を等しくすることによって、回路４００の記載される周波数結合トポロジーは、第１のＬＣＶＣＯ４０２及び第２のＬＣＶＣＯ４０４が、そのクオリティファクタＱの最大値で動作して、位相ノイズを最小限とすることを可能にする。
実施例において、定常状態において周波数不整合及び位相誤差の両方を完全に除くよう、ループは、その伝達関数においてループフィルタに他の１／ｓ項を組み込む必要がある。しかし、そのような付加は、安定性を保ち且つ十分な位相マージンを達成するために、ループにおいてゼロを加えることも必要としうる。
このように、回路４００の具体的な実施形態を含む実施例は、多相生成ＬＣＶＣＯの制御可能な位相遅延を可能にする。更に、実施例は、多相生成ＬＣＶＣＯにおける不整合によって引き起こされる又は結合によって引き起こされる位相誤差を補償する。
図６は、多相クロック信号を生成する方法の例を表すフローチャートを表す。実施例において、６０２で、第１のＬＣタンクを有する第１のＬＣＶＣＯは、周波数及び第１の位相を有する第１の周期信号と、前記周波数及び第２の位相を有する第２の周期信号とを生成する。第２の位相は、第１の位相オフセットだけ第１の位相からオフセットされている。実施例において６０２と並行にある６０４で、第２のＬＣタンクを有する第２のＬＣＶＣＯは、前記周波数及び第３の位相を有する第３の周期信号と、前記周波数及び第４の位相を有する第４の周期信号とを生成する。第４の位相は、第２の位相オフセットだけ第３の位相からオフセットされている。６０６で、位相検出器は、第１、第２、第３及び第４の周期信号を受信し、６０８で、第１、第２、第３及び第４の周期信号に基づいて第１のＬＣタンクと第２のＬＣタンクとの間の第３の位相オフセットを決定する。６１０で、位相検出器は、決定した第３の位相オフセットに基づいて第１の出力信号及び第２の出力信号を生成する。６１２で、加算回路は、第１の調整された信号を生成するよう、第１の出力信号に第１の調整信号を加え、実施例において６１２と並行にある６１４で、第２の調整された信号を生成するよう第２の出力信号に第２の調整信号を加える。一実施形態において、フィルタ回路は、６１６で、第１の変調信号を生成するよう第１の調整された信号にフィルタをかけ、６１８で、第２の変調信号を生成するよう第２の調整された信号にフィルタをかける。６１６及び６１８は、実施例において、並行して行われる。６２０で、第１のＬＣＶＣＯは、第１のＬＣタンクの共振周波数を調整するよう、第１の変調信号に基づいて第１のＬＣタンクの第１のインピーダンスを変調する。実施例において６２０と並行にある６２２で、第２のＬＣＶＣＯは、第２のＬＣタンクの共振周波数を調整するよう、第２の変調信号に基づいて第２のＬＣタンクの第２のインピーダンスを変調する。実施例において、１又はそれ以上の繰り返しの後、第１のＬＣタンクの変調及び第２のＬＣタンクの変調は、第１及び第２の位相が夫々第３及び第４の位相に対して所定の位相オフセットでオフセットされるように第３の位相オフセットが所定の位相オフセットに等しくなるように、第３の位相オフセットを調整する。
本開示は、特定の順序で起こるように図６の特定の組の方法又はプロセスを記載及び例示するが、あらゆる適切な順序で及び反対に又は連続的に起こる図６の方法のあらゆる適切なステップを考えている。更に、本開示は、図６の方法の特定のステップを実行する特定のコンポーネントを記載及び例示するが、図６の方法のあらゆる適切なステップを実行するあらゆる適切なコンポーネントのあらゆる適切な組み合わせを考えている。
本開示は、当業者が理解しうる実施例に対する全ての変更、置換、変形、代替及び改良を包含している。同様に、必要に応じて、添付の特許請求の範囲は、当業者が理解しうる実施例に対する全ての変更、置換、変形、代替及び改良を包含する。
以上の実施形態に関し、更に以下の付記を開示する。
（付記１） 第１のＬＣタンクを有する第１のＬＣ型電圧制御発振器（ＬＣＶＣＯ）によって、前記第１のＬＣタンクの共振周波数に基づく第１の位相及び周波数を有する第１の周期信号を生成するステップと、
第２のＬＣタンクを有する第２のＬＣＶＣＯによって、前記第２のＬＣタンクの共振周波数に基づく第２の位相及び前記周波数を有する第２の周期信号を生成するステップと、
位相検出器によって、前記第１の周期信号及び前記第２の周期信号に基づいて、前記第１のＬＣタンクと前記第２のＬＣタンクとの間の位相オフセットを決定するステップと、
前記位相検出器によって、前記決定された位相オフセットに基づいて、第１の出力信号及び第２の出力信号を生成するステップと、
前記位相オフセットが所定の位相オフセットと略等しいように前記位相オフセットを調整するステップと
を有し、
前記調整するステップは、
前記第１のＬＣＶＣＯによって、前記第１のＬＣタンクの共振周波数を調整するよう、前記第１の出力信号に基づいて、前記第１のＬＣタンクの第１のインピーダンスを変調するステップ、及び／又は
前記第２のＬＣＶＣＯによって、前記第２のＬＣタンクの共振周波数を調整するよう、前記第２の出力信号に基づいて、前記第２のＬＣタンクの第２のインピーダンスを変調するステップ
を有する、方法。
（付記２） 前記第１の周期信号は、第１の第１の周期信号及び第２の第１の周期信号を含む差動信号であり、前記第１の第１の周期信号及び前記第２の第１の周期信号は、１８０度だけオフセットされた夫々の位相を有し、
前記第２の周期信号は、第１の第２の周期信号及び第２の第２の周期信号を含む差動信号であり、前記第１の第２の周期信号及び前記第２の第２の周期信号は、１８０度だけオフセットされた夫々の位相を有する、
付記１に記載の方法。
（付記３） 前記第１の第１の周期信号、前記第２の第１の周期信号、前記第１の第２の周期信号、及び前記第２の第２の周期信号の夫々は、クロック信号である、
付記２に記載の方法。
（付記４） 第１の調整された信号を生成するよう前記第１の出力信号に第１の調整信号を加え、第２の調整された信号を生成するよう前記第２の出力信号に第２の調整信号を加えるステップを更に有し、
前記第１のＬＣＶＣＯによって前記第１の出力信号に基づいて前記第１のＬＣタンクの第１のインピーダンスを変調するステップは、前記第１のＬＣＶＣＯによって、前記第１の調整された信号に基づいて前記第１のＬＣタンクの前記第１のインピーダンスを変調することを含み、
前記第２のＬＣＶＣＯによって前記第２の出力信号に基づいて前記第２のＬＣタンクの第２のインピーダンスを変調するステップは、前記第２のＬＣＶＣＯによって、前記第２の調整された信号に基づいて前記第２のＬＣタンクの前記第２のインピーダンスを変調することを含む、
付記１に記載の方法。
（付記５） フィルタ回路によって、第１の変調信号を生成するよう前記第１の調整された信号にフィルタをかけるとともに、第２の変調信号を生成するよう前記第２の調整された信号にフィルタをかけるステップを更に有し、
前記第１のＬＣＶＣＯによって前記第１の調整された信号に基づいて前記第１のＬＣタンクの第１のインピーダンスを変調するステップは、前記第１のＬＣＶＣＯによって、前記第１の変調信号に基づいて前記第１のＬＣタンクの前記第１のインピーダンスを変調することを含み、
前記第２のＬＣＶＣＯによって前記第２の調整された信号に基づいて前記第２のＬＣタンクの第２のインピーダンスを変調するステップは、前記第２のＬＣＶＣＯによって、前記第２の変調信号に基づいて前記第２のＬＣタンクの前記第２のインピーダンスを変調することを含む、
付記４に記載の方法。
（付記６） 前記第１のＬＣＶＣＯ及び前記第２のＬＣＶＣＯは、前記第１の出力信号の大きさと前記第２の出力信号の大きさとの間の差が、前記第１の調整信号の大きさと前記第２の調整信号の大きさとの間の差に等しい場合に、平衡に達する、
付記４に記載の方法。
（付記７） 前記所定の位相オフセットは調整可能である、
付記４に記載の方法。
（付記８） 前記第１の調整信号の大きさと前記第２の調整信号の大きさとの間の差がゼロである場合、前記所定の位相オフセットは９０度であり、
前記第１の調整信号の大きさと前記第２の調整信号の大きさとの間の差がゼロよりも大きい場合、前記所定の位相オフセットは９０度よりも大きく、
前記第１の調整信号の大きさと前記第２の調整信号の大きさとの間の差がゼロよりも小さい場合、前記所定の位相オフセットは９０度よりも小さい、
付記７に記載の方法。
（付記９） 前記第１の出力信号及び前記第２の出力信号はともに差動出力信号を構成する、
付記１に記載の方法。
（付記１０） 前記差動出力信号の電流は、前記位相オフセットが前記所定の位相オフセットに等しい場合に、ゼロの値を有する、
付記９に記載の方法。
（付記１１） 前記位相検出器は、前記第１の周期信号及び前記第２の周期信号を入力として受信し、前記第１の出力信号及び前記第２の出力信号を出力するギルバートセルを有する、
付記１に記載の方法。
（付記１２） 第１のＬＣタンクを有し、該第１のＬＣタンクの共振周波数に基づく第１の位相及び周波数を有する第１の周期信号を生成するよう構成される第１のＬＣ型電圧制御発振器（ＬＣＶＣＯ）と、
第２のＬＣタンクを有し、該第２のＬＣタンクの共振周波数に基づく第２の位相及び前記周波数を有する第２の周期信号を生成するよう構成される第２のＬＣＶＣＯと、
前記第１の周期信号及び前記第２の周期信号に基づいて前記第１のＬＣタンクと前記第２のＬＣタンクとの間の位相オフセットを決定し、該決定された位相オフセットに基づいて第１の出力信号及び第２の出力信号を生成するよう構成される位相検出器と
を有し、
前記第１のＬＣＶＣＯ及び前記第２のＬＣＶＣＯの一方又は両方は、前記位相オフセットが所定の位相オフセットと略等しいように前記位相オフセットを調整するよう構成され、
前記位相オフセットを調整するために、前記第１のＬＣＶＣＯは、前記第１のＬＣタンクの共振周波数を調整するように、前記第１の出力信号に基づいて前記第１のＬＣタンクの第１のインピーダンスを変調するよう構成され、前記第２のＬＣＶＣＯは、前記第２のＬＣタンクの共振周波数を調整するように、前記第２の出力信号に基づいて前記第２のＬＣタンクの第２のインピーダンスを変調するよう構成される、回路。
（付記１３） 前記第１の周期信号は、第１の第１の周期信号及び第２の第１の周期信号を含む差動信号であり、前記第１の第１の周期信号及び前記第２の第１の周期信号は、１８０度だけオフセットされた夫々の位相を有し、
前記第２の周期信号は、第１の第２の周期信号及び第２の第２の周期信号を含む差動信号であり、前記第１の第２の周期信号及び前記第２の第２の周期信号は、１８０度だけオフセットされた夫々の位相を有する、
付記１２に記載の回路。
（付記１４） 前記第１の第１の周期信号、前記第２の第１の周期信号、前記第１の第２の周期信号、及び前記第２の第２の周期信号の夫々は、クロック信号である、
付記１３に記載の回路。
（付記１５） 第１の調整された信号を生成するように前記第１の出力信号に第１の調整信号を加え、第２の調整された信号を生成するように前記第２の出力信号に第２の調整信号を加えるよう構成される加算回路を更に有し、
前記第１の出力信号に基づいて前記第１のＬＣタンクの第１のインピーダンスを変調するために、前記第１のＬＣＶＣＯは、前記第１の調整された信号に基づいて前記第１のＬＣタンクの前記第１のインピーダンスを変調するよう構成され、
前記第２の出力信号に基づいて前記第２のＬＣタンクの第２のインピーダンスを変調するために、前記第２のＬＣＶＣＯは、前記第２の調整された信号に基づいて前記第２のＬＣタンクの前記第２のインピーダンスを変調するよう構成される、
付記１２に記載の回路。
（付記１６） 第１の変調信号を生成するように前記第１の調整された信号にフィルタをかけるとともに、第２の変調信号を生成するように前記第２の調整された信号にフィルタをかけるよう構成されるフィルタを更に有し、
前記第１の調整された信号に基づいて前記第１のＬＣタンクの第１のインピーダンスを変調するために、前記第１のＬＣＶＣＯは、前記第１の変調信号に基づいて前記第１のＬＣタンクの前記第１のインピーダンスを変調するよう構成され、
前記第２の調整された信号に基づいて前記第２のＬＣタンクの第２のインピーダンスを変調するために、前記第２のＬＣＶＣＯは、前記第２の変調信号に基づいて前記第２のＬＣタンクの前記第２のインピーダンスを変調するよう構成される、
付記１５に記載の回路。
（付記１７） 前記第１のＬＣＶＣＯ及び前記第２のＬＣＶＣＯは、前記第１の出力信号の大きさと前記第２の出力信号の大きさとの間の差が、前記第１の調整信号の大きさと前記第２の調整信号の大きさとの間の差に等しい場合に、平衡に達する、
付記１５に記載の回路。
（付記１８） 前記所定の位相オフセットは調整可能である、
付記１５に記載の回路。
（付記１９） 前記第１の調整信号の大きさと前記第２の調整信号の大きさとの間の差がゼロである場合、前記所定の位相オフセットは９０度であり、
前記第１の調整信号の大きさと前記第２の調整信号の大きさとの間の差がゼロよりも大きい場合、前記所定の位相オフセットは９０度よりも大きく、
前記第１の調整信号の大きさと前記第２の調整信号の大きさとの間の差がゼロよりも小さい場合、前記所定の位相オフセットは９０度よりも小さい、
付記１８に記載の回路。
（付記２０） 前記第１の出力信号及び前記第２の出力信号はともに差動出力信号を構成する、
付記１２に記載の回路。
（付記２１） 前記差動出力信号の電流は、前記位相オフセットが前記所定の位相オフセットに等しい場合に、ゼロの値を有する、
付記２０に記載の回路。
（付記２２） 前記位相検出器は、前記第１の周期信号及び前記第２の周期信号を入力として受信し、前記第１の出力信号及び前記第２の出力信号を出力するギルバートセルを有する、
付記１２に記載の回路。
４００ 回路
４０２ 第１のＬＣＶＣＯ
４０４ 第２のＬＣＶＣＯ
４５４ 位相検出器
４５６，４５８ 加算器
４６０ ローパスフィルタ

Claims (4)

  1. 第１のＬＣタンクを有する第１のＬＣ型電圧制御発振器（ＬＣＶＣＯ）によって、前記第１のＬＣタンクの共振周波数に基づく第１の位相及び周波数を有する第１の周期信号を生成するステップと、
    第２のＬＣタンクを有する第２のＬＣＶＣＯによって、前記第２のＬＣタンクの共振周波数に基づく第２の位相及び前記周波数を有する第２の周期信号を生成するステップと、
    位相検出器によって、前記第１の周期信号及び前記第２の周期信号に基づいて、前記第１のＬＣタンクと前記第２のＬＣタンクとの間の位相オフセットを決定するステップと、
    前記位相検出器によって、前記決定された位相オフセットに基づいて、第１の出力信号及び第２の出力信号を生成するステップと、
    前記位相オフセットが所定の位相オフセットと略等しいように前記位相オフセットを調整するステップと
    を有し、
    前記調整するステップは、
    前記第１のＬＣＶＣＯによって、前記第１のＬＣタンクの共振周波数を調整するよう、前記第１の出力信号に基づいて、前記第１のＬＣタンクの第１のインピーダンスを変調するステップ、及び／又は
    前記第２のＬＣＶＣＯによって、前記第２のＬＣタンクの共振周波数を調整するよう、前記第２の出力信号に基づいて、前記第２のＬＣタンクの第２のインピーダンスを変調するステップ
    を有し、
    第１の調整された信号を生成するよう前記第１の出力信号に第１の調整信号を加え、第２の調整された信号を生成するよう前記第２の出力信号に第２の調整信号を加えるステップを更に有し、
    前記第１のＬＣＶＣＯによって前記第１の出力信号に基づいて前記第１のＬＣタンクの第１のインピーダンスを変調するステップは、前記第１のＬＣＶＣＯによって、前記第１の調整された信号に基づいて前記第１のＬＣタンクの前記第１のインピーダンスを変調することを含み、
    前記第２のＬＣＶＣＯによって前記第２の出力信号に基づいて前記第２のＬＣタンクの第２のインピーダンスを変調するステップは、前記第２のＬＣＶＣＯによって、前記第２の調整された信号に基づいて前記第２のＬＣタンクの前記第２のインピーダンスを変調することを含む、
    方法。
  2. 前記第１の周期信号は、第１の第１の周期信号及び第２の第１の周期信号を含む差動信号であり、前記第１の第１の周期信号及び前記第２の第１の周期信号は、１８０度だけオフセットされた夫々の位相を有し、
    前記第２の周期信号は、第１の第２の周期信号及び第２の第２の周期信号を含む差動信号であり、前記第１の第２の周期信号及び前記第２の第２の周期信号は、１８０度だけオフセットされた夫々の位相を有する、
    請求項１に記載の方法。
  3. 第１のＬＣタンクを有し、該第１のＬＣタンクの共振周波数に基づく第１の位相及び周波数を有する第１の周期信号を生成するよう構成される第１のＬＣ型電圧制御発振器（ＬＣＶＣＯ）と、
    第２のＬＣタンクを有し、該第２のＬＣタンクの共振周波数に基づく第２の位相及び前記周波数を有する第２の周期信号を生成するよう構成される第２のＬＣＶＣＯと、
    前記第１の周期信号及び前記第２の周期信号に基づいて前記第１のＬＣタンクと前記第２のＬＣタンクとの間の位相オフセットを決定し、該決定された位相オフセットに基づいて第１の出力信号及び第２の出力信号を生成するよう構成される位相検出器と
    を有し、
    前記第１のＬＣＶＣＯ及び前記第２のＬＣＶＣＯの一方又は両方は、前記位相オフセットが所定の位相オフセットと略等しいように前記位相オフセットを調整するよう構成され、
    前記位相オフセットを調整するために、前記第１のＬＣＶＣＯは、前記第１のＬＣタンクの共振周波数を調整するように、前記第１の出力信号に基づいて前記第１のＬＣタンクの第１のインピーダンスを変調するよう構成され、前記第２のＬＣＶＣＯは、前記第２のＬＣタンクの共振周波数を調整するように、前記第２の出力信号に基づいて前記第２のＬＣタンクの第２のインピーダンスを変調するよう構成され、
    第１の調整された信号を生成するように前記第１の出力信号に第１の調整信号を加え、第２の調整された信号を生成するように前記第２の出力信号に第２の調整信号を加えるよう構成される加算回路を更に有し、
    前記第１の出力信号に基づいて前記第１のＬＣタンクの第１のインピーダンスを変調するために、前記第１のＬＣＶＣＯは、前記第１の調整された信号に基づいて前記第１のＬＣタンクの前記第１のインピーダンスを変調するよう構成され、
    前記第２の出力信号に基づいて前記第２のＬＣタンクの第２のインピーダンスを変調するために、前記第２のＬＣＶＣＯは、前記第２の調整された信号に基づいて前記第２のＬＣタンクの前記第２のインピーダンスを変調するよう構成される、
    回路。
  4. 前記第１の周期信号は、第１の第１の周期信号及び第２の第１の周期信号を含む差動信号であり、前記第１の第１の周期信号及び前記第２の第１の周期信号は、１８０度だけオフセットされた夫々の位相を有し、
    前記第２の周期信号は、第１の第２の周期信号及び第２の第２の周期信号を含む差動信号であり、前記第１の第２の周期信号及び前記第２の第２の周期信号は、１８０度だけオフセットされた夫々の位相を有する、
    請求項４に記載の回路。
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