JP2005500780A - 同調可能な直交位相シフタ - Google Patents
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Abstract
Description
【発明の属する技術分野】
本発明は、入力信号を入力するための入力手段と、前記入力信号を、二つの基本的に直交する第一の信号及び第二の信号に分離するための分離手段と、前記第一の信号及び前記第二の信号を加算するための加算手段と、前記第一の信号及び前記第二の信号を減算するための減算手段と、前記加算手段からの出力信号に基づいて第一の出力信号を出力するための第一の出力部と、前記減算手段からの出力信号に基づいて第二の出力信号を出力するための第二の出力部とを有する同調可能な直交位相シフタに関する。
【0002】
【従来の技術】
二つの直交出力信号をもたらす当該位相シフタは例えば、送信器において十分なイメージリジェクション(image rejection)を実現すると共に、受信器においてI(同相(In−phase))ベースバンド位相ベクトル信号(base band phase vector signal)とQ(直交位相(Quadrature−phase))ベースバンド位相ベクトル信号との間で正確な90度位相差を構成するために正確な90度位相シフトが必要とされるモバイル通信システム並びに他の無線送信器及び受信器システムにおいて使用されている。特に可能な用途としては、広い同調範囲(tuning range)を有するRC/LC発振器に対するI/Q生成(“Sonet”/“SDH”用途)がある。更に当該位相シフタは、データ・クロック再生(Data and Clock Recovery(DCR))及び位相同期ループ(Phase−Looked−Loop(PLL))回路ばかりでなく、多相フィルタ(polyphase filter)、QUAM、及び低IF/ゼロIF受信器(Low IF/Zero IF receiver)においても使用されている。
【0003】
直交信号生成に対する第一の知られている技術は、図1に示されているRC−CR技術である。この場合、入力信号vinは、−π/4シフトされて第一の出力信号vo1を形成し、+π/4シフトされて第二の出力信号vo2を形成する。出力信号vo1とvo2との間の位相差は常にπ/2となるが、出力信号vo1及びvo2の振幅は、一つの周波数f0=1/(2πRC)においてのみ等しくなる。
【0004】
シフトの後、リミット段(図1において図示略)が使用され得るが、数段がカスケード接続されない場合、振幅リミットはGHz帯において困難となる。前記信号のゼロクロス(zero crossing)が適切な場合にのみ、当該動作が可能となる。それでも二つの並列パスにおいて出力信号vo1とvo2との両方の間で、利得及び振幅におけるミスマッチ(mismatch)が常に存在する。更に非線形な効果の影響で、AM・PM変換(AM to PM conversion)のようにスルーレート(slew−rate)(dvin/dt)が発生する。RC時定数がプロセス及び温度に伴って変動する場合、出力信号vo1とvo2との両方の振幅が等しくなるカットオフ周波数も変動する。更に受動コンポーネントの間のミスマッチも位相ミスマッチをもたらす。
【0005】
直交生成のための他の従来方法として、図2に記載のヘイベンス(Havens)の技術がある。前記入力信号は、ほぼ直交する出力をもつ直交回路2を使用して二つの分岐(branch)に分離される。当該回路の精度は必ずしも要求されない。当該二つの信号は以下のようになる。
【数1】
【0006】
当該二つの信号vo1及びvo2の各々が、リミッタ4及び5の各々によって振幅リミットされた後、当該二つの信号は加算器(adder)6によって加算され、また減算器(subtractor)7によって減算される。加算器6及び減算器7の出力部からの信号の各々は、ここでもリミッタ8及び9によってそれぞれ振幅リミットされて、出力信号vo1及びvo2を形成する。興味深いことに、π/2からの位相の不均衡(imbalance)はその後、前記リミット動作によってキャンセルされる二つの信号v1とv2との間に振幅ミスマッチをもたらす。当該動作は以下で説明される。
【数2】
【0007】
前記位相シフタが二つの直交出力(θ=π/2)を有する場合、和信号と差信号との振幅Aは等しい。第二の信号v2において大きさεの振幅ミスマッチがあると仮定すると、第二の信号v2に対する式は以下のように理解される。
【数3】
【0008】
当該エラーの影響は、v1+v2がΦ1によって反時計回りに回転し、v1−v2がΦ2によって時計回りに回転することにある。図3において、前記信号のフェーザ(phasor)図が示されている。示されている二つの状態は、振幅エラーがない状態(図3a)と、振幅エラーがある状態(図3b)とに対応している。図3から、振幅Aと比較する場合、振幅エラーεが小さい(すなわちε<<A)という仮定のもとで位相エラーΦ1及びΦ2とローカル位相エラー(local phase error)Φ1+Φ2とが理解され得る。
【0009】
位相エラーΦ1及びΦ2に対する式は以下のようになる。
【数4】
ε<<Aの場合、結果的に以下のようになる。
【数5】
【0010】
振幅ミスマッチεは位相ミスマッチをもたらす。1%の振幅ミスマッチは、位相0.6度を生じさせる。当該方法はエラーに対するロバスト性の点でより好ましいが、振幅変調を位相変調に変換する四つのリミッタ4、5、8、及び9を使用することに不利点がある。他のクリティカルな不利点として、たとえ複数の振幅エラーが許容されても、入力直交ジェネレータ(input quadrature generator)は異なる周波数に対して等しくない振幅を生成する。従って上記直交生成回路(quadrature generation circuit)が、例えば1オクターブの範囲内で同調することによってI/Q処理するための発振器に結合されているとき、前記二つのパスの振幅は劇的に変化する。
【0011】
図2は、本発明に先行する、最も近い従来技術を示している。
【0012】
欧州特許第EP0707379A1号は、フィルタ、増幅器、及び和回路(summing circuit)のカスケード接続(cascade connection)によって各々構成される二つの分岐と、一方の分岐の前記フィルタを反対の分岐の前記和回路に相互接続する増幅器によって構成される二つのクロスコネクションとを含む同調可能な直交位相シフタを開示している。前記二つの出力信号の間の正確な90度位相シフトは、前記四つの増幅器のテール電流(tail current)を制御することによって実現される。
【0013】
国際特許出願第WO92/11704A1号には、電圧制御位相シフトネットワーク(voltage control phase−shift network)、リミッタ、排他的論理和位相検出器(exclusive−OR phase detector)、ローパスフィルタ、差動電圧電流変換器、及びループフィルタを有する位相同期ループ構成を含む直交信号ジェネレータが記載されている。前記電圧制御位相シフトネットワークは、差動直交信号のために位相シフトをもたらす。前記排他的論理和位相検出器は、前記差動直交信号の間の位相エラーを特定する。前記位相エラーは、前記差動直交信号の間の正確な90度の位相関係を保持するために前記電圧制御位相シフトネットワークに結合し戻される電圧制御信号に関連している。
【0014】
前記制御のメカニズムのため、欧州特許第EP0707379A1号と国際特許出願第WO92/11704A1号とに記載のデバイスの両方は、複雑かつ高価な回路構成を必要とする。
【0015】
【発明が解決しようとする課題】
従って本発明の目的は、前記振幅ミスマッチを防止すると共に、1オクターブより広い周波数同調手段を備える発振器のために使用され得る簡単な回路構成を提供することにある。
【0016】
【課題を解決するための手段】
上記及び他の目的を実現するために、本発明によれば、入力信号を入力するための入力手段と、前記入力信号を、二つの基本的に直交する第一の信号及び第二の信号に分離するための分離手段と、前記第一の信号及び前記第二の信号を加算するための加算手段と、前記第一の信号及び前記第二の信号を減算するための減算手段と、前記加算手段からの出力信号に基づいて第一の出力信号を出力するための第一の出力部と、前記減算手段からの出力信号に基づいて第二の出力信号を出力するための第二の出力部とを有する同調可能な直交位相シフタにおいて、前記分離手段がオールパス回路としてもたらされることを特徴とする同調可能な直交位相シフタがもたらされる。
【0017】
オールパス回路が同じ振幅を有する二つの直交信号を生成し、オールパス回路のgm/C時定数(gm/C time constant)が、前記発振器によって出力される前記入力信号の前記発振周波数に(同じ同調メカニズムを使用して)追従(track)するので、前記振幅ミスマッチは非常によく低減される。これにより、前記入力部、及び更に出力部においてリミッタの使用が回避され得る。従って本発明は、固有のI/Qマッチング手段を備えるgm/C同調方式(gm/C tuning scheme)を使用している。
【0018】
好ましくは、前記第一の出力信号をバッファリングするための第一の出力バッファ手段と、前記第二の出力信号をバッファリングするための第二の出力バッファ手段とがもたらされる。
【0019】
本発明の更なる好ましい実施例は、前記入力手段に接続されている入力部を有する第一のトランスインピダンス変換器を有している。当該実施例の変形例は、前記第一の出力部に接続されている出力部を有する第二のトランスインピダンス変換器と、前記第二の出力部に接続されている出力部を有する第三のトランスインピダンス変換器とを有している。前記入力及び出力信号が電圧信号として供給される場合、トランスインピダンス変換器を設けることが推奨される。通常、前記トランスインピダンス変換器はトランスインピダンスアンプ(transimpedance amplifier)である。
【0020】
本発明の更なる好ましい実施例によれば、トランスインピダンス変換器はバッファリング機能も有するので、前記第一及び第二のトランスインピダンス変換器としてそれぞれ第一及び第二の出力バッファ手段がもたらされる。
【0021】
本発明の更なる好ましい実施例は少なくとも、自身のベースに接続されるコレクタ、及び所定の電位に結合されるエミッタを備える第一のトランジスタと、前記第一のトランジスタの前記ベースに接続されるベース、及び所定の固定電位に結合されるエミッタを備える第二のトランジスタと、前記第一及び第二のトランジスタの前記ベースの接合部と前記所定の電位との間に結合されるコンデンサとによって特徴付けられる。
【0022】
前記調節可能な位相シフタが差動位相シフタとしてもたらされる場合、更なる好ましい実施例は少なくとも、自身のベースに接続されるコレクタ、及び所定の電位に結合されるエミッタを備える第一のトランジスタと、前記第一のトランジスタの前記ベースに接続されるベース、及び前記所定の電位に結合されるエミッタを備える第二のトランジスタと、自身のベースに接続されるコレクタ、及び所定の電位に結合されるエミッタを備える第三のトランジスタと、前記第三のトランジスタの前記ベースに接続されるベース、及び前記所定の電位に結合されるコレクタを備える第四のトランジスタと、前記第一及び第二のトランジスタの前記ベースの第一の接合部と前記第三及び第四のトランジスタの前記ベースの第二の接合部との間に結合されるコンデンサとによって特徴付けられる。
【0023】
上記実施例の両方において、トランジスタはnpnトランジスタとなり得ると共に/又は、前記所定の電位はゼロ(グランド)となる。
【0024】
本発明の、上記及び他の目的と特徴とは、添付図面を参照して好ましい実施例と共に記載されている以下の説明から明らかになるであろう。
【0025】
【発明の実施の形態】
本発明の好ましい実施例が図4に示されている。
【0026】
図4に示されているアーキテクチャは、主に直交回路2の代わりに、同じ振幅を有する二つの直交信号を生成するオールパス回路(all−pass circuit)10が設けられている点で図2の従来のアーキテクチャと異なっている。
【0027】
図4の好ましい実施例において、入力端子INにおいて入力される入力信号vinが、入力トランスインピダンスアンプ12に供給される。入力トランスインピダンスアンプ12において、入力信号vinはバッファリングされ、図4に示されている好ましい実施例において入力信号vinは電圧信号なので電圧電流変換が行われる。しかしながら、入力信号vinが電圧信号でなく電流信号である場合、入力トランスインピダンスアンプ12は必要でない。
【0028】
入力トランスインピダンスアンプ12から出力される電流信号iinは、二つの出力部を有すると共に同じ振幅を有する二つの直交信号を生成するオールパス回路10に入力される。オールパス回路10のgm/C時定数は、発振器(図4において図示略)によって生成される、入力信号vinの発振周波数に(同じ同調(tuning)メカニズムを使用して)追従するので、振幅ミスマッチが非常に低減され、オールパス回路10から出力される信号i1及びi2は常に直交している。
【0029】
オールパス回路10によって出力される直交信号i1及びi2は、図2の従来のアーキテクチャと同じ態様で加算器6によって加算され、更に減算器7によって減算される。
【0030】
加算器6から出力される和信号(sum signal)及び減算器7から出力される差信号(difference signal)は、当該信号をバッファリングすると共にここでも電圧信号vo1及びvo2に変換する第一及び第二の出力トランスインピダンスアンプ14及び15の入力部に入力される。当該電圧信号vo1及びvo2は、出力部OUT+及びOUT−において出力される出力信号となる。しかしながら、前記出力信号が電流信号の状態を保持されるべき場合、当該出力トランスインピダンスアンプ14及び15は必要でない。オールパス回路10の出力が電流である場合、二つの信号i1+i2及びi1−i2は差動装置において容易に生成され得る。このことは、出力トランスインピダンスアンプ14及び15の入力部において実現される。
【0031】
オールパス伝達関数は、以下のように示される。
【数6】
【0032】
ここでC/gmは、トランスコンダクタンスgmを調整することによって同調され得るオールパス回路10の時定数である。オールパス回路10の位相シフトは、以下のように周波数に依存している。
【数7】
【0033】
ω=gm/Cの場合、前記ネットワークの位相シフトはπ/2となる。前記時定数は同調されるので、当該状態は常に満足されている。この場合、二つの信号i1+i2及びi1−i2は、以下のように生成され得る。
【数8】
【0034】
前記回路の理解の簡単化のために、図5が参照される。この場合、入力電流Iiは、位相シフタの入力部及びその出力部においてカレントミラーを構成する。
【0035】
Cが、図5のうち、同じノードにおいて示される寄生素子(parasitic)、及び二つのnpnトランジスタT1とT2との間の電流ゲインファクタ(current gain factor)よりも支配的になると仮定すると、前記回路の伝達関数は以下のように簡単に示される。
【数9】
【0036】
全電流がDC電流IBIASでバイアスされる場合、前記ネットワークの時定数C/gmは、トランスコンダクタンスgmを変化させるようにIBIASを変化させることによって同調される。
【0037】
しかしながら差動アプローチにおいて、pnpトランジスタは必ずしも必要とされず、それ故にpnpトランジスタを要しないで二つの信号i1+i2及びi1−i2を生成することが問題解決の手掛かりとなる。すなわちpnpトランジスタの周波数特性はよくないことが分かっている。前記直交生成の差動装置(differential implementation)のための回路の好ましい実施例が図6に示されている。
【0038】
IN+及びIN−における入力電圧は、エミッタ負帰還差動対(emitter degenerated differntial pair)を使用することによって電流に変換される。負帰還(degeneration)がない場合の状態と比較すると電流間のマッチングは改善され、リニアリティも改善される。前記トランスインピダンスアンプの和ノード(summation node)Aにおいて、正味の電流の流れ(netto current flowing)は以下に示される。
【数10】
当該式は、式8から差動電流i1+i2の負出力となっていることが分かる。差ノードBにおいて、正味の電流の流れは以下に示される。
【数11】
【0039】
当該式は、式8からi1−i2となっていることが分かる。DC電流は前記出力部において流れておらず、信号電流しか前記出力部に通っていないことが式10及び11において仮定されている。
【0040】
bang−bang型位相検出器(bang−bang phase detector)20での直交位相シフタの実現例が図7aに示されている。ここで前記直交位相シフタはブロック22として示されている。直交位相シフタ22は、図1、2、及び4に示されているような出力信号vo1及びvo2に対応する二つの信号CKI及びCKQを出力する。図7aにおいて更に示されているように、直交位相シフタ22の入力部は、電圧制御発振器(voltage controlled oscillator(VCO))24の出力部に接続されている。同調信号vtuneはVCO24に入力されている。VCO24の出力信号は、直交位相シフタ22の入力信号であり、図1、2、及び4のvinに対応している。
【0041】
bang−bang型検出器20は複数のDフリップフロップDFF1乃至DFF4とDFF1’乃至DFF4’とを更に有している。直交位相シフタ22の二つの出力信号CKI及びCKQは、Dフリップフロップにクロックを供給するために使用されている。更にbang−bang型検出器20は、Dフリップフロップによって制御される位相検出器の論理部26を有している。
【0042】
直交位相シフタ22の前記入力信号及び出力信号の波形が図7bに示されている。
【0043】
図7aのbang−bang型検出器は、直交電圧制御発振器に基づくAlexander bang−bang型位相検出器のインタリーブバージョンである。VCO24は直交出力部を有さないLC−VCOであり、VCO24の外部において直交位相シフタ22によって前記直交生成がなされる。VCO24の外部において前記直交生成がなされるため、前記発振器の位相雑音は劣化しない。
【0044】
図8は、図7のbang−bang型検出器を含むデータ・クロック再生ユニット(data and clock recovery unit)を示している。
【0045】
光ファイバ通信の出現により、フルに集積された光受信器がもたらされた。当該受信器においては、より高い集積度と、現状のパッケージの限定された熱容量とに対処するために低消費電力化が必須となる。前記受信器側において、クロック情報を再生すると共に入力データをリタイミングするために、PLLに基づくデータ・クロック再生ユニット(DCR)が必要とされる。図8のデータ・クロック再生ユニットはマスタ・スレーブ(Master−Slave)手法に基づいている。周波数及び位相をそれぞれ達成するために、当該原理はマッチングされた発振器(matched oscillator)と二つの制御ループとによっている。送信器側において、クロック変換回路(clock conversion circuit)は、ファイバ上で送信されるデータの遷移を制御するために、ピュアなクロック(波形の綺麗なクロック(pure clock))を供給しなければならない。
【0046】
クロック変換回路において、前記VCOの位相雑音を低減(cleaning−up)させることによってピュアなクロックを生成するためにPLLシンセサイザ(PLL synthesizer)が使用される。LC発振器は、RC発振器よりも本来的に良好な位相雑音特性を有しており、PLLループ帯域に関する要求仕様を軽減する。実際LC−VCOは、優れたジッタトランスファ(jitter transfer)及び低ジッタジェネレーション(jitter generation)を有する狭帯域ループの使用を可能にする。LC発振器の他の利点は、周波数安定性と、温度及びプロセスばらつきに対するロバスト性とにある。組み込まれたバリキャップ(varicap)が電圧で容量変化を制限しているため、通常払われる犠牲はより狭い同調範囲(tuning−range)である。当該設計において、基本的なトレードオフは同調性と位相雑音との間にある。位相雑音がタンク回路(tank circuit)のクオリティファクタ(quality factor)の2乗に逆比例しており、LCタンクの位相の導関数(derivative)がQに直接比例しているので、広い同調範囲で非常に良好な位相雑音特性を得られえないことは明らかである。完全なLCタンクをVCOに組み込むことによって外界からの雑音(interference)はより良好に制御され得ると共にピン数が更に削減され得る。当該明細書の目的は、温度及びプロセス変動補償技術を利用することによって低位相雑音のLC発振器で1GHzの同調範囲が実現され得ることを示すことにある。当該設計は、fTが30GHzのBiCMOSプロセスで実現される。当該プロセスにおいては、VCOコア部にMOSトランジスタのみが使用され、I/Qインタフェイス部に対して高速バイポーラバッファが使用されている。
【図面の簡単な説明】
【図1】簡単なRC−CR技術を使用して第一の従来の直交位相シフタを示している。
【図2】ヘイブンス技術を使用して第二の従来の直交位相シフタを示している。
【図3a】第二の従来の位相シフタにおいて使用されるヘイブンス技術に対するフェーザ図を示している。
【図3b】第二の従来の位相シフタにおいて使用されるヘイブンス技術に対する他のフェーザ図を示している。
【図4】本方法の好ましい実施例による、直交位相シフタを示している。
【図5】pnp及びnpnトランジスタを有するオールパスネットワークの回路図を示している。
【図6】トランジスタレベルで示される直交生成のためのオールパスネットワークの回路図を示している。
【図7a】直交位相シフタを含むbang−bang型位相検出器の実施例を示している。
【図7b】直交位相シフタの入力及び出力信号の波形を示している。
【図8】図7のbang−bang型位相検出器を含むデータ・クロック再生ユニットの実施例を示している。
Claims (11)
- 入力信号を入力するための入力手段と、
前記入力信号を、二つの基本的に直交する第一の信号及び第二の信号に分離するための分離手段と、
前記第一の信号及び前記第二の信号を加算するための加算手段と、
前記第一の信号及び前記第二の信号を減算するための減算手段と、
前記加算手段からの出力信号に基づいて第一の出力信号を出力するための第一の出力部と、
前記減算手段からの出力信号に基づいて第二の出力信号を出力するための第二の出力部と
を有する同調可能な直交位相シフタにおいて、
前記分離手段がオールパス回路としてもたらされることを特徴とする同調可能な直交位相シフタ。 - 前記第一の出力信号をバッファリングするための第一の出力バッファ手段と、前記第二の出力信号をバッファリングするための第二の出力バッファ手段とによって特徴付けられる請求項1に記載の位相シフタ。
- 前記入力手段に接続される入力部を有する第一のトランスインピダンス変換器によって特徴付けられる請求項1又は2に記載の位相シフタ。
- 前記第一の出力部に接続される出力部を有する第二のトランスインピダンス変換器と、前記第二の出力部に接続される出力部を有する第三のトランスインピダンス変換器とによって特徴付けられる請求項1乃至3の少なくとも何れか一項に記載の位相シフタ。
- 前記トランスインピダンス変換器がトランスインピダンスアンプであることを特徴とする請求項3及び/又は4に記載の位相シフタ。
- 前記第一及び第二の出力バッファ手段が、各々前記第二及び第三のトランスインピダンス変換器であることを特徴とする請求項2及び4に記載の位相シフタ。
- 少なくとも
自身のベースに接続されるコレクタ、及び所定の電位に結合されるエミッタを備える第一のトランジスタと、
前記第一のトランジスタの前記ベースに接続されるベース、及び前記所定の固定電位に結合されるエミッタを備える第二のトランジスタと、
前記第一及び第二のトランジスタの前記ベースの接合部と前記所定の電位との間に結合されるコンデンサと
によって特徴付けられる請求項1乃至6の少なくとも何れか一項に記載の位相シフタ。 - 入力信号を入力するための第一の入力部と、
反転入力信号を入力するための第二の入力部と
を有する差動位相シフタとしてもたらされる位相シフタにおいて、
少なくとも
自身のベースに接続されるコレクタ、及び所定の電位に結合されるエミッタを備える第一のトランジスタと、
前記第一のトランジスタの前記ベースに接続されるベース、及び前記所定の電位に結合されるエミッタを備える第二のトランジスタと、
自身のベースに接続されるコレクタ、及び前記所定の電位に結合されるエミッタを備える第三のトランジスタと、
前記第三のトランジスタの前記ベースに接続されるベース、及び前記所定の電位に結合されるコレクタを備える第四のトランジスタと、
前記第一及び第二のトランジスタの前記ベースの第一の接合部と前記第三及び第四のトランジスタの前記ベースの第二の接合部との間に結合されるコンデンサと
によって特徴付けられる請求項1乃至6の少なくとも何れか一項に記載の位相シフタ。 - 前記トランジスタがnpnトランジスタであることを特徴とする請求項7又は8に記載の位相シフタ。
- 前記所定の電位がゼロ(グランド)であることを特徴とする請求項7乃至9の少なくとも何れか一項に記載の位相シフタ。
- 請求項1乃至10の少なくとも何れか一項に記載の位相シフタを含む位相検出器を有するデータ・クロック再生ユニット。
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