TW201926576A - 記憶單元及其製造方法 - Google Patents

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Abstract

一種記憶體包含：第一電極包含頂邊界和側壁；設置於第一電極上方的電阻材料層，此電阻材料層包含至少一第一部分和第二部分，且第二部分的第一端耦合至第一部分；以及設置於電阻材料層上方的第二電極，其中電阻材料層的第一部分沿著第一電極的頂邊界延伸，且電阻材料層的第二部分沿著第一電極之側壁的上部延伸。

Description

新型電阻式隨機存取記憶裝置
近年來，出現了非傳統的非易失性記憶體(nonvolatile memory，NVM)裝置，例如鐵電隨機存取記憶體(ferroelectric random access memory，FRAM)裝置、相變化隨機存取記憶體(phase-change random access memory，PRAM)裝置以及電阻式隨機存取記憶體(resistive random access memory，RRAM)裝置。特別的是，在高電阻狀態與低電阻狀態之間表現出切換行為的RRAM裝置具有優於傳統NVM裝置的各種優點。舉例來說，這些優點包含與當前互補式僅屬氧化物半導體(complementary-metal-oxide-semiconductor，CMOS)技術兼容的製造步驟、低製造成本、小型化(compact)結構、撓性的可延展性(flexible scalability)、快速切換(fast switching)、高集成密度(integration density)等。
隨著包含這種RRAM裝置的集成電路(integrated circuits，ICs)變的更加強大，也期望對應地最大化IC中的RRAM裝置的數量。一般來說，RRAM裝置包含頂部電極(例如，陽極(anode))和底部電極(例如，陰極(cathode))，其間夾置一可變電阻材料層。特別的是，可變 電阻材料層的主動區通常分別與頂部電極和底部電極平行地延伸。以每一層只能二維地延伸之這樣的堆疊配置形成的RRAM裝置可能會遭遇到在最大化IC中的RRAM裝置的數量與維持RRAM裝置的最佳性能之間進行效率權衡(trade-off)。舉例來說，RRAM裝置的數量通常與可變電阻材料層之主動區的數量成比例。如此，在IC給定的區域內，當RRAM裝置的數量增加時，每個RRAM裝置的主動區域則會縮小，由於各個頂部電極與底部電極之間的信號耦合較弱的關係，這可能會不利地影響每個RRAM裝置的相應性能。
因此，現有的RRAM裝置及其製造方法並不完全令人滿意。
102、104、106、108、110、112、114、116、118‧‧‧操作
120、122、124、126、128、130、132‧‧‧操作
200‧‧‧半導體裝置
202‧‧‧基板
204‧‧‧電晶體
204-1‧‧‧閘電極
204-2‧‧‧閘極介電層
204-3‧‧‧源極/汲極特徵
204-4‧‧‧源極/汲極特徵
206‧‧‧第一介電層
206A‧‧‧第一介電層的頂部邊界
206B‧‧‧第一介電層的上邊界
207‧‧‧孔
208‧‧‧第一覆蓋層
208’‧‧‧下覆蓋層
208-1‧‧‧水平延伸部分
208-2、208-3‧‧‧垂直延伸部分
208-4、208-5‧‧‧腿部分
208A‧‧‧第一覆蓋層的上邊界
208B‧‧‧第一覆蓋層的側壁
210‧‧‧金屬層
212‧‧‧第一電極
212A‧‧‧第一電極的上邊界
212B‧‧‧第一電極的側壁
213‧‧‧角落
215‧‧‧倒U型輪廓
216‧‧‧第一電極層
216-1‧‧‧水平延伸部分
216-2、216-3‧‧‧垂直延伸部分
216-4、216-5‧‧‧腿部分
218‧‧‧可變電阻材料層
218-1‧‧‧水平延伸部分
218-2、218-3‧‧‧垂直延伸部分
218-4、218-5‧‧‧腿部分
220‧‧‧第二電極層
220-1‧‧‧水平延伸部分
220-2、220-3‧‧‧垂直延伸部分
220-4、220-5‧‧‧腿部分
222‧‧‧第二覆蓋層
222-1‧‧‧水平延伸部分
222-1A‧‧‧上邊界
222-2、222-3‧‧‧垂直延伸部分
222-4、222-5‧‧‧腿部分
230‧‧‧間隔層
231‧‧‧側壁
232‧‧‧第二介電層
234‧‧‧第二電極
當結合隨附圖式進行閱讀時，本揭露發明實施例之詳細描述將能被充分地理解。應注意，根據業界標準實務，各特徵並非按比例繪製且僅用於圖示目的。事實上，出於論述清晰之目的，可任意增加或減小各特徵之尺寸。在說明書及圖式中以相同的標號表示相似的特徵。
第1A圖和第1B圖繪示了根據本揭露一些實施方式之形成半導體裝置的示例方法的流程圖。
第2A、2B、2C、2D、2E、2F、2G、2H、2I、2J、2K、2L、2M、2N、2O和2P圖繪示了根據本揭露一些實施 方式之藉由第1A和1B圖的方法製作半導體裝置在各個製造階段的剖面示意圖。
以下揭示內容提供衆多不同的實施例或例子以用於實施本案提供之標的物的不同特徵。下文中描述組件及排列之特定實例以簡化本揭露。此等組件及排列當然僅為舉例及沒有意圖進行限制。例如，在下文之描述中，第一特徵在第二特徵上方或之上的形成可包括其中第一特徵與第二特徵以直接接觸方式形成的實施例，及亦可包括其中在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵無法直接接觸之實施例。此外，本揭露在多個例子中可重複元件符號及/或字母。此重複用於實現簡化與明晰之目的，及其自身並不規定所論述之多個實施例及/或配置之間的關係。
另外，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所圖示之一元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中裝置之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向上)且因此可同樣解讀本文所使用之空間相對性描述詞。
本揭露提供了新型RRAM裝置及其製造方法的各種實施例。在一些實施例中，所揭露的RRAM裝置包含RRAM電阻器，此RRAM電阻器包含倒U型可變電阻材料層，此倒U型可變電阻材料層包含分別耦合至一底部電極的第一邊界(例如，凹型的下邊界)以及耦合至一頂部電極的第二邊界(例如，凸型的上邊界)。更詳細的說，倒U型可變電阻材料層的第一邊界可以圍繞底部電極的至少一上部，而倒U型可變電阻材料層的第二邊界可以耦合至頂部電極的底部邊界。在RRAM電阻器中形成這種倒U型可變電阻材料層可以提供各種優點。舉例來說，當與上述傳統的RRAM裝置相比時，在給定的區域內，形成倒U型輪廓(profile)的可變電阻材料層可以顯著地增加可以耦合至頂部和底部電極之可變電阻材料層的主動區域(active area)。換句話說，當製造IC以集成多個所揭露之RRAM裝置時，可以有利地消除上述可集成之RRAM裝置在性能與數量之間的效率權衡(trade-off)。
第1A圖和第1B圖繪示了根據本揭露一或多個實施方式之形成半導體裝置的方法100的流程圖。值得注意的是，方法100僅用以舉例而非額外侷限本揭露至申請專利範圍未限制處。在一些實施例中，半導體裝置至少是RRAM裝置的一部分。如本揭露所採用的，RRAM裝置指的是包含可變電阻材料層的任何裝置。值得注意的是，第1A圖和第1B圖的方法100並不會生產出完整的RRAM裝置。可以使用互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)技術製程來製造完整的RRAM裝置。因此，可以理解的是，可以在第1A和1B圖的方法100之前、期間、或之後可進行額外的步驟，且在此可以僅簡要地描述一些其他的操作。在一些其他的實施方式中，此方法可用於形成各種非揮發性記憶體(nonvolatile memory，NVM)裝置中的任何一種，例如鐵電隨機存取記憶體(ferroelectric random access memory，FRAM)裝置、相變化記憶體(phase-change random access memory，PRAM)裝置、電阻式隨機存取記憶體(resistive random access memory，RRAM)裝置等，這些都在本揭露的保護範圍內。
首先，參閱第1A圖，在一些實施例中，方法100從操作102開始，提供包含電晶體的基板。方法100繼續至操作104，形成第一介電層於基板上方。在一些實施例中，此第一介電層形成於電晶體上方。在一些實施例中，第一介電層可以是金屬間介電層(inter-metal dielectric layer)，其形成在基板上方且其間設置有一或多個這樣的金屬間介電層，這將在下面進一步詳細的討論。方法100繼續至操作106，形成延伸穿透第一介電層的孔(hole)。在一些實施例中，這個孔可以暴露出電晶體的至少一個導電特徵(例如，汲極、源極、閘極等)的一部分。換句話說，孔可以和電晶體的至少一個導電特徵連通。方法100繼續至操作108，形成第一覆蓋層於第一介電層上方。在一些實施例中，第一覆蓋層內襯(lines)穿透第一介電層的孔，並且沿著第 一介電層的上邊界延伸。方法100繼續至操作110，形成金屬層於第一覆蓋層上方。在一些實施例中，金屬層覆蓋第一覆蓋層的上邊界並且填滿上述的孔。
接著，方法100繼續至操作112，形成第一電極。在一些實施例中，第一電極是由填充孔的金屬層所形成，這將在下面討論。方法100繼續至操作114，凹陷第一介電層的上部。換句話說，形成第一介電層之新的上邊界，其暴露出第一電極的上部以及沿著第一電極上側壁延伸的第一覆蓋層的上部。方法100繼續至操作116，形成下覆蓋層。在一些實施例中，這樣的下覆蓋層可以覆蓋第一介電層之新的上邊界以及第一電極之暴露的上邊界，其中下覆蓋層可以由與第一覆蓋層實質上相似的材料所形成。如此一來，除了覆蓋第一介電層之新的上邊界之外，整體形成(integrally formed)一單件(single piece)的第一覆蓋層和下覆蓋層可以內襯第一電極，這將在下面討論。方法100繼續至操作118，形成第一電極層於第一覆蓋層上方。
然後，參閱第1B圖，方法100繼續至操作120，形成可變電阻材料層於第一電極層上方。方法100繼續至操作122，形成第二電極層於可變電阻材料層上方。方法100繼續至操作124，形成第二覆蓋層於第二電極層上方。在一些實施例中，第一覆蓋層、第一電極層、可變電阻材料層、第二電極層以及第二覆蓋層基本上是各自保型(conformal)且薄的。如此，第一覆蓋層、第一電極層、可變電阻材料層、第二電極層以及第二覆蓋層各自可以依循第 一電極暴露的上部輪廓(例如，各自形成一倒U型輪廓)，這將在下面進一步詳細的討論。方法100繼續至操作126，圖案化第一覆蓋層、第一電極層、可變電阻材料層、第二電極層以及第二覆蓋層。在一些實施例中，在圖案化後，第一覆蓋層、第一電極層、可變電阻材料層、第二電極層以及第二覆蓋層之各自的倒U型輪廓可以保持不變。方法100繼續至操作128，形成多個間隔層(spacers)。在一些實施例中，間隔層設置在圖案化第一電極層、圖案化可變電阻材料層、圖案化第二電極層以及圖案化第二覆蓋層的兩側。方法100繼續至操作130，形成第二介電層於第一介電層上方。在一些實施例中，第一介電層和第二介電層可以由實質上相同的材料所形成，這使得第一介電層和第二介電層被稱為單層(single tier)。方法100繼續至操作132，形成第二電極。在一些實施例中，形成第二電極以延伸穿透第二介電層並通過第二覆蓋層和第二電極層耦合至可變電阻材料層。
在一些實施例中，方法100的操作可以分別與如第2A、2B、2C、2D、2E、2F、2G、2H、2I、2J、2K、2L、2M、2N、2O和2P圖所示之半導體裝置200在各種製造階段的剖面圖相關聯。在一些實施例中，半導體裝置200可以為RRAM裝置。在微處理器(microprocessor)、存儲單元(memory cell)和/或其他集成電路(integrated circuit，IC)中可以包含RRAM裝置200。而且，簡化第2A至2P圖以利能更容易理解本揭露的概念。舉例來說，儘管圖式僅繪示出RRAM裝置200，但是可以理解的是，形成 RRAM裝置200的IC可以包含許多其他裝置，例如電阻器(resistor)、電容器(capacitor)、電感器(inductor)、熔絲(fuse)等等，為了清楚地說明，這些裝置並未繪示於第2A至2P圖中。
對應於第1A圖的操作102，第2A圖係根據一些實施例之RRAM裝置200在各個製造階段中之一的剖面示意圖，其中RRAM裝置200包含具有電晶體204的基板202。儘管在第2A圖所繪示之RRAM裝置200的實施例中僅包含一個電晶體204，但可以理解的是，第2A圖和以下圖示所繪示的實施例僅用於說明目的。因此，RRAM裝置200可以包含任何期望數量的電晶體，這都在本揭露的保護範圍內。
在一些實施例中，基板202包含半導體材料基板，例如，矽(silicon)。或者，基板202可以包含其他元素的半導體材料，例如鍺(germanium)。基板202也可以包含諸如碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、砷化銦(indium arsenide)和磷化銦(indium phosphide)的化合物半導體。基板202還可以包含諸如矽鍺(silicon germanium)、矽鍺碳化物(silicon germanium carbide)、磷砷化鎵(gallium arsenic phosphide)和磷化銦鎵(gallium indium phosphide)的合金半導體。在一實施例中，基板202包含磊晶層(epitaxial layer)。舉例來說，基板可以具有覆蓋塊體半導體(bulk semiconductor)的磊晶層。此外，基板202可以包含絕緣體上半導體(semiconductor-on-insulator，SOI)結構。舉例來說，基 板可以包含藉由諸如注氧隔離(separation by implanted oxygen，SIMOX)之類的製程或諸如晶圓接合和研磨(wafer bonding and grinding)之類的其他合適的技術來形成埋藏氧化物(buried oxide，BOX)層。
在一些實施例中，電晶體204包含閘電極204-1、閘極介電層204-2和源極/汲極特徵204-3和204-4。可以使用諸如離子植入(ion implantation)的摻雜製程來形成源極/汲極特徵204-3和204-4。閘極介電層204-2可以包含介電材料，例如氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxinitride)、具有高電常數(high dielectric constant，high-k)的介電質和/或其組合。上述的介電材料可以使用諸如原子層沉積(atomic layer deposition，ALD)的沉積製程來形成。閘電極204-1可以包含導電材料，例如多晶矽(polysilicon)或金屬。上述的導電材料可以使用諸如化學氣相沉積(chemical vapor deposition，CVD)的沉積製程來形成。如下將進一步詳細討論的，電晶體204可以作為RRAM裝置200的存取電晶體(access transistor)，其在讀/寫操作期間控制對RRAM裝置200之數據存儲元件(例如，RRAM電阻器)的存取(access)。
對應於第1A圖的操作104，第2B圖係根據一些實施例之RRAM裝置200在各個製造階段中之一的剖面示意圖，其中RRAM裝置200包含第一介電層206。如圖所示，第一介電層206形成於電晶體204和基板202之主表面的上 方。如上所述，第一介電層可以是金屬間介電(inter-metal dielectric，IMD)層的一部分。雖然在第2B圖的實施例(以及後續圖式)中，第一介電層206是直接覆蓋基板202和電晶體204，但值得注意的是，在第一介電層206與基板202之間可以具有一或多個這樣的金屬間介電層，這都在本揭露的保護範圍內。換句話說，可以在後段製程(back-end-of-line，BEOL)中形成第一介電層206。為了簡潔起見，在本揭露的圖式中並未繪示出這樣的一或多層金屬間介電層。
在一些實施例中，第一介電層206由介電材料所形成。這種介電材料可以包含以下中的至少一種：氧化矽(silicon oxide)、低介電常數(low-k)材料、其他合適的介電材料或其組合。低介電常數的介電材料可以包含氟化矽玻璃(fluorinated silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、碳摻雜氧化矽(carbon doped silicon oxide，SiOxCy)、Black Diamond®(Applied Materials of Santa Clara,Calif.)、Xerogel、Aerogel、無定型氟化碳(amorphous fluorinated carbon)、聚對二甲苯(Parylene)、雙苯並環丁烯(bis-benzocyclobutenes，BCB)、SiLK(Dow Chemical,Midland,Mich.)、聚醯亞胺(polyimide)和/或其他未來開發的低介電常數介電材料。
對應於第1A圖的操作106，第2C圖係根據一些實施例之RRAM裝置200在各個製造階段中之一的剖面示意圖，其中RRAM裝置200包含穿透第一介電層206的孔207。如圖所示，孔207暴露出源極/汲極特徵204-3和(例如，孔207與源極/汲極特徵204-3連通)，這允許後續形成的RRAM電阻器通過源極/汲極特徵204-3耦合到電晶體204。如上所述，可以在第一介電層206與基板202之間形成一或多層金屬間介電層(圖未示)，使得孔207可以通過設置在一或多層金屬間介電層中之對應的導電特徵間接地與源極/汲極特徵204-3連通。
在一些實施例中，可以藉由執行以下製程中的至少一些來形成孔207：在第一介電層206上方形成選擇性的抗反射(anti-reflective coating，ARC)層；形成具有開口的可圖案化層(例如，光阻層)，其中開口對準預期的區域以形成孔207；在使用可圖案化層作為遮罩時，執行一或多個乾式蝕刻(dry etching)製程以蝕刻未被可圖案化層覆蓋之第一介電層206的一部分；以及移除可圖案化層。
對應於第1A圖的操作108，第2D圖係根據一些實施例之RRAM裝置200在各個製造階段中之一的剖面示意圖，其中RRAM裝置200包含第一覆蓋層208。如圖所示，第一覆蓋層208覆蓋第一介電層206的頂部邊界206A並且內襯孔207，例如，第一覆蓋層208覆蓋孔207的底部邊界及其側壁。
在一些實施例中，第一覆蓋層208可以由以下材料所形成，舉例來說，金(gold，Au)、鉑(platinum，Pt)、釕(ruthenium，Ru)、銥(iridium，Ir)、鈦(titanium，Ti)、鋁(aluminum，Al)、銅(copper，Cu)、鉭(tantalum，Ta)、鎢(tungsten，W)、銥鉭合金(Ir-Ta)、氧化銦錫(indium-tin oxide，ITO)或上述的任何合金、氧化物(oxide)、氮化物(nitride)、氟化物(fluoride)、碳化物(carbide)、硼化物(boride)或矽化物(silicide)，例如氮化鉭(TaN)、氮化鈦(TiN)、氮化鋁鈦(TiAlN)、鈦鎢(TiW)或其組合。在第2D圖(和以下圖式)所示的實施例中，即便第一覆蓋層208被繪示為單層，但可以理解的是，第一覆蓋層208可以包含形成為堆疊(stack)的多個層，其中多個層中的每一層是由上述材料中之一所形成，例如，TaN、TiN等。在一些實施例中，第一覆蓋層208藉由使用化學氣相沉積(chemical vapor deposition，CVD)、電漿增強(plasma enhanced，PE)CVD、高密度電漿(high-density plasma，HDP)CVD、電感耦合電漿(inductively-coupled-plasma，ICP)CVD、物理氣象沉積(physical vapor deposition，PVD)、旋塗塗佈(spin-on coating)和/或其他合適的技術以在第一介電層206上方沉積上述至少一種材料而形成。
對應於第1A圖的操作110，第2E圖係根據一些實施例之RRAM裝置200在各個製造階段中之一的剖面示 意圖，其中RRAM裝置200包含金屬層210。如圖所示，形成金屬層210以覆蓋第一覆蓋層208，並且填充孔207。
在一些實施例中，金屬層210可以包含導電材料，舉例來說，銅(copper，Cu)、鋁(aluminum，Al)、鎢(tungsten，W)等。在一些實施例中，金屬層210可以藉由使用化學氣相沉積(chemical vapor deposition，CVD)、物理氣象沉積(physical vapor deposition，PVD)、旋塗塗佈(spin-on coating)和/或其他合適的技術以在第一覆蓋層208上方沉積上述導電材料而形成。
對應於第1A圖的操作112，第2F圖係根據一些實施例之RRAM裝置200在各個製造階段中之一的剖面示意圖，其中RRAM裝置200包含第一電極212。在一些實施例中，第一電極212藉由在金屬層210(第2E圖)上進行研磨製程(polishing process)(例如，化學機械研磨(chemical-mechanical polishing，CMP)製程)而形成，直到第一介電層206的上邊界206A再次暴露出來。因此，可以理解的是，在進行這樣的研磨製程時，移除覆蓋上邊界206A之第一覆蓋層208的一部分。如此，第一電極212的上邊界212A被暴露出來，且沿著第一電極212側壁212B延伸的第一覆蓋層208之一部分的上邊界208A也被暴露出來。
對應於第1A圖的操作114，第2G圖係根據一些實施例之RRAM裝置200的剖面示意圖，其中第一介電層206的上部在各個製造階段中的一個階段中被凹陷。在凹陷第一介電層206的上部之後，如圖所示，會暴露出第一介電 層206之新的上邊界206B，此外，沿著第一電極212側壁212B延伸的第一覆蓋層208之部分的側壁208B也被暴露出來。換句話說，第一電極212具有從新的上邊界206B凸出的上部以及仍嵌埋在第一介電層206的下部。此外，在一些實施例中，在側壁208B和(新的)上邊界206B的交會處形成角落(corner)(例如，L型輪廓)213，此外，上邊界212A/208A和側壁208B可以共同地形成一倒U型輪廓。
在一些實施例中，第一介電層206上部的凹口可以藉由執行以下製程中的至少一些來形成：在第一介電層206上方形成選擇性的抗反射(anti-reflective coating，ARC)層；形成可圖案化層(例如，光阻層)覆蓋第一電極212(和沿著第一電極212側壁212B延伸之第一覆蓋層208的所述部分)；在使用可圖案化層作為遮罩的同時，進行一或多個乾式蝕刻製程以蝕刻未被可圖案化層覆蓋之第一介電層206的上部；以及移除可圖案化層。
對應於第1A圖的操作116，第2H圖式根據一些實施例之RRAM裝置200的剖面示意圖，其中下覆蓋層208’在各個製造階段中的一個階段中形成。由於在一些實施例中，下覆蓋層208’可以由與第一覆蓋層208實質上相似的材料來形成，下覆蓋層208’和第一覆蓋層208可以整體形成為單層(one-piece layer)(例如，這兩層之間的界面是難以區分的)，在下文的討論中將此稱為第一覆蓋層208。
在一些實施例中，下覆蓋層208’基本上是保型且薄的(例如，厚度約為100至300埃)，使得第一覆蓋層208 的至少一部分也可以依循倒U型輪廓215，此倒U型輪廓215是藉由上邊界212A和側壁212B的上部而定義出來的。因此，在一些實施例中，第一覆蓋層208包含至少一個沿著第一電極212上邊界212A延伸的水平延伸(橫向)部分208-1以及兩個分別沿著第一電極212側壁212B延伸的垂直延伸(縱向)部分208-2和208-3，其中兩個垂直延伸部分208-2和208-3分別耦合至水平延伸部分208-1的兩端。此外，第一覆蓋層208包含兩個水平延伸或「腿(leg)」部分208-4和208-5，他們分別沿著第一介電層206的上邊界206B延伸，其中腿部分208-4是在垂直延伸部分208-2的一端耦合至垂直延伸部分208-2，此垂直延伸部分208-2的一端是與水平延伸部分208-1耦合的另一端相對，且腿部分208-5是在垂直延伸部分208-3的一端耦合至垂直延伸部分208-3，此垂直延伸部分208-3的一端是與水平延伸部分208-1耦合的另一端相對。值得注意的是，在本文中所使用的術語「垂直延伸部分」不一定代表著這種垂直延伸部分的表面和相交的表面(intersecting surface)會形成絕對的直角。舉例來說，垂直延伸部分208-2和208-3以及水平延伸部分208-1各自可以形成銳角或鈍角，這都在本揭露的保護範圍內。
對應於第1A圖的操作118，第2I圖式根據一些實施例之包含第一電極層216的RRAM裝置200的剖面示意圖，其中第一電極層216在各個製造階段中的一個階段中形成。如圖所示，第一電極層216覆蓋了第一覆蓋層208。類 似於第一覆蓋層208，第一電極層216基本上是保型且薄的(例如，厚度約為100至300埃)，使得第一電極層216的至少一部分也可以依循倒U型輪廓215。因此，在一些實施例中，第一電極層216包含至少一個沿著第一電極212上邊界212A延伸的水平延伸部分216-1以及兩個分別沿著第一電極212側壁212B延伸的垂直延伸部分216-2和216-3，其中兩個垂直延伸部分216-2和216-3分別耦合至水平延伸部分216-1的兩端。此外，第一電極層216包含兩個水平延伸或腿部分216-4和216-5，他們分別沿著第一介電層206的上邊界206B延伸，其中腿部分216-4是在垂直延伸部分216-2的一端耦合至垂直延伸部分216-2，此垂直延伸部分216-2的一端是與水平延伸部分216-1耦合的另一端相對，且腿部分216-5是在垂直延伸部分216-3的一端耦合至垂直延伸部分216-3，此垂直延伸部分216-3的一端是與水平延伸部分216-1耦合的另一端相對。
在一些實施例中，第一電極層216可以由以下材料所形成，舉例來說，金(gold，Au)、鉑(platinum，Pt)、釕(ruthenium，Ru)、銥(iridium，Ir)、鈦(titanium，Ti)、鋁(aluminum，Al)、銅(copper，Cu)、鉭(tantalum，Ta)、鎢(tungsten，W)、銥鉭合金(Ir-Ta)、氧化銦錫(indium-tin oxide，ITO)或任何的合金、氧化物(oxide)、氮化物(nitride)、氟化物(fluoride)、碳化物(carbide)、硼化物(boride)或矽化物(silicide)，例如氮化鉭(TaN)、氮化鈦(TiN)、氮化鋁鈦(TiAlN)、鈦鎢(TiW)或其組合。 在第2I圖(和以下圖式)所示的實施例中，即便第一電極層216被繪示為單層，但可以理解的是，第一電極層216可以包含形成為堆疊(stack)的多個層，其中多個層中的每一層是由上述材料中之一所形成，例如，TaN、TiN等。在一些實施例中，第一電極層216藉由使用化學氣相沉積(chemical vapor deposition，CVD)、電漿增強(plasma enhanced，PE)CVD、高密度電漿(high-density plasma，HDP)CVD、電感耦合電漿(inductively-coupled-plasma，ICP)CVD、物理氣象沉積(physical vapor deposition，PVD)、旋塗塗佈(spin-on coating)和/或其他合適的技術以在第一覆蓋層208上方沉積上述至少一種材料而形成。
對應於第1B圖的操作120，第2J圖式根據一些實施例之包含可變電阻材料層218的RRAM裝置200的剖面示意圖，其中可變電阻材料層218在各個製造階段中的一個階段中形成。如圖所示，可變電阻材料層218覆蓋第一電極層206。類似於第一覆蓋層208和第一電極層216，可變電阻材料層218基本上是保型且薄的(例如，厚度約為10至100埃)，使得可變電阻材料層218的至少一部分也可以依循倒U型輪廓215。因此，在一些實施例中，可變電阻材料層218包含至少一個沿著第一電極212上邊界212A延伸的水平延伸部分218-1以及兩個分別沿著第一電極212側壁212B延伸的垂直延伸部分218-2和218-3，其中兩個垂直延伸部分218-2和218-3分別耦合至水平延伸部分218-1的兩 端。此外，可變電阻材料層218的兩個水平延伸或腿部分218-4和218-5，他們分別沿著第一介電層206的上邊界206B延伸，其中腿部分218-4是在垂直延伸部分218-2的一端耦合至垂直延伸部分218-2，此垂直延伸部分218-2的一端是與水平延伸部分218-1耦合的另一端相對，且腿部分218-5是在垂直延伸部分218-3的一端耦合至垂直延伸部分218-3，此垂直延伸部分218-3的一端是與水平延伸部分218-1耦合的另一端相對。
在一些實施例中，可變電阻材料層218是具有電阻轉換特性(例如，可變電阻)的層。換句話說，可變電阻材料層218包含特徵在於根據所施加之電脈衝(electrical pulse)的極性(polarity)和/或振幅(amplitude)而顯示可逆電阻變化(reversible resistance variance)的材料。可變電阻材料層218包含介電層。可變電阻材料層218可以根據電信號的極性和/或大小(magnitude)而變成導體或絕緣體。
在一實施例中，可變電阻材料層218可以包含過渡金屬氧化物(transition metal oxide)。過渡金屬氧化物可以表示為MxOy，其中M是過渡金屬，O是氧，x是過渡金屬的成分(composition)，且y是氧的成分。在一實施例中，可變電阻材料層218包含ZrO2。其他適合可變電阻材料層218之材料的包含：NiO、TiO2、HfO、ZrO、ZnO、WO3、CoO、Nb2O5、Fe2O3、CuO、CrO2、SrZrO3(摻雜Nb)和/或本領域所熟知的其他材料。在另一實施例中， 可變電阻材料層218可以包含超巨磁阻(colossal magnetoresistance，CMR)基底的材料，舉例來說，Pr0.7Ca0.3MnO3等。
在又一實施例中，可變電阻材料層218可以包含聚合物材料，舉例來說，聚偏二氟乙烯(polyvinylidene fluoride)和聚[偏氟乙烯-三氟乙烯]共聚物(poly[vinylidenefluoride-co-trifluoroethylene]，P(VDF/TrFE))。在又一實施例中，可變電阻材料層218可以包含電橋式隨機存取記憶體(conductive-bridging random access memory，CBRAM)材料，舉例來說，在GeSe中摻雜Ag。根據一些實施例，可變電阻材料層218可以包含具有電阻轉換材料特性的多個層。可變電阻材料層218的導通電壓(Set Voltage)和/或關閉電壓(Reset Voltage)可以由可變電阻材料層218的組成(包含「x」和「y」的值)、厚度和/或本領域所熟知的其他因素來確定。
在一些實施例中，可變電阻材料層218可以藉由具有包含金屬和氧的前驅體(precursor)的原子層沉積(atomic layer deposition，ALD)技術來形成。在一些實施例中，可以使用其他化學氣相沉積(chemical vapor deposition，CVD)技術。在一些實施例中，可變電阻材料層218可以藉由物理氣相沉積(physical vapor deposition，PVD)技術來形成，例如使用具有金屬靶(metallic target)以及具有向PVD腔室供應氧氣和選擇性氮氣的濺射(sputtering)製程。在一些實施例中，可變電阻 材料層218可以藉由電子束(electron-beam)沉積技術來形成。
對應於第1B圖的操作122，第2K圖式根據一些實施例之包含第二電極層220的RRAM裝置200的剖面示意圖，其中第二電極層220在各個製造階段中的一個階段中形成。如圖所示，第二電極層220覆蓋可變電阻材料層218。同樣地，第二電極層220基本上是保型且薄的(例如，厚度約為100至300埃)，使得第二電極層220的至少一部分也可以依循倒U型輪廓215。因此，在一些實施例中，第二電極層220包含至少一個沿著第一電極212上邊界212A延伸的水平延伸部分220-1以及兩個分別沿著第一電極212側壁212B延伸的垂直延伸部分220-2和220-3，其中兩個垂直延伸部分220-2和220-3分別耦合至水平延伸部分220-1的兩端。此外，第二電極層220的兩個水平延伸或腿部分220-4和220-5，他們分別沿著第一介電層206的上邊界206B延伸，其中腿部分220-4是在垂直延伸部分220-2的一端耦合至垂直延伸部分220-2，此垂直延伸部分220-2的一端是與水平延伸部分220-1耦合的另一端相對，且腿部分220-5是在垂直延伸部分220-3的一端耦合至垂直延伸部分220-3，此垂直延伸部分220-3的一端是與水平延伸部分220-1耦合的另一端相對。
在一些實施例中，第二電極層220可以由以下材料所形成，舉例來說，金(gold，Au)、鉑(platinum，Pt)、釕(ruthenium，Ru)、銥(iridium，Ir)、鈦(titanium， Ti)、鋁(aluminum，Al)、銅(copper，Cu)、鉭(tantalum，Ta)、鎢(tungsten，W)、銥鉭合金(Ir-Ta)、氧化銦錫(indium-tin oxide，ITO)或任何的合金、氧化物(oxide)、氮化物(nitride)、氟化物(fluoride)、碳化物(carbide)、硼化物(boride)或矽化物(silicide)，例如氮化鉭(TaN)、氮化鈦(TiN)、氮化鋁鈦(TiAlN)、鈦鎢(TiW)或其組合。在第2K圖(和以下圖式)所示的實施例中，即便第二電極層220被繪示為單層，但可以理解的是，第二電極層220可以包含形成為堆疊(stack)的多個層，其中多個層中的每一層是由上述材料中之一所形成，例如，TaN、TiN等。在一些實施例中，第二電極層220藉由使用化學氣相沉積(chemical vapor deposition，CVD)、電漿增強(plasma enhanced，PE)CVD、高密度電漿(high-density plasma，HDP)CVD、電感耦合電漿(inductively-coupled-plasma，ICP)CVD、物理氣象沉積(physical vapor deposition，PVD)、旋塗塗佈(spin-on coating)和/或其他合適的技術以在可變電阻材料層218上方沉積上述至少一種材料而形成。
對應於第1B圖的操作124，第2L圖式根據一些實施例之包含第二覆蓋層222的RRAM裝置200的剖面示意圖，其中第二覆蓋層222在各個製造階段中的一個階段中形成。如圖所示，第二覆蓋層222覆蓋第二電極層220。同樣地，第二覆蓋層222基本上是保型且薄的(例如，厚度約為100至300埃)，使得第二覆蓋層222的至少一部分也可以依 循倒U型輪廓215。因此，在一些實施例中，第二覆蓋層222包含至少一個沿著第一電極212上邊界212A延伸的水平延伸部分222-1以及兩個分別沿著第一電極212側壁212B延伸的垂直延伸部分222-2和222-3，其中兩個垂直延伸部分222-2和222-3分別耦合至水平延伸部分222-1的兩端。此外，第二覆蓋層222的兩個水平延伸或腿部分222-4和222-5，他們分別沿著第一介電層206的上邊界206B延伸，其中腿部分222-4是在垂直延伸部分222-2的一端耦合至垂直延伸部分222-2，此垂直延伸部分222-2的一端是與水平延伸部分222-1耦合的另一端相對，且腿部分222-5是在垂直延伸部分222-3的一端耦合至垂直延伸部分222-3，此垂直延伸部分222-3的一端是與水平延伸部分222-1耦合的另一端相對。
在一些實施例中，第二覆蓋層222可以由以下材料所形成，舉例來說，金(gold，Au)、鉑(platinum，Pt)、釕(ruthenium，Ru)、銥(iridium，Ir)、鈦(titanium，Ti)、鋁(aluminum，Al)、銅(copper，Cu)、鉭(tantalum，Ta)、鎢(tungsten，W)、銥鉭合金(Ir-Ta)、氧化銦錫(indium-tin oxide，ITO)或任何的合金、氧化物(oxide)、氮化物(nitride)、氟化物(fluoride)、碳化物(carbide)、硼化物(boride)或矽化物(silicide)，例如氮化鉭(TaN)、氮化鈦(TiN)、氮化鋁鈦(TiAlN)、鈦鎢(TiW)或其組合。在第2L圖(和以下圖式)所示的實施例中，即便第二覆蓋層222被繪示為單層，但可以理解的是，第二覆蓋層222可以 包含形成為堆疊(stack)的多個層，其中多個層中的每一層是由上述材料中之一所形成，例如，TaN、TiN等。在一些實施例中，第二覆蓋層222藉由使用化學氣相沉積(chemical vapor deposition，CVD)、電漿增強(plasma enhanced，PE)CVD、高密度電漿(high-density plasma，HDP)CVD、電感耦合電漿(inductively-coupled-plasma，ICP)CVD、物理氣象沉積(physical vapor deposition，PVD)、旋塗塗佈(spin-on coating)和/或其他合適的技術以在第二電極層220上方沉積上述至少一種材料而形成。
對應於第1B圖的操作126，第2M圖式根據一些實施例之RRAM裝置200的剖面示意圖，其中圖案化第一電極層208、圖案化第一覆蓋層216、圖案化可變電阻材料層218、圖案化第二電極層220和圖案化第二覆蓋層222在各個製造階段中的一個階段中形成。如圖所示，接著進行這樣的圖案化製程，分別部分地移除(例如，蝕刻)沿著上邊界206B延伸之第一電極層208、第一覆蓋層216、可變電阻材料層218、第二電極層220和第二覆蓋層222的腿部。此外，這種腿部的移除可以不直接耦合到相應的垂直延伸部分(例如，208-2/208-3、216-2/216-3、218-2/218-3、220-2/220-3和222-2/222-3)，使得各個水平延伸部分208-1、216-1、218-1、220-1和222-1以及垂直延伸部分208-2/208-3、216-2/216-3、218-2/218-3、220-2/220-3和222-2/222-3可以完好地保持不變。如此，圖案化第一電 極層208、圖案化第一覆蓋層216、圖案化可變電阻材料層218、圖案化第二電極層220和圖案化第二覆蓋層222各自仍可以依循倒U型輪廓215。
在一些實施例中，可以藉由執行以下製程中的至少一些來形成圖案化第一電極層208、圖案化第一覆蓋層216、圖案化可變電阻材料層218、圖案化第二電極層220和圖案化第二覆蓋層222：形成可圖案化層(例如，光阻層)分別覆蓋水平延伸部分208-1、216-1、218-1、220-1和222-1、垂直延伸部分208-2/208-3、216-2/216-3、218-2/218-3、220-2/220-3和222-2/222-3以及腿部208-4/208-5、216-4/216-5、218-4/218-5、220-4/220-5和222-4/222-5的多個部分；在使用可圖案化層作為遮罩時，執行一或多個乾式蝕刻(dry etching)製程以蝕刻未被可圖案化層覆蓋之腿部208-4/208-5、216-4/216-5、218-4/218-5、220-4/220-5和222-4/222-5的多個部分；以及移除可圖案化層。
對應於第1B圖的操作128，第2N圖式根據一些實施例之包含間隔層230的RRAM裝置200的剖面示意圖，其中間隔層230在各個製造階段中的一個階段中形成。如圖所示，形成分別覆蓋圖案化第一電極層208、圖案化第一覆蓋層216、圖案化可變電阻材料層218、圖案化第二電極層220和圖案化第二覆蓋層222側壁的間隔層230，同時至少部分地暴露出圖案化第二覆蓋層222之水平延伸部分222-1的上邊界222-1A。更詳細的說，間隔層230可以分別覆蓋 垂直延伸部分222-2/222-3和剩餘的腿部222-4/222-5以及剩餘的腿部222-4/222-5(和208-4/208-5、216-4/216-5、218-4/218-5、220-4/220-5)的側壁，上述可以統稱為側壁231。
在一些實施例中，可以藉由執行以下製程中的至少一些來形成間隔層230：在第一介電層206、圖案化第一電極層208、圖案化第一覆蓋層216、圖案化可變電阻材料層218、圖案化第二電極層220和圖案化第二覆蓋層222的上方形成虛設介電層(例如，氮化矽(silicon nitride，SiN)、碳化矽(silicon carbide，SiC)等)；以及執行一或多個乾式蝕刻(dry etching)製程以蝕刻虛設介電層，直到再次暴露出圖案化第二覆蓋層222之水平延伸部分222-1的上邊界222-1A以及第一介電層206的上邊界206B。
對應於第1B圖的操作130，第2O圖式根據一些實施例之包含第二介電層232的RRAM裝置200的剖面示意圖，其中第二介電層232在各個製造階段中的一個階段中形成。如圖所示，形成第二介電層232以覆蓋第一介電層206、圖案化第一電極層208、圖案化第一覆蓋層216、圖案化可變電阻材料層218、圖案化第二電極層220、圖案化第二覆蓋層222以及間隔層230。如上所述，第一介電層206可以是金屬間介電(inter-metal dielectric，IMD)層的一部分，且在一些實施例中，第二介電層232係由與第一介電層206實質上相同的材料所形成。因此，根據一些實施例，第一和第二介電層206/232可以被稱為單層(single tier)。
在一些實施例中，第二介電層232由介電材料所形成。這種介電材料可以包含以下中的至少一種：氧化矽(silicon oxide)、低介電常數(low-k)材料、其他合適的介電材料或其組合。低介電常數的介電材料可以包含氟化矽玻璃(fluorinated silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、碳摻雜氧化矽(carbon doped silicon oxide，SiOxCy)、Black Diamond®(Applied Materials of Santa Clara,Calif.)、Xerogel、Aerogel、無定型氟化碳(amorphous fluorinated carbon)、聚對二甲苯(Parylene)、雙苯並環丁烯(bis-benzocyclobutenes，BCB)、SiLK(Dow Chemical,Midland,Mich.)、聚醯亞胺(polyimide)和/或其他未來開發的低介電常數介電材料。
對應於第1B圖的操作132，第2P圖式根據一些實施例之包含第二電極234的RRAM裝置200的剖面示意圖，其中第二電極234在各個製造階段中的一個階段中形成。如圖所示，第二電極234耦合至第二覆蓋層222之水平延伸部分之上邊界222-1A的至少一部分。
在一些實施例中，藉由執行與形成第一電極212實質上類似的一系列製程來形成第二電極234。舉例來說，可以藉由執行以下製程中的至少一些來形成第二電極231：形成延伸穿透第二介電層232的孔，以暴露出第二覆蓋層222之水平延伸部分的上邊界222-1A的至少一部分； 在第二介電層232上方形成金屬(例如，銅)層，以用金屬層重新填充孔；以及執行CMP製程以重新暴露出第二介電層232的上邊界。
在一些實施例中，第一電極212、第一覆蓋層208、第一電極層216、可變電阻材料層218、第二電極層220、第二覆蓋層222和第二電極234可以形成RRAM電阻器，其中第一電極212作為RRAM電阻器的底部電極(bottom electrode)且第二電極234作為RRAM電阻器的頂部電極(top electrode)。在一些實施例中，這樣的RRAM電阻器耦合至電晶體204，以便形成1-電晶體-1電阻器(1-transistor-1-resistor，1T1R)RRAM位元(bit)元件(cell)，其中RRAM電阻器作為1T1R RRAM位元元件的數據存儲元件(data storage component)且電晶體204作為1T1R RRAM位元元件的存取電晶體(access transistor)。在一些其他的實施方式中，如上所述，RRAM電阻器可以分別通過設置在基板202與第一介電層206之間的一或多層IMD層(圖未示)中的導電結構耦合至電晶體204。值得注意的是，本揭露之RRAM裝置200的RRAM電晶體之相應的主動區基本上是增加的，並同時保持不變的佔用水平區域(occupied horizontal area)。舉例來說，藉由增加可變電阻材料層218之相應的垂直延伸部分(第2J圖的218-2和218-3)來增加本揭露之RRAM裝置200的RRAM電晶體的主動區，以至少耦合底部電極212，並同時維持水平區域(或間距(pitch))實質上不變。如此，在本揭露之 RRAM裝置200所給定的區域內，可以顯著地增加可以集成到RRAM裝置200中之RRAM電阻器的數量，而不犧牲每個RRAM電阻器的性能(因為相應的主動區不會縮小)。
在一實施例中，一種記憶單元包含：第一電極，其包含一頂邊界和一側壁；電阻材料層，其設置於第一電極的上方，電阻材料層包含至少一第一部分及至少一第二部分，第二部分的第一端耦合第一部分；以及第二電極，其設置於電阻材料層的上方，其中電阻材料層的第一部分沿著第一電極的頂邊界延伸，且電阻材料層的第二部分沿著第一電極之側壁的上部延伸。
在另一實施例中，一種記憶單元包含：第一電極部分地嵌埋在第一介電層中；電阻材料層保型地設置在第一電極之上部和第一介電層之頂表面的上方；以及第二電極設置在電阻材料層的上方，其中電阻材料層包含第一部分夾置在第一電極與第二電極之間。
在又一實施例中，一種方法包含：形成第一電極，此第一電極包含一頂邊界和多個上側壁，這些上側壁在第一介電層的頂邊界上延伸；形成電阻材料層，此電阻材料層包含沿著這些上側壁延伸的第一部分、耦合第一部分之一端的第二部分和耦合第一部分之另一端的第三部分；以及形成第二電極延伸穿透覆蓋第一介電層的第二介電層，其中電阻材料層之的第二部分夾置在第一電極與第二電極之間。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭 露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。

Claims (20)

  1. 一種記憶單元，包含：一第一電極，包含一頂邊界和一側壁；一電阻材料層，設置於該第一電極上方，該電阻材料層包含至少一第一部分及一第二部分，且該第二部分的一第一端耦合至該第一部分；以及一第二電極，設置於該電阻材料層上方，其中該電阻材料層的該第一部分沿著該第一電極的該頂邊界延伸，且該電阻材料層的該第二部分沿著該第一電極之該側壁的一上部延伸。
  2. 如請求項1所述之記憶單元，其中該電阻材料層呈現一可變電阻值。
  3. 如請求項1所述之記憶單元，其中該電阻材料層的該第一部分耦合在該第二電極之一底邊界與該第一電極之該頂邊界之間。
  4. 如請求項1所述之記憶單元，其中該第一電極和該第二電極各自包含一穿孔結構(via structure)。
  5. 如請求項4所述之記憶單元，其中該第一電極和該第二電極設置在同一層。
  6. 如請求項1所述之記憶單元，更包含： 一第一覆蓋層，沿著該第一電極之該頂邊界和該側壁延伸；以及一第一電極層，沿著該第一電極之該頂邊界和該側壁延伸，其中該第一覆蓋層和該第一電極層設置於該第一電極與該電阻材料層之間。
  7. 如請求項6所述之記憶單元，更包含：一第二覆蓋層，沿著該第一電極之該頂邊界和該側壁延伸；以及一第二電極層，沿著該第一電極之該頂邊界和該側壁延伸，其中該第二覆蓋層和該第二電極層設置於該電阻材料層與該第二電極之間。
  8. 如請求項1所述之記憶單元，其中該電阻材料層包含至少一第三部分耦合至該第二部分的一第二端，該第二部分的該第二端與耦合至該第一部分的該第二部分的該第一端相對，且該第三部分遠離該第一電極的該側壁延伸。
  9. 如請求項8所述之記憶單元，其中該第三部分平行該第一部分。
  10. 一種記憶單元，包含：一第一電極，具有從一第一介電層凸出的一上部； 一電阻材料層，保型地設置在該第一電極之該上部和該第一介電層之一頂表面上方；以及一第二電極，設置在該電阻材料層上方，其中該電阻材料層包含一第一部分夾置在該第一電極與該第二電極之間。
  11. 如請求項10所述之記憶單元，其中該電阻材料層呈現一可變電阻值。
  12. 如請求項10所述之記憶單元，其中該電阻材料層更包含一第二部分和一第三部分分別沿著該第一電極之該上部的一側壁延伸。
  13. 如請求項10所述之記憶單元，更包含：一間隔層，沿著該第一電極之該上部的一側壁設置，並且進一步位於該第一介電層之該頂表面上方。
  14. 如請求項10所述之記憶單元，更包含：一第二介電層，設置於該第一介電層上方，其中該第二電極延伸穿透該第二介電層。
  15. 如請求項14所述之記憶單元，其中該第一介電層和該第二介電層由實質上相似的材料所形成。
  16. 如請求項10所述之記憶單元，其中該第一電極和該第二電極各自包含一穿孔結構(via structure)。
  17. 如請求項10所述之裝置，更包含：一第一覆蓋層，沿著該第一電極之一頂邊界和多個側壁延伸；以及一第一電極層，沿著該第一電極之該頂邊界和該些側壁延伸，其中該第一覆蓋層和該第一電極層設置於該第一電極與該電阻材料層之間。
  18. 如請求項17所述之裝置，更包含：一第二覆蓋層，沿著該第一電極之該頂邊界和該些側壁延伸；以及一第二電極層，沿著該第一電極之該頂邊界和該些側壁延伸，其中該第二覆蓋層和該第二電極層設置於該電阻材料層與該第二電極之間。
  19. 一種方法，包含：形成一第一電極，該第一電極包含一頂邊界和多個上側壁，該些上側壁在一第一介電層之一頂邊界上延伸；形成一電阻材料層，該電阻材料層包含沿著該些上側壁延伸的一第一部分、耦合該第一部分之一端的一第二部分和耦合該第一部分之另一端的一第三部分；以及 形成一第二電極延伸穿透覆蓋該第一介電層的一第二介電層，其中該電阻材料層之該第二部分夾置在該第一電極與該第二電極之間。
  20. 如請求項19所述之方法，其中該電阻材料層之該第二部分沿著該第一電極之該頂邊界延伸，且該電阻材料層之該第三部分沿著該第一介電層之該頂邊界延伸。
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