TW201921596A - 製造自對準通孔的方法 - Google Patents

製造自對準通孔的方法

Info

Publication number
TW201921596A
TW201921596A TW107130766A TW107130766A TW201921596A TW 201921596 A TW201921596 A TW 201921596A TW 107130766 A TW107130766 A TW 107130766A TW 107130766 A TW107130766 A TW 107130766A TW 201921596 A TW201921596 A TW 201921596A
Authority
TW
Taiwan
Prior art keywords
insulating layer
layer
conductive line
line segments
recessed
Prior art date
Application number
TW107130766A
Other languages
English (en)
Inventor
郢 張
里賈納 弗里德
尼汀Ｋ 英格爾
和湧 黃
尤戴 米查
Original Assignee
美商微材料有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商微材料有限責任公司 filed Critical 美商微材料有限責任公司
Publication of TW201921596A publication Critical patent/TW201921596A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02244—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of a metallic layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5221—Crossover interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/101—Forming openings in dielectrics
    • H01L2221/1015—Forming openings in dielectrics for dual damascene structures
    • H01L2221/1026—Forming openings in dielectrics for dual damascene structures the via being formed by burying a sacrificial pillar in the dielectric and removing the pillar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)

Abstract

描述一種形成完全自對準的通孔的方法及設備。在定位於第一導電線段之間的凹陷的第一絕緣層上形成種子間隙填充層。由種子間隙填充層形成支柱，而第二絕緣層係沉積於支柱之間的間隙中。移除支柱，並在第二絕緣層的間隙中沉積第三絕緣層，以形成第三絕緣層的覆蓋層。移除第三絕緣層的覆蓋層的一部分，以暴露第一導電線段，並形成通孔。

Description

製造自對準通孔的方法
本揭示的實施例一般係關於需要透過通孔連接多個層的積體電路製造方法。更特定言之，本揭示的實施例係關於產生自對準的通孔的方法，而使得具有沿著相反方向行進的線段的導電層連接。
一般而言，積體電路（IC）係指稱一組電子裝置（例如，在半導體材料（通常是矽）的小晶片上形成的電晶體）。通常，IC包括具有金屬線段的一或更多個金屬化層，以將IC的電子裝置彼此連接並連接到外部連接。通常，間層介電材料層係放置於IC的金屬化層之間，以用於絕緣。
隨著積體電路的尺寸降低，則金屬線段之間的間隔降低。通常，為了製造互連結構，使用平面處理，而涉及將一個金屬化層對準並連接到另一金屬化層。
通常，金屬化層中的金屬線段的圖案化係獨立於金屬化層上方的通孔而執行。然而，習知通孔製造技術無法提供完全的通孔自對準。在習知技術中，經形成以將上金屬化層中的線段連接到下金屬化層的通孔通常並未對準下金屬化層中的線段。通孔線段的未對準增加了通孔電阻，並導致可能連到錯誤的金屬線段的短路。通孔線段的未對準造成裝置破損、降低產量、並增加製造成本。
因此，該領域一直需要產生自對準通孔的方法。
本揭示的一或更多個實施例係關於提供自對準通孔的方法。在定位於第一導電線段之間的凹陷的第一絕緣層上形成種子間隙填充層。第一導電線段沿著第一方向延伸。由種子間隙填充層形成支柱。支柱係延伸於第一導電線段上方。第二絕緣層係沉積於第一導電線段上的支柱之間的間隙中。將支柱移除，以形成第二絕緣層中的間隙。第三絕緣層係沉積於第二絕緣層的間隙中、凹陷的第一絕緣層上，及第二絕緣層上，以在第二絕緣層上形成第三絕緣層的覆蓋層。選擇性蝕刻第三絕緣層的覆蓋層的一部分與一些第二絕緣層，以暴露第一導電線段，並形成在與第一方向不同的第二方向上延伸的通孔與溝道。
本揭示的附加實施例係關於提供具有自對準通孔的電子裝置的方法。使包含二氧化矽的第一絕緣層凹陷，以形成具有凹陷的第一絕緣層的基板，凹陷的第一絕緣層具有包含銅或鈷的第一導電線段。第一導電線段沿著第一方向延伸。包含TiN的共形襯墊係沉積於凹陷的第一絕緣層與第一導電線段的側壁上。在凹陷的第一絕緣層的襯墊上形成包含鎢的種子間隙填充層，而使得種子間隙填充層的頂部基本上與第一導電線段的頂部齊平。將種子間隙填充層氧化，以在凹陷的第一絕緣層上形成氧化鎢的支柱，而使得第一導電線段上方的相鄰支柱之間存在間隙。在第一導電線段上方的間隙中沉積第二絕緣層，而使得第二絕緣層的頂部基本上與支柱的頂部齊平。選擇性移除支柱，以在相鄰的第二絕緣層之間留下間隙。第三絕緣層係沉積於相鄰的第二絕緣層之間的間隙中，以在第二絕緣層的頂部上形成覆蓋層。選擇性移除第三絕緣層的一部分，以暴露至少一些第二絕緣層的頂部表面。移除一些第二絕緣層，以形成在不同於第一方向的第二方向上延伸的連到第一導電線段的通孔以及溝道。將第二導電線段沉積至通孔與溝道中，以形成在不同於第一方向的第二方向上延伸的第二導電線段。第二方向係以約30°至約150°的範圍的一角度與第一方向交叉。
本揭示的進一步實施例係關於製造電子裝置的系統。系統包含處理腔室、電漿源、及處理器。處理腔室包含用於托持基板的台座，基板包含第一絕緣層上的複數個第一導電線段。第一導電線段在第一絕緣層上沿著第一方向延伸。電漿源耦接至處理腔室，以產生電漿。處理器耦接到電漿源。處理器具有一或更多個配置，以控制從以下動作所選擇的動作：使第一絕緣層凹陷，以在凹陷的第一絕緣層與第一導電線段上形成襯墊，在凹陷的第一絕緣層與第一導電線段上形成種子間隙填充層，由種子間隙填充層形成支柱，將種子間隙填充層氧化，以在凹陷的第一絕緣層上形成支柱，在第一導電線段上方的間隙中沉積第二絕緣層，選擇性移除支柱，在相鄰的第二絕緣層之間的間隙中沉積第三絕緣層，選擇性移除第三絕緣層的一部分或選擇性移除一些第二絕緣層，以形成通孔及溝道。
描述一種提供完全自對準的通孔的方法及設備。在一些實施例中，形成第一金屬化層，第一金屬化層包含一組第一導電線段，該組第一導電線段在基板上的第一絕緣層上沿著第一方向延伸。在第一絕緣層上形成第二絕緣層。形成第二金屬化層，第二金屬化層包含第一金屬化層上方的一組第二導電線段。該組第二導電線段沿著第二方向延伸。在第一金屬化層與第二金屬化層之間形成通孔。通孔沿著第二方向自對準到第一導電線段中之一者。通孔沿著第一方向自對準到第二導電線段中之一者，如下面進一步詳細描述。在一些實施例中，第一與第二方向以一角度彼此交叉。在一些實施例中，第一方向與第二方向基本上彼此正交。
在一些實施例中，使用選擇性支柱生長技術來製造完全自對準的通孔。在一些實施例中，基板上的第一絕緣層是凹陷的。第一絕緣層與導電線段在基板上沿著第一方向延伸。在凹陷的第一絕緣層上形成支柱。在支柱之間沉積第二絕緣層。相對於第二絕緣層選擇性蝕刻支柱，以形成向下到第一絕緣層中之一者的開口，並在開口中沉積第三絕緣層。移除至少一些第二絕緣層，以形成連到導電線段的通孔。
在一些實施例中，完全自對準的通孔係為沿著下金屬化層與上金屬化層中的導電線段的至少二個方向自對準的通孔。在一些實施例中，完全自對準的通孔係由一個方向上的硬遮罩與另一方向上的底下的絕緣層定義，如下面進一步詳細描述。
一或更多個實施例提供完全自對準的通孔，而有利地消除通孔未對準的問題，並避免連到錯誤的金屬線段的短路。相較於習知通孔，完全自對準的通孔提供更低的通孔電阻與電容優勢。自對準通孔的實施例提供金屬化層的通孔與導電線段之間基本上沒有錯誤的完全對準，這有利地增加裝置產量並降低裝置成本。
在以下描述中，闡述許多細節（例如，材料、化學成分、元件的尺寸等），以提供對本揭示的實施例中之一或更多者的透徹理解。該領域具有通常知識者將理解，可以在沒有這些細節的情況下實踐本揭示的一或更多個實施例。在其他情況下，並未詳細描述半導體製造處理、技術、材料、裝備等，以避免不必要地模糊本揭示。利用所包括的描述，該領域具有通常知識者將能夠實現適當的功能，而不需過多的實驗。
儘管在隨附圖式中描述及圖示本揭示的某些示例性實施例，但是應理解，這些實施例僅為說明性而非對本揭示的限制，而因為該領域具有通常知識者可以進行修改，所以本揭示並不限於所示的具體配置及佈置。
參照整個本說明書的「一些實施例」、「另一實施例」、或「實施例」意指結合實施例描述的特定特徵、結構、或特性係包括在本揭示的至少一些實施例中。因此，整個本說明書的各處中出現的如「在一些實施例中」或「在實施例中」的短語不一定都指稱本揭示的相同實施例。此外，在一或更多個實施例中，特定特徵、結構、或特性可以利用任何合適的方式組合。
在描述本揭示的幾個示例性實施例之前，應理解，本揭示並不限於在以下描述中闡述的構造或處理步驟的細節。本揭示能夠具有其他實施例，並能夠以各種方式實踐或執行。
如本文所使用的「基板」係指稱在製造處理期間在其上執行膜處理的基板上所形成的任何基板或材料表面。舉例而言，取決於應用，可以在其上執行處理的基板表面包括材料，例如矽、氧化矽、應變矽、絕緣體矽（SOI）、摻碳氧化矽、非晶矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石，以及任何其他材料，例如金屬、金屬氮化物、金屬合金、及其他導電材料。基板包括但不限於半導體晶圓。基板可以暴露於預加工處理，以研磨、蝕刻、還原、氧化、羥基化、退火、UV固化、電子束固化、及/或烘烤基板表面。除了直接在基板本身的表面上的膜處理之外，在本揭示中，所揭示的任何膜處理步驟亦可在基板上所形成的底層上執行，如下面更詳細揭示，而術語「基板表面」意欲包括如上下文所指示的這樣的底層。因此，舉例而言，當膜/層或部分膜/層已沉積至基板表面時，新沉積的膜/層的暴露表面變成基板表面。
本揭示的一或更多個實施例係關於提供完全自對準的通孔的方法及設備。參照圖式中所示的詳細處理來描述本揭示的各種態樣。該領域具有通常知識者將理解，本揭示的範圍並不限於圖式中描述的特定細節，並且可以改變或省略處理的一些部分。
參照第1A圖至第19B圖，描述形成自對準通孔的處理。在第1A圖至第19B圖中之每一者（不包括第3A圖、第3B圖、及第4圖）中，標示為「A」（例如，第1A圖）的圖式係圖示剖視圖，而標示為「B」（例如，第1B圖）的圖式係圖示半導體裝置的頂視圖。A圖式的側視圖係為沿著各別B圖式中所示的平面所截取。舉例而言，第1B圖圖示裝置結構的頂視圖，第1A圖圖示第1B圖所示的裝置結構的剖視圖。
第1A圖圖示根據一些實施例的提供完全自對準的通孔或空氣間隙的電子裝置結構的橫截面圖100。第1B圖係為第1A圖所示的電子裝置結構的頂視圖110。橫截面圖100係沿著軸線A-A'，如第1B圖所示。下金屬化層（Mx）包含在基板101上沿著X軸（方向）121延伸的一組導電線段103與絕緣層102。如第1B圖所示，X方向121係以角度123與Y軸（方向）122交叉。在一或更多個實施例中，角度123約為90度。在一些實施例中，角度123係為並非90度角的角度。絕緣層102形成溝道104，溝道104係為相鄰絕緣層102之間的間隙。導電線段103係圖示於溝道104中。
在一些實施例中，基板101包含半導體材料（例如，矽（Si）、碳（C）、鍺（Ge）、矽化鍺（SiGe）、砷化鎵（GaAs）、InP、GaAs、InGaAs、InAlAs、其他半導體材料、或其任何組合）。在一些實施例中，基板101係為包括塊狀下基板、中間絕緣層、及頂部單晶層的絕緣體上的半導體（SOI）基板。頂部單晶層可以包含上面列出的任何材料（例如，矽）。在各種實施例中，基板101可以是例如有機、陶瓷、玻璃、或半導體基板。儘管此處描述可以形成基板的材料的一些實例，但是能夠作為被動式及主動式電子裝置（例如，電晶體、記憶體、電容器、電感器、電阻器、開關、積體電路、放大器、光電裝置、或任何其他電子裝置）的任何材料亦可以落入本揭示的精神及範圍。
在一些實施例中，基板101包括用於積體電路的一或更多個金屬化互連層。在一些實施例中，基板101包括經配置以連接金屬化層的互連（例如，通孔）。在一些實施例中，基板101包括電子裝置（例如，電晶體、記憶體、電容器、電阻器、光電裝置、開關、及由電絕緣層隔開的任何其他主動式及被動式電子裝置）。舉例而言，間層介電質、溝道絕緣層、或電子裝置製造領域的通常知識者已知的任何其他絕緣層。在一些實施例中，基板包括一或更多個緩衝層，以適應基板101與基板101上方的一或更多個層之間的晶格失配，並限制晶格錯位及缺陷。
絕緣層102可以是適合使相鄰裝置絕緣並防止洩漏的任何材料。在一些實施例中，電絕緣層102係為氧化物層（例如二氧化矽），或是由電子裝置設計決定的任何其他電絕緣層。在一些實施例中，絕緣層102包含間層介電質（ILD）。在一些實施例中，絕緣層102係為低k介電質，其包括但不限於例如二氧化矽、氧化矽、碳摻雜氧化物（「CDO」）（例如，碳摻雜的二氧化矽）、多孔二氧化矽、氮化矽、或其任何組合的材料。在所示實施例中，絕緣層102係圖示為與基板101相同的材料。
在一些實施例中，絕緣層102包括k值小於5的介電材料。在一些實施例中，絕緣層102包括k值小於2的介電材料。在一些實施例中，絕緣層102包括氮化物、氧化物、聚合物、磷矽酸鹽玻璃、氟矽酸鹽（SiOF）玻璃、有機矽酸鹽玻璃（SiOCH）、藉由電子裝置設計決定的其他電絕緣層、或其任何組合。在一些實施例中，絕緣層102可包括聚醯亞胺、環氧樹脂、可光定義的材料（例如，苯并環丁烯（BCB）、及WPR系列材料）、或旋塗玻璃。
在一些實施例中，絕緣層102係為低k間層介電質，以將一個金屬線段與基板101上的其他金屬線段隔離。在一些實施例中，層102的厚度係在約10奈米（nm）至約2微米（μm）的範圍內。
在一些實施例中，使用沉積技術中之一者來沉積絕緣層102，例如但不限於化學氣相沉積（「CVD」）、物理氣相沉積（「PVD」）、分子束磊晶（「MBE」）、金屬有機化學氣相沉積（「MOCVD」）、原子層沉積（「ALO」）、旋塗、或微電子裝置製造領域中具有通常知識者已知的其他絕緣沉積技術。
在一些實施例中，包含金屬線段103的下金屬化層Mx係為電子裝置的後端金屬化的一部分。在一些實施例中，使用硬遮罩對絕緣層102進行圖案化及蝕刻，以使用微電子裝置製造領域中的通常知識者已知的一或更多種圖案化及蝕刻技術來形成溝道104。在一些實施例中，絕緣層102中的溝道104的尺寸係由稍後在處理中形成的導電線段的尺寸決定。
在一些實施例中，形成導電線段103係涉及利用導電材料層填充溝道104。在一些實施例中，首先將基底層（未圖示）沉積於溝道104的內側壁及底部上，然後將導電層沉積於基底層上。在一些實施例中，基底層包括沉積於導電阻隔層（未圖示）上的導電種子層（未圖示）。種子層可包括銅，而導電阻隔層可包括鋁、鈦、鉭、氮化鉭、及類似金屬。導電阻隔層可用於防止導電材料從種子層（例如，銅）擴散到絕緣層102中。此外，導電阻隔層可用於針對種子層（例如，銅）提供黏著。
在一些實施例中，為了形成基底層，將導電阻隔層沉積於溝道104的側壁及底部上，然後將種子層沉積於導電阻隔層上。在另一實施例中，導電基底層包括直接沉積於溝道104的側壁及底部上的種子層。可以使用半導體製造領域中具有通常知識者已知的任何薄膜沉積技術（例如，濺射、毯覆沉積、及類似者）來沉積導電阻隔層與種子層中之每一者。在一些實施例中，導電阻隔層與種子層中之每一者的厚度係在約1nm至約100nm的近似範圍內。在一些實施例中，阻隔層可以是薄介電質，經蝕刻以建立與下面的金屬層的導電性。在一些實施例中，可以完全省略阻隔層，並且可以使用銅線的適當摻雜來形成「自形成阻隔層」。
在一些實施例中，藉由電鍍處理將導電層（例如，銅）沉積到銅的基底層的種子層上。在一些實施例中，使用微電子裝置製造領域中的具有通常知識者已知的鑲嵌處理將導電層沉積到溝道104中。在一些實施例中，使用選擇性沉積技術（例如但不限於電鍍、無電鍍、CVD、PVD、MBE、MOCVD、ALO、旋塗、或其他微電子裝置製造領域中的通常知識者已知的其他沉積技術）將導電層沉積到溝道104中的種子層上。
在一些實施例中，導電線段103的導電層的材料的選擇係決定種子層的材料的選擇。舉例而言，若導電線段103的材料包括銅，則種子層的材料亦包括銅。在一些實施例中，導電線段103包括金屬（例如，銅（Cu）、釕（Ru）、鎳（Ni）、鈷（Co）、鉻（Cr）、鐵（Fe）、錳（Mn）、鈦（Ti）、鋁（Al）、鉿（Hi）、鉭（Ta）、鎢（W）、釩（V）、鉬（Mo）、鈀（Pd）、金（Au）、銀（Au）、鉑Pl、銦（In）、錫（Sn）、鉛（Pb）、銻（Sb）、鉍（Bi）、鋅（Zn）、鎘（Cd）、或其任何組合）。
在替代實施例中，可用於金屬化層Mx的導電線段103的導電材料的實例係為但不限於金屬（例如，銅、鉭、鎢、釕、鈦、鉿、鋯、鋁、銀、錫、鉛、金屬合金）、金屬碳化物（例如，碳化鉿、碳化鋯、碳化鈦、碳化鉭、碳化鋁）、其他導電材料、或其任何組合。
在一些實施例中，使用微電子裝置製造領域中具有通常知識者已知的化學機械拋光（「CMP」）技術來移除導電層與基底層的部分，以使導電線段103的頂部與絕緣層102的頂部變得平坦。
在一個非限制性實例中，導電線段103的厚度係在約15nm至約1000nm的近似範圍內。在一個非限制性實例中，導電線段103的厚度係為約20nm至約200nm。在一個非限制性實例中，導電線段103的寬度係在約5nm至約500nm的近似範圍內。在一個非限制性實例中，導電線段103之間的間隔（節距）係為約2nm至約500nm。在更具體的非限制性實例中，導電線段103之間的間隔（節距）係為約5nm至約50nm。
在一些實施例中，下金屬化層Mx經配置以連接到其他金屬化層（未圖示）。在一些實施例中，金屬化層Mx經配置以提供連到電子裝置（例如，電晶體、記憶體、電容器、電阻器、光電裝置、開關、及由電絕緣層（例如，間層介電質、溝道絕緣層、或電子裝置製造領域中具有通常知識者已知的任何其他絕緣層）分隔的任何其他主動式及被動式電子裝置）的電接觸。
第2A圖與第2B圖圖示根據一些實施例的在將絕緣層102凹陷之後的電子裝置結構。將絕緣層102凹陷到預定深度，以形成凹陷的絕緣層201。如第2A圖及第2B圖所示，在絕緣層201中形成溝道202。每一溝道202具有作為導電線段103的部分的側壁204以及作為凹陷的絕緣層201的頂表面203的底部。
在一些實施例中，溝道202的深度係為約10nm至約500nm。在一些實施例中，溝道202的深度係為導電線段的粗細的約10％至約100％。在一些實施例中，使用濕式蝕刻、乾式蝕刻、或電子裝置製造領域具有通常知識者已知的技術的組合中之一或更多者來使絕緣層102凹陷。
第3A圖及第3B圖圖示根據一或更多個實施例的用於使絕緣層102凹陷的處理。襯墊或蓋301選擇性生長於導電線段103上。一些實施例的蓋301係作為用於生長成支柱或用於間隙填充的材料的黏著層。一些實施例的蓋301在形成自對準支柱的處理期間保護導電線段103。一些實施例的蓋301係作為金屬（例如，銅）線段的電磁遷移阻隔層。一些實施例的蓋301係作為用於雙鑲嵌通孔蝕刻處理的蝕刻停止層。在一些實施例中，蓋301是導電的，並且可以在使絕緣層102凹陷之後保留在導電線段103上。
取決於導電線段103以及用於使絕緣層102凹陷的處理，蓋301可以是任何合適的材料。在一些實施例中，蓋301是鈷，而導電線段103係為銅金屬線段。
在第3A圖中，蓋301相對於絕緣層102而選擇性形成於導電線段103的頂部上。可以藉由該領域具有通常知識者已知的任何合適的技術來完成蓋301的選擇性沉積或形成。在形成蓋103之後，如第3B圖所示，可以使絕緣層102凹陷，以形成凹陷的絕緣層201，而不蝕刻或移除導電線段103。第4圖圖示在形成凹陷的絕緣層201之後在導電線段103上形成蓋301的實施例。蓋301可以保留在導電線段103上或者被移除。
第5A圖及第5B圖圖示根據一些實施例的在襯墊501沉積於凹陷的絕緣層201與導電線段103之後的電子裝置結構。如第5A圖所示，襯墊501係沉積於溝道202的底部與側壁上。
在一些實施例中，襯墊501係沉積以保護導電線段201不會在稍後的處理中（例如，在鎢沉積或其他處理期間）改變特性。在一些實施例（未圖示）中，並未沉積襯墊501。在一些實施例中，襯墊501係為導電襯墊。在另一實施例中，襯墊501係為非導電襯墊。在一些實施例中，當襯墊501係為非導電襯墊時，在稍後的處理中移除襯墊501，如下面進一步詳細描述。在一些實施例中，襯墊501包括氮化鈦（TiN）、鈦（Ti）、鉭（Ta）、氮化鉭（TaN）、或其任何組合。在另一實施例中，襯墊501係為氧化物（例如，氧化鋁（AlO）、氧化鈦（TiO2 ））。在又一實施例中，襯墊501係為氮化物（例如，氮化矽（SiN）或氮化鋁（AlN））。在實施例中，襯墊501係沉積至約0.5nm至約10nm的厚度。
在一些實施例中，使用原子層沉積（ALD）技術來沉積襯墊501。在一些實施例中，使用沉積技術（例如但不限於CVD、PVD、MBE、MOCVD、旋塗、或微電子裝置製造領域中的通常知識者已知的其他襯墊沉積技術）中之一者來沉積襯墊501。
在一些實施例中，如第3A圖所示，襯墊501係選擇性沉積於導電線段103的頂表面上，而不沉積於溝道202的側壁204上。在一些實施例中，襯墊501共形地沉積於凹陷的絕緣層201與導電線段103上，然後從凹陷的絕緣層201移除。可以藉由任何合適的處理來從凹陷的絕緣層201移除襯墊501。
第6A圖及第6B圖圖示根據一些實施例的在種子間隙填充層601沉積於襯墊501上之後的電子裝置結構。在一些實施例中，種子間隙填充層601係為自對準選擇性生長種子膜。如第6A圖與第6B圖所示，種子間隙填充層601係沉積於凹陷的絕緣層201的頂表面203上的襯墊501、溝道202的側壁204、及導電線段103的頂部部分。在一些實施例中，種子間隙填充層601係為鎢（W）層或其他種子間隙填充層，以提供選擇性生長支柱。在一些實施例中，種子間隙填充層601係為金屬膜或含金屬的膜。合適的金屬膜包括但不限於包括Co、Mo、W、Ta、Ti、Ru、銠（Rh）、Cu、Fe、Mn、V、鈮（Nb）、鉿（Hf）、鋯（Zr）、釔（Y）、Al、Sn、Cr、鑭（La）、或其任意組合中之一或更多者的膜。在一些實施例中，種子間隙填充層601包含鎢（W）種子間隙填充層。在不限制種子間隙填充層的組成物的情況下，種子間隙填充層在本說明書及申請專利範圍中可稱為金屬層。
在一些實施例中，使用沉積技術（例如但不限於ALD、CVD、PVD、MBE、MOCVD、旋塗、或微電子裝置製造領域中的通常知識者已知的其他沉積技術）中之一者來沉積種子間隙填充層601。
第7A圖及第7B圖圖示根據一些實施例的在移除導電線段103的頂部上的種子間隙填充層601與襯墊501的部分之後的電子裝置結構。在一些實施例中，移除種子間隙填充層601的部分，而保留預定厚度的種子間隙填充層601。在一些實施例中，使用微電子裝置製造領域中具有通常知識者已知的化學機械拋光（CMP）技術中之一者來移除種子間隙填充層601的部分。
第8A圖與第8B圖圖示根據一或更多個實施例的在凹陷的絕緣層201上的襯墊501上使用種子間隙填充層601形成自對準選擇性生長支柱801之後的電子裝置結構。支柱801具有頂表面802與側壁803。在形成支柱801之後，在相鄰支柱801的側壁803之間形成間隙804。如第8A圖與第8B圖所示，自對準選擇性生長支柱801的陣列具有與該組凹陷的絕緣層201相同的圖案。如第86A圖與第8B圖所示，支柱801從凹陷的絕緣層201的頂表面基本垂直地延伸。支柱801係沿著與凹陷的絕緣層201及導電線段103相同的方向延伸。
在一些實施例中，從凹陷的絕緣層201上的襯墊501的部分上的種子間隙填充層601選擇性生長支柱801。在一些實施例中，例如藉由氧化、氮化、或其他處理來擴展凹陷的絕緣層201上方的種子間隙填充層601的部分，以生長支柱801。在一些實施例中，藉由暴露於氧化劑或氧化條件而氧化種子間隙填充層601，以將金屬或含金屬的種子間隙填充層601轉變成金屬氧化物支柱801。該領域具有通常知識者將理解，係藉由電化學氧化形成一或更多個支柱，並且不一定含有氧。在一些實施例中，支柱801包括上面列出的一或更多種金屬的氧化物。在一些實施例中，支柱801包括氧化鎢（例如，WO、WO3 、及鎢與氧的其他比率）。在一些實施例中，支柱801包含氮化物（例如，WN、或鎢與氮的其他比率）。
氧化劑可以是任何合適的氧化劑，包括但不限於O2 、O3 、N2 O、H2 O、H2 O2 、CO、CO2 、NH3 、N2 /Ar、N2 /He、N2 /Ar/He、或其任何組合。在一些實施例中，氧化條件包含熱氧化、電漿增強氧化、遠端電漿氧化、微波及射頻氧化（例如，電感耦接電漿（ICP）、電容耦接電漿（CCP））。
在一些實施例中，取決於例如種子間隙填充層與氧化劑的組成物，在任何合適的溫度下藉由種子間隙填充層601的氧化來形成支柱801。在一些實施例中，氧化係在約25℃至約800℃的近似範圍的溫度下發生。在一些實施例中，氧化係在大於或等於約150℃的溫度下發生。在一些實施例中，支柱801的高度係在約5埃（Å）至約10微米（μm）的近似範圍內。
第9A圖及第9B圖圖示在沉積第二絕緣層901以填充支柱801之間的間隙804之後的電子裝置結構。第二絕緣層901可以是如本文所描述的絕緣層102的任何合適的介電材料。第二絕緣層901可以是與絕緣層102相同的材料，或者是與絕緣層102不同的材料。
在一些實施例中，絕緣層901係為低k間隙填充層。在一些實施例中，絕緣層901係為可流動。在一些實施例中，絕緣層901係為可流動的氧化矽（FSiOx）層。在一些實施例中，絕緣層910係為氧化物層（例如，二氧化矽），或由電子裝置設計決定的任何其他電絕緣層。在一些實施例中，絕緣層901係為間層介電質（ILD）。在一些實施例中，絕緣層901係為低k介電質，其包括但不限於例如二氧化矽、氧化矽、碳基材料（例如，多孔碳膜）、碳摻雜氧化物（「CDO」）（例如，碳摻雜的二氧化矽）、多孔二氧化矽、多孔碳氫氧化矽（porous silicon oxide carbide hydride）（SiOCH）、氮化矽、或其任何組合的材料。在一些實施例中，絕緣層901係為k值小於3的介電材料。在一些實施例中，絕緣層901係為k值在約2.2至約2.7的近似範圍內的介電材料。在一些實施例中，絕緣層901包括k值小於2的介電材料。
在一些實施例中，使用沉積技術（例如但不限於CVD、旋塗、ALD、PVD、MBE、MOCVD、或微電子裝置製造領域中的通常知識者已知的其他低k絕緣層沉積技術）中之一者來沉積絕緣層901。
在第9A圖與第9B圖所示的實施例中，第二絕緣層901係以足夠的厚度沉積，以形成覆蓋層902。如以此方式使用，覆蓋層902係指稱覆蓋支柱801的頂部802的第二絕緣層901的部分。在一些實施例中，第二絕緣層901係在間隙804內沉積至小於支柱801的高度的厚度，並未形成覆蓋層902。在一些實施例中，第二絕緣層901的厚度係形成於間隙804中，而使得第二絕緣層901的頂部903基本上等於支柱801的頂部。如以此方式使用，術語「基本上等於」、「基本上共面」、或「基本上一致」意味著第二絕緣層901的頂部903係在支柱801的頂部的±5Å、±4Å、±3Å、±2Å、或±1Å內。
第10A圖與第10B圖分別圖示根據一些實施例的在進行來自第二絕緣層901的覆蓋層902的化學機械平坦化（CMP）以暴露支柱801的頂部802之後的第9A圖與第9B圖的電子裝置結構。如圖所示，移除第二絕緣層901，而使得支柱801的頂部802暴露，同時第二絕緣層901的頂部903保持與支柱801的頂部802基本上共面。CMP處理可以是該領域具有通常知識者已知的任何合適的平坦化處理。在一些實施例中，沉積第二絕緣層901，而使得第二絕緣層901的頂部903與支柱801的頂部802基本上平齊或略低，並且不執行CMP處理。
第11A圖與第11B圖分別圖示根據一些實施例的在經由蝕刻移除支柱801之後的第10A圖與第10B圖的電子裝置結構。移除支柱801的蝕刻在相鄰的第二絕緣層901之間留下間隙1101。相對於第二絕緣層901與襯墊501或絕緣層201（若襯墊501不存在）而選擇性移除支柱801。可以藉由任何合適的技術完成支柱801的蝕刻或移除。在一些實施例中，蝕刻支柱801之步驟包含將支柱801與片材602暴露於金屬鹵化物化合物。在一些實施例中，金屬鹵化物化合物具有與支柱801相同的金屬。在一些實施例中，金屬鹵化物化合物具有與支柱801不同的金屬。
在一些實施例中，蝕刻支柱801之步驟包含暴露於含金屬及鹵素的前驅物（例如，WCl6 ），亦稱為金屬鹵化物前驅物。金屬鹵化物前驅物可以與支柱801反應。在一些實施例中，暴露於金屬鹵化物前驅物導致與支柱材料的放熱反應，而在基板處理區域中不存在電漿。在一些實施例中，不存在用於在進入基板處理區域之前激發金屬鹵化物前驅物的電漿。
在示例性非限制性處理中，支柱801包含鎢，並藉由與氧反應而生長，以形成氧化鎢支柱（可以採用WO3 的形式）。將WO3 暴露於WCl6 （或可能是WCl5 ），以形成揮發性WOCl4 及/或WO2 Cl2 ，並離開表面直至移除所有氧化鎢。一旦移除氧化鎢部分（或通常的金屬氧化物部分），反應可以自發性停止。處理可以重複整數個循環。每一循環可以移除可選擇量的原始鎢膜（例如，1或2個單層）。
在一些實施例中，金屬鹵化物前驅物包括二或更多種或僅僅二種不同的元素（包括金屬元素與鹵素元素）。金屬鹵化物前驅物可以僅包括金屬元素的單個原子，但可包括相同鹵素元素的複數個原子（如WCl6 與WCl5 的情況）。在實施例中，金屬鹵化物的金屬元素可以包括鈦、鉿、鋯、釩、鈮、鉭、鉻、鉬、鎢、錳、錸、鎝、鐵、鋁、及鎵中之一或更多者。在一些實施例中，金屬鹵化物的金屬元素具有22、23、24、40、41、42、72、73、或74的原子數。在一或更多個實施例中，金屬元素包含元素週期表的第4族、第5族、或第6族的元素，或者可以是過渡金屬。根據一或更多個實施例，鹵素元素可以是F與Cl中之一者。鹵素元素可以是F、Cl、Br、及/或I中之一或更多者。在一些實施例中，含金屬及鹵素的前驅物不含氟。合適的金屬鹵化物前驅物的一些實例包括但不限於五鹵化釩、五鹵化鉭、六鹵化鉻、五鹵化鉬、六鹵化鉬、五鹵化鈮、五鹵化鎢、六鹵化鎢、及四鹵化錳。在一些實施例中，金屬鹵化物前驅物包括但不限於鹵化釩、鹵化鉭、鹵化鉻、鹵化鉬、鹵化鈮、鹵化鎢、及/或鹵化錳，其中金屬元素的氧化態可以是任何合適的氧化態。
藉由該領域具有通常知識者已知的任何合適的蝕刻技術，可以在處理的此部分中或者合併蝕刻的處理的任何其他部分中執行蝕刻。在一些實施例中，蝕刻處理係為乾式蝕刻或濕式蝕刻中之一或更多者。在一些實施例中，蝕刻溶液包含在約80℃的溫度下的5重量％的氫氧化銨水溶液。在一些實施例中，將過氧化氫加入到氫氧化銨溶液中，以增加蝕刻速率。在一些實施例中，使用比率為約1：1的氫氟酸與硝酸進行蝕刻。在一些實施例中，使用比率分別為約3：7的HF與HNO3 進行蝕刻。在一些實施例中，HF：HNO3 的比率係為約4：1。在一些實施例中，支柱801包括鎢及/或鈦，並使用氫氧化銨：過氧化氫以1：2的比率進行蝕刻。在一些實施例中，使用305克的鐵氰化鉀（K3 Fe（CN）6 ）、44.5克的氫氧化鈉（NaOH）、及1000毫升水（H2 O）來對支柱801及片材602進行選擇性濕式蝕刻。在一些實施例中，使用稀釋或濃縮的一或更多種化學物質（包括鹽酸（HCl）、HNO3 、硫酸（H2 SO4 ）、HF、及H2 O2 ）來對支柱801進行選擇性濕式蝕刻。在一些實施例中，分別使用HF、HNO3 、及乙酸（HAc或HOAc）以4：4：3的比率來對支柱801進行選擇性濕式蝕刻。在一些實施例中，使用溴三氟甲烷（CBrF3 ）反應離子蝕刻（RIE）技術來對支柱801進行選擇性乾式蝕刻。在一些實施例中，使用氯、氟、溴、或基於其任何組合的化學物質來對支柱801進行選擇性乾式蝕刻。在一些實施例中，使用熱或溫的Aqua Regia混合物（包括HCl及HNO3 ，比率分別為3：1）來對支柱801進行選擇性濕式蝕刻。在一些實施例中，使用鹼與氧化劑（硝酸鉀（KNO3 ）與二氧化鉛（PbO2 ））來對支柱801進行選擇性蝕刻。
在第11A圖及第11B圖所示的實施例中，襯墊501係保留在間隙1101的底部處。在一些實施例中，如第12A圖及第12B圖所示，從間隙1101的底部選擇性移除襯墊501，以暴露凹陷的絕緣層201。可以使用電子裝置製造領域中具有通常知識者已知的乾式及濕式蝕刻技術中之一或更多者來選擇性移除襯墊501。該領域具有通常知識者將理解，取決於襯墊501材料，而可以或可以不從間隙1101的底部移除襯墊501。在第12A圖及第12B圖所示的實施例中，僅從間隙1101的底部移除襯墊，而襯墊501的一部分係保留在導電線段103的側面上。
第13A圖與第13B圖分別圖示在沉積第三絕緣層1301之後的第12A圖與第12B圖的電子裝置結構。在一些實施例中，第三絕緣層1301填充第二絕緣層901之間的間隙1101，並與凹陷的絕緣層201接觸。在所示實施例中，第三絕緣層1301係與導電線段103的側面上的襯墊501接觸。在襯墊501已經完全移除或不存在的實施例中，第三絕緣層1301係與導電線段103接觸。
在第13A圖與第13B圖所示的實施例中，第三絕緣層1301係以足夠的厚度沉積，以形成覆蓋層1302。如以此方式使用，覆蓋層1302係指稱覆蓋支柱第二絕緣層901的頂部的第三絕緣層1301的部分。在一些實施例中，第三絕緣層1301係在間隙1101內沉積至小於第二絕緣層901的高度的厚度，並未形成覆蓋層1302。在一些實施例中，第三絕緣層1301的厚度係形成於間隙1101中，而使得第二絕緣層901的頂部基本上等於第三絕緣層1301的頂部1303。如以此方式使用，術語「基本上等於」、「基本上共面」、或「基本上一致」意味著第二絕緣層901的頂部903係在第三絕緣層1301的頂部1303的±5Å、±4Å、±3Å、±2Å、或±1Å內。
第三絕緣層1301包含第三絕緣材料。第三絕緣層1301可以是如本文所描述的絕緣層102、凹陷的絕緣層201、或第二絕緣層901的任何合適的介電材料。在一些實施例中，第三絕緣層1301係與凹陷的絕緣層201或第二絕緣層901中之一或更多者相同。在一些實施例中，第三絕緣層1301係與凹陷的絕緣層201及第二絕緣層901不同。
第14A圖與第14B圖分別圖示根據一些實施例的在沉積及/或蝕刻第三絕緣層1301而使得覆蓋層1302具有預定深度D之後的第12A圖與第12B圖的電子裝置結構。在所示的實施例中，如第13A圖與第13B圖所示而沉積第三絕緣層1301的覆蓋層1302，然後將其移除或蝕刻以如第14A圖與第14B圖所示留下預定深度D。在一些實施例中，可以藉由該領域具有通常知識者已知的化學機械平坦化（CMP）處理來移除覆蓋層1302。
在一些實施例中，沉積第三絕緣層1301，而使得第三絕緣層1301的頂部1303基本上與第二絕緣層901的頂部903共面。然後，可以沉積第三絕緣層1301的預定厚度（或深度），以建立第三絕緣層1301的覆蓋層1302的預定深度D。
第15A圖與第15B圖分別圖示根據一些實施例的在第一遮罩1501與第二遮罩1502沉積在第三絕緣層1301上之後的第13A圖與第13B圖的電子裝置結構。該領域具有通常知識者將理解，遮罩及絕緣體層可為單層或多層。第一遮罩1501可以沉積在第三絕緣層1301的大部分或全部上，而第二遮罩1502係沉積或形成為具有開口1503，而透過開口1503暴露第一遮罩1501。第一遮罩1501及/或第二遮罩1502可以是任何合適的材料。在一些實施例中，第一遮罩1501或第二遮罩1502中之一或更多者包含氮化矽、氧化矽、氮氧化矽、碳化矽、碳氧化矽、碳氮化矽、或碳氮氧化矽中之一或更多者。在一些實施例中，第一遮罩1501或第二遮罩1502中之一或更多者包含光阻。在一些實施例中，第三絕緣層1301的覆蓋層1302的深度D係與第一遮罩1501的厚度Tm 基本上相同。以此方式使用的術語「基本上相同」意指第一遮罩1501的厚度Tm 與第三絕緣層1301的覆蓋層1302的深度D係在相對於平均值的10％或5％之內。
第16A圖與第16B圖分別圖示根據一些實施例的在蝕刻處理等向性移除並未直接位於第二遮罩1502下方的第三絕緣層1301的一部分之後的第15A圖與第15B圖的電子裝置結構。所示實施例具有經移除的第一遮罩1501與第二遮罩1502。在等向性移除之後，第三絕緣層1301的一部分與第二絕緣層901的一部分被暴露。該移除形成溝道1601，而暴露第二絕緣層901的頂部903與第三絕緣層1301的頂部1303。
可以藉由任何合適的技術或技術組合來移除第三絕緣層1301、第一遮罩1501、及第二遮罩1502。舉例而言，蝕刻處理可以選擇性移除第三絕緣層1301、第一遮罩1501、及第二遮罩1502，而不影響第二絕緣層901。在一些實施例中，使用一個以上的蝕刻處理來移除第三絕緣層1301、第一遮罩1501、及第二遮罩1502。舉例而言，可以使用第一蝕刻處理來移除第一遮罩1501及第三絕緣層1301，並且可以使用第二蝕刻處理來移除第二遮罩1502及任何剩餘的第一遮罩1501。在一些實施例中，存在用於移除三個層的三種蝕刻處理，其中每一蝕刻處理對於該等層中之一者具有選擇性。
第17A圖與第17B圖分別圖示在形成第一遮罩1701及第二遮罩1702之後的第15A圖與第15B圖的電子裝置結構。根據一些實施例，第一遮罩1701係形成於第二絕緣層901的頂部903上，以及形成於暴露於開口1601中的第三絕緣層1301的頂部1303上。第二遮罩1702具有開口1703，而透過開口1703暴露第一遮罩1701。開口1703係在第二絕緣層901上對準。開口1703的尺寸（沿著x軸）可以小於、等於、或大於相關的第二絕緣層901的厚度。第一遮罩1701及第二遮罩1702可以分別與第一遮罩1501及第二遮罩1502相同或不同。
在第三絕緣層1301與第二絕緣層901上圖示第一遮罩1701與第二遮罩1702。第一遮罩1701係圖示為覆蓋第三絕緣層1301與第二絕緣層901之所有者。第二遮罩1702係圖示為覆蓋更小的區域。該領域具有通常知識者將理解，第一遮罩及/或第二遮罩可以是單層，或者由多個遮罩及絕緣層構成。在一些實施例中，從第二絕緣層901的頂部測量的第一遮罩1701的厚度Tm2 係與第二絕緣層901的厚度D2 基本上相同。
第18A圖與第18B圖分別圖示根據一些實施例的在蝕刻處理等向性移除並未直接位於第二遮罩1702下方的第三絕緣層1301與第二絕緣層901之後的第17A圖與第17B圖的電子裝置結構。換言之，係將透過第二遮罩1702中的開口1703而暴露的第二絕緣層901、第三絕緣層1301、及第一遮罩1701的部分移除。在等向性移除之後，導電線段103的頂部105、第二絕緣層901的頂部903、第三絕緣層1301的頂部1303係暴露於溝道1801中。
可以藉由任何合適的技術或技術組合來移除第二絕緣層901、第三絕緣層1301、第一遮罩1701、及第二遮罩1702。舉例而言，蝕刻處理可以選擇性移除第三絕緣層1301、第一遮罩1701、及第二遮罩1702，而不影響第二絕緣層901。在一些實施例中，使用一個以上的蝕刻處理來移除第二絕緣層901、第三絕緣層1301、第一遮罩1701、及第二遮罩1702。舉例而言，可以使用第一蝕刻處理來移除第一遮罩1701及第二絕緣層901，而可以使用第二蝕刻處理來移除第三絕緣層1301，並且可以使用第三蝕刻處理來移除第二遮罩1702及任何剩餘的第一遮罩1701。移除第二絕緣層901、第三絕緣層1301、及第一遮罩1701都產生溝道1801與通孔1802、1803。
溝道1801沿著與導電線段103的第一方向不同的第二方向延伸。在所示的實施例中，導電線段103沿著x軸延伸，而溝道1801沿著y軸延伸。在一些實施例中，第二方向與第一方向的角度係為約30°至約150°的範圍，或約50°至約130°的範圍，或約70°至約110°的範圍，或約80°至約100°的範圍，或約85°至約95°的範圍，或約87°至約93°的範圍，或約89°至約91°的範圍。
第19A圖與第19B圖分別圖示根據一些實施例的在沉積第二導電材料以在通孔1802、1803及溝道1801中形成第二導電線段1901之後的第18A圖與第18B圖的電子裝置結構。第二導電線段1901可以是任何合適的金屬，並且可以藉由任何合適的沉積技術沉積。如本文所述，第二導電線段1901係沿著與導電線段103的第一方向不同的第二方向延伸。
第20圖圖示具有嵌套結構中的完全自對準的通孔的裝置2000的一部分。第一導電線段103在圖中垂直延伸，而第二導電線段1901在頁面上水平延伸。圖示產生第一導電線段103與第二導電線段1901之間的連接的通孔1802、1803。導電線段與通孔的封裝及佈置可以比所示實施例更緊密（亦即，更高密度）或更鬆散（亦即，更低密度）。
第21圖圖示根據一些實施例的用於執行至少一些操作以提供完全自對準的通孔的電漿系統的方塊圖。如第21圖所示，系統2200具有處理腔室2201。用於托持電子裝置結構2203的可移動台座2202係放置於處理腔室2201中。台座2202包含靜電卡盤（「ESC」）、嵌入ESC中的DC電極、及冷卻/加熱底座。在實施例中，台座2202係作為移動陰極。在實施例中，ESC包含Al2 O3 材料、Y2 O3 、或電子裝置製造領域中具有通常知識者已知的其他陶瓷材料。DC功率供應器2204係連接到台座2202的DC電極。
如第21圖所示，電子裝置結構2203係透過開口2208加載並放置於台座2202上。電子裝置結構2203係代表上述電子裝置結構中之一者。系統2200包含用於透過質量流控制器2211將一或更多種處理氣體2212輸入到電漿源2213的入口。包含噴淋頭2214的電漿源2213係耦接到處理腔室2201，以接收一或更多種氣體2212，以產生電漿。電漿源2213係耦接到RF源功率2210。電漿源2213透過噴淋頭2214而使用高頻電場從一或更多種處理氣體2212在處理腔室2201中產生電漿2215。電漿2215包含電漿顆粒（例如，離子、電子、自由基、或其任何組合）。在實施例中，功率源2210係以約400kHz至約162MHz的頻率提供約50W至約3000W的功率，以產生電漿2215。
電漿偏置功率2205經由RF匹配2207耦接到台座2202（例如，陰極），以激發電漿。在實施例中，電漿偏置功率2205在約2MHz至60MHz之間（而在特定實施例中，約13MHz）的頻率下提供不大於1000W的偏置功率。舉例而言，亦可以提供電漿偏置功率2206，以在約400kHz至約60MHz（而在特定實施例中，約60MHz）的頻率下提供不大於1000W的另一偏置功率。電漿偏置功率2206與偏置功率2205係連接到RF匹配2207，以提供雙頻偏置功率。在實施例中，施加到台座2202的總偏置功率係為約10W至約3000W。
如第21圖所示，壓力控制系統2209將壓力提供到處理腔室2201。如第21圖所示，腔室2201具有一或更多個排氣口2216，用於抽空處理期間產生於腔室中的揮發性產物。在實施例中，電漿系統2200係為電感耦接電漿（ICP）系統。在實施例中，電漿系統2200係為電容耦接電漿（CCP）系統。
控制系統2217係耦接到腔室2201。控制系統2217包含處理器2218、耦接到處理器2218的溫度控制器2219、耦接到處理器2218的記憶體2220、及耦接到處理器2218的輸入/輸出裝置2221，以形成如本文所述的完全自對準的通孔。控制系統2217亦可以包括可以用於在各種配置下操作的電路、非暫態記憶體、暫態記憶體、電子媒體、或可執行指令集中之一或更多者。
在一些實施例中，控制系統2217或控制系統2217內的處理器2218包括一或更多個配置（亦即，可執行指令集），以處理基板。控制系統2217及/或處理器2218可以具有一或更多個配置，以控制從以下的動作或處理所選擇的動作或處理：使第一絕緣層凹陷，在凹陷的第一絕緣層上沉積襯墊，在凹陷的第一絕緣層上形成種子間隙填充層以及第一導電線段，平坦化種子間隙填充層，而使得種子間隙填充層的頂部係與第一絕緣層的頂部基本平齊，由種子間隙填充層形成支柱，在支柱之間的間隙中沉積第二絕緣層，選擇性移除支柱，在第二絕緣層上以及在移除支柱之後留下的間隙中形成第三絕緣層，在第二絕緣層上形成第三絕緣層的覆蓋層，從經填充的通孔移除第三絕緣層，以形成連到第一導電線段與溝道的通孔開口。在一些實施例中，該配置控制以使第一絕緣線段凹陷，而使得第一絕緣線段凹陷約10nm至約50nm的範圍。在一些實施例中，控制系統2217及/或處理器2218包括將第二導電材料沉積到通孔開口與溝道中的配置。
控制系統2217經配置以執行如本文所述的至少一些方法，並且可以是軟體或硬體，或是兩者的組合。電漿系統2200可以是該領域已知的任何類型的高效能處理電漿系統，例如但不限於蝕刻器、清潔器、熔爐、或用於製造電子裝置的任何其他電漿系統。
控制系統2217可以是任何合適的控制器，並且可以包括與記憶體2220耦接的處理器2218，並經配置而使得能夠處理一或更多個電子裝置結構。舉例而言，處理器2218可配置儲存於記憶體2220中的可執行指令，以實現如本文所述的台座2202、質量流控制器2211、電漿源2213、及/或壓力控制系統2209的操作。
在一或更多個實施例中，處理器2218可以是任何形式的通用電腦處理器中之一者，而可以在工業設定中用於控制半導體製造中使用的各種製造裝備。記憶體2220可以是電腦可讀取媒體的形式，並且可以是例如隨機存取記憶體（RAM）、唯讀記憶體（ROM）、軟碟、硬碟、或任何其他形式的數位儲存的本端或遠端的容易取得的記憶體中之一或更多者。在一或更多個實施例中，支援電路（未圖示）耦接到處理器2218，以用於以習知方式支援處理器2218。這些支援電路可以包括快取記憶體、功率供應器、時脈電路、輸入/輸出電路及子系統、及類似者。
在一或更多個實施例中，處理例式通常可以作為軟體例式儲存於記憶體2220中，當藉由處理器2218執行時，使得處理平台2200執行本文揭示的處理。軟體例式亦可以藉由第二處理器（未圖示）儲存及/或執行，第二處理器係位於由處理器2218控制的硬體的遠端。當藉由處理器2218執行時，軟體例式使控制系統2217作為特定目的之控制器。當控制系統2217包括電腦時，控制系統2217作為專用目的之電腦，以用於控制處理平台2200，以執行本文揭示的處理。
根據一或更多個實施例，基板在形成層之前及/或之後經受處理。此處理可在相同腔室中執行，或在一或更多個分離的處理腔室中執行。在一些實施例中，將基板從第一腔室移動至分離的第二腔室，以用於進一步處理。基板可從第一腔室直接移動至分離的處理腔室，或者可從第一腔室移動至一或更多個轉移腔室，而接著移動到分離的處理腔室。因此，處理設備可包含與轉移站連通的多個腔室。此種類的設備可指稱為「群集工具」或「群集系統」及類似者。
一般而言，群集工具係為模組化系統，該模組化系統包含執行多種功能的多個腔室，該等功能包括基板之中心找尋及定向、除氣、退火、沉積及/或蝕刻。根據一或更多個實施例，群集工具至少包括第一腔室與中央轉移腔室。中央轉移腔室可容納機器人，該機器人可在處理腔室及裝載閘腔室之間梭運基板。轉移腔室通常維持在真空條件下，並提供中繼階段，該中繼階段用於從一個腔室梭運基板至位於群集工具之前端的另一腔室及/或裝載閘腔室。然而，為了執行如本文所述的處理的特定步驟之目的，可以改變腔室的精確佈置及組合。其他可使用的處理腔室包括但不限於循環層沉積（CLD）、原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、蝕刻、預清洗、化學清洗、熱加工（如RTP）、電漿氮化、除氣、定向、羥基化反應、及其他基板處理。藉由在群集工具上實現在腔室中的處理，可在沉積後續膜之前，在無氧化下防止具大氣雜質之基板的表面汙染。
根據一或更多個實施例，基板係連續地在真空下或「裝載閘」條件下，且在從一個腔室移動到下一腔室時不暴露至周圍空氣。因此，轉移腔室係在真空下，且在真空壓力下為「泵降」。惰性氣體可存在於處理腔室或轉移腔室中。在一些實施例中，惰性氣體係作為淨化氣體，以移除一些或全部的反應物。根據一或更多個實施例，將淨化氣體噴射於沉積腔室之出口處，用以避免反應物從沉積腔室移動至轉移腔室及/或額外的處理腔室。因此，惰性氣體之流動在腔室的出口處形成簾幕。
可在單一基板沉積腔室中處理基板，其中在處理另一基板之前裝載、處理、及卸載單一基板。亦可利用類似於輸送系統的連續方式處理基板，其中將多個基板獨立裝載至腔室的第一部分，移動通過腔室，並且從腔室的第二部分卸載。腔室與相關聯的輸送器系統的形狀可以形成直線路徑或彎曲路徑。此外，處理腔室可以是旋轉料架，其中多個基板環繞中心軸線移動，並暴露於整個旋轉料架路徑的沉積、蝕刻、退火、清洗等的處理。
在處理期間，基板可經加熱或冷卻。此類加熱或冷卻可藉由任何合適的手段達成，包括但不限於改變基板支撐的溫度、及將經加熱或經冷卻的氣體流至基板表面。在一些實施例中，基板支撐包括加熱器/冷卻器，該加熱器/冷卻器可經控制用以利用傳導方式改變基板溫度。在一或更多個實施例中，所採用氣體（活性氣體或惰性氣體）經加熱或冷卻以局部改變基板溫度。在一些實施例中，加熱器/冷卻器係位於鄰近於基板表面的腔室內，以利用傳導方式改變基板溫度。
基板在處理期間亦可靜止或旋轉。旋轉的基板可連續地或以離散步進方式旋轉。舉例而言，基板可在整個處理過程中旋轉，或基板可在對不同活性或淨化氣體之暴露之間小量旋轉。在處理期間旋轉基板（連續或步進式)可以有助於藉由最小化例如氣流幾何的局部可變性的效應，而產生更均勻的沉積或蝕刻。
參照整個本說明書的「一些實施例」、「某些實施例」、「一或更多個實施例」、或「實施例」意指結合實施例描述的特定特徵、結構、材料、或特性係包括在本揭示的至少一些實施例中。因此，整個本說明書的各處中出現的如「在一或更多個實施例中」、「在某些實施例中」、「在一些實施例中」、或「在實施例中」的短語不一定指稱本揭示的相同實施例。此外，在一或更多個實施例中，特定特徵、結構、材料、或特性可以利用任何合適的方式組合。
儘管已參照特定實施例而描述本揭示，但該領域具有通常知識者將理解，實施例僅針對本揭示之原理與應用的說明而描述。而該領域具有通常知識者將理解，在不悖離本揭示的精神與範圍的情況下，可以對本揭示的方法與設備進行各種修改及變化。因此，本揭示可包括在隨附專利請求範圍及其等同物的範圍內的修改及變化。
100‧‧‧橫截面圖
101‧‧‧基板
102‧‧‧絕緣層
103‧‧‧導電線段
104‧‧‧溝道
105‧‧‧頂部
121‧‧‧X方向
122‧‧‧Y方向
123‧‧‧角度
201‧‧‧絕緣層
202‧‧‧溝道
203‧‧‧頂表面
204‧‧‧側壁
301‧‧‧蓋
501‧‧‧襯墊
601‧‧‧種子間隙填充層
801‧‧‧支柱
802‧‧‧頂表面
803‧‧‧側壁
804‧‧‧間隙
901‧‧‧第二絕緣層
902‧‧‧覆蓋層
903‧‧‧頂部
1101‧‧‧間隙
1301‧‧‧第三絕緣層
1302‧‧‧覆蓋層
1303‧‧‧頂部
1501‧‧‧第一遮罩
1502‧‧‧第二遮罩
1503‧‧‧開口
1601‧‧‧溝道
1701‧‧‧第一遮罩
1702‧‧‧第二遮罩
1703‧‧‧開口
1801‧‧‧溝道
1802‧‧‧通孔
1803‧‧‧通孔
1901‧‧‧第二導電線段
2000‧‧‧裝置
2200‧‧‧系統
2201‧‧‧處理腔室
2202‧‧‧台座
2203‧‧‧電子裝置結構
2204‧‧‧DC功率供應器
2205‧‧‧電漿偏置功率
2206‧‧‧電漿偏置功率
2207‧‧‧RF匹配
2208‧‧‧開口
2209‧‧‧壓力控制系統
2210‧‧‧功率源
2211‧‧‧質量流控制器
2212‧‧‧處理氣體
2213‧‧‧電漿源
2214‧‧‧噴淋頭
2215‧‧‧電漿
2216‧‧‧排氣口
2217‧‧‧控制系統
2218‧‧‧處理器
2219‧‧‧溫度控制器
2220‧‧‧記憶體
2221‧‧‧輸入/輸出裝置
為使本揭示的上述特徵可詳細地被理解，本揭示（簡短概要如上）的更特定描述可參照實施例而得，該等實施例之一些係繪示於隨附圖式中。然而，應注意隨附圖式僅圖示本揭示之典型實施例，而非視為限定本揭示的保護範疇，本揭示可接納其他等效實施例。
第1A圖圖示根據一些實施例的提供完全自對準的通孔的電子裝置結構的側剖面視圖；
第1B圖係為第1A圖所示的電子裝置結構的頂視圖；
第2A圖圖示根據一些實施例的在將第一絕緣層凹陷之後的電子裝置結構的側剖面視圖；
第2B圖係為第2A圖的電子裝置結構的頂視圖；
第3A圖圖示根據一些實施例的具有第一導電線段上的蓋以允許第一絕緣層的選擇性凹陷的電子裝置結構的側剖面視圖；
第3B圖圖示根據一些實施例的在使第一絕緣層凹陷之後的第3A圖的電子裝置結構的側剖面視圖；
第4圖圖示根據一些實施例的在使第一絕緣層凹陷之後的具有選擇性沉積於第一導電線段上的蓋的電子裝置結構的側剖面視圖；
第5A圖圖示根據一些實施例的在沉積共形襯墊之後的電子裝置結構的側剖面視圖；
第5B圖係為第5A圖所示的電子裝置結構的頂視圖；
第6A圖圖示根據一些實施例的在形成具有覆蓋層的種子間隙填充層之後的電子裝置結構的側剖面視圖；
第6B圖係為第6A圖所示的電子裝置結構的頂視圖；
第7A圖圖示根據一些實施例的在移除覆蓋層之後的電子裝置結構的側剖面視圖；
第7B圖係為第7A圖所示的電子裝置結構的頂視圖；
第8A圖圖示根據一些實施例的在形成支柱之後的電子裝置結構的側剖面視圖；
第8B圖係為第8A圖所示的電子裝置結構的頂視圖；
第9A圖圖示根據一些實施例的在沉積具有覆蓋層的第二絕緣層之後的電子裝置結構的側剖面視圖；
第9B圖係為第9A圖所示的電子裝置結構的頂視圖；
第10A圖圖示根據一些實施例的在移除覆蓋層之後的電子裝置結構的側剖面視圖；
第10B圖係為第10A圖所示的電子裝置結構的頂視圖；
第11A圖圖示根據一些實施例的在移除支柱之後的電子裝置結構的側剖面視圖；
第11B圖係為第11A圖所示的電子裝置結構的頂視圖；
第12A圖圖示根據一些實施例的在從凹陷的第一絕緣層的頂部移除襯墊之後的電子裝置結構的側剖面視圖；
第12B圖係為第12A圖所示的電子裝置結構的頂視圖；
第13A圖圖示根據一些實施例的在形成具有覆蓋層的第三絕緣層之後的電子裝置結構的側剖面視圖；
第13B圖係為第13A圖所示的電子裝置結構的頂視圖；
第14A圖圖示根據一些實施例的在形成預定深度的覆蓋層之後的電子裝置結構的側剖面視圖；
第14B圖係為第14A圖所示的電子裝置結構的頂視圖；
第15A圖圖示根據一些實施例的在形成遮罩層之後的電子裝置結構的側剖面視圖；
第15B圖係為第15A圖所示的電子裝置結構的頂視圖；
第16A圖圖示根據一些實施例的在部分移除第三絕緣層與遮罩以暴露第二絕緣層的頂部之後的電子裝置結構的側剖面視圖；
第16B圖係為第16A圖所示的電子裝置結構的頂視圖；
第17A圖圖示根據一些實施例的在暴露的第二絕緣層上形成遮罩層之後的電子裝置結構的側剖面視圖；
第17B圖係為第17A圖所示的電子裝置結構的頂視圖；
第18A圖圖示根據一些實施例的在移除遮罩層及一些暴露的第二絕緣層以形成通孔及溝道之後的電子裝置結構的側剖面視圖；
第18B圖係為第18A圖所示的電子裝置結構的頂視圖；
第19A圖圖示根據一些實施例的在利用第二導電材料填充通孔及溝道之後的電子裝置結構的側剖面視圖；
第19B圖係為第19A圖所示的電子裝置結構的頂視圖；
第20圖圖示根據本揭示的一或更多個實施例的具有完全自對準的通孔的電子裝置的一部分；以及
第21圖圖示根據本揭示的一或更多個實施例的系統的方塊圖。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無

Claims (20)

  1. 一種提供一自對準通孔的方法，該方法包含以下步驟： 在定位於第一導電線段之間的凹陷的第一絕緣層上形成一種子間隙填充層，該等第一導電線段沿著一第一方向延伸； 由該種子間隙填充層形成支柱，該等支柱延伸於該等第一導電線段上方； 在該等第一導電線段上的該等支柱之間的間隙中沉積一第二絕緣層； 移除該等支柱，以形成該第二絕緣層中的間隙； 在該第二絕緣層的該等間隙中、在凹陷的該等第一絕緣層上，及在該第二絕緣層上沉積一第三絕緣層，以在該第二絕緣層上形成第三絕緣層的一覆蓋層；以及 選擇性蝕刻該第三絕緣層的該覆蓋層的一部分與該第二絕緣層的一些者，以暴露該等第一導電線段，並形成在與該第一方向不同的一第二方向上延伸的通孔與一溝道。
  2. 如請求項1所述之方法，其中該等第一導電線段包含鈷或銅中之一或更多者。
  3. 如請求項1所述之方法，進一步包含以下步驟：在複數個第一絕緣層之間提供具有基本上共面的複數個第一導電線段的一基板，以及使該等第一絕緣層凹陷。
  4. 如請求項1所述之方法，進一步包含以下步驟：將一襯墊沉積至凹陷的該等第一絕緣層與第一導電線段上的形成該金屬種子層處。
  5. 如請求項4所述之方法，其中該襯墊係共形地沉積於凹陷的該第一絕緣層與該等第一導電線段上，並在移除該等支柱之後從該等第一導電線段的一頂部移除該襯墊。
  6. 如請求項4所述之方法，其中僅在凹陷的該等第一導電線段上選擇性沉積一襯墊。
  7. 如請求項4所述之方法，其中該襯墊包含一非導電材料。
  8. 如請求項7所述之方法，其中該非導電材料係選自SiN、AlN、或其組合。
  9. 如請求項8所述之方法，進一步包含以下步驟：在沉積該第二絕緣層之前從該等第一導電線段的該頂部移除該襯墊，而使得該第二絕緣層與該等第一導電線段接觸。
  10. 如請求項1所述之方法，其中該金屬種子層包含鎢。
  11. 如請求項10所述之方法，其中藉由氧化該鎢膜以形成氧化鎢，來形成該等支柱。
  12. 如請求項1所述之方法，其中移除該等支柱之步驟包含以下步驟：暴露至一金屬鹵化物或利用HF與HNO3 的一溶液或NH4 OH與H2 O2 的一溶液的濕式蝕刻。
  13. 如請求項1所述之方法，進一步包含以下步驟：將一第二導電線段沉積到該等通孔開口與該溝道中，該第二導電線段係與該第一導電線段接觸。
  14. 如請求項13所述之方法，其中該第二方向係以約30°至約150°的範圍的一角度與該第一方向交叉。
  15. 一種利用一自對準通孔提供一電子裝置的方法，該方法包含以下步驟： 使包含二氧化矽的第一絕緣層凹陷，以形成具有凹陷的第一絕緣層的一基板，凹陷的該等第一絕緣層具有包含銅或鈷的第一導電線段，該等第一導電線段沿著一第一方向延伸； 在凹陷的該等第一絕緣層與該等第一導電線段的側壁上沉積一襯墊，該共形襯墊包含TiN； 在凹陷的該等第一絕緣層上的該襯墊上形成包含鎢的一種子間隙填充層，而使得該種子間隙填充層的一頂部基本上與該等第一導電線段的一頂部齊平； 將該種子間隙填充層氧化，以在凹陷的該等第一絕緣層上形成氧化鎢的支柱，而使得該等第一導電線段上方的相鄰支柱之間存在一間隙； 在該等第一導電線段上方的該間隙中沉積一第二絕緣層，而使得該第二絕緣層的一頂部基本上與該等支柱的一頂部齊平； 選擇性移除該等支柱，並在相鄰的第二絕緣層之間留下一間隙； 在相鄰的第二絕緣層之間的該等間隙中沉積一第三絕緣層，以在該第二絕緣層的該頂部上形成一覆蓋層； 選擇性移除該第三絕緣層的一部分，以暴露至少一些第二絕緣層的該頂部表面； 選擇性移除該等第二絕緣層中之一些者，以形成在不同於該第一方向的一第二方向上延伸的連到該等第一導電線段的一通孔以及一溝道；以及 將一第二導電線段沉積到該通孔與溝道中，以形成在不同於該第一方向的一第二方向上延伸的第二導電線段，該第二方向係以約30°至約150°的範圍的一角度與該第一方向交叉。
  16. 如請求項15所述之方法，其中在該等第一導電線段上方的該間隙中沉積該第二絕緣層之步驟包含以下步驟：在該等第一導電線段的該頂部上形成該第二絕緣層的一覆蓋層，以及藉由平坦化移除該覆蓋層。
  17. 如請求項15所述之方法，其中沉積該第三絕緣層以形成一覆蓋層之步驟包含以下步驟：沉積該第三絕緣層，以形成一初始覆蓋層，移除該初始覆蓋層，以及沉積附加第三絕緣層，以形成一預定厚度的一覆蓋層。
  18. 一種製造一電子裝置的系統，包含： 一處理腔室，包含一台座，用於托持一基板，該基板包含一第一絕緣層上的複數個第一導電線段，該等第一導電線段在該第一絕緣層上沿著一第一方向延伸； 一電漿源，耦接至該處理腔室，以產生電漿；以及 一處理器，耦接至該電漿源，該處理器具有一或更多個配置，以控制從以下動作所選擇的動作：使該等第一絕緣層凹陷，以在凹陷的該等第一絕緣層與第一導電線段上形成一襯墊，在凹陷的該等第一絕緣層與該等第一導電線段上形成一種子間隙填充層，由該種子間隙填充層形成支柱，將該種子間隙填充層氧化，以在凹陷的該等第一絕緣層上形成支柱，在該等第一導電線段上方的一間隙中沉積一第二絕緣層，選擇性移除該等支柱，在相鄰的第二絕緣層之間的間隙中沉積一第三絕緣層，選擇性移除該第三絕緣層的一部分或選擇性移除該等第二絕緣層中之一些者，以形成一通孔及溝道。
  19. 如請求項18所述之系統，其中該處理器控制以下動作：在沉積該第二絕緣層或該第三絕緣層中之一或更多者時移除所形成的覆蓋層。
  20. 如請求項19所述之系統，其中該處理器控制以下動作：在該第二絕緣層上沉積複數個第二導電線段，並與該等通孔開口中的該第二導電材料接觸，該等第二導電線段在該第二絕緣層上沿著一第二方向延伸。
TW107130766A 2017-09-06 2018-09-03 製造自對準通孔的方法 TW201921596A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201762555041P 2017-09-06 2017-09-06
US62/555,041 2017-09-06

Publications (1)

Publication Number Publication Date
TW201921596A true TW201921596A (zh) 2019-06-01

Family

ID=65518170

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107130766A TW201921596A (zh) 2017-09-06 2018-09-03 製造自對準通孔的方法

Country Status (3)

Country Link
US (1) US10600688B2 (zh)
TW (1) TW201921596A (zh)
WO (1) WO2019050735A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019050735A1 (en) 2017-09-06 2019-03-14 Micromaterials Llc METHODS FOR PRODUCING SELF-ALIGNED INTERCONNECTION HOLES
KR20190104902A (ko) * 2018-03-02 2019-09-11 마이크로머티어리얼즈 엘엘씨 금속 산화물들을 제거하기 위한 방법들
WO2019182913A1 (en) 2018-03-20 2019-09-26 Tokyo Electron Limited Self-aware and correcting heterogenous platform incorporating integrated semiconductor processing modules and method for using same
US11004740B2 (en) * 2018-09-27 2021-05-11 Taiwan Semicondctor Manufacturing Co., Ltd. Structure and method for interconnection with self-alignment
US11164938B2 (en) * 2019-03-26 2021-11-02 Micromaterials Llc DRAM capacitor module
US11094655B2 (en) * 2019-06-13 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for forming the same
US11624111B2 (en) * 2020-01-16 2023-04-11 Entegris, Inc. Method for etching or deposition
US11937514B2 (en) 2021-05-06 2024-03-19 International Business Machines Corporation High-density memory devices using oxide gap fill
CN115377010A (zh) * 2021-05-19 2022-11-22 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构

Family Cites Families (110)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4671970A (en) 1986-02-05 1987-06-09 Ncr Corporation Trench filling and planarization process
KR0165813B1 (ko) 1995-04-12 1999-02-01 문정환 접속홀의 플러그 형성 방법
US5872052A (en) 1996-02-12 1999-02-16 Micron Technology, Inc. Planarization using plasma oxidized amorphous silicon
KR100223334B1 (ko) 1996-06-29 1999-10-15 김영환 반도체소자의 금속배선형성방법
US6143653A (en) 1998-10-04 2000-11-07 Promos Technologies, Inc. Method of forming tungsten interconnect with tungsten oxidation to prevent tungsten loss
KR20000026588A (ko) 1998-10-21 2000-05-15 윤종용 콘택홀을 갖는 반도체 장치 및 그 제조방법
US6130151A (en) 1999-05-07 2000-10-10 Taiwan Semiconductor Manufacturing Company Method of manufacturing air gap in multilevel interconnection
JP2001015479A (ja) 1999-06-29 2001-01-19 Toshiba Corp 半導体装置の製造方法
WO2001013426A1 (en) 1999-08-18 2001-02-22 Steag Rtp Systems, Inc. Method of producing copper features on semiconductor wafers
US6576113B1 (en) 1999-10-29 2003-06-10 California Institute Of Technology Method of electroplating of high aspect ratio metal structures into semiconductors
US6373087B1 (en) 2000-08-31 2002-04-16 Agere Systems Guardian Corp. Methods of fabricating a metal-oxide-metal capacitor and associated apparatuses
US7192803B1 (en) 2000-10-13 2007-03-20 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with simultaneously formed interconnect and connection joint
US6653200B2 (en) 2001-01-26 2003-11-25 Applied Materials, Inc. Trench fill process for reducing stress in shallow trench isolation
JP2002252281A (ja) 2001-02-27 2002-09-06 Sony Corp 半導体装置およびその製造方法
US6528884B1 (en) 2001-06-01 2003-03-04 Advanced Micro Devices, Inc. Conformal atomic liner layer in an integrated circuit interconnect
US7279119B2 (en) 2001-06-14 2007-10-09 Ppg Industries Ohio, Inc. Silica and silica-based slurry
EP1490529A1 (en) 2002-03-28 2004-12-29 President And Fellows Of Harvard College Vapor deposition of silicon dioxide nanolaminates
US8298933B2 (en) 2003-04-11 2012-10-30 Novellus Systems, Inc. Conformal films on semiconductor substrates
US7276787B2 (en) 2003-12-05 2007-10-02 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
US7211844B2 (en) 2004-01-29 2007-05-01 International Business Machines Corporation Vertical field effect transistors incorporating semiconducting nanotubes grown in a spacer-defined passage
WO2005088694A1 (ja) 2004-03-16 2005-09-22 Ishikawajima-Harima Heavy Industries Co., Ltd. 半導体装置の製造方法
US7521378B2 (en) 2004-07-01 2009-04-21 Micron Technology, Inc. Low temperature process for polysilazane oxidation/densification
US7820020B2 (en) 2005-02-03 2010-10-26 Applied Materials, Inc. Apparatus for plasma-enhanced physical vapor deposition of copper with RF source power applied through the workpiece with a lighter-than-copper carrier gas
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
JP2007005381A (ja) 2005-06-21 2007-01-11 Matsushita Electric Ind Co Ltd プラズマエッチング方法、及びプラズマエッチング装置
US7393789B2 (en) 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7351648B2 (en) 2006-01-19 2008-04-01 International Business Machines Corporation Methods for forming uniform lithographic features
US7368394B2 (en) 2006-02-27 2008-05-06 Applied Materials, Inc. Etch methods to form anisotropic features for high aspect ratio applications
US7288463B1 (en) 2006-04-28 2007-10-30 Novellus Systems, Inc. Pulsed deposition layer gap fill with expansion material
US7956465B2 (en) 2006-05-08 2011-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistivity in interconnect structures of integrated circuits
JP2008108757A (ja) 2006-10-23 2008-05-08 Matsushita Electric Works Ltd 化合物半導体発光素子およびそれを用いる照明装置ならびに化合物半導体素子の製造方法
US7598170B2 (en) 2007-01-26 2009-10-06 Asm America, Inc. Plasma-enhanced ALD of tantalum nitride films
US20080242097A1 (en) 2007-03-28 2008-10-02 Tim Boescke Selective deposition method
US20090017631A1 (en) 2007-06-01 2009-01-15 Bencher Christopher D Self-aligned pillar patterning using multiple spacer masks
WO2008153674A1 (en) 2007-06-09 2008-12-18 Boris Kobrin Method and apparatus for anisotropic etching
US20090072409A1 (en) 2007-09-14 2009-03-19 International Business Machines Corporation Interconnect Structures Incorporating Air-Gap Spacers
US7541297B2 (en) 2007-10-22 2009-06-02 Applied Materials, Inc. Method and system for improving dielectric film quality for void free gap fill
US20100330805A1 (en) 2007-11-02 2010-12-30 Kenny Linh Doan Methods for forming high aspect ratio features on a substrate
US7985977B2 (en) 2007-12-11 2011-07-26 Hvvi Semiconductors, Inc. Sacrificial pillar dielectric platform
KR101477661B1 (ko) 2008-07-17 2014-12-31 삼성전자주식회사 텅스텐 재성장을 통한 심 없는 텅스텐 패턴 및 그 패턴형성 방법
US8169031B2 (en) 2008-08-26 2012-05-01 International Business Machines Corporation Continuous metal semiconductor alloy via for interconnects
US8101456B2 (en) 2008-10-01 2012-01-24 International Business Machines Corporation Method to reduce a via area in a phase change memory cell
KR101026486B1 (ko) 2008-10-22 2011-04-01 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
JP5133852B2 (ja) 2008-11-13 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法及び半導体装置
KR101534678B1 (ko) 2009-02-12 2015-07-08 삼성전자주식회사 텅스텐 콘택 플러그를 산소 분위기에서 ｒｔａ 처리하고, ｒｔｏ 처리된 텅스텐 플러그를 수소 분위기에서 환원시키는 반도체 소자의 제조방법
US8435830B2 (en) 2009-03-18 2013-05-07 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices
US8575753B2 (en) 2009-05-27 2013-11-05 Samsung Electronics Co., Ltd. Semiconductor device having a conductive structure including oxide and non oxide portions
JP2011060803A (ja) 2009-09-07 2011-03-24 Toshiba Corp 半導体装置
US8531033B2 (en) 2009-09-07 2013-09-10 Advanced Interconnect Materials, Llc Contact plug structure, semiconductor device, and method for forming contact plug
US8274065B2 (en) 2009-10-19 2012-09-25 Macronix International Co., Ltd. Memory and method of fabricating the same
US8778749B2 (en) 2011-01-12 2014-07-15 Sandisk Technologies Inc. Air isolation in high density non-volatile memory
US8900988B2 (en) 2011-04-15 2014-12-02 International Business Machines Corporation Method for forming self-aligned airgap interconnect structures
JP2011233922A (ja) 2011-07-20 2011-11-17 Ihi Corp 素子間分離領域の形成方法
US8946082B2 (en) 2011-09-16 2015-02-03 GlobalFoundries, Inc. Methods for forming semiconductor devices
KR20130046664A (ko) 2011-10-28 2013-05-08 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
KR102131581B1 (ko) 2012-03-27 2020-07-08 노벨러스 시스템즈, 인코포레이티드 텅스텐 피처 충진
US8860001B2 (en) 2012-04-09 2014-10-14 Freescale Semiconductor, Inc. ReRAM device structure
US20140029181A1 (en) 2012-07-27 2014-01-30 Florian Gstrein Interlayer interconnects and associated techniques and configurations
US9245987B2 (en) 2012-11-29 2016-01-26 Micron Technology, Inc. Semiconductor devices and fabrication methods
US8901607B2 (en) 2013-01-14 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US9312220B2 (en) 2013-03-12 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a low-K dielectric with pillar-type air-gaps
US9178011B2 (en) 2013-03-13 2015-11-03 Intermolecular, Inc. Deposition of anisotropic dielectric layers orientationally matched to the physically separated substrate
US9012322B2 (en) 2013-04-05 2015-04-21 Intermolecular, Inc. Selective etching of copper and copper-barrier materials by an aqueous base solution with fluoride addition
US9040421B2 (en) 2013-05-03 2015-05-26 GlobalFoundries, Inc. Methods for fabricating integrated circuits with improved contact structures
US9219007B2 (en) 2013-06-10 2015-12-22 International Business Machines Corporation Double self aligned via patterning
SG11201601323XA (en) 2013-09-27 2016-03-30 Intel Corp Previous layer self-aligned via and plug patterning for back end of line (beol) interconnects
EP3796371A3 (en) 2013-09-27 2021-10-06 INTEL Corporation Self-aligned via and plug patterning for back end of line (beol) interconnects
US20150111374A1 (en) 2013-10-18 2015-04-23 International Business Machines Corporation Surface treatment in a dep-etch-dep process
US8951429B1 (en) 2013-10-29 2015-02-10 Applied Materials, Inc. Tungsten oxide processing
US9362413B2 (en) 2013-11-15 2016-06-07 Cbrite Inc. MOTFT with un-patterned etch-stop
US9312168B2 (en) 2013-12-16 2016-04-12 Applied Materials, Inc. Air gap structure integration using a processing system
US9236292B2 (en) 2013-12-18 2016-01-12 Intel Corporation Selective area deposition of metal films by atomic layer deposition (ALD) and chemical vapor deposition (CVD)
JP6297884B2 (ja) 2014-03-28 2018-03-20 東京エレクトロン株式会社 タングステン膜の成膜方法
KR102377372B1 (ko) 2014-04-02 2022-03-21 어플라이드 머티어리얼스, 인코포레이티드 인터커넥트들을 형성하기 위한 방법
US9368395B1 (en) 2014-05-06 2016-06-14 Globalfoundries Inc. Self-aligned via and air gap
US9299745B2 (en) 2014-05-08 2016-03-29 GlobalFoundries, Inc. Integrated circuits having magnetic tunnel junctions (MTJ) and methods for fabricating the same
US9281382B2 (en) 2014-06-04 2016-03-08 Stmicroelectronics, Inc. Method for making semiconductor device with isolation pillars between adjacent semiconductor fins
US9627318B2 (en) 2014-06-16 2017-04-18 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure with footing region
US9548201B2 (en) * 2014-06-20 2017-01-17 Applied Materials, Inc. Self-aligned multiple spacer patterning schemes for advanced nanometer technology
US9679852B2 (en) 2014-07-01 2017-06-13 Micron Technology, Inc. Semiconductor constructions
US9324650B2 (en) 2014-08-15 2016-04-26 International Business Machines Corporation Interconnect structures with fully aligned vias
US9356047B2 (en) 2014-08-18 2016-05-31 Globalfoundries Inc. Integrated circuits with self aligned contact structures for improved windows and fabrication methods
US9508642B2 (en) * 2014-08-20 2016-11-29 Globalfoundries Inc. Self-aligned back end of line cut
US9349637B2 (en) 2014-08-21 2016-05-24 Lam Research Corporation Method for void-free cobalt gap fill
US9735030B2 (en) 2014-09-05 2017-08-15 Fujifilm Planar Solutions, LLC Polishing compositions and methods for polishing cobalt films
US9515085B2 (en) 2014-09-26 2016-12-06 Sandisk Technologies Llc Vertical memory device with bit line air gap
US20160111342A1 (en) 2014-10-17 2016-04-21 Lam Research Corporation Method and apparatus for characterizing metal oxide reduction
US10727122B2 (en) 2014-12-08 2020-07-28 International Business Machines Corporation Self-aligned via interconnect structures
WO2016106092A1 (en) 2014-12-22 2016-06-30 Tokyo Electron Limited Patterning a substrate using grafting polymer material
US20160260779A1 (en) 2015-03-06 2016-09-08 Kabushiki Kaisha Toshiba Non-volatile resistive random access memory device
US9362165B1 (en) * 2015-05-08 2016-06-07 Globalfoundries Inc. 2D self-aligned via first process flow
US9543148B1 (en) 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
US9716065B2 (en) 2015-09-14 2017-07-25 International Business Machines Corporation Via bottom structure and methods of forming
US9721888B2 (en) 2015-12-08 2017-08-01 International Business Machines Corporation Trench silicide with self-aligned contact vias
US10163704B2 (en) 2015-12-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
CN108780777B (zh) 2016-02-02 2023-02-17 东京毅力科创株式会社 利用选择性沉积对金属和通孔进行自对准
US11127629B2 (en) 2016-05-17 2021-09-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and fabricating method thereof
WO2018064292A1 (en) 2016-09-30 2018-04-05 Applied Materials, Inc. Methods of forming self-aligned vias
TWI719262B (zh) 2016-11-03 2021-02-21 美商應用材料股份有限公司 用於圖案化之薄膜的沉積與處理
TW201833991A (zh) 2016-11-08 2018-09-16 美商應用材料股份有限公司 自對準圖案化之方法
US10269647B2 (en) * 2017-01-20 2019-04-23 Applied Materials, Inc. Self-aligned EPI contact flow
US10424507B2 (en) * 2017-04-04 2019-09-24 Mirocmaterials LLC Fully self-aligned via
US10403542B2 (en) * 2017-06-10 2019-09-03 Applied Materials, Inc. Methods of forming self-aligned vias and air gaps
TW201906035A (zh) * 2017-06-24 2019-02-01 美商微材料有限責任公司 生產完全自我對準的介層窗及觸點之方法
WO2019018204A1 (en) * 2017-07-15 2019-01-24 Micromaterials Llc MASK DIAGRAM FOR EXTENDED EDGE WINDOW ERROR WINDOW PATTERN (EPE) FLOW PATTERN FLOW
WO2019046402A1 (en) * 2017-08-31 2019-03-07 Micromaterials Llc METHODS FOR GENERATING SELF-ALIGNED INTERCONNECTION HOLES
US10510602B2 (en) * 2017-08-31 2019-12-17 Mirocmaterials LLC Methods of producing self-aligned vias
WO2019050735A1 (en) 2017-09-06 2019-03-14 Micromaterials Llc METHODS FOR PRODUCING SELF-ALIGNED INTERCONNECTION HOLES
TWI796358B (zh) * 2017-09-18 2023-03-21 美商應用材料股份有限公司 選擇性蝕刻的自對準通孔製程
EP3499557A1 (en) * 2017-12-15 2019-06-19 Micromaterials LLC Selectively etched self-aligned via processes

Also Published As

Publication number Publication date
WO2019050735A1 (en) 2019-03-14
US10600688B2 (en) 2020-03-24
US20190074219A1 (en) 2019-03-07

Similar Documents

Publication Publication Date Title
US10403542B2 (en) Methods of forming self-aligned vias and air gaps
US10553485B2 (en) Methods of producing fully self-aligned vias and contacts
US10600688B2 (en) Methods of producing self-aligned vias
US11037825B2 (en) Selective removal process to create high aspect ratio fully self-aligned via
US10522404B2 (en) Fully self-aligned via
US10573555B2 (en) Methods of producing self-aligned grown via
JP6793711B2 (ja) 選択的にエッチングされた自己整合ビアプロセス
US10510602B2 (en) Methods of producing self-aligned vias
US10840186B2 (en) Methods of forming self-aligned vias and air gaps
US20230187276A1 (en) Method of dielectric material fill and treatment
TWI843902B (zh) 用於減除式自我對齊之方法及裝置