TW201920748A - 氮化鎢阻障層沉積 - Google Patents

氮化鎢阻障層沉積 Download PDF

Info

Publication number
TW201920748A
TW201920748A TW107122046A TW107122046A TW201920748A TW 201920748 A TW201920748 A TW 201920748A TW 107122046 A TW107122046 A TW 107122046A TW 107122046 A TW107122046 A TW 107122046A TW 201920748 A TW201920748 A TW 201920748A
Authority
TW
Taiwan
Prior art keywords
layer
tungsten
sige
deposition
reducing agent
Prior art date
Application number
TW107122046A
Other languages
English (en)
Inventor
羅希特 卡雷爾
賈斯敏 林
阿南德 嘉德瑞什卡
Original Assignee
美商蘭姆研究公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商蘭姆研究公司 filed Critical 美商蘭姆研究公司
Publication of TW201920748A publication Critical patent/TW201920748A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7687—Thin films associated with contacts of capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76862—Bombardment with particles, e.g. treatment in noble gas plasmas; UV irradiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本文提供氮化鎢(WN)沉積的方法。亦提供鎢(W)接觸窗與矽化鍺(SiGe)層之堆疊體及用於形成該等堆疊體的方法。該等堆疊體包含SiGe/矽化鎢(WSix )/WN/W層，且WSix 提供SiGe及WN層之間的歐姆接觸。亦提供使用六氟化鎢(WF6 )以在含鎢薄膜之沉積中減少下層的氟(F)攻擊之方法。亦提供用於執行該等方法的設備。

Description

氮化鎢阻障層沉積
本發明係關於氮化鎢阻障層沉積。
使用化學氣相沉積(CVD)技術的鎢(W)薄膜沉積是半導體加工處理的必要部分。例如，鎢薄膜可能以水平互連線、在相鄰金屬層之間的介層窗、以及在第一金屬層和矽基板上的裝置之間的接觸窗的形式被使用做為低電阻率的電性連接。在示例的鎢沉積處理中，氮化鈦(TiN)阻障層被沉積於介電基板上，接著沉積鎢薄膜的薄成核層。此後，鎢薄膜的其餘部分被沉積於成核層上以作為本體層。習知上，鎢本體層係藉由在CVD處理中利用氫氣(H2 )將六氟化鎢(WF6 )還原而形成。
鎢薄膜亦可用於各種記憶體應用中，包括動態隨機存取記憶體(DRAM)結構的接觸窗之形成。
本揭示內容之一態樣係關於在特徵部上沉積氮化鎢(WN)阻障層的方法。該方法包含在基板上設置一特徵部。該特徵部係形成於一介電質層及一矽化鍺(SiGe)層中、且包含一SiGe表面。該方法包含將該SiGe表面暴露於氮自由基，以處理該SiGe表面；將鎢(W)層沉積於經處理之該SiGe表面；以及沉積與該特徵部共形的氮化鎢(WN)層。在一些實施例中，該方法包含利用鎢(W)填充該特徵部。氮自由基可於感應耦合電漿中產生，該感應耦合電漿係由氮(N2 )氣體所產生。
在一些實施例中，該鎢層的厚度係介於5 Å至30 Å之間。在該SiGe表面上之該鎢層的沉積期間，該鎢層的全部或一部分被轉化為矽化鎢層。在一些實施例中，該方法更包含在該SiGe表面上形成一氮化物層。在一些實施例中，將該鎢層沉積於經處理之該SiGe表面包含將該基板暴露於六氟化鎢(WF6 )與諸如矽烷(SiH4 )之還原劑的交替脈衝。在一些實施例中，經處理之該SiGe表面避免氟從該WF6 擴散進入在經處理之該SiGe表面底下的SiGe。
在一些實施例中，沉積WN層包含將該特徵部暴露於六氟化鎢(WF6 )、還原劑、及氮化劑的交替脈衝。在一些此類實施例中，該還原劑為二硼烷(B2 H6 )，且該氮化劑為氨(NH3 )。在一些此類實施例中，該特徵部受暴露之WF6 與還原劑分子的比率大於2:1。在一些實施例中，該比率大於2.5:1。
在一些實施例中，該方法包含使該WN層脫鹵。可透過將該WN層暴露於由氫(H2 )與氬(Ar)所產生的電漿而執行脫鹵作用。
以下參照圖式而進一步說明該等及其他態樣。
在以下的敘述中，說明了大量的特定細節，以提供對本發明的徹底理解。在毋須若干或全部此等特定細節之情況下即可實行本發明。在其他範例中，為了不使本發明晦澀難懂，習知的處理操作不會有詳細描述。雖然本發明與特定實施例一同敘述，但應理解，並非試圖限制本發明。
半導體裝置加工經常涉及例如渠溝或介層窗中的鎢(W)薄膜之沉積，以形成互連線。在沉積鎢薄膜的習知方法中，首先將鎢成核層沉積於介層窗或接觸窗中。一般而言，成核層為薄保形層，其用以促進隨後在其上形成本體材料。可沉積鎢成核層以保形地塗佈特徵部的側壁及底部。下方特徵部底部及側壁之保形對於維持高品質的沉積可為關鍵的。通常使用原子層沉積(ALD)或脈衝成核層(PNL)方法以沉積成核層。
在PNL技術中，將反應物之脈衝依序地注入、並從反應腔室中排淨，通常透過反應物之間的排淨氣體之脈衝。可將第一反應物吸附於基板上，該第一反應物可與下一反應物反應。以循環方式重複該處理，直到達成期望厚度為止。PNL相似於ALD技術。PNL一般以其較高的操作壓力範圍(大於1 Torr)及其較高的每循環之成長速率(每循環大於1單層薄膜成長)而與ALD相區分。PNL期間的腔室壓力可在約1 Torr至約400 Torr之範圍內。然而，本文所提供之敘述內容中，PNL概括地包含依序加入反應物以在半導體基板上進行反應之任何循環處理。因此，該概念包含習知上稱為ALD的技術。在所揭示之實施例的背景中，CVD包含將反應物一同導入反應器的處理。PNL及ALD處理不同於CVD處理，反之亦然。
在沉積鎢成核層之後，通常透過使用諸如氫(H2 )之還原劑以還原六氟化鎢(WF6­ )之化學氣相沉積(CVD)處理以沉積本體鎢。以下提供用於含鎢薄膜之沉積的PNL及CVD處理之進一步細節。
對於某些鎢之金屬化應用，可使用氮化鎢(WN)擴散阻障。一種此類應用為DRAM金屬接觸窗連至矽化鍺(SiGe)之特徵部。WN阻障具有優於諸如鈦黏合/氮化鈦阻障(Ti/TiN)雙層之阻障的若干優點。該等優點包含保形地沉積薄WN層的能力、及在無黏合層之情況下直接在介電質上沉積WN的能力。該等優點容許可用空間之更多部分被鎢填充，其使整體接觸電阻降低。再者，可在比Ti/TiN 低許多之溫度下執行WN層之沉積，使其對於低熱預算之應用有利。
本文提供WN沉積之方法。亦提供鎢接觸窗連至SiGe層之堆疊體及用於形成該等堆疊體的方法。該等堆疊體包含SiGe/矽化鎢(WSix )/WN/W層，且WSix 提供SiGe及WN之間的歐姆接觸。WSix 指涉任何矽化鎢，且x為大於0的任何適當整數或非整數。鍺(Ge)可存在於WSix 層中。可在沉積鎢快閃層期間形成矽化物，其消除了高溫度退火的需求，使該處理對於低熱預算之應用有利。亦提供在使用WF6 的含鎢薄膜之沉積中減少下層之F攻擊的方法。亦提供用以執行該等方法的設備。
雖然以下說明著重於WN沉積以作為鎢接觸窗連至SiGe之特徵部之擴散阻障，但可在其他背景中使用該等方法。例如，該等方法可用以在易受氟(F)或其他鹵素攻擊之任何表面上形成WN層。同樣地，雖然以下說明著重於使用含氟的WF6 以作為含鎢前驅物，但該等方法亦可用以防止來自其他經鹵化之含鎢前驅物(例如，六氯化鎢(WCl6 )或五氯化鎢(WCl5 ))的鹵素擴散。
依據某些實施例，圖1為鎢接觸窗7連接SiGe層5之示意圖的範例。SiGe層5可為例如DRAM架構中的電容器之一部分。鎢接觸窗7係形成於介電質層3中。介電質層之範例包含矽氧化物。在一些實施例中，介電質層3為由四乙氧基矽烷(TEOS)所形成的二氧化矽層。此類膜層可稱為TEOS氧化物層。在鎢接觸窗7與介電質層3之間佈置WN阻障層12。矽化鎢(WSix )層14提供SiGe層5與WN阻障層12之間的歐姆接觸。在一些實施例中，SiGe與WN之間存在歐姆接觸對於鎢接觸窗之操作係重要的。然而為了形成WSix 層14及WN層12，可使用WF6 以作為鎢前驅物。來自WF6 的F物種可能擴散進入一或更多下層並攻擊SiGe層5。
依據許多實施例，本文所述方法可包含以下態樣之一或多者：1) 在沉積WN阻障層之前沉積鎢快閃層；2) 在沉積含鎢層之前處理SiGe層；3) 鎢快閃層及WN層之沉積期間的高WF6 ：還原劑比率，以減少氟摻入薄膜堆疊體中；以及4) 先前所沉積之WN層的脫鹵作用。該等態樣之各者的範例實施例係參照圖2及3A–3D而討論，且接著討論各態樣之進一步細節。
圖2說明形成連至SiGe層之鎢接觸窗的方法，其可包含該等態樣之各者。然而，應理解，可包含僅一態樣、或二或更多態樣之任何組合而實行某些實施例。圖3A–3D顯示方法200中某些操作之示意圖的範例。
依據某些實施例，圖2顯示形成連至SiGe層之鎢接觸窗的方法200中之操作。該方法由設置一特徵部開始(202)，該特徵部係形成於SiGe及介電質層中。特徵部可為由先前之圖案化操作所形成的接觸孔。在特徵部之底部處為暴露的SiGe表面，且特徵部的至少一些側壁具有暴露的矽氧化物或其他介電質表面。介電質表面之範例包含氧化物表面、氮化物表面、及碳化物表面。在一些實施例中，該特徵部可以具有高深寬比及/或狹窄開口部為特徵。特徵部之深寬比為深度對開口部尺寸之比率。在一些實施例中，特徵部之深寬比可為6:1、10:1、15:1或更大。範例開口部可在80 nm至200 nm之範圍內。
圖3A顯示形成於SiGe層5及介電質層3中之特徵部18的範例。特徵部包含側壁表面20及底表面22。側壁表面20包含介電質層3之暴露表面、及(接近特徵部18之底部的)SiGe層5之暴露表面。依據許多實施例，側壁表面可能或可能不包含SiGe層5之暴露表面。
回到圖2，方法200繼續而進行預處理暴露的SiGe表面(204)。依據許多實施例，預處理涉及暴露之SiGe表面的氮化作用。此可涉及將暴露的SiGe表面暴露於含氮電漿。可由分子氮(N2 )氣體產生此電漿。範例電漿暴露時間係在10s至120s之範圍內。在一些實施例中，透過SiGe層之氮化作用而形成非常薄的氮化物層(例如矽氮化物層)。此氮化物層係作為氟擴散進入SiGe層的暫態阻障，否則可能在後續操作期間發生氟擴散進入SiGe層。N2 的替代物可包含其他含氮氣體，例如氨(NH3 )或聯氨(N2 H4 )。在一些實施例中，電漿係由N2 /H2 氣體所產生。感應耦合電漿(ICP)可用於一些實施例中。可在基板的遠端產生電漿，以使基板係在電漿之產生的下游。在一些實施例中，將基板暴露於具有相對高自由基含量、及很少或無離子物種的電漿。SiGe表面可為氮自由基飽和，以與SiGe反應並形成氮化物。
接著，將鎢層沉積於經處理之SiGe層上(206)。此層可稱為鎢快閃層。可藉由將基板暴露於WF6 及還原劑以沉積鎢快閃層。在一些實施例中，諸如SiH4 之矽烷係用以作為還原劑。可限制鎢快閃層之厚度以避免干擾後續的WN沉積、且避免或最小化介電質表面上的沉積。鎢快閃層沉積期間之溫度可在200o C至300o C之範圍內，且在沉積期間鎢快閃層的全部或一部分被轉化為矽化鎢層。鎢快閃層之範例厚度(包含矽化物部分)係在5Å至30Å之範圍內。由於在一些實施例中，在沉積期間形成矽化物，因此該處理可繼續進行而無需後續的熱退火以形成矽化物。
圖3B顯示特徵部18的範例，該特徵部18在SiGe層5之暴露部分上包含鎢快閃層13。薄氮化物層(未顯示)係在介於SiGe層5與鎢快閃層13之間的介面、並保護SiGe層5免於鎢快閃層5之沉積期間所產生之氟自由基的影響，否則氟自由基會擴散進入SiGe層5。
方法200繼續而進行沉積與特徵部共形的WN層 (208)。可藉由在熱(非電漿)PNL或ALD處理中將特徵部暴露於循序之脈衝WF6 、還原劑、及氮化劑以執行沉積WN層。在某些實施例中，二硼烷(B2 H6 )用以作為還原劑，且氨(NH3 )為氮化劑。可使用諸如B2 H6 之含硼還原劑，而不使用諸如矽烷(SiH4 )之含矽還原劑，因為後者可能造成WN沉積之相當長的成核延遲。
在WN層之沉積涉及WF6 與B2 H6 之脈衝的某些實施例中，WF6 :B2 H6 之比率係至少2.9:1。高WF6 :B2 H6 比率使氟的攻擊減少。用於沉積的範例基板溫度範圍包含250o C至400o C，例如250o C至350o C。在一些實施例中，使用相對低的溫度以改善階梯覆蓋率。例如，將溫度從325o C降至300o C使得階梯覆蓋率從69%增加至89%。WN層之厚度可變化，在一些實施例中，其介於80Å至100Å之間。圖3C顯示特徵部18的範例，該特徵部18包含與特徵部18共形的WN阻障層12。WN層通常為鎢快閃層的至少兩倍厚，且可為鎢快閃層的至少二十倍厚，WN層之範例厚度為70Å至100Å之間。
方法200繼續而進行使WN表面脫鹵 (210)。WN沉積處理可能在薄膜中留下殘留的氟雜質，氟雜質可能擴散進入下層並襲擊SiGe層。表面脫鹵可涉及將表面暴露於由諸如H2 之含氫氣體所產生的電漿。在一些實施例中，電漿係由Ar/H2 之混合物或N2 /H2 之混合物所產生。電漿中的H自由基與氟雜質反應以形成HF氣體，HF氣體可從處理腔室排出。
接著利用鎢填充特徵部 (212)。特徵部填充可涉及使用含鎢前驅物及還原劑的鎢本體層之CVD沉積。例如，可使用WF6 及H2 。圖3D顯示特徵部18的範例，現已被鎢填充以形成鎢接觸窗7。
如上所述，本文所述方法可包含以下態樣之一或多者：1) 在沉積WN阻障層之前沉積鎢快閃層；2) 使用含鹵素化學物以在沉積含鎢層之前處理SiGe層；3) WN層之沉積期間的高WF6 ：還原劑比率，以減少氟的摻入；以及4) WN層的脫鹵作用。以下提供各者之進一步細節：
鎢快閃層之沉積：在沉積WN阻障層之前於SiGe或其他表面上設置鎢快閃層。鎢快閃層可與SiGe層反應以形成二元或三元化合物、且提供WN阻障層與SiGe層或其他下層之間的歐姆接觸。在一些實施例中，形成矽化鎢層。
在一些實施例中，可將鎢快閃層之厚度限制於約5Å至30Å。在覆蓋式薄膜堆疊體上，較薄的鎢快閃層引致較低的電阻率。若鎢快閃層過厚，則其可能造成高深寬比特徵部之底部側壁處的不連續WN成長。此可能係快閃層沉積的影響。在一範例中，沉積於17:1深寬比、90 nm開口之特徵部中的16 Å之鎢快閃層引致連續的WN沉積，而沉積於相同尺寸之特徵部中的約32 Å厚之鎢快閃層導致不連續的WN沉積。再者，透過限制沉積循環的數目及鎢快閃層的厚度，可避免或限制特徵部中的介電質表面上的沉積。在一些實施例中，介於5Å至30Å之間的鎢快閃層引致可接受的低電阻率及連續的WN成長。
為了維持對於鎢快閃層之厚度的嚴格控制，使用諸如PNL或ALD之表面媒介處理。將含鎢前驅物及還原劑之脈衝依序導入容置基板的腔室。在一些實施例中，使用矽烷作為還原劑，而非使用硼烷。吾人已發現，相較於使用B2 H6 作為還原劑所沉積的鎢快閃層，使用SiH4 而沉積於SiGe層上的鎢快閃層引致較低電阻率的接觸窗。
圖4顯示沉積於2 k Å之SiGe上的三種覆蓋式薄膜堆疊體在各種厚度下的電阻率。堆疊體A包含使用七個循環的WF6 /SiH4 所沉積之鎢快閃層、及使用WF6 /B2 H6 /NH3 循環所沉積之WN層。堆疊體B包含使用七個循環的WF6 /SiH4 所沉積之鎢快閃層、及使用WF6 /B2 H6 /NH3 循環所沉積之WN層。A與B處理中的WN層之處理條件不同。堆疊體C不包含鎢快閃層，其僅具有使用與用以沉積堆疊體A之WN層相同的處理所沉積的WN層。
箭頭表示在70Å及90Å下包含鎢快閃層的薄膜堆疊體與無快閃層的薄膜堆疊體之比較。在70Å下，鎢快閃層使得電阻率降低約40%；而在90Å下，其使得電阻率降低約15%。
在沉積含鎢層之前處理SiGe層：透過將SiGe層暴露於含氮氣體(例如氮氣)，可形成非常薄的氮化物層。可使用諸如NH3 或N2 H2 之其他含氮氣體。由於含氧氣體可能導致形成諸如矽氧化物之氧化物，故可避免使用。雖然氧化物亦可保護SiGe層免於氟擴散之影響，但其可能導致較高電阻率的薄膜。
氮預處理亦可避免氧的穿透。來自環境的氧可能攻擊SiGe並造成較高的電阻率。例如，氟可能蝕刻SiGe層，而導致鎢的穿透。接著鎢可能被穿透SiGe層的氧(O)加以氧化，而導致高電阻率。
表1顯示下列三種處理之各者的比較結果： 製程1 – 無預處理、無鎢快閃層、一WN層 製程2 – 無預處理、WF6/SiH4 所沉積之鎢快閃層、一WN層；以及 製程3 – N2 電漿預處理、WF6/SiH4 所沉積之鎢快閃層、一WN層。
SiGe攻擊係由TEM影像所觀察到，且電子能量損失譜(EELS)及二次離子質譜(SIMS)用於分析底下的SiGe層中的F與O之濃度。 [表1]：各種處理序列的電阻率及雜質結果
表1中的結果顯示預處理對於低電阻率及低雜質係關鍵的。
沉積鎢快閃層及WN層期間的高WF6 ：還原劑比率：透過在WN阻障層沉積處理中使用高WF6 ：還原劑比率(根據到達晶圓表面總分子)，可減少SiGe攻擊。發生此情況的機構係透過使還原劑所吸附之表面上的部位數目減少，從而減少WF6 會進行反應的部位數目。因此，即使沉積腔室中存在更多氟物種，但在表面附近更少氟物種會進行反應。在一些實施例中，可利用惰性氣體以稀釋還原劑。
表2顯示形成於SiGe層中之特徵部中的WN沉積之各種WF6 :B2 H6 比率的SiGe攻擊結果。 [表2]：WN沉積之各種WF6 :B2 H6 比率的SiGe攻擊之觀察 SiGe層之完整性係由穿透式電子顯微鏡(TEM)的影像所判定。可使用大於2:1的WF6 :B2 H6 比率以減少或避免SiGe攻擊。在一些實施例中，WF6 :B2 H6 比率係大於2.5:1或大於3:1。
WF6 :B2 H6 比率指涉基板所受暴露之可反應之分子比率。其可由以下運算式計算：
管線進氣為經加壓之分配，並在以下參照圖6而進一步討論。給劑時間指涉給劑(亦稱為脈衝)持續的時間量。雖然針對利用B2 H6 還原WF6 而提供以上數值，然而對於SiH4 還原WF6 ，亦觀察到相似的效應。因此，WF6 :SiH4 比率係大於2:1、大於2.5:1、或大於3:1。
亦可考量反應化學計量而計算其他經鹵化之含鎢前驅物及/或其他還原劑之適當比率。
WN表面之脫鹵作用：此涉及H自由基，其與擴散的鹵素反應以形成釋出的化合物(例如，HF)。在一些實施例中，電漿係由H2 及諸如氬(Ar)之惰性氣體所產生。表面之Ar轟擊可透過使吸附於WN表面上之鹵素脫附而促進脫鹵作用。可針對氟雜質的量調整電漿強度。對於某些處理，溫和的電漿、及基板上未施加偏壓對於移除氟係有效的。在一些實施例中，若存在大量的氟，則可使用包含經施加之基板偏壓的更具侵略性的處理。在一些實施例中，遠程ICP電漿源用以產生電漿。
本文所揭示之方法涉及用於薄層沉積與特徵部填充的PNL及CVD處理。以下提供含鎢薄膜之沉積的進一步細節。在一些實施例中，本文所述方法涉及在沉積本體層之前沉積鎢成核層。如上所述，成核層通常為薄的保形層，其促進隨後在其上沉積本體含鎢材料。依據許多實施例，可在特徵部之任何填充之前及/或特徵部填充期間之後續時間點沉積成核層。
在某些實施例中，使用PNL技術以沉積成核層及其他層。在PNL技術中，將還原劑、選用性的排淨氣體、及含鎢前驅物之脈衝依序地注入、並從反應腔室中排淨。以循環方式重複該處理，直到達成期望厚度為止。PNL概括地包含依序加入反應物以在半導體基板上進行反應之任何循環處理，包括原子層沉積(ALD)技術。用於沉積鎢成核層的PNL技術係在下列美國專利及專利公開案中說明：美國專利第6,635,965、7,005,372、7,141,494、7,589,017、7,772,114、7,955,972、及8,058,170號、以及美國專利公開案第2010-0267235號，在此藉由參照全文引入以上各者。成核層厚度可取決於成核層沉積方法、以及本體沉積的期望品質。一般而言，成核層厚度係足以支持高品質、均勻的本體沉積。範例可為10Å至100Å之範圍內。
在某些實施例中，可在不使用成核層之情況下將本體鎢直接沉積於特徵部中。例如，在一些實施例中，特徵部表面及/或已沉積之下層支持本體鎢之沉積。在一些實施例中，可執行未使用成核層之本體鎢沉積處理。例如，2012年07月27日提交的美國專利申請案第13/560,688號(在此藉由參照方式引入)說明無成核層的鎢本體層之沉積。
在許多實施例中，鎢成核層沉積可包含暴露於含鎢前驅物，例如六氟化鎢(WF6 )或六氯化鎢(WCl6 )。
還原劑之範例可包括包含二硼烷(B2 H6 )及其他硼烷的含硼還原劑、包含矽烷(SiH4 )及其他矽烷的含矽還原劑、聯氨、以及鍺烷。在一些實施例中，含鎢前驅物之脈衝可與一或更多還原劑之脈衝交替，例如，S/W/S/W/B/W等，W代表含鎢前驅物，S代表含矽前驅物，且B代表含硼前驅物。
依據許多實施例，氫可能或可能不在背景中流動。再者，在一些實施例中，在鎢本體沉積之前，可在鎢成核層之沉積之後進行一或更多處理操作。將所沉積之鎢成核層處理為較低的電阻率係在例如下列美國專利及專利公開案中說明：美國專利第7,772,114及8,058,170號、以及美國專利公開案第2010-0267235號，在此藉由參照方式引入。
亦可藉由PNL來執行本文所述之WN層之沉積。此類處理包含含鎢前驅物、還原劑、及氮化劑之脈衝。合適的氮化劑之範例包含NH3 及N2 H4 。
在許多實施例中，可藉由CVD處理以進行鎢本體沉積，在CVD處理中將還原劑及含鎢前驅物流入沉積腔室，以在特徵部中沉積本體填充層。惰性載氣可用於輸送反應物流其中一或多者，其可能或可能不是預先混合的。不像PNL或ALD處理，此操作通常涉及連續地流動反應物直到沉積了期望量為止。在某些實施例中，CVD操作可發生在多個階段中，其中反應物之連續及同時流動之多個時期被一或更多反應物流動被轉向之時期所分隔開。
包括(但不限於)WF6 、WCl6 、及W(CO)6 之許多含鎢氣體可用以作為含鎢前驅物。在某些實施例中，含鎢前驅物為含鹵素化合物，例如WF6 。在某些實施例中，還原劑為氫氣，但可使用其他還原劑，包括矽烷(SiH4 )、二矽烷(Si2 H6 )、聯氨(N2 H4 )、二硼烷(B2 H6 )、及鍺烷(GeH4 )。許多實施例中，在CVD處理中使用氫氣以作為還原劑。在一些其他實施例中，可使用可分解以形成本體鎢層的鎢前驅物。亦可使用包括ALD處理之其他類型的處理來進行本體沉積。
溫度之範例可在200o C至500o C之範圍內。依據許多實施例，本文所述之CVD鎢操作之任一者可採用低溫CVD鎢填充(例如在約250o C至350o C、或約300o C下)。
沉積可依據許多實施例而繼續進行，直到達成某特徵輪廓及/或沉積一定量的鎢為止。在一些實施例中，可藉由模型化及/或試誤法以判定沉積時間及其他相關參數。在一些實施例中，處理腔室可配備各種感測器，以執行用於沉積操作之終點偵測的原位計量量測。原位計量之範例包含用於判定所沉積之薄膜厚度的光學顯微術及X射線螢光(XRF)。
應理解，本文所述之鎢薄膜可包含若干量的其他化合物、摻雜物及/或雜質(例如氮、碳、氧、硼、磷、硫、矽、鍺等)，其取決於所使用的特定前驅物及處理。薄膜中的鎢含量可在20%至100%(原子百分比)鎢之範圍內。在許多實施例中，薄膜係富含鎢的，其具有至少50%(原子百分比)的鎢、或甚至至少約60%、75%、90%、或99%(原子百分比)的鎢。在一些實施例中，薄膜可為金屬或元素鎢(W)與其他含鎢化合物(例如碳化鎢(WC)、氮化鎢(WN)等)之混合物。
特徵部內之材料的分佈可由階梯覆蓋率加以表徵。階梯覆蓋率為兩厚度的比率：特徵部內部之材料的厚度除以靠近開口之材料的厚度。對於特徵部填充，高階梯覆蓋率可為所期望的。設備
任何合適的腔室可用以執行所揭示的實施例。範例沉積裝置包括各種不同的系統，例如：由Lam Research Corp., of Fremont, California市售的ALTUS® 及 ALTUS® Max、或任何各種其他市售的處理系統。該處理可並行執行於多個沉積站中。
圖5係適合執行根據所揭示的實施例之沉積處理之處理系統的方塊圖。系統500包含傳送模組503。該傳送模組503提供乾淨的加壓環境，以在受處理之基板移動於各種不同的反應器模組之間時，使受處理之基板之污染的風險最小化。安裝在傳送模組503上的係多站反應器509，多站反應器509能夠執行根據本發明實施例的PNL沉積、以及CVD沉積。腔室509可包含多個站511、513、515、和517，其可依序執行該等操作。例如：腔室509可配置成使得站511及513執行鎢快閃層及WN層之PNL沉積，而工作站515及517執行CVD。各沉積站可包含加熱晶圓基座及噴淋頭、分散板或其他進氣口。
在傳送模組503上亦可安裝一或更多單一或多站的模組507，其能夠執行電漿或化學(非電漿)之預清潔。在本文所述實施例中，一或更多模組507可用以執行上述之電漿預處理及電漿後處理。
系統500亦包含一或更多(在此例子兩個)晶圓源模組501，其在處理之前和之後儲存晶圓。常壓傳送腔室519中的常壓機器人(atmospheric robot)(未顯示)首先從源模組501調動晶圓至負載鎖521。傳送模組503內的晶圓傳送裝置(通常為機械手臂單元)從負載鎖521移動晶圓至安裝於傳送模組503上的模組及移動於模組之間。
在某些實施例中，系統控制器529係在沉積期間用於控制處理條件。控制器通常包含一或更多記憶裝置及一或更多處理器。處理器可包含CPU或電腦、類比及/或數位輸入/輸出連接、步進馬達控制器板等。
在一些實施例中，控制器為系統的部分，該系統可為上述範例的部分。此類系統可包含半導體處理設備，含一或複數處理工具、一或複數腔室、用於處理的一或複數工作台、及/或特定處理元件(晶圓底座、氣流系統等)。該等系統可與電子裝置整合，以於半導體晶圓或基板之處理前、處理期間、及處理後控制其操作。可將該等電子裝置稱為「控制器」，其可控制一或複數系統的各種元件或子部件。依據處理之需求及/或系統之類型，可將控制器程式化以控制本文中所揭示之處理的任一者，包含處理氣體之輸送、溫度設定(如：加熱及/或冷卻)、壓力設定、真空設定、功率設定、射頻(RF)產生器設定、RF匹配電路設定、頻率設定、流動速率設定、流體輸送設定、位置及操作設定、進出工具及連接至特定系統或與特定系統介面接合的其他傳送工具及/或負載鎖之晶圓傳送。
廣泛而言，可將控制器定義為具有接收指令、發送指令、控制操作、允許清潔操作、允許端點量測等之各種積體電路、邏輯、記憶體、及/或軟體的電子設備。該積體電路可包含儲存程式指令的韌體形式之晶片、數位信號處理器(DSPs)、定義為特殊應用積體電路(ASICs)之晶片、及/或執行程式指令(如軟體)之一或更多的微處理器或微控制器。程式指令可為以各種個別設定(或程式檔案)之形式傳送到控制器的指令，其定義用以在半導體晶圓上、或針對半導體晶圓、或對系統執行特定處理的操作參數。在一些實施中，該等操作參數可為由製程工程師所定義之配方的部分，該配方係用以在基板之一或更多的膜層、材料、金屬、氧化物、矽、二氧化矽、表面、電路、及/或晶粒的製造期間，完成一或更多的處理步驟。
在一些實施例中，控制器可為電腦的部分或耦接至電腦，該電腦係與系統整合、耦接至系統、或透過網路連接至系統、或上述之組合。例如，控制器係可位於「雲端」、或為晶圓廠主機電腦系統的全部或部分，其可允許基板處理之遠端存取。該電腦能達成對該系統之遠端存取，以監視製造操作之目前進度、查看過去製造操作之歷史、查看來自多個製造操作之趨勢或性能指標，俾改變目前處理之參數，以設定處理步驟而接續目前的處理、或開始新的處理。在一些範例中，遠端電腦(如伺服器)可透過網路將處理配方提供給系統，該網路可包含區域網路或網際網路。該遠端電腦可包含可達成參數及/或設定之輸入或編程的使用者介面，該等參數或設定接著自該遠端電腦傳送至該系統。在一些範例中，控制器接收資料形式之指令，在一或更多的操作期間，其針對該待執行的處理步驟之各者而指定參數。應理解，該等參數可特定於待執行之處理的類型、及工具(控制器係配置成與該工具介面接合或控制該工具)的類型。因此，如上所述，控制器可分散，例如藉由包含一或更多的分離的控制器，其透過網路連接在一起並朝共同的目標而作業，例如本文中所敘述之處理及控制。用於此類目的之分開的控制器之範例可為腔室上之一或更多的積體電路，其與位於遠端(例如為平台等級、或為遠端電腦的部分)之一或更多的積體電路連通，其結合以控制該腔室上的處理。
範例系統可包含(但不限於)電漿蝕刻腔室或模組、沉積腔室或模組、旋轉沖洗腔室或模組、金屬電鍍腔室或模組、潔淨腔室或模組、斜邊蝕刻腔室或模組、物理氣相沉積(PVD)腔室或模組、化學氣相沉積(CVD)腔室或模組、原子層沉積(ALD)腔室或模組、原子層蝕刻(ALE)腔室或模組、離子植入腔室或模組、徑跡腔室或模組、及可與半導體晶圓之製造及/或生產有關或用於其中的任何其他半導體處理系統。
如上所述，依據將藉由工具執行之(複數)處理步驟，控制器可與半導體製造工廠中之下列一或更多者進行通訊：其他工具電路或模組、其他工具元件、群集工具、其他工具介面、鄰接之工具、鄰近之工具、遍布工廠的工具、主電腦、另一控制器、或材料運輸中所使用之工具，該材料運輸中所使用之工具將晶圓容器輸送往返於工具位置及/或裝載埠。
控制器可控制沉積設備的所有活動。系統控制器執行系統控制軟體，包含控制下列各者的指令集：時序、氣體混合、腔室壓力、腔室溫度、晶圓溫度、射頻(RF)功率位準(若使用)、晶圓夾頭或基座位置、及特定處理的其他參數。儲存於記憶裝置關於控制器的其他電腦軟體可在一些實施例中使用。
通常，具有關於控制器的使用者介面。該使用者介面可包括顯示螢幕、裝置及/或處理條件的圖形軟體顯示、及使用者輸入裝置諸如指向裝置、鍵盤、觸控螢幕、麥克風等。
系統控制邏輯可以任何適合的方式配置。通常，邏輯可被設計或配置於硬體及/或軟體中。控制驅動電路的指令可為硬編碼或被提供作為軟體。該指令可由「程式設計」提供。此程式設計係被理解為包括任何形式的邏輯，包含在數位訊號處理器、特殊應用積體電路、及其他具有實現為硬體之特定演算法之裝置中的硬編碼邏輯。程式設計亦係被理解為包含可在通用處理器上執行的軟體或韌體指令。系統控制軟體可以任何適合的電腦可讀程式設計語言編碼。或者，控制邏輯可硬編碼在控制器上。特殊應用積體電路、可程式邏輯裝置(例如：現場可程式閘陣列(FPGAs))等可用於這些目的。在以下的討論中，無論「軟體」或「編碼」於何處使用，功能上相當的硬編碼邏輯可在該等地方使用。
在處理序列中控制沉積和其他製程的電腦程式碼可以任何傳統的電腦可讀程式設計語言撰寫：例如，組合語言、C、C++、Pascal、Fortran、或其他。編譯的目的碼或腳本係由處理器實行以執行在程式中所確定的任務。
控制器參數涉及處理條件，例如：處理氣體成分和流率、溫度、壓力、電漿條件(諸如RF功率位準和低頻之RF頻率)、冷卻氣體壓力、及腔室壁溫度。這些參數係以配方的形式提供給使用者，且可利用使用者介面輸入。
監測處理的訊號可由系統控制器的類比及/或數位輸入連接提供。控制處理的訊號係輸出在沉積裝置的類比和數位輸出連接上。
系統軟體可以許多不同的方式設計或配置。例如：各種不同腔室元件的副程式(subroutine)或控制物件可被撰寫，以控制執行本發明之沉積處理所必須的腔室元件之操作。為了此目的之程式或程式部分的範例包含基板定位碼、處理氣體控制碼、壓力控制碼、加熱器控制碼、及電漿控制碼。
基板定位程式可包含控制腔室元件的程式碼，用以裝載基板到基座或夾頭之上，及用以控制基板和腔室其他部分(諸如進氣口及/或目標物)之間的間距。處理氣體控制程式可包含程式碼，用於控制氣體成分及流率，及選用性地用於在沉積之前流動氣體進入腔室以使腔室內的氣壓穩定。壓力控制程式可包含程式碼，用於藉由調節如腔室排氣系統內的節流閥而控制腔室內的壓力。加熱器控制程式可包含控制電流流至用以加熱基板之加熱單元的碼。或者，該加熱器控制程式可控制諸如氦氣的加熱轉移氣體遞送至晶圓夾頭。
在沉積期間可被監測之腔室感測器的範例包括：質量流量控制器，諸如壓力計的壓力感測器、及位於基座或夾頭的熱電偶。適當編程的反饋和控制演算法可與來自這些感測器的資料一起使用以維持期望的處理條件。以上描述在單一或多腔室半導體處理工具內本發明實施例的實施方式。
設備可包含氣體歧管系統，其將管線進氣提供於如圖6所概略顯示的各種氣體分配管線。歧管604具有來自含鎢前驅物氣體之來源(未顯示)的入口602，歧管611具有來自矽烷、二硼烷或其他還原氣體之來源(未顯示)的入口609，以及歧管621具有來自氮化劑之來源(未顯示)的入口619。歧管604、611、及621分別通過帶閥分配管線605、613、及625將含鎢前驅物氣體、還原氣體、及氮化劑提供至沉積腔室。使各種閥開啟或關閉以提供管線進氣，亦即，以將分配管線加壓。例如，為了將分配管線605加壓，使閥606對真空關閉，且關閉閥608。在適當的時間增量之後，開啟閥608，含鎢前驅物氣體被輸送至腔室。在氣體輸送之適當時間之後，關閉閥608。接著可藉由開啟閥606通往真空，而使腔室往真空排淨。
相似處理係用於輸送還原氣體及氮化劑。為了導入還原氣體，例如，藉由關閉閥615且將閥617對真空關閉而使分配管線613進氣。閥615之開啟容許將還原氣體輸送至腔室。同樣地，為了導入氮化劑，藉由關閉閥627且將閥623對真空關閉而使分配管線625進氣。閥627之開啟容許將氨或其他氮化劑輸送至腔室。進行管線進氣的時間量使氣體之初始輸送量與時序改變。以下提出適當的管線進氣時間的一些範例。
圖6亦顯示真空泵浦，其中閥606、617、及623可被各別開啟以將系統排淨。通過各種分配管線的氣體供應係由控制器所控制，例如質量流量控制器，其係由以流率、流動持續時間、及處理的順序進行編程的微處理器、數位信號處理器等所控制。
若該處理採用含硼還原劑及矽烷還原劑兩者，則針對還原劑可有兩個子系統 ：一個用於含硼還原劑，而另一個用於矽烷。
應注意，本文所述之PNL處理可能需要：PNL-W或PNL-WN沉積期間將試劑之脈衝供應至半導體基板的閥與質量流量控制器(MFCs)之精確時序。達成此目的的一種方式中，將閥及MFC命令以離散的資訊封包形式傳送至嵌入式數位輸入-輸出控制器(IOC)，其中資訊含有用於PNL沉積序列之全部或一部分之所有時間臨界(time-critical)命令的指令。蘭姆研究公司的ALTUS系統提供至少一IOC序列。IOCs可實體位在設備中的各種位置；例如，在處理模組內、或在位於離處理模組一段距離的獨立電力架上。每一模組中通常有複數IOCs(例如，每一模組有3個)。對於包含於序列中的實際指令，可將用於控制閥及設定MFCs之流量的所有命令包含於單一IOC序列中。此確保從絕對的立足點且亦相對於彼此而嚴格控制所有裝置的時序。通常在任何既定時間下有複數IOC序列進行。此容許，例如，PNL在站1-2進行，且在該等站的沉積PNL-WN所需之所有硬體元件的所有時序受到控制。可同時進行第二個序列以在相同模組中的其他沉積站沉積CVD-W。控制輸送試劑至站3-4的裝置之相對時序在該裝置群組中係重要的，但在站1-2的PNL處理之相對時序可能與在站3-4的CVD之相對時序偏離。IOC轉譯分封化序列中的資訊、並將數位或類比命令信號直接傳送至MFC或控制閥的氣動電磁組。
在一範例中，為了達成良好的響應及重複性，可透過以下方式將氮化劑流動導入：首先使流動通過氮化劑之質量流量控制器(MFC)，並使流動轉向製程真空泵浦，以在將試劑導入沉積腔室之前穩定流動。為了穩定氮化劑之流動，在轉向閥623為開啟時將出口閥627關閉。接著歧管系統透過關閉轉向閥623、且關閉製程出口閥627達約0.10至3秒而將輸送管線625加壓，以確保受控的氮化劑初始突衝。接著，系統將通往沉積腔室的出口閥627開啟、且轉向閥係關閉的，以在沉積期間將氮化劑輸送至處理腔室。可利用上述的嵌入式輸入-輸出控制器之命令序列以控制閥的時序。可將上述處理應用於使用PNL或CVD的含鎢成核層及本體層之沉積。
用於將含硼氣體(例如，二硼烷)輸送至腔室的一種歧管系統序列涉及以下操作。首先，系統將載送二硼烷之氣體混合物轉向真空泵浦一段時間，同時MFC或其他流動控制裝置使流動穩定。在一範例中，使用氮氣載氣中體積百分比5%二硼烷的混合物進行此操作達約0.5至5秒。接著系統透過將轉向閥及通往沉積腔室的出口兩者皆關閉而將二硼烷輸送歧管加壓。在一實施例中，進行此操作達約0.1至5秒的一段時間。如此在通往沉積腔室的出口被開啟時使試劑的初始突衝產生。在一實施例中，開啟出口閥達約0.1至10秒的一段時間。接著在此操作之後，使用合適的排淨氣體將二硼烷從腔室排淨。
可如下述而產生含鎢氣體之脈衝。起初，系統將WF6 轉向真空泵浦一段時間，同時MFC或其他流動控制裝置使流動穩定。在一範例中，可進行此操作達約0.5至5秒的一段時間。接著，系統透過將轉向出口606及通往沉積腔室的出口608兩者皆關閉而將鎢氣體輸送歧管加壓。例如，進行此操作達約0.1至5秒的一段時間，以在通往沉積腔室的出口被開啟時使試劑的初始突衝產生。在一範例中，此操作係透過開啟出口閥608達約0.1至10秒而完成。之後，使用合適的排淨氣體將含鎢氣體從沉積腔室排淨。
可藉由控制轉向閥617及出口閥615而以相似方式實行矽烷或其他還原氣體的脈衝流動。可如上針對含鎢氣體範例所提出而將轉向、管線加壓、及流動之步驟定時。在利用還原氣體脈衝達約0.1至10秒的一段時間之後，關閉出口閥615，並使排淨氣體流過腔室。
以上描述在單一或多腔室半導體處理工具內所揭示實施例的實施方式。本文所述的設備和處理可結合微影圖案化的工具或處理而使用，例如，半導體裝置、顯示器、LED、太陽光電板等的加工或製造。通常，雖然不一定，此等工具/處理將一起使用或執行於共同的加工設施內。薄膜的微影圖案化通常包含一些或全部下列步驟，每個步驟以若干可能的工具提供：(1)工件(亦即基板)上光阻的塗佈，使用旋轉式或噴塗式的工具；(2)光敏劑的固化，使用加熱板或加熱爐或UV固化工具；(3)以諸如晶圓步進機的工具暴露光阻於可見光或UV或x射線光；(4)顯影光阻以便選擇性地移除光阻及從而使其圖案化，使用諸如溼檯的工具；(5)藉由使用乾式或電漿輔助蝕刻工具轉移光阻圖案進入底膜或工件；及(6)使用諸如RF或微波電漿光阻剝除器的工具移除光阻。結論
雖然上述實施例為了清楚理解的目的已以一些細節描述，但顯然地，某些改變和修飾可在隨附申請專利範圍之範疇內實施。應注意有許多替代方式執行本發明實施例的處理、系統、和設備。因此，本發明實施例係被視為說明性而非限制性，及該實施例係非限制在此給出的細節。
3‧‧‧介電質層
5‧‧‧SiGe層
7‧‧‧鎢接觸窗
12‧‧‧WN阻障層
13‧‧‧鎢快閃層
14‧‧‧WSix層
18‧‧‧特徵部
20‧‧‧側壁表面
22‧‧‧底表面
200‧‧‧方法
202‧‧‧操作
204‧‧‧操作
206‧‧‧操作
208‧‧‧操作
210‧‧‧操作
212‧‧‧操作
500‧‧‧系統
501‧‧‧晶圓源模組
503‧‧‧傳送模組
507‧‧‧模組
509‧‧‧多站反應器/腔室
511‧‧‧站
513‧‧‧站
515‧‧‧站
517‧‧‧站
519‧‧‧常壓傳送腔室
521‧‧‧負載鎖
529‧‧‧控制器
602‧‧‧入口
604‧‧‧歧管
605‧‧‧分配管線
606‧‧‧閥
608‧‧‧閥
609‧‧‧入口
611‧‧‧歧管
613‧‧‧分配管線
615‧‧‧閥
617‧‧‧閥
619‧‧‧入口
621‧‧‧歧管
623‧‧‧閥
625‧‧‧分配管線
627‧‧‧閥
圖1為依據某些實施例的連至矽化鍺(SiGe)層之鎢(W)接觸窗之示意圖的範例。
圖2為包含依據某些實施例而形成連至SiGe層之鎢接觸窗之方法中之操作的流程圖。
圖3A-3D顯示參照圖2所述之方法中的某些操作之示意圖的範例。
圖4顯示沉積於2 k Å SiGe上的依據某些實施例的三種覆蓋式薄膜堆疊體在各種厚度下的電阻率。
圖5係適合執行依據實施例之沉積處理之處理系統的方塊圖。
圖6為顯示可依據某些實施例而使用的歧管系統之基本特徵的示意圖。

Claims (15)

  1. 一種方法，其包含： 設置一特徵部，其係形成於基板上的一介電質層及一矽化鍺(SiGe)層中，其中該特徵部包含一SiGe表面； 將該SiGe表面暴露於氮自由基，以處理該SiGe表面； 將鎢(W)層沉積於經處理之該SiGe表面；以及 沉積與該特徵部共形的氮化鎢(WN)層。
  2. 如申請專利範圍第1項之方法，更包含利用鎢(W)填充該特徵部。
  3. 如申請專利範圍第1項之方法，其中氮自由基係在感應耦合電漿中產生，該感應耦合電漿係由氮(N2 )氣體所產生。
  4. 如申請專利範圍第1項之方法，更包含在該SiGe表面上形成一氮化物層。
  5. 如申請專利範圍第1項之方法，其中將該鎢層沉積於經處理之該SiGe表面包含將該基板暴露於六氟化鎢(WF6 )與還原劑的交替脈衝。
  6. 如申請專利範圍第5項之方法，其中該還原劑為矽烷(SiH4 )。
  7. 如申請專利範圍第5項之方法，其中經處理之該SiGe表面避免來自WF6 的氟擴散進入在經處理之該SiGe表面底下的SiGe。
  8. 如申請專利範圍第1項之方法，其中該鎢層的厚度係介於5 Å至30 Å之間。
  9. 如申請專利範圍第1項之方法，其中沉積該WN層包含將該特徵部暴露於六氟化鎢(WF6 )、還原劑、及氮化劑的交替脈衝。
  10. 如申請專利範圍第9項之方法，其中該還原劑為二硼烷(B2 H6 )，且該氮化劑為氨(NH3 )。
  11. 如申請專利範圍第9項之方法，其中該特徵部受暴露之WF6 與還原劑分子的比率大於2:1。
  12. 如申請專利範圍第11項之方法，其中該比率大於2.5:1。
  13. 如申請專利範圍第1項之方法，更包含使該WN層脫鹵。
  14. 如申請專利範圍第13項之方法，其中使該WN層脫鹵包含將其暴露於由氫(H2 )與氬(Ar)所產生的電漿。
  15. 如申請專利範圍第1項之方法，其中在該SiGe表面上之該鎢層的沉積期間，該鎢層的全部或一部分被轉化為矽化鎢層。
TW107122046A 2017-06-30 2018-06-27 氮化鎢阻障層沉積 TW201920748A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/640,068 US10199267B2 (en) 2017-06-30 2017-06-30 Tungsten nitride barrier layer deposition
US15/640,068 2017-06-30

Publications (1)

Publication Number Publication Date
TW201920748A true TW201920748A (zh) 2019-06-01

Family

ID=64734459

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107122046A TW201920748A (zh) 2017-06-30 2018-06-27 氮化鎢阻障層沉積

Country Status (5)

Country Link
US (1) US10199267B2 (zh)
KR (1) KR102637315B1 (zh)
CN (1) CN109216205B (zh)
TW (1) TW201920748A (zh)
WO (1) WO2019006192A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113366144B (zh) 2019-01-28 2023-07-07 朗姆研究公司 金属膜的沉积
WO2023211927A1 (en) * 2022-04-28 2023-11-02 Lam Research Corporation Metal silicide contact formation

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI117944B (fi) 1999-10-15 2007-04-30 Asm Int Menetelmä siirtymämetallinitridiohutkalvojen kasvattamiseksi
US6861356B2 (en) * 1997-11-05 2005-03-01 Tokyo Electron Limited Method of forming a barrier film and method of forming wiring structure and electrodes of semiconductor device having a barrier film
US6099904A (en) 1997-12-02 2000-08-08 Applied Materials, Inc. Low resistivity W using B2 H6 nucleation step
US6720261B1 (en) 1999-06-02 2004-04-13 Agere Systems Inc. Method and system for eliminating extrusions in semiconductor vias
AU1208201A (en) 1999-10-15 2001-04-30 Asm America, Inc. Method for depositing nanolaminate thin films on sensitive surfaces
WO2001066832A2 (en) * 2000-03-07 2001-09-13 Asm America, Inc. Graded thin films
US7419903B2 (en) * 2000-03-07 2008-09-02 Asm International N.V. Thin films
JP2001358233A (ja) * 2000-06-15 2001-12-26 Hitachi Ltd 半導体集積回路装置および半導体集積回路装置の製造方法
US7964505B2 (en) * 2005-01-19 2011-06-21 Applied Materials, Inc. Atomic layer deposition of tungsten materials
US7732327B2 (en) * 2000-06-28 2010-06-08 Applied Materials, Inc. Vapor deposition of tungsten materials
US6551929B1 (en) 2000-06-28 2003-04-22 Applied Materials, Inc. Bifurcated deposition process for depositing refractory metal layers employing atomic layer deposition and chemical vapor deposition techniques
KR100343653B1 (ko) * 2000-09-22 2002-07-11 윤종용 금속 실리사이드층을 갖는 반도체 장치 및 그 제조방법
US7005372B2 (en) * 2003-01-21 2006-02-28 Novellus Systems, Inc. Deposition of tungsten nitride
US7262125B2 (en) 2001-05-22 2007-08-28 Novellus Systems, Inc. Method of forming low-resistivity tungsten interconnects
US6635965B1 (en) 2001-05-22 2003-10-21 Novellus Systems, Inc. Method for producing ultra-thin tungsten layers with improved step coverage
US6919266B2 (en) * 2001-07-24 2005-07-19 Micron Technology, Inc. Copper technology for ULSI metallization
US20030029715A1 (en) 2001-07-25 2003-02-13 Applied Materials, Inc. An Apparatus For Annealing Substrates In Physical Vapor Deposition Systems
US6607976B2 (en) 2001-09-25 2003-08-19 Applied Materials, Inc. Copper interconnect barrier layer structure and formation method
TW589684B (en) 2001-10-10 2004-06-01 Applied Materials Inc Method for depositing refractory metal layers employing sequential deposition techniques
US6833161B2 (en) * 2002-02-26 2004-12-21 Applied Materials, Inc. Cyclical deposition of tungsten nitride for metal oxide gate electrode
US7071734B2 (en) * 2002-10-15 2006-07-04 Altera Corporation Programmable logic devices with silicon-germanium circuitry and associated methods
JP4275395B2 (ja) * 2002-12-11 2009-06-10 株式会社ルネサステクノロジ 半導体装置の製造方法
KR100583637B1 (ko) * 2003-08-19 2006-05-26 삼성전자주식회사 반도체 소자의 텅스텐 콘택 형성 방법 및 텅스텐 콘택형성 장비
US7754604B2 (en) 2003-08-26 2010-07-13 Novellus Systems, Inc. Reducing silicon attack and improving resistivity of tungsten nitride film
KR100540490B1 (ko) * 2003-12-29 2006-01-11 주식회사 하이닉스반도체 플러그이온주입을 포함하는 반도체소자의 콘택 형성 방법
KR100604089B1 (ko) * 2004-12-31 2006-07-24 주식회사 아이피에스 Ｉｎ-ｓｉｔｕ 박막증착방법
KR100665230B1 (ko) * 2005-10-24 2007-01-09 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
JP2007311540A (ja) * 2006-05-18 2007-11-29 Renesas Technology Corp 半導体装置の製造方法
JP5211503B2 (ja) * 2007-02-16 2013-06-12 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2009024252A (ja) * 2007-05-15 2009-02-05 Applied Materials Inc タングステン材料の原子層堆積法
JP5380794B2 (ja) * 2007-06-22 2014-01-08 富士通セミコンダクター株式会社 半導体装置の製造方法および半導体層の形成方法
US20090032949A1 (en) * 2007-08-02 2009-02-05 Micron Technology, Inc. Method of depositing Tungsten using plasma-treated tungsten nitride
US7745312B2 (en) * 2008-01-15 2010-06-29 Sandisk 3D, Llc Selective germanium deposition for pillar devices
US8058170B2 (en) * 2008-06-12 2011-11-15 Novellus Systems, Inc. Method for depositing thin tungsten film with low resistivity and robust micro-adhesion characteristics
JP2010147104A (ja) * 2008-12-16 2010-07-01 Toshiba Corp 半導体装置の製造方法
JP5550843B2 (ja) * 2009-03-19 2014-07-16 ラピスセミコンダクタ株式会社 半導体装置の製造方法
US8207062B2 (en) * 2009-09-09 2012-06-26 Novellus Systems, Inc. Method for improving adhesion of low resistivity tungsten/tungsten nitride layers
KR101149043B1 (ko) * 2009-10-30 2012-05-24 에스케이하이닉스 주식회사 매립형 비트라인을 구비하는 반도체 장치 및 그 제조방법
US8395156B2 (en) * 2009-11-24 2013-03-12 Semiconductor Energy Laboratory Co., Ltd. Display device
KR101907446B1 (ko) * 2011-04-27 2018-10-12 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
TWI549163B (zh) * 2011-09-20 2016-09-11 應用材料股份有限公司 減少摻質擴散之表面穩定化製程
US8741785B2 (en) * 2011-10-27 2014-06-03 Applied Materials, Inc. Remote plasma radical treatment of silicon oxide
WO2013063260A1 (en) * 2011-10-28 2013-05-02 Applied Materials, Inc. High temperature tungsten metallization process
US9969622B2 (en) * 2012-07-26 2018-05-15 Lam Research Corporation Ternary tungsten boride nitride films and methods for forming same
KR101990051B1 (ko) * 2012-08-31 2019-10-01 에스케이하이닉스 주식회사 무불소텅스텐 배리어층을 구비한 반도체장치 및 그 제조 방법
US8945997B2 (en) * 2013-06-27 2015-02-03 Globalfoundries Singapore Pte. Ltd. Integrated circuits having improved split-gate nonvolatile memory devices and methods for fabrication of same
US9362163B2 (en) * 2013-07-30 2016-06-07 Lam Research Corporation Methods and apparatuses for atomic layer cleaning of contacts and vias
KR20150110965A (ko) * 2014-03-21 2015-10-05 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
US9595470B2 (en) * 2014-05-09 2017-03-14 Lam Research Corporation Methods of preparing tungsten and tungsten nitride thin films using tungsten chloride precursor
US9406554B2 (en) 2014-09-30 2016-08-02 International Business Machines Corporation Diffusion barrier layer formation
US9553100B2 (en) * 2014-12-04 2017-01-24 Sandisk Techologies Llc Selective floating gate semiconductor material deposition in a three-dimensional memory structure
US9953984B2 (en) 2015-02-11 2018-04-24 Lam Research Corporation Tungsten for wordline applications
US9853123B2 (en) * 2015-10-28 2017-12-26 United Microelectronics Corp. Semiconductor structure and fabrication method thereof
JP2017117820A (ja) * 2015-12-21 2017-06-29 猛英 白土 半導体装置及びその製造方法

Also Published As

Publication number Publication date
KR102637315B1 (ko) 2024-02-15
CN109216205A (zh) 2019-01-15
KR20200014939A (ko) 2020-02-11
WO2019006192A1 (en) 2019-01-03
US10199267B2 (en) 2019-02-05
US20190006226A1 (en) 2019-01-03
CN109216205B (zh) 2023-11-07

Similar Documents

Publication Publication Date Title
US11978666B2 (en) Void free low stress fill
US20220389579A1 (en) Deposition of pure metal films
US9595470B2 (en) Methods of preparing tungsten and tungsten nitride thin films using tungsten chloride precursor
US10546751B2 (en) Forming low resistivity fluorine free tungsten film without nucleation
US9613818B2 (en) Deposition of low fluorine tungsten by sequential CVD process
KR20160140458A (ko) 저 불소 함량을 가진 텅스텐 막들
JP2015232177A (ja) フッ素非含有タングステンで高アスペクト比フィーチャを充填する方法
JP2017008412A5 (zh)
JP2015029097A (ja) 異なるサイズのフィーチャへのボイドフリータングステン充填
JP2022513479A (ja) ３ｄ ｎａｎｄ構造上の原子層堆積
JP2023520675A (ja) 核形成阻害を伴うフィーチャ充填
US20220364232A1 (en) Tungsten deposition
CN109216205B (zh) 氮化钨阻挡层沉积
CN115803473A (zh) 钼的沉积
US12002679B2 (en) High step coverage tungsten deposition
US20220181158A1 (en) High step coverage tungsten deposition
TW202401671A (zh) 高縱橫比3d nand結構中的鎢字元線填充
WO2023038905A1 (en) Process gas ramp during semiconductor processing
TW202407778A (zh) 金屬矽化物接觸窗形成
TW202400827A (zh) 用於邏輯源極/汲極接點的低電阻鉬沉積
TW202338134A (zh) 金屬填充中的傾斜襯墊