KR102637315B1 - 텅스텐 나이트라이드 배리어 층 증착 - Google Patents

텅스텐 나이트라이드 배리어 층 증착 Download PDF

Info

Publication number
KR102637315B1
KR102637315B1 KR1020207002848A KR20207002848A KR102637315B1 KR 102637315 B1 KR102637315 B1 KR 102637315B1 KR 1020207002848 A KR1020207002848 A KR 1020207002848A KR 20207002848 A KR20207002848 A KR 20207002848A KR 102637315 B1 KR102637315 B1 KR 102637315B1
Authority
KR
South Korea
Prior art keywords
layer
deposition
tungsten
sige
feature
Prior art date
Application number
KR1020207002848A
Other languages
English (en)
Other versions
KR20200014939A (ko
Inventor
로힛 크하레
재스민 린
아난드 찬드라쉐카
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Publication of KR20200014939A publication Critical patent/KR20200014939A/ko
Application granted granted Critical
Publication of KR102637315B1 publication Critical patent/KR102637315B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7687—Thin films associated with contacts of capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76862—Bombardment with particles, e.g. treatment in noble gas plasmas; UV irradiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 명세서에 제공된 것은 텅스텐 나이트라이드 (WN) 증착의 방법들이다. 또한 제공된 것들은 실리콘 게르마늄 (SiGe) 층들에 대한 텅스텐 (W) 콘택트들을 위한 스택들 및 그들을 형성하기 위한 방법들이다. 스택들은 SiGe/텅스텐 실리사이드 (WSix)/WN/W 층들을 포함하고, WSix는 SiGe 층과 WN 층 사이에 오믹 콘택트 (ohmic contact) 를 제공한다. 또한 제공된 것들은 텅스텐 헥사플루오라이드 (WF6) 를 사용하여 W-함유 막들의 증착에서 아래에 놓인 층들의 불소 (F) 침범 (attack) 을 감소시키는 방법들이다. 또한 방법들을 수행하기 위한 장치들이 제공된다.

Description

텅스텐 나이트라이드 배리어 층 증착
관련 출원들에 대한 교차 참조
본 출원은 2017년 6월 30일에 출원된, 명칭이 "TUNGSTEN NITRIDE BARRIER LAYER DEPOSITION" 인 미국 특허 출원 번호 제 15/640,068 호의 우선권의 이익을 주장하고, 이는 전체 내용이 모든 목적들을 위해 본 명세서에 참조로서 인용된다.
CVD (Chemical Vapor Deposition) 기법들을 사용하는 텅스텐 (W) 막 증착은 반도체 제작 프로세스들의 필수적인 부분이다. 예를 들어, 텅스텐 막들은 수평 상호연결부들, 인접한 금속 층들 사이의 비아들, 및 제 1 금속 층과 실리콘 기판 상의 디바이스들 사이의 콘택트들의 형태로 저 저항률 전기적 접속부들로서 사용될 수도 있다. 예시적인 텅스텐 증착 프로세스에서, 티타늄 나이트라이드 (TiN) 배리어 층이 유전체 기판 상에 증착되고 텅스텐 막의 박형 핵생성 층의 증착이 이어진다. 그 후로, 텅스텐 막의 나머지는 벌크 층으로서 핵생성 층 상에 증착된다. 관례적으로, 텅스텐 벌크 층은 CVD 프로세스에서 수소 (H2) 를 사용한 텅스텐 헥사플루오라이드 (WF6) 의 환원에 의해 형성된다.
텅스텐 막들은 또한 DRAM (Dynamic Random Access Memory) 구조체들을 위한 콘택트들의 형성을 포함하는 다양한 메모리 적용예들에서 사용될 수도 있다.
본 개시의 일 양태는 피처 상에 텅스텐 나이트라이드 (WN) 배리어 층을 증착하는 방법에 관한 것이다. 방법은 기판 상에 피처를 제공하는 단계를 포함한다. 피처는 유전체 층 및 실리콘 게르마늄 (SiGe) 층에 형성될 수도 있고 SiGe 표면을 포함할 수도 있다. 방법은 SiGe 표면을 처리하기 위해 SiGe 표면을 질소 라디칼들 (nitrogen radicals) 에 노출시키는 단계, 처리된 SiGe 표면 상에 텅스텐 (W) 층을 증착하는 단계, 및 피처에 컨포멀한 (conformal) 텅스텐 나이트라이드 (WN) 층을 증착하는 단계를 수반한다. 일부 실시예들에서, 방법은 텅스텐 (W) 으로 피처를 충진하는 단계를 수반한다. 질소 라디칼들은 질소 (N2) 가스로부터 생성된 ICP (Inductively-Coupled Plasma) 에서 생성될 수도 있다.
일부 실시예들에서, W 층은 5 Å 내지 30 Å 두께이다. W 층의 전부 또는 일부는 SiGe 표면 상에 W 층의 증착 동안 텅스텐 실리사이드 층으로 변환된다. 일부 실시예들에서, 방법은 SiGe 표면 상에 나이트라이드 층을 형성하는 단계를 더 수반한다. 일부 실시예들에서, 처리된 SiGe 표면 상에 W 층을 증착하는 단계는 텅스텐 헥사플루오라이드 (WF6) 와, 실란 (SiH4) 과 같은 환원제의 교번하는 펄스들에 기판을 노출시키는 단계를 수반한다. 일부 실시예들에서, 처리된 SiGe 표면은 처리된 SiGe 표면 아래에 놓인 SiGe 내로 WF6으로부터 불소의 확산을 방지한다.
일부 실시예들에서, WN 층을 증착하는 단계는 텅스텐 헥사플루오라이드 (WF6), 환원제, 및 질화제 (nitriding agent) 의 교번하는 펄스들에 피처들을 노출시키는 단계를 포함한다. 이러한 일부 실시예들에서, 환원제는 디보란 (B2H6) 이고, 질화제는 암모니아 (NH3) 이다. 이러한 일부 실시예들에서, 피처가 노출되는 환원제 분자들에 대한 WF6의 비는 2:1보다 크다. 일부 실시예들에서, 비는 2.5:1보다 크다.
일부 실시예들에서, 방법은 WN 층을 디할로겐화 (dehalogenating) 하는 단계를 수반한다. 디할로겐화는 수소 (H2) 및 아르곤 (Ar) 으로부터 생성된 플라즈마에 WN 층을 노출시킴으로써 수행될 수도 있다.
이들 및 다른 양태들은 이하의 도면들을 참조하여 더 기술된다.
도 1은 특정한 실시예들에 따른 실리콘 게르마늄 (SiGe) 층에 대한 텅스텐 (W) 콘택트의 개략적 도면의 예이다.
도 2는 특정한 실시예들에 따른 SiGe 층에 대한 W 콘택트를 형성하는 방법의 동작들을 포함하는 흐름도이다.
도 3a 내지 도 3d는 도 2를 참조하여 기술된 방법에서 특정한 동작들의 개략적 도면의 예들을 예시한다.
도 4는 2 k Å SiGe 상에 증착된 특정한 실시예들에 따른 세 개의 블랭킷 (blanket) 막들 스택들에 대한 다양한 두께들에서 저항률을 도시한다.
도 5는 실시예들에 따른 증착 프로세스들을 수행하기 적합한 프로세싱 시스템의 블록도이다.
도 6은 특정한 실시예들에 따라 사용될 수도 있는 매니폴드 (manifold) 시스템의 기본 피처들을 도시하는 개략도이다.
이하의 기술 (description) 에서, 제시된 실시예들의 완전한 이해를 제공하기 위해 수많은 구체적 상세들이 제시된다. 개시된 실시예들은 이들 구체적 상세들의 일부 또는 전부 없이 실시될 수도 있다. 다른 예들에서, 공지된 프로세스 동작들은 개시된 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 기술되지 않았다. 개시된 실시예들이 구체적 실시예들과 함께 기술될 것이지만, 이는 개시된 실시예들을 제한하도록 의도되지 않았다는 것이 이해될 것이다.
반도체 디바이스 제작은 종종 상호연결부들을 형성하기 위해, 예를 들어 트렌치들 (trenches) 또는 비아들에서 텅스텐 (W) 막들의 증착을 수반한다. W 막들을 증착하는 종래의 방법들에서, W 핵생성 층이 비아 또는 콘택트 내로 처음 증착된다. 일반적으로, 핵생성 층은 그 상에 벌크 재료의 후속 형성이 용이하게 하도록 기능하는 박형 컨포멀한 층이다. W 핵생성 층은 피처의 측벽들 및 하단부를 컨포멀하게 코팅하도록 증착될 수도 있다. 아래에 놓인 피처 하단부 및 측벽들을 따르는 것은 고 퀄리티 증착을 지지하기 위해 중요할 수 있다. 핵생성 층들은 종종 ALD (Atomic Layer Deposition) 또는 PNL (Pulsed Nucleation Layer) 방법들을 사용하여 증착된다.
PNL 기법에서, 반응물질들의 펄스들은 순차적으로 주입되고 통상적으로 반응물질들 사이에 퍼지 가스의 펄스에 의해 반응 챔버로부터 퍼지된다. 제 1 반응물질이 기판 상으로 흡착될 수 있고, 다음 반응물질과 반응에 사용할 수 있다. 프로세스는 목표된 두께가 달성될 때까지 순환적인 방식으로 반복된다. PNL은 ALD 기법들과 유사하다. PNL은 일반적으로 보다 높은 동작하는 압력 범위 (1 Torr 초과) 및 사이클 당 보다 높은 성장 속도 (사이클 당 1 초과 모노레이어 (monolayer) 막 성장) 에 의해 ALD와 구별된다. PNL 증착 동안 챔버 압력은 약 1 Torr 내지 약 400 Torr 범위일 수도 있다. 그러나, 본 명세서에 제공된 기술의 맥락에서, PNL은 반도체 기판상의 반응을 위해 반응물질들을 순차적으로 추가하는 어떤 순환적 프로세스이든 폭넓게 구현한다. 따라서, 개념은 관습적으로 ALD로서 지칭된 기법들을 구현한다. 개시된 실시예들의 맥락에서, CVD는 반응물질들이 반응기로 함께 도입되는 프로세스들을 구현한다. PNL 프로세스 및 ALD 프로세스는 CVD 프로세스들로부터 구별되고, 그 반대도 가능하다.
W 핵생성 층이 증착된 후, 벌크 W는 통상적으로 수소 (H2) 와 같은 환원제를 사용하여 텅스텐 헥사플루오라이드 (WF6) 를 환원시킴으로써 CVD 프로세스에 의해 증착된다. W-함유 막들의 증착을 위한 PNL 프로세스 및 CVD 프로세스의 추가 상세들이 이하에 주어진다.
특정한 텅스텐 금속화 적용예들에 대해, 텅스텐 나이트라이드 (WN) 확산 배리어들이 사용될 수도 있다. 이러한 일 적용예는 실리콘 게르마늄 (SiGe) 피처들에 대한 DRAM 금속 콘택트들이다. WN 배리어들은 티타늄 접착/티타늄 나이트라이드 배리어 (Ti/TiN) 바이레이어 (bilayer) 들과 같은 배리어들에 비해 몇 가지 이점들을 갖는다. 이들은 박형의 WN 층들을 컨포멀하게 증착하는 능력 및 접착 층 없이 유전체들 상에 바로 WN을 증착하는 능력을 포함한다. 이들 이점들은 보다 많은 공간으로 하여금 W로 충진되도록 사용 가능하게 하고, 전체 콘택트 저항을 하강시킨다. 또한, WN 층의 증착은 Ti/TiN보다 훨씬 더 낮은 온도들에서 수행될 수 있고, 낮은 열 예산 적용예들에 대해 유리하게 한다.
본 명세서에 제공된 것들은 WN 증착의 방법들이다. 또한 제공된 것들은 SiGe 층들에 대한 W 콘택트들에 대한 스택들 및 그들을 형성하기 위한 방법들이다. 스택들은 SiGe/텅스텐 실리사이드 (WSix)/WN/W 층들을 포함하고 WSix 층은 SiGe 층과 WN 층 사이에서 오믹 콘택트 (ohmic contact) 를 제공한다. WSix는 임의의 텅스텐 실리사이드를 지칭하고, x는 임의의 적절한 0보다 큰 정수 또는 정수가 아닌 수이다. 게르마늄 (Ge) 이 WSix 층에 존재할 수도 있다. 실리사이드는 텅스텐 플래시 (flash) 층의 증착 동안 형성될 수도 있고, 고온 어닐링에 대한 필요성을 제거하고, 프로세스를 낮은 열 예산 적용예들에 대해 유리하게 한다. 또한 제공된 것들은 WF6를 사용하여 W-함유 막들의 증착에서 아래에 놓인 층들의 F 침범 (attack) 을 감소시키기 위한 방법들이다. 또한 방법들을 수행하기 위한 장치들이 제공된다.
이하의 기술이 SiGe 피처들에 대한 W 콘택트에 대한 확산 배리어로서 WN 증착에 초점을 맞추지만, 방법들은 다른 맥락들에서 사용될 수도 있다. 예를 들어, 방법들은 불소 (F) 또는 다른 할로겐 침범에 민감한 임의의 표면들 상에 WN 층들을 형성하기 위해 사용될 수도 있다. 유사하게, 이하의 기술이 텅스텐-함유 전구체로서 불소-함유 WF6의 사용에 초점을 맞추지만, 방법들은 또한 텅스텐 헥사클로라이드 (WCl6) 또는 텅스텐 펜타클로라이드 (WCl5) 와 같은 다른 할로겐화된 텅스텐-함유 전구체들로부터 할로겐 확산을 방지하기 위해 사용될 수도 있다.
도 1은 특정한 실시예들에 따른 SiGe 층 (5) 에 대한 W 콘택트 (7) 의 개략적 도면의 예이다. SiGe 층 (5) 은, 예를 들어 DRAM 아키텍처 (architecture) 에서 커패시터의 일부일 수도 있다. W 콘택트 (7) 는 유전체 층 (3) 에 형성된다. 유전체 층들의 예들은 실리콘 옥사이드들을 포함한다. 일부 실시예들에서, 유전체 층 (3) 은 TEOS (Tetraethyl Orthosilicate) 로부터 형성된 실리콘 다이옥사이드 층이다. 이러한 층들은 TEOS 옥사이드 층들로서 지칭될 수도 있다. WN 배리어 층 (12) 이 W 콘택트 (7) 와 유전체 층 (3) 사이에 배치된다. 텅스텐 실리사이드 (WSix) 층 (14) 이 SiGe 층 (5) 과 WN 배리어 층 (12) 사이에 오믹 콘택트를 제공한다. 일부 실시예들에서, SiGe과 WN 사이 오믹 콘택트의 존재는 W 콘택트의 동작에 중요하다. 그러나, WSix 층 (14) 및 WN 층 (12) 을 형성하기 위해, WF6가 텅스텐 전구체로서 사용될 수도 있다. WF6로부터의 F 종은 하나 이상의 아래에 놓인 층들 내로 확산할 수 있고 SiGe 층 (5) 을 침범할 수 있다.
다양한 실시예들에 따라, 본 명세서에 기술된 방법들은 이하의 양태들 중 하나 이상을 포함할 수도 있다: 1) WN 배리어 층의 증착 전에 W 플래시 층의 증착; 2) W-함유 층의 증착 전에 SiGe 층의 처리; 3) 막 스택 내로 불소 혼입 (incorporation) 을 감소시키기 위해 W 플래시 층 및 WN 층 증착 동안 높은 WF6:환원제 비; 및 4) 이전에 증착된 WN 층의 디할로겐화. 이들 양태들 각각의 예시적인 실시예들은 도 2 및 도 3a 내지 도 3d를 참조하여 논의되고, 이어서 양태 각각의 추가 상세들이 논의된다.
도 2는 이들 양태들 각각을 포함할 수도 있는 SiGe 층에 W 콘택트를 형성하는 방법을 기술한다. 그러나, 단지 하나의 양태 또는 두 개 이상의 양태들의 임의의 조합을 포함하는 특정한 실시예들이 구현될 수도 있다. 도 3a 내지 도 3d는 방법 (200) 의 특정한 동작들의 개략적 도면의 예들을 예시한다.
도 2는 특정한 실시예들에 따른 SiGe 층에 W 콘택트를 형성하는 방법 (200) 의 동작들을 예시한다. 방법은 SiGe 층 및 유전체 층에서 형성된 피처를 제공함으로써 시작된다 (202). 피처는, 예를 들어 이전의 패터닝 동작에 의한 콘택트 홀 형태일 수 있다. 피처의 하단부에는 노출된 SiGe 표면이 있고 피처의 측벽들의 적어도 일부는 노출된 실리콘 옥사이드 또는 다른 유전체 표면들을 갖는다. 유전체 표면들의 예들은 옥사이드 표면들, 나이트라이드 표면들, 및 카바이드 표면들을 포함한다. 일부 실시예들에서, 피처는 높은 종횡비 및/또는 좁은 개구부를 갖는 것을 특징으로 할 수도 있다. 피처의 종횡비는 개구부 치수에 대한 깊이의 비이다. 일부 실시예들에서, 피처의 종횡비는 6:1, 10:1, 15:1 또는 보다 클 수도 있다. 예시적인 개구부들은 80 nm 내지 200 nm 범위일 수도 있다.
도 3a는 SiGe 층 (5) 및 유전체 층 (3) 에 형성된 피처 (18) 의 예를 도시한다. 피처는 측벽 표면 (20) 및 하단부 표면 (22) 을 포함한다. 측벽 표면 (20) 은 유전체 층 (2) 의 노출된 표면과, 피처 (18) 의 하단부를 향하여, SiGe 층 (5) 의 노출된 표면을 포함한다. 다양한 실시예들에 따라, 측벽 표면은 SiGe 층 (5) 의 노출된 표면을 포함할 수도 있고 포함하지 않을 수도 있다.
도 2를 다시 참조하면, 방법 (200) 은 노출된 SiGe 표면을 전처리하는 것으로 진행한다. (204). 다양한 실시예들에 따라, 전처리는 노출된 SiGe 표면의 질화 (nitridation) 를 수반한다. 이는 질소-함유 플라즈마에 노출된 SiGe 표면을 노출시키는 단계를 수반한다. 이러한 플라즈마는 분자 질소 (N2) 가스로부터 생성될 수도 있다. 예시적인 플라즈마 노출 시간들은 10 s 내지 120 s 범위이다. 일부 실시예들에서, 매우 박형의 나이트라이드 층, 예를 들어, 실리콘 나이트라이드 층이 SiGe 층의 질화에 의해 형성된다. 이 나이트라이드 층은 그렇지 않으면 후속 동작들 동안 발생할 수도 있는 SiGe 층 내로 불소 확산에 일시적인 배리어로 작용한다. N2에 대한 대안들은 암모니아 (NH3) 또는 하이드라진 (N2H2) 과 같은 다른 질소-함유 가스들을 포함할 수 있다. 일부 실시예들에서, 플라즈마는 N2/H2 가스로부터 생성된다. ICP (Inductively-Coupled Plasma) 가 일부 실시예들에서 사용될 수도 있다. 플라즈마는 기판이 플라즈마 생성의 다운스트림 (downstream) 이도록 기판으로부터 리모트로 생성될 수도 있다. 일부 실시예들에서, 기판은 이온 종들이 거의 없거나 전혀 없는 상대적으로 높은 라디칼 함량을 갖는 플라즈마에 노출된다. SiGe 표면은 SiGe와 반응하고 나이트라이드를 형성하도록 질소 라디칼들로 포화될 수도 있다.
다음으로, W 층은 처리된 SiGe 층 상에 증착된다. (206). 이 층은 W 플래시 층으로 지칭될 수도 있다. W 플래시 층은 기판을 WF6 및 환원제에 노출함으로써 증착될 수도 있다. 일부 실시예들에서, SiH4와 같은 실란이 환원제로서 사용된다. W 플래시 층 두께는 후속 WN 증착과의 간섭을 피하기 위해, 그리고 유전체 표면들 상의 증착을 방지하거나 최소화하기 위해 제한될 수도 있다. 플래시 층 증착 동안 온도는 200 ℃ 내지 300 ℃ 범위일 수도 있는 W 플래시 층의 전부 또는 일부가 증착 동안 텅스텐 실리사이드 층으로 변환된다. W 플래시 층의 예시적인 두께들은 (실리사이드 부분을 포함하여) 5 Å 내지 30 Å 범위이다. 일부 실시예들에서, 실리사이드가 증착 동안 형성되기 때문에, 프로세스는 실리사이드를 형성하기 위해 후속 열 어닐링 (anneal) 없이 진행될 수도 있다.
도 3b는 SiGe 층 (5) 의 노출된 부분의 W 플래시 층 (13) 을 포함하는 피처 (18) 의 예를 도시한다. 박형 나이트라이드 층 (미도시) 은 SiGe 표면 (5) 과 W 플래시 층 (13) 사이의 계면에 있고, W 플래시 층의 증착 동안 생성되고 그렇지 않으면 SiGe 층 (5) 내로 확산될 불소 라디칼들로부터 SiGe 층 (5) 을 보호한다.
방법 (200) 은 피처에 컨포멀한 WN 층을 증착하는 것으로 진행한다. (208). WN 층을 증착하는 것은 열 (비-플라즈마) PNL 또는 ALD 프로세스에서 피처를 순차적 펄스들 WF6, 환원제, 및 질화제에 노출시킴으로써 수행될 수도 있다. 특정한 실시예들에서, 디보란 (B2H6) 은 환원제로서 사용되고 암모니아 (NH3) 는 질화제이다. B2H6과 같은 붕소-함유 환원제들은 실란 (SiH4) 과 같은 실리콘-함유 환원제들 대신 사용될 수도 있고, 후자는 WN 증착 동안 상당히 긴 핵생성 지연을 발생시킬 수 있다.
WN 층의 증착이 WF6 펄스 및 B2H6 펄스를 수반하는 특정한 실시예들에서, WF6:B2H6의 비는 적어도 2.9:1이다. 높은 WF6:B2H6 비는 불소 침범을 감소시킨다. 증착을 통한 예시적인 기판 온도 범위들은 250 ℃ 내지 400 ℃, 예를 들어 250 ℃ 내지 350 ℃이다. 일부 실시예들에서, 상대적으로 낮은 온도가 단차 커버리지 (step coverage) 를 개선하기 위해 사용된다. 예를 들어, 온도를 325 ℃에서 300 ℃로 낮추는 것은 단차 커버리지를 69 ％에서 89 ％로 상승시켰다. WN 층의 두께는 가변할 수도 있다; 일부 실시예들에서, 두께는 80 Å 내지 100 Å이다. 도 3c는 피처 (7) 에 컨포멀한 WN 배리어 층 (12) 을 포함하는 피처 (18) 의 예를 도시한다. WN 층은 통상적으로 적어도 두 배 두껍고 W 플래시 층보다 적어도 20 배 두꺼울 수 있으며, 예시적인 두께들은 70 Å 내지 100 Å이다.
방법 (200) 은 WN 표면 (210) 을 디할로겐화하는 것으로 진행한다 (210). WN 증착 프로세스는 막에 잔여 불소 불순물들을 남길 수 있고, 이는 아래에 놓인 층 내로 확산되어 SiGe 층을 침범할 수 있다. 표면을 디할로겐화하는 것은 H2와 같은 수소-함유 가스로부터 생성된 플라즈마에 표면을 노출시키는 단계를 수반한다. 일부 실시예들에서, 플라즈마는 Ar/H2 혼합물 또는 N2/H2 혼합물로부터 생성된다. 플라즈마의 H 라디칼들은 프로세싱 챔버로부터 배기될 수 있는 HF 가스를 형성하기 위해 불소 불순물들과 반응한다.
피처는 이어서 W로 충진된다. (212). 피처 충진은 W-함유 전구체 및 환원제를 사용하여 W 벌크 층의 CVD 증착을 수반할 수도 있다. 예를 들어, WF6 및 H2가 사용될 수도 있다. 도 3d는 이제 W 콘택트 (7) 를 형성하기 위해 텅스텐으로 충진된, 피처 (18) 의 예를 도시한다.
상기 나타낸 바와 같이, 본 명세서에 기술된 방법들은 이하의 양태들 중 임의의 하나 이상을 포함할 수도 있다: 1) WN 배리어 층의 증착 전에 W 플래시 층의 증착; 2) 할로겐-함유 화학물들을 사용하여 텅스텐-함유 층의 증착 전에 SiGe 층의 처리; 3) 불소혼입을 감소시키기 위해 WN 층 증착 동안 높은 WF6:환원제 비; 및 4) WN 층의 디할로겐화. 각각의 추가 상세들은 이하에 제공된다:
W 플래시 층의 증착: W 플래시 층이 WN 배리어 층의 증착 전에 SiGe 또는 다른 표면 상에 제공된다. W 플래시 층은 이원 화합물 또는 삼원 화합물을 형성하기 위해 SiGe 층과 반응할 수도 있고 WN 배리어 층과 SiGe 층 사이 또는 다른 아래에 놓인 층에 오믹 콘택트를 제공한다. 일부 실시예들에서, 텅스텐 실리사이드 층이 형성된다.
W 플래시 층의 두께가 일부 실시예들에서 약 5 Å 내지 30 Å로 제한될 수도 있다. 블랭킷 막 스택들에서, W 플래시 층이 보다 얇을수록 보다 낮은 저항률을 발생시킨다. W 플래시 층이 너무 두꺼우면, 고 종횡비 피처들의 하단부 측벽에서 불연속적인 WN 성장을 발생시킬 수 있다. 이는 플래시 층 증착의 효과일 수도 있다. 일례에서, 17:1 종횡비로 증착된 16 Å W 플래시 층, 90 nm 개구부 피처는 연속적인 WN 증착을 발생시키지만, 동일한 크기의 피처에서 증착된 약 32 Å 두께의 W 플래시 층은 불연속적인 WN 증착을 발생시킨다. 또한, 증착 사이클들의 수 및 W 플래시 층 두께를 제한함으로써, 피처의 유전체 표면들 상의 증착이 방지되거나 제한될 수 있다. 일부 실시예들에서, 5 Å 내지 30 Å의 W 플래시 층이 용인할 수 있게 낮은 저항률 및 연속적인 WN 성장을 발생시킨다.
W 플래시 층의 두께에 대한 엄격한 제어를 유지하기 위해, PNL 프로세스 또는 ALD 프로세스와 같은 표면-매개 (surface-mediated) 프로세스가 사용된다. 텅스텐-함유 전구체의 펄스 및 환원제의 펄스가 기판을 하우징하는 챔버 내로 순차적으로 도입된다. 일부 실시예들에서, 보란이 아닌 실란이 환원제로서 사용된다. SiH4를 사용하여 SiGe 층들 상에 증착된 W 플래시 층들은 환원제로서 B2H6를 사용하여 증착된 W 플래시 층보들다 낮은 저항률 콘택트를 발생시킨다는 것을 알게 되었다.
도 4는 2 k Å SiGe 상에 증착된 세 개의 블랭킷 막들 스택들에 대한 다양한 두께들의 저항률을 도시한다. 스택 A는 7 사이클의 WF6/SiH4를 사용하여 증착된 W 플래시 층 및 WF6/B2H6/NH3 사이클들을 사용하여 증착된 WN 층을 포함한다. 스택 B는 7 사이클의 WF6/SiH4를 사용하여 증착된 W 플래시 층 및 WF6/B2H6/NH3 사이클들을 사용하여 증착된 WN 층을 포함한다. A 프로세스 및 B 프로세스에서 WN 층들에 대한 프로세스 조건들은 상이하다. 스택 C는 W 플래시 층을 포함하지 않고, 스택 A의 WN 층을 증착하기 위해 사용된 것과 동일한 프로세스를 사용하여 증착된 WN 층만을 갖는다.
화살표들은 70 Å 내지 90 Å에서 플래시 층들을 포함하는 막 스택들과 플래시 층들이 없는 막 스택을 비교하는 것을 나타낸다. 70 Å에서, W 플래시 막은 약 40 ％의 저항률 감소를 발생시킨다; 그리고 90 Å에서, W 플래시 막은 약 15 ％의 저항률 감소를 발생시킨다.
텅스텐-함유 층의 증착 전에 SiGe 층의 처리: SiGe 층을 N2와 같은, 질소-함유 가스에 노출시킴으로써, 매우 박형 나이트라이드 층이 형성될 수 있다. 다른 질소-함유 가스들, 예컨대 NH3 또는 N2H2가 사용될 수도 있다. 산소-함유 가스들은 실리콘 옥사이드들과 같은 옥사이드들의 형성을 야기할 수 있기 때문에 회피될 수도 있다. 옥사이드들이 또한 불소 확산으로부터 SiGe 층을 보호할 수 있지만, 옥사이드들은 보다 높은 저항률 막들을 야기할 수 있다.
질소 전처리는 또한 산소 침투를 방지할 수도 있다. 분위기로부터 산소는 SiGe를 침범할 수도 있고 보다 높은 저항률을 발생시킨다. 예를 들어, 불소는 SiGe 층을 에칭할 수도 있고, 이는 W 침투를 허용한다. W는 이어서 SiGe 층에 침투한 산소 (O) 에 의해 산화될 수도 있고, 이는 보다 높은 저항률을 발생시킨다.
표 1은 이하의 세 개의 프로세스들의 각각에 대한 비교 결과들을 도시한다:
프로세스 1 - 전처리 없음, W 플래시 층 없음, WN 층
프로세스 2 - 전처리 없음, WF6/SiH4-증착된 W 플래시 층, WN 층; 및
프로세스 3 - N2 플라즈마 전처리, WF6/SiH4-증착된 W 플래시 층, WN 층.
SiGe 침범은 TEM 이미지들 및 EELS (Electron Energy Loss Spectroscopy) 로부터 관찰되고, SIMS (Secondary Ion Mass Spectrometry) 는 아래에 놓인 SiGe 층의 F 및 O 농도를 분석하기 위해 사용된다.
표 1의 결과들은 전처리가 저 저항률 및 저 불순물들에 중요하다는 것을 도시한다.
W 플래시 층 및 WN의 증착 동안 고 WF 6 :환원제 비: WN 배리어 층 증착 프로세스에서 (웨이퍼 표면에 도달하는 총 분자들의 관점에서) 높은 WF6:환원제 비를 사용함으로써, SiGe 침범은 감소될 수 있다. 이것이 발생하는 메커니즘은 환원제가 흡착되는 표면 상의 사이트들 (sites) 의 수를 감소시킴으로써, 따라서 WF6이 반응할 사이트들의 수를 감소시킨다. 따라서, 증착 챔버에 보다 많은 불소 종이 있지만, 보다 적은 불소 종이 표면 근처에서 반응할 것이다. 일부 실시예들에서, 환원제는 불활성 가스로 희석될 수도 있다.
표 2는 SiGe 층에서 피처 형태의 WN 증착에서 다양한 WF6:B2H6 비들의 SiGe 침범 결과들을 도시한다.
SiGe 층들의 무결성은 TEM (Transmission Electron Microscope) 이미지들로부터 결정된다. 2:1보다 큰 WF6:B2H6 비들이 SiGe 침범을 감소시키거나 방지하도록 사용될 수도 있다. 일부 실시예들에서, WF6:B2H6 비는 2.5:1보다 크거나 3:1보다 크다.
WF6:B2H6 비는 반응에 사용할 수 있는 기판이 노출되는 분자들의 비를 지칭한다. 다음으로부터 계산될 수도 있다:
라인 충전들은 가압된 분포들이고 도 6을 참조하여 아래에서 추가로 설명된다. 도즈 시간은 도즈 (또한 펄스로 지칭됨) 가 지속되는 시간의 양을 지칭한다. 상기 값들은 B2H6에 의해 환원된 WF6에 대해 주어지지만, WF6의 SiH4 환원에 대해 유사한 효과가 관찰된다. 따라서, WF6:SiH4 비들은 2:1보다 크고, 2.5:1보다 크거나 3:1보다 크다.
적절한 비들은 또한 다른 할로겐화된 W-함유 전구체들 및/또는 다른 환원제들에 대해 반응 화학량론들 (stoichiometries) 을 고려하여 계산될 수도 있다.
WN 표면의 디할로겐화: 이것은 방출되는 화합물들 (예를 들어, HF) 을 형성하기 위해 확산된 할로겐들과 반응하는 H 라디칼들을 수반한다. 일부 실시예들에서, 플라즈마는 H2 및 아르곤 (Ar) 과 같은 불활성 가스로부터 생성된다. 표면의 Ar 충격 (bombardment) 은 WN 표면 상에 흡착되는 할로겐들을 탈착함으로써 디할로겐화를 용이하게 할 수도 있다. 플라즈마 강도는 불소 불순물들의 양으로 튜닝될 수도 있다. 일부 프로세스들의 경우, 약한 플라즈마가 바이어스가 인가되지 않은 기판에서 불소를 제거하는 데 효과적이다. 일부 실시예들에서, 상당한 양의 불소가 존재하면 인가된 기판 바이어스를 포함하는 보다 침범적인 프로세스가 사용될 수도 있다. 일부 실시예들에서, 리모트 ICP 플라즈마 소스가 플라즈마를 생성하기 위해 사용된다.
본 명세서에 개시된 방법들은 박층들의 증착 및 피처 충진을 위해 PNL 및 CVD 프로세스들을 수반한다. 텅스텐-함유 막들의 증착의 추가 상세들이 이하에 주어진다. 일부 구현예들에서, 본 명세서에 기술된 방법들은 벌크 층의 증착 전에 텅스텐 핵생성 층의 증착을 수반한다. 상기 언급된 바와 같이, 핵생성 층은 통상적으로 그 위에 벌크 텅스텐-함유 재료의 후속 증착을 용이하게 하는 박형 컨포멀한 층이다. 다양한 구현예들에 따르면, 핵생성 층은 피처의 임의의 충진 전에, 그리고/또는 피처의 충진 동안 후속 지점들에 증착될 수도 있다.
특정한 구현예들에서, 핵생성 층 및 다른 층들은 PNL 기법들을 사용하여 증착된다. PNL 기법에서, 환원제의 펄스들, 선택 가능한 퍼지 가스들, 및 텅스텐-함유 전구체는 순차적으로 반응 챔버로 주입되고 반응 챔버로부터 퍼지된다. 프로세스는 목표된 두께가 달성될 때까지 순환적인 방식으로 반복된다. PNL은 ALD (Atomic Layer Deposition) 기법들을 포함하여, 반도체 기판 상에서 반응을 위해 반응물질들을 순차적으로 첨가하는 임의의 순환적 프로세스를 폭넓게 구현한다. 텅스텐 핵생성 층들을 증착하기 위한 PNL 기법들은 미국 특허 번호 제 6,635,965 호; 제 7,005,372 호; 제 7,141,494 호; 제 7,589,017 호, 제 7,772,114 호, 제 7,955,972 호 및 제 8,058,170 호, 그리고 미국 특허 공개 번호 제 2010-0267235 호에 기술되고, 모두 전체가 참조로서 본 명세서에 인용된다. 핵생성 층 두께는 벌크 증착의 목표된 품질뿐만 아니라 핵생성 층 증착 방법에 종속될 수 있다. 일반적으로, 핵생성 층 두께는 높은 품질, 균일한 벌크 증착을 지지하기 충분하다. 예들은 10 Å 내지 100 Å의 범위일 수도 있다.
특정한 구현예들에서, 벌크 텅스텐은 핵생성 층의 사용 없이 피처에 바로 증착될 수도 있다. 예를 들어, 일부 구현예들에서, 피처 표면 및/또는 이미 증착된 하층은 벌크 텅스텐 증착을 지지한다. 일부 구현예들에서, 핵생성 층을 사용하지 않는 벌크 텅스텐 증착 프로세스가 수행될 수도 있다. 본 명세서에 참조로서 인용된, 2012년 7월 27일에 출원된 미국 특허 출원 번호 제 13/560,688 호는, 예를 들어 핵생성 층이 없는 텅스텐 벌크 층의 증착을 기술한다.
다양한 구현예들에서, 텅스텐 핵생성 층 증착은 텅스텐 헥사플루오라이드 (WF6) 또는 텅스텐 헥사클로라이드 (WCl6) 와 같은 텅스텐-함유 전구체로의 노출을 수반할 수 있다.
환원제들의 예들은 디보란 (B2H6) 및 다른 보란들을 포함하는 붕소-함유 환원제들, 실란 (SiH4) 및 다른 실란들을 포함하는 실리콘-함유 환원제들, 하이드라진들 및 게르만을 포함할 수 있다. 일부 구현예들에서, 텅스텐-함유 전구체들의 펄스들은 하나 이상의 환원제들, 예를 들어 S/W/S/W/B/W, 등의 펄스들과 교번될 수 있고, W는 텅스텐-함유 전구체를 나타내고, S는 실리콘-함유 전구체를 나타내며, B는 붕소-함유 전구체를 나타낸다.
다양한 구현예들에 따라, 수소는 백그라운드에서 흐를 (run) 수도 있고 흐르지 않을 수도 있다. 또한, 일부 실시예들에서, 텅스텐 핵생성 층의 증착은 텅스텐 벌크 증착 전에 하나 이상의 처리 동작들이 이어질 수도 있다. 보다 낮은 저항률을 위해 텅스텐 핵생성 층을 처리하는 것은 예를 들어 미국 특허 번호 제 7,772,114 호 및 제 8,058,170 호 및 미국 특허 공보 번호 제 2010-0267235 호에 기술되었고, 본 명세서에 참조로서 인용된다.
본 명세서에 기술된 WN 층들의 증착은 또한 PNL에 의해 수행될 수도 있다. 이러한 프로세스들은 텅스텐-함유 전구체, 환원제, 및 질화제의 펄스들을 포함한다. 적합한 질화제들의 예들은 NH3 및 N2H4를 포함한다.
많은 구현예들에서, 텅스텐 벌크 증착은 피처 내에 벌크 충진 층을 증착하기 위해 환원제 및 텅스텐-함유 전구체가 증착 챔버 내로 흐르는 CVD 프로세스에 의해 발생할 수 있다. 불활성 캐리어 가스가 하나 이상의 반응물질 스트림들을 전달하도록 사용될 수도 있고, 이는 미리 혼합되거나 혼합되지 않을 수도 있다. PNL 프로세스 또는 ALD 프로세스와 달리, 이 동작은 일반적으로 목표된 양이 증착될 때까지 반응물질들을 연속적으로 흘리는 것을 수반한다. 특정 구현예들에서, CVD 동작은 연속적이고 동시적인 반응물질들의 플로우의 복수의 기간들이 방향 전환된 하나 이상의 반응물질 플로우들의 기간들에 의해 분리된, 복수의 단계들로 발생할 수도 있다.
WF6, WCl6, 및 W(CO)6을 포함하지만, 이에 제한되지는 않는 다양한 텅스텐-함유 가스들이 텅스텐-함유 전구체로서 사용될 수 있다. 특정한 구현예들에서, 텅스텐-함유 전구체는 WF6와 같은 할로겐-함유 화합물이다. 특정한 구현예들에서, 환원제는 수소 가스이지만, 실란 (SiH4), 디실란 (Si2H6), 하이드라진 (N2H4), 디보란 (B2H6) 및 게르만 (GeH4) 을 포함하는 다른 환원제들이 사용될 수도 있다. 많은 구현예들에서, 수소 가스는 CVD 프로세스에서 환원제로서 사용된다. 일부 다른 구현예들에서, 벌크 텅스텐 층을 형성하기 위해 분해될 수 있는 텅스텐 전구체가 사용될 수 있다. 벌크 증착은 또한 ALD 프로세스들을 포함하는 다른 유형들의 프로세스들을 사용하여 발생할 수도 있다.
온도들의 예들은 200 ℃ 내지 500 ℃의 범위일 수도 있다. 다양한 구현예들에 따라, 본 명세서에 기술된 임의의 CVD W 동작들은, 예를 들어 약 250 ℃ 내지 350 ℃ 또는 약 300 ℃에서 낮은 온도 CVD W 충진을 채용할 수 있다.
특정한 피처 프로파일이 달성되고 그리고/또는 특정한 양의 텅스텐이 증착될 때까지 다양한 구현예들에 따라 증착이 진행될 수도 있다. 일부 구현예들에서, 증착 시간 및 다른 관련 파라미터들은 모델링 및/또는 시행 착오에 의해 결정될 수도 있다. 일부 구현예들에서, 프로세스 챔버는 증착 동작의 엔드-포인트 (end-point) 검출을 위한 인-시츄 계측 측정들을 수행하기 위해 다양한 센서들을 구비할 수도 있다. 인-시츄 계측의 예들은 증착된 막들의 두께를 결정하기 위한 광학 현미경 관찰 (optical microscopy) 및 XRF (X-Ray Fluorescence) 를 포함한다.
본 명세서에 기술된 텅스텐 막들은 사용된 특정한 전구체들 및 프로세스들에 따라, 질소, 탄소, 산소, 붕소, 인, 황, 실리콘, 게르마늄 등과 같은 약간의 다른 화합물들, 도펀트들 및/또는 불순물들을 포함할 수도 있는 것을 이해해야 한다. 막 내 20 ％ 내지 100 ％ (원자) 텅스텐의 범위일 수도 있다. 많은 구현예들에서, 막들은 적어도 50 ％ (원자) 텅스텐, 또는 심지어 적어도 약 60 ％, 75 ％, 90 ％, 또는 99 ％ (원자) 텅스텐을 갖는 텅스텐-풍부이다. 일부 구현예들에서, 막들은 금속 또는 원소 텅스텐 (W) 및 텅스텐 카바이드 (WC), 텅스텐 나이트라이드 (WN), 등과 같은 다른 텅스텐-함유 화합물들의 혼합물일 수도 있다.
피처 내부 재료의 분배는 피처의 단차 커버리지에 따라 특징지어질 수도 있다. 단차 커버리지는 피처 내부 재료의 두께를 개구부 근처 재료의 두께로 나눈, 두 두께들의 비이다. 피처 충진의 경우, 높은 단차 커버리지가 바람직할 수 있다.
장치
임의의 적합한 챔버가 개시된 실시예들을 구현하기 위해 사용될 수도 있다. 예시적인 증착 장치들은, 예를 들어, 캘리포니아 주 프레몬트의 Lam Research 사로부터 입수 가능한 ALTUS® 및 ALTUS® Max, 또는 임의의 다양한 다른 상업적으로 입수 가능한 프로세싱 시스템들인 다양한 시스템들을 포함한다. 프로세스는 복수의 증착 스테이션들 상에서 동시에 수행될 수 있다.
도 5는 본 발명의 실시예들에 따른 증착 프로세스들을 수행하기에 적합한 프로세싱 시스템의 블록도이다. 시스템 (500) 은 이송 모듈 (503) 을 포함한다. 이송 모듈 (503) 은 기판들이 다양한 반응기 모듈들 사이에서 이동될 때 프로세싱되는 기판들의 오염 위험을 최소화하기 위해 깨끗하고 가압된 분위기를 제공한다. 이송 모듈 (503) 에는 본 발명의 실시예들에 따른 CVD 증착뿐만 아니라 PNL 증착을 수행할 수 있는 멀티-스테이션 반응기 (509) 가 장착된다. 챔버 (509) 는 이들 동작들을 순차적으로 수행할 수도 있는 복수의 스테이션들 (511, 513, 515, 및 517) 을 포함할 수도 있다. 예를 들어, 챔버 (509) 는 스테이션들 (511 및 513)이 W 플래시 층 및 WN 층의 PNL 증착을 수행하고, 스테이션들 (513 및 515) 이 CVD를 수행하도록 구성될 수 있다. 증착 스테이션 각각은 가열된 웨이퍼 페데스탈 (pedestal) 및 샤워헤드, 확산 플레이트 또는 다른 가스 유입구를 포함할 수도 있다.
또한 이송 모듈 (503) 에는 플라즈마 사전 세정 또는 화학적 (비-플라즈마) 사전 세정을 수행할 수 있는 하나 이상의 단일 스테이션 또는 멀티-스테이션 모듈들 (507) 이 장착될 수도 있다. 본 명세서에 기술된 실시예들에서 하나 이상의 모듈들 (507) 은 상기 기술된 플라즈마 전처리 및 플라즈마 후처리들을 수행하기 위해 사용될 수도 있다.
시스템 (500) 은 또한 웨이퍼들이 프로세싱 전 그리고 후에 저장되는 하나 이상 (이 경우 2 개) 의 웨이퍼 소스 모듈들 (501) 을 포함한다. 대기 이송 챔버 (519) 의 대기 로봇 (미도시) 은 먼저 소스 모듈들 (501) 로부터 로드 록들 (521) 로 웨이퍼들을 제거한다. 이송 모듈 (503) 의 웨이퍼 이송 디바이스 (일반적으로 로봇 암 유닛) 는 웨이퍼들을 로드 록들 (521) 에서 이송 모듈 (503) 에 장착된 모듈들로 그리고 모듈들 사이로 이동시킨다.
특정한 실시예들에서, 시스템 제어기 (529) 는 증착 동안 프로세스 상태들을 제어하기 위해 채용된다. 제어기는 통상적으로 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이다. 프로세서는 CPU 또는 컴퓨터, 아날로그 및/또는 디지털 입력/출력 연결부들, 스텝퍼 (stepper) 모터 제어기 보드들, 등을 포함할 수도 있다.
일부 구현예들에서, 제어기는, 상기 기술된 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 전에, 프로세싱 동안에 그리고 프로세싱 후에 그들의 동작을 제어하기 위해 전자장치들에 통합될 수도 있다. 전자장치들은 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부분들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 제어기는, 프로세싱 요건들 및/또는 시스템의 유형에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴들 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드 포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSPs), ASICs (application specific integrated circuits) 으로서 규정되는 칩들, 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안에 수행될 프로세싱 단계들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성된 툴의 유형 및 수행될 프로세스의 유형에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상기 기술된 바와 같이, 제어기는 예컨대 본 명세서에 기술된 프로세스들 및 제어들과 같은, 공동의 목적을 향해 함께 네트워킹되고 작동하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산된 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, 원격으로 위치한 (예컨대 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (Physical Vapor Deposition) 챔버 또는 모듈, CVD (Chemical Vapor Deposition) 챔버 또는 모듈, ALD (Atomic Layer Deposition) 챔버 또는 모듈, ALE (Atomic Layer Etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제작 및/또는 제조 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터 그리고 툴 위치들 및/또는 로드 포트들로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
제어기는 증착 장치의 모든 액티비티들을 제어할 수도 있다. 시스템 제어기는 타이밍, 가스들의 혼합물, 챔버 압력, 챔버 온도, 웨이퍼 온도, 사용된다면 무선 주파수 (RF) 전력 레벨들, 웨이퍼 척 또는 페데스탈 위치, 및 특정한 프로세스의 다른 파라미터들을 제어하기 위한 인스트럭션들의 설정들을 포함하는 시스템 제어 소프트웨어를 실행한다. 제어기와 연관된 메모리 디바이스들에 저장된 다른 컴퓨터 프로그램들이 일부 실시예들에서 채용될 수도 있다.
통상적으로 제어기와 연관된 사용자 인터페이스가 있을 것이다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 상태들의 그래픽 소프트웨어 디스플레이들, 그리고 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들, 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
시스템 제어 로직 (logic) 은 임의의 적합한 방식으로 구성될 수도 있다. 일반적으로, 로직은 하드웨어 및/또는 소프트웨어로 설계되거나 구성될 수 있다. 구동 회로를 제어하기 위한 인스트럭션들은 하드 코딩되거나 소프트웨어로서 제공될 수도 있다. 인스트럭션들은 "프로그래밍" 에 의해 제공될 수도 있다. 이러한 프로그래밍은 디지털 신호 프로세서들에서 하드 코딩된 로직, ASICs (Applications Specific Integrated Circuits), 및 하드웨어로 구현된 특정한 알고리즘들을 갖는 다른 디바이스들을 포함하는 임의의 형태의 로직을 포함하는 것으로 이해된다. 프로그래밍은 또한 범용 프로세서에서 실행될 수도 있는 소프트웨어 또는 펌웨어 인스트럭션들을 포함하는 것으로 이해된다. 시스템 제어 소프트웨어는 임의의 적합한 컴퓨터 판독 가능한 프로그래밍 언어로 코딩될 수도 있다. 대안적으로, 제어 로직은 제어기에 하드 코딩될 수도 있다. ASICs (Applications Specific Integrated Circuits), PLDs (Programmable Logic Devices) (예를 들어, field-programmable gate arrays, 또는 FPGAs) 등이 이들 목적들을 위해 사용될 수도 있다. 이하의 논의에서, "소프트웨어" 또는 "코드" 가 사용될 때마다, 기능적으로 비슷한 하드 코딩된 로직이 대신 사용될 수도 있다.
프로세스 시퀀스에서 증착 및 다른 프로세스들을 제어하기 위한 컴퓨터 프로그램 코드는 임의의 통상적인 컴퓨터 판독 가능 프로그래밍 언어로 작성될 수 있다: 예를 들어, 어셈블리 언어, C, C++, Pascal, Fortran 또는 다른 언어들. 컴파일링된 객체 코드 또는 스크립트는 프로그램에서 식별된 작업들을 수행하기 위해 프로세서에 의해 실행된다.
제어기 파라미터들은, 예를 들어 프로세스 가스 조성 및 플로우 레이트들, 온도, 압력, RF 전력 레벨들 및 낮은 주파수 RF 주파수와 같은 플라즈마 조건들, 냉각 가스 압력, 및 챔버 벽 온도와 같은 프로세스 조건들에 관한 것이다. 이들 파라미터들은 레시피의 형태로 사용자들에게 제공되고, 사용자 인터페이스를 활용하여 입력될 수도 있다.
프로세스를 모니터링하기 위한 신호들은 시스템 제어기의 아날로그 및/또는 디지털 입력 연결부들에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 증착 장치의 아날로그 출력 연결부 및 디지털 출력 연결부에 출력된다.
시스템 소프트웨어는 많은 상이한 방식들로 설계되거나 구성될 수도 있다. 예를 들어, 다양한 챔버 컴포넌트 서브루틴들 (subroutines) 또는 제어 객체들은 본 발명의 증착 프로세스들을 수행하기 위해 필요한 챔버 컴포넌트들의 동작을 제어하도록 작성될 수도 있다. 이러한 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 코드, 프로세스 가스 제어 코드, 압력 제어 코드, 가열기 제어 코드, 및 플라즈마 제어 코드를 포함한다.
기판 포지셔닝 프로그램은 기판을 페데스탈 또는 척에 로딩하고, 기판과 가스 유입구 및/또는 타겟 (target) 과 같은 챔버의 다른 부분들 사이의 간격을 제어하기 위해 사용되는 챔버 컴포넌트들을 제어하기 위한 프로그램 코드를 포함할 수도 있다. 프로세스 가스 제어 프로그램은 가스 조성 및 플로우 레이트들, 그리고 선택 가능하게 챔버 내의 압력을 안정화시키기 위해 증착 전에 챔버 내로 가스를 흘리기 위한 코드를 포함할 수도 있다. 압력 제어 프로그램은, 예를 들어 챔버의 배기 시스템에서 쓰로틀 (throttle) 밸브를 조절함으로써 챔버 내 압력을 제어하기 위한 코드를 포함할 수도 있다. 가열기 제어 프로그램은 기판을 가열하기 위해 사용되는 가열 유닛으로 전류를 제어하기 위한 코드를 포함할 수도 있다. 대안적으로, 가열기 제어 프로그램은 헬륨과 같은 열 전달 가스의 웨이퍼 척으로의 전달을 제어할 수도 있다.
증착 동안 모니터링될 수도 있는 챔버 센서들의 예들은 질량 유량 제어기들, 마노미터들 (manometers) 과 같은 압력 센서들, 및 페데스탈 또는 척에 위치된 써모커플들 (thermocouples) 을 포함한다. 적절하게 프로그래밍된 피드백 및 제어 알고리즘들이 목표된 프로세스 조건들을 유지하기 위해 이들 센서들로부터 데이터로 사용될 수도 있다. 전술한 것은 단일 챔버 또는 멀티-챔버 반도체 프로세싱 툴에서 본 발명의 실시예들의 구현예를 기술한다.
장치는 도 6에서 개략적으로 도시된 다양한 가스 분배 라인들에 라인 충전들을 제공하는 가스 매니폴드 시스템을 포함할 수도 있다. 매니폴드 (604) 는 텅스텐-함유 전구체 가스의 소스 (미도시) 로부터 입력부 (602) 를 갖고, 매니폴드 (611) 는 실란, 디보란 또는 다른 환원 가스의 소스 (미도시) 로부터 입력부 (609) 를 가지며, 매니폴드 (621) 는 질화제의 소스 (미도시) 로부터 입력부 (619) 를 갖는다. 매니폴드들 (604, 611, 및 621) 은 각각 밸브로 연결된 분배 라인들 (605, 613, 및 625) 을 통해 증착 챔버에 텅스텐-함유 전구체 가스, 환원 가스, 및 질화제를 제공한다. 다양한 밸브들은 라인 충전을 제공하기 위해, 즉 분배 라인들을 가압하기 위해 개방되거나 폐쇄된다. 예를 들어, 분배 라인 (605) 을 가압하기 위해, 밸브 (606) 는 진공으로 폐쇄되고 밸브 (608) 는 폐쇄된다. 시간의 적합한 증가 후, 밸브 (608) 가 개방되고 텅스텐-함유 전구체 가스가 챔버로 전달된다. 가스의 전달을 위한 적절한 시간 후, 밸브 (608) 는 폐쇄된다. 챔버는 이어서 밸브 (606) 를 진공으로 개방함으로써 진공으로 퍼지될 수 있다.
유사한 프로세스들이 환원 가스 및 질화제를 전달하기 위해 사용된다. 예를 들어, 환원 가스를 도입하기 위해, 분배 라인 (613) 은 밸브 (615) 를 폐쇄하고 밸브 (617) 를 진공으로 폐쇄함으로써 충전된다. 밸브 (615) 의 개방은 환원 가스의 챔버로의 전달을 허용한다. 유사하게, 질화제를 도입하기 위해, 분배 라인 (625) 은 밸브 (627) 를 폐쇄하고 밸브 (623) 를 진공으로 폐쇄함으로써 충전된다. 밸브 (627) 의 개방은 암모니아 또는 다른 질화제의 챔버로의 전달을 허용한다. 라인 충전들을 위해 허용된 시간의 양은 가스의 최초 전달의 양 및 타이밍을 변화시킨다. 적합한 라인 충전 시간들의 일부 예들이 이하에 제시된다.
도 6은 또한 밸브들 (606, 617 및 623) 이 각각 시스템을 퍼지하기 위해 개방될 수 있는 진공 펌프들을 도시한다. 다양한 분배 라인들을 통한 가스의 공급은 플로우 레이트들, 플로우의 지속기간, 및 프로세스들의 시퀀싱 (sequencing) 으로 프로그래밍된 마이크로프로세서, 디지털 신호 프로세서 등에 의해 제어되는, 질량 유량 제어기와 같은 제어기에 의해 제어된다.
프로세스가 붕소-함유 환원제 및 실란 환원제 모두를 채용하면, 환원제를 위한 두 개의 하위시스템들이 있을 수도 있다: 하나는 붕소-함유 환원제를 위한 것이고 또 다른 하나는 실란을 위한 것이다.
상기 기술된 PNL 프로세스들은 PNL-W 또는 PNL-WN 증착 동안 반도체 기판에 시약의 펄스들을 공급하는 밸브들 및 질량 유량 제어기들 (MFCs) 의 정확한 타이밍을 요구할 수도 있는 것을 주목한다. 이를 가능하게 하는 한 가지 방법에서, 밸브 및 MFC 명령들은 PNL 증착 시퀀스의 전부 또는 일부에 대한 모든 시간-임계적 (time-critical) 명령들에 대한 인스트럭션들을 포함하는 정보의 별개의 패킷들로 임베딩된 (embedded) 디지털 입력-출력 컨트롤러들 (IOC) 에 전달된다. Lam Research의 ALTUS 시스템들은 적어도 하나의 IOC 시퀀스를 제공한다. IOC들은 장치의 다양한 지점들에 물리적으로 위치될 수 있다; 예를 들어, 프로세스 모듈 내 또는 프로세스 모듈로부터 약간 떨어져 있는 독립형 (stand-alone) 전력 랙 (rack) 상이다. 통상적으로 모듈 각각에 복수의 IOC들이 있다 (예를 들어, 모듈 당 3 개). 시퀀스에 포함된 실제 인스트럭션들에 관하여, 밸브들을 제어하고 및 MFC들에 대한 (모든 캐리어들 및 반응물질 가스들에 대한) 플로우를 설정하기 위한 모든 명령들이 단일 IOC 시퀀스에 포함될 수도 있다. 이는 모든 디바이스들의 타이밍이 절대적인 시점에서 그리고 또한 서로에 관해 엄격하게 제어되는 것을 보장한다. 통상적으로 임의의 주어진 시간에서 실행되는 복수의 IOC 시퀀스들이 있다. 이는, 말하자면 PNL이 스테이션 1 또는 스테이션 2에서 PNL-WN을 증착하기 위해 필요한 모든 하드웨어 컴포넌트들을 위해 모든 타이밍이 제어된 스테이션 1 또는 스테이션 2에서 실행되는 것을 허용한다. 제 2 시퀀스가 동일한 모듈의 다른 증착 스테이션들에서 CVD-W를 증착하기 위해 동시에 실행될 수도 있다. 스테이션 3 또는 스테이션 4에 시약들의 전달을 제어하는 디바이스들의 상대적 타이밍은 이 그룹의 디바이스들에서 중요하지만, 스테이션 1 또는 스테이션 2에서 PNL 프로세스의 상대적 타이밍은 스테이션 3 또는 스테이션 4에서 CVD의 상대적 타이밍으로부터 오프셋될 (offset) 수 있다. IOC가 정보를 패킷화된 (packetized) 시퀀스로 변환하고, MFC 또는 밸브들을 제어하는 공압 (pneumatic) 솔레노이드 뱅크들에 직접 디지털 또는 아날로그 명령 신호들을 전달한다.
일례에서, 양호한 응답 및 반복성을 달성하기 위해, 질화제 플로우는 먼저 질화제 MFC (Mass Flow Controller) 를 통한 플로우를 가능하게 하고, 증착 챔버 내로 질화제를 도입하기 전 플로우를 안정화시키기 위해 프로세스 진공 펌프로 플로우를 방향전환시킴으로써 도입될 수도 있다. 질화제 플로우를 안정화시키기 위해, 유출구 밸브 (627) 는 전환 밸브 (623) 가 개방될 동안 폐쇄된다. 매니폴드 시스템은 이어서 프로세스 유출구 밸브 (627) 가 약 0.10 초 내지 3 초 동안 폐쇄되는 것과 함께 전환 밸브 (623) 를 폐쇄함으로써 질화제의 제어된 최초 버스트 (burst) 를 보장하도록 전달 라인 (625) 을 가압한다. 다음으로, 시스템은 증착 동안 질화제를 프로세스 챔버로 전달하기 위해 전환 밸브가 폐쇄된 채 유출구 밸브 (627) 를 증착 챔버로 개방한다. 밸브 타이밍은 상기 기술된 바와 같이 임베딩된 입력-출력 제어기 명령 시퀀스를 사용하여 제어될 수 있다. 상기 프로세스는 PNL 또는 CVD를 사용하는 텅스텐-함유 핵생성 층들 및 벌크 층들의 증착에 적용될 수도 있다.
붕소-함유 가스 (예를 들어, 디보란) 를 챔버로 전달하기 위한 일 매니폴드 시스템 시퀀스는 이하의 동작들을 수반한다. 먼저, 시스템은 MFC 또는 다른 플로우 제어 디바이스가 안정화되는 시간 기간 동안 진공 펌프로 디보란-캐리어 가스 혼합물을 전환한다. 일례에서, 이는 질소 캐리어 가스 내 체적으로 5 ％의 디보란 혼합물을 사용하여 약 0.5 초 내지 5 초 동안 행해진다. 다음으로 시스템은 전환 밸브 및 증착 챔버로의 유출구 모두를 폐쇄시킴으로써 디보란 전달 매니폴드를 가압한다. 일 구현예에서, 이는 약 0.1 초 내지 5 초의 시간 기간 동안 행해진다. 이는 증착 챔버로의 유출구가 개방될 때 시약의 최초 버스트를 생성한다. 일 구현예에서, 유출구 밸브는 약 0.1 초 내지 10 초의 기간 동안 개방된다. 이는 이어서 적합한 캐리어 가스를 사용하여 챔버로부터 디보란의 퍼징이 이어진다.
텅스텐-함유 가스의 펄스가 다음과 같이 생성될 수도 있다. 처음에, 시스템은 MFC 또는 다른 플로우-제어 디바이스가 안정화되는 시간 기간 동안 진공 펌프로 WF6을 전환한다. 이는 일례에서 약 0.5 초 내지 5 초의 기간 동안 행해질 수도 있다. 다음으로, 시스템은 전환 유출구 (606) 및 증착 챔버로의 유출구 (608) 모두를 폐쇄시킴으로써 텅스텐 가스 전달 매니폴드를 가압한다. 이는 예를 들어, 증착 챔버로의 유출구가 개방될 때 시약의 최초 버스트를 생성하기 위해 약 0.1 초 내지 5 초의 기간 동안 행해질 수도 있다. 이는 일례에서 약 0.1 초 내지 10 초 동안 유출구 밸브 (608) 를 개방함으로써 달성된다. 이후에, 텅스텐-함유 가스는 적합한 퍼지 가스를 사용하여 증착 챔버로부터 퍼지된다.
실란 또는 다른 환원 가스의 펄스된 플로우는 전환 밸브 (617) 및 유출구 밸브 (615) 를 제어함으로써 유사한 방식으로 구현될 수도 있다. 전환, 라인 가압, 및 플로우 단계들은 텅스텐-함유 가스 예에 대해 상기 제시된 바와 같이 타이밍될 (timed) 수도 있다. 약 0.1 초 내지 10 초의 기간 동안 환원 가스를 펄싱한 후, 유출구 밸브 (615) 는 폐쇄되고 퍼지 가스는 챔버를 통해 흐른다.
전술한 것은 단일 챔버 또는 멀티-챔버 반도체 프로세싱 툴에서 개시된 실시예들의 구현예를 기술한다. 본 명세서에 기술된 장치 및 프로세스는, 예를 들어 반도체 디바이스들, 디스플레이들, LED들, 광전지 패널들, 등의 제작 또는 제조 동안 리소그래픽 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 이러한 툴들/프로세스들은 일반 제조 설비에서 함께 사용되거나 시행될 것이지만, 반드시 그런 것은 아니다. 막의 리소그래픽 패터닝은 통상적으로 이하의 단계들의 일부 또는 전부를 포함하고, 단계 각각은 다수의 가능한 툴들로 제공된다: (1) 스핀-온 (spin-on) 또는 스프레이-온 (spray-on) 툴을 사용하여 워크피스, 즉 기판 상에 포토레지스트를 도포하는 단계; (2) 핫 플레이트 또는 노 (furnace) 또는 UV 경화 툴을 사용하여 포토레지스트를 경화하는 단계; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시광 또는 UV 광 또는 x-레이 광에 포토레지스트를 노출하는 단계; (4) 습식 벤치와 같은 툴을 사용하여 선택적으로 레지스트를 제거하고 이에 따라 그것을 패터닝하도록 레지스트를 현상하는 단계; (5) 건식 또는 플라즈마 보조 에칭 툴을 사용함으로써 아래에 놓인 막 또는 워크피스 내로 레지스트 패턴을 전사하는 단계; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트리퍼 (stripper) 와 같은 툴을 사용하여 레지스트를 제거하는 단계.
결론
전술한 실시예들이 이해의 명확성의 목적들을 위해 다소 상세하게 기술되었지만, 첨부된 청구항들의 범위 내에서 특정한 변경들 및 수정들이 실시될 수도 있는 것이 분명할 것이다. 본 실시예들의 프로세스들, 시스템들, 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것에 유의해야 한다. 따라서, 본 실시예들은 예시적이고, 제한적이지 않은 것으로 간주될 것이며, 실시예들은 본 명세서에 주어진 세부사항들에 한정되지 않을 것이다.

Claims (15)

  1. 기판 상에 피처를 제공하는 단계; -상기 피처는 SiGe 표면을 포함하는-
    상기 SiGe 표면을 처리하기 위해 상기 SiGe 표면을 질소 라디칼들 (nitrogen radicals) 에 노출시키는 단계;
    상기 처리된 SiGe 표면 상에 텅스텐 (W) 층을 증착하는 단계; 및
    상기 피처에 컨포멀한 (conformal) 텅스텐 나이트라이드 (WN) 층을 증착하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    텅스텐 (W) 으로 상기 피처를 충진하는 단계를 더 포함하는, 방법.
  3. 제 1 항에 있어서,
    질소 라디칼들은 질소 (N2) 가스로부터 생성된 ICP (Inductively-Coupled Plasma) 에서 생성되는, 방법.
  4. 제 1 항에 있어서,
    상기 SiGe 표면 상에 나이트라이드 층을 형성하는 단계를 더 포함하는, 방법.
  5. 제 1 항에 있어서,
    상기 처리된 SiGe 표면 상에 상기 W 층을 증착하는 단계는 텅스텐 헥사플루오라이드 (WF6) 및 환원제의 교번하는 (alternating) 펄스들에 상기 기판을 노출시키는 단계를 포함하는, 방법.
  6. 제 5 항에 있어서,
    상기 환원제는 실란 (SiH4) 인, 방법.
  7. 제 5 항에 있어서,
    상기 처리된 SiGe 표면은 상기 WF6으로부터 상기 처리된 SiGe 표면 아래에 놓인 SiGe 내로 불소의 확산을 방지하는, 방법.
  8. 제 1 항에 있어서,
    상기 W 층은 5 Å 내지 30 Å 두께인, 방법.
  9. 제 1 항에 있어서,
    상기 WN 층을 증착하는 단계는 텅스텐 헥사플루오라이드 (WF6), 환원제, 및 질화제 (nitriding agent) 의 교번하는 펄스들에 상기 피처를 노출시키는 단계를 포함하는, 방법.
  10. 제 9 항에 있어서,
    상기 환원제는 디보란 (B2H6) 이고, 상기 질화제는 암모니아 (NH3) 인, 방법.
  11. 제 9 항에 있어서,
    상기 피처가 노출되는 환원제 분자들에 대한 상기 WF6의 비는 2:1보다 큰, 방법.
  12. 제 11 항에 있어서,
    상기 비는 2.5:1보다 큰, 방법.
  13. 제 1 항에 있어서,
    상기 WN 층을 디할로겐화 (dehalogenating) 하는 단계를 더 포함하는, 방법.
  14. 제 13 항에 있어서,
    상기 WN 층을 디할로겐화하는 단계는 수소 (H2) 및 아르곤 (Ar) 으로부터 생성된 플라즈마에 상기 WN 층을 노출시키는 단계를 포함하는, 방법.
  15. 제 1 항에 있어서,
    상기 W 층의 전체 또는 일부는 상기 SiGe 표면 상의 상기 W 층의 증착 동안 텅스텐 실리사이드 층으로 변환되는, 방법.
KR1020207002848A 2017-06-30 2018-06-28 텅스텐 나이트라이드 배리어 층 증착 KR102637315B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/640,068 US10199267B2 (en) 2017-06-30 2017-06-30 Tungsten nitride barrier layer deposition
US15/640,068 2017-06-30
PCT/US2018/040127 WO2019006192A1 (en) 2017-06-30 2018-06-28 TUNGSTEN NITRIDE BARRIER LAYER DEPOSITION

Publications (2)

Publication Number Publication Date
KR20200014939A KR20200014939A (ko) 2020-02-11
KR102637315B1 true KR102637315B1 (ko) 2024-02-15

Family

ID=64734459

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207002848A KR102637315B1 (ko) 2017-06-30 2018-06-28 텅스텐 나이트라이드 배리어 층 증착

Country Status (5)

Country Link
US (1) US10199267B2 (ko)
KR (1) KR102637315B1 (ko)
CN (1) CN109216205B (ko)
TW (1) TW201920748A (ko)
WO (1) WO2019006192A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113366144B (zh) 2019-01-28 2023-07-07 朗姆研究公司 金属膜的沉积
WO2023211927A1 (en) * 2022-04-28 2023-11-02 Lam Research Corporation Metal silicide contact formation

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060094238A1 (en) 2003-01-21 2006-05-04 Novellus Systems, Inc. Deposition of tungsten nitride
US20110059608A1 (en) 2009-09-09 2011-03-10 Novellus Systems, Inc. Method for improving adhesion of low resistivity tungsten/tungsten nitride layers
US20160233220A1 (en) 2015-02-11 2016-08-11 Lam Research Corporation Tungsten for wordline applications
US20160276217A1 (en) 2014-09-30 2016-09-22 International Business Machines Corporation Diffusion barrier layer formation

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI117944B (fi) 1999-10-15 2007-04-30 Asm Int Menetelmä siirtymämetallinitridiohutkalvojen kasvattamiseksi
US6861356B2 (en) * 1997-11-05 2005-03-01 Tokyo Electron Limited Method of forming a barrier film and method of forming wiring structure and electrodes of semiconductor device having a barrier film
US6099904A (en) 1997-12-02 2000-08-08 Applied Materials, Inc. Low resistivity W using B2 H6 nucleation step
US6720261B1 (en) 1999-06-02 2004-04-13 Agere Systems Inc. Method and system for eliminating extrusions in semiconductor vias
AU1208201A (en) 1999-10-15 2001-04-30 Asm America, Inc. Method for depositing nanolaminate thin films on sensitive surfaces
WO2001066832A2 (en) * 2000-03-07 2001-09-13 Asm America, Inc. Graded thin films
US7419903B2 (en) * 2000-03-07 2008-09-02 Asm International N.V. Thin films
JP2001358233A (ja) * 2000-06-15 2001-12-26 Hitachi Ltd 半導体集積回路装置および半導体集積回路装置の製造方法
US7964505B2 (en) * 2005-01-19 2011-06-21 Applied Materials, Inc. Atomic layer deposition of tungsten materials
US7732327B2 (en) * 2000-06-28 2010-06-08 Applied Materials, Inc. Vapor deposition of tungsten materials
US6551929B1 (en) 2000-06-28 2003-04-22 Applied Materials, Inc. Bifurcated deposition process for depositing refractory metal layers employing atomic layer deposition and chemical vapor deposition techniques
KR100343653B1 (ko) * 2000-09-22 2002-07-11 윤종용 금속 실리사이드층을 갖는 반도체 장치 및 그 제조방법
US7262125B2 (en) 2001-05-22 2007-08-28 Novellus Systems, Inc. Method of forming low-resistivity tungsten interconnects
US6635965B1 (en) 2001-05-22 2003-10-21 Novellus Systems, Inc. Method for producing ultra-thin tungsten layers with improved step coverage
US6919266B2 (en) * 2001-07-24 2005-07-19 Micron Technology, Inc. Copper technology for ULSI metallization
US20030029715A1 (en) 2001-07-25 2003-02-13 Applied Materials, Inc. An Apparatus For Annealing Substrates In Physical Vapor Deposition Systems
US6607976B2 (en) 2001-09-25 2003-08-19 Applied Materials, Inc. Copper interconnect barrier layer structure and formation method
TW589684B (en) 2001-10-10 2004-06-01 Applied Materials Inc Method for depositing refractory metal layers employing sequential deposition techniques
US6833161B2 (en) * 2002-02-26 2004-12-21 Applied Materials, Inc. Cyclical deposition of tungsten nitride for metal oxide gate electrode
US7071734B2 (en) * 2002-10-15 2006-07-04 Altera Corporation Programmable logic devices with silicon-germanium circuitry and associated methods
JP4275395B2 (ja) * 2002-12-11 2009-06-10 株式会社ルネサステクノロジ 半導体装置の製造方法
KR100583637B1 (ko) * 2003-08-19 2006-05-26 삼성전자주식회사 반도체 소자의 텅스텐 콘택 형성 방법 및 텅스텐 콘택형성 장비
US7754604B2 (en) 2003-08-26 2010-07-13 Novellus Systems, Inc. Reducing silicon attack and improving resistivity of tungsten nitride film
KR100540490B1 (ko) * 2003-12-29 2006-01-11 주식회사 하이닉스반도체 플러그이온주입을 포함하는 반도체소자의 콘택 형성 방법
KR100604089B1 (ko) * 2004-12-31 2006-07-24 주식회사 아이피에스 Ｉｎ-ｓｉｔｕ 박막증착방법
KR100665230B1 (ko) * 2005-10-24 2007-01-09 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
JP2007311540A (ja) * 2006-05-18 2007-11-29 Renesas Technology Corp 半導体装置の製造方法
JP5211503B2 (ja) * 2007-02-16 2013-06-12 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2009024252A (ja) * 2007-05-15 2009-02-05 Applied Materials Inc タングステン材料の原子層堆積法
JP5380794B2 (ja) * 2007-06-22 2014-01-08 富士通セミコンダクター株式会社 半導体装置の製造方法および半導体層の形成方法
US20090032949A1 (en) * 2007-08-02 2009-02-05 Micron Technology, Inc. Method of depositing Tungsten using plasma-treated tungsten nitride
US7745312B2 (en) * 2008-01-15 2010-06-29 Sandisk 3D, Llc Selective germanium deposition for pillar devices
US8058170B2 (en) * 2008-06-12 2011-11-15 Novellus Systems, Inc. Method for depositing thin tungsten film with low resistivity and robust micro-adhesion characteristics
JP2010147104A (ja) * 2008-12-16 2010-07-01 Toshiba Corp 半導体装置の製造方法
JP5550843B2 (ja) * 2009-03-19 2014-07-16 ラピスセミコンダクタ株式会社 半導体装置の製造方法
KR101149043B1 (ko) * 2009-10-30 2012-05-24 에스케이하이닉스 주식회사 매립형 비트라인을 구비하는 반도체 장치 및 그 제조방법
US8395156B2 (en) * 2009-11-24 2013-03-12 Semiconductor Energy Laboratory Co., Ltd. Display device
KR101907446B1 (ko) * 2011-04-27 2018-10-12 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
TWI549163B (zh) * 2011-09-20 2016-09-11 應用材料股份有限公司 減少摻質擴散之表面穩定化製程
US8741785B2 (en) * 2011-10-27 2014-06-03 Applied Materials, Inc. Remote plasma radical treatment of silicon oxide
WO2013063260A1 (en) * 2011-10-28 2013-05-02 Applied Materials, Inc. High temperature tungsten metallization process
US9969622B2 (en) * 2012-07-26 2018-05-15 Lam Research Corporation Ternary tungsten boride nitride films and methods for forming same
KR101990051B1 (ko) * 2012-08-31 2019-10-01 에스케이하이닉스 주식회사 무불소텅스텐 배리어층을 구비한 반도체장치 및 그 제조 방법
US8945997B2 (en) * 2013-06-27 2015-02-03 Globalfoundries Singapore Pte. Ltd. Integrated circuits having improved split-gate nonvolatile memory devices and methods for fabrication of same
US9362163B2 (en) * 2013-07-30 2016-06-07 Lam Research Corporation Methods and apparatuses for atomic layer cleaning of contacts and vias
KR20150110965A (ko) * 2014-03-21 2015-10-05 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
US9595470B2 (en) * 2014-05-09 2017-03-14 Lam Research Corporation Methods of preparing tungsten and tungsten nitride thin films using tungsten chloride precursor
US9553100B2 (en) * 2014-12-04 2017-01-24 Sandisk Techologies Llc Selective floating gate semiconductor material deposition in a three-dimensional memory structure
US9853123B2 (en) * 2015-10-28 2017-12-26 United Microelectronics Corp. Semiconductor structure and fabrication method thereof
JP2017117820A (ja) * 2015-12-21 2017-06-29 猛英 白土 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060094238A1 (en) 2003-01-21 2006-05-04 Novellus Systems, Inc. Deposition of tungsten nitride
US20110059608A1 (en) 2009-09-09 2011-03-10 Novellus Systems, Inc. Method for improving adhesion of low resistivity tungsten/tungsten nitride layers
US20160276217A1 (en) 2014-09-30 2016-09-22 International Business Machines Corporation Diffusion barrier layer formation
US20160233220A1 (en) 2015-02-11 2016-08-11 Lam Research Corporation Tungsten for wordline applications

Also Published As

Publication number Publication date
CN109216205A (zh) 2019-01-15
KR20200014939A (ko) 2020-02-11
TW201920748A (zh) 2019-06-01
WO2019006192A1 (en) 2019-01-03
US10199267B2 (en) 2019-02-05
US20190006226A1 (en) 2019-01-03
CN109216205B (zh) 2023-11-07

Similar Documents

Publication Publication Date Title
KR102641077B1 (ko) 텅스텐 클로라이드 전구체를 사용하여 텅스텐 박막 및 텅스텐 나이트라이드 박막을 준비하는 방법들
KR102386744B1 (ko) 작은 임계 치수의 피쳐에서 텅스텐 컨택 저항을 개선하는 방법
US11978666B2 (en) Void free low stress fill
US20220389579A1 (en) Deposition of pure metal films
US9613818B2 (en) Deposition of low fluorine tungsten by sequential CVD process
US10546751B2 (en) Forming low resistivity fluorine free tungsten film without nucleation
KR102397797B1 (ko) 순차적인 cvd 프로세스에 의한 저 불소 텅스텐의 증착
KR20200140391A (ko) 3d nand 구조체들에 텅스텐 및 다른 금속들을 증착하는 방법
CN111357083A (zh) 自限制生长
KR20160140458A (ko) 저 불소 함량을 가진 텅스텐 막들
JP2022513479A (ja) ３ｄ ｎａｎｄ構造上の原子層堆積
JP2023520675A (ja) 核形成阻害を伴うフィーチャ充填
KR102637315B1 (ko) 텅스텐 나이트라이드 배리어 층 증착
KR20220047333A (ko) 텅스텐 증착
US12002679B2 (en) High step coverage tungsten deposition
US20220181158A1 (en) High step coverage tungsten deposition
TW202401671A (zh) 高縱橫比3d nand結構中的鎢字元線填充
KR20240052872A (ko) 반도체 프로세싱 동안 프로세스 가스 램핑
WO2023107970A1 (en) Feature fill with nucleation inhibition

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant