TW201916389A - 半導體影像感測裝置及其形成方法 - Google Patents

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Abstract

本發明實施例為有關於有著改善的量子效率的半導體影像感測器。半導體影像感測器可包含半導體層，其具有第一表面以及與第一表面相對的第二表面，內連線結構設置於半導體層的第一表面上，以及複數個輻射感測區形成於半導體層中，輻射感測區被配置為感測從第二表面進入半導體層的輻射，以及複數個凹槽結構形成於半導體層的第二表面上。

Description

半導體影像感測裝置及其形成方法
本發明實施例係有關於半導體技術，且特別是有關於半導體影像感測裝置及其形成方法。
半導體影像感測器被用來感測輻射(例如光)。互補金屬氧化物半導體(complementary metal-oxide-semiconductor,CMOS)影像感測器(CMOS image sensor，CIS)以及電荷耦合裝置(charge-coupled device，CCD)感測器用於各種應用中，例如數位相機或行動電話相機應用。這些裝置使用基底中的畫素陣列(其可包含光二極體和電晶體)以吸收(例如感測)投射至畫素的輻射，並將感測到的輻射轉換成電子信號。影像感測器的一個範例為背照式(back side illuminated，BSI)影像感測器，其感測來自基底的背側的光。
在一些實施例中，提供一種半導體影像感測裝置，半導體影像感測裝置包含半導體層，具有第一表面以及與第一表面相對的第二表面；內連線結構，設置於半導體層的第一表面上；複數個輻射感測區，形成於半導體層中，其中複數個輻射感測區被配置為感測從第二表面進入半導體層的輻 射；以及複數個凹槽結構，形成於半導體層的第二表面上。
在一些其他實施例中，提供一種半導體影像感測裝置，半導體影像感測裝置包含半導體層，具有前側以及與前側相對的背側，其中半導體層的背側包含複數個凹槽結構；複數個畫素，形成於半導體層中，其中複數個畫素被配置為偵測至少從複數個凹槽結構進入半導體層的光線；以及複數個隔離結構，其中複數個隔離結構的至少一個設置於複數個畫素的兩畫素之間，且具有深度至少為半導體層的厚度的一半。
在另外一些實施例中，提供一種半導體影像感測裝置的形成方法，此方法包含在半導體層中形成複數個畫素，半導體層具有第一表面以及與第一表面相對的第二表面；在半導體層的第二表面上設置內連線結構；在半導體層的第一表面上方沉積硬遮罩層並將硬遮罩層圖案化，其中圖案化的硬遮罩層暴露出在複數個畫素上方的第一表面的一部分；在半導體層暴露的部分上進行第一蝕刻製程；以及在半導體層暴露的部分上進行第二蝕刻製程，其中第一蝕刻製程和第二蝕刻製程在半導體層的第一表面上形成複數個凹槽。
100‧‧‧影像感測裝置
102‧‧‧基底
103‧‧‧背面
104‧‧‧半導體層
105‧‧‧前表面
106A、106B、106C‧‧‧畫素
201‧‧‧承載晶圓
202‧‧‧層間介電質
204‧‧‧導通孔
206‧‧‧導線
208‧‧‧緩衝層
210‧‧‧承載基板
304‧‧‧圖案化的半導體層
306A、306B、306C、306D‧‧‧溝槽
402‧‧‧插塞
404‧‧‧有凹槽的半導體層
406‧‧‧圖案化的硬遮罩層
408‧‧‧凹槽
602‧‧‧頂表面
902‧‧‧間隙填充物
904‧‧‧緩衝層
906‧‧‧格柵結構
908‧‧‧保護層
910‧‧‧入射光
D、d1、d2、d3‧‧‧深度
l1、l2、l3‧‧‧間距
T‧‧‧厚度
w1、w2、w3‧‧‧寬度
α‧‧‧角度
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。
第1-9圖為依據一些實施例之有著改善的量子效率表面結構的例示性影像感測裝置的剖面示意圖。
第10-11圖為依據一些實施例之用於形成有著改善的量子效率表面結構的影像感測裝置的例示性方法的流程圖。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實現本發明實施例的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
此處使用的術語“標稱的(nominal)”是指在產品或製程的設計階段期間設定的組件或製程操作的特性或參數 的期望值或目標值，以及在期望值以上及/或以下的範圍值。數值的範圍可為由於製造過程或誤差導致的變化。
此處使用的術語“大致”是指與給定的數值相差±5%以內的值。
此處使用的術語“大約”是指可依據與主題半導體裝置相關連的特定技術節點而改變之給定量的數值。依據特定技術節點，術語“大約”可指在數值的10-30%內(例如數值的±10%、±20%或±30%)變化之給定的數值。
背照式影像感測器具有感光畫素形成於其中的矽基底或半導體材料層。背照式影像感測器的量子效率可取決於感測器吸收輻射感測區中的入射光的能力。背照式影像感測器可包含平坦化的矽表面，平坦化的矽表面與半導體製程中的製程整合以及控制相容。然而，平坦化的表面可造成光線從輻射感測區反射出去，導致背照式影像感測器的量子效率降低。
依據本發明的各種實施例描述有著改善的量子效率的背照式影像感測器。透過改變入射光區域的表面形貌，在不增加裝置尺寸的情況下增加入射光區域的有效表面。改變的表面形貌也提供了做為等效梯度折射率(gradient refractive index，GRIN)材料，此材料透過減少反射來進一步改善光輸入效率。此外，改善量子效率的背照式影像感測器包含具有增加深度的背側深溝槽隔離(backside deep trench isolation，BDTI)結構，此結構被埋置於厚的矽層中，以改善裝置隔離並減少矽層中的串擾(crosstalk)。有著增加深度的背側深溝槽隔離結構提供畫素感測器之間(例如相鄰畫素感測器之間)改善的隔離， 因為背側深溝槽隔離結構的溝槽深度大於矽層厚度的50%。依據本發明一些實施例，背照式影像感測器至少透過引進以下特徵來提供改善的量子效率：1.改變的表面形貌，此表面形貌包含週期性的凹槽(groove)圖案/結構，以增加入射光區域的有效表面；2.透過改變的表面形貌形成的等效梯度折射率材料，以改善光輸入效率；以及3.埋置於厚的矽層中之有著增加深度的背側深溝槽隔離結構，以改善裝置隔離並減少串擾。
第1圖為依據本發明一些實施例之在畫素形成於半導體層中之後，具有改善的量子效率之部分製造的影像感測裝置100的剖面示意圖。影像感測裝置100為半導體影像感測裝置。第1圖中之部分製造的影像感測裝置100包含基底102、半導體層104以及畫素106A-106C。
基底102可為p型基底，例如摻雜p型摻雜物(例如硼)的矽材料。在一些實施例中，基底102可為n型基底，例如摻雜n型摻雜物(例如磷或砷)的矽材料。在一些實施例中，基底102可包含鍺、鑽石、化合物半導體、合金半導體、絕緣層上覆矽(silicon-on-insulator，SOI)結構、任何其他合適的材料及/或前述之組合。基底102可具有初始厚度在約100μm至約3000μm的範圍中。基底102包含背面103。
半導體層104形成於基底102上，且包含半導體材料(例如矽、鍺)、化合物半導體、合金半導體、任何其他合適的半導體材料及/或前述之組合。在一些實施例中，半導體層104可為用於增強效能的應變磊晶材料。半導體層104具有前表面105。在一些實施例中，半導體層104具有厚度大於2μm。在 一些實施例中，半導體層104具有厚度大於3μm。在一些實施例中，半導體層104的厚度可在約3μm至約10μm的範圍中(例如3μm-10μm)。半導體層104的厚度可取決於各種因素。舉例來說，依據一些實施例，較大的厚度可改善不可見光的吸收。在一些實施例中，較大的厚度可增加製造成本。
輻射感測區(舉例來說，畫素106A-106C)形成於半導體層104中。畫素106A-106C被配置為感測輻射(或輻射波)(例如入射光波)。畫素106A-106C的每一者包含光二極體結構。在一些實施例中，畫素106A-106C可包含固定層光二極體、光閘極、重置電晶體、源極隨耦器電晶體、轉移電晶體、其他合適的結構及/或前述之組合。畫素106A-106C也可被稱為“輻射偵測裝置”或“光感測器”。為了簡單起見，三個畫素106A-106C顯示於第1圖中；然而，可在半導體層104中建置任何數量的畫素。在一些實施例中，畫素106A-106C透過從前表面105對半導體層104進行佈植製程形成。佈植製程可包含以p型摻雜物(例如硼)摻雜半導體層104。在一些實施例中，佈植製程可包含以n型摻雜物(例如磷或砷)摻雜半導體層104。在一些實施例中，畫素106A-106C也可透過擴散製程形成。
第2圖為依據本發明一些實施例之在內連線結構形成之後，具有改善的量子效率之部分製造的影像感測裝置100的剖面示意圖。翻轉第1圖中之部分製造的影像感測裝置，且半導體層104在前表面105處晶圓接合至承載晶圓201。在一些實施例中，承載晶圓201透過合適的方法(例如融化接合、混合接合、陽極接合、直接接合、其他合適的接合製程及/或前 述之組合)接合至半導體層104。承載晶圓201可包含層間介電質202、導通孔204、導線206、緩衝層208以及承載基板210。
層間介電質202設置於半導體層104的前表面105上(例如下方)。提供影像感測裝置100的各種摻雜部件、電路以及輸入/輸出之間的內連接的導電層和結構埋置於層間介電質202中。導電層和結構可為包含接點、導通孔及/或金屬線的多層內連線(multilayer interconnect，MLI)結構的一部分。如第2圖所示，導通孔204和導線206埋置於層間介電質202中。提供導通孔204和導線206作為範例。可包含其他導電結構，可依據設計需求改變多層內連線結構的位置和配置。導通孔204和導線206可由導電材料形成，例如銅、鋁、鎢、摻雜的多晶矽、其他合適的導電材料及/或前述之組合。多層內連線結構可電性耦接至畫素106A-106C。用以感測以及處理接收光線的其他電路和裝置也可埋置於層間介電質202中，而為了簡單起見未顯示。
緩衝層208可透過使用介電材料形成，例如氧化矽、氮化矽、其他合適的介電材料及/或前述之組合。緩衝層208可透過合適的沉積方法形成，例如化學氣相沉積(chemical vapor deposition，CVD)、電漿增強化學氣相沉積(plasma-enhanced CVD，PECVD)、原子層沉積(atomic layer deposition，ALD)、物理氣相沉積(physical vapor deposition，PVD)、任何其他合適的製程及/或前述之組合。緩衝層208可透過平坦化製程(例如化學機械研磨製程)來平坦化，以形成平滑表面。在一些實施例中，緩衝層208提供基底102與承載基板210 之間的電性隔離。
承載基板210為部分製造的影像感測裝置提供機械性支撐，使得可進行在背面103上的製程。在一些實施例中，承載基板210可透過使用與基底102相似的材料形成。舉例來說，承載基板210包含矽材料。在一些實施例中，承載基板210包含玻璃基板。在一些實施例中，層間介電質202形成於半導體層104上，而承載基板210透過緩衝層208接合至層間介電質202上。
第3圖為依據本發明一些實施例之在半導體層中形成溝槽之後，具有改善的量子效率之部分製造的影像感測裝置100的剖面示意圖。部分製造的影像感測裝置100包含圖案化的半導體層304(有時也被簡稱為半導體層)和溝槽306A-306D。
在形成溝槽之前，移除基底102並可將半導體層104變薄。可使用任何合適的方法移除基底102，例如平坦化製程(例如化學機械研磨)、濕蝕刻方法、乾蝕刻方法、其他合適的方法及/或前述之組合。
移除基底102之後，將半導體層104變薄並圖案化，以在畫素之間形成溝槽306A-306D。可使用任何合適的方法將半導體層104變薄，例如平坦化製程(例如化學機械研磨)、濕蝕刻方法、乾蝕刻方法、其他合適的方法及/或前述之組合。圖案化的半導體層304在半導體層104已變薄並圖案化之後形成。在一些實施例中，溝槽306A-306D在半導體層104沒有進一步變薄的情況下形成。如第3圖所示，圖案化的半導體層304具有厚度T，厚度T可在約2μm至約10μm的範圍中。在一些實施例 中，溝槽306A-306D的深度D可大於圖案化的半導體層304的厚度T的一半。在一些實施例中，溝槽可具有高深寬比，舉例來說，溝槽具有深寬比大於6。溝槽306A-306D的蝕刻製程可為定時蝕刻製程，其中蝕刻製程進行直到溝槽的標稱深度達到例如標稱的深度大於半導體層的厚度的一半。在一些實施例中，溝槽的深度可大致等於半導體層104的厚度。
第4圖為依據本發明一些實施例之在圖案化的半導體層的頂表面上形成凹槽之後，具有改善的量子效率的影像感測裝置100的剖面示意圖。
插塞402先沉積來填充第3圖的溝槽306A-306D。插塞402可使用任何合適的材料，例如介電材料。在一些實施例中，插塞402可包含環氧基聚合物。在一些實施例中，插塞402可包含樹脂材料。插塞材料透過使用毯覆式沉積接著進行平坦化製程來沉積，使得溝槽中沉積的插塞材料的頂表面與第3圖的圖案化的半導體層304的頂表面共平面。使用插塞402來填充溝槽，使得在平坦化製程之後，插塞402和圖案化的半導體層304之共平面的頂表面準備用於沉積硬遮罩層。
硬遮罩材料沉積於插塞402的平坦頂表面上並被圖案化，以形成圖案化的硬遮罩層406，其中暴露出圖案化的半導體層304的一部分。在一些實施例中，硬遮罩材料由介電材料製成，例如氮化矽。硬遮罩材料可透過使用任何合適的沉積方法沉積，例如化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)、任何其他合適的製程及/或前述之組合。
蝕刻未被圖案化的硬遮罩層406覆蓋之圖案化的半導體層304的部分，以形成凹槽結構(例如凹槽408)的週期性圖案。在蝕刻製程之後，圖案化的半導體層304變成有凹槽的半導體層404。如第4圖所示，凹槽408在有凹槽的半導體層404的頂表面上以及插塞402之間形成週期性圖案。因此，凹槽408改變了插塞402之間的半導體材料的表面形貌，使得相較於半導體層的平坦表面，半導體材料的額外表面面積在插塞402之間暴露出來。也就是說，在一些實施例中，可在不調整插塞402之間的間隔的情況下達成凹槽408提供每水平單位面積的暴露面積的增加。增加的暴露表面積增加了半導體材料的有效光入射面積，進而增加了由畫素106A-106C接收的入射光強度。因此，改善了畫素的量子效率。此外，本發明實施例的各種凹槽設計可使入射光能夠在凹槽中多次反射，進而增加了入射光被畫素106A-106C吸收的可能性。舉例來說，透過選擇凹槽的標稱側壁角度，光線可在不離開凹槽的情況下多次反射，因此增加了由半導體材料吸收的光的部分。此外，凹槽結構的側壁角度可從凹槽結構的頂部到底部變化。依據菲涅耳方程式(Fresnel equation)，在不同折射率介質之間傳播的光的反射係數和透射係數可以相對於光的入射角而改變。當光線進入圖案化的半導體層304時，由於凹槽結構側壁角度的梯度變化，凹槽結構可具有在凹槽結構中從頂部到底部的等效折射率的梯度變化。因此，凹槽結構可提供梯度折射率(GRIN)材料，此材料透過形成等效梯度折射率區來減少菲涅耳反射。因此，量子效率可透過減少在圖案化的半導體層304的界面處的菲涅耳反 射來改善。
如第4圖所示，凹槽結構的週期性圖案的每一凹槽408可具有三角形的剖面輪廓。在一些實施例中，可使用並透過合適的蝕刻製程以及有凹槽的半導體層404的材料性質達成其他剖面輪廓形狀。在一些實施例中，凹槽408的三角形剖面輪廓可透過先使用非等向性乾蝕刻製程接著濕蝕刻製程形成。非等向性乾蝕刻製程可形成有著矩形剖面輪廓的凹槽結構。化學濕蝕刻製程可依據蝕刻劑的化學性質和半導體材料的晶體定向來蝕刻矩形半導體層。因此，可實現不同的蝕刻輪廓(例如導致三角形的剖面輪廓)。
在一些實施例中，有凹槽的半導體層404可透過使用(111)定向的矽形成。在一些實施例中，有凹槽的半導體層404可透過使用例如(100)、(110)或任何其他合適定向的晶面定向的矽形成。在一些實施例中，乾蝕刻製程可為氟基蝕刻製程、氯基蝕刻製程、任何其他合適的製程或前述之組合。在一些實施例中，濕蝕刻製程可使用氟酸系的化學蝕刻劑、硝酸系的化學蝕刻劑、任何其他合適的蝕刻劑及/或前述之組合。在一些實施例中，濕蝕刻製程可等向性蝕刻圖案化的半導體層304以及在圖案化的硬遮罩層406下方的圖案化的半導體層304。以下在第6-8圖中討論各種蝕刻輪廓的額外細節。
第5圖為依據本發明一些實施例之在移除插塞和圖案化的硬遮罩層之後，具有改善的量子效率的影像感測裝置100的剖面示意圖。插塞402和圖案化的硬遮罩層406可透過使用任何合適的製程移除，例如平坦化製程(例如化學機械研 磨)、濕蝕刻製程、乾蝕刻製程、其他合適的移除製程及/或前述之組合。可選擇移除製程，使得在移除製程期間不蝕刻有凹槽的半導體層404。
在移除製程之後，溝槽306A-306D再現於影像感測裝置100中。在一些實施例中，在移除圖案化的硬遮罩層之後，可在凹槽式半導體層上進行第二濕蝕刻製程，以達到凹槽的標稱剖面輪廓。在一些實施例中，第二濕蝕刻製程可使用與參照第4圖所述之濕蝕刻製程大致相似的化學蝕刻劑。在一些實施例中，第二濕蝕刻製程可使用不同的化學蝕刻劑。在一些實施例中，第二濕蝕刻製程可用來改善蝕刻輪廓，並可比第4圖中所述的濕蝕刻製程進行更短的時間。舉例來說，第二濕蝕刻製程可用來達成凹槽408之間大致平坦的表面。
第6-8圖為依據本發明一些實施例之在移除插塞和圖案化的硬遮罩層之後，具有改善的量子效率的影像感測裝置100的不同凹槽設計的剖面示意圖。
第6圖為具有三角形剖面輪廓的凹槽408的剖面示意圖。如第6圖所示，每一凹槽408具有深度d1、寬度w1以及參考側壁表面以及與有凹槽的半導體層404的頂表面602平行的方向的角度α。角度α可在凹槽中的不同位置測量。相鄰凹槽408之間的間距(pitch)可從三角形的中心測量，並以l1標示。在一些實施例中，深度d1可在約20nm至約500nm的範圍中(例如20nm-500nm)，間距l1可在約0.1μm至約0.5μm的範圍中(例如0.1μm-0.5μm)，而角度α可在約45°至約60°的範圍中(例如45°-60°)。透過選擇凹槽的標稱側壁角度(例如角度α)，光線可 在不離開凹槽408的情況下在側壁多次反射。在每一次反射中，光線可被吸收至半導體材料中，因此透過增加由畫素106A-106C吸收和處理的光量而增加量子效率。
第7圖為具有矩形剖面輪廓的凹槽408的剖面示意圖。如第7圖所示，每一凹槽408具有深度d2和寬度w2。相鄰凹槽408之間的間距可從矩形的中心測量，並以l2標示。在一些實施例中，深度d2和寬度w2可在約20nm至約500nm的範圍中(例如20nm-500nm)，而間距l2可在約0.1μm至約0.5μm的範圍中(例如0.1μm-0.5μm)。相似於第6圖所述的角度α，第7圖的角度α可在凹槽408中的側壁上的不同位置測量。
第8圖為具有半橢圓形剖面輪廓的凹槽408的剖面示意圖。如第8圖所示，每一凹槽408具有深度d3和寬度w3。相鄰凹槽408之間的間距可從半橢圓形的中心測量，並以l3標示。在一些實施例中，深度d3和寬度w3可在約20nm至約500nm的範圍中(例如20nm-500nm)，而間距l3可在約0.1μm至約0.5μm的範圍中(例如0.1μm-0.5μm)。相似於第6圖所述的角度α，第8圖的角度α可在凹槽408中的側壁上的不同位置測量。
對於有著三角形、矩形、半橢圓形剖面輪廓以及其他合適剖面輪廓的凹槽408來說，角度α為參考側壁表面以及與頂表面602平行的方向，在凹槽側壁上的給定位置處的角度。在一些實施例中，角度α可從凹槽408的頂部至底部變化，且透過形成等效梯度折射率區，這些凹槽可作為降低菲涅耳反射的等效梯度折射率材料，進而提供改善的量子效率。
第9圖為依據本發明一些實施例之在形成保護層 和其他結構之後，具有改善的量子效率的影像感測裝置100的剖面示意圖。影像感測裝置100可包含間隙填充物902、緩衝層904、格柵(grid)結構906以及保護層908。
間隙填充物902透過毯覆式沉積然後平坦化製程形成於有凹槽的半導體層404上方。間隙填充物902填充溝槽306A-306D、凹槽408以及有凹槽的半導體層404的其他暴露表面。間隙填充物902可透過使用任何合適的介電材料形成，例如氧化矽、氮化矽、其他合適的介電材料及/或前述之組合。在一些實施例中，襯墊層(未顯示)形成於有凹槽的半導體層404與間隙填充物902之間。襯墊層可透過使用高介電常數介電材料形成，例如氧化鉿(HfO2)、五氧化二鉭(Ta2O5)、氧化鋯(ZrO2)、氧化鋁(Al2O3)、其他高介電常數材料及/或前述之組合。用於間隙填充物902的材料可透過任何合適的沉積方法沉積，例如原子層沉積(ALD)、分子束磊晶(molecular beam epitaxy，MBE)、高密度電漿化學氣相沉積(high density plasma CVD，HDPCVD)、金屬有機化學氣相沉積(metal organic CVD，MOCVD)、遠端電漿化學氣相沉積(remote plasma CVD，RPCVD)、電漿增強化學氣相沉積(PECVD)、電鍍、任何其他合適的方法及/或前述之組合。在沉積間隙填充材料之後，在沉積的間隙填充材料上進行平坦化製程(例如化學機械研磨製程)，以形成間隙填充物902的平坦頂表面。在一些實施例中，間隙填充物902沉積於溝槽306A-306D中，以形成背側深溝槽隔離結構並防止畫素之間(例如相鄰畫素之間)的串擾。如以上參照第3圖所述，溝槽306A-306D可為高深寬比溝槽，這些溝槽具 有深度大於圖案化的半導體層304的厚度T的一半。
在一些實施例中，緩衝層904可形成於間隙填充物902的頂表面上。緩衝材料毯覆式沉積，接著進行平坦化製程以形成緩衝層904，並為一個或多個後續的製造過程提供平坦的頂表面。在一些實施例中，緩衝層904可為與間隙填充物902相同的介電材料。在一些實施例中，緩衝層904可為不同的介電材料。
格柵結構906形成於緩衝層904上。在一些實施例中，格柵結構906可透過在緩衝層904上沉積金屬層並進行圖案化製程來形成。格柵結構906可用於減少畫素之間(例如相鄰畫素之間)的串擾，且可包含用來朝對應畫素106A-106C反射光線的金屬格柵。在一些實施例中，格柵結構906透過使用金屬形成，例如銅、鎢、鋁、其他合適的金屬及/或前述之組合。在一些實施例中，格柵結構906透過使用具有高反射性的任何材料形成。在一些實施例中，格柵結構906可具有堆疊結構，其中額外的介電格柵結構形成於格柵結構906上。在一些實施例中，每一格柵結構906可具有高度約200nm至約300nm(例如200nm-300nm)。舉例來說，格柵結構906可具有高度約250nm。
保護層908形成於緩衝層904和格柵結構906上。保護層908可透過在緩衝層904和格柵結構906上毯覆式沉積介電層來形成。在一些實施例中，保護層908可具有厚度約400nm至約600nm。舉例來說，保護層908可具有厚度約500nm。
畫素106A-106C被配置為感測輻射(或輻射波)，例如朝向保護層908投射的入射光910。入射光910通過背面進入 影像感測裝置100，並可被畫素106A-106C的一個或多個偵測。在一些實施例中，除了偵測可見光，由於凹槽式半導體材料的深度增加以及畫素之間的串擾減少，影像感測裝置100也可用來偵測不可見光。
第10圖為依據本發明一些實施例之形成具有改善的量子效率的影像感測裝置的例示性方法1000的流程圖。可進行例示性方法1000以外的其他操作，且可以不同順序進行方法1000及/或改變方法1000。
依據一些實施例，在操作1002中，在半導體層中和基底上方形成畫素。基底可為p型基底或n型基底。基底可具有初始厚度在約100μm至約3000μm的範圍中。半導體層可形成於基底上。在一些實施例中，半導體層可為用於增強效能的應變磊晶材料。在一些實施例中，半導體層具有厚度大於2μm。畫素可形成於半導體層中，且被配置為感測輻射(例如入射光波)。在一些實施例中，畫素能夠感測不可見光。每一畫素可包含光二極體結構。基底、半導體層和畫素的範例可對應上述參照第1圖的基底102、半導體層104和畫素106A-106C。
依據一些實施例，在操作1004中，形成內連線結構。包含內連線結構的承載晶圓可接合至半導體層。半導體層可為透過合適的接合方法(例如融化接合、混合接合、其他合適的接合製程及/或前述之組合)接合至承載晶圓的晶圓。承載晶圓可包含層間介電質、導通孔、導線、緩衝層以及承載基板。承載晶圓以及其組件的範例可為參照第2圖所述的承載晶圓201以及其對應的組件。層間介電質可形成於半導體層上。提 供影像感測裝置的各種部件、電路以及輸入/輸出之間的內連接的導電層和結構埋置於層間介電質中。導電層和結構的範例可為上述參照第2圖的導通孔204和導線206。
依據一些實施例，在操作1006中，在半導體層中形成溝槽。移除基底，且可在形成溝槽之前將半導體層變薄。溝槽形成於畫素之間，且溝槽的深度可大於半導體層的厚度的一半。在一些實施例中，半導體層可具有厚度在約2μm至約10μm的範圍中。溝槽的範例可為上述參照第3圖的溝槽306A-306D。
依據一些實施例，在操作1008中，在半導體層的頂表面上形成凹槽。沉積插塞來填充溝槽(形成於操作1006中)，使得在平坦化製程之後，插塞材料和半導體層之共平面的頂表面準備用於沉積硬遮罩層。接著，硬遮罩材料沉積於平坦頂表面上並被圖案化，以形成圖案化的硬遮罩層，其中暴露出半導體層的一部分。插塞和圖案化的硬遮罩層可為上述參照第4圖所述的插塞402和圖案化的硬遮罩層406。
蝕刻未被圖案化的硬遮罩層覆蓋之半導體層的部分，以形成凹槽結構的週期性圖案。凹槽在半導體層的頂表面上形成週期性凹槽圖案，其中凹槽位於插塞之間。因此，凹槽改變了插塞之間的半導體材料的表面形貌，使得相較於平坦表面，暴露出額外的半導體材料的表面面積。在不擴大插塞之間的間隔的情況下達成額外的表面面積。增加的暴露表面積增加了半導體材料的有效光入射面積，進而增加了由畫素接收的入射光強度。因此，改善了畫素的量子效率。此外，本發明實施 例的各種凹槽設計可使入射光能夠在凹槽中多次反射，多次反射增加了入射光被畫素吸收的可能性，因此也改善了量子效率。改善的表面形貌也提供等效梯度折射率(GRIN)材料，此材料透過減少反射來進一步改善光輸入效率。
在一些實施例中，標稱的凹槽輪廓可透過使用非等向性乾蝕刻製程然後進行濕蝕刻製程來達成。非等向性乾蝕刻製程可形成有著矩形剖面輪廓的凹槽結構。化學濕蝕刻製程可依據蝕刻劑的化學性質和半導體材料的晶體定向來蝕刻矩形半導體層的半導體材料。蝕刻速率和蝕刻方向取決於選擇之蝕刻劑的特定化學性質以及被蝕刻之半導體材料的晶體定向。因此，可達到不同的蝕刻輪廓。不同的凹槽剖面輪廓以及對應的蝕刻製程以及材料組成可參照以上關於第4-8圖的描述。
依據一些實施例，在操作1010中，在半導體層上形成保護層和其他結構。間隙填充材料形成於半導體層上方並填充溝槽和凹槽。在一些實施例中，襯墊層形成於半導體層與間隙填充材料之間，並投過使用高介電常數介電材料形成。在沉積間隙填充材料之後，可在沉積的間隙填充材料上進行平坦化製程，以形成平坦的頂表面。沉積於溝槽中的間隙填充材料所形成的背側深溝槽隔離結構可防止畫素之間(例如相鄰畫素之間)的串擾。因為溝槽可具有高深寬比(溝槽的深度大於半導體層的厚度的一半)，間隙填充材料提供大於半導體層厚度的一半的深度覆蓋，導致畫素之間(例如相鄰畫素之間)的隔離並防止畫素之間(例如相鄰畫素之間)的串擾。
第11圖為依據本發明一些實施例之形成具有改善的量子效率的影像感測裝置的例示性方法1100的流程圖。可進行例示性方法1100以外的其他操作，且可以不同順序進行方法1100及/或改變方法1100。
依據一些實施例，在操作1102中，在半導體層中和基底上方形成畫素。依據一些實施例，在操作1104中，形成內連線結構。依據一些實施例，操作1102和1104可分別相似於上述參照第10圖的例示性方法1000的操作1002和1004。在一些實施例中，操作1102和1104可不同於操作1002和1004。
依據一些實施例，在操作1106中，在半導體層的頂表面上方形成凹槽。硬遮罩材料沉積於半導體層的平坦頂表面上，並將硬遮罩材料圖案化，以形成圖案化的硬遮罩層，其中暴露出半導體層的一部分。蝕刻未被圖案化的硬遮罩層覆蓋之半導體層的暴露部分，以形成凹槽結構的週期性圖案。凹槽在半導體層的頂表面上形成週期性凹槽圖案，其中凹槽位於插塞之間。因此，凹槽改變了插塞之間的半導體材料的表面形貌，使得相較於平坦表面，暴露出額外的半導體材料的表面面積。在不擴大插塞之間的間隔的情況下達成額外的表面面積。額外的表面面積可改善畫素的量子效率，其類似於上述參照第4圖之改善量子效率的方式。此外，本發明實施例的各種凹槽設計可使入射光能夠在凹槽中多次反射，多次反射增加了入射光被畫素吸收的可能性，因此也改善了量子效率。改善的表面形貌也提供作為等效梯度折射率(GRIN)材料，此材料透過減少反射來進一步改善光輸入效率。在一些實施例中，標稱的凹槽 輪廓可透過使用非等向性乾蝕刻製程然後進行濕蝕刻製程來達成。非等向性乾蝕刻製程和濕蝕刻製程可相似於上述參照第4圖的蝕刻製程。不同的凹槽剖面輪廓以及對應的蝕刻製程以及材料組成可參照以上關於第4-8圖的描述。
依據一些實施例，在操作1108中，在半導體層中形成溝槽。移除基底，且可在形成溝槽之前將半導體層變薄。溝槽形成於畫素之間，且溝槽的深度可大於半導體層的厚度的一半。在一些實施例中，半導體層可具有厚度在約2μm至約10μm的範圍中。在一些實施例中，溝槽的深度可大致等於半導體層的厚度。沉積插塞來填充溝槽，使得在平坦化製程之後，形成插塞材料和半導體層之共平面的頂表面。
依據一些實施例，在操作1110中，在半導體層上形成保護層和其他結構。在一些實施例中，操作1110可相似於上述參照第10圖的操作1010。在一些實施例中，操作1110可不同於操作1010。
緩衝層和格柵結構可形成於間隙填充材料的頂表面上方。緩衝層可透過使用介電材料形成，且可為一個或多個後續的製造過程提供平坦的頂表面。格柵結構形成於緩衝層上，且可減少畫素之間(例如相鄰畫素之間)的串擾。格柵結構可包含用來朝對應畫素反射光線的金屬格柵，且也可包含形成於金屬格柵上的介電格柵結構。保護層可形成於緩衝層和格柵結構上。
本發明實施例描述形成有著改善量子效率的背照式影像感測器。透過改變入射光區域的表面形貌，可在不增加 裝置尺寸的情況下增加入射光區域的有效表面。改變的表面形貌也提供作為等效梯度折射率(GRIN)材料，此材料透過減少反射來進一步改善光輸入效率。此外，改善量子效率的背照式影像感測器包含具有增加深度的背側深溝槽隔離(BDTI)結構，此結構被埋置於厚的矽層中，以改善裝置隔離並減少矽層中的串擾(crosstalk)。因為背側深溝槽隔離結構的溝槽深度大於矽層厚度的50%，有著增加深度的背側深溝槽隔離結構提供畫素感測器之間(例如相鄰畫素感測器之間)改善的隔離。背照式影像感測器至少透過引進改變的表面形貌來提供改善的量子效率，此表面形貌包含週期性的凹槽圖案/結構，以增加入射光區域的有效表面。有著增加深度的背側深溝槽隔離結構可埋置於厚的矽層中，以改善裝置隔離並減少串擾。
在一些實施例中，半導體影像感測裝置包含半導體層，半導體層具有第一表面以及與第一表面相對的第二表面。內連線結構設置於半導體層的第一表面上。複數個輻射感測區形成於半導體層中，且被配置為感測從第二表面進入半導體層的輻射。半導體影像感測裝置更包含複數個凹槽結構形成於半導體層的第二表面上。
在一些其他實施例中，其中複數個凹槽結構中的一凹槽結構具有三角形剖面輪廓。
在一些其他實施例中，其中凹槽結構的側壁相對於半導體層的第二表面呈角度在45°至60°之間。
在一些其他實施例中，其中複數個凹槽結構中的一凹槽結構具有矩形剖面輪廓。
在一些其他實施例中，其中複數個凹槽結構中的一凹槽結構具有半橢圓形剖面輪廓。
在一些其他實施例中，其中複數個凹槽結構的每一凹槽結構之間的間距在約0.1μm至約0.5μm之間。
在一些其他實施例中，其中複數個凹槽結構中的一凹槽結構具有深度在約20nm至約500nm之間。
在一些其他實施例中，其中複數個凹槽結構中的一凹槽結構具有寬度在約20nm至約500nm之間。
在一些其他實施例中，上述半導體影像感測裝置更包含複數個隔離結構，其中每一隔離結構設置於複數個輻射感測區的兩個輻射感測區之間，且具有深度至少為半導體層的厚度的一半。
在一些其他實施例中，其中複數個凹槽結構中的一凹槽結構的側壁相對於半導體層的第二表面之間的角度從凹槽結構的頂部到底部變化。
在一些實施例中，半導體影像感測裝置包含半導體層，半導體層具有前側以及與前側相對的背側，半導體層的背側包含複數個凹槽結構。複數個畫素形成於半導體層中，且複數個畫素被配置為偵測至少從複數個凹槽結構進入半導體層的光線。半導體影像感測裝置更包含複數個隔離結構，且複數個隔離結構的至少一個設置於複數個畫素的兩畫素之間，且具有深度至少為半導體層的厚度的一半。
在一些其他實施例中，其中半導體層的厚度大於3μm。
在一些其他實施例中，上述半導體影像感測裝置更包含介電材料圍繞複數個隔離結構和複數個凹槽結構。
在一些其他實施例中，上述半導體影像感測裝置更包含襯墊層設置於介電材料與半導體層之間，其中襯墊層包含高介電常數材料。
在一些其他實施例中，其中複數個凹槽結構中的一凹槽結構具有三角形剖面輪廓。
在一些實施例中，半導體影像感測裝置的形成方法包含在半導體層中形成複數個畫素，半導體層具有第一表面以及與第一表面相對的第二表面。此方法更包含在半導體層的第二表面上設置內連線結構，並在半導體層的第一表面上方沉積硬遮罩層並將硬遮罩層圖案化，圖案化的硬遮罩層暴露出在複數個畫素上方的第一表面的一部分。在半導體層暴露的部分上進行第一蝕刻製程，在半導體層暴露的部分上進行第二蝕刻製程，第一蝕刻製程和第二蝕刻製程在半導體層的第一表面上形成複數個凹槽。
在一些其他實施例中，上述方法更包含在半導體層中形成複數個溝槽，其中複數個溝槽的每一溝槽形成於複數個畫素的兩畫素之間。
在一些其他實施例中，其中複數個溝槽的深度大於半導體層的厚度的一半。
在一些其他實施例中，其中第一蝕刻製程和第二蝕刻製程為依據半導體層的晶體定向來選擇。
在一些其他實施例中，其中複數個凹槽中的至少 一個凹槽在至少一個凹槽的側壁相對於半導體層的第二表面之間具有角度，且此角度在至少一個凹槽中變化。
應當理解的是，實施方式的部分而非發明摘要為用於解釋申請專利範圍。發明摘要的部分可闡述所考慮的一個或多個實施例，但不是所有的例示性實施例，因此不意圖限制所附上的申請專利範圍。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明進行各種改變、置換或修改。

Claims (20)

  1. 一種半導體影像感測裝置，包括：一半導體層，具有一第一表面以及與該第一表面相對的一第二表面；一內連線結構，設置於該半導體層的該第一表面上；複數個輻射感測區，形成於該半導體層中，其中該複數個輻射感測區被配置為感測從該第二表面進入該半導體層的輻射；以及複數個凹槽結構，形成於該半導體層的該第二表面上。
  2. 如申請專利範圍第1項所述之半導體影像感測裝置，其中該複數個凹槽結構中的一凹槽結構具有三角形剖面輪廓。
  3. 如申請專利範圍第2項所述之半導體影像感測裝置，其中該凹槽結構的側壁相對於該半導體層的該第二表面呈一角度在45°至60°之間。
  4. 如申請專利範圍第1項所述之半導體影像感測裝置，其中該複數個凹槽結構中的一凹槽結構具有矩形剖面輪廓。
  5. 如申請專利範圍第1項所述之半導體影像感測裝置，其中該複數個凹槽結構中的一凹槽結構具有半橢圓形剖面輪廓。
  6. 如申請專利範圍第1項所述之半導體影像感測裝置，其中該複數個凹槽結構的每一凹槽結構之間的一間距在約0.1μm至約0.5μm之間。
  7. 如申請專利範圍第1項所述之半導體影像感測裝置，其中該複數個凹槽結構中的一凹槽結構具有一深度在約20nm至約500nm之間。
  8. 如申請專利範圍第1項所述之半導體影像感測裝置，其中該複數個凹槽結構中的一凹槽結構具有一寬度在約20nm至約500nm之間。
  9. 如申請專利範圍第1項所述之半導體影像感測裝置，更包括複數個隔離結構，其中每一隔離結構設置於該複數個輻射感測區的兩個輻射感測區之間，且具有深度至少為該半導體層的厚度的一半。
  10. 如申請專利範圍第1項所述之半導體影像感測裝置，其中該複數個凹槽結構中的一凹槽結構的側壁相對於該半導體層的該第二表面之間的角度從該凹槽結構的頂部到底部變化。
  11. 一種半導體影像感測裝置，包括：一半導體層，具有一前側以及與該前側相對的一背側，其中該半導體層的該背側包括複數個凹槽結構；複數個畫素，形成於該半導體層中，其中該複數個畫素被配置為偵測至少從該複數個凹槽結構進入該半導體層的光線；以及複數個隔離結構，其中該複數個隔離結構的至少一個設置於該複數個畫素的兩畫素之間，且具有深度至少為該半導體層的厚度的一半。
  12. 如申請專利範圍第11項所述之半導體影像感測裝置，其中該半導體層的厚度大於3μm。
  13. 如申請專利範圍第11項所述之半導體影像感測裝置，更包括一介電材料，圍繞該複數個隔離結構和該複數個凹槽結 構。
  14. 如申請專利範圍第13項所述之半導體影像感測裝置，更包括一襯墊層，設置於該介電材料與該半導體層之間，其中該襯墊層包括高介電常數材料。
  15. 如申請專利範圍第11項所述之半導體影像感測裝置，其中該複數個凹槽結構中的一凹槽結構具有三角形剖面輪廓。
  16. 一種半導體影像感測裝置的形成方法，包括：在一半導體層中形成複數個畫素，該半導體層具有一第一表面以及與該第一表面相對的一第二表面；在該半導體層的該第二表面上設置一內連線結構；在該半導體層的該第一表面上方沉積一硬遮罩層並將該硬遮罩層圖案化，其中圖案化的該硬遮罩層暴露出在該複數個畫素上方的該第一表面的一部分；在該半導體層暴露的該部分上進行一第一蝕刻製程；以及在該半導體層暴露的該部分上進行一第二蝕刻製程，其中該第一蝕刻製程和該第二蝕刻製程在該半導體層的該第一表面上形成複數個凹槽。
  17. 如申請專利範圍第16項所述之半導體影像感測裝置的形成方法，更包括在該半導體層中形成複數個溝槽，其中該複數個溝槽的每一溝槽形成於該複數個畫素的兩畫素之間。
  18. 如申請專利範圍第17項所述之半導體影像感測裝置的形成方法，其中該複數個溝槽的深度大於該半導體層的厚度的一半。
  19. 如申請專利範圍第16項所述之半導體影像感測裝置的形成 方法，其中該第一蝕刻製程和該第二蝕刻製程為依據該半導體層的晶體定向來選擇。
  20. 如申請專利範圍第16項所述之半導體影像感測裝置的形成方法，其中該複數個凹槽中的至少一個凹槽在該至少一個凹槽的側壁相對於該半導體層的該第二表面之間具有一角度，且其中該角度在該至少一個凹槽中變化。
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