KR20190037074A - 개선된 양자 효율 표면 구조물을 구비한 이미지 센서 - Google Patents

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Abstract

본 발명은 개선된 양자 효율을 갖는 반도체 이미지 센서에 관한 것이다. 반도체 이미지 센서는 제1 표면 및 이 제1 표면과 반대측의 제2 표면을 갖는 반도체 층을 포함할 수 있다. 상호 접속 구조물은 반도체 층의 제1 표면 상에 배치되고, 방사선 감지 영역들은 반도체 층 내에 형성된다. 방사선 감지 영역들은 제2 표면으로부터 반도체 층으로 입사하는 방사선을 감지하도록 구성되고, 홈 구조물들은 반도체 층의 제2 표면 상에 형성된다.

Description

개선된 양자 효율 표면 구조물을 구비한 이미지 센서{IMAGE SENSOR WITH IMPROVED QUANTUM EFFICIENCY SURFACE STRUCTURE}
본 출원은 "고 양자 효율 표면 구조물을 갖는 이미지 센서(Image Sensor with High Quantum Efficiency Surface Structure)"라는 명칭으로 2017년 9월 28일자로 출원된 미국 가특허 출원 제62/564,830호의 이익을 주장하는 출원으로서, 그 전체 개시가 본 명세서에 참고로 통합되어 있다.
반도체 이미지 센서들은 광(light)과 같은 방사선(radiation)을 감지하기 위해 사용된다. CMOS(complementary metal-oxide-semiconductor) 이미지 센서(CIS) 및 CCD(charge-coupled device) 센서들이 디지털 스틸 카메라(digital still camera) 또는 휴대 전화 카메라 애플리케이션들과 같은 다양한 애플리케이션들에서 사용되고 있다. 이들 디바이스들은 픽셀들에 투영되는 방사선을 흡수(예를 들어, 감지)하고 감지된 방사선을 전기 신호들로 변환하기 위해서 기판에서 픽셀들의 어레이(이 픽셀들의 어레이는 포토 다이오드들 및 트랜지스터들을 포함할 수 있다)를 이용한다. 이미지 센서의 일례는 기판의 후면으로부터 광을 검출하는 후면 조사(BSI, back side illuminated) 이미지 센서 디바이스이다.
본 발명은 개선된 양자 효율을 갖는 반도체 이미지 센서에 관한 것이다. 반도체 이미지 센서는 제1 표면 및 이 제1 표면과 반대측의 제2 표면을 갖는 반도체 층을 포함할 수 있다. 상호 접속 구조물은 반도체 층의 제1 표면 상에 배치되고, 방사선 감지 영역들은 반도체 층 내에 형성된다. 방사선 감지 영역들은 제2 표면으로부터 반도체 층으로 입사하는 방사선을 감지하도록 구성되고, 홈 구조물들은 반도체 층의 제2 표면 상에 형성된다.
본 발명의 개시의 양태들은 첨부된 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따라, 다양한 피처들(features)은 일정한 비율로 그려진 것이 아님을 유의해야 한다. 실제로, 다양한 피처들의 치수는 설명 및 논의의 명확성을 위해 임의로 늘리거나 줄일 수 있다.
도 1 내지 도 9는 일부 실시예들에 따라서 개선된 양자 효율 표면 구조물을 갖는 예시적인 이미지 센서 디바이스의 단면도이다.
도 10 내지 도 11은 일부 실시예들에 따라서 개선된 양자 효율 표면 구조물을 갖는 이미지 센서 디바이스를 형성하는 예시적인 방법들의 흐름도이다.
이하의 개시는 제공된 발명의 요지(subject matter)의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시를 간단히 하기 위해 구성 요소들(components) 및 배치들(arrangements)의 특정 예들이 아래에서 설명된다. 이들은 물론 단지 예시이고 이들로 제한하고자 하는 것은 아니다. 예를 들어, 이하의 설명에서 제2 피처에 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접 접촉하지 않도록 제1 피처 및 제2 피처 사이에 추가의 피처가 배치될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 논의된 다양한 실시예들 및/또는 구성 요소들 간의 관계를 그 자체로 규정하지는 않는다.
또한, "아래(beneath)", "아래(below)", "하부(lower)", "위(above)" "상부(upper)" 등과 같은 공간적으로 상대적인 용어들은 본 명세서에서 도면에 도시 된 바와 같이 다른 소자(들) 또는 피처(들)에 대한 하나의 소자 또는 피처들의 관계를 설명하기 위해 설명의 용이함을 위해 본 명세서에 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방위 뿐만 아니라 사용 또는 동작 중인 디바이스의 상이한 방위를 포함하도록 의도된다. 장치는 달리 지향될 수도 있고(90도 회전되거나 다른 방향으로 회전될 수도 있음), 본 명세서에서 사용된 공간적으로 상대적인 기술어는 그에 따라 유사하게 해석될 수 있다.
본 명세서에서 사용된 용어 "공칭(nominal)"은 원하는 값의 위 및/또는 아래 값들의 범위와 함께, 제품 또는 프로세스의 설계 단계 도중에 설정되는 구성 요소 또는 프로세스 동작에 대한 특성 또는 파라미터의 원하는 값 또는 목표 값으로 간주한다. 그 값들의 범위는 제조 프로세스 또는 공차(tolerances)의 변화로 인한 것일 수 있다.
본 명세서에 사용된 용어 "실질적으로(substantially)"는 주어진 양의 값이 그 값의 ±5% 만큼 변동한다는 것을 나타낸다.
본 명세서에 사용되는 용어 "약(about)"은 본 반도체 디바이스와 관련된 특정 기술 노드에 기초하여 변동할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 기초하여 "약"이라는 용어는 예를 들어 그 값의 10-30%(예컨대, 그 값의 ±10%, ±20% 또는 ±30%) 범위 내에서 변동하는 주어진 양의 값을 나타낼 수 있다.
후면 조사(BSI, back side illuminated) 이미지 센서 디바이스는 광 감지 픽셀들이 형성되는 실리콘 기판 또는 반도체 물질 층을 갖는다. BSI 이미지 센서들의 양자 효율은 방사선 감지 영역에서 입사광을 흡수하는 센서들의 능력에 달려 있다. BSI 이미지 센서들은 반도체 프로세스에서 프로세스 통합 및 제어와 호환되는 평탄화된 실리콘 표면을 포함할 수 있다. 그러나, 평탄화된 표면은 광이 방사선 감지 영역으로부터 반사되어 BSI 이미지 센서들의 양자 효율이 감소될 수 있다.
본 발명에 따른 다양한 실시예들은 개선된 양자 효율을 갖는 BSI 이미지 센서를 형성하는 것을 기술한다. 입사광 영역의 표면 형태를 변경함으로써, 입사광 영역의 유효 표면이 디바이스 치수를 증가시키지 않고 증가된다. 변경된 표면 형태는 또한 반사를 줄임으로써 광 입력 효율을 더욱 향상시키는 등가 구배 굴절율(GRIN, gradient refractive index) 물질로서 제공한다. 또한, 개선된 양자 효율 BSI 이미지 센서는 디바이스 격리(isolation)를 개선하고 실리콘 층 내의 누화(crosstalk)를 감소시키기 위해 두꺼운 실리콘 층에 매립되는 깊이가 증가된 후면 딥 트렌치 격리(BDTI, backside deep trench isolation) 구조물을 포함한다. 증가된 깊이를 갖는 BDTI는 BDTI의 트렌치 깊이가 실리콘 층 두께의 50%보다 크기 때문에 픽셀 센서들 사이의(예를 들어, 인접한 픽셀 센서들 사이의) 향상된 격리를 제공한다. 본 개시의 일부 실시예들에 따르면, BSI 이미지 센서는, 적어도 (i)입사광 면적의 유효면을 증가시키기 위해 주기적인 홈 패턴/구조물을 포함하는 변경된 표면 형태; (ii)광 입력 효율을 개선하기 위해 변경된 표면 형태에 의해 형성된 등가 GRIN 물질; 및 (iii)디바이스 격리를 개선하고 누화를 감소시키기 위해 두꺼운 실리콘 층에 매립된 증가된 깊이를 갖는 BDTI 구조물을 통합함으로써 개선된 양자 효율을 제공한다.
도 1은 본 발명의 일부 실시예에 따라 픽셀들이 반도체 층에 형성된 후에 개선된 양자 효율을 갖는 부분적으로 제조된 이미지 센서 디바이스(100)의 단면도이다. 이미지 센서 디바이스(100)는 반도체 이미지 센서 디바이스이다. 도 1의 부분적으로 제조된 이미지 센서 디바이스(100)는 기판(102), 반도체 층(104) 및 픽셀들(106A-106C)을 포함한다.
기판(102)은 예를 들어 붕소와 같은 p-형 도펀트로 도핑된 실리콘 물질과 같은 p-형 기판일 수 있다. 일부 실시예들에서, 기판(102)은 예를 들어 인 또는 비소와 같은 n-형 도펀트로 도핑된 실리콘 물질과 같은 n-형 기판일 수 있다. 일부 실시예들에서, 기판(102)은 게르마늄, 다이아몬드, 화합물 반도체, 합금 반도체, SOI(silicon-on-insulator) 구조, 임의의 다른 적절한 물질들 및/또는 이들의 조합물을 포함할 수 있다. 기판(102)은 약 100 ㎛ 내지 약 3000 ㎛ 범위의 초기 두께를 가질 수 있다. 기판(102)은 후면(103)을 포함한다.
반도체 층(104)은 기판(102) 위에 형성되고, 예를 들어 실리콘, 게르마늄, 화합물 반도체, 합금 반도체, 임의의 다른 적합한 반도체 물질 및/또는 이들의 조합물과 같은 반도체 물질을 포함한다. 일부 실시예들에서, 반도체 층(104)은 성능 향상을 위해 변형된 에피택셜 물질일 수 있다. 반도체 층(104)은 전면(105)을 포함한다. 일부 실시예들에서, 반도체 층(104)은 2 ㎛ 보다 큰 두께를 갖는다. 일부 실시예들에서, 반도체 층(104)은 3 ㎛ 보다 큰 두께를 갖는다. 일부 실시예들에서, 반도체 층(104)의 두께는 약 3 ㎛와 약 10 ㎛(예를 들어, 3 ㎛ 내지 10 ㎛) 사이의 범위일 수 있다. 반도체 층(104)의 두께는 다양한 요인들에 의해 결정될 수 있다. 예를 들어, 일부 실시예들에 따르면 더 큰 두께는 비가시 광선(invisible light)의 흡수를 향상시킬 수 있다. 일부 실시예들에서, 더 큰 두께는 제조 비용을 증가시킬 수 있다.
방사선 감지 영역들, 예를 들어, 픽셀들(106A-106C)은 반도체 층(104) 내에 형성된다. 픽셀들(106A-106C)은 입사광 파(incident light waves)와 같은 방사선(또는 방사선 파)을 감지하도록 구성된다. 픽셀들(106A-106C)의 각각은 포토 다이오드 구조물을 포함한다. 일부 실시예들에서, 픽셀들(106A-106C)은 핀드층 포토 다이오드들(pinned layer photodiodes), 포토 게이트들, 리셋 트랜지스터들, 소스 팔로워 트랜지스터들, 전송 트랜지스터들, 다른 적절한 구조물들 및/또는 이들의 조합물을 포함할 수 있다. 픽셀들(106A-106C)은 또한 "방사선-검출 디바이스들" 또는 "광 센서들"로서 지칭될 수 있다. 간략화를 위해서, 3 개의 픽셀들(106A-106C)이 도 1에 도시되어 있지만, 그러나 임의의 수의 픽셀들이 반도체 층(104)에서 구현될 수 있다. 일부 실시예들에서, 픽셀들(106A-106C)은 전면(105)으로부터 반도체 층(104) 위에 주입 프로세스를 수행함으로써 형성된다. 주입 프로세스는 붕소와 같은 p-형 도펀트로 반도체 층(104)을 도핑하는 단계를 포함할 수 있다. 일부 실시예들에서, 주입 프로세스는 인 또는 비소와 같은 n-형 도펀트로 반도체 층(104)을 도핑하는 단계를 포함할 수 있다. 일부 실시예들에서, 픽셀들(106A-106C)은 또한 확산 프로세스에 의해 형성될 수 있다.
도 2는 본 발명의 일부 실시예들에 따라 상호 접속 구조물이 형성된 후에 개선된 양자 효율을 갖는 부분적으로 제조된 이미지 센서 디바이스(100)의 단면도이다. 도 1의 부분적으로 제조된 이미지 센서 디바이스는 뒤집힌 상태(flipped over)이고, 반도체 층(104)은 전면(105)에서 캐리어 웨이퍼(201)에 웨이퍼 접착된다. 일부 실시예들에서, 캐리어 웨이퍼(201)는 예를 들어 융합 접착, 하이브리드 접착, 양극 접착, 직접 접착, 다른 적합한 접착 프로세스 및/또는 이들의 조합물과 같은 적절한 접착 방법에 의해 반도체 층(104)에 접착된다. 캐리어 웨이퍼(201)는 층간 유전체(202), 도전성 비아들(204), 도전성 라인들(206), 버퍼층(208) 및 캐리어 기판(210)을 포함할 수 있다.
층간 유전체(202)는 반도체 층(104)의 전면(105) 상에(예를 들어, 그 아래에) 배치된다. 다양한 도핑 피처들, 회로 및 이미지 센서 디바이스(100)의 입/출력 사이의 상호 접속(예를 들어, 배선)을 제공하는 도전층들 및 구조물들은 층간 유전체(202) 내에 매립된다. 도전층들 및 구조물들은 콘택트(contacts), 비아(vias) 및/또는 금속 라인들(metal lines)을 포함하는 다층 상호 접속(MLI) 구조물의 부분일 수 있다. 도 2에 도시된 바와 같이, 비아들(204) 및 도전성 라인들(206)은 층간 유전체(202) 내에 매립된다. 비아들(204) 및 도전성 라인들(206)은 예들로서 제공된 것이고, 다층 상호 접속(MLI) 구조물의 위치 및 구성이 설계 필요에 따라 달라질 수 있는 다른 도전성 구조물들이 포함될 수도 있다. 비아들(204) 및 도전성 라인들(206)은 예를 들어 구리, 알루미늄, 텅스텐, 도핑된 폴리 실리콘, 다른 적절한 도전성 물질 및/또는 이들의 조합물과 같은 도전성 물질들로 형성될 수 있다. MLI 구조물은 픽셀들(106A-106C)에 전기적으로 결합될 수 있다. 수신된 광을 감지하고 처리하기 위해 사용되는 다른 회로들 및 디바이스들이 또한 층간 유전체(202) 내에 매립될 수도 있으며, 간략화를 위해 도시되지 않았다.
버퍼층(208)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 다른 적절한 유전체 물질 및/또는 이들의 조합물과 같은 유전체 물질을 사용하여 형성될 수 있다. 버퍼층(208)은 예를 들어 화학 기상 퇴적(CVD), 플라즈마 강화 CVD(PECVD), 원자층 퇴적(ALD), 물리 기상 퇴적(PVD), 임의의 다른 적합한 프로세스, 및/또는 이들의 조합물과 같은 적합한 퇴적 방법들에 의해 형성될 수 있다. 버퍼 층(208)은 평탄화 프로세스(예를 들어, 화학 기계적 연마 프로세스)에 의해 매끄러운 표면을 형성하도록 평탄화될 수 있다. 일부 실시예들에서, 버퍼층(208)은 기판(102)과 캐리어 기판(210) 사이에 전기적 격리를 제공한다.
캐리어 기판(210)은 후면(103) 상의 프로세스가 수행될 수 있도록 부분적으로 제조된 이미지 센서 디바이스에 기계적인 지지부를 제공한다. 일부 실시예들에서, 캐리어 기판(210)은 기판(102)과 유사한 물질을 사용하여 형성될 수 있다. 예를 들어, 캐리어 기판(210)은 실리콘 물질을 포함한다. 일부 실시예들에서, 캐리어 기판(210)은 유리 기판을 포함한다. 일부 실시예들에서, 층간 유전체(202)는 반도체 층(104) 상에 형성되고, 캐리어 기판(210)은 버퍼층(208)을 통해 층간 유전체(202) 상에 접착된다.
도 3은 본 발명의 일부 실시예들에 따라 반도체 층에 트렌치가 형성된 후에 개선된 양자 효율을 갖는 이미지 센서 디바이스(100)의 단면도이다. 부분적으로 제조된 이미지 센서 디바이스(100)는 패턴화된 반도체 층(304) 및 트렌치들(306A-306D)을 포함한다.
기판(102)은 제거되고, 반도체 층(104)은 트렌치를 형성하기 전에 박형화될 수 있다. 예를 들어 평탄화 프로세스(예를 들어, 화학 기계적 연마), 습식 에칭 방법, 건식 에칭 방법, 다른 적합한 방법 및/또는 이들의 조합물과 같은 기판(102)을 제거하기 위한 임의의 적절한 방법이 사용될 수 있다.
기판(102)이 제거된 후, 반도체 층(104)은 박형화하고 픽셀들 사이에서 트렌치(306A-306D)를 형성하도록 패턴화된다. 예를 들어, 평탄화 프로세스(예를 들어, 화학 기계적 연마), 습식 에칭 방법, 건식 에칭 방법, 다른 적절한 방법 및/또는 이들의 조합물과 같은 반도체 층(104)을 박형화하기 위한 임의의 적절한 방법이 사용될 수 있다. 반도체 층(104)이 박형화되고 패터닝된 후에 패턴화된 반도체 층(304)이 형성된다. 일부 실시예들에서, 트렌치들(306A-306D)은 반도체 층(104)이 더욱 박형화되는 일이 없이 반도체 층(104) 내에 형성된다. 도 3에 도시된 바와 같이, 패턴화된 반도체 층(304)은 약 2 ㎛와 약 10 ㎛ 사이의 범위일 수 있는 두께(T)를 갖는다. 일부 실시예들에서, 트렌치(306A-306D)의 깊이(D)는 반도체 층(104)의 두께(T)의 절반보다 클 수 있다. 일부 실시예들에서, 트렌치는 예를 들어, 6보다 큰 종횡비를 갖는 트렌치와 같은 높은 종횡비 트렌치일 수 있다. 트렌치들(306A-306D)의 에칭 프로세스는 예를 들어, 반도체 층의 두께의 절반보다 큰 공칭 깊이와 같은 트렌치의 공칭 깊이가 달성될 때까지 에칭 프로세스가 계속되는 시간 설정 에칭 프로세스일 수 있다. 일부 실시예들에서, 트렌치의 깊이는 반도체 층(104)의 두께의 깊이와 실질적으로 동일할 수 있다.
도 4는 본 발명의 일부 실시예들에 따라 패턴화된 반도체 층의 상부 표면 상에 홈들이 형성된 후에 개선된 양자 효율을 갖는 이미지 센서 디바이스(100)의 단면도이다.
플러그들(402)은 먼저 도 3의 트렌치들(306A-306D)을 충전하도록 퇴적된다. 플러그들(402)은 유전체 물질과 같은 임의의 적절한 물질을 사용할 수 있다. 일부 실시예들에서, 플러그들(402)은 에폭시계 중합체를 포함할 수 있다. 일부 실시예들에서, 플러그들(402)은 수지 물질을 포함할 수 있다. 플러그 물질은 트렌치 내의 퇴적된 플러그 물질의 상부 표면이 도 3의 패턴화된 반도체 층(304)의 상부 표면과 동일 평면이 되도록 평탄화 프로세스가 후속되는 블랭킷 퇴적(blanket deposition)을 사용하여 퇴적된다. 평탄화 프로세스 후에, 플러그들(402) 및 패턴화된 반도체 층(304)의 공통의 평탄한 상부 표면이 하드 마스크 층의 퇴적을 위해 준비되도록 플러그들(402)은 트렌치들을 충전하기 위해 사용된다.
하드 마스크 물질이 플러그들(402)의 평탄한 상부 표면 상에 퇴적되고 패턴화된 하드 마스크 층(406)을 형성하도록 패턴화되어, 패턴화된 반도체 층(304)의 일부가 노출된다. 일부 실시예들에서, 하드 마스크 물질은 예를 들어 실리콘 질화물과 같은 유전체 물질로 만들어진다. 하드 마스크 물질은 예를 들어 화학 기상 퇴적(CVD), 플라즈마 강화 CVD(PECVD), 원자층 퇴적(ALD), 임의의 다른 적합한 프로세스 및/또는 이들의 조합물과 같은 임의의 적합한 퇴적 방법을 사용하여 퇴적될 수 있다.
패턴화된 하드 마스크 층(406)에 의해 덮여지지 않은 패턴화된 반도체 층(304)의 노출된 부분은 홈들(408)과 같은 홈 구조물의 주기적 패턴을 형성하도록 에칭된다. 에칭 프로세스 후에, 패턴화된 반도체 층(304)은 홈이 형성된 반도체 층(404)이 된다. 도 4에 도시된 바와 같이, 홈들(408)은 홈이 형성된 반도체 층(404)의 상부 표면 및 플러그들(402) 사이에 주기적인 홈 패턴을 형성한다. 그 결과, 홈들(408)은 반도체 물질의 추가의 표면 영역이 반도체 층의 평탄한 표면과 비교해서 플러그들(402) 사이에 노출되도록 플러그들(402) 사이의 반도체 물질의 표면 형태를 변경한다. 바꾸어 말하면, 일부 실시예들에서, 홈들(408)은 플러그들(402) 사이의 분리를 조정하지 않고서 달성될 수 있는 수평 단위 면적당 노출된 면적의 증가를 제공한다. 노출된 표면적을 증가시키면 반도체 물질의 유효 광 입사 면적이 증가되고, 픽셀들(106A-106C)에 의해 수신된 입사 광 강도가 차례로 증가한다. 그 결과, 픽셀의 양자 효율이 향상된다. 또한, 본 발명의 다양한 홈 설계는 홈들 내에서 입사광의 다중 반사를 가능하게 할 수 있고, 입사광이 픽셀들(106A-106C)에 의해 흡수될 가능성을 증가시킨다. 예를 들어, 홈의 공칭 측벽 각도를 선택함으로써, 홈을 떠나지 않고 측벽에서 광이 여러 번 반사될 수 있고, 그에 따라서 반도체 물질에 의해 흡수되는 광의 부분이 증가한다. 또한, 홈 구조물의 측벽 각도는 홈 구조물의 상부에서 하부로 변화될 수 있다. 프레넬 방정식에 따르면, 상이한 굴절율의 매체 사이를 이동하는 광의 반사 및 투과 계수는 광의 입사각에 따라 달라질 수 있다. 광이 반도체 층(304) 내부로 진행할 때, 홈 구조물은 홈 구조물 측벽 각도의 구배 변화에 기인하여 홈 구조물 내의 상부로부터 하부까지의 등가 굴절율의 구배 변화를 가질 수 있다. 따라서, 홈 구조물은 등가 구배 굴절율 영역을 생성함으로써 프레넬 반사를 감소시키는 등가 구배 굴절율(GRIN) 물질을 제공할 수 있다. 그 결과, 반도체 층(304) 계면에서의 프레넬 반사를 감소시킴으로써 양자 효율은 향상될 수 있다.
도 4에 도시된 바와 같이, 홈 구조물의 주기적인 패턴의 각각의 홈(408)은 삼각형 형상의 단면 프로파일을 가질 수 있다. 일부 실시예들에서, 다른 단면 프로파일 형상이 사용되어 홈이 형성된 반도체 층(404)의 적절한 에칭 프로세스 및 물질 특성을 통해 달성될 수 있다. 일부 실시예들에서, 홈(408)의 삼각형 형상의 단면 프로파일은 먼저 이방성 건식 에칭 프로세스에 이어 습식 에칭 프로세스를 사용하여 형성될 수 있다. 이방성 건식 에칭 프로세스는 직사각형 형상의 단면 프로파일을 갖는 홈 구조물을 형성할 수 있다. 화학적 습식 에칭 프로세스는 에칭제(etchant)의 화학적 특성 및 에칭되는 반도체 물질의 결정 배향에 기초하여 직사각형 형상의 반도체 층(404)을 에칭할 수 있고, 그에 따라서, 상이한 에칭 프로파일들이 달성될 수 있다(예를 들어, 삼각형 형상의 단면 프로파일이 얻어짐).
일부 실시예들에서, 홈이 형성된 반도체 층(404)은 (111) 배향을 사용하여 실리콘으로 형성될 수 있다. 일부 실시예들에서, 홈이 형성된 반도체 층(404)은 예를 들어 (100), (110), 또는 임의의 다른 적절한 배향과 같은 결정 배향을 사용하여 실리콘으로 형성될 수 있다. 일부 실시예들에서, 건식 에칭 프로세스는 불소계 에칭 프로세스, 염소계 에칭 프로세스, 임의의 다른 적절한 프로세스, 및/또는 이들의 조합물일 수 있다. 일부 실시예들에서, 습식 에칭 프로세스는 플루오르산계 화학 에칭제, 질산계 화학 에칭제, 임의의 다른 적절한 에칭제 및/또는 이들의 조합물을 사용할 수 있다. 일부 실시예들에서, 습식 에칭 프로세스는 등방성 방식으로 반도체 층(304)을 에칭할 수 있고, 패턴화된 하드 마스크 층(406) 아래에 패턴화된 반도체 층(304)의 일부를 에칭할 수 있다. 다양한 에칭 프로파일에 대한 추가의 세부 사항은 아래의 도 6 내지 도 8에서 논의된다.
도 5는 본 발명의 일부 실시예들에 따라 플러그들 및 패턴화된 하드 마스크 층이 제거된 후에 개선된 양자 효율을 갖는 이미지 센서 디바이스(100)의 단면도이다. 플러그들(402) 및 패턴화된 하드 마스크 층(406)은 예컨대 평탄화 프로세스(예를 들어, CMP 프로세스), 습식 에칭 프로세스, 건식 에칭 프로세스, 다른 적절한 제거 프로세스 및/또는 이들의 조합물과 같은 임의의 적합한 프로세스를 사용하여 제거될 수 있다. 제거 프로세스는 홈이 형성된 반도체 층(404)이 제거 프로세스 도중에 에칭되지 않도록 선택될 수 있다.
제거 프로세스 후에, 이미지 센서 디바이스(100)에서 트렌치들(306A-306D)이 다시 나타난다. 일부 실시예들에서, 패턴화된 하드 마스크 층이 제거된 후, 홈이 형성된 반도체 층 상에서 제2 습식 에칭 프로세스가 수행되어 홈들에 대한 공칭 단면 프로파일을 얻을 수 있다. 일부 실시예들에서, 제2 습식 에칭 프로세스는 도 4를 참조하여 기술된 습식 에칭 프로세스와 실질적으로 유사한 화학 에칭제를 사용할 수 있다. 일부 실시예들에서, 제2 습식 에칭 프로세스는 상이한 화학 에칭제를 사용할 수 있다. 일부 실시예들에서, 제2 습식 에칭 프로세스는 에칭 프로파일을 정제하는데 사용될 수 있고, 도 4에 설명된 습식 에칭 프로세스보다 짧은 시간 동안 수행될 수 있다. 예를 들어, 제2 습식 에칭 프로세스는 홈들(408) 사이에서 실질적으로 평탄한 표면들을 달성하는데 사용될 수 있다.
도 6 내지 도 8은 본 발명의 일부 실시예들에 따라 플러그들 및 패턴화된 하드 마스크 층이 제거된 후에 개선된 양자 효율을 갖는 이미지 센서 디바이스(100)에 대한 상이한 홈 설계의 단면도이다.
도 6은 삼각형 형상의 단면 프로파일을 갖는 홈들(408)의 단면도이다. 도 6에 도시된 바와 같이, 각각의 홈(408)은 홈이 형성된 반도체 층(404)의 상부 표면(602)에 평행한 방향 및 측벽 표면을 기준으로 깊이(d1), 폭(w1) 및 각도(α)를 갖는다. 각도(α)는 홈 내의 상이한 위치들에서 측정될 수 있다. 인접한 홈들(408) 사이의 피치는 삼각형의 중심으로부터 측정될 수 있고, l1으로서 표시된다. 일부 실시예들에서, 깊이(d1)는 약 20 nm 내지 약 500 nm(예를 들어, 20 nm 내지 500 nm)의 범위일 수 있고, 피치(l1)는 약 0.1 ㎛ 내지 약 0.5 ㎛(예를 들어, 0.1 ㎛ 내지 0.5 ㎛)의 범위일 수 있으며, 각도(α)는 약 45°내지 약 60°(예를 들어, 45°내지 60°)의 범위일 수 있다. 홈의 공칭 측벽 각도(예를 들어, 각도(α))를 선택함으로써, 광은 홈(408)을 떠나지 않고 측벽에서 여러 번 반사될 수 있다. 각각의 반사에서, 광은 반도체 물질 내로 흡수되어 픽셀들(106A-106C)에 의해 흡수되고 처리되는 광의 양을 증가시킴으로써 양자 효율을 증가시킨다.
도 7은 직사각형 형상의 단면 프로파일을 갖는 홈들(408)의 단면도이다. 도 7에 도시된 바와 같이, 각각의 홈(408)은 깊이(d2)와 폭(w2)을 갖는다. 인접한 홈들(408) 사이의 피치는 직사각형의 중심으로부터 측정될 수 있고, l2로서 표시된다. 일부 실시예들에서, 깊이(d2) 및 폭(w2)은 각각 약 20 nm 내지 약 500 nm(예를 들어, 20 nm 내지 500 nm)의 범위에 있을 수 있고, 피치(l2)는 약 0.1 μm 내지 약 0.5 μm(예를 들어, 0.1 ㎛ 내지 0.5 ㎛)의 범위에 있을 수 있다. 도 6에서 설명된 각도(α)와 유사하게, 도 7의 각도(α)(도시되지 않음)는 홈들(408) 내의 측벽 상의 상이한 위치들에서 측정될 수 있다.
도 8은 반 타원형 형상의 단면 프로파일을 갖는 홈들(408)의 단면도이다. 도 8에 도시된 바와 같이, 각각의 홈(408)은 깊이(d3)와 폭(w3)을 갖는다. 인접한 홈들(408) 사이의 피치는 반 타원형 형상의 중심으로부터 측정될 수 있고, l3으로 표시된다. 일부 실시예들에서, 깊이(d3) 및 폭(w3)은 약 20 nm 내지 약 500 nm(예를 들어, 20 nm 내지 500 nm)의 범위일 수 있고, 피치(l3)는 약 0.1 μm 내지 약 0.5 μm(예를 들어, 0.1 ㎛ 내지 0.5 ㎛)의 범위에 있을 수 있다. 도 6에 기술된 각도(α)와 유사하게, 도 8의 각도(α)(도시되지 않음)는 홈들(408) 내의 측벽 상의 상이한 위치들에서 측정될 수 있다.
삼각형, 직사각형, 반 타원형 형상의 단면 프로파일들 및 다른 적절한 단면 프로파일들을 갖는 홈들(408)에 대해, 각도(α)는 측벽 표면 및 상부 표면(602)에 평행한 방향을 기준으로 홈 측벽상의 주어진 위치에서 측정된 각도이다. 일부 실시예들에서, 각도(α)는 홈들(408)의 상부에서부터 하부까지 변할 수 있고, 홈들은 등가 구배 굴절율 영역을 생성함으로써 프레넬 반사를 감소시키는 등가 GRIN 물질로서 작용할 수 있으며, 이는 다시 개선된 양자 효율을 차례로 제공한다.
도 9는 본 발명의 일부 실시예들에 따라 패시베이션 층 및 다른 구조물이 형성된 후에 개선된 양자 효율을 갖는 이미지 센서 디바이스(100)의 단면도이다. 이미지 센서 디바이스(100)는 갭 충전물(902), 버퍼층(904), 그리드 구조들(906), 및 패시베이션 층(908)을 포함할 수 있다.
갭 충전물(902)은 블랭킷 퇴적에 이어 평탄화 프로세스에 의해 홈이 형성된 반도체 층(404) 위에 형성된다. 갭 충전물(902)은 트렌치들(306A-306D), 홈들(408) 및 홈이 형성된 반도체 층(404)의 다른 노출된 표면들을 충전한다. 갭 충전물(902)은 예를 들어 실리콘 산화물, 실리콘 질화물, 다른 적절한 유전체 물질 및/또는 이들의 조합물과 같은 임의의 적합한 유전체 물질을 사용하여 형성될 수 있다. 일부 실시예들에서, 라이너 층(도시되지 않음)은 홈이 형성된 반도체 층(404)과 갭 충전물(902) 사이에 형성된다. 라이너 층은 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 펜톡사이드(Ta2O5), 이산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 다른 하이-k 물질(other high-k material) 및/또는 이들의 조합물과 같은 하이-k 유전체 물질을 사용하여 형성될 수 있다. 갭 충전물(902)의 물질은 예를 들어 원자층 퇴적(ALD), 분자 빔 에피택시(MBE), 고밀도 플라즈마 CVD(HDPCVD), 금속 유기(MOCVD), 원격 플라즈마 CVD(RPCVD), 플라즈마 강화 CVD(PECVD), 도금, 다른 적절한 방법 및/또는 이들의 조합물과 같은 임의의 적절한 퇴적 방법을 사용하여 퇴적될 수 있다. 갭 충전 물질이 퇴적된 후에, 예를 들어 화학 기계적 연마 프로세스와 같은 평탄화 프로세스가 퇴적된 갭 충전 물질에 대해 수행되어 갭 충전물(902)의 평평한 상부 표면을 형성한다. 일부 실시예들에서, BDTI를 형성하고 픽셀들 사이(예를 들어, 인접한 픽셀들 사이의)의 누화를 방지하기 위해서 갭 충전물(902)이 트렌치들(306A-306D) 내부에 퇴적된다. 도 3을 참조하여 전술한 바와 같이, 트렌치들(306A-306D)은 패턴화된 반도체 층(304)의 두께(H)의 절반보다 큰 깊이를 갖는 고 종횡비 트렌치들일 수 있다.
일부 실시예들에서, 갭 충전물(902)의 상부 표면 상에 버퍼층(904)이 형성될 수 있다. 버퍼 물질은 블랭킷 퇴적되고 이어서 평탄화 프로세스에 의해 버퍼층(904)을 형성하고 하나 이상의 후속 제조 프로세스를 위한 평탄한 상부 표면을 제공한다. 일부 실시예들에서, 버퍼층(904)은 갭 충전물(902)과 동일한 유전체 물질일 수 있다. 일부 실시예들에서, 버퍼층(904)은 상이한 유전체 물질일 수 있다.
그리드 구조물(906)은 버퍼층(904) 상에 형성된다. 일부 실시예들에서, 그리드 구조물(906)은 버퍼층(904) 상에 금속층을 퇴적하고 패터닝 프로세스를 수행함으로써 형성될 수 있다. 그리드 구조물(906)은 픽셀들 간의(예를 들어, 인접한 픽셀들 사이의) 누화를 감소시키기 위해 사용될 수 있고, 대응하는 픽셀들(106A-106C)을 향하여 광을 반사시키는데 사용되는 금속 그리드를 포함할 수 있다. 일부 실시예들에서, 그리드 구조물(906)은 예를 들어 구리, 텅스텐, 알루미늄, 다른 적절한 금속 및/또는 이들의 조합물과 같은 금속을 사용하여 형성된다. 일부 실시예들에서, 그리드 구조물(906)은 높은 반사 특성을 갖는 임의의 물질을 사용하여 형성된다. 일부 실시예들에서, 그리드 구조물(906)은 그리드 구조물(906) 상에 형성된 추가적인 유전체 그리드 구조물을 갖는 적층 구조물을 가질 수 있다. 일부 실시예들에서, 그리드 구조물(906)의 각각은 약 200 nm 내지 약 300 nm(예를 들어, 200 nm 내지 300 nm)의 높이를 가질 수 있다. 예를 들어, 그리드 구조물(906)은 약 250 nm의 높이를 가질 수 있다.
패시베이션 층(908)은 버퍼층(904) 및 그리드 구조물(906) 상에 형성된다. 패시베이션 층(908)은 버퍼층(904) 및 그리드 구조물(906) 상에 유전체층을 블랭킷 퇴적함으로써 형성될 수 있다. 일부 실시예들에서, 패시베이션 층(908)은 약 400 nm 내지 약 600 nm의 두께를 가질 수 있다. 예를 들어, 패시베이션 층(908)은 약 500 nm의 두께를 가질 수 있다.
픽셀들(106A-106C)은 패시베이션 층(908)을 향해 투영되는 입사광(910)과 같은 방사선(또는 방사선 파)을 감지하도록 구성된다. 입사광(910)은 후면을 통해 이미지 센서 디바이스(100)로 들어가고, 픽셀들(106A-106C) 중 하나 이상에 의해 검출될 수 있다. 일부 실시예들에서, 가시광을 검출하는 것 이외에도, 이미지 센서 디바이스(100)는 홈이 형성된 반도체 물질의 증가된 깊이 및 픽셀들 간의 감소된 누화로 인한 비가시광을 검출하는데 사용될 수도 있다.
도 10은 본 발명의 일부 실시예들에 따라 개선된 양자 효율을 갖는 이미지 센서 디바이스를 형성하기 위한 예시적인 방법(1000)의 흐름도이다. 예시적인 방법(1000)에서의 다른 동작들이 수행될 수 있고 방법(1000)의 동작들은 상이한 순서로 수행될 수 있고 및/또는 가변적일 수 있다.
동작 1002에서, 일부 실시예들에 따라 반도체 층 및 기판 위에 픽셀들이 형성된다. 기판은 p-형 기판 또는 n-형 기판일 수 있다. 기판은 약 100 ㎛ 내지 약 3000 ㎛ 범위의 초기 두께를 가질 수 있다. 반도체 층은 기판 상에 형성될 수 있다. 일부 실시예들에서, 반도체 층은 성능 향상을 위해 변형된 에피택셜 물질일 수 있다. 일부 실시예들에서, 반도체 층은 2 ㎛보다 큰 두께를 갖는다. 픽셀들은 반도체 층에 형성될 수 있고 입사광 파와 같은 방사선을 감지하도록 구성될 수 있다. 일부 실시예들에서, 픽셀들은 비가시광을 감지할 수 있다. 픽셀들은 각각 포토 다이오드 구조물을 포함할 수 있다. 기판, 반도체 층 및 픽셀들의 예는 각각 기판(102), 반도체 층(104) 및 픽셀들(106A-106C)이 도 1을 참조하여 전술되었다.
동작 1004에서, 일부 실시예들에 따라 상호 접속 구조물이 형성된다. 상호 접속 구조물을 포함하는 캐리어 웨이퍼는 반도체 층에 접착될 수 있다. 반도체 층은 예를 들어 융합 접착, 하이브리드 접착, 다른 적절한 접착 방법 및/또는 이들의 조합물과 같은 임의의 적합한 접착 방법에 의해 캐리어 웨이퍼에 웨이퍼 접착될 수 있다. 캐리어 웨이퍼는 층간 유전체, 도전성 비아, 도전성 라인, 버퍼층 및 캐리어 기판을 포함할 수 있다. 캐리어 웨이퍼 및 그 구성 요소의 예는 캐리어 웨이퍼(201) 및 도 2에 도시된 대응하는 구성 요소일 수 있다. 층간 유전체는 반도체 층 위에 형성될 수 있다. 이미지 센서 디바이스의 다양한 피처, 회로 및 입/출력 사이의 상호 접속을 제공하는 도전층들 및 구조물들이 층간 유전체 내에 매립될 수 있다. 도전층들 및 구조물들의 예는 도 2를 참조하여 전술한 도전성 비아(204) 및 도전성 라인들(206)일 수 있다.
동작 1006에서, 일부 실시예들에 따라 반도체 층에 트렌치가 형성된다. 기판은 제거되고 트렌치를 형성하기 전에 반도체 층을 박형화할 수 있다. 트렌치는 픽셀들 사이에 형성되고 트렌치의 깊이는 반도체 층의 두께의 절반보다 클 수 있다. 일부 실시예들에서, 반도체 층은 약 2 ㎛ 내지 약 10 ㎛ 범위의 두께를 가질 수 있다. 트렌치들의 예는 도 3에서 전술한 트렌치들(306A-306D)일 수 있다.
동작 1008에서, 일부 실시예들에 따라 반도체 층의 상부 표면 상에 홈들이 형성된다. 플러그들은 평탄화 프로세스 후에 플러그 물질 및 반도체 층의 공통의 평탄한 상부 표면이 하드 마스크 층의 퇴적을 위해 준비될 수 있도록 트렌치를 충전하기 위해 퇴적된다(동작 1006에서 형성됨). 하드 마스크 물질은 평탄한 상부 표면 상에 퇴적되고 패터닝되어 반도체 층의 일부가 노출되는 패턴화된 하드 마스크 층을 형성한다. 플러그 및 패턴화된 하드 마스크 층의 예들은 도 4에서 설명된 플러그(402) 및 패턴화된 하드 마스크 층(406)일 수 있다.
패턴화된 하드 마스크 층에 의해 덮이지 않은 반도체 층의 노출된 부분은 에칭되어 홈 구조물의 주기적인 패턴을 형성한다. 홈들은 반도체 층의 상부 표면 상에 주기적인 홈 패턴을 형성하며, 그 홈들은 플러그들 사이에 위치한다. 결과적으로, 홈들은 플러그들 사이의 반도체 물질의 표면 형태를 변화시켜 추가의 반도체 물질 표면적이 평탄한 표면에 비하여 노출되도록 한다. 추가의 표면적은 플러그들 사이의 분리를 확장하지 않고서 달성된다. 노출된 표면 영역을 증가시키면 반도체 물질의 유효 광 입사 면적이 증가하고, 픽셀들에 의해 수신된 입사광 세기가 차례로 증가하여, 그에 따라 픽셀들의 양자 효율이 향상된다. 또한, 본 발명의 다양한 홈 설계는 홈 내에서 입사광의 다중 반사를 가능하게 할 수 있다. 다중 반사는 입사광이 픽셀들에 의해 흡수될 가능성을 증가시키고, 따라서 또한 양자 효율을 향상시킨다. 변경된 표면 형태는 또한 반사를 줄임으로써 광 입력 효율을 더욱 향상시키는 등가 구배 굴절율(GRIN) 물질을 제공한다.
일부 실시예들에서, 공칭 홈 프로파일은 이방성 건식 에칭 프로세스에 이어 습식 에칭 프로세스를 사용함으로써 달성될 수 있다. 이방성 건식 에칭 프로세스는 직사각형 형상의 단면 프로파일을 갖는 홈 구조물을 형성할 수 있다. 화학적 습식 에칭 프로세스는 에칭제의 화학적 특성 및 에칭되는 반도체 물질의 결정 배향에 기초하여 직사각형 형상의 반도체 층의 반도체 물질을 에칭한다. 에칭 속도 및 에칭 방향은 선택된 에칭제의 특정 화학적 성질 및 에칭되는 반도체 물질의 결정 방향에 기초하고, 그에 따라서 상이한 에칭 프로파일이 달성될 수 있다. 상이한 홈 단면 프로파일 및 대응하는 에칭 프로세스 및 물질 구성의 예들은 도 4 내지 도 8을 참조하여 위에서 발견될 수 있다.
동작 1010에서, 일부 실시예들에 따라서 반도체 층 상에 패시베이션 층 및 다른 구조물들이 형성된다. 갭 충전 물질이 반도체 층 위에 형성되고 트렌치들 및 홈들을 충전한다. 일부 실시예들에서, 라이너 층은 반도체 층과 갭 충전 물질 사이에 형성되고 하이-k 유전체 물질을 사용하여 형성된다. 갭 충전 물질이 퇴적된 후, 평탄화 프로세스가 퇴적된 갭 충전 물질에 대해 수행되어 평탄한 상부 표면을 형성할 수 있다. BDTI 형태의 트렌치에 퇴적된 갭 충전 물질(gap fill material)은 픽셀들 사이(예를 들어, 인접한 픽셀들 사이)의 누화를 방지할 수 있다. 트렌치는 반도체 층의 두께의 절반보다 큰 깊이를 갖는 높은 종횡비를 가질 수 있기 때문에, 갭 충전 물질은 반도체 층의 두께의 절반보다 큰 깊이 커버리지를 제공하여, 픽셀들 사이(예를 들어, 인접한 픽셀들 사이)의 누화를 고립시키고 방지한다.
도 11은 본 발명의 일부 실시예들에 따라 개선된 양자 효율을 갖는 이미지 센서 디바이스를 형성하기 위한 예시적인 방법(1100)의 흐름도이다. 예시적인 방법(1100)의 다른 동작들이 수행될 수 있고, 방법(1000)의 동작들은 상이한 순서로 수행될 수 있고 및/또는 가변적일 수 있다.
동작 1102에서, 일부 실시예들에 따라 반도체 층 및 기판 위에 픽셀들이 형성된다. 동작 1104에서, 일부 실시예들에 따라 상호 접속 구조물이 형성된다. 일부 실시예들에서, 동작들 1102 및 1104는 도 10의 예시적인 방법(1000)을 참조하여 전술한 동작들 1002 및 1004와 각각 유사할 수 있다. 일부 실시예들에서, 동작들 1102 및 1104는 동작들 1002 및 1004와 상이할 수 있다.
동작 1106에서, 일부 실시예들에 따라 반도체 층의 상부 표면 상에 홈들이 형성된다. 하드 마스크 물질은 반도체 층의 평탄한 상부 표면 상에 퇴적되고 패터닝되어 반도체 층의 일부분이 노출되는 패턴화된 하드 마스크 층을 형성한다. 패턴화된 하드 마스크 층에 의해 덮이지 않은 반도체 층의 노출된 부분은 에칭되어 홈 구조물의 주기적인 패턴을 형성한다. 홈들은 반도체 층의 상부 표면 상에 주기적인 홈 패턴을 형성하며, 그 홈들은 플러그들 사이에 위치한다. 그 결과, 홈들은 플러그들 사이의 반도체 물질의 표면 형태를 변화시켜 추가의 반도체 물질 표면적이 평탄한 표면에 비하여 노출되도록 한다. 추가의 표면적은 플러그들 사이의 분리를 확장시키지 않고서 달성된다. 추가의 표면적은 도 4를 참조하여 전술한 개선된 양자 효율 효과와 유사한 방식으로 픽셀들의 양자 효율을 향상시킬 수 있다. 또한, 본 발명의 다양한 홈 설계는 홈 내에서 입사광의 다중 반사를 가능하게 할 수 있다. 다중 반사는 입사광이 픽셀들에 의해 흡수될 가능성을 증가시키고, 그에 따라서 또한 양자 효율을 향상시킨다. 변경된 표면 형태는 반사를 줄임으로써 광 입력 효율을 더욱 향상시키는 등가의 GRIN 물질을 제공한다. 일부 실시예들에서, 공칭 홈 프로파일은 이방성 건식 에칭 프로세스에 이어 습식 에칭 프로세스를 사용함으로써 달성될 수 있다. 이방성 건식 에칭 프로세스 및 화학적 습식 에칭 프로세스는 도 4에서 전술한 에칭 프로세스와 유사할 수 있다. 상이한 홈 단면 프로파일 및 대응하는 에칭 프로세스와 물질 구성의 예들은 도 4 내지 도 8을 참조하여 위에서 발견될 수 있다.
동작 1108에서, 일부 실시예들에 따라서 반도체 층에 트렌치들이 형성된다. 기판은 제거되고 트렌치들을 형성하기 전에 반도체 층을 박형화할 수 있다. 트렌치들은 픽셀들 사이에 형성되고 트렌치들의 깊이는 반도체 층의 두께의 절반보다 클 수 있다. 일부 실시예들에서, 반도체 층은 약 2 ㎛ 내지 약 10 ㎛ 범위의 두께를 가질 수 있다. 일부 실시예들에서, 트렌치들의 깊이는 반도체 층의 두께의 깊이와 실질적으로 동일할 수 있다. 평탄화 프로세스 후에 플러그 물질 및 반도체 층의 공통의 평탄한 상부 표면이 형성되도록 플러그들이 트렌치들을 충전하도록 퇴적된다.
동작 1110에서, 일부 실시예들에 따라, 반도체 층 상에 패시베이션 층 및 다른 구조물들이 형성된다. 일부 실시예들에서, 동작 1110은 도 10에서 전술한 동작 1010과 유사할 수 있다. 일부 실시예들에서, 동작 1110은 동작 1010과 상이할 수 있다.
갭 충전 물질의 상부 표면 상에 버퍼층 및 그리드 구조물들이 형성될 수 있다. 버퍼층은 유전체 물질을 사용하여 형성될 수 있고, 하나 이상의 후속 제조 프로세스를 위해 평탄한 상부 표면을 제공할 수 있다. 그리드 구조물들은 버퍼층 상에 형성되고 픽셀들 사이의(예를 들어, 인접한 픽셀들 사이의) 누화를 감소시킬 수 있다. 그리드 구조물들은 대응하는 픽셀들을 향해 광을 반사시키는데 사용되는 금속 그리드를 포함할 수 있고, 또한 금속 그리드 상에 형성된 유전체 그리드 구조물들을 포함할 수 있다. 패시베이션 층은 버퍼층 및 그리드 구조물들 상에 형성될 수 있다
본 발명은 개선된 양자 효율을 갖는 BSI 이미지 센서를 형성하는 것을 기술한다. 입사광 영역의 유효 표면은 입사광 영역의 표면 형태를 변경함으로써 디바이스 치수를 증가시키지 않고 증가된다. 변경된 표면 형태는 또한 반사를 줄임으로써 광 입력 효율을 더욱 향상시키는 등가 구배 굴절율(GRIN) 물질을 제공한다. 또한, 개선된 양자 효율 BSI 이미지 센서는 디바이스 분리를 개선하고 실리콘 층 내의 누화를 감소시키기 위해 두꺼운 실리콘 층에 매립되는 깊이가 증가된 후면 딥 트렌치 격리(BDTI, backside deep trench isolation) 구조물을 포함한다. 증가된 깊이를 갖는 BDTI는 BDTI의 트렌치 깊이가 실리콘 층 두께의 50% 이상이기 때문에 픽셀 센서들 사이의(예를 들어, 인접한 픽셀 센서들 사이의) 향상된 격리를 제공한다. BSI 이미지 센서는 적어도 입사광 영역의 유효 표면을 증가시키기 위해 주기적인 홈 패턴/구조물을 포함하는 변경된 표면 형태를 통합함으로써 개선된 양자 효율을 제공한다. 증가된 깊이를 갖는 BDTI 구조물은 두꺼운 실리콘 층 내에 매립되어 디바이스 격리를 향상시키고 누화를 감소시킬 수 있다.
일부 실시예들에서, 반도체 이미지 센서 디바이스는 제1 표면 및 이 제1 표면과 반대측의 제2 표면을 갖는 반도체 층을 포함한다. 상호 접속 구조물은 반도체 층의 제1 표면 상에 배치된다. 복수의 방사선 감지 영역들은 반도체 층에 형성되고 제2 표면으로부터 반도체 층으로 입사하는 방사선을 감지하도록 구성된다. 반도체 이미지 센서 디바이스는 반도체 층의 제2 표면 상에 형성된 복수의 홈 구조물들을 더 포함한다.
일부 실시예들에서, 반도체 이미지 센서 디바이스는 전면 및 이 전면과 반대측의 후면을 갖는 반도체 층을 포함한다. 반도체 층의 후면은 복수의 홈 구조물을 포함한다. 복수의 픽셀들은 반도체 층에 형성되고, 복수의 픽셀들은 적어도 복수의 홈 구조물을 통해 반도체 층에 입사하는 광을 검출하도록 구성된다. 반도체 이미지 센서 디바이스는 복수의 격리 구조물을 더 포함하고, 이 격리 구조물 중 적어도 하나는 복수의 픽셀들 중 2 개의 픽셀들 사이에 배치되고 반도체 층의 두께의 적어도 절반의 깊이를 갖는다.
일부 실시예들에서, 반도체 이미지 센서 디바이스를 형성하는 방법으로서, 이 방법은 반도체 층에 복수의 픽셀들을 형성하는 단계를 포함한다. 반도체 층은 제1 표면 및 이 제1 표면과 반대측의 제2 표면을 갖는다. 방법은 반도체 층의 제2 표면 상에 상호 접속 구조물을 배치하는 단계와, 반도체 층의 제1 표면 위에 하드 마스크 층을 퇴적하고 패터닝하는 단계를 더 포함한다. 패턴화된 하드 마스크 층은 복수의 픽셀들에 걸쳐 제1 표면의 부분을 노출시킨다. 제1 에칭 프로세스가 반도체 층의 노출된 부분에 대해 수행된다. 제2 에칭 프로세스는 반도체 층의 노출된 부분들에 대해 수행된다. 제1 및 제2 에칭 프로세스는 반도체 층의 제1 표면에 복수의 홈들을 형성한다.
개시의 요약이 아닌 상세한 설명 부분은 청구 범위를 해석하기 위해 사용되는 것으로 이해되어야 한다. 개시 부분의 요약은 의도된 모든 예시적인 실시예들 중 하나 이상을 나타내지만, 하위 결합된 청구 범위를 제한하고자 하는 것은 아니다.
전술한 개시는 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 몇몇 실시예들의 특징을 개략적으로 설명한다. 당업자는 본 명세서에서 소개된 실시예들의 동일한 목적을 수행하고 및/또는 동일한 장점을 달성하기 위한 다른 프로세스 및 구조를 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 수 있을 것이다. 당업자들은 또한 이러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않고, 첨부된 청구 범위의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변형을 가할 수 있음을 알아야 한다.
실시예들
실시예 1. 반도체 이미지 센서 디바이스에 있어서,
제1 표면 및 상기 제1 표면과 반대측의 제2 표면을 갖는 반도체 층;
상기 반도체 층의 제1 표면 상에 배치된 상호 접속 구조물;
상기 반도체 층 내에 형성되고, 상기 제2 표면으로부터 상기 반도체 층으로 입사하는 방사선을 감지하도록 구성되는 복수의 방사선 감지 영역들; 및
상기 반도체 층의 제2 표면 상에 형성된 복수의 홈 구조물들
을 포함하는, 반도체 이미지 센서 디바이스.
실시예 2. 실시예 1에 있어서,
상기 복수의 홈 구조물들 중 어떤 홈 구조물은 삼각형 형상의 단면 프로파일을 갖는 것인, 반도체 이미지 센서 디바이스.
실시예 3. 실시예 2에 있어서,
상기 홈 구조물의 측벽은 상기 반도체 층의 제2 표면을 기준으로 45°와 60°사이의 각도를 이루는 것인, 반도체 이미지 센서 디바이스.
실시예 4. 실시예 1에 있어서,
상기 복수의 홈 구조물들 중 어떤 홈 구조물은 직사각형 형상의 단면 프로파일을 갖는 것인, 반도체 이미지 센서 디바이스.
실시예 5. 실시예 1에 있어서,
상기 복수의 홈 구조물들 중 어떤 홈 구조물은 반 타원형 형상의 단면 프로파일을 갖는 것인, 반도체 이미지 센서 디바이스.
실시예 6. 실시예 1에 있어서,
상기 복수의 홈 구조물들의 각각의 홈 구조물 사이의 피치 거리는 약 0.1 마이크로미터(μm)와 약 0.5 μm 사이인 것인, 반도체 이미지 센서 디바이스.
실시예 7. 실시예 1에 있어서,
상기 복수의 홈 구조물들 중 어떤 홈 구조물은 약 20 나노미터(nm)와 약 500 nm 사이의 깊이를 갖는 것인, 반도체 이미지 센서 디바이스.
실시예 8. 실시예 1에 있어서,
상기 복수의 홈 구조물들 중 어떤 홈 구조물은 약 20 nm와 약 500 nm 사이의 폭을 갖는 것인, 반도체 이미지 센서 디바이스.
실시예 9. 실시예 1에 있어서,
복수의 격리(isolation) 구조물들을 더 포함하고,
각각의 격리 구조물은, 상기 복수의 방사선 감지 영역들 중 2개의 방사선 감지 영역들 사이에 배치되고, 상기 반도체 층의 두께의 적어도 절반의 깊이를 갖는 것인, 반도체 이미지 센서 디바이스.
실시예 10. 실시예 1에 있어서,
상기 반도체 층의 제2 표면을 기준으로 상기 복수의 홈 구조물들로부터 홈 구조물의 측벽 사이의 각도는 상기 홈 구조물의 상부에서 하부로 변화하는 것인, 반도체 이미지 센서 디바이스.
실시예 11. 반도체 이미지 센서 디바이스에 있어서,
전면 및 상기 전면과 반대측의 후면을 갖는 반도체 층 - 상기 반도체 층의 후면은 복수의 홈 구조물들을 포함함 -;
상기 반도체 층 내에 형성되고, 적어도 상기 복수의 홈 구조물들을 통해 상기 반도체 층에 입사하는 광을 검출하도록 구성되는 복수의 픽셀들; 및
복수의 격리 구조물들
을 포함하고,
상기 복수의 격리 구조물들 중 적어도 하나는 상기 복수의 픽셀들 중 2개의 픽셀들 사이에 배치되고, 상기 반도체 층의 두께의 적어도 절반의 깊이를 갖는 것인, 반도체 이미지 센서 디바이스.
실시예 12. 실시예 11에 있어서,
상기 반도체 층의 두께는 3 ㎛ 보다 큰 것인, 반도체 이미지 센서 디바이스.
실시예 13. 실시예 11에 있어서,
상기 복수의 격리 구조물들 및 상기 복수의 홈 구조물들을 둘러싸는 유전체 물질을 더 포함하는, 반도체 이미지 센서 디바이스.
실시예 14. 실시예 13에 있어서,
상기 유전체 물질과 상기 반도체 층 사이에 라이너 층을 더 포함하고,
상기 라이너 층은 하이-k 물질을 포함하는 것인, 반도체 이미지 센서 디바이스.
실시예 15. 실시예 11에 있어서,
상기 복수의 홈 구조물들 중 어떤 홈 구조물은 삼각형 형상의 단면 프로파일을 갖는 것인, 반도체 이미지 센서 디바이스.
실시예 16. 반도체 이미지 센서 디바이스를 형성하는 방법으로서,
제1 표면 및 상기 제1 표면과 반대측의 제2 표면을 갖는 반도체 층 내에 복수의 픽셀들을 형성하는 단계;
상기 반도체 층의 제2 표면 상에 상호 접속 구조물을 배치하는 단계;
상기 반도체 층의 제1 표면 위에 하드 마스크 층을 퇴적하고 패턴화하는 단계 - 상기 패턴화된 하드 마스크 층은 상기 복수의 픽셀들 위의 상기 제1 표면의 일부를 노출시킴 -;
상기 반도체 층의 노출된 부분에 대해 제1 에칭 프로세스를 수행하는 단계; 및
상기 반도체 층의 노출된 부분에 대해 제2 에칭 프로세스를 수행하는 단계
를 포함하고,
상기 제1 에칭 프로세스와 상기 제2 에칭 프로세스는 상기 반도체 층의 제1 표면 내에 복수의 홈들을 형성하는 것인, 반도체 이미지 센서 디바이스의 형성 방법.
실시예 17. 실시예 16에 있어서,
상기 반도체 층 내에 복수의 트렌치들을 형성하는 단계를 더 포함하고,
상기 복수의 트렌치들 중 각각의 트렌치는 상기 복수의 픽셀들의 픽셀들 사이에 형성되는 것인, 반도체 이미지 센서 디바이스의 형성 방법.
실시예 18. 실시예 17에 있어서,
상기 복수의 트렌치들의 깊이는 상기 반도체 층의 두께의 절반보다 큰 것인, 반도체 이미지 센서 디바이스의 형성 방법.
실시예 19. 실시예 16에 있어서,
상기 제1 에칭 프로세스와 상기 제2 에칭 프로세스는 상기 반도체 층의 결정 배향에 기초하여 선택되는 것인, 반도체 이미지 센서 디바이스의 형성 방법.
실시예 20. 실시예 16에 있어서,
상기 복수의 홈들 중 적어도 하나의 홈은 상기 반도체 층의 제2 표면을 기준으로 상기 적어도 하나의 홈의 측벽 사이의 각도를 가지며, 상기 각도는 상기 적어도 하나의 홈 내에서 변화하는 것인, 반도체 이미지 센서 디바이스의 형성 방법.

Claims (10)

  1. 반도체 이미지 센서 디바이스에 있어서,
    제1 표면 및 상기 제1 표면과 반대측의 제2 표면을 갖는 반도체 층;
    상기 반도체 층의 제1 표면 상에 배치된 상호 접속 구조물;
    상기 반도체 층 내에 형성되고, 상기 제2 표면으로부터 상기 반도체 층으로 입사하는 방사선을 감지하도록 구성되는 복수의 방사선 감지 영역들; 및
    상기 반도체 층의 제2 표면 상에 형성된 복수의 홈 구조물들
    을 포함하는, 반도체 이미지 센서 디바이스.
  2. 제1항에 있어서,
    상기 복수의 홈 구조물들 중 어떤 홈 구조물은 삼각형 형상의 단면 프로파일, 직사각형 형상의 단면 프로파일, 또는 반 타원형 형상의 단면 프로파일을 갖는 것인, 반도체 이미지 센서 디바이스.
  3. 제2항에 있어서,
    상기 홈 구조물의 측벽은 상기 반도체 층의 제2 표면을 기준으로 45°와 60°사이의 각도를 이루는 것인, 반도체 이미지 센서 디바이스.
  4. 제1항에 있어서,
    상기 복수의 홈 구조물들의 각각의 홈 구조물 사이의 피치 거리는 0.1 마이크로미터(μm)와 0.5 μm 사이인 것인, 반도체 이미지 센서 디바이스.
  5. 제1항에 있어서,
    상기 복수의 홈 구조물들 중 어떤 홈 구조물은 20 나노미터(nm)와 500 nm 사이의 깊이를 갖는 것인, 반도체 이미지 센서 디바이스.
  6. 제1항에 있어서,
    상기 복수의 홈 구조물들 중 어떤 홈 구조물은 20 nm와 500 nm 사이의 폭을 갖는 것인, 반도체 이미지 센서 디바이스.
  7. 제1항에 있어서,
    복수의 격리(isolation) 구조물들을 더 포함하고,
    각각의 격리 구조물은, 상기 복수의 방사선 감지 영역들 중 2개의 방사선 감지 영역들 사이에 배치되고, 상기 반도체 층의 두께의 적어도 절반의 깊이를 갖는 것인, 반도체 이미지 센서 디바이스.
  8. 제1항에 있어서,
    상기 반도체 층의 제2 표면을 기준으로 상기 복수의 홈 구조물들로부터 홈 구조물의 측벽 사이의 각도는 상기 홈 구조물의 상부에서 하부로 변화하는 것인, 반도체 이미지 센서 디바이스.
  9. 반도체 이미지 센서 디바이스에 있어서,
    전면 및 상기 전면과 반대측의 후면을 갖는 반도체 층 - 상기 반도체 층의 후면은 복수의 홈 구조물들을 포함함 -;
    상기 반도체 층 내에 형성되고, 적어도 상기 복수의 홈 구조물들을 통해 상기 반도체 층에 입사하는 광을 검출하도록 구성되는 복수의 픽셀들; 및
    복수의 격리 구조물들
    을 포함하고,
    상기 복수의 격리 구조물들 중 적어도 하나는 상기 복수의 픽셀들 중 2개의 픽셀들 사이에 배치되고, 상기 반도체 층의 두께의 적어도 절반의 깊이를 갖는 것인, 반도체 이미지 센서 디바이스.
  10. 반도체 이미지 센서 디바이스를 형성하는 방법으로서,
    제1 표면 및 상기 제1 표면과 반대측의 제2 표면을 갖는 반도체 층 내에 복수의 픽셀들을 형성하는 단계;
    상기 반도체 층의 제2 표면 상에 상호 접속 구조물을 배치하는 단계;
    상기 반도체 층의 제1 표면 위에 하드 마스크 층을 퇴적하고 패턴화하는 단계 - 상기 패턴화된 하드 마스크 층은 상기 복수의 픽셀들 위의 상기 제1 표면의 일부를 노출시킴 -;
    상기 반도체 층의 노출된 부분에 대해 제1 에칭 프로세스를 수행하는 단계; 및
    상기 반도체 층의 노출된 부분에 대해 제2 에칭 프로세스를 수행하는 단계
    를 포함하고,
    상기 제1 에칭 프로세스와 상기 제2 에칭 프로세스는 상기 반도체 층의 제1 표면 내에 복수의 홈들을 형성하는 것인, 반도체 이미지 센서 디바이스의 형성 방법.
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