CN109585470B - 具有改进的量子效率表面结构的图像传感器 - Google Patents

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Abstract

本发明涉及具有改进的量子效率的半导体图像传感器。半导体图像传感器包括具有第一表面和与第一表面相对的第二表面的半导体层。互连结构设置在半导体层的第一表面上，并且多个辐射感测区域形成在半导体层中。辐射感测区域被配置为感测从第二表面进入半导体层的辐射，并且多个槽结构形成在半导体层的第二表面上。本发明的实施例还涉及具有改进的量子效率表面结构的图像传感器。

Description

具有改进的量子效率表面结构的图像传感器
技术领域
本发明的实施例涉及具有改进的量子效率表面结构的图像传感器。
背景技术
半导体图像传感器用于感测诸如光的辐射。互补金属氧化物半导体(CMOS)图像传感器(CIS)和电荷耦合器件(CCD)传感器用于各种应用，诸如数码相机或手机相机应用。这些器件利用衬底中的像素阵列(其可以包括光电二极管和晶体管)来吸收(例如，感测)投射到像素的辐射并且将感测到的辐射转换为电信号。图像传感器的实例是背照式(BSI)图像传感器器件，其检测来自衬底背侧的光。
发明内容
本发明的实施例提供了一种半导体图像传感器器件，包括：半导体层，具有第一表面和与所述第一表面相对的第二表面；互连结构，设置在所述半导体层的所述第一表面上；多个辐射感测区域，形成在所述半导体层中，其中所述多个辐射感测区域被配置为感测从所述第二表面进入所述半导体层的辐射；以及多个槽结构，形成在所述半导体层的所述第二表面上。
本发明的另一实施例提供了一种半导体图像传感器器件，包括：半导体层，具有前侧和与所述前侧相对的背侧，其中，所述半导体层的背侧包括多个槽结构；多个像素，形成在所述半导体层中，其中，所述多个像素被配置为检测至少通过所述多个槽结构进入所述半导体层的光；以及多个隔离结构，其中，所述隔离结构的至少一个隔离结构设置在所述多个像素中的两个像素之间，并且具有所述半导体层的厚度的至少一半的深度。
本发明的又一实施例提供了一种形成半导体图像传感器器件的方法，所述方法包括：在所述半导体层中形成多个像素，所述半导体层具有第一表面和与所述第一表面相对的第二表面；在所述半导体层的第二表面上设置互连结构；在所述半导体层的第一表面上方沉积并且图案化硬掩模层，其中，图案化的硬掩模层暴露所述多个像素上方的所述第一表面的部分；对所述半导体层的暴露部分实施第一蚀刻工艺；以及对所述半导体层的暴露部分实施第二蚀刻工艺，其中，所述第一蚀刻工艺和所述第二蚀刻工艺在所述半导体层的第一表面中形成多个槽。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图9是根据一些实施例的具有改进的量子效率表面结构的示例性图像传感器器件的截面图。
图10至图11是根据一些实施例的用于形成具有改进的量子效率表面结构的图像传感器器件的示例性方法的流程图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或者第二部件上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件从而使得第一部件和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可以重复参考标号和/或字符。这种重复自身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
本文使用的术语“标称”是指在产品或工艺的设计阶段期间设定的组件或工艺操作的特性或参数的期望值或目标值，以及高于期望值和/或低于期望值的值的范围。值的范围可能是由于制造工艺或公差而变化。
如本文使用的，术语“基本”表示给定量的值变化±5％的值。
本文使用的术语“约”表示可以基于与主题半导体器件相关的特定技术节点而变化的给定量的值。基于特定技术节点，术语“约”可以表示例如在给定量的值的10-30％内变化(例如，±10％，±20％或±30％)的值。
BSI图像传感器器件具有其中形成感光像素的硅衬底或半导体材料层。BSI图像传感器的量子效率可以取决于传感器吸收辐射感测区域中的入射光的能力。BSI图像传感器可以包括与半导体工艺中的工艺集成和控制兼容的平坦化的硅表面。然而，平坦化的表面可能使光从辐射感测区域反射出去，导致BSI图像传感器的量子效率降低。
根据本发明的各个实施例描述了形成具有改进的量子效率的BSI图像传感器。通过修改入射光区的表面形貌，增加入射光区的有效表面而不增加器件尺寸。修改的表面形貌也提供为等效梯度折射率(GRIN)材料，其通过减少反射进一步改进光输入效率。此外，改进的量子效率BSI图像传感器包括具有增加的深度的背侧深沟槽隔离(BDTI)结构，其嵌入在厚硅层内以改进器件隔离并且减少硅层内的串扰。深度增加的BDTI提供了像素传感器之间(例如，邻近的像素传感器之间)的改进的隔离，因为BDTI的沟槽深度大于硅层厚度的50％。根据本发明的一些实施例，BSI图像传感器至少通过结合以下几个方面提供改进的量子效率：(i)修改的表面形貌，其包括周期性槽图案/结构以增加入射光区的有效表面；(ii)由修改的表面形貌形成的等效GRIN材料，以改进光输入效率；和(iii)嵌入在厚硅层内的深度增加的BDTI结构，以改进器件隔离并且减少串扰。
图1是根据本发明的一些实施例的在半导体层中形成像素之后的具有改进的量子效率的部分制造的图像传感器器件100的截面图。图像传感器器件100是半导体图像传感器器件。图1中的部分制造的图像传感器器件100包括衬底102、半导体层104和像素106A至106C。
衬底102可以是p型衬底，诸如例如掺杂有诸如硼的p型掺杂剂的硅材料。在一些实施例中，衬底102可以是n型衬底，诸如例如掺杂有诸如磷或砷的n型掺杂剂的硅材料。在一些实施例中，衬底102可以包括锗、金刚石、化合物半导体、合金半导体、绝缘体上硅(SOI)结构、任何其它合适的材料和/或它们的组合。衬底102可以具有在从约100μm至约3000μm的范围内的初始厚度。衬底102包括背面103。
半导体层104形成在衬底102上并且包括半导体材料，诸如例如硅、锗、化合物半导体、合金半导体、任何其它合适的半导体材料和/或它们的组合。在一些实施例中，半导体层104可以是应变的外延材料以用于性能增强。半导体层104包括正面105。在一些实施例中，半导体层104具有大于2μm的厚度。在一些实施例中，半导体层104具有大于3μm的厚度。在一些实施例中，半导体层104的厚度可以介于约3μm和约10μm之间(例如，3μm至10μm)的范围内。半导体层104的厚度可以由多种因素决定。例如，根据一些实施例，较大的厚度可以改进对不可见光的吸收。在一些实施例中，较大的厚度可能增加制造成本。
辐射感测区域(例如，像素106A至106C)形成在半导体层104中。像素106A至106C被配置为感测诸如入射光波的辐射(或辐射波)。像素106A至106C每个均包括光电二极管结构。在一些实施例中，像素106A至106C可以包括钉扎层光电二极管、光电门、复位晶体管、源极跟随器晶体管、转移晶体管、其它合适的结构和/或它们的组合。像素106A至106C也可以称为“辐射检测器件”或“光传感器”。为了简单起见，在图1中示出了三个像素106A至106C；然而，可以在半导体层104中实现任何数量的像素。在一些实施例中，通过在半导体层104上从正面105实施注入工艺来形成像素106A至106C。注入工艺可以包括用诸如硼的p型掺杂剂掺杂半导体层104。在一些实施例中，注入工艺可以包括用诸如磷或砷的n型掺杂剂掺杂半导体层104。在一些实施例中，像素106A至106C也可以通过扩散工艺形成。
图2是根据本发明的一些实施例的在形成互连结构之后的具有改进的量子效率的部分制造的图像传感器器件100的截面图。翻转图1中的部分制造的图像传感器器件并且半导体层104是在正面105处接合至载体晶圆201的晶圆。在一些实施例中，载体晶圆201通过合适的接合方法接合至半导体层104，合适的接合方法诸如例如熔融接合、混合接合、阳极接合、直接接合、其它合适的接合工艺和/或它们的组合。载体晶圆201可以包括层间电介质202、导电通孔204、导线206、缓冲层208和载体衬底210。
层间电介质202设置在半导体层104的正面105上(例如，下面)。提供图像传感器器件100的各个掺杂部件、电路和输入/输出之间的互连(例如布线)的导电层和结构嵌入在层间电介质202内。导电层和结构可以是包括接触件、通孔和/或金属线的多层互连(MLI)结构的一部分。如图2所示，通孔204和导线206嵌入在层间电介质202内。通孔204和导线206提供为实例；可以包括其它导电结构，其中，MLI结构的位置和配置可以根据设计需要而变化。通孔204和导线206可以由诸如例如铜、铝、钨、掺杂的多晶硅、其它合适的导电材料和/或它们的组合的导电材料形成。MLI结构可以电连接至像素106A至106C。用于感测和处理接收的光的其它电路和器件也可以嵌入在层间电介质202内并且为了简单起见未示出。
可以使用诸如例如氧化硅、氮化硅、其它合适的介电材料和/或它们的组合的介电材料形成缓冲层208。可以通过诸如例如化学汽相沉积(CVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)、物理汽相沉积(PVD)、任何其它合适的工艺和/或它们的组合的合适的沉积方法形成缓冲层208。可以平坦化缓冲层208以通过平坦化工艺(例如，化学机械抛光工艺)形成光滑表面。在一些实施例中，缓冲层208提供衬底102与载体衬底210之间的电隔离。
载体衬底210对部分制造的图像传感器器件提供机械支撑，使得可以对背面103实施工艺。在一些实施例中，载体衬底210可以使用与衬底102类似的材料形成。例如，载体衬底210包括硅材料。在一些实施例中，载体衬底210包括玻璃衬底。在一些实施例中，层间电介质202形成在半导体层104上，并且载体衬底210通过缓冲层208接合至层间电介质202。
图3是根据本发明的一些实施例的在半导体层中已经形成沟槽之后的具有改进的量子效率的图像传感器器件100的截面图。部分制造的图像传感器器件100包括图案化的半导体层304和沟槽306A至306D。
在形成沟槽之前，去除衬底102并且可以减薄半导体层104。可以使用去除衬底102的任何合适的方法，诸如例如平坦化工艺(例如，化学机械抛光)、湿蚀刻方法、干蚀刻方法、其它合适的方法和/或它们的组合。
在去除衬底102之后，减薄并且图案化半导体层104以在像素之间形成沟槽306A至306D。可以使用减薄半导体层104的任何合适的方法，诸如例如平坦化工艺(例如，化学机械抛光)、湿蚀刻方法、干蚀刻方法、其它合适的方法和/或它们的组合。在已经减薄并且图案化半导体层104之后形成图案化的半导体层304。在一些实施例中，在半导体层104中形成沟槽306A至306D，而没有进一步减薄半导体层104。如图3所示，图案化的半导体层304的厚度T可以在介于约2μm至约10μm的范围内。在一些实施例中，沟槽306A至306D的深度D可以大于半导体层104的厚度T的一半。在一些实施例中，沟槽可以是高高宽比沟槽，诸如例如沟槽具有大于6的高宽比。沟槽306A至306D的蚀刻工艺可以是定时蚀刻工艺，其中，继续蚀刻工艺直至实现沟槽的标称深度，诸如例如大于半导体层厚度的一半的标称深度。在一些实施例中，沟槽的深度可以基本等于半导体层104的厚度。
图4是根据本发明的一些实施例的在图案化的半导体层的顶面上形成槽之后的具有改进的量子效率的图像传感器器件100的截面图。
首先沉积插塞402以填充图3的沟槽306A至306D。插塞402可以使用诸如例如介电材料的任何合适的材料。在一些实施例中，插塞402可以包括基于环氧树脂的聚合物。在一些实施例中，插塞402可以包括树脂材料。使用毯式沉积以及随后的平坦化工艺来沉积插塞材料，从而使得沟槽中沉积的插塞材料的顶面与图3的图案化的半导体层304的顶面共面。插塞402用于填充沟槽，从而使得在平坦化工艺之后，插塞402和图案化的半导体层304的共面顶面准备好用于硬掩模层的沉积。
在插塞402的平坦顶面上沉积硬掩模材料并且图案化硬掩模材料以形成其中暴露部分图案化的半导体层304的图案化的硬掩模层406。在一些实施例中，硬掩模材料由诸如例如氮化硅的介电材料制成。可以使用诸如例如化学汽相沉积(CVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)、任何其它合适的工艺和/或它们的组合的任何合适的沉积方法沉积硬掩模材料。
蚀刻未由图案化的硬掩模层406覆盖的图案化的半导体层304的暴露部分以形成诸如槽408的槽结构的周期性图案。在蚀刻工艺之后，图案化的半导体层304变成开槽半导体层404。如图4所示，槽408在开槽半导体层404的顶面上和插塞402之间形成周期性槽图案。因此，沟槽408改变插塞402之间的半导体材料的表面形貌，从而使得与半导体层的平坦表面相比，在插塞402之间暴露了半导体材料的附加表面积。换句话说，在一些实施例中，槽408增加了每个水平单位面积的暴露面积，这可以在不调整插塞402之间的间隔的情况下实现。增加暴露的表面积增加半导体材料的有效光入射面积并且进而增加由像素106A至106C接收的入射光强度。因此，改进了像素的量子效率。此外，本发明的各种槽设计可以使得槽内的入射光能够多次反射，这进而增加了入射光被像素106A至106C吸收的可能性。例如，通过选择槽的标称侧壁角度，可以在侧壁处多次反射光而不会离开槽，从而增加半导体材料吸收的光的部分。此外，槽结构的侧壁角度可以从槽结构的顶部至底部变化。根据菲涅耳方程，在不同折射率介质之间传播的光的反射和透射系数可以相对于光的入射角变化。当光传播至半导体层304内时，由于槽结构的侧壁角度的梯度变化，槽结构可以具有在槽结构内从顶部至底部的等效折射率的梯度变化。因此，槽结构可以提供等效梯度折射率(GRIN)材料，该材料通过产生等效梯度折射率区域来减少菲涅耳反射。因此，通过减少半导体层304界面处的菲涅耳反射可以改进量子效率。
如图4所示，槽结构的周期性图案的每个槽408均可以具有三角形的截面轮廓。在一些实施例中，可以使用其它截面轮廓形状并且通过合适的蚀刻工艺和开槽半导体层404的材料特性来实现。在一些实施例中，可以通过首先使用各向异性干蚀刻工艺以及随后的湿蚀刻工艺来形成槽408的三角形截面轮廓。各向异性干蚀刻工艺可以形成具有矩形截面轮廓的槽结构。基于蚀刻剂的化学性质和被蚀刻的半导体材料的晶体取向，化学湿蚀刻工艺可以蚀刻矩形半导体层404；因此，可以实现不同的蚀刻轮廓(例如，产生三角形的截面轮廓)。
在一些实施例中，开槽半导体层404可以由使用(111)取向的硅形成。在一些实施例中，开槽半导体层404可以由使用诸如例如(100)、(110)的晶体取向或任何其它合适的取向的硅形成。在一些实施例中，干蚀刻工艺可以是基于氟的蚀刻工艺、基于氯的蚀刻工艺、任何其它合适的工艺和/或它们的组合。在一些实施例中，湿蚀刻工艺可以使用基于氟酸的化学蚀刻剂、基于硝酸的化学蚀刻剂、任何其它合适的蚀刻剂和/或它们的组合。在一些实施例中，湿蚀刻工艺可以以各向同性的方式蚀刻半导体层304以及蚀刻图案化的硬掩模层406下方的图案化的半导体层304的部分。下面在图6至图8中讨论各种蚀刻轮廓的附加细节。
图5是根据本发明的一些实施例的在去除插塞和图案化的硬掩模层之后的具有改进的量子效率的图像传感器器件100的截面图。可以使用诸如例如平坦化工艺(例如，CMP工艺)、湿蚀刻工艺、干蚀刻工艺、其它合适的去除工艺和/或它们的组合的任何合适的工艺来去除插塞402和图案化的掩模层406。可以选择去除工艺从而使得开槽半导体层404在去除工艺期间不被蚀刻。
在去除工艺之后，在图像传感器器件100中再次出现沟槽306A至306D。在一些实施例中，在去除图案化的硬掩模层之后，可以对开槽半导体层实施第二湿蚀刻工艺以实现槽的标称截面轮廓。在一些实施例中，第二湿蚀刻工艺可以使用与参照图4描述的湿蚀刻工艺基本类似的化学蚀刻剂。在一些实施例中，第二湿蚀刻工艺可以使用不同的化学蚀刻剂。在一些实施例中，可以使用第二湿蚀刻工艺来改善蚀刻轮廓，并且可以实施比图4中描述的湿蚀刻工艺更短的时间段。例如，可以使用第二湿蚀刻工艺来实现槽408之间基本平坦的表面。
图6至图8是根据本发明的一些实施例的在去除插塞和图案化的硬掩模层之后的用于具有改进的量子效率的图像传感器器件100的不同槽设计的截面图。
图6是具有三角形截面轮廓的槽408的截面图。如图6示出的，每个槽408相对于侧壁表面和平行于开槽半导体层404的顶面602的方向均具有深度d1、宽度w1和角度α。可以在槽内的不同位置处测量角度α。邻近的槽408之间的间距可以从三角形的中心测量并标记为l1。在一些实施例中，深度d1可以在约20nm至约500nm的范围内(例如，20nm至500nm)，间距l1可以在约0.1μm至约0.5μm的范围内(例如，0.1μm至0.5μm)，并且角度α可以在约45°至约60°的范围内(例如，45°至60°)。通过选择槽的标称侧壁角度(例如，角度α)，可以在侧壁处多次反射光而不会离开槽408。在每次反射时，光都将被吸收到半导体材料中，因此，通过增加由像素106A至106C吸收和处理的光的量来增加量子效率。
图7是具有矩形截面轮廓的槽408的截面图。如图7示出的，每个槽408均具有深度d2和宽度w2。邻近的槽408之间的间距可以从矩形的中心测量并标记为l2。在一些实施例中，深度d2和宽度w2每个均可以在约20nm至约500nm的范围内(例如，20nm至500nm)，并且间距l2可以在约0.1μm至约0.5μm的范围内(例如，0.1μm至0.5μm)。与图6中描述的角度α类似，图7中的角度α(未示出)可以在槽408内的侧壁上的不同位置处测量。
图8是具有半椭圆形截面轮廓的槽408的截面图。如图8示出的，每个槽408均具有深度d3和宽度w3。邻近的槽408之间的间距可以从半椭圆形的中心测量并标记为13。在一些实施例中，深度d3和宽度w3可以在约20nm至约500nm的范围内(例如，20nm至500nm)，并且间距13可以在约0.1μm至约0.5μm的范围内(例如，0.1μm至0.5μm)。与图6中描述的角度α类似，图8中的角度α(未示出)可以在槽408内的侧壁上的不同位置处测量。
对于具有三角形、矩形、半椭圆形截面轮廓和具有其它合适的截面轮廓的槽408，角度α是相对于侧壁表面和平行于顶面602的方向在槽侧壁上的给定位置处测量的角度。在一些实施例中，角度α可以从槽408的顶部至底部变化，并且槽可以用作通过产生等效梯度折射率区域来减少菲涅耳反射的等效GRIN材料，这进而提供改进的量子效率。
图9是根据本发明的一些实施例的在形成钝化层和其它结构之后的具有改进的量子效率的图像传感器器件100的截面图。图像传感器器件100可以包括间隙填充物902、缓冲层904、栅格结构906和钝化层908。
通过毯式沉积和随后的平坦化工艺在开槽半导体层404上方形成间隙填充物902。间隙填充物902填充沟槽306A至306D、槽408和开槽半导体层404的其它暴露表面。可以使用诸如例如氧化硅、氮化硅、其它合适的介电材料和/或它们的组合的任何合适的介电材料来形成间隙填充物902。在一些实施例中，在开槽半导体层404和间隙填充物902之间形成衬垫层(未示出)。衬垫层可以使用高k介电材料形成，高k介电材料诸如例如氧化铪(HfO2)、五氧化二钽(Ta2O5)、二氧化锆(ZrO2)、氧化铝(Al2O3)、其它高k材料和/或它们的组合。可以使用任何合适的沉积方法沉积用于间隙填充物902的材料，任何合适的沉积方法诸如例如原子层沉积(ALD)、分子束外延(MBE)、高密度等离子体CVD(HDPCVD)、有机金属(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、镀、其它合适的方法和/或它们的组合。在沉积间隙填充材料之后，对沉积的间隙填充材料实施诸如例如化学机械抛光工艺的平坦化工艺以形成间隙填充物902的平坦顶面。在一些实施例中，将间隙填充物902沉积至沟槽306A至306D以形成BDTI并且防止像素之间(例如，邻近的像素之间)的串扰。如以上参照图3描述的，沟槽306A至306D可以是深度大于图案化的半导体层304的厚度H的一半的高高宽比沟槽。
在一些实施例中，可以在间隙填充物902的顶面上形成缓冲层904。毯式沉积缓冲材料以及随后的平坦化工艺以形成缓冲层904并且提供用于一个或多个随后的制造工艺的平坦顶面。在一些实施例中，缓冲层904可以是与间隙填充物902相同的介电材料。在一些实施例中，缓冲层904是不同的介电材料。
在缓冲层904上形成栅格结构906。在一些实施例中，可以通过在缓冲层904上沉积金属层并且实施图案化工艺来形成栅格结构906。栅格结构906可以用于减小像素之间(例如，邻近的像素之间)的串扰，并且可以包括用于朝对应的像素106A至106C反射光的金属栅格。在一些实施例中，使用诸如例如铜、钨、铝、其它合适的金属和/或它们的组合的金属形成栅格结构906。在一些实施例中，栅格结构906使用具有高反射性质的任何材料形成。在一些实施例中，栅格结构906可以具有堆叠结构，其中，在栅格结构906上形成附加介电栅格结构。在一些实施例中，每个栅格结构906均可以具有约200nm至约300nm(例如，200nm至300nm)的高度。例如，栅格结构906可以具有约250nm的高度。
在缓冲层904和栅格结构906上形成钝化层908。可以通过在缓冲层904和栅格结构906上毯式沉积介电层来形成钝化层908。在一些实施例中，钝化层908可以具有约400nm至约600nm的厚度。例如，钝化层908可以具有约500nm的厚度。
像素106A至106C被配置为感测辐射(或辐射波)，诸如投射到钝化层908的入射光910。入射光910通过背面进入图像传感器器件100，并且可以被一个或多个像素106A至106C检测到。在一些实施例中，除了检测可见光之外，由于开槽半导体材料的深度的增加和像素之间的串扰的减少，图像传感器器件100也可以用于检测不可见光。
图10是根据本发明的一些实施例的用于形成具有改进的量子效率的图像传感器器件的示例性方法1000的流程图。可以实施示例性方法1000中的其它操作并且方法1000的操作可以以不同的顺序实施和/或改变方法1000的操作。
在操作1002中，根据一些实施例，在半导体层中和衬底上方形成像素。衬底可以是p型衬底或n型衬底。衬底可以具有在从约100μm至约3000μm范围内的初始厚度。可以在衬底上形成半导体层。在一些实施例中，半导体层可以是应变的外延材料以用于性能增强。在一些实施例中，半导体层具有大于2μm的厚度。像素可以形成在半导体层中并且被配置为感测诸如入射光波的辐射。在一些实施例中，像素能够感测不可见光。像素每个均可以包括光电二极管结构。衬底、半导体层和像素的实例可以是以上参照图1描述的相应的衬底102、半导体层104和像素106A至106C。
在操作1004中，根据一些实施例，形成互连结构。可以将包括互连结构的载体晶圆接合至半导体层。可以通过任何合适的接合方法将半导体层接合至载体晶圆，任何合适的接合方法诸如例如熔融接合、混合接合、其它合适的接合方法和/或它们的组合。载体晶圆可以包括层间电介质、导电通孔、导线、缓冲层和载体衬底。载体晶圆及其组件的实例可以是图2中描述的载体晶圆201及其对应的组件。层间电介质可以形成在半导体层上。提供图像传感器器件的各个部件、电路和输入/输出之间的互连的导电层和结构可以嵌入在层间电介质内。导电层和结构的实例可以是以上参照图2描述的通孔204和导线206。
在操作1006中，根据一些实施例，在半导体层中形成沟槽。在形成沟槽之前，去除衬底并且可以减薄半导体层。沟槽形成在像素之间，并且沟槽的深度可以大于半导体层的厚度的一半。在一些实施例中，半导体层可以具有介于约2μm至约10μm之间的范围内的厚度。沟槽的实例可以是以上在图3中描述的沟槽306A至306D。
在操作1008中，根据一些实施例，在半导体层的顶面上形成槽。沉积插塞以填充沟槽(形成在操作1006中)，从而使得在平坦化工艺之后，插塞材料和半导体层的共面顶面准备好用于硬掩模层的沉积。之后，在平坦顶面上沉积硬掩模材料并且图案化硬掩模材料以形成其中暴露部分半导体层的图案化的硬掩模层。插塞和图案化的硬掩模层的实例可以是图4中描述的插塞404和图案化的硬掩模层406。
蚀刻半导体层的未由图案化的硬掩模层覆盖的暴露部分以形成槽结构的周期性图案。槽在半导体层的顶面上形成周期性槽图案，其中，该槽位于插塞之间。因此，槽改变了插塞之间的半导体材料的表面形貌，从而使得与平坦表面相比，暴露了附加半导体材料表面积。附加表面积在不扩大插塞之间的间隔的情况下实现。增加暴露的表面积增加了半导体材料的有效光入射面积并且进而增加了由像素接收的入射光强度，从而改进了像素的量子效率。此外，本发明的各种槽设计可以使得槽内的入射光能够多次反射。多次反射增加了入射光被像素吸收的可能性，因此也改进了量子效率。修改的表面形貌也提供等效梯度折射率(GRIN)材料，其通过减少反射来进一步改进光输入效率。
在一些实施例中，标称槽轮廓可以通过使用各向异性干蚀刻工艺和随后的湿蚀刻工艺实现。各向异性干蚀刻工艺可以形成具有矩形截面轮廓的槽结构。化学湿蚀刻工艺基于蚀刻剂的化学性质和被蚀刻的半导体材料的晶体取向来蚀刻矩形半导体层的半导体材料。蚀刻速率和蚀刻方向以选择的蚀刻剂的特定化学性质和被蚀刻的半导体材料的晶体取向为基础；因此可以实现不同的蚀刻轮廓。不同的槽截面轮廓和对应的蚀刻工艺和材料组分的实例可以参照以上图4至图8发现。
在操作1010中，根据一些实施例，在半导体层上形成钝化层和其它结构。间隙填充材料形成在半导体层上方并且填充沟槽和槽。在一些实施例中，衬垫层形成在半导体层和间隙填充材料之间并且使用高k介电材料形成。在沉积间隙填充材料之后，可以在沉积的间隙填充材料上实施平坦化工艺以形成平坦的顶面。沉积在沟槽中的间隙填充材料形成BDTI，BDTI可以防止像素之间(例如，邻近的像素之间)的串扰。因为沟槽可以具有深度大于半导体层的厚度的一半的高高宽比，因此间隙填充材料提供大于半导体层的厚度的一半的深度覆盖，从而隔离和防止像素之间(例如，邻近的像素之间)的串扰。
图11是根据本发明的一些实施例的用于形成具有改进的量子效率的图像传感器器件的示例性方法1100的流程图。可以实施示例性方法1100中的其它操作并且方法1100的操作可以以不同的顺序实施和/或改变方法1100的操作。
在操作1102中，根据一些实施例，在半导体层中和衬底上方形成像素。在操作1104中，根据一些实施例，形成互连结构。在一些实施例中，操作1102和1104可以分别与以上参照图10中的示例性方法1000描述的操作1002和1004类似。在一些实施例中，操作1102和1104可以与操作1002和1004不同。
在操作1106中，根据一些实施例，在半导体层的顶面上形成槽。在半导体层的平坦顶面上沉积硬掩模材料并且图案化硬掩模材料以形成其中暴露部分半导体层的图案化的硬掩模层。蚀刻半导体层的未由图案化的硬掩模层覆盖的暴露部分以形成槽结构的周期性图案。槽在半导体层的顶面上形成周期性槽图案，其中，该槽位于插塞之间。因此，槽改变了插塞之间的半导体材料的表面形貌，从而使得与平坦表面相比，暴露了附加半导体材料表面积。附加表面积在不扩大插塞之间的间隔的情况下实现。附加表面积可以以与以上参照图4描述的改进量子效率效应的方式类似的方式改进像素的量子效率。此外，本发明的各种槽设计可以使得槽内的入射光能够多次反射。多次反射增加了入射光被像素吸收的可能性，因此也改进了量子效率。修改的表面形貌也提供等效GRIN材料，其通过减少反射来进一步改进光输入效率。在一些实施例中，标称槽轮廓可以通过使用各向异性干蚀刻工艺和随后的湿蚀刻工艺实现。各向异性干蚀刻工艺和化学湿蚀刻工艺可以与以上在图4中描述的蚀刻工艺类似。不同的槽截面轮廓和对应的蚀刻工艺和材料组分的实例可以参照以上图4至图8发现。
在操作1108中，根据一些实施例，在半导体层中形成沟槽。在形成沟槽之前，去除衬底并且可以减薄半导体层。在像素之间形成沟槽，并且沟槽的深度可以大于半导体层的厚度的一半。在一些实施例中，半导体层可以具有介于约2μm至约10μm之间的范围内的厚度。在一些实施例中，沟槽的深度可以基本等于半导体层的厚度。沉积插塞以填充沟槽，从而使得在平坦化工艺之后形成插塞材料和半导体层的共面顶面。
在操作1110中，根据一些实施例，在半导体层上形成钝化层和其它结构。在一些实施例中，操作1110可以与以上在图10中描述的操作1010类似。在一些实施例中，操作1110可以与操作1010不同。
可以在间隙填充材料的顶面上方形成缓冲层和栅格结构。缓冲层可以使用介电材料形成并且可以提供用于一个或多个随后的制造工艺的平坦顶面。栅格结构形成在缓冲层上并且可以减少像素之间(例如，邻近的像素之间)的串扰。栅格结构可以包括用于朝对应的像素反射光的金属栅格，并且也可以包括形成在金属栅格上的介电栅格结构。钝化层可以形成在缓冲层和栅格结构上。
本发明描述了形成具有改进的量子效率的BSI图像传感器。通过修改入射光区的表面形貌，增加入射光区的有效表面而不增加器件尺寸。修改的表面形貌也提供了等效梯度折射率(GRIN)材料，其通过减少反射进一步改进光输入效率。此外，改进的量子效率BSI图像传感器包括具有增加的深度的背侧深沟槽隔离(BDTI)结构，其嵌入在厚硅层内以改进器件隔离并且减少硅层内的串扰。深度增加的BDTI提供了像素传感器之间(例如，邻近的像素传感器之间)的改进的隔离，因为BDTI的沟槽深度大于硅层厚度的50％。BSI图像传感器至少通过结合包括周期性槽图案/结构的修改的表面形貌增加入射光区的有效表面来提供改进的量子效率。深度增加的BDTI结构可以嵌入在厚硅层内以改进器件隔离并且减少串扰。
在一些实施例中，半导体图像传感器器件包括具有第一表面和与第一表面相对的第二表面的半导体层。互连结构设置在半导体层的第一表面上。多个辐射感测区域形成在半导体层中并且被配置为感测从第二表面进入半导体层的辐射。半导体图像传感器器件还包括形成在半导体层的第二表面上的多个槽结构。
在上述半导体图像传感器器件中，其中，所述多个槽结构的槽结构具有三角形截面轮廓。
在上述半导体图像传感器器件中，其中，所述多个槽结构的槽结构具有三角形截面轮廓，其中，所述槽结构的侧壁相对于所述半导体层的第二表面具有介于45°至60°之间的角度。
在上述半导体图像传感器器件中，其中，所述多个槽结构的槽结构具有矩形截面轮廓。
在上述半导体图像传感器器件中，其中，所述多个槽结构的槽结构具有半椭圆形截面轮廓。
在上述半导体图像传感器器件中，其中，所述多个槽结构的每个槽结构之间的间距距离介于0.1微米(μm)至0.5μm之间。
在上述半导体图像传感器器件中，其中，所述多个槽结构的槽结构具有介于20纳米(nm)至500nm之间的深度。
在上述半导体图像传感器器件中，其中，所述多个槽结构的槽结构具有介于20纳米(nm)至500nm之间的宽度。
在上述半导体图像传感器器件中，还包括多个隔离结构，其中，每个隔离结构均设置在所述多个辐射感测区域的两个辐射感测区域之间，并且具有所述半导体层的厚度的至少一半的深度。
在上述半导体图像传感器器件中，其中，所述多个槽结构的槽结构的侧壁相对于所述半导体层的第二表面之间的角度从所述槽结构的顶部至底部变化。
在一些实施例中，半导体图像传感器器件包括具有前侧和与前侧相对的背侧的半导体层。半导体层的背侧包括多个槽结构。多个像素形成在半导体层中，并且多个像素背被配置为检测至少通过多个槽结构进入半导体层的光。半导体图像传感器器件还包括多个隔离结构，并且隔离结构的至少一个设置在多个像素中的两个像素之间，并且具有半导体层的厚度的至少一半的深度。
在上述半导体图像传感器器件中，其中，所述半导体层的厚度大于3μm。
在上述半导体图像传感器器件中，还包括，围绕所述多个隔离结构和所述多个槽结构的介电材料。
在上述半导体图像传感器器件中，还包括，围绕所述多个隔离结构和所述多个槽结构的介电材料，还包括，位于所述介电材料和所述半导体层之间的衬垫层，其中，所述衬垫层包括高k材料。
在上述半导体图像传感器器件中，其中，所述多个槽结构的槽结构具有三角形截面轮廓。
在一些实施例中，一种形成半导体图像传感器器件的方法，方法包括在半导体层中形成多个像素。半导体层具有第一表面和与第一表面相对的第二表面。该方法进一步包括在半导体层的第二表面上设置互连结构，并且在半导体层的第一表面上方沉积并且图案化硬掩模层。图案化的硬掩模层暴露多个像素上方的第一表面的部分。对半导体层的暴露部分实施第一蚀刻工艺。对半导体层的暴露部分实施第二蚀刻工艺。第一和第二蚀刻工艺在半导体层的第一表面中形成多个槽。
在上述方法中，还包括：在所述半导体层中形成多个沟槽，其中，所述多个沟槽的每个沟槽均形成在所述多个像素的像素之间。
在上述方法中，还包括：在所述半导体层中形成多个沟槽，其中，所述多个沟槽的每个沟槽均形成在所述多个像素的像素之间，其中，所述多个沟槽的深度大于所述半导体层的厚度的一半。
在上述方法中，其中，基于所述半导体层的晶体取向选择所述第一蚀刻工艺和所述第二蚀刻工艺。
在上述方法中，其中，所述多个槽的至少一个槽在至少一个槽的侧壁相对于所述半导体层的第二表面之间具有角度，并且其中，所述角度在所述至少一个槽内变化。
应该理解，详细描述部分，而不是公开的摘要，旨在用于解释权利要求。本发明的摘要部分可以阐述预期的一个或多个但不是全部示例性实施例，并且因此不旨在限制所附权利要求。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体图像传感器器件，包括：
半导体层，具有第一表面和与所述第一表面相对的第二表面；
互连结构，设置在所述半导体层的所述第一表面上；
多个辐射感测区域，形成在所述半导体层中，其中所述多个辐射感测区域被配置为感测从所述第二表面进入所述半导体层的辐射；
多个槽结构，形成在所述半导体层的所述第二表面上；
多个隔离结构，其中，每个隔离结构均设置在所述半导体层中和所述多个辐射感测区域的两个辐射感测区域之间并且具有所述半导体层的厚度的至少一半的深度；
第一介电层，设置在所述多个槽结构的侧壁和所述多个隔离结构的侧壁上；
第二介电层，设置在所述第一介电层上，其中，所述第一介电层和所述第二介电层完全填充所述多个隔离结构和所述多个槽结构，并且其中，所述第一介电层的介电常数大于所述第二介电层的介电常数；以及
栅格结构，设置在所述隔离结构正上方并且与所述隔离结构通过缓冲层间隔开。
2.根据权利要求1所述的半导体图像传感器器件，其中，所述多个槽结构的槽结构具有三角形截面轮廓。
3.根据权利要求2所述的半导体图像传感器器件，其中，所述槽结构的侧壁相对于所述半导体层的第二表面具有介于45°至60°之间的角度。
4.根据权利要求1所述的半导体图像传感器器件，其中，所述多个槽结构的槽结构具有矩形截面轮廓。
5.根据权利要求1所述的半导体图像传感器器件，其中，所述多个槽结构的槽结构具有半椭圆形截面轮廓。
6.根据权利要求1所述的半导体图像传感器器件，其中，所述多个槽结构的每个槽结构之间的间距距离介于0.1μm至0.5μm之间。
7.根据权利要求1所述的半导体图像传感器器件，其中，所述多个槽结构的槽结构具有介于20nm至500nm之间的深度。
8.根据权利要求1所述的半导体图像传感器器件，其中，所述多个槽结构的槽结构具有介于20nm至500nm之间的宽度。
9.根据权利要求1所述的半导体图像传感器器件，其中，每个所述隔离结构的深度等于所述半导体层的厚度。
10.根据权利要求1所述的半导体图像传感器器件，其中，所述多个槽结构的槽结构的侧壁相对于所述半导体层的第二表面之间的角度从所述槽结构的顶部至底部变化。
11.一种半导体图像传感器器件，包括：
半导体层，具有前侧和与所述前侧相对的背侧，其中，所述半导体层的背侧包括多个槽结构；
多个像素，形成在所述半导体层中，其中，所述多个像素被配置为检测至少通过所述多个槽结构进入所述半导体层的光，其中，所述多个像素的远离所述多个槽结构的表面与所述半导体层的前侧齐平；
多个隔离结构，其中，所述隔离结构的至少一个隔离结构设置在所述多个像素中的两个像素之间，并且具有所述半导体层的厚度的至少一半的深度；以及
栅格结构，设置在所述隔离结构正上方并且与所述隔离结构通过缓冲层间隔开。
12.根据权利要求11所述的半导体图像传感器器件，其中，所述半导体层的厚度大于3μm。
13.根据权利要求11所述的半导体图像传感器器件，还包括，围绕所述多个隔离结构和所述多个槽结构的介电材料。
14.根据权利要求13所述的半导体图像传感器器件，还包括，位于所述介电材料和所述半导体层之间的衬垫层，其中，所述衬垫层包括高k材料。
15.根据权利要求11所述的半导体图像传感器器件，其中，所述多个槽结构的槽结构具有三角形截面轮廓。
16.一种形成半导体图像传感器器件的方法，所述方法包括：
在半导体层中形成多个像素，所述半导体层具有第一表面和与所述第一表面相对的第二表面；
在所述半导体层的第二表面上设置互连结构；
在所述半导体层中形成多个沟槽；
沉积插塞以填充所述多个沟槽；
在所述半导体层的第一表面和所述插塞的顶面上方沉积并且图案化硬掩模层，其中，图案化的硬掩模层暴露所述多个像素上方的所述第一表面的部分；
对所述半导体层的暴露部分实施第一蚀刻工艺以形成第一形状的多个槽；
对所述半导体层的暴露部分实施第二蚀刻工艺以修改所述第一形状的多个槽，从而在所述半导体层的第一表面中形成与所述第一形状不同的第二形状的多个槽；以及
在形成所述第二形状的多个槽之后，去除所述插塞和所述图案化的硬掩模层，以再次出现所述多个沟槽。
17.根据权利要求16所述的方法，其中，所述多个沟槽的每个沟槽均形成在所述多个像素的像素之间。
18.根据权利要求17所述的方法，其中，所述多个沟槽的深度大于所述半导体层的厚度的一半。
19.根据权利要求16所述的方法，其中，基于所述半导体层的晶体取向选择所述第一蚀刻工艺和所述第二蚀刻工艺。
20.根据权利要求16所述的方法，其中，所述第二形状的多个槽的至少一个槽在至少一个槽的侧壁相对于所述半导体层的第二表面之间具有角度，并且其中，所述角度在所述至少一个槽内变化。
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