TW201834217A - 三維半導體元件及其製造方法 - Google Patents
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Abstract
一種三維半導體元件，包括：一基板，包括一陣列區域和鄰近陣列區域之一階梯區域，其中階梯區域包括N個梯級，N為大於或等於1的整數；一堆疊，具有多層結構疊置於該基板上，且多層結構包括主動層與絕緣層交錯設置於基板上方，該堆疊包括複數個次堆疊形成於基板上，該些次堆疊與階梯區域之N個梯級對應設置以分別形成接觸區域，其中於接觸區域中各次堆疊的一最上層主動層係包括一金屬矽化物層；和多層結構連接器，分別位於對應的接觸區域，且多層結構連接器係向下延伸以電性連接各個次堆疊之金屬矽化物層。
Description
本發明是有關於一種三維半導體元件及其製造方法，且特別是有關於一種具金屬矽化物(silicide)之三維半導體元件及其製造方法。
非揮發性記憶體元件在設計上有一個很大的特性是，當記憶體元件失去或移除電源後仍能保存資料狀態的完整性。目前業界已有許多不同型態的非揮發性記憶體元件被提出。不過相關業者仍不斷研發新的設計或是結合現有技術，進行含記憶胞之記憶體平面的堆疊以達到具有更高儲存容量的記憶體結構。例如已有一些多層薄膜電晶體堆疊之反及閘(NAND)型快閃記憶體結構被提出。相關業者已經提出各種不同結構的三維記憶體元件，例如具單閘極(Single-Gate)之記憶胞、雙閘極(double gate)之記憶胞，和環繞式閘極(surrounding gate)之記憶胞等三維半導體元件。
相關設計者無不期望可以建構出一三維半導體結構，不僅具有許多層堆疊平面(記憶體層)而達到更高的儲存容量，更具有優異的電子特性(例如具有良好的資料保存可靠性和操作速度)，使記憶體可以被穩定和快速的如進行抹除和編程等操作。一般而言，傳統三維半導體元件會在階梯區域(staircase area)沈積一蝕刻停止層(例如氮化矽層)覆蓋接觸區域之次堆疊的多層結構(multi-layers)，使對應各接觸區域的所有接觸孔都能一致地停在蝕刻停止層上。之後，所有的接觸孔同步穿過蝕刻停止層而到達其對應的主動層(例如多晶矽層)上。然而，由於蝕刻停止層的形成會影響接觸降落窗口(contact landing windows)。若在發展一三維半導體元件時需要形成更多對的氧化層-多晶矽層(即習稱之OP層)堆疊，則需要形成更厚的蝕刻停止層，則此更厚的蝕刻停止層之形成會對接觸降落窗口造成更大的不良影響。再者，在縮小三維半導體元件尺寸時，蝕刻停止層的存在會留下更少的空間給接觸降落窗口，這對於製程和結構都會造成問題。
本發明係有關於一種三維半導體元件及其製造方法。根據實施例之三維半導體元件，藉由形成金屬矽化物(silicide)可大幅增加接觸降落窗口(contact landing windows)。
根據實施例，係提出一種三維半導體元件，包括：一基板，包括一陣列區域(array area)和鄰近陣列區域之一階梯區域(staircase area)，其中階梯區域包括N個梯級(N steps)，N為大於或等於1的整數；一堆疊，具有多層結構(multi-layers)疊置於該基板上，且多層結構包括主動層與絕緣層交錯設置於基板上方，該堆疊包括複數個次堆疊(sub-stacks)形成於基板上，該些次堆疊與階梯區域之N個梯級對應設置以分別形成接觸區域(contact regions)，其中於接觸區域中各次堆疊的一最上層主動層(an uppermost active layer)係包括一金屬矽化物層(silicide layer)；和多層結構連接器(multilayered connectors)，分別位於對應的接觸區域，且多層結構連接器係向下延伸以電性連接各個次堆疊之金屬矽化物層。
根據實施例，係提出一種三維半導體元件之製造方法，包括：提供具有一陣列區域和鄰近陣列區域之一階梯區域之一基板，其中階梯區域包括N個梯級，N為大於或等於1的整數；形成具有多層結構之一堆疊於該基板上，且多層結構包括主動層與絕緣層交錯設置於該基板上方，該堆疊包括複數個次堆疊形成於基板上，該些次堆疊與階梯區域之N個梯級對應設置以分別形成接觸區域，其中於接觸區域中各次堆疊的一最上層主動層係包括一金屬矽化物層；和形成多層結構連接器分別位於對應的接觸區域，且多層結構連接器係向下延伸以電性連接各次堆疊之金屬矽化物層。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：
本揭露之實施例係提出一種三維半導體元件及其製造方法。根據實施例，藉由在三維半導體元件中形成金屬矽化物(silicide)的方式以大幅增加接觸降落窗口(contact landing windows)，無論三維半導體元件之OP層堆疊的層數有多少或是三維半導體元件尺寸是否縮小，都適合應用實施例。因此，根據實施例提出之具金屬矽化物之設計，可以提供應用之三維半導體元件有足夠寬的接觸降落窗口，進而增進應用元件的電子特性和性能表現。
本揭露可應用於許多具不同記憶胞陣列型態的三維半導體元件，例如垂直通道式(vertical-channel，VC)三維半導體元件和垂直閘極式(vertical-gate，VG)三維半導體元件，本揭露對於實施例之應用型態並沒有特別限制。第1圖係簡繪一三維半導體元件之立體圖。圖中係繪示一垂直通道式三維半導體元件為例作說明。一三維半導體元件包括一堆疊(stack)具有多層結構(multi-layers)疊置於一基板10上，基板10包括一陣列區域(array area)RA
和鄰近陣列區域RA
之一階梯區域(staircase area)RS
，其中階梯區域RS
包括N個梯級(N steps)，N為大於或等於1的整數。多層結構包括多層主動層112(i.e.記憶體層，例如是VC元件中包括了控制閘極)與絕緣層113交錯設置於基板10上方。三維半導體元件更包括複數條上方選擇線(upper selection lines)12U(上方選擇線可為共同源極線(Common Source Line)相互平行地位於主動層112(i.e.記憶體層)上方，複數條串列(strings)垂直於主動層112和上方選擇線12U，其中該些串列係電性連接至對應之上方選擇線12U。再者，三維半導體元件更包括複數條導線18(例如位元線BLs)位於上方選擇線12U上方，且該些導線18係相互平行並垂直於上方選擇線12U。複數個記憶胞係分別由串列、上方選擇線12 U和導線18定義，且記憶胞可排列為複數列(rows)及複數行(columns)以形成記憶體陣列。再者，複數個串列接觸(string contacts)17係垂直於主動層112和上方選擇線12U，且每串列接觸17之設置係對應於記憶胞之每串列，其中串列接觸17係電性連接至對應的上方選擇線12U和對應的導線18。三維半導體元件還包括其它元件，記憶體層下方更有下方選擇線(lower select lines)12L形成(下方選擇線可為反轉閘極(inversion gate, IG))。
再者，實施例之堆疊包括複數個次堆疊(sub-stacks)形成於基板10上，且該些次堆疊與階梯區域RS
之N個梯級對應設置以分別形成接觸區域(contact regions)RC
。實施例之三維半導體元件更包括複數個多層結構連接器(multilayered connectors)(未繪示於第1圖。但可參照第2圖之多層結構連接器CT1-CT8)，分別位於對應的接觸區域RC
。根據實施例，接觸區域RC
中各個次堆疊的一最上層主動層(an uppermost active layer)係包括一金屬矽化物層(silicide layer)以覆蓋降落區域(ex: 一接觸墊，例如字元線接觸(word line pad))，且多層結構連接器係向下延伸以電性連接(例如直接接觸)各次堆疊之金屬矽化物層。於一實施例中，階梯區域RS
中對應接觸區域RC
之次堆疊的主動層係來自於陣列區域RA
主動層(例如是做為字元線的多晶矽層)的延伸。以下係以在階梯區域RS
中形成金屬矽化物之三維半導體元件之其中之一種態樣為例作實施例之三維半導體元件的說明，但本揭露並不僅限於此。
以下係參照所附圖式敘述本揭露提出之其中多個實施態樣，以描述相關構型與製造方法。相關的結構細節例如相關層別和空間配置等內容如下面實施例內容所述。然而，但本揭露並非僅限於所述態樣，本揭露並非顯示出所有可能的實施例。實施例中相同或類似的標號係用以標示相同或類似之部分。再者，未於本揭露提出的其他實施態樣也可能可以應用。相關領域者可在不脫離本揭露之精神和範圍內對實施例之結構加以變化與修飾，以符合實際應用所需。而圖式係已簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。
再者，說明書與請求項中所使用的序數例如”第一”、”第二”、”第三”等之用詞，以修飾請求項之元件，其本身並不意含及代表該請求元件有任何之前的序數，也不代表某一請求元件與另一請求元件的順序、或是製造方法上的順序，該些序數的使用僅用來使具有某命名的一請求元件得以和另一具有相同命名的請求元件能作出清楚區分。
第2圖為本揭露一實施例之一三維半導體元件的階梯區域之剖面示意圖。第3A圖至第3L圖繪示根據一實施例於階梯區域中形成金屬矽化物的三維半導體元件之一種製造方法。在第2圖和第3A圖至第3L圖中，係以8對主動層和絕緣層以及8個接觸區域(P1-P8; N=8)為例做一實施例之說明。當然，接觸區域的數目以及主動層與絕緣層成對的數目可以依照實際應用之條件所需而改變。再者，為了達到能清楚呈現與說明實施例構型之目的，於第2圖和第3A圖至第3L圖中係省略了位於8對主動層和絕緣層下方一些已知層(例如：氧化層、選擇線層和基板)之繪製。
如第2圖所示，實施例之堆疊包括形成於基板上方的數個次堆疊，且該些次堆疊設置於階梯區域(如第1圖所示之RS
)中對應之接觸區域P1、P2、P3、P4、P5、P6、P7和P8(i.e. 8個梯級；N＝8)。其主動層(例如212-1、212-2、212-3、212-4、212-5、212-6、212-7)與絕緣層(如213-1、213-2、213-3、213-4、213-5、213-6、213-7)交錯設置於實施例三維半導體元件的階梯區域中。階梯區域中，實施例之三維半導體元件還包括多層結構連接器例如CT1、CT2、CT3、CT4、CT5、CT6、CT7和CT8分別位於對應的接觸區域P1- P8。再者，根據實施例，接觸區域中各次堆疊的一最上層主動層(an uppermost active layer)係包括一金屬矽化物層(silicide layer)；例如第2圖所示，金屬矽化物層24-1、24-2、24-3、24-4、24-5、24-6、24-7和24-8分別形成於接觸區域P1、P2、P3、P4、P5、P6、P7和P8。一實施例中，對於接觸區域的各個次堆疊，位於金屬矽化物層下方的主動層可皆為多晶矽層。多層結構連接器例如CT1、CT2、CT3、CT4、CT5、CT6、CT7和CT8係向下延伸以分別電性連接(例如直接接觸)各次堆疊之金屬矽化物層如24-1、24-2、24-3、24-4、24-5、24-6、24-7和24-8。
值得注意的是，第2圖僅繪示其中一種實施態樣，亦即各個次堆疊之最上層主動層為24-1、24-2、24-3、24-4、24-5、24-6、24-7和24-8，其皆為金屬矽化物層，其中可利用在製程中將各個次堆疊之一最上層多晶矽層完全轉換而得到金屬矽化物層。然而，本揭露並不以此為限。於一些實施例中，各個次堆疊之最上層主動層亦可包括一多晶矽層和一金屬矽化物層形成於多晶矽層上方(例如藉由將各個次堆疊之一最上層多晶矽層部分轉換而得，其結構細節係於第4圖和相關段落中敘述)。
再者，三維半導體元件更包括一介電層26(如層間介電層(ILD))形成於該些接觸區域(ex: P1-P8)的次堆疊上。多層結構連接器(ex: CT1、CT2、CT3、CT4、CT5、CT6、CT7和CT8)係在介電層26中向下延伸，其中介電層26直接接觸各個次堆疊之金屬矽化物層24-1、24-2、24-3、24-4、24-5、24-6、24-7和24-8。如第2圖所示，於接觸區域(P1-P8)之各個次堆疊的金屬矽化物層24-1、24-2、24-3、24-4、24-5、24-6、24-7和24-8係做為各個次堆疊的降落區域，且所有降落區域(i.e.金屬矽化物層的上表面)除了被多層結構連接器CT1-CT8接觸的部分以外都被介電層26直接覆蓋。
再者，根據一實施例之三維半導體元件，於接觸區域(ex: P1-P8)中該些次堆疊的主動層212之側端(lateral ends of the active layers)包括金屬矽化物部份(silicide portions)。例如第2圖所示之分別對應接觸區域P3-P8中的金屬矽化物部份240-3、240-4、240-5、240-6、240-7和240-8。且介電層26直接接觸主動層的金屬矽化物部份240-3、240-4、240-5、240-6、240-7和 240-8。根據實施例，金屬矽化物層24-1、24-2、24-3、24-4、24-5、24-6、24-7和24-8與金屬矽化物部份240-3、240-4、240-5、240-6、240-7和 240-8包括相同材料。
第3A圖至第3L圖繪示一種如第2圖所示於階梯區域中形成金屬矽化物的三維半導體元件之製造方法。第3A圖至第3F圖係例示如何形成N個梯級的其中一種應用程序(圖中N=8)。值得注意的是，於第3A圖至第3F圖所顯示之步驟僅是提供做示例之用，其他的蝕刻方法亦可應用以製得階梯區域的N個梯級之相應次堆疊。
如第3A圖所示，一多層結構包括主動層(例如212-1、212-2、212-3、212-4、212-5、212-6、212-7和212-8)與絕緣層(如213-1、213-2、213-3、213-4、213-5、213-6、213-7和213-8)交錯設置於基板(未顯示)上方(例如是包括8對的多晶矽層和氧化層；及習稱之OP對)，且設置一第一圖案化光阻層(first patterned photo-resist layer)PR1於多層結構上並對應接觸區域P8、P6、P4和P2。接著，以第一圖案化光阻層PR1對主動層212-8和絕緣層213-8進行圖案化，以移除對應接觸區域P1、P3、P5和P7的主動層212-8和絕緣層213-8，如第3B圖所示。之後，移除第一圖案化光阻層PR1。
如第3C圖所示，設置一第二圖案化光阻層PR2於多層結構上並對應接觸區域P8、P4、P3和P7。接著，以第二圖案化光阻層PR2對第3C圖之多層結構進行圖案化，以移除對應接觸區域P6、P2、P1和P5的兩對主動層和絕緣層，如第3D圖所示。之後，移除第二圖案化光阻層PR2。
如第3E圖所示，設置一第三圖案化光阻層PR3於多層結構上並對應接觸區域P8、P6、P5和P7。接著，以第三圖案化光阻層PR3對第3E圖之多層結構進行圖案化，以移除對應接觸區域P4、P2、P1 和P3的四對主動層和絕緣層，如第3F圖所示。之後，移除第三圖案化光阻層PR3。至此，已製得階梯區域中N個梯級(N=8)之次堆疊於相應之接觸區域中P1-P8。
如第3G圖所示，完全移除接觸區域中P1-P8各個次堆疊的最上層絕緣層(例如氧化層)，例如是藉由蝕刻氧化物。亦即，分別位於接觸區域P8、P6、P4、P2、P1、P3、P5和P7 (第3F圖)中的最上層絕緣層213-8、213-6、213-4、213-2、213-1、213-3、213-5、213-7皆被完全移除，以暴露出最上層主動層。
如第3H圖所示，沈積一金屬層25於接觸區域P1-P8中各次堆疊的一最上層主動層上(例如多晶矽層)，且金屬層25亦沈積於次堆疊的裸露側壁(exposed sidewalls)上。因此，金屬層25是地毯式地覆蓋在第3H圖之接觸區域P1-P8的次堆疊上。一實施例中，金屬層25可包括鈷(Co)、鎳(Ni)、鈦(Ti)或其他適合之金屬材料。
之後，如第3I圖所示，對結構進行熱退火處理(thermally annealing)以於接觸區域P1-P8之各次堆疊形成金屬矽化物層24-1、24-2、24-3、24-4、24-5、24-6、24-7和24-8；一應用例中，例如是(但不限制是)在高溫600°C -1000°C範圍之間進行熱退火處理。由於金屬層25也是沈積於次堆疊的裸露側壁上，在進行熱退火處理後係於次堆疊對應該些裸露側壁之主動層(例如212-2、212-3、212-4、212-5、212-6和212-7)的各個側端形成金屬矽化物部份(例如240-3、240-4、240-5、240-6、240-7和240-8)。
於一實施例中，金屬矽化物層包括含鈷之矽化物、含鎳之矽化物、含鈦之矽化物、含鉬之矽化物和含鎢之矽化物至少其中之一。例如，金屬矽化物層可能包括矽化鈷(CoSi)、二矽化鈷(CoSi2
)、或包括兩者之混合物。於其他實施例，金屬矽化物層可能包括矽化鈦(TiSi)、二矽化鈦(TiSi2
)、或包括兩者之混合物。於其他實施例，金屬矽化物層可能包括矽化鎳(NiSi)、鎳矽化物(NiSiX
，x≠1)、或包括兩者之混合物。例如，其他可應用之金屬矽化物層的材料還可包括二矽化鉬(Molybdenum disilicide，MoSi2
)、矽化鎢(tungsten silicide，WSi2
)。金屬矽化物層的材料係視實際應用時熱退火處理條件而改變，本揭露對此並不多做限制。實施例形成之金屬矽化物對於氧化物而言有高的蝕刻選擇比。
如第3J圖所示，移除未反應之金屬層25(例如非矽化鈷的部分)以露出次堆疊之金屬矽化物層例如24-1、24-2、24-3、24-4、24-5、24-6、24-7和24-8，以及金屬矽化物部份例如240-3、240-4、240-5、240-6、240-7和240-8。
接著，沈積一絕緣層例如一層間介電層(ILD)於次堆疊上，並進行化學機械研磨(CMP)以形成介電層26，如第3K圖所示。介電層26直接接觸各次堆疊之金屬矽化物層24-1、24-2、24-3、24-4、24-5、24-6、24-7和24-8以及直接接觸金屬矽化物部份240-3、240-4、240-5、240-6、240-7和240-8。
如第3L圖所示，形成多個多層結構連接器CT1、CT2、CT3、CT4、CT5、CT6、CT7和CT8在介電層26中向下延伸，以與各接觸區域P1-P8之金屬矽化物層24-1、24-2、24-3、24-4、24-5、24-6、24-7和24-8直接接觸。如第3L圖/第2圖所示，於一實施例中，各個次堆疊的一降落區域(landing area) 在沿一第一方向(ex：X方向),上具有一第一寬度(first width) d1，於接觸區域P1-P8中各次堆疊之金屬矽化物層24-1、24-2、24-3、24-4、24-5、24-6、24-7和24-8在沿第一方向上具有一第二寬度(second width)d2，其中第一寬度d1基本上等於第二寬度d2。根據實施例提出之三維半導體元件，由於在各接觸區域中的次堆疊之金屬矽化物層即做為降落區域之用，相較於傳統三維半導體元件，實施例之三維半導體元件會具有更大的接觸降落窗口(contact landing windows)，特別是對於在最底端只有一層主動層的接觸區域P1其接觸降落窗口增加的更多。
第4圖為本揭露另一實施例之一三維半導體元件的階梯區域之剖面示意圖。前述第2圖和第3A-3L圖是繪示其中一種實施態樣，亦即各個次堆疊之最上層主動層(例如212-1、212-2、212-3、212-4、212-5、212-6、212-7和212-8)係皆為金屬矽化物層，其中可利用在熱退火處理步驟(如第3I圖所示之步驟) 中將各個次堆疊之最上層多晶矽層完全轉換而得到。但本揭露並不以此為限。第4圖即顯示各個次堆疊之最上層主動層包括了一多晶矽層(例如212-8/212-7/212-6/212-5/212-4/212-3/212-2/212-1)和一金屬矽化物層(例如24-1’/24-2’/24-3’/24-4’/24-5’/24-6’ /24-7’/24-8’)形成於多晶矽層上方。如第4圖所示，金屬矽化物層 24-1’、24-2’、24-3’、24-4’、24-5’、24-6’、24-7’和24-8’可藉由部分轉換各個次堆疊之最上層多晶矽層而得，而未被反應的多晶矽則位於金屬矽化物層下方。再者，各個次堆疊也形成有金屬矽化物部份240-3’、240-4’、240-5’、240-6’、240-7’和240-8’(請參照上述實施例之內容與第2圖和第3A-3L圖)。於一示例中(但非限制揭露範圍)，在熱退火處理步驟進行之前，最上層多晶矽層 係具有一厚度約300Å，進行熱退火處理之後，係產生厚度約200Å的金屬矽化物層 24-1’、24-2’、24-3’、24-4’、24-5’、24-6’、24-7’和24-8’，以及厚度約100Å的多晶矽層於金屬矽化物層下方。根據本揭露，可透過調整熱退火處理的參數而控制各個次堆疊之最上層多晶矽層是否被全部轉換、或是部分轉換為金屬矽化物，視實際應用時之需求而定。
根據上述實施例所揭露之內容，藉由在三維半導體元件中形成金屬矽化物(silicide)的方式可大幅增加接觸降落窗口。根據實施例，各接觸區域P1-P8的最上層主動層係包括金屬矽化物。例如在製程中，可對暴露出的主動層如多晶矽層進行熱退火處理以形成金屬矽化物層。根據實施例，於各接觸區域之各個次堆疊的金屬矽化物層係做為各個次堆疊的降落區域，且這些降落區域具有相同寬度(d1)以使多層結構連接器降落，相較於傳統三維半導體元件(i.e.採用氮化矽層做為一蝕刻停止層，以使對應各接觸區域的所有接觸孔能一致地停在蝕刻停止層上)，實施例之三維半導體元件具有更大的接觸降落窗口。再者，若傳統三維半導體元件需要的OP層堆疊層數越多，則所需的蝕刻停止層(ex: SiN)之厚度越厚，這會使接觸區域的接觸降落窗口變得更小，特別是對於在最底端只有一層主動層的接觸區域P1其接觸降落窗口會縮小的更多。但根據實施例提出的三維半導體元件，不需要形成蝕刻停止層來使所有接觸孔一致地停在上面，因此無論發展的三維半導體元件需要的OP層堆疊層數有多少、或是三維半導體元件尺寸是否縮小，各接觸區域的降落區域都具有足夠的寬度(例如第2/3L/4圖所示之寬度d1或d2)來使多層結構連接器降落。
其他實施例，例如元件的已知構件有不同的設置與排列等，亦可能可以應用，係視應用時之實際需求與條件而可作適當的調整或變化。因此，說明書與圖式中所示之結構僅作說明之用，並非用以限制本揭露欲保護之範圍。另外，相關技藝者當知，實施例中構成部件的形狀和位置亦並不限於圖示所繪之態樣，亦是根據實際應用時之需求和/或製造步驟在不悖離本揭露之精神的情況下而可作相應調整。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧基板
RA‧‧‧陣列區域
RS‧‧‧階梯區域
RC、P1、P2、P3、P4、P5、P6、P7、P8‧‧‧接觸區域
12U‧‧‧上方選擇線
12L‧‧‧下方選擇線
17‧‧‧串列接觸
18‧‧‧導線
112、212-1、212-2、212-3、212-4、212-5、212-6、212-7、212-8‧‧‧主動層
113、213-1、213-2、213-3、213-4、213-5、213-6、213-7、213-8‧‧‧絕緣層
CT1、CT2、CT3、CT4、CT5、CT6、CT7、CT8‧‧‧多層結構連接器
24-1、24-2、24-3、24-4、24-5、24-6、24-7、24-8、24-1’、24-2’、24-3’、24-4’、24-5’、24-6’、24-7’、24-8’‧‧‧金屬矽化物層
240-3、240-4、240-5、240-6、240-7、240-8、240-3’、240-4’、240-5’、240-6’、240-7’、240-8’‧‧‧金屬矽化物部份
25‧‧‧金屬層
26‧‧‧介電層
PR1‧‧‧第一圖案化光阻層
PR2‧‧‧第二圖案化光阻層
PR3‧‧‧第三圖案化光阻層
d1‧‧‧第一寬度
d2‧‧‧第二寬度
第1圖係簡繪一三維半導體元件之立體圖。 第2圖為本揭露一實施例之一三維半導體元件的階梯區域之剖面示意圖。 第3A圖至第3L圖繪示根據一實施例於階梯區域中形成金屬矽化物的三維半導體元件之一種製造方法。 第4圖為本揭露另一實施例之一三維半導體元件的階梯區域之剖面示意圖。
Claims (10)
- 一種三維半導體元件，包括： 一基板，包括一陣列區域(array area)和鄰近該陣列區域之一階梯區域(staircase area)，其中該階梯區域包括N個梯級(N steps)，N為大於或等於1的整數； 一堆疊，具有多層結構(multi-layers)疊置於該基板上，且該多層結構包括主動層與絕緣層交錯設置於該基板上方，該堆疊包括複數個次堆疊(sub-stacks)形成於該基板上，該些次堆疊與該階梯區域之該N個梯級對應設置以分別形成接觸區域(contact regions)，其中於該些接觸區域中各該些次堆疊的一最上層主動層(an uppermost active layer)係包括一金屬矽化物層(silicide layer)；和 多層結構連接器(multilayered connectors)，分別位於對應的該些接觸區域，且該些多層結構連接器係向下延伸以電性連接各個該些次堆疊之該金屬矽化物層。
- 如申請專利範圍第1項所述之三維半導體元件，更包括一介電層(a dielectric layer)形成於該些接觸區域的該些次堆疊上，且該些多層結構連接器係在該介電層中向下延伸，其中該介電層直接接觸各個該些次堆疊之該金屬矽化物層。
- 如申請專利範圍第2項所述之三維半導體元件，其中於該些接觸區域中該些次堆疊的該些金屬矽化物層係做為該些次堆疊的降落區域(landing areas)，且所有的該些降落區域除了被該些多層結構連接器接觸的部分以外都被該介電層直接覆蓋。
- 如申請專利範圍第1項所述之三維半導體元件，其中於該些接觸區域中該些次堆疊的該些主動層之側端(lateral ends of the active layers)係包括金屬矽化物部份(silicide portions)。
- 一種三維半導體元件之製造方法，包括： 提供具有一陣列區域和鄰近該陣列區域之一階梯區域之一基板，其中該階梯區域包括N個梯級(N steps)，N為大於或等於1的整數； 形成具有多層結構(multi-layers)之一堆疊於該基板上，且該多層結構包括主動層與絕緣層交錯設置於該基板上方，該堆疊包括複數個次堆疊(sub-stacks)形成於該基板上，該些次堆疊與該階梯區域之該N個梯級對應設置以分別形成接觸區域(contact regions)，其中於該些接觸區域中各該些次堆疊的一最上層主動層(an uppermost active layer)係包括一金屬矽化物層(silicide layer)；和 形成多層結構連接器(multilayered connectors)分別位於對應的該些接觸區域，且該些多層結構連接器係向下延伸以電性連接各個該些次堆疊之該金屬矽化物層。
- 如申請專利範圍第5項所述之方法，更包括一介電層(a dielectric layer)形成於該些接觸區域的該些次堆疊上，且該些多層結構連接器係在該介電層中向下延伸，其中該介電層直接接觸各個該些次堆疊之該金屬矽化物層。
- 如申請專利範圍第5項所述之方法，其中於該些接觸區域中該些次堆疊的該些主動層之側端(lateral ends of the active layers)係包括金屬矽化物部份(silicide portions)。
- 如申請專利範圍第7項所述之方法，其中該些主動層之該些金屬矽化物部份係與一介電層直接接觸，該介電層形成於該些接觸區域之該些次堆疊上，且該些多層結構連接器係在該介電層中向下延伸。
- 如申請專利範圍第8項所述之方法，其中形成各該些次堆疊之該金屬矽化物層係包括： 形成該些次堆疊於該些接觸區域中，該些次堆疊包括多晶矽層以做為該些主動層且與該些絕緣層交錯設置於該基板上方； 移除該些接觸區域中各該些次堆疊的一最上層絕緣層； 沈積一金屬層於該些接觸區域中各該些次堆疊的一最上層多晶矽層上；以及 對該些次堆疊和該金屬層進行熱退火處理(thermally annealing)以於該些接觸區域之各該些次堆疊形成該金屬矽化物層。
- 如申請專利範圍第9項所述之方法，其中該金屬層亦沈積於該些次堆疊的裸露側壁(exposed sidewalls)上，在進行前述熱退火處理後係於該些次堆疊對應該些裸露側壁之該些主動層的各個側端(each of lateral ends of the active layers)形成一金屬矽化物部份(silicide portion)。
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