TW201727910A - 氧化物半導體膜，半導體裝置，及顯示裝置 - Google Patents

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Abstract

氧化物半導體膜包含In、M(M為Al、Ga、Y或Sn)及Zn並包括膜密度為6.3g/cm3以上且小於6.5g/cm3的區域。此外，氧化物半導體膜包含In、M(M為Al、Ga、Y或Sn)及Zn並當使用將85體積%的磷酸用水稀釋成1/100的磷酸水溶液進行蝕刻時包括以10nm/min以上且45nm/min以下的蝕刻速度進行蝕刻的區域。

Description

氧化物半導體膜，半導體裝置，及顯示裝置
本發明的一個實施方式係關於一種氧化物半導體膜。另外，本發明的一個實施方式係關於一種包括氧化物半導體膜的半導體裝置及包括該半導體裝置的顯示裝置。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式的技術領域係關於一種物體、方法或製造方法。另外，本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或組合物(composition of matter)。本發明的一個實施方式尤其係關於一種半導體裝置、顯示裝置、發光裝置、蓄電裝置、記憶體裝置、其驅動方法或其製造方法。
注意，本說明書等中的半導體裝置是指藉由利用半導體特性而能夠工作的所有裝置。除了電晶體等半導體元件之外，半導體電路、算術裝置或記憶體裝置也是半導體裝置的一個實施方式。攝像裝置、顯示裝置、液晶顯示裝置、發光裝置、電光裝置、發電裝置(包括薄膜太 陽能電池或有機薄膜太陽能電池等)及電子裝置有時包括半導體裝置。
作為可用於電晶體的半導體材料，氧化物半導體受到矚目。例如，專利文獻1公開了如下半導體裝置：層疊有多個氧化物半導體層，在該多個氧化物半導體層中，被用作通道的氧化物半導體層包含銦及鎵，並且使銦的比例比鎵的比例高，而場效移動率(有時，簡單地稱為移動率或μFE)得到提高的半導體裝置。
另外，非專利文獻1公開了如下內容：包含銦、鎵及鋅的氧化物半導體具有以In1-xGa1+xO3(ZnO)m(-1x1，m為自然數)表示的同系物相(homologous phase)。此外，非專利文獻1公開了同系物相的固溶區域(solid solution range)。例如，m=1的情況下的同系物相的固溶區域在x為-0.33至0.08的範圍內，並且m=2的情況下的同系物相的固溶區域在x為-0.68至0.32的範圍內。
[專利文獻1]日本專利申請公開第2014-7399號公報
[非專利文獻1] M. Nakamura， N. Kimizuka， and T. Mohri, “The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃” ，J. Solid State Chem.，1991， Vol.93， pp.298-315
將氧化物半導體膜用於通道區域的電晶體的場效移動率越高越佳。然而，有如下問題：當電晶體的場效移動率得到提高時，電晶體的特性容易具有常開啟特性。注意，“常開啟”是指即使對閘極電極不施加電壓也有通道，而電流流過電晶體的狀態。
此外，在將氧化物半導體膜用於通道區域的電晶體中，形成在氧化物半導體膜中的氧缺陷對電晶體特性造成負面影響，所以會成為問題。例如，當在氧化物半導體膜中形成有氧缺陷時，該氧缺陷與氫鍵合以成為載子供應源。當在氧化物半導體膜中形成有載子供應源時，產生具有氧化物半導體膜的電晶體的電特性的變動，典型的是，產生臨界電壓的漂移。
另外，在氧化物半導體膜中的氧缺陷量過多時，電晶體的臨界電壓向負方向漂移而電晶體具有常開啟特性。因此，在氧化物半導體膜的通道區域中，氧缺陷量較佳為少，或者氧缺陷量較佳為少得不使電晶體具有常開啟特性。
鑒於上述問題，本發明的一個實施方式的目的之一是提供一種在將氧化物半導體膜用於電晶體的通道區域的情況下能夠提高場效移動率的氧化物半導體膜。此外，本發明的一個實施方式的目的之一是抑制包括氧化物 半導體膜的電晶體的電特性變動並提高可靠性。此外，本發明的一個實施方式的目的之一是提供一種功耗得到降低的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種新穎的顯示裝置。
注意，上述目的的記載不妨礙其他目的的存在。本發明的一個實施方式並不需要實現所有上述目的。上述目的以外的目的從說明書等的記載看來是顯而易見的，並可以從說明書等中抽取上述目的以外的目的。
本發明的一個實施方式是一種包含In、M(M為Al、Ga、Y和Sn中的任一個)及Zn的氧化物半導體膜，其中，氧化物半導體膜包括膜密度為6.3g/cm3以上且小於6.5g/cm3的區域。
本發明的其他的一個實施方式是一種包含In、M(M為Al、Ga、Y和Sn中的任一個)及Zn的氧化物半導體膜，其中，當使用將濃度為85體積%的磷酸用水稀釋成1/100的磷酸水溶液對氧化物半導體膜進行蝕刻時，氧化物半導體膜包括以10nm/min以上且45nm/min以下的蝕刻速度進行蝕刻而得到的區域。
在上述方式中，氧化物半導體膜較佳為包括結晶部，並且結晶部較佳為包括具有c軸配向性的區域和具有與c軸配向性不同的配向性的區域。
在上述方式中，In、M及Zn的原子個數比較佳為In：M：Zn=4：2：3附近，並且在In的比例為4的 情況下，M的比例較佳為1.5以上且2.5以下，Zn的比例較佳為2以上且4以下。
本發明的其他的一個實施方式是一種包括氧化物半導體膜的半導體裝置，該半導體裝置包括：第一絕緣膜上的氧化物半導體膜；氧化物半導體膜上的閘極絕緣膜；閘極絕緣膜上的閘極電極；以及氧化物半導體膜和閘極電極上的第二絕緣膜，其中，氧化物半導體膜包括與閘極絕緣膜接觸的通道區域、與第二絕緣膜接觸的源極區域以及與第二絕緣膜接觸的汲極區域，並且，氧化物半導體膜包括膜密度為6.3g/cm3以上且小於6.5g/cm3的區域。
本發明的其他的一個實施方式是一種包括氧化物半導體膜的半導體裝置，該半導體裝置包括：閘極電極；閘極電極上的閘極絕緣膜；閘極絕緣膜上的氧化物半導體膜；以及氧化物半導體膜上的一對電極，其中，氧化物半導體膜包括膜密度為6.3g/cm3以上且小於6.5g/cm3的區域。
在上述方式中，氧化物半導體膜較佳為包含In、M(M為Al、Ga、Y或Sn)及Zn。在上述方式中，氧化物半導體膜較佳為包括結晶部，並且結晶部較佳為包括具有c軸配向性的區域和具有與c軸配向性不同的配向性的區域。
本發明的其他的一個實施方式是一種顯示裝置，該顯示裝置包括上述方式中任一個所述的半導體裝置以及顯示元件。本發明的其他的一個實施方式是一種顯示 模組，該顯示模組包括該顯示裝置以及觸控感測器。本發明的其他的一個實施方式是一種電子裝置，該電子裝置包括上述方式中任一個所述的半導體裝置、顯示裝置或顯示模組以及操作鍵或電池。
根據本發明的一個實施方式，可以提供一種在將氧化物半導體膜用於電晶體的通道區域的情況下能夠提高場效移動率的氧化物半導體膜。此外，根據本發明的一個實施方式，可以抑制包括氧化物半導體膜的電晶體的電特性變動並提高可靠性。此外，根據本發明的一個實施方式，可以提供一種功耗得到降低的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種新穎的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種新穎的顯示裝置。
注意，上述效果的記載不妨礙其他效果的存在。本發明的一個實施方式並不需要實現所有上述效果。另外，從說明書、圖式、申請專利範圍等的記載中可明顯得知上述以外的效果，而可以從說明書、圖式、申請專利範圍等的記載中衍生上述以外的效果。
100‧‧‧電晶體
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在圖式中：圖1是說明氧化物半導體膜的膜密度的圖；圖2是說明氧化物半導體膜的膜密度與氧化物半導體膜的蝕刻速度之間的關係的圖； 圖3A至圖3C是說明氧化物半導體膜的XRD測量結果的圖；圖4A至圖4C是說明氧化物半導體膜的XRD測量結果的圖；圖5A至圖5C是說明氧化物半導體膜的XRD測量結果的圖；圖6A至圖6C是說明氧化物半導體膜的XRD測量結果的圖；圖7是說明氧化物半導體膜的膜密度與氧化物半導體膜的2θ=31°附近的峰值的積分強度之間的關係的圖；圖8A至圖8C是說明氧化物半導體膜的原子個數比的範圍的圖；圖9是說明InMZnO4的結晶的圖；圖10A至圖10E是說明利用XRD得到的CAAC-OS以及單晶氧化物半導體膜的結構分析的圖、以及示出CAAC-OS的選區電子繞射圖案的圖；圖11A至圖11E是CAAC-OS的剖面TEM影像、平面TEM影像及經過分析獲得的影像；圖12A至圖12D是nc-OS的電子繞射圖案以及nc-OS的剖面TEM影像；圖13A和圖13B是a-like OS的剖面TEM影像；圖14是示出因電子照射導致的In-Ga-Zn氧化物的結晶部的變化的圖；圖15A至圖15C是說明半導體裝置的俯視圖和剖面 圖；圖16A至圖16C是說明半導體裝置的俯視圖和剖面圖；圖17A和圖17B是說明半導體裝置的剖面圖；圖18A和圖18B是說明半導體裝置的剖面圖；圖19A和圖19B是說明半導體裝置的剖面圖；圖20A和圖20B是說明半導體裝置的剖面圖；圖21A和圖21B是說明半導體裝置的剖面圖；圖22A和圖22B是說明半導體裝置的剖面圖；圖23A和圖23B是說明半導體裝置的剖面圖；圖24A和圖24B是說明半導體裝置的剖面圖；圖25A和圖25B是說明半導體裝置的剖面圖；圖26A至圖26C是說明帶結構的圖；圖27A至圖27C是說明半導體裝置的俯視圖和剖面圖；圖28A至圖28C是說明半導體裝置的俯視圖和剖面圖；圖29A至圖29C是說明半導體裝置的俯視圖和剖面圖；圖30A至圖30C是說明半導體裝置的俯視圖和剖面圖；圖31A和圖31B是說明半導體裝置的剖面圖；圖32A和圖32B是說明半導體裝置的剖面圖；圖33A至圖33C是說明半導體裝置的俯視圖和剖面 圖；圖34是示出顯示裝置的一個實施方式的俯視圖；圖35是示出顯示裝置的一個實施方式的剖面圖；圖36是示出顯示裝置的一個實施方式的剖面圖；圖37是示出顯示裝置的一個實施方式的剖面圖；圖38是示出顯示裝置的一個實施方式的剖面圖；圖39是示出顯示裝置的一個實施方式的剖面圖；圖40A至圖40C是說明顯示裝置的方塊圖和電路圖；圖41A至圖41C是說明本發明的一個實施方式的電路圖和時序圖；圖42A至圖42C是說明本發明的一個實施方式的圖表和電路圖；圖43A和圖43B是說明本發明的一個實施方式的電路圖和時序圖；圖44A和圖44B是說明本發明的一個實施方式的電路圖和時序圖；圖45A至圖45E是說明本發明的一個實施方式的方塊圖、電路圖及波形圖；圖46A和圖46B是說明本發明的一個實施方式的電路圖和時序圖；圖47A和圖47B是說明本發明的一個實施方式的電路圖；圖48A至圖48C是說明本發明的一個實施方式的電 路圖；圖49是說明顯示模組的圖；圖50A至圖50E是說明電子裝置的圖；圖51A至圖51G是說明電子裝置的圖；圖52A和圖52B是說明顯示裝置的透視圖；圖53A和圖53B是說明氧化物半導體膜的載子密度的圖；圖54是說明電晶體的Id-Vg特性結果的圖；圖55是說明電晶體的Id-Vg特性結果的圖；圖56是說明電晶體的Id-Vg特性結果的圖；圖57A是說明電晶體的場效移動率與氧化物半導體膜的蝕刻速度之間的關係的圖，圖57B是說明電晶體的臨界電壓與氧化物半導體膜的蝕刻速度之間的關係的圖；圖58A和圖58B是說明實施例中的樣本的結構的俯視圖和剖面圖；圖59是說明實施例中的樣本的片電阻的圖；圖60A和圖60B是說明實施例中的電晶體的Id-Vg特性的圖；圖61A和圖61B是說明實施例中的電晶體的Id-Vg特性的圖；圖62是說明實施例中的樣本的Id的圖；圖63是說明實施例中的顯示裝置的顯示例子的圖；圖64A至圖64D是說明樣本的結構及製造方法的圖； 圖65是說明實施例中的樣本的電阻率的圖；圖66A和圖66B是說明電晶體的Id-Vg特性結果的圖；圖67A和圖67B是說明電晶體的Id-Vg特性結果的圖；圖68A和圖68B是說明電晶體的Id-Vg特性結果的圖；圖69A和圖69B是說明電晶體的Id/W-Vd特性結果的圖；圖70是說明電晶體的剖面TEM影像的圖；圖71是說明電晶體的Id-Vg特性結果的圖；圖72是說明電晶體的剖面TEM影像的圖。
下面，參照圖式對實施方式進行說明。但是，所屬技術領域的通常知識者可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在下面的實施方式所記載的內容中。
在圖式中，為便於清楚地說明，有時誇大表示大小、層的厚度或區域。因此，本發明並不一定限定於上述尺寸。此外，在圖式中，示意性地示出理想的例子，因此本發明不侷限於圖式所示的形狀或數 值等。
本說明書所使用的“第一”、“第二”、“第三”等序數詞是為了避免組件的混淆而附加的，而不是為了在數目方面上進行限定的。
在本說明書中，為方便起見，使用了“上”、“下”等表示配置的詞句，以參照圖式說明組件的位置關係。另外，組件的位置關係根據描述各組件的方向適當地改變。因此，不侷限於本說明書中所說明的詞句，可以根據情況適當地更換。
在本說明書等中，電晶體是指至少包括閘極、汲極以及源極這三個端子的元件。電晶體在汲極(汲極端子、汲極區域或汲極電極)與源極(源極端子、源極區域或源極電極)之間具有通道區域，並且電流能夠流過汲極、通道區域以及源極。注意，在本說明書等中，通道區域是指電流主要流過的區域。
另外，在使用極性不同的電晶體的情況或電路工作中的電流方向變化的情況等下，源極及汲極的功能有時相互調換。因此，在本說明書等中，源極和汲極可以相互調換。
在本說明書等中，“電連接”包括藉由“具有某種電作用的元件”連接的情況。在此，“具有某種電作用的元件”只要可以進行連接目標間的電信號的授收，就對其沒有特別的限制。例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元 件、電阻元件、電感器、電容器、其他具有各種功能的元件等。
在本說明書等中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態。因此也包括85°以上且95°以下的角度的狀態。
另外，在本說明書等中，可以將“膜”和“層”相互調換。例如，有時可以將“導電層”變換為“導電膜”。此外，例如，有時可以將“絕緣膜”變換為“絕緣層”。
在本說明書等中，在沒有特別的說明的情況下，關態電流(off-state current)是指電晶體處於關閉狀態(也稱為非導通狀態、遮斷狀態)的汲極電流。在沒有特別的說明的情況下，在n通道電晶體中，關閉狀態是指閘極與源極間的電壓Vgs低於臨界電壓Vth的狀態，在p通道電晶體中，關閉狀態是指閘極與源極間的電壓Vgs高於臨界電壓Vth的狀態。例如，n通道電晶體的關態電流有時是指閘極與源極間的電壓Vgs低於臨界電壓Vth時的汲極電流。
電晶體的關態電流有時取決於Vgs。因此，“電晶體的關態電流為I以下”有時是指存在使電晶體的關態電流成為I以下的Vgs的值。電晶體的關態電流有時是指：當Vgs為預定的值時的關閉狀態；當Vgs為預定的 範圍內的值時的關閉狀態；或者當Vgs為能夠獲得充分低的關態電流的值時的關閉狀態等。
作為一個例子，設想一種n通道電晶體，該n通道電晶體的臨界電壓Vth為0.5V，Vgs為0.5V時的汲極電流為1×10-9A，Vgs為0.1V時的汲極電流為1×10-13A，Vgs為-0.5V時的汲極電流為1×10-19A，Vgs為-0.8V時的汲極電流為1×10-22A。在Vgs為-0.5V時或在Vgs為-0.5V至-0.8V的範圍內，該電晶體的汲極電流為1×10-19A以下，所以有時稱該電晶體的關態電流為1×10-19A以下。由於存在使該電晶體的汲極電流成為1×10-22A以下的Vgs，因此有時稱該電晶體的關態電流為1×10-22A以下。
在本說明書等中，有時以每通道寬度W的電流值表示具有通道寬度W的電晶體的關態電流。另外，有時以每預定的通道寬度(例如1μm)的電流值表示具有通道寬度W的電晶體的關態電流。在為後者時，關態電流的單位有時以具有電流/長度的次元的單位(例如，A/μm)表示。
電晶體的關態電流有時取決於溫度。在本說明書中，在沒有特別的說明的情況下，關態電流有時表示在室溫、60℃、85℃、95℃或125℃下的關態電流。或者，有時表示在保證包括該電晶體的半導體裝置等的可靠性的溫度下或者在包括該電晶體的半導體裝置等被使用的溫度(例如，5℃至35℃中的任一溫度)下的關態電流。 “電晶體的關態電流為I以下”有時是指在室溫、60℃、85℃、95℃、125℃、保證包括該電晶體的半導體裝置的可靠性的溫度下或者在包括該電晶體的半導體裝置等被使用的溫度(例如，5℃至35℃中的任一溫度)下存在使電晶體的關態電流成為I以下的Vgs的值。
電晶體的關態電流有時取決於汲極與源極間的電壓Vds。在本說明書中，在沒有特別的說明的情況下，關態電流有時表示Vds為0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V或20V時的關態電流。或者，有時表示保證包括該電晶體的半導體裝置等的可靠性的Vds時或者包括該電晶體的半導體裝置等所使用的Vds時的關態電流。“電晶體的關態電流為I以下”有時是指：在Vds為0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V、20V、保證包括該電晶體的半導體裝置的可靠性的Vds或包括該電晶體的半導體裝置等被使用的Vds下存在使電晶體的關態電流成為I以下的Vgs的值。
在上述關態電流的說明中，可以將汲極換稱為源極。也就是說，關態電流有時指電晶體處於關閉狀態時流過源極的電流。
在本說明書等中，有時將關態電流記作洩漏電流。在本說明書等中，關態電流例如有時指在電晶體處於關閉狀態時流在源極與汲極間的電流。
注意，在本說明書等中，例如在導電性充分 低時，有時即便在表示為“半導體”時也具有“絕緣體”的特性。此外，“半導體”與“絕緣體”的境界不清楚，因此有時不能精確地區別。由此，有時可以將本說明書等所記載的“半導體”換稱為“絕緣體”。同樣地，有時可以將本說明書等所記載的“絕緣體”換稱為“半導體”。或者，有時可以將本說明書等所記載的“絕緣體”換稱為“半絕緣體”。
另外，在本說明書等中，例如在導電性充分高時，有時即便在表示為“半導體”時也具有“導電體”的特性。此外，“半導體”和“導電體”的境界不清楚，因此有時不能精確地區別。由此，有時可以將本說明書所記載的“半導體”換稱為“導電體”。同樣地，有時可以將本說明書所記載的“導電體”換稱為“半導體”。
注意，在本說明書等中，半導體的雜質是指構成半導體膜的主要成分之外的元素。例如，濃度低於0.1atomic%的元素是雜質。當包含雜質時，例如，有可能在半導體中形成DOS(Density of States：態密度)，載子移動率有可能降低或結晶性有可能降低。在半導體包含氧化物半導體時，作為改變半導體特性的雜質，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素或主要成分之外的過渡金屬等，尤其是，有氫(包含於水中)、鋰、鈉、矽、硼、磷、碳、氮等。在是氧化物半導體的情況下，有時例如由於氫等雜質的混入導致氧缺陷的產生。此外，當半導體是矽時，作為改變半導 體特性的雜質，例如有氧、除氫之外的第1族元素、第2族元素、第13族元素、第15族元素等。
實施方式1
在本實施方式中，說明本發明的一個實施方式的氧化物半導體膜。
本發明的一個實施方式的氧化物半導體膜包括銦(In)、M(M為Al、Ga、Y或Sn)及鋅(Zn)。M尤其較佳為鎵(Ga)。以下，以M為Ga進行說明。
當氧化物半導體膜包含In時，例如其載子移動率(電子移動率)得到提高。當氧化物半導體膜包含Ga時，例如氧化物半導體膜的能隙(Eg)變大。Ga是與氧的鍵能高的元素，Ga與氧的鍵能比In與氧的鍵能高。當氧化物半導體膜包含Zn時，氧化物半導體膜容易晶化。
本發明的一個實施方式的氧化物半導體膜較佳為具有示出單一相(特別是同系物相)的結晶結構。例如，藉由使氧化物半導體膜的組成為In1+xM1-xO3(ZnO)y(x滿足0<x<0.5，y為1附近)結構的組成，In的含有比率高於M，可以提高氧化物半導體膜的載子移動率(電子移動率)。
本發明的一個實施方式的氧化物半導體膜在In1+xM1-xO3(ZnO)y(x滿足0<x<0.5，y為1附近)結構中尤其較佳為具有In：M：Zn=1.33：0.67：1(大致為In： M：Zn=4：2：3)附近的組成。
在本說明書等中，“附近”是指在某個金屬原子的原子個數比的±1的範圍內，較佳為±0.5的範圍內即可。例如，在氧化物半導體膜的組成為In：Ga：Zn=4：2：3且In為4的情況下，Ga為1以上且3以下(1Ga3)且Zn為2以上且4以下(2Zn4)，較佳為Ga為1.5以上且2.5以下(1.5Ga2.5)且Zn為2以上且4以下(2Zn4)即可。
另外，本發明的一個實施方式的氧化物半導體膜的膜密度較高。明確而言，氧化物半導體膜包括膜密度為6.3g/cm3以上且小於6.5g/cm3的區域。
藉由將具有上述組成及上述膜密度的氧化物半導體膜用於電晶體的通道區域，可以提供場效移動率及可靠性高的半導體裝置。
作為本發明的一個實施方式的氧化物半導體膜的成膜方法，例如可以舉出濺射法、脈衝雷射沉積(PLD)法、電漿增強化學氣相沉積(PECVD)法、熱CVD(Chemical Vapor Deposition)法、ALD(Atomic Layer Deposition：原子層沉積)法、真空蒸鍍法等。作為熱CVD法的例子，可以舉出MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積)法。本發明的一個實施方式的氧化物半導體膜在使用濺射裝置形成時，可以形成膜密度高的氧化物半導體膜，所以尤其較佳的。
在此，參照圖1說明本發明的一個實施方式的氧化物半導體膜的膜密度。
<1-1.氧化物半導體膜的膜密度>
圖1示出對本發明的一個實施方式的氧化物半導體膜(樣本A1至樣本A12)的膜密度進行測量的結果。注意，樣本A1至樣本A12是形成有本發明的一個實施方式的氧化物半導體膜的樣本。
首先，對樣本A1至樣本A12的製造方法進行說明。
(樣本A1)
樣本A1是在玻璃基板上形成有厚度為100nm的包含銦、鎵及鋅的氧化物半導體膜(以下，稱為IGZO膜)的樣本。該IGZO膜的成膜條件為如下：基板溫度為室溫(R.T.)；將流量為180sccm的氬氣體和流量為20sccm的氧氣體導入濺射裝置的處理室中；壓力為0.6Pa；對包含銦、鎵和鋅的金屬氧化物靶材(In：Ga：Zn=4：2：4.1[原子個數比])施加2.5kW的交流電力。注意，有時將相對於氣體流量整體的氧流量的比例記載為氧流量比。因此，樣本A1的氧流量比為10%。
(樣本A2)
樣本A2是在玻璃基板上形成有厚度為100nm的 IGZO膜的樣本。樣本A2的氧化物半導體膜的成膜條件為如下：將流量為140sccm的氬氣體和流量為60sccm的氧氣體導入濺射裝置的處理室中。關於氬氣體和氧氣體的流量之外的條件，與上述樣本A1相同。另外，樣本A2的氧流量比為30%。
(樣本A3)
樣本A3是在玻璃基板上形成有厚度為100nm的IGZO膜的樣本。樣本A3的氧化物半導體膜的成膜條件為如下：將流量為100sccm的氬氣體和流量為100sccm的氧氣體導入濺射裝置的處理室中。關於氬氣體和氧氣體的流量之外的條件，與上述樣本A1相同。另外，樣本A3的氧流量比為50%。
(樣本A4)
樣本A4是在玻璃基板上形成有厚度為100nm的IGZO膜的樣本。樣本A4的氧化物半導體膜的成膜條件為如下：基板溫度為100℃。關於基板溫度之外的條件，與上述樣本A1相同。另外，樣本A4的氧流量比為10%。
(樣本A5)
樣本A5是在玻璃基板上形成有厚度為100nm的IGZO膜的樣本。樣本A5的氧化物半導體膜的成膜條件 為如下：基板溫度為100℃。關於基板溫度之外的條件，與上述樣本A2相同。另外，樣本A5的氧流量比為30%。
(樣本A6)
樣本A6是在玻璃基板上形成有厚度為100nm的IGZO膜的樣本。樣本A6的氧化物半導體膜的成膜條件為如下：基板溫度為100℃。關於基板溫度之外的條件，與上述樣本A3相同。另外，樣本A6的氧流量比為50%。
(樣本A7)
樣本A7是在玻璃基板上形成有厚度為100nm的IGZO膜的樣本。樣本A7的氧化物半導體膜的成膜條件為如下：基板溫度為130℃。關於基板溫度之外的條件，與上述樣本A1相同。另外，樣本A7的氧流量比為10%。
(樣本A8)
樣本A8是在玻璃基板上形成有厚度為100nm的IGZO膜的樣本。樣本A8的氧化物半導體膜的成膜條件為如下：基板溫度為130℃。關於基板溫度之外的條件，與上述樣本A2相同。另外，樣本A8的氧流量比為30%。
(樣本A9)
樣本A9是在玻璃基板上形成有厚度為100nm的IGZO膜的樣本。樣本A9的氧化物半導體膜的成膜條件為如下：基板溫度為130℃。關於基板溫度之外的條件，與上述樣本A3相同。另外，樣本A9的氧流量比為50%。
(樣本A10)
樣本A10是在玻璃基板上形成有厚度為100nm的IGZO膜的樣本。樣本A10的氧化物半導體膜的成膜條件為如下：基板溫度為170℃。關於基板溫度之外的條件，與上述樣本A1相同。另外，樣本A10的氧流量比為10%。
(樣本A11)
樣本A11是在玻璃基板上形成有厚度為100nm的IGZO膜的樣本。樣本A11的氧化物半導體膜的成膜條件為如下：基板溫度為170℃。關於基板溫度之外的條件，與上述樣本A2相同。另外，樣本A11的氧流量比為30%。
(樣本A12)
樣本A12是在玻璃基板上形成有厚度為100nm的 IGZO膜的樣本。樣本A12的氧化物半導體膜的成膜條件為如下：基板溫度為170℃。關於基板溫度之外的條件，與上述樣本A3相同。另外，樣本A12的氧流量比為50%。
表1示出上面製造的樣本A1至樣本A12的氧化物半導體膜的成膜條件及膜密度。
另外，作為氧化物半導體膜的膜密度的測量，利用XRR(X射線反射法：X-ray Reflectometry)。
由圖1及表1可知，藉由改變基板溫度及氧流量比等成膜條件，可以控制氧化物半導體膜的膜密度。
滿足In：Ga：Zn=1：1：1[原子個數比]的氧化物半導體膜的理想的膜密度與單晶InGaZnO4的理想的 密度相等，亦即6.357g/cm3。另一方面，滿足In：Ga：Zn=4：2：3[原子個數比]的氧化物半導體沒有理想的結晶結構。但是，在非專利文獻1中記載有滿足In：Ga：Zn=4：2：3[原子個數比]的結晶粉體的密度為6.462g/cm3。因此，在本說明書等中，根據滿足In：Ga：Zn=4：2：3[原子個數比]的結晶粉體的密度而將滿足In：Ga：Zn=4：2：3[原子個數比]的氧化物半導體膜的理想的膜密度假設為6.462g/cm3。
然而，有時所形成的氧化物半導體膜的組成與以In：Ga：Zn=4：2：3[原子個數比]表示的組成錯開，有時所形成的氧化物半導體膜的結晶結構與單晶的結晶結構不同，或者有時因測量氧化物半導體膜的膜密度時的XRR的測量精度或分析精度等而產生稍微誤差。由此，滿足In：Ga：Zn=4：2：3[原子個數比]的氧化物半導體膜的理想的密度包括6.462g/cm3的±3%的變動。也就是說，滿足In：Ga：Zn=4：2：3[原子個數比]的氧化物半導體膜的理想的膜密度為6.268g/cm3以上且6.656g/cm3以下。
此外，在氧化物半導體膜的厚度薄的情況下，例如在氧化物半導體膜的厚度為50nm以下的情況下，有時不能正確地測量該氧化物半導體膜的膜密度。然而，藉由對氧化物半導體膜的蝕刻速度(也稱為蝕刻速率)進行測量，有時能夠以一定程度估計氧化物半導體膜的膜密度。
<1-2.氧化物半導體膜的蝕刻速度>
在此，參照圖2說明本發明的一個實施方式的氧化物半導體膜的蝕刻速度。
圖2是示出氧化物半導體膜的膜密度與氧化物半導體膜的蝕刻速度之間的關係的圖。在圖2中，縱軸表示膜密度，橫軸表示蝕刻速度。注意，藉由使用將濃度為85體積%的磷酸用水稀釋成1/100的磷酸水溶液對如上所記載的樣本A1至樣本A12的氧化物半導體膜進行蝕刻，而求得蝕刻速度的數值。
如圖2所示，在氧化物半導體膜的膜密度與氧化物半導體膜的蝕刻速度之間有相關關係。因此，氧化物半導體膜的蝕刻速度是估計氧化物半導體膜的膜密度時的重要的資料之一。
<1-3.氧化物半導體膜的結晶性的評價>
接著，藉由使用X射線繞射(XRD：X-Ray Diffraction)對如上所記載的樣本A1至樣本A12的氧化物半導體膜進行分析，評價氧化物半導體膜的結晶性。
圖3A、圖3B及圖3C至圖6A、圖6B及圖6C示出樣本A1至樣本A12的XRD測量結果。圖3A示出樣本A1的XRD測量結果，圖3B示出樣本A2的XRD測量結果，圖3C示出樣本A3的XRD測量結果，圖4A示出樣本A4的XRD測量結果，圖4B示出樣本A5的XRD測量結果，圖4C示出樣本A6的XRD測量結果，圖 5A示出樣本A7的XRD測量結果，圖5B示出樣本A8的XRD測量結果，圖5C示出樣本A9的XRD測量結果，圖6A示出樣本A10的XRD測量結果，圖6B示出樣本A11的XRD測量結果，圖6C示出樣本A12的XRD測量結果。
如圖3A、圖3B及圖3C至圖6A、圖6B及圖6C所示，在樣本A5至樣本A12中，在2θ=31°附近確認到呈現結晶性的峰值。另一方面，在樣本A1至樣本A4中，在2θ=31°附近確認不到呈現結晶性的明確的峰值。
於是，根據圖3A、圖3B及圖3C至圖6A、圖6B及圖6C所示的XRD測量結果而對2θ=31°附近的峰值的積分強度進行分析，由此調查氧化物半導體膜的膜密度與XRD的2θ=31°附近的峰值的積分強度之間的關係。圖7示出氧化物半導體膜的膜密度與XRD的2θ=31°附近的峰值的積分強度之間的關係。
如圖7所示，在氧化物半導體膜的膜密度與XRD的2θ=31°附近的峰值的積分強度之間有相關關係。XRD的2θ=31°附近的峰值的積分強度越高，氧化物半導體膜的膜密度越高。因此，XRD的2θ=31°附近的峰值的積分強度是估計氧化物半導體膜的膜密度時的重要的資料之一。
<1-4.氧化物半導體膜的組成及結構>
接著，參照圖8A至圖14說明本發明的一個實施方式 的氧化物半導體膜的組成及結構等。
<1-5.氧化物半導體膜的組成>
首先，說明氧化物半導體膜的組成。
如上所述，氧化物半導體膜包含銦(In)、M(M表示Al、Ga、Y或Sn)、Zn(鋅)。
元素M為鋁、鎵、釔或錫，但是作為可用於元素M的元素，除了使用上述元素以外，還可以使用硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂等。作為元素M可以組合多個上述元素。
接著，使用圖8A至圖8C說明本發明的氧化物半導體所包含的銦、元素M及鋅的較佳的原子個數比範圍。注意，在圖8A至圖8C中，沒有記載氧的原子個數比。將氧化物半導體所包含的銦、元素M及鋅的原子個數比的各項分別稱為[In]、[M]及[Zn]。
在圖8A至圖8C中，虛線表示[In]：[M]：[Zn]=(1+α)：(1-α)：1的原子個數比(-1α1)的線、[In]：[M]：[Zn]=(1+α)：(1-α)：2的原子個數比的線、[In]：[M]：[Zn]=(1+α)：(1-α)：3的原子個數比的線、[In]：[M]：[Zn]=(1+α)：(1-α)：4的原子個數比的線及[In]：[M]：[Zn]=(1+α)：(1-α)：5的原子個數比的線。
點劃線表示[In]：[M]：[Zn]=1：1：β的原子個數比的(β0)的線、[In]：[M]：[Zn]=1：2：β的原子 個數比的線、[In]：[M]：[Zn]=1：3：β的原子個數比的線、[In]：[M]：[Zn]=1：4：β的原子個數比的線、[In]：[M]：[Zn]=2：1：β的原子個數比的線及[In]：[M]：[Zn]=5：1：β的原子個數比的線。
此外，雙點劃線示出原子個數比為[In]：[M]：[Zn]=(1+γ)：2：(1-γ)(-1γ1)的線。圖8A至圖8C所示的具有[In]：[M]：[Zn]=0：2：1的原子個數比或其附近值的氧化物半導體易具有尖晶石型結晶結構。
圖8A和圖8B示出本發明的一個實施方式的氧化物半導體所包含的銦、元素M及鋅的較佳的原子個數比範圍的例子。
作為一個例子，圖9示出[In]：[M]：[Zn]=1：1：1的InMZnO4的結晶結構。圖9是在從平行於b軸的方向上觀察時的InMZnO4的結晶結構。圖9所示的包含M、Zn、氧的層(以下、(M,Zn)層)中的金屬元素表示元素M或鋅。此時，元素M和鋅的比例相同。元素M和鋅可以相互置換，其排列不規則。
InMZnO4具有層狀結晶結構(也稱為層狀結構)，如圖9所示，包含銦及氧的層(下面稱為In層)：包含元素M、鋅及氧的(M,Zn)層=1：2。
銦和元素M可以相互置換。因此，可以用銦取代(M,Zn)層中的元素M，將該層表示為(In,M,Zn)層。在此情況下，具有In層：(In,M,Zn)層=1：2的層 狀結構。
具有[In]：[M]：[Zn]=1：1：2的原子個數比的氧化物半導體具有In層：(M,Zn)層=1：3的層狀結構。就是說，當[Zn]相對於[In]及[M]增大時，在氧化物半導體晶化的情況下，相對於In層的(M,Zn)層的比例增加。
注意，在氧化物半導體中，在In層：(M,Zn)層=1：非整數時，有時具有多種In層：(M,Zn)層=1：整數的層狀結構。例如，在[In]：[M]：[Zn]=1：1：1.5的情況下，有時具有In層：(M,Zn)層=1：2的層狀結構和In層：(M,Zn)層=1：3的層狀結構混在一起的結構。
例如，當使用濺射裝置形成氧化物半導體時，形成其原子個數比與靶材的原子個數比錯開的膜。尤其是，根據成膜時的基板溫度，有時膜的[Zn]小於靶材的[Zn]。
有時在氧化物半導體中，多個相共存(例如，二相共存、三相共存等)。例如，當原子個數比接近[In]：[M]：[Zn]=0：2：1時，尖晶石型結晶結構和層狀結晶結構的二相容易共存。當原子個數比接近[In]：[M]：[Zn]=1：0：0時，方鐵錳礦型結晶結構和層狀結晶結構的二相容易共存。當在氧化物半導體中多個相共存時，在不同的結晶結構之間有時形成晶界(也稱為grain boundary)。
藉由增高銦含量，可以提高氧化物半導體的載子移動率(電子移動率)。
另一方面，氧化物半導體的銦含量及鋅含量變低時，載子移動率變低。因此，在是[In]：[M]：[Zn]=0：1：0的原子個數比及其附近值的原子個數比(例如，圖8C中的區域C)的情況下，絕緣性變高。
因此，本發明的一個實施方式的氧化物半導體較佳為具有圖8A的以區域A表示的原子個數比，此時該氧化物半導體膜易具有載子移動率高且晶界少的層狀結構。
圖8B中的區域B示出[In]：[M]：[Zn]=4：2：3至4.1的原子個數比及其附近值。附近值例如包含[In]：[M]：[Zn]=5：3：4的原子個數比。具有以區域B表示的原子個數比的氧化物半導體尤其是具有高的結晶性及優異的載子移動率的氧化物半導體。
注意，氧化物半導體形成層狀結構的條件不是根據原子個數比唯一決定的。根據原子個數比，形成層狀結構的難以有差異。另一方面，即使在原子個數比相同的情況下，也根據形成條件，有時具有層狀結構，有時不具有層狀結構。因此，圖示的區域是表示氧化物半導體具有層狀結構時的原子個數比的區域，區域A至區域C的境界不嚴格。
<1-6.將氧化物半導體膜用於電晶體的結構>
接著，說明將氧化物半導體膜用於電晶體的結構。
藉由將氧化物半導體膜用於電晶體，例如，與將多晶矽用於通道區域的電晶體相比，可以減少晶界中的載子散亂等，因此可以實現場效移動率高的電晶體。另外，可以實現可靠性高的電晶體。
另外，本發明的一個實施方式的氧化物半導體膜的膜密度為6.3g/cm3以上且小於6.5g/cm3。藉由將其膜密度這樣高的氧化物半導體膜用於電晶體，可以實現可靠性高的電晶體。
另外，作為電晶體的通道區域，較佳為使用載子密度低的氧化物半導體膜。例如，氧化物半導體膜的載子密度較佳為1×105cm-3以上且低於1×1018cm-3，進一步較佳為1×107cm-3以上且1×1017cm-3以下，進一步較佳為1×109cm-3以上且5×1016cm-3以下，進一步較佳為1×1010cm-3以上且1×1016cm-3以下，進一步較佳為1×1011cm-3以上且1×1015cm-3以下。
另外，因為高純度本質或實質上高純度本質的氧化物半導體膜的載子發生源較少，所以可以降低載子密度。高純度本質或實質上高純度本質的氧化物半導體膜有可能具有較低的缺陷態密度。
另一方面，藉由增高氧化物半導體膜的載子密度，有時可以增高電晶體的場效移動率。例如，也可以在電晶體不具有常開啟的範圍內增高氧化物半導體膜的載子密度及電晶體的場效移動率。為了增高氧化物半導體膜 的載子密度，使該氧化物半導體膜稍微n型化。換言之，有時將載子密度增高的氧化物半導體膜稱為“Slightly-n”。
例如，在施加到電晶體的閘極的電壓(Vg)大於0V且30V以下的情況下，氧化物半導體膜的載子密度較佳為大於1×1016cm-3且低於1×1018cm-3，更佳為大於1×1016cm-3且1×1017cm-3以下。
此外，被氧化物半導體膜的缺陷能階俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動作。因此，有時在缺陷態密度高的氧化物半導體膜中形成有通道區域的電晶體的電特性不穩定。
因此，為了使電晶體的電特性穩定，降低氧化物半導體膜中的雜質濃度是有效的。為了降低氧化物半導體膜中的雜質濃度，較佳為還降低靠近的膜中的雜質濃度。作為雜質有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。
在此，說明氧化物半導體膜中的各雜質的影響。
在氧化物半導體膜包含第14族元素之一的矽或碳時，在氧化物半導體膜中形成缺陷能階。因此，將氧化物半導體膜中的矽或碳的濃度、與氧化物半導體膜之間的介面附近的矽或碳的濃度(藉由二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測得的濃度)設定為2×1018atoms/cm3以下，較佳為 2×1017atoms/cm3以下。
另外，當氧化物半導體膜包含鹼金屬或鹼土金屬時，有時形成缺陷能階而形成載子。因此，使用包含鹼金屬或鹼土金屬的氧化物半導體膜的電晶體容易具有常開啟特性。由此，較佳為降低氧化物半導體膜中的鹼金屬或鹼土金屬的濃度。明確而言，使藉由SIMS測得的氧化物半導體膜中的鹼金屬或鹼土金屬的濃度為1×1018atoms/cm3以下，較佳為2×1016atoms/cm3以下。
當氧化物半導體膜包含氮時，產生作為載子的電子，並載子密度增加，而氧化物半導體膜容易被n型化。其結果，將含有氮的氧化物半導體膜用於半導體的電晶體容易成為常開啟特性。因此，較佳為儘可能地減少氧化物半導體膜中的氮，例如，利用SIMS測得的氧化物半導體膜中的氮濃度較佳為小於5×1019atoms/cm3、更佳為5×1018atoms/cm3以下，進一步較佳為1×1018atoms/cm3以下，還較佳為5×1017atoms/cm3以下。
包含在氧化物半導體膜中的氫與鍵合於金屬原子的氧起反應生成水，因此有時形成氧缺陷。當氫進入該氧缺陷時，有時產生作為載子的電子。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，使用包含氫的氧化物半導體膜的電晶體容易具有常開啟特性。由此，較佳為儘可能減少氧化物半導體膜中的氫。明確而言，在氧化物半導體膜中，利用SIMS測得的氫濃度低於1×1020atoms/cm3，較佳為低於 1×1019atoms/cm3，更佳為低於5×1018atoms/cm3，進一步較佳為低於1×1018atoms/cm3。
藉由將雜質得到足夠降低的氧化物半導體膜用於電晶體的通道形成區域，可以使電晶體具有穩定的電特性。
氧化物半導體膜的能隙較佳為2eV以上或2.5eV以上。
氧化物半導體膜的厚度為3nm以上且200nm以下，較佳為3nm以上且100nm以下，更佳為3nm以上且60nm以下。
在氧化物半導體膜是In-M-Zn氧化物的情況下，用來形成In-M-Zn氧化物的濺射靶材的金屬元素的原子個數比較佳為In：M：Zn=1：1：0.5、In：M：Zn=1：1：1、In：M：Zn=1：1：1.2、In：M：Zn=2：1：1.5、In：M：Zn=2：1：2.3、In：M：Zn=2：1：3、In：M：Zn=3：1：2、In：M：Zn=4：2：4.1、In：M：Zn=5：1：7等。
注意，所形成的氧化物半導體膜中的金屬元素的原子個數比可以與上述濺射靶材中的金屬元素的原子個數比在±40%左右的範圍內不同。例如，當作為濺射靶材使用原子個數比為In：Ga：Zn=4：2：4.1的靶材時，所形成的氧化物半導體膜的原子個數比可能接近In：Ga：Zn=4：2：3。另外，當作為濺射靶材使用原子個數比為In：Ga：Zn=5：1：7的靶材時，所形成的氧化物半 導體膜的原子個數比可能接近In：Ga：Zn=5：1：6。
<1-7.氧化物半導體膜的結構>
接著，說明氧化物半導體膜的結構。
氧化物半導體膜被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體有CAAC-OS(c-axis-aligned crystalline oxide semiconductor)、多晶氧化物半導體、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半導體等。
從其他觀點看來，氧化物半導體膜被分為非晶氧化物半導體和結晶氧化物半導體。作為結晶氧化物半導體，有單晶氧化物半導體、CAAC-OS、多晶氧化物半導體以及nc-OS等。
一般而言，非晶結構具有如下特徵：具有各向同性而不具有不均勻結構；處於準穩態且原子的配置沒有被固定化；鍵角不固定；具有短程有序而不具有長程有序；等。
亦即，不能將穩定的氧化物半導體稱為完全非晶(completely amorphous)氧化物半導體。另外，不能將不具有各向同性(例如，在微小區域中具有週期結構)的氧化物半導體稱為完全非晶氧化物半導體。另一方面，a-like OS不具有各向同性但卻是具有空洞(void)的 不穩定結構。在不穩定這一點上，a-like OS在物性上接近於非晶氧化物半導體。
[CAAC-OS]
首先，說明CAAC-OS。
CAAC-OS是包含多個c軸配向的結晶部(也稱為顆粒)的氧化物半導體之一。
說明使用XRD對CAAC-OS進行分析時的情況。例如，當利用out-of-plane法分析包含分類為空間群R-3m的InGaZnO4結晶的CAAC-OS的結構時，如圖10A所示，在繞射角(2θ)為31°附近出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可確認到在CAAC-OS中結晶具有c軸配向性，並且c軸朝向大致垂直於形成CAAC-OS的膜的面(也稱為被形成面)或頂面的方向。注意，除了2θ為31°附近的峰值以外，有時在2θ為36°附近時也出現峰值。2θ為36°附近的峰值起因於分類為空間群Fd-3m的結晶結構。因此，較佳的是，在CAAC-OS中不出現該峰值。
另一方面，當利用從平行於被形成面的方向使X射線入射到樣本的in-plane法分析CAAC-OS的結構時，在2θ為56°附近出現峰值。該峰值來源於InGaZnO4結晶的(110)面。並且，即使將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)，也如圖10B所示的那樣觀察不到明確的 峰值。另一方面，當對單晶InGaZnO4將2θ固定為56°附近來進行Φ掃描時，如圖10C所示，觀察到來源於相等於(110)面的結晶面的六個峰值。因此，由使用XRD的結構分析可以確認到CAAC-OS中的a軸和b軸的配向沒有規律性。
接著，說明利用電子繞射分析的CAAC-OS。例如，當對包含InGaZnO4結晶的CAAC-OS在平行於CAAC-OS的被形成面的方向上入射束徑為300nm的電子束時，有可能出現圖10D所示的繞射圖案(也稱為選區電子繞射圖案)。在該繞射圖案中包含起因於InGaZnO4結晶的(009)面的斑點。因此，電子繞射也示出CAAC-OS所包含的顆粒具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。另一方面，圖10E示出對相同的樣本在垂直於樣本面的方向上入射束徑為300nm的電子束時的繞射圖案。從圖10E觀察到環狀的繞射圖案。因此，使用束徑為300nm的電子束的電子繞射也示出CAAC-OS所包含的顆粒的a軸和b軸不具有配向性。可以認為圖10E中的第一環起因於InGaZnO4結晶的(010)面和(100)面等。另外，可以認為圖10E中的第二環起因於(110)面等。
另外，在利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察所獲取的CAAC-OS的明視野影像與繞射圖案的複合分析影像(也稱為高解析度TEM影像)中，可以觀察到多個顆粒。然而，即 使在高解析度TEM影像中，有時也觀察不到顆粒與顆粒之間的明確的邊界，亦即晶界(grain boundary)。因此，可以說在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。
圖11A示出從大致平行於樣本面的方向觀察所獲取的CAAC-OS的剖面的高解析度TEM影像。利用球面像差校正(Spherical Aberration Corrector)功能得到高解析度TEM影像。尤其將利用球面像差校正功能獲取的高解析度TEM影像稱為Cs校正高解析度TEM影像。例如可以使用日本電子株式會社製造的原子解析度分析型電子顯微鏡JEM-ARM200F等觀察Cs校正高解析度TEM影像。
從圖11A可確認到其中金屬原子排列為層狀的顆粒。並且可知一個顆粒的尺寸為1nm以上或者3nm以上。因此，也可以將顆粒稱為奈米晶(nc：nanocrystal)。另外，也可以將CAAC-OS稱為具有CANC(C-Axis Aligned nanocrystals：c軸配向奈米晶)的氧化物半導體。顆粒反映CAAC-OS的被形成面或頂面的凸凹並平行於CAAC-OS的被形成面或頂面。
另外，圖11B及圖11C示出從大致垂直於樣本面的方向觀察所獲取的CAAC-OS的平面的Cs校正高解析度TEM影像。圖11D及圖11E是藉由對圖11B及圖11C進行影像處理得到的影像。下面說明影像處理的方法。首先，藉由對圖11B進行快速傳立葉變換(FFT： Fast Fourier Transform)處理，獲取FFT影像。接著，以保留所獲取的FFT影像中的離原點2.8nm-1至5.0nm-1的範圍的方式進行遮罩處理。接著，對經過遮罩處理的FFT影像進行快速傅立葉逆變換(IFFT：Inverse Fast Fourier Transform)處理而獲取經過處理的影像。將所獲取的影像稱為FFT濾波影像。FFT濾波影像是從Cs校正高解析度TEM影像中提取出週期分量的影像，其示出晶格排列。
在圖11D中，以虛線示出晶格排列被打亂的部分。由虛線圍繞的區域是一個顆粒。並且，以虛線示出的部分是顆粒與顆粒的聯結部。虛線呈現六角形，由此可知顆粒為六角形。注意，顆粒的形狀並不侷限於正六角形，不是正六角形的情況較多。
在圖11E中，以點線示出晶格排列一致的區域與其他晶格排列一致的區域之間的晶格排列的方向變化的部分，以虛線示出晶格排列的方向變化。在點線附近也無法確認到明確的晶界。當以點線附近的晶格點為中心周圍的晶格點相接時，可以形成畸變的六角形、五角形及/或七角形等。亦即，可知藉由使晶格排列畸變，可抑制晶界的形成。這可能是由於CAAC-OS可容許因如下原因而發生的畸變：在a-b面方向上的原子排列的低密度或因金屬元素被取代而使原子間的鍵合距離產生變化等。
如上所示，CAAC-OS具有c軸配向性，其多個顆粒(奈米晶)在a-b面方向上連結而結晶結構具有畸 變。因此，也可以將CAAC-OS稱為具有CAA crystal(c-axis-aligned a-b-plane-anchored crystal)的氧化物半導體。
CAAC-OS是結晶性高的氧化物半導體。氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低，因此可以說CAAC-OS是雜質或缺陷(氧缺陷等)少的氧化物半導體。
此外，雜質是指氧化物半導體的主要成分以外的元素，諸如氫、碳、矽和過渡金屬元素等。例如，與氧的鍵合力比構成氧化物半導體的金屬元素強的矽等元素會奪取氧化物半導體中的氧，由此打亂氧化物半導體的原子排列，導致結晶性下降。另外，由於鐵或鎳等重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以會打亂氧化物半導體的原子排列，導致結晶性下降。
當氧化物半導體包含雜質或缺陷時，其特性有時會因光或熱等發生變動。例如，包含於氧化物半導體的雜質有時會成為載子陷阱或載子發生源。例如，氧化物半導體中的氧缺陷有時會成為載子陷阱或因俘獲氫而成為載子發生源。
雜質及氧缺陷少的CAAC-OS是載子密度低的氧化物半導體。將這樣的氧化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。CAAC-OS的雜質濃度和缺陷態密度低。亦即，可以說CAAC-OS是具有穩定特性的氧化物半導體。
[nc-OS]
接著，對nc-OS進行說明。
說明使用XRD裝置對nc-OS進行分析的情況。例如，當利用out-of-plane法分析nc-OS的結構時，不出現表示配向性的峰值。換言之，nc-OS的結晶不具有配向性。
另外，例如，當使包含InGaZnO4結晶的nc-OS薄片化，並在平行於被形成面的方向上使束徑為50nm的電子束入射到厚度為34nm的區域時，觀察到如圖12A所示的環狀繞射圖案(奈米束電子繞射圖案)。另外，圖12B示出將束徑為1nm的電子束入射到相同的樣本時的繞射圖案(奈米束電子繞射圖案)。從圖12B觀察到環狀區域內的多個斑點。因此，nc-OS在入射束徑為50nm的電子束時觀察不到秩序性，但是在入射束徑為1nm的電子束時確認到秩序性。
另外，當使束徑為1nm的電子束入射到厚度小於10nm的區域時，如圖12C所示，有時觀察到斑點被配置為準正六角形的電子繞射圖案。由此可知，nc-OS在厚度小於10nm的範圍內包含秩序性高的區域，亦即結晶。注意，因為結晶朝向各種各樣的方向，所以也有觀察不到有規律性的電子繞射圖案的區域。
圖12D示出從大致平行於被形成面的方向觀察到的nc-OS的剖面的Cs校正高解析度TEM影像。在 nc-OS的高解析度TEM影像中有如由輔助線所示的部分那樣能夠觀察到結晶部的區域和觀察不到明確的結晶部的區域。nc-OS所包含的結晶部的尺寸為1nm以上且10nm以下，尤其大多為1nm以上且3nm以下。注意，有時將其結晶部的尺寸大於10nm且是100nm以下的氧化物半導體稱為微晶氧化物半導體(microcrystalline oxide semiconductor)。例如，在nc-OS的高解析度TEM影像中，有時無法明確地觀察到晶界。注意，奈米晶的來源有可能與CAAC-OS中的顆粒相同。因此，下面有時將nc-OS的結晶部稱為顆粒。
如此，在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的顆粒之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。
另外，由於在顆粒(奈米晶)之間結晶定向沒有規律性，所以也可以將nc-OS稱為包含RANC(Random Aligned nanocrystals：無規配向奈米晶)的氧化物半導體或包含NANC(Non-Aligned nanocrystals：無配向奈米晶)的氧化物半導體。
nc-OS是規律性比非晶氧化物半導體高的氧化物半導體。因此，nc-OS的缺陷態密度比a-like OS或非晶氧化物半導體低。但是，在nc-OS中的不同的顆粒之間 觀察不到晶體配向的規律性。所以，nc-OS的缺陷態密度比CAAC-OS高。
[a-like OS]
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。
圖13A和圖13B示出a-like OS的高解析度剖面TEM影像。圖13A示出電子照射開始時的a-like OS的高解析度剖面TEM影像。圖13B示出照射4.3×108e-/nm2的電子(e-)之後的a-like OS的高解析度剖面TEM影像。由圖13A和圖13B可知，a-like OS從電子照射開始時被觀察到在縱向方向上延伸的條狀明亮區域。另外，可知明亮區域的形狀在照射電子之後變化。明亮區域被估計為空洞或低密度區域。
由於a-like OS包含空洞，所以其結構不穩定。為了證明與CAAC-OS及nc-OS相比a-like OS具有不穩定的結構，下面示出電子照射所導致的結構變化。
作為樣本，準備a-like OS、nc-OS和CAAC-OS。每個樣本都是In-Ga-Zn氧化物。
首先，取得各樣本的高解析度剖面TEM影像。由高解析度剖面TEM影像可知，每個樣本都具有結晶部。
已知InGaZnO4結晶的單位晶格具有所包括的三個In-O層和六個Ga-Zn-O層共計九個層在c軸方向上 以層狀層疊的結構。這些彼此靠近的層之間的間隔與(009)面的晶格表面間隔(也稱為d值)幾乎相等，由結晶結構分析求出其值為0.29nm。由此，以下可以將晶格條紋的間隔為0.28nm以上且0.30nm以下的部分看作InGaZnO4結晶部。晶格條紋對應於InGaZnO4結晶的a-b面。
圖14示出調查了各樣本的結晶部(22至30處)的平均尺寸的例子。注意，結晶部尺寸對應於上述晶格條紋的長度。由圖14可知，在a-like OS中，結晶部根據有關取得TEM影像等的電子的累積照射量逐漸變大。由圖14可知，在利用TEM的觀察初期尺寸為1.2nm左右的結晶部(也稱為初始晶核)在電子(e-)的累積照射量為4.2×108e-/nm2時生長到1.9nm左右。另一方面，可知nc-OS和CAAC-OS在開始電子照射時到電子的累積照射量為4.2×108e-/nm2的範圍內，結晶部的尺寸都沒有變化。由圖14可知，無論電子的累積照射量如何，nc-OS及CAAC-OS的結晶部尺寸分別為1.3nm左右及1.8nm左右。此外，使用日立穿透式電子顯微鏡H-9000NAR進行電子束照射及TEM的觀察。作為電子束照射條件，加速電壓為300kV；電流密度為6.7×105e-/(nm2．s)；照射區域的直徑為230nm。
如此，有時電子照射引起a-like OS中的結晶部的生長。另一方面，在nc-OS和CAAC-OS中，幾乎沒有電子照射所引起的結晶部的生長。也就是說，a-like OS 與CAAC-OS及nc-OS相比具有不穩定的結構。
此外，由於a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。具體地，a-like OS的密度為具有相同組成的單晶氧化物半導體的78.6%以上且小於92.3%。nc-OS的密度及CAAC-OS的密度為具有相同組成的單晶氧化物半導體的92.3%以上且小於100%。注意，難以形成其密度小於單晶氧化物半導體的密度的78%的氧化物半導體。
如上所說明，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，單晶InGaZnO4的密度為6.357g/cm3。因此，例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，a-like OS的密度為5.0g/cm3以上且小於5.9g/cm3。另外，例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，nc-OS的密度和CAAC-OS的密度為5.9g/cm3以上且小於6.3g/cm3。
注意，當不存在相同組成的單晶氧化物半導體時，藉由以任意比例組合組成不同的單晶氧化物半導體，可以估計出相當於所希望的組成的單晶氧化物半導體的密度。根據組成不同的單晶氧化物半導體的組合比例使用加權平均估計出相當於所希望的組成的單晶氧化物半導體的密度即可。注意，較佳為儘可能減少所組合的單晶氧化物半導體的種類來估計密度。
如上所述，氧化物半導體具有各種結構及各 種特性。注意，氧化物半導體例如可以是包括非晶氧化物半導體、a-like OS、nc-OS和CAAC-OS中的兩種以上的疊層膜。
本實施方式所示的結構可以與其他實施方式或實施例所示的結構適當地組合而使用。
實施方式2
在本實施方式中，對能夠用於本發明的一個實施方式的半導體裝置的電晶體進行詳細說明。
在本實施方式中，參照圖15A至圖26C對頂閘極結構的電晶體進行說明。
<2-1.電晶體的結構例子1>
圖15A是電晶體100的俯視圖，圖15B是圖15A的點劃線X1-X2間的剖面圖，圖15C是圖15A的點劃線Y1-Y2間的剖面圖。此外，在圖15A中，為了簡化起見，省略絕緣膜110等的組件。注意，有時在電晶體的俯視圖中，在後面的圖式中，與圖15A同樣地省略組件的一部分。此外，有時將點劃線X1-X2方向稱為通道長度(L)方向，將點劃線Y1-Y2方向稱為通道寬度(W)方向。
圖15A至圖15C所示的電晶體100包括基板102上的絕緣膜104、絕緣膜104上的氧化物半導體膜108、氧化物半導體膜108上的絕緣膜110、絕緣膜110上的導電膜112、絕緣膜104、氧化物半導體膜108及導 電膜112上的絕緣膜116。氧化物半導體膜108包括與導電膜112重疊的通道區域108i、與絕緣膜116接觸的源極區域108s、與絕緣膜116接觸的汲極區域108d。
絕緣膜116具有氮或氫。藉由絕緣膜116與源極區域108s及汲極區域108d接觸，絕緣膜116中的氮或氫添加到源極區域108s及汲極區域108d中。源極區域108s及汲極區域108d藉由被添加氮或氫，載子密度得到提高。
電晶體100也可以包括絕緣膜116上的絕緣膜118、藉由設置在絕緣膜116、118中的開口141a與源極區域108s電連接的導電膜120a、藉由設置在絕緣膜116、118中的開口141b與汲極區域108d電連接的導電膜120b。
在本說明書等中，有時將絕緣膜104、絕緣膜110、絕緣膜116、絕緣膜118分別稱為第一絕緣膜、第二絕緣膜、第三絕緣膜、第四絕緣膜。此外，導電膜112具有閘極電極的功能，導電膜120a具有源極電極的功能，導電膜120b具有汲極電極的功能。
絕緣膜110具有閘極絕緣膜的功能。此外，絕緣膜110包括過量氧區域。藉由絕緣膜110包括過量氧區域，在氧化物半導體膜108所包括的通道區域108i中能夠供應過量氧。因此，由於能夠由過量氧填補會形成在通道區域108i中的氧缺陷，所以可以提供可靠性高的半導體裝置。
此外，為了在氧化物半導體膜108中供應過量氧，也可以向形成在氧化物半導體膜108的下方的絕緣膜104供應過量氧。此時，包含在絕緣膜104中的過量氧有可能供應給氧化物半導體膜108所包括的源極區域108s及汲極區域108d。當對源極區域108s及汲極區域108d供應過量氧時，有時源極區域108s及汲極區域108d的電阻會上升。
另一方面，當形成在氧化物半導體膜108上的絕緣膜110包含過量氧時，可以只對通道區域108i選擇性地供應過量氧。或者，可以在對通道區域108i、源極區域108s及汲極區域108d供應過量氧之後，選擇性地提高源極區域108s及汲極區域108d的載子密度，可以抑制源極區域108s及汲極區域108d的電阻上升。
氧化物半導體膜108所包括的源極區域108s及汲極區域108d分別較佳為具有形成氧缺陷的元素或與氧缺陷鍵合的元素。作為形成該氧缺陷的元素或與氧缺陷鍵合的元素，典型地可舉出氫、硼、碳、氮、氟、磷、硫、氯、鈦、稀有氣體等。此外，作為稀有氣體元素的典型例子，有氦、氖、氬、氪以及氙等。在絕緣膜116中包含上述形成氧缺陷的元素中的一個或多個時，形成氧缺陷的元素從絕緣膜116擴散到源極區域108s及汲極區域108d。並且/或者，上述形成氧缺陷的元素藉由雜質添加處理被添加到源極區域108s及汲極區域108d中。
當雜質元素添加到氧化物半導體膜中時，氧 化物半導體膜中的金屬元素與氧的鍵合被切斷而形成氧缺陷。或者，當對氧化物半導體膜添加雜質元素時，氧化物半導體膜中的與金屬元素鍵合的氧與雜質元素鍵合，氧從金屬元素脫離，而形成氧缺陷。其結果是，在氧化物半導體膜中載子密度增高且導電率得到提高。
接著，對圖15A至圖15C所示的半導體裝置的組件進行詳細說明。
[基板]
可以將具有能夠承受製程中的熱處理的程度的耐熱性的材料用於基板102。
明確而言，可以將無鹼玻璃、鈉鈣玻璃、鹼玻璃、水晶玻璃、石英或藍寶石等用於基板。另外，也可以使用無機絕緣膜。作為該無機絕緣膜，例如可以舉出氧化矽膜、氮化矽膜、氧氮化矽膜、氧化鋁膜等。
上述無鹼玻璃的厚度例如為0.2mm以上且0.7mm以下即可。或者，藉由對無鹼玻璃進行拋光，實現上述厚度即可。
作為無鹼玻璃，可以使用第六世代(1500mm×1850mm)、第七世代(1870mm×2200mm)、第八世代(2200mm×2400mm)、第九世代(2400mm×2800mm)、第十世代(2950mm×3400mm)等面積大的玻璃基板。由此，可以製造大型顯示裝置。
另外，還可以使用以矽或碳化矽為材料的單 晶半導體基板或多晶半導體基板、以矽鍺等為材料的化合物半導體基板、SOI基板等作為基板102。
作為基板102也可以使用金屬等無機材料。作為金屬等無機材料可以舉出不鏽鋼或鋁等。
作為基板102也可以使用樹脂、樹脂薄膜或塑膠等有機材料。作為該樹脂薄膜，可舉出聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯、聚氨酯、丙烯酸樹脂、環氧樹脂、聚對苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚碸(PES)或具有矽氧烷鍵合的樹脂等。
作為基板102，也可以使用組合無機材料與有機材料的複合材料。作為該複合材料，可舉出使金屬板或薄板狀的玻璃板與樹脂薄膜貼合的材料、將纖維狀的金屬、粒子狀的金屬、纖維狀的玻璃或粒子狀的玻璃分散在樹脂薄膜的材料或將纖維狀的樹脂、粒子狀的樹脂分散在無機材料的材料等。
基板102為至少可以支撐在其上或下形成的膜或層的構件即可，也可以是絕緣膜、半導體膜、導電膜中的一個或多個。
[第一絕緣膜]
絕緣膜104可以藉由適當地利用濺射法、CVD法、蒸鍍法、脈衝雷射沉積(PLD)法、印刷法、塗佈法等形成。絕緣膜104例如可以是氧化物絕緣膜及/或氮化物絕 緣膜的單層或疊層。注意，為了提高絕緣膜104與氧化物半導體膜108的介面特性，絕緣膜104中的至少與氧化物半導體膜108接觸的區域較佳為使用氧化物絕緣膜形成。另外，藉由作為絕緣膜104使用因加熱而釋放氧的氧化物絕緣膜，可以利用熱處理使絕緣膜104所包含的氧移動到氧化物半導體膜108中。
絕緣膜104的厚度可以為50nm以上、100nm以上且3000nm以下或200nm以上且1000nm以下。藉由增加絕緣膜104的厚度，可以使絕緣膜104的氧釋放量增加，而能夠減少絕緣膜104與氧化物半導體膜108之間的介面能階，並且減少包含在氧化物半導體膜108的通道區域108i中的氧缺陷。
絕緣膜104例如可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鎵或者Ga-Zn氧化物等，並且以疊層或單層設置。在本實施方式中，作為絕緣膜104，使用氮化矽膜和氧氮化矽膜的疊層結構。如此，在絕緣膜104具有疊層結構時，作為下側的層使用氮化矽膜，作為上側的層使用氧氮化矽膜，由此可以對氧化物半導體膜108高效地供應氧。
[氧化物半導體膜]
作為氧化物半導體膜108可以使用實施方式1中說明的氧化物半導體膜。
由於藉由濺射法形成氧化物半導體膜108，可 以提高膜密度，所以是較佳的。在藉由濺射法形成氧化物半導體膜108的情況下，作為濺射氣體，適當地使用稀有氣體(典型的是氬)、氧或者稀有氣體和氧的混合氣體。另外，需要進行濺射氣體的高度純化。例如，作為用作濺射氣體，使用露點為-60℃以下，較佳為-100℃以下的高純度的氧氣體或氬氣體，由此可以儘可能地防止水分等混入氧化物半導體膜108中。
另外，在藉由濺射法形成氧化物半導體膜108的情況下，較佳為使用低溫泵等吸附式真空抽氣泵對濺射裝置的處理室進行高真空抽氣(抽空到5×10-7Pa至1×10-4Pa左右)以儘可能地去除對氧化物半導體膜108來說是雜質的水等。尤其是，在濺射裝置的待機時處理室內的相當於H2O的氣體分子(相當於m/z=18的氣體分子)的分壓為1×10-4Pa以下，較佳為5×10-5Pa以下。
[第二絕緣膜]
絕緣膜110用作電晶體100的閘極絕緣膜。此外，絕緣膜110具有對氧化物半導體膜108供應氧的功能，尤其是對通道區域108i供應氧的功能。例如，絕緣膜110可以使用氧化物絕緣膜或氮化物絕緣膜的單層或疊層形成。注意，為了提高與氧化物半導體膜108的介面特性，絕緣膜110中的至少與氧化物半導體膜108接觸的區域較佳為使用氧化物絕緣膜形成。作為絕緣膜110例如可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽等。
絕緣膜110的厚度可以為5nm以上且400nm以下、5nm以上且300nm以下或者10nm以上且250nm以下。
絕緣膜110的缺陷較佳為少，典型的是藉由電子自旋共振法(ESR：Electron Spin Resonance)觀察的信號較佳為少。例如，作為上述信號可舉出在g值為2.001時觀察的E’中心。此外，E’中心起因於矽的懸空鍵。作為絕緣膜110使用起因於E’中心的自旋密度為3×1017spins/cm3以下、較佳為5×1016spins/cm3以下的氧化矽膜或氧氮化矽膜即可。
在絕緣膜110中有時觀察到除了上述信號以外起因於二氧化氮(NO2)的信號。該信號因N的核自旋而分裂成三個信號，各個g值為2.037以上且2.039以下(第一信號)、g值為2.001以上且2.003以下(第二信號)及g值為1.964以上且1.966以下(第三信號)。
例如，作為絕緣膜110較佳為使用起因於二氧化氮(NO2)的自旋密度為1×1017spins/cm3以上且低於1×1018spins/cm3的絕緣膜。
包含二氧化氮(NO2)的氮氧化物(NOx)在絕緣膜110中形成能階。該能階位於氧化物半導體膜108的能隙中。由此，當氮氧化物(NOx)擴散到絕緣膜110與氧化物半導體膜108的介面時，有時該能階在絕緣膜110一側俘獲電子。其結果是，被俘獲的電子留在絕緣膜110與氧化物半導體膜108的介面附近，由此使電晶體的 臨界電壓向正方向漂移。因此，當作為絕緣膜110使用氮氧化物的含量少的膜時，可以降低電晶體的臨界電壓的漂移。
作為氮氧化物(NOx)的釋放量少的絕緣膜例如可以使用氧氮化矽膜。該氧氮化矽膜是在熱脫附譜分析法(TDS：Thermal Desorption Spectroscopy)中氨釋放量比氮氧化物(NOx)的釋放量多的膜，典型的是氨釋放量為1×1018cm-3以上且5×1019cm-3以下。此外，上述氨釋放量為TDS中的熱處理溫度為50℃以上且650℃以下或50℃以上且550℃以下的範圍內的總量。
由於當進行熱處理時，氮氧化物(NOx)與氨及氧起反應，所以藉由使用氨釋放量多的絕緣膜可以減少氮氧化物(NOx)。
當使用SIMS對絕緣膜110進行分析時，膜中的氮濃度較佳為6×1020atoms/cm3以下。
此外，作為絕緣膜110也可以使用矽酸鉿(HfSiOx)、添加有氮的矽酸鉿(HfSixOyNz)、添加有氮的鋁酸鉿(HfAlxOyNz)、氧化鉿等high-k材料。藉由使用該high-k材料，可以降低電晶體的閘極漏電流。
[第三絕緣膜]
絕緣膜116包含氮或氫。此外，絕緣膜116也可以包含氟。作為絕緣膜116例如可舉出氮化物絕緣膜。該氮化物絕緣膜可以使用氮化矽、氮氧化矽、氧氮化矽、氮氟化 矽、氟氮化矽等形成。絕緣膜116中的氫濃度較佳為1×1022atoms/cm3以上。此外，絕緣膜116與氧化物半導體膜108的源極區域108s及汲極區域108d接觸。因此，與絕緣膜116接觸的源極區域108s及汲極區域108d中的雜質(氮或氫)濃度變高，由此可以提高源極區域108s及汲極區域108d的載子密度。
[第四絕緣膜]
作為絕緣膜118可以使用氧化物絕緣膜。此外，作為絕緣膜118可以使用氧化物絕緣膜與氮化物絕緣膜的疊層膜。絕緣膜118例如可以使用氧化矽、氧氮化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鎵或Ga-Zn氧化物等。
絕緣膜118較佳為被用作來自外部的氫或水等的障壁膜。
絕緣膜118的厚度可以為30nm以上且500nm以下或100nm以上且400nm以下。
[導電膜]
藉由利用濺射法、真空蒸鍍法、脈衝雷射沉積(PLD)法及熱CVD法等，可以形成導電膜112、120a、120b。此外，作為導電膜112、120a、120b可以使用具有導電性的金屬膜、具有反射可見光的功能的導電膜或具有使可見光透過的功能的導電膜。
具有導電性的金屬膜可以使用包含選自鋁、 金、鉑、銀、銅、鉻、鉭、鈦、鉬、鎢、鎳、鐵、鈷、鈀或錳中的金屬元素的材料。或者，也可以使用包含上述金屬元素的合金。
作為上述具有導電性的金屬膜，明確而言可以使用在鈦膜上層疊銅膜的兩層結構、在氮化鈦膜上層疊銅膜的兩層結構、在氮化鉭膜上層疊銅膜的兩層結構、在鈦膜上層疊銅膜並在其上形成鈦膜的三層結構等。尤其是，藉由使用包含銅元素的導電膜，可以降低電阻，所以是較佳的。此外，作為包含銅元素的導電膜，可舉出包含銅及錳的合金膜。能夠藉由利用濕蝕刻法對該合金膜進行加工，所以是較佳的。
作為導電膜112、120a、120b，較佳為使用氮化鉭膜。該氮化鉭膜具有導電性且具有對銅或氫的高阻擋性。此外，因為從氮化鉭膜本身釋放的氫少，所以可以作為與氧化物半導體膜108接觸的金屬膜或氧化物半導體膜108的附近的金屬膜最適合地使用氮化鉭膜。
作為上述具有導電性的導電膜也可以使用導電高分子或導電聚合物。
上述具有反射可見光的功能的導電膜可以使用包含選自金、銀、銅和鈀中的金屬元素的材料。尤其是，由於藉由使用包含銀元素的導電膜，可以提高對可見光的反射率，所以是較佳的。
上述具有使可見光透過的功能的導電膜可以使用包含選自銦、錫、鋅、鎵和矽中的元素的材料。明確 而言，可舉出In氧化物、Zn氧化物、In-Sn氧化物(也稱為ITO)、In-Sn-Si氧化物(也稱為ITSO)、In-Zn氧化物、In-Ga-Zn氧化物等。
上述具有使可見光透過的功能的導電膜也可以使用包含石墨烯或石墨的膜。可以形成含有氧化石墨烯的膜，然後藉由使含有氧化石墨烯的膜還原來形成含有石墨烯的膜。作為還原方法，可以舉出利用加熱的方法以及利用還原劑的方法等。
可以藉由無電鍍法形成導電膜112、120a、120b。作為藉由該無電鍍法可形成的材料，例如可以使用選自Cu、Ni、Al、Au、Sn、Co、Ag和Pd中的一個或多個。尤其是，由於在使用Cu或Ag時，可以降低導電膜的電阻，所以是較佳的。
當藉由無電鍍法形成導電膜時，也可以在該導電膜下形成擴散防止膜，以便防止該導電膜的構成元素擴散到外部。此外，也可以在該擴散防止膜與該導電膜之間形成能夠使導電膜生長的種子層。上述擴散防止膜例如可以利用濺射法形成。此外，該擴散防止膜例如可以使用氮化鉭膜或氮化鈦膜。此外，上述種子層可以利用無電鍍法形成。此外，該種子層可以使用與利用無電鍍法形成的導電膜的材料同樣的材料。
作為導電膜112，可以使用以In-Ga-Zn氧化物為代表的氧化物半導體。該氧化物半導體藉由從絕緣膜116供應氮或氫提高載子密度。換言之，氧化物半導體用 作氧化物導電體(OC：Oxide Conductor)。因此，氧化物半導體可以用作閘極電極。
例如，作為導電膜112的結構可舉出氧化物導電體(OC)的單層結構、金屬膜的單層結構或氧化物導電體(OC)及金屬膜的疊層結構等。
當作為導電膜112的結構使用具有遮光性的金屬膜的單層結構或氧化物導電體(OC)及具有遮光性的金屬膜的疊層結構時，由於可以阻擋光到達形成在導電膜112的下方的通道區域108i，所以是較佳的。此外，當作為導電膜112的結構使用氧化物半導體或氧化物導電體(OC)及具有遮光性的金屬膜的疊層結構時，在氧化物半導體或氧化物導電體(OC)上形成金屬膜(例如，鈦膜、鎢膜等)，金屬膜中的構成元素擴散到氧化物半導體或氧化物導電體(OC)一側而低電阻化、因形成金屬膜時的損傷(例如，濺射損傷等)而低電阻化或者在金屬膜中擴散氧化物半導體或氧化物導電體(OC)中的氧，由此形成氧缺陷而低電阻化。
導電膜112、120a、120b的厚度可以為30nm以上且500nm以下或100nm以上且400nm以下。
<2-2.電晶體的結構例子2>
接著，將參照圖16A至圖16C對與圖15A至圖15C所示的電晶體不同的結構進行說明。
圖16A是電晶體100A的俯視圖，圖16B是 圖16A的點劃線X1-X2間的剖面圖，圖16C是圖16A的點劃線Y1-Y2間的剖面圖。
圖16A至圖16C所示的電晶體100A包括基板102上的導電膜106、導電膜106上的絕緣膜104、絕緣膜104上的氧化物半導體膜108、氧化物半導體膜108上的絕緣膜110、絕緣膜110上的導電膜112、絕緣膜104、氧化物半導體膜108及導電膜112上的絕緣膜116。氧化物半導體膜108包括與導電膜112重疊的通道區域108i、與絕緣膜116接觸的源極區域108s、與絕緣膜116接觸的汲極區域108d。
電晶體100A除了上述電晶體100的組件以外還包括導電膜106、開口143。
開口143設置在絕緣膜104、110中。此外，導電膜106藉由開口143與導電膜112電連接。因此，對導電膜106及導電膜112施加同一電位。此外，也可以不設置開口143，而對導電膜106、導電膜112施加不同電位。或者，也可以不設置開口143，且將導電膜106用作遮光膜。例如，藉由使用遮光性材料形成導電膜106，可以抑制光從下方照射到通道區域108i。
當採用電晶體100A的結構時，導電膜106具有第一閘極電極(也稱為底閘極電極)的功能，且導電膜112具有第二閘極電極(也稱為頂閘極電極)的功能。此外，絕緣膜104具有第一閘極絕緣膜的功能，且絕緣膜110具有第二閘極絕緣膜的功能。
導電膜106可以使用與上述導電膜112、120a、120b同樣的材料。尤其是，藉由導電膜106使用包含銅的材料形成，可以降低電阻，所以是較佳的。例如，較佳的是導電膜106採用在氮化鈦膜、氮化鉭膜或鎢膜上設置銅膜的疊層結構，且導電膜120a、120b採用在氮化鈦膜、氮化鉭膜或鎢膜上設置銅膜的疊層結構。此時，藉由將電晶體100A用於顯示裝置的像素電晶體和驅動電晶體中的一個或兩個，可以降低產生在導電膜106與導電膜120a之間的寄生電容以及產生在導電膜106與導電膜120b之間的寄生電容。因此，不僅將導電膜106、導電膜120a及導電膜120b用於電晶體100A的第一閘極電極、源極電極及汲極電極，而且也可以用於顯示裝置的電源供應佈線、信號供應佈線或連接佈線等。
如此，與上述電晶體100不同地，圖16A至圖16C所示的電晶體100A具有在氧化物半導體膜108的上下包括被用作閘極電極的導電膜的結構。如電晶體100A所示，在本發明的一個實施方式的半導體裝置中，也可以設置多個閘極電極。
如圖16B及圖16C所示，氧化物半導體膜108位於與被用作第一閘極電極的導電膜106及被用作第二閘極電極的導電膜112的每一個相對的位置，夾在兩個被用作閘極電極的導電膜之間。
在通道寬度方向上，導電膜112的長度比氧化物半導體膜108大，並且氧化物半導體膜108整體夾著 絕緣膜110被導電膜112覆蓋。導電膜112和導電膜106在形成於絕緣膜104及絕緣膜110中的開口143連接，因此在通道寬度方向上，氧化物半導體膜108的一個側面夾著絕緣膜110與導電膜112相對。
換言之，在電晶體100A的通道寬度方向上，導電膜106及導電膜112在形成於絕緣膜104及絕緣膜110中的開口143連接，並夾著絕緣膜104及絕緣膜110圍繞氧化物半導體膜108。
藉由採用上述結構，可以利用被用作第一閘極電極的導電膜106及被用作第二閘極電極的導電膜112的電場電圍繞電晶體100A所包括的氧化物半導體膜108。如電晶體100A那樣，可以將利用第一閘極電極及第二閘極電極的電場電圍繞形成有通道區域的氧化物半導體膜108的電晶體的裝置結構稱為Surrounded channel(S-channel：圍繞通道)結構。
因為電晶體100A具有S-channel結構，所以可以使用導電膜106或導電膜112對氧化物半導體膜108有效地施加用來引起通道的電場。由此，電晶體100A的電流驅動能力得到提高，從而可以得到高的通態電流(on-state current)特性。此外，由於可以增加通態電流，所以可以使電晶體100A微型化。另外，由於電晶體100A具有氧化物半導體膜108被導電膜106及導電膜112圍繞的結構，所以可以提高電晶體100A的機械強度。
在電晶體100A的通道寬度方向上，可以在氧 化物半導體膜108的沒有形成開口143的一側形成與開口143不同的開口。
此外，如電晶體100A那樣，在電晶體包括其間設置有半導體膜的一對閘極電極的情況下，也可以對一個閘極電極供應信號A，並且對另一個閘極電極供應固定電位Vb。另外，也可以對一個閘極電極供應信號A，並且對另一個閘極電極供應信號B。另外，也可以對一個閘極電極供應固定電位Va，並且對另一個閘極電極供應固定電位Vb。
信號A例如為用來控制導通狀態/非導通狀態的信號。信號A也可以為具有電位V1或者電位V2(V1>V2)的兩種電位的數位信號。例如，可以將電位V1設定為高電源電位且將電位V2設定為低電源電位。信號A也可以為類比信號。
固定電位Vb例如為用來控制電晶體的臨界電壓VthA的電位。固定電位Vb可以為電位V1或者電位V2。此時，不需要另外設置用來產生固定電位Vb的電位產生電路，所以是較佳的。固定電位Vb也可以為與電位V1或者電位V2不同的電位。藉由降低固定電位Vb，有時可以提高臨界電壓VthA。其結果，有時可以降低閘極與源極之間的電壓Vgs為0V時的汲極電流，而可以降低包括電晶體的電路的洩漏電流。例如，可以使固定電位Vb低於低電源電位。另一方面，藉由提高固定電位Vb，有時可以降低臨界電壓VthA。其結果，有時可以提高閘 極與源極之間的電壓Vgs為高電源電位時的汲極電流，而可以提高包括電晶體的電路的工作速度。例如，可以使固定電位Vb高於低電源電位。
信號B例如為用來控制電晶體的導通狀態/非導通狀態的信號。信號B也可以為具有電位V3或者電位V4(V3>V4)的兩種電位的數位信號。例如，可以將電位V3設定為高電源電位且將電位V4設定為低電源電位。信號B也可以為類比信號。
在信號A與信號B都是數位信號的情況下，信號B也可以為具有與信號A相同的數位值的信號。此時，有時可以增加電晶體的通態電流，而可以提高包括電晶體的電路的工作速度。此時，信號A的電位V1及電位V2也可以與信號B的電位V3及電位V4不同。例如，當對應於被輸入信號B的閘極的閘極絕緣膜的厚度大於對應於被輸入信號A的閘極的閘極絕緣膜時，可以使信號B的電位振幅(V3-V4)大於信號A的電位振幅(V1-V2)。由此，有時可以使信號A及信號B給電晶體的導通狀態或非導通狀態帶來的影響大致相同。
在信號A與信號B都是數位信號的情況下，信號B也可以為具有與信號A不同的數位值的信號。此時，有時可以分別利用信號A及信號B控制電晶體，而可以實現更高的功能。例如，當電晶體為n通道電晶體時，在僅在信號A為電位V1且信號B為電位V3時該電晶體處於導通狀態的情況下或者在僅在信號A為電位V2 且信號B為電位V4時該電晶體處於非導通狀態的情況下，有時可以由一個電晶體實現NAND電路或NOR電路等的功能。另外，信號B也可以為用來控制臨界電壓VthA的信號。例如，信號B也可以在包括電晶體的電路工作的期間與該電路不工作的期間具有不同電位。信號B也可以根據電路的工作模式具有不同電位。此時，信號B有可能沒有信號A那麼頻繁地切換電位。
在信號A與信號B都是類比信號的情況下，信號B也可以具有與信號A相同的電位的類比信號、用常數乘以信號A的電位而得的類比信號、或者將常數加到信號A的電位或從信號A的電位減去常數而得的類比信號等。此時，有時可以增加電晶體的通態電流，而提高包括電晶體的電路的工作速度。信號B也可以為與信號A不同的類比信號。此時，有時可以分別利用信號A及信號B控制電晶體，而可以實現更高的功能。
信號A也可以為數位信號，信號B也可以為類比信號。或者，信號A也可以為類比信號，信號B也可以為數位信號。
當對電晶體的兩個閘極電極供應固定電位時，有時可以將電晶體用作相當於電阻元件的元件。例如，當電晶體為n通道電晶體時，藉由提高(降低)固定電位Va或固定電位Vb，有時可以降低(提高)電晶體的有效電阻。藉由提高(降低)固定電位Va和固定電位Vb，有時可以獲得比只具有一個閘極的電晶體低(高)的 有效電阻。
電晶體100A的其他組件與上述電晶體100相同，並發揮相同的效果。
在電晶體100A上還可以形成絕緣膜。圖17A及圖17B示出此時的一個例子。圖17A及圖17B是電晶體100B的剖面圖。電晶體100B的俯視圖由於與圖16A所示的電晶體100A同樣，所以在此省略其說明。
圖17A及圖17B所示的電晶體100B在導電膜120a、120b、絕緣膜118上包括絕緣膜122。電晶體100B的上述以外的組件與電晶體100A相同，並且發揮同樣的效果。
絕緣膜122具有使起因於電晶體等的凹凸等平坦的功能。絕緣膜122只要具有絕緣性即可，使用無機材料或有機材料形成。作為該無機材料，可以舉出氧化矽膜、氧氮化矽膜、氮氧化矽膜、氮化矽膜、氧化鋁膜、氮化鋁膜等。作為該有機材料，例如可以舉出丙烯酸樹脂或聚醯亞胺樹脂等感光性樹脂材料。
<2-3.電晶體的結構例子3>
接著，參照圖18A至圖20B對與圖16A至圖16C所示的電晶體不同的結構進行說明。
圖18A及圖18B是電晶體100C的剖面圖，圖19A及圖19B是電晶體100D的剖面圖，圖20A及圖20B是電晶體100E的剖面圖。此外，電晶體100C、電晶 體100D及電晶體100E的俯視圖與圖16A所示的電晶體100A同樣，所以在此省略說明。
圖18A及圖18B所示的電晶體100C與電晶體100A的不同之處在於導電膜112的疊層結構、導電膜112的形狀及絕緣膜110的形狀。
電晶體100C的導電膜112包括絕緣膜110上的導電膜112_1、導電膜112_1上的導電膜112_2。例如，藉由作為導電膜112_1使用氧化物導電膜，可以對絕緣膜110添加過量氧。上述氧化物導電膜可以利用濺射法在含氧氣的氛圍下形成。此外，作為上述氧化物導電膜例如可以舉出包含銦和錫的氧化物、包含鎢和銦的氧化物、包含鎢和銦和鋅的氧化物、包含鈦和銦的氧化物、包含鈦和銦和錫的氧化物、包含銦和鋅的氧化物、包含矽和銦和錫的氧化物、包含銦和鎵和鋅的氧化物等。
如圖18B所示，在開口143中，導電膜112_2與導電膜106連接。當形成開口143時，在形成將成為導電膜112_1的導電膜之後，形成開口143，由此可以實現圖18B所示的形狀。當對導電膜112_1使用氧化物導電膜時，藉由採用導電膜112_2與導電膜106連接的結構，可以降低導電膜112與導電膜106的接觸電阻。
電晶體100C的導電膜112及絕緣膜110為錐形形狀。更明確而言，導電膜112的下端部形成在導電膜112的上端部的外側。此外，絕緣膜110的下端部形成在絕緣膜110的上端部的外側。另外，導電膜112的下端部 形成在與絕緣膜110的上端部大致相同的位置上。
藉由電晶體100C的導電膜112及絕緣膜110形成為錐形形狀，與電晶體100A的導電膜112及絕緣膜110形成為矩形形狀的情況相比，可以提高絕緣膜116的覆蓋性，所以是較佳的。
電晶體100C的其他組件與上述電晶體100A相同，並發揮相同的效果。
圖19A及圖19B所示的電晶體100D與電晶體100A的不同之處在於導電膜112的疊層結構、導電膜112的形狀及絕緣膜110的形狀。
電晶體100D的導電膜112包括絕緣膜110上的導電膜112_1、導電膜112_1上的導電膜112_2。此外，導電膜112_1的下端部形成在導電膜112_2的上端部的外側。例如，使用相同的遮罩對導電膜112_1、導電膜112_2、絕緣膜110進行加工，利用濕蝕刻法對導電膜112_2進行加工，利用乾蝕刻法對導電膜112_1及絕緣膜110進行加工，可以實現上述結構。
藉由採用電晶體100D的結構，有時在氧化物半導體膜108中形成區域108f。區域108f形成在通道區域108i與源極區域108s之間及通道區域108i與汲極區域108d之間。
區域108f用作高電阻區域和低電阻區域中的任何一個。高電阻區域是指具有與通道區域108i相等的電阻，且不與用作閘極電極的導電膜112重疊的區域。當 區域108f為高電阻區域時，區域108f具有所謂偏置區域的功能。當區域108f具有偏置區域的功能時，為了抑制電晶體100D的通態電流的降低，在通道長度(L)方向上使區域108f設定為1μm以下，即可。
低電阻區域是指其電阻比通道區域108i低且比源極區域108s及汲極區域108d高的區域。當區域108f為低電阻區域時，區域108f具有所謂LDD(Lightly Doped Drain)區域的功能。當區域108f具有LDD區域的功能時，可以實現汲極區域的電場緩和，可以降低起因於汲極區域的電場的電晶體的臨界電壓的變動。
當區域108f為LDD區域時，例如從絕緣膜116對區域108f供應氮、氫和氟中的一個以上或者將絕緣膜110及導電膜112_1用作遮罩從導電膜112_1的上方添加雜質元素，該雜質經過導電膜112_1及絕緣膜110添加到氧化物半導體膜108，由此可以形成LDD區域。
如圖19B所示，在開口143中，導電膜112_2與導電膜106連接。
電晶體100D的其他組件與上述電晶體100A相同，並發揮相同的效果。
圖20A及圖20B所示的電晶體100E與電晶體100A的不同之處在於導電膜112的疊層結構、導電膜112的形狀及絕緣膜110的形狀。
電晶體100E的導電膜112包括絕緣膜110上的導電膜112_1、導電膜112_1上的導電膜112_2。此 外，導電膜112_1的下端部形成在導電膜112_2的下端部的外側。另外，絕緣膜110的下端部形成在導電膜112_1的下端部的外側。例如，使用相同的遮罩對導電膜112_1、導電膜112_2、絕緣膜110進行加工，利用濕蝕刻法對導電膜112_2及導電膜112_1進行加工，利用乾蝕刻法對絕緣膜110進行加工，可以實現上述結構。
此外，與電晶體100D同樣地，在電晶體100E中有時在氧化物半導體膜108中形成區域108f。區域108f形成在通道區域108i與源極區域108s之間及通道區域108i與汲極區域108d之間。
如圖20B所示，在開口143中，導電膜112_2與導電膜106連接。
電晶體100E的其他組件與上述電晶體100A相同，並發揮相同的效果。
<2-4.電晶體的結構例子4>
接著，參照圖21A至圖25B對與圖16A至圖16C所示的電晶體100A不同的結構進行說明。
圖21A及圖21B是電晶體100F的剖面圖，圖22A及圖22B是電晶體100G的剖面圖，圖23A及圖23B是電晶體100H的剖面圖，圖24A及圖24B是電晶體100J的剖面圖，圖25A及圖25B是電晶體100K的剖面圖。此外，電晶體100F、電晶體100G、電晶體100H、電晶體100J及電晶體100K的俯視圖由於與圖16A所示的 電晶體100A同樣，所以在此省略說明。
電晶體100F、電晶體100G、電晶體100H、電晶體100J及電晶體100K與上述電晶體100A的不同之處在於氧化物半導體膜108的結構。其他的組件與上述電晶體100A相同，並發揮相同的效果。
圖21A及圖21B所示的電晶體100F所包括的氧化物半導體膜108包括絕緣膜104上的氧化物半導體膜108_1、氧化物半導體膜108_1上的氧化物半導體膜108_2、氧化物半導體膜108_2上的氧化物半導體膜108_3。此外，通道區域108i、源極區域108s及汲極區域108d分別是氧化物半導體膜108_1、氧化物半導體膜108_2及氧化物半導體膜108_3的三層的疊層結構。
圖22A及圖22B所示的電晶體100G所包括的氧化物半導體膜108包括絕緣膜104上的氧化物半導體膜108_2、氧化物半導體膜108_2上的氧化物半導體膜108_3。此外，通道區域108i、源極區域108s及汲極區域108d分別是氧化物半導體膜108_2及氧化物半導體膜108_3的兩層的疊層結構。
圖23A及圖23B所示的電晶體100H所包括的氧化物半導體膜108包括絕緣膜104上的氧化物半導體膜108_1、氧化物半導體膜108_1上的氧化物半導體膜108_2。此外，通道區域108i、源極區域108s及汲極區域108d分別是氧化物半導體膜108_1及氧化物半導體膜108_2的兩層的疊層結構。
圖24A及圖24B所示的電晶體100J所包括的氧化物半導體膜108包括絕緣膜104上的氧化物半導體膜108_1、氧化物半導體膜108_1上的氧化物半導體膜108_2、氧化物半導體膜108_2上的氧化物半導體膜108_3。此外，通道區域108i是氧化物半導體膜108_1、氧化物半導體膜108_2及氧化物半導體膜108_3的三層的疊層結構，源極區域108s及汲極區域108d分別是氧化物半導體膜108_1及氧化物半導體膜108_2的兩層的疊層結構。此外，在電晶體100J的通道寬度(W)方向上的剖面中，氧化物半導體膜108_3覆蓋氧化物半導體膜108_1及氧化物半導體膜108_2的側面。
圖25A及圖25B所示的電晶體100K所包括的氧化物半導體膜108包括絕緣膜104上的氧化物半導體膜108_2、氧化物半導體膜108_2上的氧化物半導體膜108_3。此外，通道區域108i是氧化物半導體膜108_2及氧化物半導體膜108_3的兩層的疊層結構，源極區域108s及汲極區域108d分別是氧化物半導體膜108_2的單層結構。此外，在電晶體100K的通道寬度(W)方向上的剖面中，氧化物半導體膜108_3覆蓋氧化物半導體膜108_2的側面。
在通道區域108i的通道寬度(W)方向的側面或其附近，由於受到加工時的損傷而容易形成缺陷(例如氧缺陷)，或者由於雜質附著等而容易被污染。因此，即使通道區域108i實質上本質，也藉由施加電場等的壓 力使通道區域108i的通道寬度(W)方向的側面或其附近活化，從而容易成為低電阻(n型)區域。此外，當通道區域108i的通道寬度(W)方向的側面或其附近為n型區域時，由於該n型區域成為載子的路徑，因此有時會形成寄生通道。
在電晶體100J及電晶體100K中，使通道區域108i為疊層結構，通道區域108i的通道寬度(W)方向的側面由疊層結構的一個層覆蓋。藉由採用該結構，可以抑制通道區域108i的側面或其附近的缺陷或者降低雜質附著在通道區域108i的側面或其附近。
<2-5.帶結構>
這裡，參照圖26A至圖26C對絕緣膜104、氧化物半導體膜108_1、108_2、108_3及絕緣膜110的帶結構、絕緣膜104、氧化物半導體膜108_2、108_3及絕緣膜110的帶結構以及絕緣膜104、氧化物半導體膜108_1、108_2及絕緣膜110的帶結構進行說明。此外，圖26A至圖26C是通道區域108i的帶結構。
圖26A是包括絕緣膜104、氧化物半導體膜108_1、108_2、108_3及絕緣膜110的疊層結構的膜厚度方向的帶結構的一個例子。此外，圖26B是包括絕緣膜104、氧化物半導體膜108_2、108_3及絕緣膜110的疊層結構的膜厚度方向的帶結構的一個例子。此外，圖26C是包括絕緣膜104、氧化物半導體膜108_1、108_2及絕緣 膜110的疊層結構的膜厚度方向的帶結構的一個例子。此外，在帶結構中，為了容易理解，示出絕緣膜104、氧化物半導體膜108_1、108_2、108_3及絕緣膜110的導帶底能階(Ec)。
在圖26A的帶結構中，作為絕緣膜104、110使用氧化矽膜，作為氧化物半導體膜108_1使用利用金屬元素的原子個數比為In：Ga：Zn=1：3：2的金屬氧化物靶材而形成的氧化物半導體膜，作為氧化物半導體膜108_2使用利用金屬元素的原子個數比為In：Ga：Zn=4：2：4.1的金屬氧化物靶材而形成的氧化物半導體膜，作為氧化物半導體膜108_3使用利用金屬元素的原子個數比為In：Ga：Zn=1：3：2的金屬氧化物靶材而形成的氧化物半導體膜。
在圖26B的帶結構中，作為絕緣膜104、110使用氧化矽膜，作為氧化物半導體膜108_2使用利用金屬元素的原子個數比為In：Ga：Zn=4：2：4.1的金屬氧化物靶材而形成的氧化物半導體膜，作為氧化物半導體膜108_3使用利用金屬元素的原子個數比為In：Ga：Zn=1：3：2的金屬氧化物靶材而形成的氧化物半導體膜。
在圖26C的帶結構中，作為絕緣膜104、110使用氧化矽膜，作為氧化物半導體膜108_1使用利用金屬元素的原子個數比為In：Ga：Zn=1：3：2的金屬氧化物靶材而形成的氧化物半導體膜，作為氧化物半導體膜108_2使用利用金屬元素的原子個數比為In：Ga：Zn=4： 2：4.1的金屬氧化物靶材而形成的氧化物半導體膜。
如圖26A所示，在氧化物半導體膜108_1、108_2、108_3中，導帶底能階平緩地變化。此外，如圖26B所示，在氧化物半導體膜108_2、108_3中，導帶底能階平緩地變化。此外，如圖26C所示，在氧化物半導體膜108_1、108_2中，導帶底能階平緩地變化。換言之，也可以說導帶底能階連續地變化或連續接合。為了實現這種帶結構，使在氧化物半導體膜108_1與氧化物半導體膜108_2之間的介面處或氧化物半導體膜108_2與氧化物半導體膜108_3之間的介面處不存在形成陷阱中心或再結合中心等缺陷能階的雜質。
為了在氧化物半導體膜108_1、108_2、108_3中形成連續接合，需要使用具備負載鎖定室的多室方式的成膜裝置(濺射裝置)在不使各膜暴露於大氣的情況下連續地層疊。
藉由採用圖26A至圖26C所示的結構，氧化物半導體膜108_2成為井(well)，並且在使用上述疊層結構的電晶體中，通道區域形成在氧化物半導體膜108_2中。
藉由設置氧化物半導體膜108_1、108_3，可以使有可能形成在氧化物半導體膜108_2中的缺陷能階遠離氧化物半導體膜108_2。
有時與用作通道區域的氧化物半導體膜108_2的導帶底能階(Ec)相比，缺陷能階離真空能階更遠，而 電子容易積累在缺陷能階中。當電子積累在缺陷能階中時，成為負固定電荷，導致電晶體的臨界電壓向正方向漂移。因此，較佳為採用缺陷能階比氧化物半導體膜108_2的導帶底能階(Ec)更接近於真空能階的結構。藉由採用上述結構，電子不容易積累在缺陷能階，所以能夠增大電晶體的通態電流，並且還能夠提高場效移動率。
氧化物半導體膜108_1、108_3與氧化物半導體膜108_2相比導帶底的能階更接近於真空能階，典型的是，氧化物半導體膜108_2的導帶底能階與氧化物半導體膜108_1、108_3的導帶底能階之差為0.15eV以上或0.5eV以上，且為2eV以下或1eV以下。換言之，氧化物半導體膜108_2的電子親和力大於氧化物半導體膜108_1、108_3的電子親和力，氧化物半導體膜108_1、108_3的電子親和力與氧化物半導體膜108_2的電子親和力之差為0.15eV以上或0.5eV以上，且為2eV以下或1eV以下。
藉由具有上述結構，氧化物半導體膜108_2成為主要的電流路徑。就是說，氧化物半導體膜108_2被用作通道區域，氧化物半導體膜108_1、108_3被用作氧化物絕緣膜。此外，氧化物半導體膜108_1、108_3較佳為使用形成通道區域的氧化物半導體膜108_2所包含的金屬元素中的一種以上。藉由採用上述結構，在氧化物半導體膜108_1與氧化物半導體膜108_2之間的介面處或在氧化物半導體膜108_2與氧化物半導體膜108_3之間的介面 處不容易產生介面散射。由此，在該介面處載子的移動不被阻礙，因此電晶體的場效移動率得到提高。
注意，為了防止氧化物半導體膜108_1、108_3被用作通道區域的一部分，氧化物半導體膜108_1、108_3使用導電率足夠低的材料。因此，根據其物性及/或功能可以將氧化物半導體膜108_1、108_3稱為氧化物絕緣膜。或者，氧化物半導體膜108_1、108_3使用其電子親和力(真空能階與導帶底能階之差)低於氧化物半導體膜108_2且其導帶底能階與氧化物半導體膜108_2的導帶底能階有差異(能帶偏移(offset))的材料。此外，為了抑制產生起因於汲極電壓值的臨界電壓之間的差異，氧化物半導體膜108_1、108_3較佳為使用其導帶底能階比氧化物半導體膜108_2的導帶底能階更接近於真空能階材料。例如，氧化物半導體膜108_2的導帶底能階與氧化物半導體膜108_1、108_3的導帶底能階之差較佳為0.2eV以上，更佳為0.5eV以上。
在氧化物半導體膜108_1、108_3中較佳為不具有尖晶石型結晶結構。在氧化物半導體膜108_1、108_3中具有尖晶石型結晶結構時，導電膜120a、120b的構成元素有時會在該尖晶石型結晶結構與其他區域之間的介面處擴散到氧化物半導體膜108_2中。注意，在氧化物半導體膜108_1、108_3為後面說明的CAAC-OS的情況下，阻擋導電膜120a、120b的構成元素如銅元素的性質得到提高，所以是較佳的。
另外，在本實施方式中，示出作為氧化物半導體膜108_1、108_3使用利用其金屬元素的原子個數比為In：Ga：Zn=1：3：2的金屬氧化物靶材形成的氧化物半導體膜的結構，但是不侷限於此。例如，作為氧化物半導體膜108_1、108_3，也可以使用如下氧化物半導體膜：利用In：Ga：Zn=1：1：1[原子個數比]、In：Ga：Zn=1：1：1.2[原子個數比]、In：Ga：Zn=1：3：4[原子個數比]、In：Ga：Zn=1：3：6[原子個數比]、In：Ga：Zn=1：4：5[原子個數比]、In：Ga：Zn=1：5：6[原子個數比]或者In：Ga：Zn=1：10：1[原子個數比]的金屬氧化物靶材形成的氧化物半導體膜。或者，作為氧化物半導體膜108_1、108_3，也可以使用利用金屬元素的原子個數比為Ga：Zn=10：1的金屬氧化物靶材形成的氧化物半導體膜。在此情況下，當作為氧化物半導體膜108_2使用利用金屬元素的原子個數比為In：Ga：Zn=1：1：1的金屬氧化物靶材形成的氧化物半導體膜，作為氧化物半導體膜108_1、108_3使用利用金屬元素的原子個數比為Ga：Zn=10：1的金屬氧化物靶材形成的氧化物半導體膜時，可以使氧化物半導體膜108_2的導帶底能階與氧化物半導體膜108_1、108_3的導帶底能階之間的差異為0.6eV以上，所以是較佳的。
當作為氧化物半導體膜108_1、108_3使用利用In：Ga：Zn=1：1：1[原子個數比]的金屬氧化物靶材形成的氧化物半導體膜時，在氧化物半導體膜108_1、 108_3中有時為In：Ga：Zn=1：β1(0<β12)：β2(0<β22)。另外，當作為氧化物半導體膜108_1、108_3使用利用In：Ga：Zn=1：3：4[原子個數比]的金屬氧化物靶材形成的氧化物半導體膜時，在氧化物半導體膜108_1、108_3中有時為In：Ga：Zn=1：β3(1β35)：β4(2β46)。另外，當作為氧化物半導體膜108_1、108_3使用利用In：Ga：Zn=1：3：6[原子個數比]的金屬氧化物靶材形成的氧化物半導體膜時，在氧化物半導體膜108_1、108_3中有時為In：Ga：Zn=1：β5(1β55)：β6(4β68)。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而使用。
實施方式3
在本實施方式中，對能夠用於本發明的一個實施方式的半導體裝置的電晶體進行詳細說明。
在本實施方式中，參照圖27A至圖33C對底閘極型電晶體進行說明。
<3-1.電晶體的結構例子1>
圖27A是電晶體300A的俯視圖，圖27B相當於沿著圖27A所示的點劃線X1-X2的切斷面的剖面圖，圖27C相當於沿著圖27A所示的點劃線Y1-Y2的切斷面的剖面圖。此外，在圖27A中，為了方便起見，省略電晶體 300A的組件的一部分(用作閘極絕緣膜的絕緣膜等)而進行圖示。此外，有時將點劃線X1-X2方向稱為通道長度方向，將點劃線Y1-Y2方向稱為通道寬度方向。注意，有時在後面的電晶體的俯視圖中也與圖27A同樣地省略組件的一部分。
圖27A至圖27C所示的電晶體300A包括基板302上的導電膜304、基板302及導電膜304上的絕緣膜306、絕緣膜306上的絕緣膜307、絕緣膜307上的氧化物半導體膜308、氧化物半導體膜308上的導電膜312a、氧化物半導體膜308上的導電膜312b。此外，在電晶體300A上，更明確而言，導電膜312a、312b及氧化物半導體膜308上設置有絕緣膜314、316及絕緣膜318。
在電晶體300A中，絕緣膜306、307具有電晶體300A的閘極絕緣膜的功能，絕緣膜314、316、318具有電晶體300A的保護絕緣膜的功能。此外，在電晶體300A中，導電膜304具有閘極電極的功能，導電膜312a具有源極電極的功能，導電膜312b具有汲極電極的功能。
注意，在本說明書等中，有時分別將絕緣膜306、307稱為第一絕緣膜，將絕緣膜314、316稱為第二絕緣膜，將絕緣膜318稱為第三絕緣膜。
圖27A至圖27C所示的電晶體300A採用通道蝕刻型結構。本發明的一個實施方式的氧化物半導體膜 能夠應用於通道蝕刻型電晶體。
<3-2.電晶體的結構例子2>
圖28A是電晶體300B的俯視圖，圖28B相當於沿著圖28A所示的點劃線X1-X2的切斷面的剖面圖，圖28C相當於沿著圖28A所示的點劃線Y1-Y2的切斷面的剖面圖。
圖28A至圖28C所示的電晶體300B包括基板302上的導電膜304、基板302及導電膜304上的絕緣膜306、絕緣膜306上的絕緣膜307、絕緣膜307上的氧化物半導體膜308、氧化物半導體膜308上的絕緣膜314、絕緣膜314上的絕緣膜316、藉由設置在絕緣膜314及絕緣膜316中的開口341a與氧化物半導體膜308電連接的導電膜312a、藉由設置在絕緣膜314及絕緣膜316中的開口341b與氧化物半導體膜308電連接的導電膜312b。此外，在電晶體300B上，更詳細而言，導電膜312a、312b及絕緣膜316上設置有絕緣膜318。
在電晶體300B中，絕緣膜306、307具有電晶體300B的閘極絕緣膜的功能，絕緣膜314、316具有氧化物半導體膜308的保護絕緣膜的功能，絕緣膜318具有電晶體300B的保護絕緣膜的功能。此外，在電晶體300B中，導電膜304具有閘極電極的功能，導電膜312a具有源極電極的功能，導電膜312b具有汲極電極的功能。
圖27A至圖27C所示的電晶體300A採用通 道蝕刻型結構，而圖28A至圖28C所示的電晶體300B採用通道保護型結構。本發明的一個實施方式的氧化物半導體膜也能夠應用於通道保護型電晶體。
<3-3.電晶體的結構例子3>
圖29A是電晶體300C的俯視圖，圖29B相當於沿著圖29A所示的點劃線X1-X2的切斷面的剖面圖，圖29C相當於沿著圖29A所示的點劃線Y1-Y2的切斷面的剖面圖。
圖29A至圖29C所示的電晶體300C與圖28A至圖28C所示的電晶體300B的不同之處在於絕緣膜314、316的形狀。明確而言，電晶體300C的絕緣膜314、316以島狀設置在氧化物半導體膜308的通道區域上。其他組件與電晶體300B相同。
<3-4.電晶體的結構例子4>
圖30A是電晶體300D的俯視圖，圖30B相當於沿著圖30A所示的點劃線X1-X2的切斷面的剖面圖，圖30C相當於沿著圖30A所示的點劃線Y1-Y2的切斷面的剖面圖。
圖30A至圖30C所示的電晶體300D包括基板302上的導電膜304、基板302及導電膜304上的絕緣膜306、絕緣膜306上的絕緣膜307、絕緣膜307上的氧化物半導體膜308、氧化物半導體膜308上的導電膜 312a、氧化物半導體膜308上的導電膜312b、氧化物半導體膜308及導電膜312a、312b上的絕緣膜314、絕緣膜314上的絕緣膜316、絕緣膜316上的絕緣膜318、絕緣膜318上的導電膜320a、320b。
在電晶體300D中，絕緣膜306、307具有電晶體300D的第一閘極絕緣膜的功能，絕緣膜314、316、318具有電晶體300D的第二閘極絕緣膜的功能。此外，在電晶體300D中，導電膜304具有第一閘極電極的功能，導電膜320a具有第二閘極電極的功能，導電膜320b具有用於顯示裝置的像素電極的功能。此外，導電膜312a具有源極電極的功能，導電膜312b具有汲極電極的功能。
如圖30C所示，導電膜320b在設置在絕緣膜306、307、314、316、318中的開口342b、342c與導電膜304連接。因此，對導電膜320b和導電膜304施加相同的電位。
在電晶體300D中示出設置開口342b、342c，且導電膜320b與導電膜304連接的結構，但不侷限於此。例如，也可以採用僅形成開口342b和開口342c中的任一個而使導電膜320b與導電膜304連接的結構，或者，不設置開口342b和開口342c而不使導電膜320b與導電膜304連接的結構。當採用不使導電膜320b與導電膜304連接的結構時，可以對導電膜320b和導電膜304施加不同的電位。
導電膜320b藉由設置在絕緣膜314、316、318中的開口342a與導電膜312b連接。
電晶體300D具有上述S-channel結構。
<3-5.電晶體的結構例子5>
圖27A至圖27C所示的電晶體300A所包括的氧化物半導體膜308也可以具有疊層結構。圖31A及圖31B以及圖32A及圖32B示出此時的一個例子。
圖31A及圖31B是電晶體300E的剖面圖，圖32A及圖32B是電晶體300F的剖面圖。此外，電晶體300E、300F的俯視圖與圖27A所示的電晶體300A的俯視圖相同。
圖31A及圖31B所示的電晶體300E所包括的氧化物半導體膜308包括氧化物半導體膜308_1、氧化物半導體膜308_2、氧化物半導體膜308_3。此外，圖32A及圖32B所示的電晶體300F所包括的氧化物半導體膜308包括氧化物半導體膜308_2、氧化物半導體膜308_3。
作為導電膜304、絕緣膜306、絕緣膜307、氧化物半導體膜308、氧化物半導體膜308_1、氧化物半導體膜308_2、氧化物半導體膜308_3、導電膜312a、312b、絕緣膜314、絕緣膜316、絕緣膜318及導電膜320a、320b，可以使用與上述導電膜106、絕緣膜116、絕緣膜114、氧化物半導體膜108、氧化物半導體膜 108_1、氧化物半導體膜108_2、氧化物半導體膜108_3、導電膜120a、120b、絕緣膜104、絕緣膜118、絕緣膜116及導電膜112相同的材料。
<3-6.電晶體的結構例子6>
圖33A是電晶體300G的俯視圖，圖33B相當於沿著圖33A所示的點劃線X1-X2的切斷面的剖面圖，圖33C相當於沿著圖33A所示的點劃線Y1-Y2的切斷面的剖面圖。
圖33A至圖33C所示的電晶體300G包括基板302上的導電膜304、基板302及導電膜304上的絕緣膜306、絕緣膜306上的絕緣膜307、絕緣膜307上的氧化物半導體膜308、氧化物半導體膜308上的導電膜312a、氧化物半導體膜308上的導電膜312b、氧化物半導體膜308、導電膜312a及導電膜312b上的絕緣膜314、絕緣膜314上的絕緣膜316、絕緣膜316上的導電膜320a、絕緣膜316上的導電膜320b。
絕緣膜306及絕緣膜307具有開口351，在絕緣膜306及絕緣膜307上形成有藉由開口351與導電膜304電連接的導電膜312c。此外，絕緣膜314及絕緣膜316包括到達導電膜312b的開口352a、到達導電膜312c的開口352b。
氧化物半導體膜308包括導電膜304一側的氧化物半導體膜308_2、氧化物半導體膜308_2上的氧化 物半導體膜308_3。
電晶體300G上設置有絕緣膜318。絕緣膜318以覆蓋絕緣膜316、導電膜320a及導電膜320b的方式形成。
在電晶體300G中，絕緣膜306、307具有電晶體300G的第一閘極絕緣膜的功能，絕緣膜314、316具有電晶體300G的第二閘極絕緣膜的功能，絕緣膜318具有電晶體300G的保護絕緣膜的功能。此外，在電晶體300G中，導電膜304具有第一閘極電極的功能，導電膜320a具有第二閘極電極的功能，導電膜320b具有用於顯示裝置的像素電極的功能。此外，在電晶體300G中，導電膜312a具有源極電極的功能，導電膜312b具有汲極電極的功能。此外，在電晶體300G中，導電膜312c具有連接電極的功能。
電晶體300G具有上述S-channel結構。
此外，也可以自由地組合電晶體300A至電晶體300G的結構。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而使用。
實施方式4
在本實施方式中，使用圖34至圖39說明包括在前面的實施方式中例示的電晶體的顯示裝置的一個例子。
圖34是示出顯示裝置的一個例子的俯視圖。 圖34所示的顯示裝置700包括：設置在第一基板701上的像素部702；設置在第一基板701上的源極驅動電路部704及閘極驅動電路部706；以圍繞像素部702、源極驅動電路部704及閘極驅動電路部706的方式設置的密封劑712；以及以與第一基板701對置的方式設置的第二基板705。注意，由密封劑712密封第一基板701及第二基板705。也就是說，像素部702、源極驅動電路部704及閘極驅動電路部706被第一基板701、密封劑712及第二基板705密封。注意，雖然在圖34中未圖示，但是在第一基板701與第二基板705之間設置有顯示元件。
另外，在顯示裝置700中，在第一基板701上的不由密封劑712圍繞的區域中設置有分別電連接於像素部702、源極驅動電路部704及閘極驅動電路部706的FPC(Flexible printed circuit：軟性印刷電路板)端子部708。另外，FPC端子部708連接於FPC716，並且藉由FPC716對像素部702、源極驅動電路部704及閘極驅動電路部706供應各種信號等。另外，像素部702、源極驅動電路部704、閘極驅動電路部706以及FPC端子部708各與信號線710連接。由FPC716供應的各種信號等是藉由信號線710供應到像素部702、源極驅動電路部704、閘極驅動電路部706以及FPC端子部708的。
另外，也可以在顯示裝置700中設置多個閘極驅動電路部706。另外，作為顯示裝置700，雖然示出將源極驅動電路部704及閘極驅動電路部706形成在與像 素部702相同的第一基板701上的例子，但是並不侷限於該結構。例如，可以只將閘極驅動電路部706形成在第一基板701上，或者可以只將源極驅動電路部704形成在第一基板701上。此時，也可以採用將形成有源極驅動電路或閘極驅動電路等的基板(例如，由單晶半導體膜、多晶半導體膜形成的驅動電路基板)形成於第一基板701的結構。另外，對另行形成的驅動電路基板的連接方法沒有特別的限制，而可以採用COG(Chip On Glass：晶粒玻璃接合)方法、打線接合方法等。
另外，顯示裝置700所包括的像素部702、源極驅動電路部704及閘極驅動電路部706包括多個電晶體。
另外，顯示裝置700可以包括各種元件。作為該元件，例如可以舉出電致發光(EL)元件(包含有機物及無機物的EL元件、有機EL元件、無機EL元件、LED等)、發光電晶體元件(根據電流發光的電晶體)、電子發射元件、液晶元件、電子墨水元件、電泳元件、電濕潤(electrowetting)元件、電漿顯示面板(PDP)、MEMS(微機電系統)、顯示器(例如柵光閥(GLV)、數位微鏡裝置(DMD)、數位微快門(DMS)元件、干涉調變(IMOD)元件等)、壓電陶瓷顯示器等。
此外，作為使用EL元件的顯示裝置的一個例子，有EL顯示器等。作為使用電子發射元件的顯示裝置的一個例子，有場致發射顯示器(FED)或SED方式平面 型顯示器(SED：Surface-conduction Electron-emitter Display、表面傳導電子發射顯示器)等。作為使用液晶元件的顯示裝置的一個例子，有液晶顯示器(透射式液晶顯示器、半透射式液晶顯示器、反射式液晶顯示器、直觀式液晶顯示器、投射式液晶顯示器)等。作為使用電子墨水元件或電泳元件的顯示裝置的一個例子，有電子紙等。注意，當實現半透射式液晶顯示器或反射式液晶顯示器時，使像素電極的一部分或全部具有反射電極的功能，即可。例如，使像素電極的一部分或全部包含鋁、銀等，即可。並且，此時也可以將SRAM等記憶體電路設置在反射電極下。由此，可以進一步降低功耗。
作為顯示裝置700的顯示方式，可以採用逐行掃描方式或隔行掃描方式等。另外，作為當進行彩色顯示時在像素中控制的顏色要素，不侷限於RGB(R表示紅色，G表示綠色，B表示藍色)這三種顏色。例如，可以由R像素、G像素、B像素及W(白色)像素的四個像素構成。或者，如PenTile排列，也可以由RGB中的兩個顏色構成一個顏色要素，並根據顏色要素選擇不同的兩個顏色來構成。或者可以對RGB追加黃色(yellow)、青色(cyan)、洋紅色(magenta)等中的一種以上的顏色。另外，各個顏色要素的點的顯示區域的大小可以不同。但是，所公開的發明不侷限於彩色顯示的顯示裝置，而也可以應用於黑白顯示的顯示裝置。
另外，為了將白色光(W)用於背光(有機 EL元件、無機EL元件、LED、螢光燈等)使顯示裝置進行全彩色顯示，也可以使用彩色層(也稱為濾光片)。作為彩色層，例如可以適當地組合紅色(R)、綠色(G)、藍色(B)、黃色(Y)等而使用。藉由使用彩色層，可以與不使用彩色層的情況相比進一步提高顏色再現性。此時，也可以藉由設置包括彩色層的區域和不包括彩色層的區域，將不包括彩色層的區域中的白色光直接用於顯示。藉由部分地設置不包括彩色層的區域，在顯示明亮的影像時，有時可以減少彩色層所引起的亮度降低而減少功耗兩成至三成左右。但是，在使用有機EL元件或無機EL元件等自發光元件進行全彩色顯示時，也可以從具有各發光顏色的元件發射R、G、B、Y、W。藉由使用自發光元件，有時與使用彩色層的情況相比進一步減少功耗。
此外，作為彩色化的方式，除了經過濾色片將來自上述白色光的發光的一部分轉換為紅色、綠色及藍色的方式(濾色片方式)之外，還可以使用分別使用紅色、綠色及藍色的發光的方式(三色方式)以及將來自藍色光的發光的一部分轉換為紅色或綠色的方式(顏色轉換方式或量子點方式)。
在本實施方式中，使用圖35至圖37說明作為顯示元件使用液晶元件及EL元件的結構。圖35及圖36是沿著圖34所示的點劃線Q-R的剖面圖，作為顯示元件使用液晶元件的結構。另外，圖37是沿著圖34所示的點劃線Q-R的剖面圖，作為顯示元件使用EL元件的結 構。
下面，首先說明圖35至圖37所示的共同部分，接著說明不同的部分。
<4-1.顯示裝置的共同部分的說明>
圖35至圖37所示的顯示裝置700包括：引線配線部711；像素部702；源極驅動電路部704；以及FPC端子部708。另外，引線配線部711包括信號線710。另外，像素部702包括電晶體750及電容器790。另外，源極驅動電路部704包括電晶體752。
電晶體750及電晶體752具有與上述電晶體100B同樣的結構。電晶體750及電晶體752也可以採用使用上述實施方式所示的其他電晶體的結構。
在本實施方式中使用的電晶體包括高度純化且氧缺陷的形成被抑制的氧化物半導體膜。該電晶體可以降低關態電流。因此，可以延長影像信號等電信號的保持時間，在開啟電源的狀態下也可以延長寫入間隔。因此，可以降低更新工作的頻率，由此可以發揮抑制功耗的效果。
另外，在本實施方式中使用的電晶體能夠得到較高的場效移動率，因此能夠進行高速驅動。例如，藉由將這種能夠進行高速驅動的電晶體用於液晶顯示裝置，可以在同一基板上形成像素部的切換電晶體及用於驅動電路部的驅動電晶體。也就是說，因為作為驅動電路不需要 另行使用由矽晶圓等形成的半導體裝置，所以可以縮減半導體裝置的構件數。另外，在像素部中也可以藉由使用能夠進行高速驅動的電晶體提供高品質的影像。
電容器790包括：藉由對與電晶體750所包括的用作第一閘極電極的導電膜相同的導電膜進行加工而形成的下部電極；以及藉由對與電晶體750所包括的用作源極電極及汲極電極的導電膜相同的導電膜進行加工而形成的上部電極。另外，在下部電極與上部電極之間設置有：藉由形成與電晶體750所包括的用作第一閘極絕緣膜的絕緣膜相同的絕緣膜而形成的絕緣膜；以及藉由形成與電晶體750的用作保護絕緣膜的絕緣膜相同的絕緣膜而形成的絕緣膜。就是說，電容器790具有將用作電介質膜的絕緣膜夾在一對電極之間的疊層型結構。
另外，在圖35至圖37中，在電晶體750、電晶體752及電容器790上設置有平坦化絕緣膜770。
在圖35至圖37中示出像素部702所包括的電晶體750及源極驅動電路部704所包括的電晶體752使用相同的結構的電晶體的結構，但是不侷限於此。例如，像素部702及源極驅動電路部704也可以使用不同電晶體。明確而言，可以舉出像素部702使用頂閘極型電晶體，且源極驅動電路部704使用底閘極型電晶體的結構，或者像素部702使用底閘極型電晶體，且源極驅動電路部704使用頂閘極型電晶體的結構等。此外，也可以將上述源極驅動電路部704換稱為閘極驅動電路部。
信號線710與用作電晶體750、752的源極電極及汲極電極的導電膜在同一製程中形成。作為信號線710，例如，當使用包含銅元素的材料時，起因於佈線電阻的信號延遲等較少，而可以實現大螢幕的顯示。
另外，FPC端子部708包括連接電極760、異方性導電膜780及FPC716。連接電極760與用作電晶體750、752的源極電極及汲極電極的導電膜在同一製程中形成。另外，連接電極760與FPC716所包括的端子藉由異方性導電膜780電連接。
另外，作為第一基板701及第二基板705，例如可以使用玻璃基板。另外，作為第一基板701及第二基板705，也可以使用具有撓性的基板。作為該具有撓性的基板，例如可以舉出塑膠基板等。
另外，在第一基板701與第二基板705之間設置有結構體778。結構體778是藉由選擇性地對絕緣膜進行蝕刻而得到的柱狀的間隔物，用來控制第一基板701與第二基板705之間的距離(液晶盒厚(cell gap))。另外，作為結構體778，也可以使用球狀的間隔物。
另外，在第二基板705一側，設置有用作黑矩陣的遮光膜738、用作濾色片的彩色膜736、與遮光膜738及彩色膜736接觸的絕緣膜734。
<4-2.使用液晶元件的顯示裝置的結構例子>
圖35所示的顯示裝置700包括液晶元件775。液晶 元件775包括導電膜772、導電膜774及液晶層776。導電膜774設置在第二基板705一側並被用作相對電極。圖35所示的顯示裝置700可以藉由由施加到導電膜772與導電膜774之間的電壓改變液晶層776的配向狀態，由此控制光的透過及非透過而顯示影像。
導電膜772電連接到電晶體750所具有的被用作源極電極或汲極電極的導電膜。導電膜772形成在平坦化絕緣膜770上並被用作像素電極，亦即顯示元件的一個電極。
另外，作為導電膜772，可以使用對可見光具有透光性的導電膜或對可見光具有反射性的導電膜。作為對可見光具有透光性的導電膜，例如，較佳為使用包含選自銦(In)、鋅(Zn)、錫(Sn)中的一種的材料。作為對可見光具有反射性的導電膜，例如，較佳為使用包含鋁或銀的材料。
在導電膜772使用對於可見光具有反射性的導電膜時，顯示裝置700為反射型液晶顯示裝置。此外，在導電膜772使用對於可見光具有透光性的導電膜時，顯示裝置700為透射型液晶顯示裝置。
藉由改變導電膜772上的結構，可以改變液晶元件的驅動方式。圖36示出此時的一個例子。此外，圖36所示的顯示裝置700是作為液晶元件的驅動方式使用水平電場方式(例如，FFS模式)的結構的一個例子。在圖36所示的結構的情況下，導電膜772上設置有絕緣 膜773，絕緣膜773上設置有導電膜774。此時，導電膜774具有共用電極的功能，可以由隔著絕緣膜773在導電膜772與導電膜774之間產生的電場控制液晶層776的配向狀態。
注意，雖然在圖35及圖36中未圖示，但是也可以分別在導電膜772和導電膜774中的一個或兩個與液晶層776接觸的一側設置配向膜。此外，雖然在圖35及圖36中未圖示，但是也可以適當地設置偏振構件、相位差構件、抗反射構件等光學構件(光學基板)等。例如，也可以使用利用偏振基板及相位差基板的圓偏振。此外，作為光源，也可以使用背光、側光等。
在作為顯示元件使用液晶元件的情況下，可以使用熱致液晶、低分子液晶、高分子液晶、高分子分散型液晶、鐵電液晶、反鐵電液晶等。這些液晶材料根據條件呈現出膽固醇相、層列相、立方相、手性向列相、均質相等。
此外，在採用橫向電場方式的情況下，也可以使用不使用配向膜的呈現藍相的液晶。藍相是液晶相的一種，是指當使膽固醇型液晶的溫度上升時即將從膽固醇相轉變到均質相之前出現的相。因為藍相只在較窄的溫度範圍內出現，所以將其中混合了幾wt%以上的手性試劑的液晶組合物用於液晶層，以擴大溫度範圍。由於包含呈現藍相的液晶和手性試劑的液晶組成物的回應速度快，並且其具有光學各向同性。由此，包含呈現藍相的液晶和手性 試劑的液晶組成物不需要配向處理。另外，因不需要設置配向膜而不需要摩擦處理，因此可以防止由於摩擦處理而引起的靜電破壞，由此可以降低製程中的液晶顯示裝置的不良和破損。此外，呈現藍相的液晶材料的視角依賴性小。
另外，當作為顯示元件使用液晶元件時，可以使用：TN(Twisted Nematic：扭曲向列)模式、IPS(In-Plane-Switching：平面內切換)模式、FFS(Fringe Field Switching：邊緣電場切換)模式、ASM(Axially Symmetric aligned Micro-cell：軸對稱排列微單元)模式、OCB(Optically Compensated Birefringence：光學補償彎曲)模式、FLC(Ferroelectric Liquid Crystal：鐵電性液晶)模式以及AFLC(AntiFerroelectric Liquid Crystal：反鐵電性液晶)模式等。
另外，顯示裝置700也可以使用常黑型液晶顯示裝置，例如採用垂直配向(VA)模式的透過型液晶顯示裝置。作為垂直配向模式，可以舉出幾個例子，例如可以使用MVA(Multi-Domain Vertical Alignment：多域垂直配向)模式、PVA(Patterned Vertical Alignment：垂直配向構型)模式、ASV(Advanced Super View：高級超視覺)模式等。
<4-3.使用發光元件的顯示裝置>
圖37所示的顯示裝置700包括發光元件782。發光 元件782包括導電膜772、EL層786及導電膜788。圖37所示的顯示裝置700藉由發光元件782所包括的EL層786發光，可以顯示影像。此外，EL層786具有有機化合物或量子點等無機化合物。
作為可以用於有機化合物的材料，可以舉出螢光性材料或磷光性材料等。此外，作為可以用於量子點的材料，可以舉出膠狀量子點、合金型量子點、核殼(Core Shell)型量子點、核型量子點等。另外，也可以使用包含第12族與第16族、第13族與第15族或第14族與第16族的元素群的材料。或者，可以使用包含鎘(Cd)、硒(Se)、鋅(Zn)、硫(S)、磷(P)、銦(In)、碲(Te)、鉛(Pb)、鎵(Ga)、砷(As)、鋁(Al)等元素的量子點材料。
在圖37所示的顯示裝置700中，在平坦化絕緣膜770及導電膜772上設置有絕緣膜730。絕緣膜730覆蓋導電膜772的一部分。發光元件782採用頂部發射結構。因此，導電膜788具有透光性且使EL層786發射的光透過。注意，雖然在本實施方式中例示出頂部發射結構，但是不侷限於此。例如，也可以應用向導電膜772一側發射光的底部發射結構或向導電膜772一側及導電膜788一側的兩者發射光的雙面發射結構。
另外，在與發光元件782重疊的位置上設置有彩色膜736，並在與絕緣膜730重疊的位置、引線配線部711及源極驅動電路部704中設置有遮光膜738。彩色 膜736及遮光膜738被絕緣膜734覆蓋。由密封膜732填充發光元件782與絕緣膜734之間。注意，雖然例示出在圖37所示的顯示裝置700中設置彩色膜736的結構，但是並不侷限於此。例如，在藉由分別塗布來形成EL層786時，也可以採用不設置彩色膜736的結構。
<4-4.在顯示裝置中設置輸入輸出裝置的結構例子>
也可以在圖36及圖37所示的顯示裝置700中設置輸入輸出裝置。作為該輸入輸出裝置例如可以舉出觸控面板等。
圖38示出在圖36所示的顯示裝置700中設置觸控面板791的結構，圖39示出在圖37所示的顯示裝置700中設置觸控面板791的結構。
圖38是在圖36所示的顯示裝置700中設置觸控面板791的剖面圖，圖39是在圖37所示的顯示裝置700中設置觸控面板791的剖面圖。
首先，以下說明圖38及圖39所示的觸控面板791。
圖38及圖39所示的觸控面板791是設置在第二基板705與彩色膜736之間的所謂In-Cell型觸控面板。觸控面板791在形成遮光膜738及彩色膜736之前形成在第二基板705一側即可。
觸控面板791包括遮光膜738、絕緣膜792、電極793、電極794、絕緣膜795、電極796、絕緣膜 797。例如，藉由接近手指或觸控筆等檢測物件，可以檢測出電極793與電極794的互電容的變化。
此外，在圖38及圖39所示的電晶體750的上方示出電極793、電極794的交叉部。電極796藉由設置在絕緣膜795中的開口與夾住電極794的兩個電極793電連接。此外，在圖38及圖39中示出設置有電極796的區域設置在像素部702中的結構，但是不侷限於此，例如也可以形成在源極驅動電路部704中。
電極793及電極794設置在與遮光膜738重疊的區域。此外，如圖38所示，電極793較佳為以不與液晶元件775重疊的方式設置。此外，如圖39所示，電極793較佳為以不與發光元件782重疊的方式設置。換言之，電極793在與發光元件782及液晶元件775重疊的區域具有開口。也就是說，電極793具有網格形狀。藉由採用這種結構，電極793可以具有不遮斷發光元件782所發射的光的結構。或者，電極793也可以具有不遮斷透過液晶元件775的光的結構。因此，由於因配置觸控面板791而導致的亮度下降極少，所以可以實現可見度高且功耗得到降低的顯示裝置。此外，電極794也可以具有相同的結構。
電極793及電極794由於不與發光元件782重疊，所以電極793及電極794可以使用可見光的穿透率低的金屬材料。或者，電極793及電極794由於不與液晶元件775重疊，所以電極793及電極794可以使用可見光 的穿透率低的金屬材料。
因此，與使用可見光的穿透率高的氧化物材料的電極相比，可以降低電極793及電極794的電阻，由此可以提高觸控面板的感測器靈敏度。
例如，電極793、794、796也可以使用導電奈米線。該奈米線的直徑平均值可以為1nm以上且100nm以下，較佳為5nm以上且50nm以下，更佳為5nm以上且25nm以下。此外，作為上述奈米線可以使用Ag奈米線、Cu奈米線、Al奈米線等金屬奈米線或碳奈米管等。例如，在作為電極793、794、796中的任一個或全部使用Ag奈米線的情況下，能夠實現89%以上的可見光穿透率及40Ω/平方以上且100Ω/平方以下的片電阻值。
雖然在圖38及圖39中示出In-Cell型觸控面板的結構，但是不侷限於此。例如，也可以採用形成在顯示裝置700上的所謂On-Cell型觸控面板或貼合於顯示裝置700而使用的所謂Out-Cell型觸控面板。
如此，本發明的一個實施方式的顯示裝置可以與各種方式的觸控面板組合而使用。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而使用。
實施方式5
在本實施方式中，使用圖40A至圖40C說明包括本發明的一個實施方式的半導體裝置的顯示裝置。
<5.顯示裝置的電路結構>
圖40A所示的顯示裝置包括：具有顯示元件的像素的區域(以下稱為像素部502)；配置在像素部502外側並具有用來驅動像素的電路的電路部(以下稱為驅動電路部504)；具有保護元件的功能的電路(以下稱為保護電路506)；以及端子部507。此外，也可以不設置保護電路506。
驅動電路部504的一部分或全部與像素部502較佳為形成在同一基板上。由此，可以減少構件的數量及端子的數量。當驅動電路部504的一部分或全部與像素部502不形成在同一基板上時，驅動電路部504的一部分或全部可以藉由COG或TAB(Tape Automated Bonding：捲帶自動接合)安裝。
像素部502包括用來驅動配置為X行(X為2以上的自然數)Y列(Y為2以上的自然數)的多個顯示元件的電路(以下稱為像素電路501)，驅動電路部504包括輸出用來選擇像素的信號(掃描信號)的電路(以下稱為閘極驅動器504a)以及供應用來驅動像素中的顯示元件的信號(資料信號)的電路(以下稱為源極驅動器504b)等驅動電路。
閘極驅動器504a具有移位暫存器等。閘極驅動器504a藉由端子部507接收用來驅動移位暫存器的信號並輸出信號。例如，閘極驅動器504a被輸入起動脈衝 信號、時脈信號等並輸出脈衝信號。閘極驅動器504a具有控制被供應掃描信號的佈線(以下稱為掃描線GL_1至GL_X)的電位的功能。另外，也可以設置多個閘極驅動器504a，並藉由多個閘極驅動器504a各別控制掃描線GL_1至GL_X。或者，閘極驅動器504a具有供應初始化信號的功能。但是，不侷限於此，閘極驅動器504a也可以供應其他信號。
源極驅動器504b具有移位暫存器等。源極驅動器504b藉由端子部507接收用來驅動移位暫存器的信號和從其中得出資料信號的信號(影像信號)。源極驅動器504b具有根據影像信號生成寫入到像素電路501的資料信號的功能。另外，源極驅動器504b具有依照由於起動脈衝信號、時脈信號等的輸入產生的脈衝信號來控制資料信號的輸出的功能。另外，源極驅動器504b具有控制被供應資料信號的佈線(以下稱為資料線DL_1至DL_Y)的電位的功能。或者，源極驅動器504b具有供應初始化信號的功能。但是，不侷限於此，源極驅動器504b可以供應其他信號。
源極驅動器504b例如使用多個類比開關等來構成。源極驅動器504b藉由依次使多個類比開關開啟而可以輸出對影像信號進行時間分割所得到的信號作為資料信號。此外，也可以使用移位暫存器等構成源極驅動器504b。
脈衝信號及資料信號分別藉由被供應掃描信 號的多個掃描線GL之一及被供應資料信號的多個資料線DL之一被輸入到多個像素電路501的每一個。另外，閘極驅動器504a控制多個像素電路501的每一個中的資料信號的寫入及保持。例如，脈衝信號藉由掃描線GL_m(m是X以下的自然數)從閘極驅動器504a被輸入到第m行第n列的像素電路501，資料信號根據掃描線GL_m的電位藉由資料線DL_n(n是Y以下的自然數)從源極驅動器504b被輸入到第m行第n列的像素電路501。
圖40A所示的保護電路506例如連接於作為閘極驅動器504a和像素電路501之間的佈線的掃描線GL。或者，保護電路506連接於作為源極驅動器504b和像素電路501之間的佈線的資料線DL。或者，保護電路506可以連接於閘極驅動器504a和端子部507之間的佈線。或者，保護電路506可以連接於源極驅動器504b和端子部507之間的佈線。此外，端子部507是指設置有用來從外部的電路對顯示裝置輸入電力、控制信號及影像信號的端子的部分。
保護電路506是在對與其連接的佈線供應一定範圍之外的電位時使該佈線與其他佈線之間導通的電路。
如圖40A所示，藉由對像素部502和驅動電路部504設置保護電路506，可以提高顯示裝置對因ESD(Electro Static Discharge：靜電放電)等而產生的過電流的耐性。但是，保護電路506的結構不侷限於此，例 如，也可以採用將閘極驅動器504a與保護電路506連接的結構或將源極驅動器504b與保護電路506連接的結構。或者，也可以採用將端子部507與保護電路506連接的結構。
另外，雖然在圖40A中示出由閘極驅動器504a和源極驅動器504b形成驅動電路部504的例子，但不侷限於此。例如，也可以只形成閘極驅動器504a並安裝形成有另外準備的源極驅動電路的基板(例如，由單晶半導體膜或多晶半導體膜形成的驅動電路基板)。
另外，圖40A所示的多個像素電路501例如可以採用圖40B所示的結構。
圖40B所示的像素電路501包括液晶元件570、電晶體550以及電容器560。可以將前面的實施方式所示的電晶體適用於電晶體550。
根據像素電路501的規格適當地設定液晶元件570的一對電極中的一個的電位。根據被寫入的資料設定液晶元件570的配向狀態。此外，也可以對多個像素電路501的每一個所具有的液晶元件570的一對電極中的一個供應共用電位。此外，對一個行內的像素電路501所具有的液晶元件570的一對電極之一供應的電位可以不同於對另一行內的像素電路501所具有的液晶元件570的一對電極之一供應的電位。
例如，作為包括液晶元件570的顯示裝置的驅動方法也可以使用如下模式：TN模式；STN模式；VA 模式；ASM(Axially Symmetric aligned Micro-cell：軸對稱排列微單元)模式；OCB(Optically Compensated Birefringence：光學補償彎曲)模式；FLC(Ferroelectric Liquid Crystal：鐵電性液晶)模式；AFLC(AntiFerroelectric Liquid Crystal：反鐵電液晶)模式；MVA模式；PVA(Patterned Vertical Alignment：垂直配向構型)模式；IPS模式；FFS模式或TBA(Transverse Bend Alignment：橫向彎曲配向)模式等。另外，作為顯示裝置的驅動方法，除了上述驅動方法之外，還有ECB(Electrically Controlled Birefringence：電控雙折射)模式、PDLC(Polymer Dispersed Liquid Crystal：聚合物分散液晶)模式、PNLC(Polymer Network Liquid Crystal：聚合物網路液晶)模式、賓主模式等。但是，不侷限於此，作為液晶元件及其驅動方式可以使用各種液晶元件及驅動方式。
在第m行第n列的像素電路501中，電晶體550的源極電極和汲極電極中的一個與資料線DL_n電連接，源極電極和汲極電極中的另一個與液晶元件570的一對電極中的另一個電極電連接。電晶體550的閘極電極與掃描線GL_m電連接。電晶體550具有藉由被開啟或關閉而控制資料信號的寫入的功能。
電容器560的一對電極中的一個電極與被供應電位的佈線(以下，稱為電位供應線VL)電連接，另一個電極與液晶元件570的一對電極中的另一個電極電連 接。此外，根據像素電路501的規格適當地設定電位供應線VL的電位。電容器560具有儲存被寫入的資料的儲存電容器的功能。
例如，在包括圖40B所示的像素電路501的顯示裝置中，藉由圖40A所示的閘極驅動器504a依次選擇各行的像素電路501，並使電晶體550開啟而寫入資料信號。
當電晶體550被關閉時，被寫入資料的像素電路501成為保持狀態。藉由按行依次進行上述步驟，可以顯示影像。
圖40A所示的多個像素電路501例如可以採用圖40C所示的結構。
圖40C所示的像素電路501包括電晶體552、554、電容器562以及發光元件572。可以將前面的實施方式所示的電晶體應用於電晶體552和/或電晶體554。
電晶體552的源極電極和汲極電極中的一個電連接於被供應資料信號的佈線(以下，稱為資料線DL_n)。並且，電晶體552的閘極電極電連接於被供應閘極信號的佈線(以下，稱為掃描線GL_m)。
電晶體552具有藉由被開啟或關閉而控制資料信號的寫入的功能。
電容器562的一對電極中的一個電極電連接於被供應電位的佈線(以下，稱為電位供應線VL_a)， 另一個電極電連接於電晶體552的源極電極和汲極電極中的另一個。
電容器562具有儲存被寫入的資料的儲存電容器的功能。
電晶體554的源極電極和汲極電極中的一個電連接於電位供應線VL_a。並且，電晶體554的閘極電極電連接於電晶體552的源極電極和汲極電極中的另一個。
發光元件572的陽極和陰極中的一個電連接於電位供應線VL_b，另一個電連接於電晶體554的源極電極和汲極電極中的另一個。
作為發光元件572，例如可以使用有機電致發光元件(也稱為有機EL元件)等。注意，發光元件572並不侷限於有機EL元件，也可以使用由無機材料構成的無機EL元件。
此外，電位供應線VL_a和電位供應線VL_b中的一個被供應高電源電位VDD，另一個被供應低電源電位VSS。
例如，在包括圖40C所示的像素電路501的顯示裝置中，藉由圖40A所示的閘極驅動器504a依次選擇各行的像素電路501，並使電晶體552開啟而寫入資料信號。
當電晶體552被關閉時，被寫入資料的像素電路501成為保持狀態。並且，流過電晶體554的源極電 極與汲極電極之間的電流量根據寫入的資料信號的電位被控制，發光元件572以對應於流過的電流量的亮度發光。藉由按行依次進行上述步驟，可以顯示影像。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而使用。
實施方式6
在本實施方式中，參照圖41A至圖44B對能夠應用上述實施方式所說明的電晶體的電路結構的例子進行說明。
注意，在本實施方式中，下面將上面實施方式所說明的包括氧化物半導體的電晶體稱為OS電晶體而進行說明。
<6.反相器電路的結構例子>
圖41A示出可適用於驅動電路所包括的移位暫存器及緩衝器等的反相器的電路圖。反相器800將輸入到輸入端子IN的信號的邏輯被反轉的信號輸出到輸出端子OUT。反相器800包括多個OS電晶體。信號SBG是能夠切換OS電晶體的電特性的信號。
圖41B是反相器800的一個例子。反相器800包括OS電晶體810及OS電晶體820。反相器800可以只使用n通道型電晶體，所以與使用CMOS(Complementary Metal Oxide Semiconductor：互補金屬 氧化物半導體)制造反相器(CMOS反相器)的情況相比，可以以低成本制造反相器800。
另外，包括OS電晶體的反相器800也可以設置在由Si電晶體構成的CMOS上。因為反相器800可以與CMOS電路重疊，所以可以抑制追加反相器800導致的電路面積的增大。
OS電晶體810、820包括被用作前閘極的第一閘極、被用作背閘極的第二閘極、被用作源極和汲極中的一個的第一端子以及被用作源極和汲極中的另一個的第二端子。
OS電晶體810的第一閘極與第二端子連接。OS電晶體810的第二閘極與供應信號SBG的佈線連接。OS電晶體810的第一端子與供應電壓VDD的佈線連接。OS電晶體810的第二端子與輸出端子OUT連接。
OS電晶體820的第一閘極與輸入端子IN連接。OS電晶體820的第二閘極與輸入端子IN連接。OS電晶體820的第一端子與輸出端子OUT連接。OS電晶體820的第二端子與供應電壓VSS的佈線連接。
圖41C是用來說明反相器800的工作的時序圖。圖41C的時序圖示出輸入端子IN的信號波形、輸出端子OUT的信號波形、信號SBG的信號波形以及OS電晶體810的臨界電壓的變化。
藉由將信號SBG施加到OS電晶體810的第二閘極，可以控制OS電晶體810的臨界電壓。
信號SBG具有用來使臨界電壓向負方向漂移的電壓VBG_A以及用來使臨界電壓向正方向漂移的電壓VBG_B。藉由對第二閘極施加電壓VBG_A，可以使OS電晶體810的臨界電壓向負方向漂移而成為臨界電壓VTH_A。另外，藉由對第二閘極施加電壓VBG_B，可以使OS電晶體810的臨界電壓向正方向漂移而成為臨界電壓VTH_B。
為了使上述說明視覺化，圖42A示出電晶體的電特性之一的Id-Vg曲線。
藉由將第二閘極的電壓提高到電壓VBG_A，可以將示出上述OS電晶體810的電特性的曲線向圖42A中的以虛線840表示的曲線漂移。另外，藉由將第二閘極的電壓降低到電壓VBG_B，可以將示出上述OS電晶體810的電特性的曲線向圖42A中的以實線841表示的曲線漂移。藉由將信號SBG切換為電壓VBG_A或電壓VBG_B，如圖42A所示，可以使OS電晶體810的臨界電壓向正方向漂移或向負方向漂移。
藉由使臨界電壓向正方向漂移而成為臨界電壓VTH_B，可以使OS電晶體810處於電流不容易流過的狀態。圖42B視覺性地示出此時的狀態。
如圖42B所示，可以使流過OS電晶體810的電流IB極小。因此，在施加到輸入端子IN的信號為高位準而OS電晶體820成為開啟狀態(ON)時，可以急劇降低輸出端子OUT的電壓。
如圖42B所示，可以使OS電晶體810處於 電流不容易流過的狀態，所以可以在圖41C所示的時序圖中使輸出端子的信號波形831產生急劇的變化。因為可以減少流過供應電壓VDD的佈線與供應電壓VSS的佈線之間的貫通電流，所以可以以低功耗進行工作。
另外，藉由使臨界電壓向負方向漂移而成為臨界電壓VTH_A，可以使OS電晶體810處於電流容易流過的狀態。圖42C視覺性地示出此時的狀態。如圖42C所示，可以將此時流過的電流IA設定為至少大於電流IB的值。因此，在施加到輸入端子IN的信號為低位準而OS電晶體820成為關閉狀態(OFF)時，可以急劇提高輸出端子OUT的電壓。如圖42C所示，可以使OS電晶體810處於電流容易流過的狀態，所以可以在圖41C所示的時序圖中使輸出端子的信號波形832產生急劇的變化。
注意，信號SBG對OS電晶體810的臨界電壓的控制較佳為在切換OS電晶體820的狀態之前，亦即在時刻T1和T2之前進行。例如，如圖41C所示，較佳為在將施加到輸入端子IN的信號切換為高位準的時刻T1之前將OS電晶體810的臨界電壓從臨界電壓VTH_A切換為臨界電壓VTH_B。另外，如圖41C所示，較佳為在將施加到輸入端子IN的信號切換為低位準的時刻T2之前將OS電晶體810的臨界電壓從臨界電壓VTH_B切換為臨界電壓VTH_A。
注意，雖然圖41C的時序圖示出根據施加到輸入端子IN的信號切換信號SBG的結構，但是也可以採 用別的結構。例如，可以採用使處於浮動狀態的OS電晶體810的第二閘極保持用來控制臨界電壓的電壓的結構。圖43A示出能夠實現該結構的電路結構的一個例子。
在圖43A中，除了圖41B所示的電路結構之外還包括OS電晶體850。OS電晶體850的第一端子與OS電晶體810的第二閘極連接。OS電晶體850的第二端子與供應電壓VBG_B(或電壓VBG_A)的佈線連接。OS電晶體850的第一閘極與供應信號SF的佈線連接。OS電晶體850的第二閘極與供應電壓VBG_B(或電壓VBG_A)的佈線連接。
參照圖43B的時序圖對圖43A的工作進行說明。
在將施加到輸入端子IN的信號切換為高位準的時刻T3之前，將用來控制OS電晶體810的臨界電壓的電壓施加到OS電晶體810的第二閘極。將信號SF設定為高位準而OS電晶體850成為開啟狀態，對節點NBG施加用來控制臨界電壓的電壓VBG_B。
在節點NBG成為電壓VBG_B之後，使OS電晶體850處於關閉狀態。因為OS電晶體850的關態電流極小，所以藉由使其維持關閉狀態，可以保持節點NBG所保持的電壓VBG_B。因此，對OS電晶體850的第二閘極施加電壓VBG_B的工作的次數減少，所以可以減少改寫電壓VBG_B所需要的功耗。
注意，雖然在圖41B及圖43A的電路結構中 示出藉由外部控制對OS電晶體810的第二閘極施加電壓的結構，但是也可以採用別的結構。例如，也可以採用基於施加到輸入端子IN的信號生成用來控制臨界電壓的電壓而將其施加到OS電晶體810的第二閘極的結構。圖44A示出能夠實現該結構的電路結構的一個例子。
圖44A示出在圖41B所示的電路結構中的輸入端子IN與OS電晶體810的第二閘極之間追加CMOS反相器860的結構。CMOS反相器860的輸入端子與輸入端子IN連接。CMOS反相器860的輸出端子與OS電晶體810的第二閘極連接。
參照圖44B的時序圖對圖44A的工作進行說明。圖44B的時序圖示出輸入端子IN的信號波形、輸出端子OUT的信號波形、CMOS反相器860的輸出波形IN_B以及OS電晶體810的臨界電壓的變化。
作為使施加到輸入端子IN的信號的邏輯反轉的信號的輸出波形IN_B可以被用作用來控制OS電晶體810的臨界電壓的信號。因此，如圖42A至圖42C所說明，可以控制OS電晶體810的臨界電壓。例如，在圖44B所示的時刻T4，施加到輸入端子IN的信號為高位準而OS電晶體820成為開啟狀態。此時，輸出波形IN_B為低位準。因此，可以使OS電晶體810處於電流不容易流過的狀態，所以可以急劇降低輸出端子OUT的電壓上升。
另外，在圖44B所示的時刻T5，施加到輸入 端子IN的信號為低位準而OS電晶體820成為關閉狀態。此時，輸出波形IN_B為高位準。因此，可以使OS電晶體810處於電流容易流過的狀態，所以可以急劇提高輸出端子OUT的電壓。
如上所述，在本實施方式的結構中，根據輸入端子IN的信號的邏輯而切換包括OS電晶體的反相器的背閘極的電壓。藉由採用該結構，可以控制OS電晶體的臨界電壓。藉由根據施加到輸入端子IN的信號控制OS電晶體的臨界電壓，可以使輸出端子OUT的電壓產生急劇的變化。另外，可以減少供應電源電壓的佈線之間的貫通電流。因此，可以實現低功耗化。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而使用。
實施方式7
在本實施方式中，參照圖45A至圖48C對將上述實施方式所說明的包括氧化物半導體的電晶體(OS電晶體)用於多個電路的半導體裝置的例子進行說明。
<7.半導體裝置的電路結構例子>
圖45A是半導體裝置900的方塊圖。半導體裝置900包括電源電路901、電路902、電壓生成電路903、電路904、電壓生成電路905及電路906。
電源電路901是生成參考電位VORG的電路。 電壓VORG不侷限於一個電壓，也可以為多個電壓。電壓VORG是可以基於從半導體裝置900的外部被施加的電壓V0而生成的。半導體裝置900可以基於從外部被施加的一個電源電壓而生成電壓VORG。因此，即使不從外部輸入多個電源電壓，半導體裝置900也可以工作。
電路902、904及906是基於不同的電源電壓而工作的電路。例如，電路902的電源電壓是基於電壓VORG和電壓VSS(VORG>VSS)而被施加的電壓。例如，電路904的電源電壓是基於電壓VPOG和電壓VSS(VPOG>VORG)而被施加的電壓。例如，電路906的電源電壓是基於電壓VORG、電壓VSS和電壓VNEG(VORG>VSS>VNEG)而被施加的電壓。另外，如果將電壓VSS設定為與接地電位(GND)同等的電位，可以減少電源電路901生成的電壓的種類。
電壓生成電路903是生成電壓VPOG的電路。電壓生成電路903可以基於從電源電路901被施加的電壓VORG而生成電壓VPOG。因此，包括電路904的半導體裝置900可以基於從外部被施加的一個電源電壓而工作。
電壓生成電路905是生成電壓VNEG的電路。電壓生成電路905可以基於從電源電路901被施加的電壓VORG而生成電壓VNEG。因此，包括電路906的半導體裝置900可以基於從外部被施加的一個電源電壓而工作。
圖45B是基於電壓VPOG而工作的電路904的一個例子，圖45C是用來使電路904工作的信號波形的一 個例子。
圖45B示出電晶體911。施加到電晶體911的閘極的信號例如基於電壓VPOG和電壓VSS而生成。該信號在進行使電晶體911成為導通狀態的工作時為電壓VPOG，在進行使其成為非導通狀態的工作時為電壓VSS。如圖45C所示，電壓VPOG高於電壓VORG。因此，電晶體911可以更確實地使源極(S)與汲極(D)之間成為導通狀態。其結果，可以實現誤動作得到減少的電路904。
圖45D是基於電壓VNEG而工作的電路906的一個例子，圖45E是用來使電路906工作的信號波形的一個例子。
圖45D示出具有背閘極的電晶體912。施加到電晶體912的閘極的信號例如基於電壓VORG和電壓VSS而生成。該信號在進行使電晶體911成為導通狀態的工作時基於電壓VORG而生成，且在進行使其成為非導通狀態的工作時基於電壓VSS而生成。另外，施加到電晶體912的背閘極的信號基於電壓VNEG而生成。如圖45E所示，電壓VNEG低於電壓VSS(GND)。因此，可以使電晶體912的臨界電壓向正方向漂移。所以，可以更確實地使電晶體912成為非導通狀態，由此可以減少流過源極(S)與汲極(D)之間的電流。其結果，可以實現誤動作得到減少且功耗低的電路906。
另外，電壓VNEG也可以直接被施加到電晶體912的背閘極。或者，可以基於電壓VORG和電壓VNEG生 成施加到電晶體912的閘極的信號，而將該信號施加到電晶體912的背閘極。
另外，圖46A和圖46B示出圖45D和圖45E的變形例子。
在圖46A所示的電路圖中，在電壓生成電路905與電路906之間包括能夠藉由控制電路921控制其導通狀態的電晶體922。電晶體922是n通道型OS電晶體。控制電路921所輸出的控制信號SBG是控制電晶體922的導通狀態的信號。另外，電路906所包括的電晶體912A、912B是與電晶體922相同的OS電晶體。
圖46B的時序圖示出控制信號SBG的電位變化，並且以節點NBG的電位變化示出電晶體912A、912B的背閘極的電位的狀態。在控制信號SBG為高位準時，電晶體922成為導通狀態，節點NBG成為電壓VNEG。然後，在控制信號SBG為低位準時，節點NBG處於電浮動狀態。因為電晶體922是OS電晶體，所以關態電流小。因此，即使節點NBG處於電浮動狀態，也可以保持被施加的電壓VNEG。
另外，圖47A示出能夠應用於上述電壓生成電路903的電路結構的一個例子。圖47A所示的電壓生成電路903是包括二極體D1至D5、電容器C1至C5及反相器INV的5級電荷泵。時脈信號CLK直接或者藉由反相器INV被施加到電容器C1至C5。當反相器INV的電源電壓是基於電壓VORG和電壓VSS而被施加的電壓時， 可以得到藉由供應時脈信號CLK而升壓到電壓VORG的5倍的正電壓的電壓VPOG。注意，二極體D1至D5的正向電壓為0V。另外，藉由改變電荷泵的級數，可以得到所希望的電壓VPOG。
另外，圖47B示出能夠應用於上述電壓生成電路905的電路結構的一個例子。圖47B所示的電壓生成電路905是包括二極體D1至D5、電容器C1至C5及反相器INV的4級電荷泵。時脈信號CLK直接或者藉由反相器INV被施加到電容器C1至C5。當反相器INV的電源電壓是基於電壓VORG和電壓VSS而被施加的電壓時，可以得到藉由供應時脈信號CLK從接地電位亦即電壓VSS降壓到電壓VORG的4倍的負電壓的電壓VNEG。注意，二極體D1至D5的正向電壓為0V。另外，藉由改變電荷泵的級數，可以得到所希望的電壓VNEG。
注意，上述電壓生成電路903的電路結構不侷限於圖47A所示的電路圖的結構。圖48A至圖48C示出電壓生成電路903的變形例子。在圖48A至圖48C所示的電壓生成電路903A至電壓生成電路903C中，改變供應到各佈線的電壓或者改變元件的配置，由此可以實現電壓生成電路903的變形例子。
圖48A所示的電壓生成電路903A包括電晶體M1至M10、電容器C11至C14以及反相器INV1。時脈信號CLK直接或藉由反相器INV1被供應到電晶體M1至M10的閘極。可以得到藉由供應時脈信號CLK而升壓到 電壓VORG的4倍的正電壓的電壓VPOG。另外，藉由改變電荷泵的級數，可以得到所希望的電壓VPOG。在圖48A所示的電壓生成電路903A中，藉由作為電晶體M1至M10採用OS電晶體可以減少關態電流，而可以抑制保持在電容器C11至C14中的電荷的洩漏。因此，可以將電壓VORG高效地升壓到電壓VPOG。
另外，圖48B所示的電壓生成電路903B包括電晶體M11至M14、電容器C15、C16以及反相器INV2。時脈信號CLK直接或藉由反相器INV2被供應到電晶體M11至M14的閘極。可以得到藉由供應時脈信號CLK而升壓到電壓VORG的2倍的正電壓的電壓VPOG。在圖48B所示的電壓生成電路903B中，藉由作為電晶體M11至M14採用OS電晶體可以減少關態電流，而可以抑制保持在電容器C15、C16中的電荷的洩漏。因此，可以將電壓VORG高效地升壓到電壓VPOG。
另外，圖48C所示的電壓生成電路903C包括電感器Ind1、電晶體M15、二極體D6及電容器C17。電晶體M15的導通狀態被控制信號EN控制。可以得到藉由控制信號EN使電壓VORG升壓的電壓VPOG。因為在圖48C所示的電壓生成電路903C中使用電感器Ind1進行升壓，所以可以以高轉換效率進行升壓。
如上所述，在本實施方式的結構中，可以在半導體裝置內部生成包括在該半導體裝置中的電路所需要的電壓。因此，可以減少從半導體裝置的外部被施加的電 源電壓的個數。
本實施方式所示的結構等可以與其他實施方式所示的結構適當地組合而使用。
實施方式8
在本實施方式中，參照圖49至圖52B對包括本發明的一個實施方式的半導體裝置的顯示模組、電子裝置進行說明。
<8-1.顯示模組>
圖49所示的顯示模組7000在上蓋7001與下蓋7002之間包括連接於FPC7003的觸控面板7004、連接於FPC7005的顯示面板7006、背光7007、框架7009、印刷電路板7010、電池7011。
例如可以將本發明的一個實施方式的半導體裝置用於顯示面板7006。
上蓋7001及下蓋7002可以根據觸控面板7004及顯示面板7006的尺寸可以適當地改變形狀或尺寸。
觸控面板7004能夠是電阻膜式觸控面板或電容式觸控面板，並且能夠被形成為與顯示面板7006重疊。此外，也可以使顯示面板7006的相對基板(密封基板)具有觸控面板的功能。另外，也可以在顯示面板7006的各像素內設置光感測器，而形成光學觸控面板。
背光7007具有光源7008。注意，雖然在圖49中例示出在背光7007上配置光源7008的結構，但是不侷限於此。例如，可以在背光7007的端部設置光源7008，並使用光擴散板。當使用有機EL元件等自發光型發光元件時，或者當使用反射式面板等時，可以採用不設置背光7007的結構。
框架7009除了具有保護顯示面板7006的功能以外還具有用來遮斷因印刷電路板7010的工作而產生的電磁波的電磁屏蔽的功能。此外，框架7009也可以具有散熱板的功能。
印刷電路板7010具有電源電路以及用來輸出視訊信號及時脈信號的信號處理電路。作為對電源電路供應電力的電源，既可以採用外部的商業電源，又可以採用另行設置的電池7011。當使用商業電源時，可以省略電池7011。
此外，在顯示模組7000中還可以設置偏光板、相位差板、稜鏡片等構件。
<8-2.電子裝置1>
此外，圖50A至圖50E示出電子裝置的一個例子。
圖50A是安裝有取景器8100的照相機8000的外觀圖。
照相機8000包括外殼8001、顯示部8002、操作按鈕8003、快門按鈕8004等。另外，照相機8000 安裝有可裝卸的鏡頭8006。
在此，照相機8000具有能夠從外殼8001拆卸下鏡頭8006而交換的結構，鏡頭8006和外殼也可以被形成為一體。
藉由按下快門按鈕8004，照相機8000可以進行成像。另外，顯示部8002被用作觸控面板，也可以藉由觸摸顯示部8002進行成像。
照相機8000的外殼8001包括具有電極的嵌入器，除了可以與取景器8100連接以外，還可以與閃光燈裝置等連接。
取景器8100包括外殼8101、顯示部8102以及按鈕8103等。
外殼8101包括嵌合到照相機8000的嵌入器的嵌入器，可以將取景器8100安裝到照相機8000。另外，該嵌入器包括電極，可以將從照相機8000經過該電極接收的影像等顯示到顯示部8102上。
按鈕8103被用作電源按鈕。藉由利用按鈕8103，可以切換顯示部8102的顯示或非顯示。
本發明的一個實施方式的顯示裝置可以適用於照相機8000的顯示部8002及取景器8100的顯示部8102。
另外，在圖50A中，照相機8000與取景器8100是分開且可拆卸的電子裝置，但是也可以在照相機8000的外殼8001中內置有具備顯示裝置的取景器。
圖50B是示出頭戴顯示器8200的外觀的圖。
頭戴顯示器8200包括安裝部8201、鏡頭8202、主體8203、顯示部8204以及電纜8205等。另外，在安裝部8201中內置有電池8206。
藉由電纜8205，將電力從電池8206供應到主體8203。主體8203具備無線接收器等，能夠將所接收的影像資料等的影像資訊顯示到顯示部8204上。另外，藉由利用設置在主體8203中的相機捕捉使用者的眼球及眼瞼的動作，並根據該資訊算出使用者的視點的座標，可以利用使用者的視點作為輸入方法。
另外，也可以對安裝部8201的被使用者接觸的位置設置多個電極。主體8203也可以具有藉由檢測出根據使用者的眼球的動作而流過電極的電流，識別使用者的視點的功能。此外，主體8203可以具有藉由檢測出流過該電極的電流來監視使用者的脈搏的功能。安裝部8201可以具有溫度感測器、壓力感測器、加速度感測器等各種感測器，也可以具有將使用者的生物資訊顯示在顯示部8204上的功能。另外，主體8203也可以檢測出使用者的頭部的動作等，並與使用者的頭部的動作等同步地使顯示在顯示部8204上的影像變化。
可以對顯示部8204適用本發明的一個實施方式的顯示裝置。
圖50C、圖50D及圖50E是示出頭戴顯示器8300的外觀的圖。頭戴顯示器8300包括外殼8301、顯示 部8302、帶狀的固定工具8304以及一對鏡頭8305。
使用者可以藉由鏡頭8305看到顯示部8302上的顯示。較佳的是，彎曲配置顯示部8302。藉由彎曲配置顯示部8302，使用者可以感受高真實感。注意，在本實施方式中，例示出設置一個顯示部8302的結構，但是不侷限於此，例如也可以採用設置兩個顯示部8302的結構。此時，在將每個顯示部配置在使用者的每個眼睛一側時，可以進行利用視差的三維顯示等。
可以將本發明的一個實施方式的顯示裝置適用於顯示部8302。因為包括本發明的一個實施方式的半導體裝置的顯示裝置具有極高的解析度，所以即使如圖50E那樣地使用鏡頭8305放大顯示在顯示部8302上的影像，也可以不使使用者看到像素而可以顯示現實感更高的影像。
<8-3.電子裝置2>
接著，圖51A至圖51G示出與圖50A至圖50E所示的電子裝置不同的電子裝置的例子。
圖51A至圖51G所示的電子裝置包括外殼9000、顯示部9001、揚聲器9003、操作鍵9005(包括電源開關或操作開關)、連接端子9006、感測器9007(該感測器具有測量如下因素的功能：力、位移、位置、速度、加速度、角速度、轉速、距離、光、液、磁、溫度、化學物質、聲音、時間、硬度、電場、電流、電壓、電 力、輻射線、流量、濕度、傾斜度、振動、氣味或紅外線)、麥克風9008等。
圖51A至圖51G所示的電子裝置具有各種功能。例如，可以具有如下功能：將各種資訊(靜態影像、動態影像、文字影像等)顯示在顯示部上的功能；觸控面板的功能；顯示日曆、日期或時間等的功能；藉由利用各種軟體(程式)控制處理的功能；進行無線通訊的功能；藉由利用無線通訊功能來連接到各種電腦網路的功能；藉由利用無線通訊功能，進行各種資料的發送或接收的功能；讀出儲存在存儲介質中的程式或資料來將其顯示在顯示部上的功能；等。注意，圖51A至圖51G所示的電子裝置可具有的功能不侷限於上述功能，而可以具有各種功能。另外，雖然在圖51A至圖51G中未圖示，但是電子裝置可以包括多個顯示部。此外，也可以在該電子裝置中設置照相機等而使其具有如下功能：拍攝靜態影像的功能；拍攝動態影像的功能；將所拍攝的影像儲存在存儲介質(外部存儲介質或內置於照相機的存儲介質)中的功能；將所拍攝的影像顯示在顯示部上的功能；等。
下面，詳細地說明圖51A至圖51G所示的電子裝置。
圖51A是示出電視機9100的透視圖。可以將例如是50英寸以上或100英寸以上的大型的顯示部9001組裝到電視機9100。
圖51B是示出可攜式資訊終端9101的透視 圖。可攜式資訊終端9101例如具有電話機、電子筆記本和資訊閱讀裝置等中的一種或多種的功能。明確而言，可以將其用作智慧手機。另外，可攜式資訊終端9101可以設置有揚聲器、連接端子、感測器等。另外，可攜式資訊終端9101可以將文字及影像資訊顯示在其多個面上。例如，可以將三個操作按鈕9050(還稱為操作圖示或只稱為圖示)顯示在顯示部9001的一個面上。另外，可以將由虛線矩形表示的資訊9051顯示在顯示部9001的另一個面上。此外，作為資訊9051的例子，可以舉出提示收到來自電子郵件、SNS(Social Networking Services：社交網路服務)或電話等的資訊的顯示；電子郵件或SNS等的標題；電子郵件或SNS等的發送者姓名；日期；時間；電量；以及天線接收強度等。或者，可以在顯示有資訊9051的位置上顯示操作按鈕9050等代替資訊9051。
圖51C是示出可攜式資訊終端9102的透視圖。可攜式資訊終端9102具有將資訊顯示在顯示部9001的三個以上的面上的功能。在此，示出資訊9052、資訊9053、資訊9054分別顯示於不同的面上的例子。例如，可攜式資訊終端9102的使用者能夠在將可攜式資訊終端9102放在上衣口袋裡的狀態下確認其顯示(這裡是資訊9053)。明確而言，將打來電話的人的電話號碼或姓名等顯示在能夠從可攜式資訊終端9102的上方觀看這些資訊的位置。使用者可以確認到該顯示而無需從口袋裡拿出可攜式資訊終端9102，由此能夠判斷是否接電話。
圖51D是示出手錶型可攜式資訊終端9200的透視圖。可攜式資訊終端9200可以執行行動電話、電子郵件、文章的閱讀及編輯、音樂播放、網路通訊、電腦遊戲等各種應用程式。此外，顯示部9001的顯示面被彎曲，能夠在所彎曲的顯示面上進行顯示。另外，可攜式資訊終端9200可以進行被通訊標準化的近距離無線通訊。例如，藉由與可進行無線通訊的耳麥相互通訊，可以進行免提通話。此外，可攜式資訊終端9200包括連接端子9006，可以藉由連接器直接與其他資訊終端進行資料的交換。另外，也可以藉由連接端子9006進行充電。此外，充電工作也可以利用無線供電進行，而不藉由連接端子9006。
圖51E、圖51F和圖51G是示出能夠折疊的可攜式資訊終端9201的透視圖。另外，圖51E是展開狀態的可攜式資訊終端9201的透視圖，圖51F是從展開狀態和折疊狀態中的一個狀態變為另一個狀態的中途的狀態的可攜式資訊終端9201的透視圖，圖51G是折疊狀態的可攜式資訊終端9201的透視圖。可攜式資訊終端9201在折疊狀態下可攜性好，在展開狀態下因為具有無縫拼接的較大的顯示區域而其顯示的一覽性強。可攜式資訊終端9201所包括的顯示部9001由鉸鏈9055所連接的三個外殼9000來支撐。藉由鉸鏈9055使兩個外殼9000之間彎折，可以從可攜式資訊終端9201的展開狀態可逆性地變為折疊狀態。例如，可以以1mm以上且150mm以下的曲 率半徑使可攜式資訊終端9201彎曲。
接著，圖52A和圖52B示出與圖50A至圖50E、圖51A至圖51G所示的電子裝置不同的電子裝置的例子。圖52A和圖52B是包括多個顯示面板的顯示裝置的透視圖。圖52A是多個顯示面板被捲繞時的透視圖，圖52B是展開多個顯示面板時的透視圖。
圖52A和圖52B所示的顯示裝置9500包括多個顯示面板9501、軸部9511、軸承部9512。多個顯示面板9501都包括顯示區域9502、具有透光性的區域9503。
多個顯示面板9501具有撓性。以其一部分互相重疊的方式設置相鄰的兩個顯示面板9501。例如，可以重疊相鄰的兩個顯示面板9501的各具有透光性的區域9503。藉由使用多個顯示面板9501，可以實現螢幕大的顯示裝置。另外，根據使用情況可以捲繞顯示面板9501，所以可以實現通用性高的顯示裝置。
圖52A和圖52B示出相鄰的顯示面板9501的顯示區域9502彼此分開的情況，但是不侷限於此，例如，也可以藉由沒有間隙地重疊相鄰的顯示面板9501的顯示區域9502，實現連續的顯示區域9502。
本實施方式所示的電子裝置具有包括用來顯示某些資訊的顯示部的特徵。注意，本發明的一個實施方式的半導體裝置也可以應用於不包括顯示部的電子裝置。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而使用。
實施例1
在本實施例中，對本發明的一個實施方式的氧化物半導體膜的載子密度進行測量。下面說明其內容。
<1-1.氧化物半導體膜的載子密度>
在本實施例中，對實施方式1所說明的樣本A1、樣本A4、樣本A7、樣本A10及樣本A11進行熱處理，然後測量各樣本的載子密度。
作為熱處理，在氮氛圍下以450℃的溫度進行1小時的第一熱處理，然後在氮和氧的混合氣體氛圍下以450℃的溫度進行1小時的第二熱處理。
在載子密度的測量中，使用霍爾效應測量器(比電阻/霍爾測量系統ResiTest 8310(TOYO Corporation製造))。藉由比電阻/霍爾測量系統ResiTest 8310，磁場的方向和強度在某個週期中改變並且與其同步，僅檢測樣本所引起的霍爾電動勢電壓，使得可執行AC(交流)霍爾測量。甚至在具有低場效移動率和高電阻率的材料的情況下，也可檢測霍爾電動勢電壓。
圖53A和圖53B示出載子密度的測量結果。
圖53A示出對樣本A1、樣本A4、樣本A7、樣本A10及樣本A11進行第一熱處理之後的載子密度的測量結果，圖53B示出對樣本A1、樣本A4、樣本A7、樣本A10及樣本A11進行第二熱處理之後的載子密度的 測量結果。
如圖53A所示，在各樣本中，第一熱處理之後的氧化物半導體膜的載子密度都是1×1019cm-3以上且3×1019cm-3以下。另一方面，如圖53B所示，在各樣本中，第二熱處理之後的氧化物半導體膜的載子密度都是5×1016cm-3以上且3.5×1017cm-3以下。
這是因為：由於第一熱處理而增加氧化物半導體膜中的氧缺陷，然後由於第二熱處理而使氧填補氧化物半導體膜中的氧缺陷。
本實施例所示的結構可以與其他實施方式或實施例所示的結構適當地組合而使用。
實施例2
在本實施例中，製造將本發明的一個實施方式的氧化物半導體膜用於通道區域的電晶體(通道長度L為6.0μm，通道寬度W為50μm的電晶體)並對該電晶體的電特性進行測量。在本實施例中，製造樣本B1至樣本B3。
樣本B1至樣本B3是在基板上分別形成有相當於圖17A和圖17B所示的電晶體100B的五個電晶體的樣本。注意，在下面的說明中，關於與圖17A和圖17B所示的電晶體100B的結構相同的結構使用相同的符號。首先，對樣本B1的製造方法進行說明。
<2-1.樣本B1的製造方法>
首先，準備基板102。作為基板102使用玻璃基板。接著，在基板102上形成導電膜106。作為導電膜106，使用濺射裝置形成厚度為10nm的鈦膜和厚度為100nm的銅膜。
接著，在基板102及導電膜106上形成絕緣膜104。在本實施例中，作為絕緣膜104，使用PECVD設備在真空中連續地依次形成絕緣膜104_1、絕緣膜104_2、絕緣膜104_3及絕緣膜104_4。作為絕緣膜104_1，使用厚度為50nm的氮化矽膜。另外，作為絕緣膜104_2，使用厚度為300nm的氮化矽膜。另外，作為絕緣膜104_3，使用厚度為50nm的氮化矽膜。另外，作為絕緣膜104_4，使用厚度為50nm的氧氮化矽膜。
接著，在絕緣膜104上形成氧化物半導體膜，將該氧化物半導體膜加工為島狀，由此形成氧化物半導體膜108。作為氧化物半導體膜108，形成厚度為40nm的氧化物半導體膜。
樣本B1的氧化物半導體膜108的成膜條件為如下：基板溫度為170℃；將流量為140sccm的氬氣體和流量為60sccm的氧氣體導入濺射裝置的處理室中；壓力為0.6Pa；對包含銦、鎵和鋅的金屬氧化物靶材(In：Ga：Zn=4：2：4.1[原子個數比])施加2.5kW的交流電力。另外，樣本B1的氧流量比為30%。
另外，作為氧化物半導體膜108的加工，採 用濕蝕刻法。
接著，在絕緣膜104及氧化物半導體膜108上形成後面成為絕緣膜110的絕緣膜。作為該絕緣膜，使用PECVD設備形成厚度為150nm的氧氮化矽膜。
接著，進行熱處理。作為該熱處理，在氮和氧的混合氣體氛圍下以350℃的溫度進行1小時的熱處理。
接著，在絕緣膜104及成為絕緣膜110的絕緣膜的所希望的區域中形成開口143。作為開口143的形成方法，利用乾蝕刻法。
接著，以覆蓋開口143的方式在絕緣膜上形成厚度為100nm的氧化物半導體膜，將該氧化物半導體膜加工為島狀，由此形成導電膜112。在形成導電膜112之後，連續地對與導電膜112的下側接觸的絕緣膜進行加工，由此形成絕緣膜110。
作為導電膜112，形成厚度為100nm的氧化物半導體膜。作為該氧化物半導體膜採用兩層的疊層結構。厚度為10nm的第一層氧化物半導體膜的成膜條件為如下：基板溫度為170℃；將流量為200sccm的氧氣體導入濺射裝置的處理室中；壓力為0.6Pa；對包含銦、鎵和鋅的金屬氧化物靶材(In：Ga：Zn=4：2：4.1[原子個數比])施加2.5kW的交流電力。厚度為90nm的第二層氧化物半導體膜的成膜條件為如下：基板溫度為170℃；將流量為180sccm的氬氣體和流量為20sccm的氧氣體導入 濺射裝置的處理室中；壓力為0.6Pa；對包含銦、鎵和鋅的金屬氧化物靶材(In：Ga：Zn=4：2：4.1[原子個數比])施加2.5kW的交流電力。
另外，作為導電膜112的加工使用濕蝕刻法，作為絕緣膜110的加工使用乾蝕刻法。
接著，從絕緣膜104、氧化物半導體膜108、絕緣膜110及導電膜112上進行電漿處理。使用PECVD設備，在基板溫度為220℃且氬氣體和氮氣體的混合氛圍下進行該電漿處理。
接著，在絕緣膜104、氧化物半導體膜108、絕緣膜110及導電膜112上形成絕緣膜116。作為絕緣膜116，使用PECVD設備形成厚度為100nm的氮化矽膜。
接著，在絕緣膜116上形成絕緣膜118。作為絕緣膜118，使用PECVD設備形成厚度為300nm的氧氮化矽膜。
接著，在絕緣膜118上形成遮罩，使用該遮罩在絕緣膜116、118中形成開口141a、141b。另外，在開口141a、141b的加工中使用乾蝕刻裝置。
接著，在絕緣膜118上以填充開口141a、141b的方式形成導電膜，將該導電膜加工為島狀，由此形成導電膜120a、120b。
作為導電膜120a、120b，使用濺射裝置形成厚度為10nm的鈦膜和厚度為100nm的銅膜。
接著，在絕緣膜118、導電膜120a及導電膜 120b上形成絕緣膜122。作為絕緣膜122，使用厚度為1.5μm的丙烯酸類感光性樹脂。
藉由上述製程，製造相當於圖17A和圖17B所示的電晶體100B的電晶體。
<2-2.樣本B2的製造方法>
樣本B2與上面製造的樣本B1的不同之處在於氧化物半導體膜108的成膜條件。注意，樣本B2的氧化物半導體膜108之外的條件與樣本B1相同。
樣本B2的氧化物半導體膜108的成膜條件為如下：基板溫度為130℃；將流量為180sccm的氬氣體和流量為20sccm的氧氣體導入濺射裝置的處理室中；壓力為0.6Pa；對包含銦、鎵和鋅的金屬氧化物靶材(In：Ga：Zn=4：2：4.1[原子個數比])施加2.5kW的交流電力。另外，樣本B2的氧流量比為10%。
<2-3.樣本B3的製造方法>
樣本B3與上面製造的樣本B1的不同之處在於氧化物半導體膜108的成膜條件。注意，樣本B3的氧化物半導體膜108之外的條件與樣本B1相同。
樣本B3的氧化物半導體膜108的成膜條件為如下：基板溫度為室溫(R.T.)；將流量為180sccm的氬氣體和流量為20sccm的氧氣體導入濺射裝置的處理室中；壓力為0.6Pa；對包含銦、鎵和鋅的金屬氧化物靶材 (In：Ga：Zn=4：2：4.1[原子個數比])施加2.5kW的交流電力。另外，樣本B3的氧流量比為10%。
<2-4.電晶體的汲極電流-閘極電壓(Id-Vg)特性>
接著，測量上面製造的樣本B1至樣本B3的電晶體的Id-Vg特性。
作為電晶體的Id-Vg特性的測量條件，施加到被用作第一閘極電極的導電膜106的電壓(以下，也稱為閘極電壓(Vg))以及施加到被用作第二閘極電極的導電膜112的電壓(以下，也稱為背閘極電壓(Vbg))從-15V每隔0.25V變化到+20V。另外，將對被用作源極電極的導電膜120a施加的電壓(以下，也稱為源極電壓(Vs))設定為0V(comm)，將對被用作汲極電極的導電膜120b施加的電壓(以下，也稱為汲極電壓(Vd))設定為0.1V和20V。
圖54示出樣本B1的Id-Vg特性結果，圖55示出樣本B2的Id-Vg特性結果，圖56示出樣本B3的Id-Vg特性結果。在圖54、圖55及圖56中，第一縱軸表示Id(A)，第二縱軸表示場效移動率(μFE(cm2/Vs))，橫軸表示Vg(V)。另外，在圖54、圖55及圖56中，將五個電晶體的Id-Vg特性結果重疊而表示。
如圖54、圖55及圖56所示，在本實施例中製造的樣本B1至樣本B3具有良好的電特性。此外，由圖54、圖55及圖56所示的結果可知，電晶體的場效移 動率按樣本B3、樣本B2、樣本B1的順序高。尤其可知，在Vg低的範圍內，例如在Vg=10V以下的範圍內，樣本B3和樣本B2的場效移動率比樣本B1高。
在此，圖57A示出上面製造的樣本B1至樣本B3中的電晶體的場效移動率與氧化物半導體膜的蝕刻速度之間的關係。另外，圖57B示出樣本B1至樣本B3中的電晶體的臨界電壓(Vth)與氧化物半導體膜的蝕刻速度之間的關係。
注意，氧化物半導體膜的蝕刻速度是指使用將濃度為85體積%的磷酸用水稀釋成1/100的磷酸水溶液對氧化物半導體膜進行蝕刻時的蝕刻的速度。此外，作為氧化物半導體膜的蝕刻速度的測量位置，採用形成在基板102上的五個電晶體附近的區域。
由圖57A可知，在電晶體的場效移動率與氧化物半導體膜的蝕刻速度之間有相關關係。另外，由圖57B可知，在電晶體的臨界電壓(Vth)與氧化物半導體膜的蝕刻速度之間有相關關係。
此外，由圖57A和圖57B所示的結果可知，在想要使電晶體的場效移動率增大的情況下，較佳為使氧化物半導體膜的蝕刻速度增大。另一方面，當使氧化物半導體膜的蝕刻速度增大時，電晶體的臨界電壓向負方向漂移。另外，圖57A和圖57B示出線形的近似曲線及該近似曲線的公式。從該公式可知，為了實現常關閉的電晶體，亦即臨界電壓大於0V的電晶體，將氧化物半導體膜 的蝕刻速度設定為45nm/min以下，即可。注意，因為在使氧化物半導體膜的蝕刻速度的下限值過小時難以對氧化物半導體膜進行加工，所以蝕刻速度較佳為10nm/min以上。
由此，當使用將濃度為85體積%的磷酸用水稀釋成1/100的磷酸水溶液對本發明的一個實施方式的氧化物半導體膜進行蝕刻時，本發明的一個實施方式的氧化物半導體膜較佳為包括蝕刻速度為10nm/min以上且45nm/min以下的區域，更佳為包括蝕刻速度為10nm/min以上且25nm/min以下的區域。
注意，藉由改變通道長度(L)和通道寬度(W)，電晶體的特性變動，尤其是電晶體的臨界電壓變動。因此，實施者適當地選擇最適合的蝕刻速度。
本實施例所示的結構可以與其他實施方式或實施例所示的結構適當地組合而使用。
實施例3
在本實施例中，對本發明的一個實施方式的氧化物半導體膜的片電阻進行評價。在本實施例中，製造相當於圖58A和圖58B所示的評價用樣本650的樣本(樣本C1至樣本C4)。
<3-1.評價用樣本的結構>
首先，說明圖58A和圖58B所示的評價用樣本650。 圖58A是評價用樣本650的俯視圖，圖58B相當於沿著圖58A所示的點劃線M-N的切斷面的剖面圖。
評價用樣本650包括：基板602上的導電膜604a；基板602上的導電膜604b；覆蓋基板602、導電膜604a、導電膜604b的絕緣膜606；絕緣膜606上的絕緣膜607；絕緣膜607上的氧化物半導體膜609；藉由形成在絕緣膜606、絕緣膜607中的開口644a與導電膜604a連接的導電膜612d；藉由形成在絕緣膜606、絕緣膜607中的開口644b與導電膜604b連接的導電膜612e；以及覆蓋絕緣膜607、氧化物半導體膜609、導電膜612d、導電膜612e的絕緣膜618。
導電膜612d、612e與氧化物半導體膜609連接。在導電膜612d、612e上的絕緣膜618中形成有開口646a、646b。
此外，製造氧化物半導體膜609的結構不同的樣本(樣本C1至樣本C4)並對氧化物半導體膜609的片電阻進行評價。在樣本C1至樣本C4中，氧化物半導體膜609的尺寸為W/L=10μm/1500μm。
<3-2.樣本C1及樣本C3的製造方法>
以下，示出樣本C1及樣本C3的製造方法。
首先，在基板602上形成導電膜604a、604b。作為基板602使用玻璃基板。此外，作為導電膜604a、604b，使用濺射裝置形成厚度為10nm的鈦膜和厚 度為100nm的銅膜的疊層膜。
接著，在基板602及導電膜604a、604b上形成絕緣膜606、607。作為絕緣膜606，使用PECVD設備形成厚度為400nm的氮化矽膜。另外，作為絕緣膜607，使用PECVD設備形成厚度為50nm的氧氮化矽膜。
接著，進行熱處理。作為該熱處理，在氮氛圍下以350℃的溫度進行1小時的熱處理。
接著，在絕緣膜607上形成氧化物半導體膜609。注意，樣本C1的氧化物半導體膜609的成膜條件與樣本C3的氧化物半導體膜609的成膜條件不同。
[樣本C1]
作為樣本C1的氧化物半導體膜609，形成厚度為40nm的IGZO膜。該IGZO膜的成膜條件為如下：基板溫度為170℃；將流量為100sccm的氬氣體和流量為100sccm的氧氣體導入濺射裝置的處理室中；壓力為0.6Pa；對包含銦、鎵和鋅的金屬氧化物靶材(In：Ga：Zn=1：1：1[原子個數比])施加2.5kW的交流電力。另外，樣本C1的氧流量比為50%。
[樣本C3]
作為樣本C3的氧化物半導體膜609，形成厚度為40nm的IGZO膜。該IGZO膜的成膜條件為如下：基板溫度為130℃；將流量為180sccm的氬氣體和流量為20sccm 的氧氣體導入濺射裝置的處理室中；壓力為0.6Pa；對包含銦、鎵和鋅的金屬氧化物靶材(In：Ga：Zn=4：2：4.1[原子個數比])施加2.5kW的交流電力。另外，樣本C3的氧流量比為10%。
接著，在絕緣膜607及氧化物半導體膜609上形成光阻遮罩，對所希望的區域進行蝕刻，由此形成到達導電膜604a、604b的開口644a、644b。作為開口644a、644b的形成方法，利用乾蝕刻法。在形成開口644a、644b之後，去除光阻遮罩。
接著，在絕緣膜607、氧化物半導體膜609及開口644a、644b上形成導電膜，在該導電膜上形成光阻遮罩，對所希望的區域進行蝕刻，由此形成導電膜612d、612e。作為導電膜612d、612e，使用濺射裝置形成厚度為10nm的鈦膜和厚度為100nm的銅膜的疊層膜。在形成導電膜612d、612e之後，去除光阻遮罩。
接著，在絕緣膜607、氧化物半導體膜609及導電膜612d、612e上形成絕緣膜618。作為絕緣膜618，使用PECVD設備形成厚度為300nm的氧氮化矽膜。
接著，在絕緣膜618上形成光阻遮罩，對所希望的區域進行蝕刻，由此形成到達導電膜612d、612e的開口646a、646b。在開口646a、646b的形成中，使用乾蝕刻裝置。在形成開口646a、646b之後，去除光阻遮罩。
藉由上述製程製造樣本C1及樣本C3。
<樣本C2及樣本C4的製造方法>
樣本C2及樣本C4的絕緣膜618的成膜條件與樣本C1及樣本C3不同。
作為樣本C2及樣本C4的絕緣膜618，利用PECVD設備形成厚度為100nm的氮化矽膜和厚度為300nm的氧氮化矽膜的疊層膜。
注意，樣本C2的成膜條件除了絕緣膜618以外與樣本C1相同。另外，樣本C4的成膜條件除了絕緣膜618以外與樣本C3相同。
藉由上述製程製造本實施例的樣本C2及樣本C4。
<3-3.氧化物半導體膜的片電阻評價>
接著，對上面製造的樣本C1至樣本C4進行片電阻評價。圖59示出樣本C1至樣本C4的片電阻結果。
如圖59所示，在樣本C1和樣本C3中，因為氧化物半導體膜609的片電阻超過測量上限(1×106Ω/平方)，所以不能測量出片電阻。這是因為：絕緣膜618包括氧氮化矽膜，亦即，氧化物半導體膜609與氧氮化矽膜接觸。另一方面，可知樣本C2和樣本C4中的氧化物半導體膜609的片電阻較低。這是因為：絕緣膜618包括氮化矽膜和氧氮化矽膜，亦即，氧化物半導體膜609與氮化矽膜接觸。此外，確認到：在比較樣本C2與樣本C4的 情況下，樣本C4的片電阻為樣本C2的1/2以下。這起因於樣本C2的氧化物半導體膜609的成膜條件與樣本C4不同。
如此，可以確認到：藉由改變氧化物半導體膜的成膜條件及形成在氧化物半導體膜上的絕緣膜的結構，能夠控制氧化物半導體膜的片電阻。
本實施例所示的結構可以與其他實施方式或實施例所示的結構適當地組合而使用。
實施例4
在本實施例中，製造將本發明的一個實施方式的氧化物半導體膜用於通道區域的電晶體並對該電晶體的Id-Vg特性進行評價。
在本實施例中，製造樣本D1至樣本D4。
樣本D1至樣本D4是在基板上分別形成有相當於圖17A和圖17B所示的電晶體100B的四個電晶體的樣本。樣本D1和樣本D3是形成有通道長度L為2.0μm且通道寬度W為50μm的電晶體的樣本，樣本D2和樣本D4是形成有通道長度L為6.0μm且通道寬度W為50μm的電晶體的樣本。
另外，樣本D1和樣本D2中的氧化物半導體膜的成膜條件與樣本D3和樣本D4中的氧化物半導體膜的成膜條件不同。
注意，在下面的說明中，關於與圖17A和圖 17B所示的電晶體100B的結構相同的結構使用相同的符號。首先，對樣本D1和樣本D2的製造方法進行說明。
<4-1.樣本D1及樣本D2的製造方法>
首先，準備基板102。作為基板102使用玻璃基板。接著，在基板102上形成導電膜106。作為導電膜106，使用濺射裝置形成厚度為10nm的鈦膜和厚度為100nm的銅膜。
接著，在基板102及導電膜106上形成絕緣膜104。在本實施例中，作為絕緣膜104，使用PECVD設備在真空中連續地依次形成絕緣膜104_1、絕緣膜104_2、絕緣膜104_3及絕緣膜104_4。作為絕緣膜104_1，使用厚度為50nm的氮化矽膜。另外，作為絕緣膜104_2，使用厚度為300nm的氮化矽膜。另外，作為絕緣膜104_3，使用厚度為50nm的氮化矽膜。另外，作為絕緣膜104_4，使用厚度為50nm的氧氮化矽膜。
接著，在絕緣膜104上形成氧化物半導體膜，將該氧化物半導體膜加工為島狀，由此形成氧化物半導體膜108。作為氧化物半導體膜108，形成厚度為40nm的氧化物半導體膜。
樣本D1及樣本D2的氧化物半導體膜108的成膜條件為如下：基板溫度為170℃；將流量為100sccm的氬氣體和流量為100sccm的氧氣體導入濺射裝置的處理室中；壓力為0.6Pa；對包含銦、鎵和鋅的金屬氧化物靶 材(In：Ga：Zn=1：1：1[原子個數比])施加2.5kW的交流電力。另外，樣本D1及樣本D2的氧流量比為50%。
另外，作為氧化物半導體膜108的加工，採用濕蝕刻法。
接著，在絕緣膜104及氧化物半導體膜108上形成後面成為絕緣膜110的絕緣膜。作為該絕緣膜，使用PECVD設備形成厚度為150nm的氧氮化矽膜。
接著，進行熱處理。作為該熱處理，在氮和氧的混合氣體氛圍下以350℃的溫度進行1小時的熱處理。
接著，在絕緣膜104及成為絕緣膜110的絕緣膜的所希望的區域中形成開口143。作為開口143的形成方法，利用乾蝕刻法。
接著，以覆蓋開口143的方式在絕緣膜上形成厚度為100nm的氧化物半導體膜，將該氧化物半導體膜加工為島狀，由此形成導電膜112。在形成導電膜112之後，連續地對與導電膜112的下側接觸的絕緣膜進行加工，由此形成絕緣膜110。
作為導電膜112，形成厚度為100nm的氧化物半導體膜。作為該氧化物半導體膜採用兩層的疊層結構。厚度為10nm的第一層氧化物半導體膜的成膜條件為如下：基板溫度為170℃；將流量為200sccm的氧氣體導入濺射裝置的處理室中；壓力為0.6Pa；對包含銦、鎵和鋅的金屬氧化物靶材(In：Ga：Zn=4：2：4.1[原子個數 比])施加2.5kW的交流電力。厚度為90nm的第二層氧化物半導體膜的成膜條件為如下：基板溫度為170℃；將流量為180sccm的氬氣體和流量為20sccm氧氣體導入濺射裝置的處理室中；壓力為0.6Pa；對包含銦、鎵和鋅的金屬氧化物靶材(In：Ga：Zn=4：2：4.1[原子個數比])施加2.5kW的交流電力。
另外，作為導電膜112的加工使用濕蝕刻法，作為絕緣膜110的加工使用乾蝕刻法。
接著，從絕緣膜104、氧化物半導體膜108、絕緣膜110及導電膜112上進行電漿處理。使用PECVD設備，在基板溫度為220℃且氬氣體和氮氣體的混合氛圍下進行該電漿處理。
接著，在絕緣膜104、氧化物半導體膜108、絕緣膜110及導電膜112上形成絕緣膜116。作為絕緣膜116，使用PECVD設備形成厚度為100nm的氮化矽膜。
接著，在絕緣膜116上形成絕緣膜118。作為絕緣膜118，使用PECVD設備形成厚度為300nm的氧氮化矽膜。
接著，在絕緣膜118上形成遮罩，使用該遮罩在絕緣膜116、118中形成開口141a、141b。另外，在開口141a、141b的加工中使用乾蝕刻裝置。
接著，在絕緣膜118上以填充開口141a、141b的方式形成導電膜，將該導電膜加工為島狀，由此形成導電膜120a、120b。
作為導電膜120a、120b，使用濺射裝置形成厚度為10nm的鈦膜和厚度為100nm的銅膜。
接著，在絕緣膜118、導電膜120a及導電膜120b上形成絕緣膜122。作為絕緣膜122，使用厚度為1.5μm的丙烯酸類感光性樹脂。
藉由上述製程，製造樣本D1及樣本D2。
<4-2.樣本D3及樣本D4的製造方法>
樣本D3及樣本D4與樣本D1及樣本D2的不同之處只在於氧化物半導體膜108的成膜條件。樣本D3及樣本D4的除此之外的條件與樣本D1及樣本D2相同。
樣本D3及樣本D4的氧化物半導體膜108的成膜條件為如下：基板溫度為130℃；將流量為180sccm的氬氣體和流量為20sccm的氧氣體導入濺射裝置的處理室中；壓力為0.6Pa；對包含銦、鎵和鋅的金屬氧化物靶材(In：Ga：Zn=4：2：4.1[原子個數比])施加2.5kW的交流電力。另外，樣本D3及樣本D4的氧流量比為10%。
藉由上述製程，製造樣本D3及樣本D4。
<4-3.電晶體的Id-Vg特性>
接著，測量上面製造的樣本D1至樣本D4的電晶體的Id-Vg特性。
注意，電晶體的Id-Vg特性的測量條件與實 施例2相同。但是，在樣本D1及樣本D3中，施加到Vg及Vbg的電壓在-10V至+10V的範圍內。
圖60A示出樣本D1的Id-Vg特性結果，圖60B示出樣本D2的Id-Vg特性結果，圖61A示出樣本D3的Id-Vg特性結果，圖61B示出樣本D4的Id-Vg特性結果。在圖60A、圖60B、圖61A及圖61B中，第一縱軸表示Id(A)，第二縱軸表示場效移動率(μFE(cm2/Vs))，橫軸表示Vg(V)。此外，在圖60A、圖60B、圖61A及圖61B中，將四個電晶體的Id-Vg特性結果重疊而表示。
由圖60A、圖60B、圖61A及圖61B可知，在本實施例中製造的樣本D1至樣本D4具有良好的電特性。
<4-4.根據氧化物半導體膜的成膜條件的Id的比較>
接著，對上面製造的樣本D1至樣本D4的電晶體的通態電流(Id)進行比較。圖62示出Id的比較結果。
如圖62所示，樣本D3和樣本D4的Id比樣本D1和樣本D2的Id高。也就是說，樣本D3和樣本D4尤其是通態電流高的電晶體。此外，電晶體的通道長度較短的樣本D3的Id比樣本D4的Id高。
<4-5.顯示裝置的顯示例子>
接著，製造使用相當於上面製造的樣本D3和樣本D4 的電晶體的顯示裝置並確認該顯示裝置的顯示品質。表2示出在本實施例中製造的顯示裝置的規格。
圖63示出表2所示的規格的顯示裝置的顯示例子。如圖63所示，確認到該顯示裝置具有良好的顯示品質。
本實施例所示的結構可以與其他實施方式或實施例所示的結構適當地組合而使用。
實施例5
在本實施例中，製造形成有氧化物半導體膜的樣本(樣本E1至樣本E3)並測量該樣本的電阻率。
<5-1.各樣本的結構及製造方法>
首先，參照圖64A至圖64D說明各樣本的結構及製 造方法。圖64A至圖64C是說明本實施例的樣本的製造方法的剖面圖，圖64D是說明本實施例的樣本的結構的剖面圖。
如圖64D所示，在本實施例中製造的樣本E1至樣本E3都包括基板1102及基板1102上的氧化物半導體膜1108。
[樣本E1的製造方法]
首先，在基板1102上形成氧化物半導體膜1108(參照圖64A)。
作為基板1102，使用玻璃基板，作為氧化物半導體膜1108，使用濺射裝置形成厚度為40nm的In-Ga-Zn氧化物。該In-Ga-Zn氧化物的成膜條件為如下：基板溫度為170℃；將流量為35sccm的氬氣體及流量為15sccm的氧氣體引入處理室內；壓力為0.2Pa；對設置在濺射裝置內的金屬氧化物靶材(In：Ga：Zn=4：2：4.1[原子個數比])供應1500W的AC功率。
接著，在氧化物半導體膜1108上形成絕緣膜1110(參照圖64B)。
作為絕緣膜1110，使用PECVD設備形成厚度為150nm的氧氮化矽膜。
接著，進行熱處理。在該熱處理中，基板溫度為350℃，在氮氛圍下進行1小時的處理。
接著，在絕緣膜1110上形成氧化物半導體膜 1112(參照圖64C)。
作為氧化物半導體膜1112採用兩層的疊層結構。厚度為10nm的第一層氧化物半導體膜的成膜條件為如下：基板溫度為170℃；將流量為200sccm的氧氣體導入濺射裝置的處理室中；壓力為0.6Pa；對設置在濺射裝置內的金屬氧化物靶材(In：Ga：Zn=4：2：4.1[原子個數比])施加2500W的交流電力。厚度為90nm的第二層氧化物半導體膜的成膜條件為如下：基板溫度為170℃；將流量為180sccm的氬氣體和流量為20sccm的氧氣體導入濺射裝置的處理室中；壓力為0.6Pa；對設置在濺射裝置內的金屬氧化物靶材(In：Ga：Zn=4：2：4.1[原子個數比])施加2500W的交流電力。
接著，去除氧化物半導體膜1112及絕緣膜1110而使氧化物半導體膜1108的表面露出。
經過上述製程，製造本實施例的樣本E1。
[樣本E2的製造方法]
樣本E2與如上所說明的樣本E1的不同之處是如下製程，除此之外的製程與樣本E1相同。
在樣本E2中，在將絕緣膜1110形成在氧化物半導體膜1108上之前進行電漿處理。該電漿處理的條件為如下：使用PECVD設備；基板溫度為350℃；將流量為100sccm的氬氣體引入到處理室內；壓力為40Pa；供應1000W的RF功率。
[樣本E3的製造方法]
樣本E3與如上所說明的樣本E1的不同之處是如下製程，除此之外的製程與樣本E1相同。
在樣本E3中，在將絕緣膜1110形成在氧化物半導體膜1108上之前進行電漿處理。該電漿處理的條件為如下：使用PECVD設備；基板溫度為350℃；將流量為100sccm的氬氣體和流量為100sccm的氮氣體引入到處理室內；壓力為40Pa；供應1000W的RF功率。
<5-2.各樣本的電阻率的測量結果>
接著，測量上面製造的樣本E1至樣本E3中的氧化物半導體膜的電阻率。圖65示出樣本E1至樣本E3中的氧化物半導體膜的電阻率的測量結果。
由圖65所示的結果可知，樣本E1中的氧化物半導體膜的電阻率大約為0.02Ωcm，樣本E2中的氧化物半導體膜的電阻率大約為0.001Ωcm，樣本E3中的氧化物半導體膜的電阻率大約為0.002Ωcm。
如此，可以確認到：藉由在形成氧化物半導體膜之後進行電漿處理，能夠減少氧化物半導體膜的電阻率。
本實施例所示的結構可以與其他實施方式或實施例所示的結構適當地組合而使用。
實施例6
在本實施例中，製造將本發明的一個實施方式的氧化物半導體膜用於通道區域的電晶體並對該電晶體的電特性進行測量。在本實施例中，製造樣本F1至樣本F4。
樣本F1和樣本F3包括通道長度L為2.0μm且通道寬度W為50μm的電晶體，樣本F2和樣本F4包括通道長度L為3.0μm且通道寬度W為50μm的電晶體。
樣本F1至樣本F4是在基板上分別形成有相當於圖17A和圖17B所示的電晶體100B的二十個電晶體的樣本。注意，在下面的說明中，關於與圖17A和圖17B所示的電晶體100B的結構相同的結構使用相同的符號。首先，對樣本F1的製造方法進行說明。
<6-1.樣本F1及樣本F2的製造方法>
首先，準備基板102。作為基板102使用玻璃基板。接著，在基板102上形成導電膜106。作為導電膜106，使用濺射裝置形成厚度為10nm的鈦膜和厚度為100nm的銅膜。
接著，在基板102及導電膜106上形成絕緣膜104。在本實施例中，作為絕緣膜104，使用PECVD設備在真空中連續地依次形成絕緣膜104_1、絕緣膜104_2、絕緣膜104_3及絕緣膜104_4。作為絕緣膜 104_1，使用厚度為50nm的氮化矽膜。另外，作為絕緣膜104_2，使用厚度為300nm的氮化矽膜。另外，作為絕緣膜104_3，使用厚度為50nm的氮化矽膜。另外，作為絕緣膜104_4，使用厚度為50nm的氧氮化矽膜。
接著，在絕緣膜104上形成氧化物半導體膜，將該氧化物半導體膜加工為島狀，由此形成氧化物半導體膜108。作為氧化物半導體膜108，形成厚度為40nm的氧化物半導體膜。
氧化物半導體膜108的成膜條件為如下：基板溫度為170℃；將流量為140sccm的氬氣體和流量為60sccm的氧氣體導入濺射裝置的處理室中；壓力為0.6Pa；對包含銦、鎵和鋅的金屬氧化物靶材(In：Ga：Zn=4：2：4.1[原子個數比])施加2.5kW的交流電力。另外，樣本F1的氧流量比為30%。
另外，作為氧化物半導體膜108的加工，採用濕蝕刻法。
接著，在絕緣膜104及氧化物半導體膜108上形成後面成為絕緣膜110的絕緣膜。作為該絕緣膜，使用PECVD設備形成厚度為150nm的氧氮化矽膜。
接著，進行熱處理。作為該熱處理，在氮和氧的混合氣體氛圍下以350℃的溫度進行1小時的熱處理。
接著，在絕緣膜104及成為絕緣膜110的絕緣膜的所希望的區域中形成開口143。作為開口143的形 成方法，利用乾蝕刻法。
接著，以覆蓋開口143的方式在絕緣膜上形成厚度為100nm的氧化物半導體膜，將該氧化物半導體膜加工為島狀，由此形成導電膜112。在形成導電膜112之後，連續地對與導電膜112的下側接觸的絕緣膜進行加工，由此形成絕緣膜110。
作為導電膜112，形成厚度為100nm的氧化物半導體膜。作為該氧化物半導體膜採用兩層的疊層結構。厚度為10nm的第一層氧化物半導體膜的成膜條件為如下：基板溫度為170℃；將流量為200sccm的氧氣體導入濺射裝置的處理室中；壓力為0.6Pa；對包含銦、鎵和鋅的金屬氧化物靶材(In：Ga：Zn=4：2：4.1[原子個數比])施加2.5kW的交流電力。厚度為90nm的第二層氧化物半導體膜的成膜條件為如下：基板溫度為170℃；將流量為180sccm的氬氣體和流量為20sccm的氧氣體導入濺射裝置的處理室中；壓力為0.6Pa；對包含銦、鎵和鋅的金屬氧化物靶材(In：Ga：Zn=4：2：4.1[原子個數比])施加2.5kW的交流電力。
另外，作為導電膜112的加工使用濕蝕刻法，作為絕緣膜110的加工使用乾蝕刻法。
接著，在絕緣膜104、氧化物半導體膜108、絕緣膜110及導電膜112上形成絕緣膜116。作為絕緣膜116，使用PECVD設備形成厚度為100nm的氮化矽膜。
接著，在絕緣膜116上形成絕緣膜118。作為 絕緣膜118，使用PECVD設備形成厚度為300nm的氧氮化矽膜。
接著，在絕緣膜118上形成遮罩，使用該遮罩在絕緣膜116、118中形成開口141a、141b。另外，在開口141a、141b的加工中使用乾蝕刻裝置。
接著，在絕緣膜118上以填充開口141a、141b的方式形成導電膜，將該導電膜加工為島狀，由此形成導電膜120a、120b。
作為導電膜120a、120b，使用濺射裝置形成厚度為10nm的鈦膜和厚度為100nm的銅膜。
接著，在絕緣膜118、導電膜120a及導電膜120b上形成絕緣膜122。作為絕緣膜122，使用厚度為1.5μm的丙烯酸類感光性樹脂。
藉由上述製程，製造相當於圖17A和圖17B所示的電晶體100B的電晶體。
注意，雖然樣本F1與樣本F2的電晶體的尺寸不同，但是它們的製造方法相同。
<6-2.樣本F3及樣本F4的製造方法>
樣本F3及樣本F4與如上所說明的樣本F1及樣本F2的不同之處是如下製程，除此之外的製程與樣本F1及樣本F2相同。
作為樣本F3及樣本F4，在形成絕緣膜116之前對絕緣膜104、氧化物半導體膜108、絕緣膜110及導 電膜112進行電漿處理。該電漿處理的條件為如下：使用PECVD設備；基板溫度為220℃；將流量為100sccm的氬氣體引入到處理室內；壓力為40Pa；供應1000W的RF功率。
注意，雖然樣本F3與樣本F4的電晶體的尺寸不同，但是它們的製造方法相同。
<6-3.電晶體的Id-Vg特性>
接著，測量上面製造的樣本F1至樣本F4的電晶體的Id-Vg特性。
注意，電晶體的Id-Vg特性的測量條件與實施例2相同。
圖66A示出樣本F1的Id-Vg特性結果，圖66B示出樣本F2的Id-Vg特性結果，圖67A示出樣本F3的Id-Vg特性結果，圖67B示出樣本F4的Id-Vg特性結果。在圖66A、圖66B、圖67A及圖67B中，縱軸表示Id(A)，橫軸表示Vg(V)。此外，在圖66A、圖66B、圖67A及圖67B中，將二十個電晶體的Id-Vg特性結果重疊而表示。
如圖66A和圖66B以及圖67A和圖67B所示，與樣本F1和樣本F2相比，樣本F3和樣本F4中的二十個電晶體的偏差較少且電特性良好。這起因於：由於在氧化物半導體膜108上進行的電漿處理而使形成在氧化物半導體膜108中的源極區域及汲極區域低電阻化。由於在 氧化物半導體膜上進行的電漿處理而使氧化物半導體膜的電阻下降的現象如在實施例5中說明那樣。
本實施例所示的結構可以與其他實施方式或實施例所示的結構適當地組合而使用。
實施例7
在本實施例中，製造將本發明的一個實施方式的氧化物半導體膜用於通道區域的電晶體並對該電晶體的電特性進行測量。在本實施例中，製造樣本G1及樣本G2。
樣本G1包括通道長度L為2.0μm且通道寬度W為50μm的電晶體，樣本G2包括通道長度L為3.0μm且通道寬度W為50μm的電晶體。
樣本G1及樣本G2是在基板上分別形成有相當於圖17A和圖17B所示的電晶體100B的二十個電晶體的樣本。注意，在下面的說明中，關於與圖17A和圖17B所示的電晶體100B的結構相同的結構使用相同的符號。首先，對樣本G1的製造方法進行說明。
<7-1.樣本G1及樣本G2的製造方法>
首先，準備基板102。作為基板102使用玻璃基板。接著，在基板102上形成導電膜106。作為導電膜106，使用濺射裝置形成厚度為10nm的鈦膜和厚度為100nm的銅膜。
接著，在基板102及導電膜106上形成絕緣膜104。在本實施例中，作為絕緣膜104，使用PECVD設備在真空中連續地依次形成絕緣膜104_1、絕緣膜104_2、絕緣膜104_3及絕緣膜104_4。作為絕緣膜104_1，使用厚度為50nm的氮化矽膜。另外，作為絕緣膜104_2，使用厚度為300nm的氮化矽膜。另外，作為絕緣膜104_3，使用厚度為50nm的氮化矽膜。另外，作為絕緣膜104_4，使用厚度為50nm的氧氮化矽膜。
接著，在絕緣膜104上形成氧化物半導體膜，將該氧化物半導體膜加工為島狀，由此形成氧化物半導體膜108。作為氧化物半導體膜108，形成厚度為40nm的氧化物半導體膜。
氧化物半導體膜108的成膜條件為如下：基板溫度為170℃；將流量為140sccm的氬氣體和流量為60sccm的氧氣體導入濺射裝置的處理室中；壓力為0.6Pa；對包含銦、鎵和鋅的金屬氧化物靶材(In：Ga：Zn=4：2：4.1[原子個數比])施加2.5kW的交流電力。另外，樣本G1及樣本G2的氧流量比為30%。
另外，作為氧化物半導體膜108的加工，採用濕蝕刻法。
接著，在絕緣膜104及氧化物半導體膜108上形成後面成為絕緣膜110的絕緣膜。作為該絕緣膜，使用PECVD設備形成厚度為50nm的氧氮化矽膜。
接著，進行熱處理。作為該熱處理，在氮氣 體氛圍下以350℃的溫度進行1小時的熱處理。
接著，在絕緣膜104及成為絕緣膜110的絕緣膜的所希望的區域中形成開口143。作為開口143的形成方法，利用乾蝕刻法。
接著，以覆蓋開口143的方式在絕緣膜上形成厚度為100nm的氧化物半導體膜，將該氧化物半導體膜加工為島狀，由此形成導電膜112。在形成導電膜112之後，連續地對與導電膜112的下側接觸的絕緣膜進行加工，由此形成絕緣膜110。
作為導電膜112，形成厚度為100nm的氧化物半導體膜。作為該氧化物半導體膜採用兩層的疊層結構。厚度為10nm的第一層氧化物半導體膜的成膜條件為如下：基板溫度為170℃；將流量為200sccm的氧氣體導入濺射裝置的處理室中；壓力為0.6Pa；對包含銦、鎵和鋅的金屬氧化物靶材(In：Ga：Zn=4：2：4.1[原子個數比])施加2.5kW的交流電力。厚度為90nm的第二層氧化物半導體膜的成膜條件為如下：基板溫度為170℃；將流量為180sccm的氬氣體和流量為20sccm的氧氣體導入濺射裝置的處理室中；壓力為0.6Pa；對包含銦、鎵和鋅的金屬氧化物靶材(In：Ga：Zn=4：2：4.1[原子個數比])施加2.5kW的交流電力。
另外，作為導電膜112的加工使用濕蝕刻法，作為絕緣膜110的加工使用乾蝕刻法。
接著，對絕緣膜104、氧化物半導體膜108、 絕緣膜110及導電膜112進行電漿處理。該電漿處理的條件為如下：使用PECVD設備；基板溫度為220℃；將流量為100sccm的氬氣體和流量為1000sccm的氮氣體引入到處理室內；壓力為40Pa；供應1000W的RF功率。
接著，在絕緣膜104、氧化物半導體膜108、絕緣膜110及導電膜112上形成絕緣膜116。作為絕緣膜116，使用PECVD設備形成厚度為100nm的氮化矽膜。此外，利用相同的PECVD設備並在真空中連續地進行上述電漿處理和絕緣膜116的形成。
接著，在絕緣膜116上形成絕緣膜118。作為絕緣膜118，使用PECVD設備形成厚度為300nm的氧氮化矽膜。
接著，在絕緣膜118上形成遮罩，使用該遮罩在絕緣膜116、118中形成開口141a、141b。另外，在開口141a、141b的加工中使用乾蝕刻裝置。
接著，在絕緣膜118上以填充開口141a、141b的方式形成導電膜，將該導電膜加工為島狀，由此形成導電膜120a、120b。
作為導電膜120a、120b，使用濺射裝置形成厚度為10nm的鈦膜和厚度為100nm的銅膜。
接著，在絕緣膜118、導電膜120a及導電膜120b上形成絕緣膜122。作為絕緣膜122，使用厚度為1.5μm的丙烯酸類感光性樹脂。
藉由上述製程，製造相當於圖17A和圖17B 所示的電晶體100B的電晶體。
注意，雖然樣本G1與樣本G2的電晶體的尺寸不同，但是它們的製造方法相同。
<7-2.電晶體的Id-Vg特性>
接著，測量上面製造的樣本G1及樣本G2的電晶體的Id-Vg特性。
注意，電晶體的Id-Vg特性的測量條件與實施例2相同。
圖68A示出樣本G1的Id-Vg特性結果，圖68B示出樣本G2的Id-Vg特性結果。在圖68A和圖68B中，縱軸表示Id(A)，橫軸表示Vg(V)。此外，在圖68A和圖68B中，將二十個電晶體的Id-Vg特性結果重疊而表示。
如圖68A和圖68B所示，樣本G1及樣本G2具有良好的電特性。
<7-3.電晶體的Id/W-Vd特性>
接著，測量上面製造的樣本G1及樣本G2的電晶體的Id/W-Vd特性。注意，作為Id/W-Vd特性的測量，對形成在樣本G1及樣本G2中的任一個電晶體進行測量。
樣本G1的電晶體的Id/W-Vd特性的測量條件為如下：Vg及Vbg為4.5V；Vs為0V(comm)；以及以從0V每隔0.25V變化到12V的方式施加Vd。另外，樣 本G2的電晶體的Id/W-Vd特性的測量條件為如下：Vg及Vbg為4.05V；Vs為0V(comm)；以及以從0V每隔0.25V變化到12V的方式施加Vd。
圖69A示出樣本G1的Id/W-Vd特性結果，圖69B示出樣本G2的Id/W-Vd特性結果。在圖69A和圖69B中，縱軸表示Id/W(A/μm)，橫軸表示Vd(V)。注意，縱軸的Id/W(A/μm)表示流過電晶體的汲極電流除以電晶體的通道寬度的值。
如圖69A和圖69B所示，樣本G1和樣本G2的Id/W-Vd特性上的飽和性較高。也就是說，樣本G1和樣本G2具有高恆流性。這樣的電晶體例如可以適用於有機EL顯示裝置等驅動用FET。
<7-4.電晶體的剖面觀察>
接著，在形成於樣本G1中的任一個電晶體中，進行通道長度方向上的閘極的端部的剖面觀察。此外，藉由掃描穿透式電子顯微鏡(STEM：Scanning Transmission Electron Microscope)進行剖面觀察。圖70示出樣本G1的剖面STEM觀察結果。
在圖70中，S/D region表示源極區域或汲極區域。如圖70所示，本發明的一個實施方式的電晶體具有良好的剖面形狀。
本實施例所示的結構可以與其他實施方式或實施例所示的結構適當地組合而使用。
實施例8
在本實施例中，製造將本發明的一個實施方式的氧化物半導體膜用於通道區域的電晶體並對該電晶體的電特性進行測量。在本實施例中，製造樣本H1。
在樣本H1中，電晶體的通道長度L為0.75μm且通道寬度W為3μm。
樣本H1是在基板上形成有相當於圖17A和圖17B所示的電晶體100B的一個電晶體的樣本。注意，在下面的說明中，關於與圖17A和圖17B所示的電晶體100B的結構相同的結構使用相同的符號。
<8-1.樣本H1的製造方法>
首先，準備基板102。作為基板102使用玻璃基板。接著，在基板102上形成導電膜106。作為導電膜106，使用濺射裝置形成厚度為10nm的鈦膜和厚度為100nm的銅膜。
接著，在基板102及導電膜106上形成絕緣膜104。在本實施例中，作為絕緣膜104，使用PECVD設備在真空中連續地依次形成絕緣膜104_1、絕緣膜104_2、絕緣膜104_3及絕緣膜104_4。作為絕緣膜104_1，使用厚度為50nm的氮化矽膜。另外，作為絕緣膜104_2，使用厚度為300nm的氮化矽膜。另外，作為絕緣膜104_3，使用厚度為50nm的氮化矽膜。另外，作為 絕緣膜104_4，使用厚度為50nm的氧氮化矽膜。
接著，在絕緣膜104上形成氧化物半導體膜，將該氧化物半導體膜加工為島狀，由此形成氧化物半導體膜108。作為氧化物半導體膜108，形成厚度為40nm的氧化物半導體膜。
氧化物半導體膜108的成膜條件為如下：基板溫度為170℃；將流量為140sccm的氬氣體和流量為60sccm的氧氣體導入濺射裝置的處理室中；壓力為0.6Pa；對包含銦、鎵和鋅的金屬氧化物靶材(In：Ga：Zn=4：2：4.1[原子個數比])施加2.5kW的交流電力。另外，樣本H1的氧流量比為30%。
另外，作為氧化物半導體膜108的加工，採用濕蝕刻法。
接著，在絕緣膜104及氧化物半導體膜108上形成後面成為絕緣膜110的絕緣膜。作為該絕緣膜，使用PECVD設備形成厚度為50nm的氧氮化矽膜。
接著，進行熱處理。作為該熱處理，在氮氣體氛圍下以350℃的溫度進行1小時的熱處理。
接著，在絕緣膜104及成為絕緣膜110的絕緣膜的所希望的區域中形成開口143。作為開口143的形成方法，利用乾蝕刻法。
接著，以覆蓋開口143的方式在絕緣膜上形成厚度為100nm的氧化物半導體膜，將該氧化物半導體膜加工為島狀，由此形成導電膜112。在形成導電膜112 之後，連續地對與導電膜112的下側接觸的絕緣膜進行加工，由此形成絕緣膜110。
作為導電膜112，形成厚度為100nm的氧化物半導體膜。作為該氧化物半導體膜採用兩層的疊層結構。厚度為10nm的第一層氧化物半導體膜的成膜條件為如下：基板溫度為170℃；將流量為200sccm的氧氣體導入濺射裝置的處理室中；壓力為0.6Pa；對包含銦、鎵和鋅的金屬氧化物靶材(In：Ga：Zn=4：2：4.1[原子個數比])施加2.5kW的交流電力。厚度為90nm的第二層氧化物半導體膜的成膜條件為如下：基板溫度為170℃；將流量為180sccm的氬氣體和流量為20sccm氧氣體導入濺射裝置的處理室中；壓力為0.6Pa；對包含銦、鎵和鋅的金屬氧化物靶材(In：Ga：Zn=4：2：4.1[原子個數比])施加2.5kW的交流電力。
另外，作為導電膜112的加工使用濕蝕刻法，作為絕緣膜110的加工使用乾蝕刻法。
接著，對絕緣膜104、氧化物半導體膜108、絕緣膜110及導電膜112進行電漿處理。該電漿處理的條件為如下：使用PECVD設備；基板溫度為220℃；將流量為100sccm的氬氣體和流量為1000sccm的氮氣體引入到處理室內；壓力為40Pa；供應1000W的RF功率。
接著，在絕緣膜104、氧化物半導體膜108、絕緣膜110及導電膜112上形成絕緣膜116。作為絕緣膜116，使用PECVD設備形成厚度為100nm的氮化矽膜。 此外，利用相同的PECVD設備並在真空中連續地進行上述電漿處理和絕緣膜116的形成。
接著，在絕緣膜116上形成絕緣膜118。作為絕緣膜118，使用PECVD設備形成厚度為300nm的氧氮化矽膜。
接著，在絕緣膜118上形成遮罩，使用該遮罩在絕緣膜116、118中形成開口141a、141b。另外，在開口141a、141b的加工中使用乾蝕刻裝置。
接著，在絕緣膜118上以填充開口141a、141b的方式形成導電膜，將該導電膜加工為島狀，由此形成導電膜120a、120b。
作為導電膜120a、120b，使用濺射裝置形成厚度為10nm的鈦膜和厚度為100nm的銅膜。
接著，在絕緣膜118、導電膜120a及導電膜120b上形成絕緣膜122。作為絕緣膜122，使用厚度為1.5μm的丙烯酸類感光性樹脂。
藉由上述製程，製造相當於圖17A和圖17B所示的電晶體100B的電晶體。
<8-2.電晶體的Id-Vg特性>
接著，測量上面製造的樣本H1的電晶體的Id-Vg特性。
注意，電晶體的Id-Vg特性的測量條件與實施例2相同。但是，施加到Vg及Vbg的電壓在-10V至 +10V的範圍內。
圖71示出樣本H1的Id-Vg特性結果。在圖71中，縱軸表示Id(A)，橫軸表示Vg(V)。
如圖71所示，樣本H1具有良好的電特性。
<8-3.電晶體的剖面觀察>
接著，在形成於樣本H1中的電晶體中，進行通道長度方向上的剖面觀察。此外，藉由STEM進行剖面觀察。圖72示出樣本H1的剖面STEM觀察結果。
如圖72所示，在本發明的一個實施方式的電晶體中，在電晶體的通道長度短(亦即，0.75μm)的情況下也具有良好的剖面形狀。
本實施例所示的結構可以與其他實施方式或實施例所示的結構適當地組合而使用。

Claims (18)

  1. 一種包含In、M(M為Al、Ga、Y和Sn中的任一個)及Zn的氧化物半導體膜，其中，該氧化物半導體膜包括膜密度為6.3g/cm3以上且小於6.5g/cm3的區域。
  2. 根據申請專利範圍第1項之氧化物半導體膜，其中該氧化物半導體膜包括結晶部，並且該結晶部包括具有c軸配向性的區域和具有與該c軸配向性不同的配向性的區域。
  3. 根據申請專利範圍第1項之氧化物半導體膜，其中該In、該M及該Zn的原子個數比為In：M：Zn=4：2：3附近，並且在該In的比例為4時，該M的比例為1.5以上且2.5以下，該Zn的比例為2以上且4以下。
  4. 一種包含In、M(M為Al、Ga、Y和Sn中的任一個)及Zn的氧化物半導體膜，其中，當使用將85體積%的磷酸用水稀釋成1/100的磷酸水溶液進行蝕刻時，該氧化物半導體膜包括以10nm/min以上且45nm/min以下的蝕刻速度進行蝕刻的區域。
  5. 根據申請專利範圍第4項之氧化物半導體膜，其中該氧化物半導體膜包括結晶部，並且該結晶部包括具有c軸配向性的區域和具有與該c軸配向性不同的配向性的區域。
  6. 根據申請專利範圍第4項之氧化物半導體膜，其中該In、該M及該Zn的原子個數比為In：M：Zn=4：2：3附近，並且在該In的比例為4時，該M的比例為1.5以上且2.5以下，該Zn的比例為2以上且4以下。
  7. 一種半導體裝置，包括：第一絕緣膜上的氧化物半導體膜；該氧化物半導體膜上的閘極絕緣膜；該閘極絕緣膜上的閘極電極；以及該氧化物半導體膜和該閘極電極上的第二絕緣膜，其中，該氧化物半導體膜包括與該閘極絕緣膜接觸的通道區域、與該第二絕緣膜接觸的源極區域以及與該第二絕緣膜接觸的汲極區域，並且，該氧化物半導體膜包括膜密度為6.3g/cm3以上且小於6.5g/cm3的區域。
  8. 根據申請專利範圍第7項之半導體裝置，其中該氧化物半導體膜包含In、M(M為Al、Ga、Y和Sn中的任一個)及Zn。
  9. 根據申請專利範圍第7項之半導體裝置，其中該氧化物半導體膜包括結晶部，並且該結晶部包括具有c軸配向性的區域和具有與該c軸配向性不同的配向性的區域。
  10. 一種顯示裝置，包括：申請專利範圍第7項之半導體裝置；以及 顯示元件。
  11. 一種顯示模組，包括：申請專利範圍第10項之顯示裝置；以及觸控感測器。
  12. 一種電子裝置，包括：申請專利範圍第7項之半導體裝置；以及操作鍵和電池中的任一個。
  13. 一種半導體裝置，包括：閘極電極；該閘極電極上的閘極絕緣膜；該閘極絕緣膜上的氧化物半導體膜；以及該氧化物半導體膜上的一對電極，其中，該氧化物半導體膜包括膜密度為6.3g/cm3以上且小於6.5g/cm3的區域。
  14. 根據申請專利範圍第13項之半導體裝置，其中該氧化物半導體膜包含In、M(M為Al、Ga、Y和Sn中的任一個)及Zn。
  15. 根據申請專利範圍第13項之半導體裝置，其中該氧化物半導體膜包括結晶部，並且該結晶部包括具有c軸配向性的區域和具有與該c軸配向性不同的配向性的區域。
  16. 一種顯示裝置，包括：申請專利範圍第13項之半導體裝置；以及顯示元件。
  17. 一種顯示模組，包括：申請專利範圍第16項之顯示裝置；以及觸控感測器。
  18. 一種電子裝置，包括：申請專利範圍第13項之半導體裝置；以及操作鍵和電池中的任一個。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI779254B (zh) * 2018-12-07 2022-10-01 日商日新電機股份有限公司 薄膜電晶體的製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017064590A1 (en) * 2015-10-12 2017-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2018032839A (ja) 2015-12-11 2018-03-01 株式会社半導体エネルギー研究所 トランジスタ、回路、半導体装置、表示装置および電子機器
KR102655935B1 (ko) 2016-02-12 2024-04-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 상기 반도체 장치를 포함하는 표시 장치
US20210399106A1 (en) * 2018-11-02 2021-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20210145742A (ko) * 2019-04-05 2021-12-02 소니그룹주식회사 촬상 소자, 적층형 촬상 소자 및 고체 촬상 장치, 및, 촬상 소자의 제조 방법

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JP2008277326A (ja) * 2007-04-25 2008-11-13 Canon Inc アモルファス酸化物半導体、半導体デバイス及び薄膜トランジスタ
CN103233204A (zh) * 2008-06-06 2013-08-07 出光兴产株式会社 氧化物薄膜用溅射靶及其制造方法
CN102459122B (zh) * 2009-06-05 2014-02-05 吉坤日矿日石金属株式会社 氧化物烧结体、其制造方法以及氧化物烧结体制造用原料粉末
JP2012124446A (ja) * 2010-04-07 2012-06-28 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
US8604472B2 (en) * 2011-11-09 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2013089115A1 (en) * 2011-12-15 2013-06-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6053490B2 (ja) * 2011-12-23 2016-12-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5995504B2 (ja) * 2012-04-26 2016-09-21 富士フイルム株式会社 電界効果型トランジスタ及びその製造方法、表示装置、イメージセンサ並びにｘ線センサ
TWI596778B (zh) * 2012-06-29 2017-08-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
TWI627751B (zh) * 2013-05-16 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
US9754971B2 (en) * 2013-05-18 2017-09-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2015032655A (ja) * 2013-08-01 2015-02-16 出光興産株式会社 薄膜トランジスタ
US9443987B2 (en) * 2013-08-23 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6261926B2 (ja) * 2013-09-18 2018-01-17 関東化學株式会社 金属酸化物エッチング液組成物およびエッチング方法
JP6178733B2 (ja) * 2014-01-29 2017-08-09 出光興産株式会社 積層構造、その製造方法及び薄膜トランジスタ
TWI658597B (zh) * 2014-02-07 2019-05-01 日商半導體能源研究所股份有限公司 半導體裝置
US9640669B2 (en) * 2014-03-13 2017-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
US10043913B2 (en) * 2014-04-30 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor device, display device, module, and electronic device
WO2015186354A1 (ja) * 2014-06-03 2015-12-10 株式会社Ｊｏｌｅｄ 薄膜トランジスタ及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI779254B (zh) * 2018-12-07 2022-10-01 日商日新電機股份有限公司 薄膜電晶體的製造方法

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Publication number Publication date
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