TW201715646A - 化合物半導體積體電路之電路佈局方法 - Google Patents

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Abstract

一種化合物半導體積體電路之電路佈局方法，包括：劃定於一重疊區域相重疊之一第一電路佈局及一第二電路佈局在一化合物半導體基板之上表面；一鄰近跨接區域包含重疊區域及其周圍鄰近區域；劃定一第一介電區域於鄰近跨接區域內且與至少部分重疊區域相重疊；形成一第一金屬層於第一電路佈局；形成一第一介電凸塊於第一介電區域內或同時形成第一介電凸塊於第一介電區域內及一第二介電凸塊於第一介電區域以外之一第二介電區域，其中第二介電凸塊之厚度係不大於且至少部分小於第一介電凸塊之厚度；形成一第二金屬層於第二電路佈局。

Description

化合物半導體積體電路之電路佈局方法
本發明係有關一種化合物半導體積體電路之電路佈局方法，尤指一種具有提高化合物半導體積體電路之抗濕能力之化合物半導體積體電路之電路佈局方法。
在一化合物半導體積體電路(compound semiconductor integrated circuits)中，當兩不同電位之金屬層需要交錯跨接(cross-connect)時，兩金屬層之間於交錯跨接之區域需做好隔離。一般習知技術是形成以聚醯亞胺(Polyimide)所構成之一隔離層來隔離兩不同電位之金屬層之交錯跨接，通常是在一底金屬層之上塗佈一層聚醯亞胺之隔離層，再於聚醯亞胺之隔離層之上形成一頂金屬層，其中底金屬層以及頂金屬層係為兩不同電位之金屬層。除了在底金屬層以及頂金屬層交錯跨接之重疊區域及其附近需要此聚醯亞胺之隔離層之外，其他的區域並不需要這一層聚醯亞胺之隔離層。由於習知技術並不會特別去蝕刻以去除聚醯亞胺之隔離層，因而聚醯亞胺之隔離層不僅存在底金屬層以及頂金屬層交錯跨接之重疊區域，其他不需要聚醯亞胺之隔離層之區域並未被去除。
然而，由於聚醯亞胺本身所具有之吸水率，使得聚醯亞胺之 隔離層之存在會對化合物半導體積體電路之抗濕能力造成嚴重之影響。除了在底金屬層以及頂金屬層交錯跨接之重疊區域必需要有聚醯亞胺之隔離層以隔離兩不同電位之底金屬層以及頂金屬層之外，其他不需要聚醯亞胺之隔離層之廣大區域，是造成化合物半導體積體電路之抗濕能力大幅降低之主因。
此外，隔離層必需是一種具有低介電常數之低介電材料，以 隔離兩不同電位之底金屬層以及頂金屬層，且由於隔離層之存在，尤其隔離層必需存在於底金屬層以及頂金屬層交錯跨接之重疊區域，因此隔離層對於在底金屬層以及頂金屬層交錯跨接之重疊區域附近之化合物半導體積體電路之一阻抗(Impedance)之大小會有所影響。
有鑑於此，發明人開發出一種化合物半導體積體電路之電路 佈局方法，能夠避免上述的缺點，能大幅地提高化合物半導體積體電路之抗濕能力，以及具有提高化合物半導體積體電路之效能等優點，以兼顧使用彈性與經濟性等考量，因此遂有本發明之產生。
本發明所欲解決之技術問題有二：第一、若能有效地去除其他不需要聚醯亞胺之隔離層之廣大區域之聚醯亞胺之隔離層，將能大幅地提高化合物半導體積體電路之抗濕能力。因此，如何形成一種隔離層以隔離兩不同電位之底金屬層以及頂金屬層，且又能有效地去除底金屬層以及頂金屬層交錯跨接之重疊區域以外的廣大區域之該隔離層，以大幅地提高 化合物半導體積體電路之抗濕能力是本發明所欲解決之第一個技術問題。
第二、若能有效地去除其他不需要隔離層之廣大區域之隔離 層，除了可降低隔離層對化合物半導體積體電路之該阻抗之大小之影響之外，甚至更可藉由進行設計調整存在於底金屬層以及頂金屬層交錯跨接之重疊區域附近之隔離層之厚度、面積及形狀以及挑選隔離層之材料之介電常數，使得化合物半導體積體電路之該阻抗之大小被影響成為有助於化合物半導體積體電路之效能之優劣，反而使原本未加以設計調整之不利於化合物半導體積體電路之該阻抗之大小之影響，轉變成有助於化合物半導體積體電路之效能。因此，如何降低該隔離層對化合物半導體積體電路之一阻抗之不利影響，藉由進行設計調整存在於底金屬層以及頂金屬層交錯跨接之重疊區域附近之該隔離層之厚度、面積及形狀以及挑選該隔離層之材料之介電常數，進而提升化合物半導體積體電路之效能是本發明所欲解決之第二個技術問題。
為解決前述問題，以達到所預期之功效，本發明提供一種合 物半導體積體電路之電路佈局方法，包括以下步驟：A1：劃定一化合物半導體積體電路佈局於一化合物半導體基板之上表面，其中該化合物半導體積體電路佈局包括一第一電路佈局以及一第二電路佈局，其中該第一電路佈局之區域與該第二電路佈局之區域係於一重疊區域相重疊，一鄰近跨接區域係定義為包含該重疊區域以及該重疊區域之周圍鄰近區域；A2：劃定一第一介電區域於該化合物半導體基板之上表面，其中該第一介電區域係位於該鄰近跨接區域之內，且該第一介電區域係與至少部分該重疊區域相重疊，其中該化合物半導體基板之上表面之該第一介電區域以外之區域係 定義為一第二介電區域；A3：形成一第一金屬層於該第一電路佈局之區域內；A4：形成由一低介電材料所構成之一低介電凸塊，其中該低介電凸塊係同時形成於該第一介電區域及該第二介電區域內，該第一介電區域內之該低介電凸塊係定義為一第一介電凸塊，該第二介電區域內之該低介電凸塊係定義為一第二介電凸塊，其中該第二介電凸塊之厚度係不大於該第一介電凸塊之厚度，且至少部分之該第二介電凸塊之厚度係小於該第一介電凸塊之厚度；以及A5：形成一第二金屬層於該第二電路佈局之區域內。。
於一實施例中，前述之化合物半導體積體電路之電路佈局方法，其中該低介電材料具有一小於5%之吸水率。
於一實施例中，前述之化合物半導體積體電路之電路佈局方法，其中該低介電材料係包括選自以下群組之至少一者：聚苯並噁唑(polybenzoxazole PBO)以及苯并環丁烷(Benzo Cyclobutane BCB)。
於一實施例中，前述之化合物半導體積體電路之電路佈局方法，其中A4之步驟中，形成該低介電凸塊包括以下步驟：同時於該第一介電區域及該第二介電區域內形成一第一低介電層，其中該第一低介電層之厚度等於該第二介電凸塊之厚度；以及於該第一介電區域內形成一第二低介電層，其中該第二低介電層之厚度加上該第一低介電層之厚度等於該第一介電凸塊之厚度。
於一實施例中，前述之化合物半導體積體電路之電路佈局方法，其中A4之步驟中，其中形成該低介電凸塊包括以下步驟：同時於該第一介電區域及該第二介電區域內形成一第一低介電層，其中該第一低介電層之厚度等於該第二介電凸塊之厚度；同時於該第一介電區域及該第二介 電區域內形成該第二低介電層，其中該第二低介電層之厚度加上該第一低介電層之厚度等於該第一介電凸塊之厚度；以及曝光顯影或蝕刻以去除該第二介電區域內之該第二低介電層。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中A4之步驟中，形成該低介電凸塊包括以下步驟：同時於該第一介電區域及該第二介電區域內形成該低介電凸塊，其中該低介電凸塊之厚度等於該第一介電凸塊之厚度；以及曝光顯影或蝕刻該第二介電區域內之該低介電凸塊，使得該第一介電區域內之該低介電凸塊之厚度為該第一介電凸塊之厚度，且該第二介電區域內之該低介電凸塊之厚度為該第二介電凸塊之厚度。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中A4之步驟中，形成該低介電凸塊包括以下步驟：同時於該第一介電區域及該第二介電區域內形成該低介電凸塊；以及曝光顯影或蝕刻該第一介電區域及該第二介電區域內之該低介電凸塊，使得該第一介電區域內之該低介電凸塊之厚度為該第一介電凸塊之厚度，且該第二介電區域內之該低介電凸塊之厚度為該第二介電凸塊之厚度。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中該重疊區域之周圍鄰近區域包括該重疊區域之周遭50μm之範圍以內之區域。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中該低介電材料之介電常數係小於7。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中形成該第一介電凸塊更包括以下步驟：依據該鄰近跨接區域附近之該化合物半導體積體電路之一阻抗之所需大小，決定相對應於該鄰近跨接區域之該第一介電凸塊之厚度、面積及形狀以及該低介電材料之一介電常數，以形成該第一介電凸塊，藉此提升該化合物半導體積體電路之效能。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中更包括以下步驟：劃定一功率放大器佈局於該化合物半導體積體電路佈局中；形成一功率放大器於該功率放大器佈局之區域內，其中該功率放大器包括一第一端、一第二端以及一第三端，其中該第一端及該第二端之其中之一係為該功率放大器之一輸出端，其中該第一端係與該第一金屬層及該第二金屬層之其中之一電性相連，該第二端係與該第一金屬層及該第二金屬層之其中之另一電性相連，使得該功率放大器之該第一端及該第二端藉由該第一介電凸塊形成隔離；以及依據該鄰近跨接區域附近之該功率放大器之該第一端以及該第二端間之一輸出阻抗之所需大小，決定相對應於該鄰近跨接區域之該第一介電凸塊之厚度、面積及形狀以及該低介電材料之一介電常數，以形成該第一介電凸塊，藉此提升該化合物半導體積體電路之效能。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中該功率放大器係為一雙極性電晶體或一異質接面雙極性電晶體，該第一端係為一集極，該第二端係為一射極，該第三端係為一基極，其中該輸出阻抗係為該功率放大器之該集極及該射極間之阻抗。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中該功率放大器係為一場效電晶體，該第一端係為一汲極，該第二 端係為一源極，該第三端係為一閘極，其中該輸出阻抗係為該功率放大器之該汲極及該源極間之阻抗。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中更包括以下步驟：劃定一主功率放大器佈局以及一偏壓電路功率放大器佈局於該化合物半導體積體電路佈局中；形成一主功率放大器於該主功率放大器佈局之區域內，其中該主功率放大器包括一主功率放大器第一端、一主功率放大器第二端以及一主功率放大器第三端，其中該主功率放大器第三端係為該主功率放大器之一輸入端；形成一偏壓電路功率放大器於該偏壓電路功率放大器佈局之區域內，其中該偏壓電路功率放大器包括一偏壓電路功率放大器第一端、一偏壓電路功率放大器第二端以及一偏壓電路功率放大器第三端，其中該偏壓電路功率放大器第一端係與該第一金屬層及該第二金屬層之其中之一電性相連，該主功率放大器第三端係與該第一金屬層及該第二金屬層之其中之另一電性相連，使得該偏壓電路功率放大器第一端及該主功率放大器第三端藉由該第一介電凸塊形成隔離；以及依據該鄰近跨接區域附近之該偏壓電路功率放大器第一端以及該主功率放大器第三端間之一阻抗之所需大小，決定相對應於該鄰近跨接區域之該第一介電凸塊之厚度、面積及形狀以及該低介電材料之一介電常數，以形成該第一介電凸塊，藉此提升該化合物半導體積體電路之效能，其中該阻抗係為該主功率放大器之一輸入阻抗。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中該主功率放大器以及該偏壓電路功率放大器係為一雙極性電晶體或一異質接面雙極性電晶體，該主功率放大器第一端係為一主功率放大器 集極，該主功率放大器第二端係為一主功率放大器射極，該主功率放大器第三端係為一主功率放大器基極，該偏壓電路功率放大器第一端係為一偏壓電路功率放大器集極，該偏壓電路功率放大器第二端係為一偏壓電路功率放大器射極，該偏壓電路功率放大器第三端係為一偏壓電路功率放大器基極，其中該輸入阻抗係為該偏壓電路功率放大器集極及該主功率放大器基極間之阻抗。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中該主功率放大器以及該偏壓電路功率放大器係為一場效電晶體，該主功率放大器第一端係為一主功率放大器汲極，該主功率放大器第二端係為一主功率放大器源極，該主功率放大器第三端係為一主功率放大器閘極，該偏壓電路功率放大器第一端係為一偏壓電路功率放大器汲極，該偏壓電路功率放大器第二端係為一偏壓電路功率放大器源極，該偏壓電路功率放大器第三端係為一偏壓電路功率放大器閘極，其中該輸入阻抗係為該偏壓電路功率放大器汲極及該主功率放大器閘極間之阻抗。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中於A3之步驟以及A4之步驟之間更包括一形成至少一上絕緣層之步驟，其中該至少一上絕緣層係形成於該化合物半導體基板之上以及該第一金屬層之上，且該至少一上絕緣層係形成於該低介電凸塊之下。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中構成該至少一上絕緣層之材料係包括選自以下群組之至少一者：氮化矽(SiN)以及氧化矽(SiO2)。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中於A3之步驟之前更包括一形成至少一下絕緣層之步驟，其中該至少一下絕緣層係形成於該化合物半導體基板之上，且該至少一下絕緣層係形成於該第一金屬層之下以及該低介電凸塊之下。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中構成該至少一下絕緣層之材料係包括選自以下群組之至少一者：氮化矽(SiN)以及氧化矽(SiO2)。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中於A5之步驟之後更包括一形成至少一保護層於該化合物半導體積體電路之上之步驟。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中構成該至少一保護層之材料係包括選自以下群組之至少一者：氮化矽(SiN)以及氧化矽(SiO2)。
此外，本發明更提供一種合物半導體積體電路之電路佈局方 法，包括以下步驟：B1：劃定一化合物半導體積體電路佈局於一化合物半導體基板之上表面，其中該化合物半導體積體電路佈局包括一第一電路佈局以及一第二電路佈局，其中該第一電路佈局之區域與該第二電路佈局之區域係於一重疊區域相重疊，一鄰近跨接區域係定義為包含該重疊區域以及該重疊區域之周圍鄰近區域；B2：劃定一第一介電區域於該化合物半導體基板之上表面，其中該第一介電區域係位於該鄰近跨接區域之內，且該第一介電區域係與至少部分該重疊區域相重疊，其中該化合物半導體基板之上表面之該第一介電區域以外之區域係定義為一第二介電區域；B3：形成一第一金屬層於該第一電路佈局之區域內；B4：形成由一低介電材料所 構成之一第一介電凸塊於該第一介電區域內；以及B5：形成一第二金屬層於該第二電路佈局之區域內。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中該低介電材料具有一小於5%之吸水率。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中該低介電材料係包括選自以下群組之至少一者：聚苯並噁唑(polybenzoxazole PBO)以及苯并環丁烷(Benzo Cyclobutane BCB)。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中B4之步驟中，形成該第一介電凸塊包括以下步驟：同時於該第一介電區域及該第二介電區域內形成一低介電凸塊；以及曝光顯影或蝕刻去除該第二介電區域內之該低介電凸塊，使得該第一介電區域內之該低介電凸塊之厚度為該第一介電凸塊之厚度，且該第二介電區域內之該低介電凸塊之厚度為零。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中B4之步驟中，形成該第一介電凸塊包括以下步驟：同時於該第一介電區域及該第二介電區域內形成一低介電凸塊；以及曝光顯影或蝕刻該第一介電區域及該第二介電區域內之該低介電凸塊，使得該第一介電區域內之該低介電凸塊之厚度為該第一介電凸塊之厚度，且該第二介電區域內之該低介電凸塊之厚度為零。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中該重疊區域之周圍鄰近區域包括該重疊區域之周遭50μm之範圍以內之區域。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中該低介電材料之介電常數係小於7。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中形成該第一介電凸塊更包括以下步驟：依據該鄰近跨接區域附近之該化合物半導體積體電路之一阻抗之所需大小，決定相對應於該鄰近跨接區域之該第一介電凸塊之厚度、面積及形狀以及該低介電材料之一介電常數，以形成該第一介電凸塊，藉此提升該化合物半導體積體電路之效能。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中更包括以下步驟：劃定一功率放大器佈局於該化合物半導體積體電路佈局中；形成一功率放大器於該功率放大器佈局之區域內，其中該功率放大器包括一第一端、一第二端以及一第三端，其中該第一端及該第二端之其中之一係為該功率放大器之一輸出端，其中該第一端係與該第一金屬層及該第二金屬層之其中之一電性相連，該第二端係與該第一金屬層及該第二金屬層之其中之另一電性相連，使得該功率放大器之該第一端及該第二端藉由該第一介電凸塊形成隔離；以及依據該鄰近跨接區域附近之該功率放大器之該第一端以及該第二端間之一輸出阻抗之所需大小，決定相對應於該鄰近跨接區域之該第一介電凸塊之厚度、面積及形狀以及該低介電材料之一介電常數，以形成該第一介電凸塊，藉此提升該化合物半導體積體電路之效能。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中該功率放大器係為一雙極性電晶體或一異質接面雙極性電晶體，該第一端係為一集極，該第二端係為一射極，該第三端係為一基極，其中 該輸出阻抗係為該功率放大器之該集極及該射極間之阻抗。
於一實施例中，前述之化合物半導體積體電路之電路佈局方法，其中該功率放大器係為一場效電晶體，該第一端係為一汲極，該第二端係為一源極，該第三端係為一閘極，其中該輸出阻抗係為該功率放大器之該汲極及該源極間之阻抗。
於一實施例中，前述之化合物半導體積體電路之電路佈局方法，其中更包括以下步驟：劃定一主功率放大器佈局以及一偏壓電路功率放大器佈局於該化合物半導體積體電路佈局中；形成一主功率放大器於該主功率放大器佈局之區域內，其中該主功率放大器包括一主功率放大器第一端、一主功率放大器第二端以及一主功率放大器第三端，其中該主功率放大器第三端係為該主功率放大器之一輸入端；形成一偏壓電路功率放大器於該偏壓電路功率放大器佈局之區域內，其中該偏壓電路功率放大器包括一偏壓電路功率放大器第一端、一偏壓電路功率放大器第二端以及一偏壓電路功率放大器第三端，其中該偏壓電路功率放大器第一端係與該第一金屬層及該第二金屬層之其中之一電性相連，該主功率放大器第三端係與該第一金屬層及該第二金屬層之其中之另一電性相連，使得該偏壓電路功率放大器第一端及該主功率放大器第三端藉由該第一介電凸塊形成隔離；以及依據該鄰近跨接區域附近之該偏壓電路功率放大器第一端以及該主功率放大器第三端間之一阻抗之所需大小，決定相對應於該鄰近跨接區域之該第一介電凸塊之厚度、面積及形狀以及該低介電材料之一介電常數，以形成該第一介電凸塊，藉此提升該化合物半導體積體電路之效能，其中該阻抗係為該主功率放大器之一輸入阻抗。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中該主功率放大器以及該偏壓電路功率放大器係為一雙極性電晶體或一異質接面雙極性電晶體，該主功率放大器第一端係為一主功率放大器集極，該主功率放大器第二端係為一主功率放大器射極，該主功率放大器第三端係為一主功率放大器基極，該偏壓電路功率放大器第一端係為一偏壓電路功率放大器集極，該偏壓電路功率放大器第二端係為一偏壓電路功率放大器射極，該偏壓電路功率放大器第三端係為一偏壓電路功率放大器基極，其中該輸入阻抗係為該偏壓電路功率放大器集極及該主功率放大器基極間之阻抗。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中該主功率放大器以及該偏壓電路功率放大器係為一場效電晶體，該主功率放大器第一端係為一主功率放大器汲極，該主功率放大器第二端係為一主功率放大器源極，該主功率放大器第三端係為一主功率放大器閘極，該偏壓電路功率放大器第一端係為一偏壓電路功率放大器汲極，該偏壓電路功率放大器第二端係為一偏壓電路功率放大器源極，該偏壓電路功率放大器第三端係為一偏壓電路功率放大器閘極，其中該輸入阻抗係為該偏壓電路功率放大器汲極及該主功率放大器閘極間之阻抗。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中於B3之步驟以及B4之步驟之間更包括一形成至少一上絕緣層之步驟，其中該至少一上絕緣層係形成於該化合物半導體基板之上以及該第一金屬層之上，且該至少一上絕緣層係形成於該第一介電凸塊之下。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中構成該至少一上絕緣層之材料係包括選自以下群組之至少一者：氮化矽(SiN)以及氧化矽(SiO2)。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中於B3之步驟之前更包括一形成至少一下絕緣層之步驟，其中該至少一下絕緣層係形成於該化合物半導體基板之上，且該至少一下絕緣層係形成於該第一金屬層之下以及該第一介電凸塊之下。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中構成該至少一下絕緣層之材料係包括選自以下群組之至少一者：氮化矽(SiN)以及氧化矽(SiO2)。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中於B5之步驟之後更包括一形成至少一保護層於該化合物半導體積體電路之上之步驟。
於一實施例中，前述之化合物半導體積體電路之電路佈局方 法，其中構成該至少一保護層之材料係包括選自以下群組之至少一者：氮化矽(SiN)以及氧化矽(SiO2)。
為進一步了解本發明，以下舉較佳之實施例，配合圖式、圖 號，將本發明之具體構成內容及其所達成的功效詳細說明如下。
1‧‧‧化合物半導體積體電路(佈局)
10‧‧‧化合物半導體基板
21‧‧‧第一電路佈局
22‧‧‧第二電路佈局
31‧‧‧重疊區域
311‧‧‧重疊區域第一區
312‧‧‧重疊區域第二區
313‧‧‧重疊區域第三區
32‧‧‧周圍鄰近區域
33‧‧‧鄰近跨接區域
41‧‧‧第一介電區域
42‧‧‧第二介電區域
50‧‧‧低介電凸塊
51‧‧‧第一介電凸塊
511‧‧‧第一介電凸塊第一區
512‧‧‧第一介電凸塊第二區
513‧‧‧第一介電凸塊第三區
514‧‧‧第一介電凸塊其他區
52‧‧‧第二介電凸塊
53‧‧‧第一介電凸塊之厚度
54‧‧‧第二介電凸塊之厚度
55‧‧‧低介電凸塊之厚度
61‧‧‧第一金屬層
611‧‧‧第一金屬層第一區
612‧‧‧第一金屬層第二區
613‧‧‧第一金屬層第三區
62‧‧‧第二金屬層
621‧‧‧第二金屬層第一區
622‧‧‧第二金屬層第二區
71‧‧‧第一低介電層
72‧‧‧第二低介電層
75‧‧‧下絕緣層
76‧‧‧上絕緣層
77‧‧‧保護層
80‧‧‧異質接面雙極性電晶體(HBT)
81‧‧‧射極(Emitter)
82‧‧‧基極(Base)
83‧‧‧集極(Collector)
84‧‧‧異質接面雙極性電晶體
85‧‧‧射極
86‧‧‧基極
87‧‧‧集極
88‧‧‧偏壓電路異質接面雙極性電晶體
89‧‧‧射極
90‧‧‧基極
91‧‧‧集極
a-a’、b-b’、c-c’‧‧‧剖面線
V‧‧‧方框
第1圖以及第1A圖係分別為本發明一種化合物半導體積體電路之電路佈局方法之一具體實施例之俯視圖以及剖面圖。
第1B圖以及第1C圖係分別為本發明一種化合物半導體積體電路之電路佈局方法之另一具體實施例之俯視圖以及剖面圖。
第1D圖以及第1E圖係分別為本發明一種化合物半導體積體電路之電路佈局方法之又一具體實施例之俯視圖以及剖面圖。
第1F圖以及第1G圖係分別為本發明一種化合物半導體積體電路之電路佈局方法之再一具體實施例之俯視圖以及剖面圖。
第1H圖以及第1I圖係分別為本發明一種化合物半導體積體電路之電路佈局方法之另一具體實施例之俯視圖以及剖面圖。
第1J圖以及第1K圖係分別為本發明一種化合物半導體積體電路之電路佈局方法之又一具體實施例之俯視圖以及剖面圖。
第1L圖以及第1M圖係分別為本發明一種化合物半導體積體電路之電路佈局方法之再一具體實施例之俯視圖以及剖面圖。
第1N圖以及第1O圖係分別為本發明一種化合物半導體積體電路之電路佈局方法之另一具體實施例之俯視圖以及剖面圖。
第1P圖係為本發明一種化合物半導體積體電路之電路佈局方法之又一具體實施例之俯視圖。
第1Q圖係為本發明一種化合物半導體積體電路之電路佈局方法之再一具體實施例之俯視圖。
第2圖係為本發明一種化合物半導體積體電路之電路佈局方法流程圖。
第2A圖係為本發明一種化合物半導體積體電路之電路佈局方法流程圖。
第2B圖~第2G圖係為本發明一種化合物半導體積體電路之電路佈局方 法之具體實施例之流程步驟剖面示意圖。
第2H圖係為本發明一種化合物半導體積體電路之電路佈局方法之另一具體實施例之剖面圖。
第2I圖係為本發明一種化合物半導體積體電路之電路佈局方法之又一具體實施例之剖面圖。
第2J圖係為本發明一種化合物半導體積體電路之電路佈局方法之再一具體實施例之剖面圖。
第2K圖係為本發明一種化合物半導體積體電路之電路佈局方法之另一具體實施例之剖面圖。
第2L圖係為本發明一種化合物半導體積體電路之電路佈局方法之又一具體實施例之剖面圖。
第2M圖係為本發明一種化合物半導體積體電路之電路佈局方法之再一具體實施例之剖面圖。
第3圖係為本發明一種化合物半導體積體電路之電路佈局方法之一具體實施例之俯視示意圖。
第3A圖係為本發明一種化合物半導體積體電路之電路佈局方法之另一具體實施例之俯視示意圖。
第3B圖係描繪出第3A圖之局部電路之示意圖。
第3C圖係為第3B圖中b-b’剖面線之垂直截面之剖面示意圖。
第3D圖係為本發明一種化合物半導體積體電路之電路佈局方法之又一實施例之剖面結構之剖面示意圖。
第4圖係為本發明一種化合物半導體積體電路之電路佈局方法之一具 體實施例之局部電路佈局示意圖。
第4A圖係為相對應於第4圖中之實施例之部分電路圖。
第4B圖係為第4圖中之c-c’剖面線之垂直截面之剖面示意圖。
第4C圖係為第4B圖中V方框之區域之局部放大圖。
請同時參閱第1圖以及第1A圖，其係分別為本發明一種化合物半導體積體電路之電路佈局方法之一具體實施例之俯視圖以及剖面圖。一化合物半導體積體電路佈局1係被劃定於一化合物半導體基板10之上表面，其中化合物半導體積體電路佈局1包括一第一電路佈局21以及一第二電路佈局22。一第一金屬層61係形成於第一電路佈局21之區域內。其中第一電路佈局21之區域與第二電路佈局22之區域係於一重疊區域31相重疊。其中一鄰近跨接區域33包括重疊區域31以及重疊區域31之周圍鄰近區域32。一第一介電區域41(黑色粗框之區域)係被劃定於化合物半導體基板10之上表面，其中第一介電區域41係位於鄰近跨接區域33之內，且第一介電區域41係與至少部分重疊區域31相重疊(在此實施例中，第一介電區域41包含整個重疊區域31)。其中化合物半導體基板10之上表面之第一介電區域41(黑色粗框之區域)以外之區域係為一第二介電區域42。一低介電材料所構成之一低介電凸塊50係形成於化合物半導體基板10之上以及第一金屬層61之上。在此實施例中，低介電凸塊50係同時形成於第一介電區域41(黑色粗框之區域)以及第二介電區域42內。其中形成於第一介電區域41內之低介電凸塊50係為一第一介電凸塊51(黑色粗框之區域)，第一介電凸塊51具有一第一介電凸塊 之厚度53。其中形成於第二介電區域42內之低介電凸塊50係為一第二介電凸塊52，第二介電凸塊52具有一第二介電凸塊之厚度54，其中第二介電凸塊之厚度54係不大於第一介電凸塊之厚度53，且至少部分第二介電凸塊之厚度54係小於第一介電凸塊之厚度53(如第1A圖所示)。一第二金屬層62係形成於第二電路佈局22之區域內。在此實施例中，第二金屬層62係形成於第一介電凸塊51之上以及第二介電凸塊52之上。
在本發明之圖式中，其中第1圖、第1B圖、第1D圖、第1F圖、 第1H圖、第1J圖、第1L圖、第1N圖、第1P圖、第1Q圖、第3B圖以及第4圖等圖式中，第一金屬層61係為右上至左下之45度斜線之區塊；而第二金屬層62則為左上至右下之45度斜線之區塊；右上至左下之45度斜線與左上至右下之45度斜線兩者交錯之區塊則為重疊區域31；黑色粗框之區域係為第一介電區域41，同時也是第一介電凸塊51所形成的區域。此外，第3圖以及第3A圖中黑色粗框之區域也是第一介電區域41，同時也是第一介電凸塊51所形成的區域。
請同時參閱第1B圖以及第1C圖，其係分別為本發明一種化 合物半導體積體電路之電路佈局方法之另一具體實施例之俯視圖以及剖面圖。一化合物半導體積體電路佈局1係被劃定於一化合物半導體基板10之上表面，其中化合物半導體積體電路佈局1包括一第一電路佈局21以及一第二電路佈局22。一第一金屬層61係形成於第一電路佈局21之區域內。其中第一電路佈局21之區域與第二電路佈局22之區域係於一重疊區域31相重疊。其中一鄰近跨接區域33包括重疊區域31以及重疊區域31之周圍鄰近區域32。一第一介電區域41(黑色粗框之區域)係被劃定於化合物半導體基板10之上表 面，其中第一介電區域41係位於鄰近跨接區域33之內，且第一介電區域41係與至少部分重疊區域31相重疊(在此實施例中，第一介電區域41包含整個重疊區域31)。其中化合物半導體基板10之上表面之第一介電區域41(黑色粗框之區域)以外之區域係為一第二介電區域42。一低介電材料所構成之一低介電凸塊50係形成於化合物半導體基板10之上以及第一金屬層61之上。在此實施例中，低介電凸塊50係只形成於第一介電區域41(黑色粗框之區域)內，而不形成於第二介電區域42內，因此，在此實施例中，第二介電區域42並無第二介電凸塊52。其中形成於第一介電區域41內之低介電凸塊50係為一第一介電凸塊51(黑色粗框之區域)，第一介電凸塊51具有一第一介電凸塊之厚度53。一第二金屬層62係形成於第二電路佈局22之區域內。在此實施例中，第二金屬層62係形成於第一介電凸塊51之上以及化合物半導體基板10之上。
在第1圖~第1C圖之實施例中，低介電凸塊50是同時由第一 介電凸塊51(黑色粗框之區域)以及第二介電凸塊52所構成(如第1圖以及第1A圖之實施例)，或是僅由第一介電凸塊51(黑色粗框之區域)所構成而無第二介電凸塊52(如第1B圖以及第1C圖之實施例)。第一介電凸塊51之主要功能是在隔離不同電位之第一金屬層61以及第二金屬層62。然而，第二介電凸塊52卻會造成化合物半導體積體電路1的抗濕能力大幅降低。因此，當第二介電凸塊之厚度54係不大於第一介電凸塊之厚度53，且至少部分第二介電凸塊之厚度54係小於第一介電凸塊之厚度53時，將有助於增強化合物半導體積體電路1的抗濕能力。尤其當至少部分第二介電凸塊之厚度54小於第一介電凸塊之厚度53的90%以下時，即可明顯增強化合物半導體積體電路1的 抗濕能力。而第二介電凸塊52之厚度越小，則對化合物半導體積體電路1的抗濕能力之增強有越明顯之效果。而當所有的第二介電凸塊52皆被移除時(亦即如第1B圖以及第1C圖所示之實施例，無第二介電凸塊52)，對增強化合物半導體積體電路1的抗濕能力有極佳之效果。
在本發明之所有實施例中，有些具有第二介電凸塊52，而有 些實施例則並無第二介電凸塊52。在本發明之具有第二介電凸塊52之實施例中，其至少部分第二介電凸塊之厚度54係大於0且小於第一介電凸塊之厚度53之90%、大於0且小於第一介電凸塊之厚度53之85%、大於0且小於第一介電凸塊之厚度53之80%、大於0且小於第一介電凸塊之厚度53之75%、大於0且小於第一介電凸塊之厚度53之70%、大於0且小於第一介電凸塊之厚度53之65%、大於0且小於第一介電凸塊之厚度53之60%、大於0且小於第一介電凸塊之厚度53之55%、大於0且小於第一介電凸塊之厚度53之50%、大於0且小於第一介電凸塊之厚度53之45%、大於0且小於第一介電凸塊之厚度53之40%、大於0且小於第一介電凸塊之厚度53之35%、大於0且小於第一介電凸塊之厚度53之30%、大於0且小於第一介電凸塊之厚度53之25%、大於0且小於第一介電凸塊之厚度53之20%、大於0且小於第一介電凸塊之厚度53之15%、大於0且小於第一介電凸塊之厚度53之12%、大於0且小於第一介電凸塊之厚度53之10%、大於0且小於第一介電凸塊之厚度53之9%、大於0且小於第一介電凸塊之厚度53之8%、大於0且小於第一介電凸塊之厚度53之7%、大於0且小於第一介電凸塊之厚度53之6%、大於0且小於第一介電凸塊之厚度53之5%、大於0且小於第一介電凸塊之厚度53之4%、大於0且小於第一介電凸塊之厚度53之3%、大於0且小於第一介電凸塊之厚度53之2%或大於0且小 於第一介電凸塊之厚度53之1%。
在本發明之所有實施例中，重疊區域31係為第一電路佈局21 之區域與第二電路佈局22之區域相重疊之區域。而重疊區域31之周圍鄰近區域32係指重疊區域31之周遭至少50μm之範圍以內之區域、至少47μm之範圍以內之區域、至少45μm之範圍以內之區域、至少43μm之範圍以內之區域、至少40μm之範圍以內之區域、至少37μm之範圍以內之區域、至少35μm之範圍以內之區域、至少33μm之範圍以內之區域、至少30μm之範圍以內之區域、至少28μm之範圍以內之區域、至少25μm之範圍以內之區域、至少23μm之範圍以內之區域、至少20μm之範圍以內之區域、至少17μm之範圍以內之區域、至少15μm之範圍以內之區域、至少12μm之範圍以內之區域、至少10μm之範圍以內之區域、至少9μm之範圍以內之區域、至少8μm之範圍以內之區域、至少7μm之範圍以內之區域、至少6μm之範圍以內之區域或至少5μm之範圍以內之區域。而所謂的鄰近跨接區域33係由重疊區域31以及重疊區域31之周圍鄰近區域32所構成。
此外，本發明在選擇低介電凸塊50之材料時，係選擇具有低 吸水率之低介電凸塊50，其中低介電凸塊50之吸水率係至少小於5%、至少小於4.5%、至少小於4%、至少小於3.5%、至少小於3%、至少小於2.5%或至少小於2%。
在本發明之實施例中，所選擇之低介電凸塊50之材料係可為 一聚苯並噁唑(polybenzoxazole PBO)或一苯并環丁烷(Benzo Cyclobutane BCB)。其中低介電凸塊50之材料之最佳選擇係為一具感光性之聚苯並噁唑(polybenzoxazole PBO)或一苯并環丁烷(Benzo Cyclobutane BCB)。可以透 過曝光顯影或是蝕刻之方法，將第二介電凸塊52去除。尤其當選擇以具感光性之聚苯並噁唑或苯并環丁烷之材料做為低介電凸塊50之材料時，是可輕易地以曝光顯影之方法將在第二介電區域42內由具感光性之聚苯並噁唑或苯并環丁烷所構成之第二介電凸塊52完全去除，藉此增強化合物半導體積體電路1之抗濕能力。
在本發明之所有實施例中，所選擇之低介電凸塊50之材料其 介電常數係為至少小於7、至少小於6.7、至少小於6.3、至少小於6、至少小於5.7、至少小於5.3、至少小於5、至少小於4.7、至少小於4.3、至少小於4、至少小於3.7、至少小於3.3、至少小於3、至少小於2.7、至少小於2.3、至少小於2、至少小於1.7、至少小於1.3或至少小於1。
請參閱第1D圖~第1O圖之實施例，在這些實施例中分別有 不同的一重疊區域31、一第一介電凸塊51(黑色粗框之區域)以及一第二介電凸塊52之變化型。從這些實施例中，在重疊區域31之周圍鄰近區域32並無其他的重疊區域31之情況，由單一的重疊區域31之情況來看重疊區域31、第一介電凸塊51(黑色粗框之區域)以及第二介電凸塊52之間的各種變化可能性。
請同時參閱第1D圖以及第1E圖，其係分別為本發明一種化 合物半導體積體電路之電路佈局方法之又一具體實施例之俯視圖以及剖面圖。其主要結構係與第1圖以及第1A圖所示之實施例大致相同，惟，其中第一介電區域41(黑色粗框之區域)與重疊區域31之大小相同且完全相重疊。
請同時參閱第1F圖以及第1G圖，其係分別為本發明一種化 合物半導體積體電路之電路佈局方法之再一具體實施例之俯視圖以及剖面 圖。其主要結構係與第1D圖以及第1E圖所示之實施例大致相同，惟，其中低介電凸塊50只形成於第一介電區域41(黑色粗框之區域)內，而在第二介電區域42內並無低介電凸塊50，因此在此實施例中，只有第一介電凸塊51(黑色粗框之區域)，而無第二介電凸塊52。在此實施例中，第二金屬層62係形成於第一介電凸塊51之上以及化合物半導體基板10之上。
請同時參閱第1H圖以及第1I圖，其係分別為本發明一種化合 物半導體積體電路之電路佈局方法之另一具體實施例之俯視圖以及剖面圖。其主要結構係與第1圖以及第1A圖所示之實施例大致相同，惟，其中第一介電區域41(黑色粗框之區域)係完全位於重疊區域31之內。
請同時參閱第1J圖以及第1K圖，其係分別為本發明一種化合 物半導體積體電路之電路佈局方法之又一具體實施例之俯視圖以及剖面圖。其主要結構係與第1H圖以及第1I圖所示之實施例大致相同，惟，其中低介電凸塊50只形成於第一介電區域41(黑色粗框之區域)內，而在第二介電區域42內並無低介電凸塊50，因此在此實施例中，只有第一介電凸塊51(黑色粗框之區域)，而無第二介電凸塊52。在此實施例中，第二金屬層62係形成於第一介電凸塊51之上以及化合物半導體基板10之上。
請同時參閱第1L圖以及第1M圖，其係分別為本發明一種化 合物半導體積體電路之電路佈局方法之再一具體實施例之俯視圖以及剖面圖。其主要結構係與第1圖以及第1A圖所示之實施例大致相同，惟，其中第一介電區域41(黑色粗框之區域)係與部分重疊區域31相重疊。
請同時參閱第1N圖以及第1O圖，其係分別為本發明一種化 合物半導體積體電路之電路佈局方法之另一具體實施例之俯視圖以及剖面 圖。其主要結構係與第1L圖以及第1M圖所示之實施例大致相同，惟，其中低介電凸塊50只形成於第一介電區域41(黑色粗框之區域)內，而在第二介電區域42內並無低介電凸塊50，因此在此實施例中，只有第一介電凸塊51(黑色粗框之區域)，而無第二介電凸塊52。在此實施例中，第二金屬層62係形成於第一介電凸塊51之上以及化合物半導體基板10之上。
再請參閱第1P圖以及第1Q圖之實施例，在這些實施例中則 分別有不同變化型的複數個重疊區域31，且這些複數個重疊區域31距離都很相近。因此在這些實施例中，每一個重疊區域31之周圍鄰近區域32會互相涵蓋到其他的重疊區域31以及其他的重疊區域31之周圍鄰近區域32。因而，由這些複數個重疊區域31以及這些複數個重疊區域31之周圍鄰近區域32所構成之鄰近跨接區域33，係為一組合區域。先請參閱第1P圖，其係為本發明一種化合物半導體積體電路之電路佈局方法之又一具體實施例之俯視圖。 一化合物半導體積體電路佈局1係被劃定於一化合物半導體基板10(圖中未顯示)之上表面，其中化合物半導體積體電路佈局1包括一第一電路佈局21以及一第二電路佈局22。一第一金屬層61係形成於第一電路佈局21之區域內。其中第一電路佈局21分為三個區域，因此第一金屬層61係分別形成為一第一金屬層第一區611、一第一金屬層第二區612以及一第一金屬層第三區613。其中第一電路佈局21之區域與第二電路佈局22之區域係於一重疊區域31相重疊，其中重疊區域31以及重疊區域31之周圍鄰近區域32形成一鄰近跨接區域33。在此實施例中重疊區域31分成三個區域，分別為一重疊區域第一區311、一重疊區域第二區312以及一重疊區域第三區313。由於此三個重疊區域31非常相近，因此此三個重疊區域31以及其周圍鄰近區域32即形成如圖 所示之鄰近跨接區域33。在此實施例中，鄰近跨接區域33係為一組合區域，該組合區域包括：重疊區域第一區311、重疊區域第二區312、重疊區域第三區313、重疊區域第一區311之周圍鄰近區域、重疊區域第二區312之周圍鄰近區域以及重疊區域第三區313之周圍鄰近區域。一第一介電區域41(黑色粗框之區域)係被劃定於化合物半導體基板10(圖中未顯示)之上表面，其中第一介電區域41係位於鄰近跨接區域33之內，且第一介電區域41係與至少部分重疊區域31相重疊(在此實施例中，第一介電區域41包含重疊區域第一區311、重疊區域第二區312以及重疊區域第三區313)。另外，一第二介電區域42係定義為化合物半導體基板10(圖中未顯示)之上表面之第一介電區域41(黑色粗框之區域)以外之區域。一低介電材料所構成之一低介電凸塊50係形成於化合物半導體基板10(圖中未顯示)之上以及第一金屬層61之上。在此實施例中，低介電凸塊50係只形成於第一介電區域41(黑色粗框之區域)內，而在第二介電區域42內並無低介電凸塊50。其中形成於第一介電區域41內之低介電凸塊50係為一第一介電凸塊51，其中第一介電凸塊51具有一第一介電凸塊之厚度53(未顯示)。因此在此實施例中，只有第一介電凸塊51(黑色粗框之區域)，而無第二介電凸塊52。一第二金屬層62係形成於第二電路佈局22之區域內。在此實施例中，第二金屬層62係形成於第一介電凸塊51之上以及化合物半導體基板10之上。此外，本實施例另有之一變化型實施例，其主要結構係與本實施例大致相同，惟，其中低介電凸塊50係同時形成於第一介電區域41內以及第二介電區域42內，其中形成於第二介電區域42內之低介電凸塊50係為一第二介電凸塊52，其中第二介電凸塊52具有一第二介電凸塊之厚度54(未顯示)，且其中至少部分第二介電凸塊之 厚度54(未顯示)係小於第一介電凸塊之厚度53(未顯示)。第二金屬層62則係形成於第一介電凸塊51之上以及第二介電凸塊52之上。
請參閱第1Q圖，其係為本發明一種化合物半導體積體電路 之電路佈局方法之再一具體實施例之俯視圖。在此實施例中，第一電路佈局21分為兩個區域，因此第一金屬層61係分別形成為一第一金屬層第一區611以及一第一金屬層第二區612。其中第一電路佈局21之區域與第二電路佈局22之區域係於一重疊區域31相重疊，其中重疊區域31以及重疊區域31之周圍鄰近區域32形成一鄰近跨接區域33。在此實施例中重疊區域31分成兩個區域，分別為一重疊區域第一區311以及一重疊區域第二區312。由於此兩個重疊區域31非常相近，因此此兩個重疊區域31以及其周圍鄰近區域32即形成如圖所示之鄰近跨接區域33。在此實施例中，鄰近跨接區域33係為一組合區域，該組合區域包括：重疊區域第一區311、重疊區域第二區312、重疊區域第一區311之周圍鄰近區域以及重疊區域第二區312之周圍鄰近區域。一第一介電區域41(黑色粗框之區域)係被劃定於化合物半導體基板10(圖中未顯示)之上表面，其中第一介電區域41係位於鄰近跨接區域33之內，且第一介電區域41係與至少部分重疊區域31相重疊(在此實施例中，第一介電區域41包含重疊區域第一區311以及重疊區域第二區312)。
請參閱第2圖，其係為本發明一種化合物半導體積體電路之 電路佈局方法流程圖。該電路佈局方法包括以下步驟：(請同時參閱第1圖、第1A圖、第1D圖、第1E圖、第1H圖、第1I圖、第1L圖以及第1M圖)A1：劃定一化合物半導體積體電路佈局1於一化合物半導體基板10之上表面，其中化合物半導體積體電路佈局1包括一第一電路佈局21以及一第二電路佈局 22，其中第一電路佈局21之區域與第二電路佈局22之區域係於一重疊區域31相重疊，一鄰近跨接區域33係定義為包含重疊區域31以及重疊區域31之周圍鄰近區域32；A2：劃定一第一介電區域41(黑色粗框之區域)於化合物半導體基板10之上表面，其中第一介電區域41係位於鄰近跨接區域33之內，且第一介電區域41係與至少部分重疊區域31相重疊，其中化合物半導體基板10之上表面之第一介電區域41以外之區域係定義為一第二介電區域42；A3：形成一第一金屬層61於第一電路佈局21之區域內；A4：形成由一低介電材料所構成之一低介電凸塊50，其中低介電凸塊50係同時形成於第一介電區域41以及第二介電區域42內(如第1圖、第1A圖)，第一介電區域41內之低介電凸塊50係定義為一第一介電凸塊51(黑色粗框之區域)，第一介電凸塊51具有一第一介電凸塊之厚度53，第二介電區域42內之低介電凸塊50係定義為一第二介電凸塊52，第二介電凸塊52具有一第一介電凸塊之厚度54，其中第二介電凸塊之厚度54係不大於第一介電凸塊之厚度53，且至少部分第二介電凸塊之厚度54係小於第一介電凸塊之厚度53(如第1圖、第1A圖)；以及A5：形成一第二金屬層62於第二電路佈局22之區域內。藉此，提高化合物半導體積體電路1之抗濕能力。
請參閱第2A圖，其係為本發明一種化合物半導體積體電路 之電路佈局方法流程圖。該電路佈局方法包括以下步驟：(請同時參閱第1B圖、第1C圖、第1F圖、第1G圖、第1J圖、第1K圖、第1N圖以及第1O圖)B1：劃定一化合物半導體積體電路佈局1於一化合物半導體基板10之上表面，其中化合物半導體積體電路佈局1包括一第一電路佈局21以及一第二電路佈局22，其中第一電路佈局21之區域與第二電路佈局22之區域係於一重疊區域 31相重疊，一鄰近跨接區域33係定義為包含重疊區域31以及重疊區域31之周圍鄰近區域32；B2：劃定一第一介電區域41(黑色粗框之區域)於化合物半導體基板10之上表面，其中第一介電區域41係位於鄰近跨接區域33之內，且第一介電區域41係與至少部分重疊區域31相重疊，其中化合物半導體基板10之上表面之第一介電區域41以外之區域係定義為一第二介電區域42；B3：形成一第一金屬層61於第一電路佈局21之區域內；B4：形成由一低介電材料所構成之一第一介電凸塊50於第一介電區域41內(如第1B圖、第1C圖，黑色粗框之區域)，第一介電凸塊51具有一第一介電凸塊之厚度53；以及B5：形成一第二金屬層62於第二電路佈局22之區域內。藉此，提高化合物半導體積體電路1之抗濕能力。
請參閱第2B圖以及第2C圖，其係分別為本發明一種化合物 半導體積體電路之電路佈局方法之具體實施例之流程步驟剖面示意圖。在一實施例中，其中A4之步驟中形成低介電凸塊50包括以下步驟：(第2B圖)同時於第一介電區域41以及第二介電區域42內形成一第一低介電層71，其中第一低介電層71之厚度等於第二介電凸塊之厚度54；以及(第2C圖)於第一介電區域41內形成一第二低介電層72，其中第二低介電層72之厚度加上第二介電凸塊之厚度54等於第一介電凸塊之厚度53。其中形成第一低介電層71以及第二低介電層72之材料與形成低介電凸塊50之低介電材料相同。
請參閱第2B圖、第2C圖以及第2D圖，其係分別為本發明一 種化合物半導體積體電路之電路佈局方法之具體實施例之流程步驟剖面示意圖。在另一實施例中，其中A4之步驟中形成低介電凸塊50包括以下步驟：(第2B圖)同時於第一介電區域41以及第二介電區域42內形成一第一低介 電層71，其中第一低介電層71之厚度等於第二介電凸塊之厚度54；(第2D圖)同時於第一介電區域41以及第二介電區域42內形成一第二低介電層72，其中第一低介電層71之厚度(等於第二介電凸塊之厚度54)加上第二低介電層72之厚度等於第一介電凸塊之厚度53；以及(第2C圖)以曝光顯影或蝕刻之方式去除第二介電區域42內之第二低介電層72，使得第二介電區域42內僅剩第一低介電層71，且第二介電區域42內之第一低介電層71之厚度為第二介電凸塊之厚度54。其中形成第一低介電層71以及第二低介電層72之材料與形成低介電凸塊50之低介電材料相同。
請參閱第2E圖以及第2F圖，其係分別為本發明一種化合物 半導體積體電路之電路佈局方法之具體實施例之流程步驟剖面示意圖。在又一實施例中，其中A4之步驟中形成低介電凸塊50包括以下步驟：(第2E圖)同時於第一介電區域41以及第二介電區域42內形成低介電凸塊50，其中低介電凸塊50之厚度55係等於第一介電凸塊之厚度53；以及(第2F圖)曝光顯影或蝕刻第二介電區域42內之低介電凸塊50，使得第一介電區域41內之低介電凸塊50之厚度為第一介電凸塊之厚度53，且第二介電區域42內之低介電凸塊50之厚度為第二介電凸塊之厚度54。
請參閱第2E圖以及第2F圖，其係分別為本發明一種化合物 半導體積體電路之電路佈局方法之具體實施例之流程步驟剖面示意圖。在再一實施例中，其中A4之步驟中形成低介電凸塊50包括以下步驟：(第2E圖)同時於第一介電區域41以及第二介電區域42內形成低介電凸塊50，其中低介電凸塊50之厚度55係大於第一介電凸塊之厚度53；以及(第2F圖)曝光顯影或蝕刻第一介電區域41以及第二介電區域42內之低介電凸塊50，使得第一介 電區域41內之低介電凸塊50之厚度為第一介電凸塊之厚度53，且第二介電區域42內之低介電凸塊50之厚度為第二介電凸塊之厚度54。
請參閱第2E圖以及第2G圖，其係分別為本發明一種化合物 半導體積體電路之電路佈局方法之具體實施例之流程步驟剖面示意圖。在另一實施例中，其中B4之步驟中形成第一介電凸塊51包括以下步驟：(第2E圖)同時於第一介電區域41以及第二介電區域42內形成一低介電凸塊50，其中低介電凸塊50之厚度55係等於第一介電凸塊之厚度53；以及(第2G圖)曝光顯影或蝕刻移除第二介電區域42內之低介電凸塊50，使得第一介電區域41內之低介電凸塊50之厚度為第一介電凸塊之厚度53，且第二介電區域42內之低介電凸塊50之厚度為零。
請參閱第2E圖以及第2G圖，其係分別為本發明一種化合物 半導體積體電路之電路佈局方法之具體實施例之流程步驟剖面示意圖。在又一實施例中，其中B4之步驟中形成第一介電凸塊51包括以下步驟：(第2E圖)同時於第一介電區域41以及第二介電區域42內形成一低介電凸塊50，其中低介電凸塊50之厚度55係大於第一介電凸塊之厚度53；以及(第2G圖)曝光顯影或蝕刻第一介電區域41內之低介電凸塊50，且曝光顯影或蝕刻移除第二介電區域42內之低介電凸塊50，使得第一介電區域41內之低介電凸塊50之厚度為第一介電凸塊之厚度53，且第二介電區域42內之低介電凸塊50之厚度為零。
請參閱第2H圖，其係為本發明一種化合物半導體積體電路 之電路佈局方法之另一具體實施例之剖面圖。其主要結構係與第1圖以及第1A圖所示之實施例大致相同，惟，其中更包括一下絕緣層75係形成於化合 物半導體基板10之上，且下絕緣層75係形成於第一金屬層61之下以及低介電凸塊50之下。其中構成下絕緣層75之材料係包括選自以下群組之至少一者：氮化矽(SiN)以及氧化矽(SiO2)。其主要方法係與第2圖所示之實施例大致相同，惟，其中於A3之步驟之前更包括一形成一下絕緣層75之步驟，使得下絕緣層75係形成於化合物半導體基板10之上，且下絕緣層75係形成於第一金屬層61之下以及低介電凸塊50之下。在另一實施例中，係可包含複數層下絕緣層75之結構(圖中未顯示)。
請參閱第2I圖，其係為本發明一種化合物半導體積體電路之 電路佈局方法之又一具體實施例之剖面圖。其主要結構係與第2H圖所示之實施例大致相同，惟，其中低介電凸塊50只形成於第一介電區域41內，而在第二介電區域42內並無低介電凸塊50，因此在此實施例中，只有第一介電凸塊51，而無第二介電凸塊52。在另一實施例中，係可包含複數層下絕緣層75之結構(圖中未顯示)。其主要方法係與第2A圖所示之實施例大致相同，惟，其中於B3之步驟之前更包括一形成一下絕緣層75之步驟，使得下絕緣層75係形成於化合物半導體基板10之上，且下絕緣層75係形成於第一金屬層61之下以及第一介電凸塊51之下。
請參閱第2J圖，其係為本發明一種化合物半導體積體電路之 電路佈局方法之再一具體實施例之剖面圖。其主要結構係與第1圖以及第1A圖所示之實施例大致相同，惟，其中更包括一上絕緣層76係形成於化合物半導體基板10之上以及第一金屬層61之上，且上絕緣層76係形成於低介電凸塊50之下。其中構成上絕緣層76之材料係包括選自以下群組之至少一者：氮化矽(SiN)以及氧化矽(SiO2)。其主要方法係與第2圖所示之實施例大致 相同，惟，其中於A3之步驟以及A4之步驟之間更包括一形成一上絕緣層76之步驟，使得上絕緣層76係形成於化合物半導體基板10之上以及第一金屬層61之上，且上絕緣層76係形成於低介電凸塊50之下。在另一實施例中，係可包含複數層上絕緣層76之結構(圖中未顯示)。
請參閱第2K圖，其係為本發明一種化合物半導體積體電路 之電路佈局方法之另一具體實施例之剖面圖。其主要結構係與第2J圖所示之實施例大致相同，惟，其中低介電凸塊50只形成於第一介電區域41內，而在第二介電區域42內並無低介電凸塊50，因此在此實施例中，只有第一介電凸塊51，而無第二介電凸塊52。在另一實施例中，係可包含複數層上絕緣層76之結構(圖中未顯示)。其主要方法係與第2A圖所示之實施例大致相同，惟，其中於B3之步驟以及B4之步驟之間更包括一形成一上絕緣層76之步驟，使得上絕緣層76係形成於化合物半導體基板10之上以及第一金屬層61之上，且上絕緣層76係形成於第一介電凸塊51之下。
請參閱第2L圖，其係為本發明一種化合物半導體積體電路 之電路佈局方法之又一具體實施例之剖面圖。其主要結構係與第2J圖所示之實施例大致相同，惟，其中更包括一下絕緣層75係形成於化合物半導體基板10之上，且下絕緣層75係形成於第一金屬層61之下以及低介電凸塊50之下。其中構成下絕緣層75之材料係包括選自以下群組之至少一者：氮化矽(SiN)以及氧化矽(SiO2)。其主要方法係與形成第2J圖所示之實施例之方法大致相同，惟，其中於A3之步驟之前更包括一形成一下絕緣層75之步驟，使得下絕緣層75係形成於化合物半導體基板10之上，且下絕緣層75係形成於第一金屬層61之下以及低介電凸塊50之下。在另一實施例中，係可包含複數 層上絕緣層76之結構(圖中未顯示)。在又一實施例中，係可包含複數層下絕緣層75之結構(圖中未顯示)。在再一實施例中，係可同時包含複數層上絕緣層76之結構(圖中未顯示)以及複數層下絕緣層75之結構(圖中未顯示)。
請參閱第2M圖，其係為本發明一種化合物半導體積體電路 之電路佈局方法之再一具體實施例之剖面圖。其主要結構係與第2L圖所示之實施例大致相同，惟，其中低介電凸塊50只形成於第一介電區域41內，而在第二介電區域42內並無低介電凸塊50，因此在此實施例中，只有第一介電凸塊51，而無第二介電凸塊52。在另一實施例中，係可包含複數層上絕緣層76之結構(圖中未顯示)。在又一實施例中，係可包含複數層下絕緣層75之結構(圖中未顯示)。在再一實施例中，係可同時包含複數層上絕緣層76之結構(圖中未顯示)以及複數層下絕緣層75之結構(圖中未顯示)。其主要方法係與形成第2K圖所示之實施例之方法大致相同，惟，其中於B3之步驟之前更包括一形成一下絕緣層75之步驟，使得下絕緣層75係形成於化合物半導體基板10之上，且下絕緣層75係形成於第一金屬層61之下以及第一介電凸塊51之下。
請參閱第3圖，其係為本發明一種化合物半導體積體電路之 電路佈局方法之一具體實施例之俯視示意圖。在一化合物半導體積體電路1之晶片上，同時於一第一介電區域41(黑色粗框之區域)以及一第二介電區域42內形成了一低介電凸塊50，其中形成於第一介電區域41內之低介電凸塊50係為一第一介電凸塊51(黑色粗框之區域)，形成於第二介電區域42內之低介電凸塊50係為一第二介電凸塊52，其中第一介電凸塊51具有一第一介 電凸塊之厚度53，第二介電凸塊52具有一第二介電凸塊之厚度54，且其中至少部分第二介電凸塊之厚度54係小於第一介電凸塊之厚度53。在此實施例中，第二介電凸塊52所佔之面積相對於第一介電凸塊51所佔之面積之比例很大，因此，第二介電凸塊52之厚度對化合物半導體積體電路1之抗濕能力有顯著之影響。當至少部分第二介電凸塊之厚度54小於第一介電凸塊之厚度53的90%以下時，即可明顯增強化合物半導體積體電路1的抗濕能力。而第二介電凸塊52之厚度越小，則對化合物半導體積體電路1的抗濕能力之增強有越明顯之效果。
請參閱第3A圖，其係為本發明一種化合物半導體積體電路 之電路佈局方法之另一具體實施例之俯視示意圖。其主要結構係與第3圖所示之實施例大致相同，惟，其中在一化合物半導體積體電路1之晶片上，僅在一第一介電區域41(黑色粗框之區域)內形成了低介電凸塊50，而在第二介電區域42內並無低介電凸塊50，而形成於第一介電區域41內之低介電凸塊50係為一第一介電凸塊51(黑色粗框之區域)，其中第一介電凸塊51具有一第一介電凸塊之厚度53(圖中未顯示)。因此在此實施例中，只有第一介電凸塊51，而無第二介電凸塊52。由於第3A圖中之實施例，並沒有第二介電凸塊52，因此在此實施例中第一金屬層(圖中未顯示)除了被第一介電凸塊51所覆蓋住之區域外，其餘的第一金屬層(圖中未顯示)並沒有被低介電凸塊50所覆蓋住。此實施例也是本發明之最佳實施例之一，由於只有第一介電凸塊51而沒有第二介電凸塊52，對增強化合物半導體積體電路1的抗濕能力有極佳之效果。
請參閱第3B圖，其係描繪出第3A圖之局部電路之示意圖。 一化合物半導體積體電路1包括於一化合物半導體基板10之上形成複數個異質接面雙極性電晶體80(HBT：Heterojunction Bipolar Transistor)。一第一金屬層61形成在化合物半導體基板10之上。第一金屬層61包含了一第一金屬層第一區611以及一第一金屬層第二區612，其中第一金屬層第一區611以及第一金屬層第二區612是彼此分開不相連接之區塊。一第一介電凸塊51形成在一第一介電區域41內(黑色粗框之區域)。在此實施例中，包含了複數個區塊之第一介電凸塊51(黑色粗框之區域)，而在一第二介電區域42內則並無第二介電凸塊52。第一介電凸塊51係形成在第一金屬層61之上。一第二金屬層62係形成於第一介電凸塊51之上以及化合物半導體基板10之上。第二金屬層62包含了一第二金屬層第一區621以及一第二金屬層第二區622，其中第二金屬層第一區621以及第二金屬層第二區622是彼此分開不相連接之區塊。請同時參閱第3C圖，其係為第3B圖中b-b’剖面線之垂直截面之剖面示意圖。第3B圖中包含了複數個異質接面雙極性電晶體80，其中每一個異質接面雙極性電晶體80包含了一射極81(Emitter)、一基極82(Base)以及一集極83(Collector)。其中第一金屬層第一區611係形成在異質接面雙極性電晶體80之射極81之上，與射極81電性相連。第一金屬層第二區612係形成在異質接面雙極性電晶體80之基極82之上(圖中未顯示)，與基極82電性相連。第一介電凸塊51形成在第一金屬層第一區611之上。第二金屬層第一區621係形成在異質接面雙極性電晶體80之集極83之上以及第一介電凸塊51之上，與集極83電性相連。藉由第一介電凸塊51將不同電位之第一金屬層61(第一金屬層第一區611)以及第二金屬層62(第二金屬層第一區621)隔離。
請參閱第3D圖，其係為本發明一種化合物半導體積體電路 之電路佈局方法之又一實施例之剖面結構之剖面示意圖。第3D圖中，一化合物半導體基板10之上形成了一異質接面雙極性電晶體80(HBT)，異質接面雙極性電晶體80包含了一射極81(Emitter)、一基極82(Base)以及一集極83(Collector)。其中一第一金屬層61係形成在異質接面雙極性電晶體80之集極83之上，與集極83電性相連。一第一介電凸塊51係形成在第一金屬層61之上。一第二金屬層62係形成在異質接面雙極性電晶體80之射極81之上、第一介電凸塊51之上以及化合物半導體基板10之上，且與射極81電性相連。藉由第一介電凸塊51將不同電位之第一金屬層61以及第二金屬層62隔離。
請參閱第4圖，其係為本發明一種化合物半導體積體電路之電路佈局方法之一具體實施例之局部電路佈局示意圖。請同時參閱第4A圖，其係為相對應於第4圖中之實施例之部分電路圖。一化合物半導體積體電路1包括於一化合物半導體基板(圖中未顯示)之上形成之複數個異質接面雙極性電晶體84(HBT)以及一偏壓電路異質接面雙極性電晶體88。其中每一個異質接面雙極性電晶體84分別包含了一射極85(Emitter)、一基極86(Base)以及一集極87(Collector)。偏壓電路異質接面雙極性電晶體88包含了一射極89(Emitter)、一基極90(Base)以及一集極91(Collector)。一第一金屬層61形成在化合物半導體基板(圖中未顯示)之上。第一金屬層61包含了一第一金屬層第一區611、一第一金屬層第二區612以及一第一金屬層第三區613，其中第一金屬層第一區611、第一金屬層第二區612以及第一金屬層第三區613是彼此分開不相連接之區塊。第一金屬層第一區611係與異質接面雙極性電晶體84之射極85電性相連。第一金屬層第二區612係與異質接面雙極性電晶體84之基極86電性相連。第一金屬層第三區613係與偏壓電路 異質接面雙極性電晶體88之基極90電性相連。一第一介電凸塊51(黑色粗框之區域)形成在一第一介電區域41內，其中第一介電凸塊51包含兩個第一介電凸塊第一區511、一第一介電凸塊第二區512、一第一介電凸塊第三區513以及複數個第一介電凸塊其他區514。在此實施例中，第一介電區域41以外之區域係為一第二介電區域42，第二介電區域42內並無第二介電凸塊52。第一介電凸塊51係形成在第一金屬層61之上。一第二金屬層62係形成於第一介電凸塊51之上以及化合物半導體基板10之上。第二金屬層62包含了一第二金屬層第一區621以及一第二金屬層第二區622，其中第二金屬層第一區621以及第二金屬層第二區622是彼此分開不相連接之區塊。第二金屬層第一區621係與異質接面雙極性電晶體84之集極87電性相連。第二金屬層第二區622係與偏壓電路異質接面雙極性電晶體88之集極91電性相連。
在第4圖以及第4A圖中之兩個重疊區域第一區311是第一金 屬層第一區611以及第二金屬層第一區621相重疊之區域。不同電位之第一金屬層第一區611以及第二金屬層第一區621藉由第一介電凸塊第一區511(黑色粗框之區域)形成跨接，藉此隔離第一金屬層第一區611以及第二金屬層第一區621。然而在重疊區域第一區311以及重疊區域第一區311之周圍鄰近區域之化合物半導體積體電路1之一阻抗(Impedance)之大小是會受到第一介電凸塊第一區511之厚度、面積及形狀以及形成第一介電凸塊第一區511之低介電材料之一介電常數等等因素所影響。因而本發明之發明人更發展出，若能善加利用在重疊區域第一區311以及重疊區域第一區311之周圍鄰近區域之化合物半導體積體電路1之阻抗會受到第一介電凸塊第一區511之影響，來進行設計調整第一介電凸塊第一區511之厚度、面積及形狀以及選擇 形成第一介電凸塊第一區511之低介電材料之介電常數等等方式，以產生出所需大小之該阻抗(在重疊區域第一區311以及重疊區域第一區311之周圍鄰近區域之化合物半導體積體電路1之阻抗)，將可藉此提升化合物半導體積體電路1之效能。因此，本發明一種化合物半導體積體電路之電路佈局方法，其中形成第一介電凸塊51更包括以下之步驟：依據鄰近跨接區域33附近之化合物半導體積體電路1之一阻抗之所需大小，決定相對應於鄰近跨接區域33之第一介電凸塊51之厚度、面積及形狀以及低介電材料之一介電常數，以形成第一介電凸塊51，藉此提升化合物半導體積體電路1之效能。
在第4圖以及第4A圖之實施例中，係分別以異質接面雙極性 電晶體84以及偏壓電路異質接面雙極性電晶體88為功率放大器(主功率放大器)以及偏壓電路功率放大器之實施例。在其他實施例中，功率放大器(主功率放大器)以及偏壓電路功率放大器並不限定為異質接面雙極性電晶體，亦可為一雙極性電晶體、一場效電晶體(FET：Field Effect Transistor)或其他形式之功率放大器。此外，如同第3C圖以及第3D圖之差異般，在第4圖以及第4A圖之實施例中，異質接面雙極性電晶體84之射極85以及集極87係分別與第一金屬層61(第一金屬層第一區611)以及第二金屬層62(第二金屬層第一區621)電性相連；而在另一實施例中，異質接面雙極性電晶體84之射極85以及集極87係可分別與第二金屬層62以及第一金屬層61電性相連。相似地，在第4圖以及第4A圖之實施例中，異質接面雙極性電晶體84之基極86以及偏壓電路異質接面雙極性電晶體88之集極91係分別與第一金屬層61(第一金屬層第二區612)以及第二金屬層62(第二金屬層第二區622)電性相連；而在另一實施例中，異質接面雙極性電晶體84之基極86以及偏壓 電路異質接面雙極性電晶體88之集極91係可分別與第二金屬層62以及第一金屬層61電性相連。
在第4圖以及第4A圖之實施例中，因第一金屬層第一區611 係與異質接面雙極性電晶體84之射極85電性相連，且第二金屬層第一區621係與異質接面雙極性電晶體84之集極87電性相連，故在重疊區域第一區311以及重疊區域第一區311之周圍鄰近區域之化合物半導體積體電路1之阻抗係為異質接面雙極性電晶體84之集極87以及射極85間之一輸出阻抗。因而，若能善加利用異質接面雙極性電晶體84之集極87以及射極85間之輸出阻抗會受到第一介電凸塊第一區511(黑色粗框之區域)之影響，來進行設計調整第一介電凸塊第一區511之厚度、面積及形狀以及選擇形成第一介電凸塊第一區511之低介電材料之介電常數等等方式，以產生出所需大小之異質接面雙極性電晶體84之集極87以及射極85間之輸出阻抗，可藉此提升該化合物半導體積體電路1之效能。
因此，本發明一種化合物半導體積體電路之電路佈局方法， 更包括以下之步驟：劃定一功率放大器佈局於化合物半導體積體電路佈局1中；形成一功率放大器於功率放大器佈局之區域內，其中功率放大器包括一第一端、一第二端以及一第三端，其中第一端及第二端之其中之一係為功率放大器之一輸出端。其中第一端係與第一金屬層61以及第二金屬層62之其中之一電性相連，第二端係與第一金屬層61以及第二金屬層62之其中之另一電性相連，使得功率放大器之第一端以及第二端藉由第一介電凸塊51形成隔離；以及依據鄰近跨接區域33附近之功率放大器之第一端以及第二端間之一輸出阻抗之所需大小，決定相對應於鄰近跨接區域33之第一介電 凸塊51之厚度、面積及形狀以及低介電材料之一介電常數，以形成第一介電凸塊51，藉此提升化合物半導體積體電路1之效能。在一實施例中，其中功率放大器係為一雙極性電晶體或一異質接面雙極性電晶體，第一端係為一集極，第二端係為一射極，第三端係為一基極，其中該輸出阻抗係為功率放大器之集極以及射極間之阻抗。在另一實施例中，其中功率放大器係為一場效電晶體，第一端係為一汲極，第二端係為一源極，第三端係為一閘極，其中該輸出阻抗係為功率放大器之汲極以及源極間之阻抗。
在第4圖以及第4A圖中，異質接面雙極性電晶體84係為一主 功率放大器，而偏壓電路異質接面雙極性電晶體88係為一偏壓電路功率放大器。其中一重疊區域第二區312是第一金屬層第二區612以及第二金屬層第二區622相重疊之區域。不同電位之第一金屬層第二區612以及第二金屬層第二區622藉由第一介電凸塊第一區512(黑色粗框之區域)形成跨接，藉此隔離第一金屬層第二區612以及第二金屬層第二區622。然而在重疊區域第二區312以及重疊區域第二區312之周圍鄰近區域之化合物半導體積體電路1之一阻抗之大小是會受到第一介電凸塊第一區512之厚度、面積及形狀以及形成第一介電凸塊第一區512之低介電材料之一介電常數等等因素所影響。因第一金屬層第二區612係與異質接面雙極性電晶體84之基極86電性相連，且第二金屬層第二區622係與偏壓電路異質接面雙極性電晶體88之集極91電性相連，故在重疊區域第二區312以及重疊區域第二區312之周圍鄰近區域之化合物半導體積體電路1之阻抗係為異質接面雙極性電晶體84之基極86以及偏壓電路異質接面雙極性電晶體88之集極91間之阻抗，亦即為異質接面雙極性電晶體84之一輸入阻抗。因而，若能善加利用異質接面雙極性電晶體84之輸入 阻抗會受到第一介電凸塊第一區512之影響，來進行設計調整第一介電凸塊第一區512之厚度、面積及形狀以及選擇形成第一介電凸塊第一區512之低介電材料之介電常數等等方式，以產生出所需大小之異質接面雙極性電晶體84之一輸入阻抗，可藉此提升該化合物半導體積體電路1之效能。
因此，本發明一種化合物半導體積體電路之電路佈局方法， 更包括以下之步驟：劃定一主功率放大器佈局以及一偏壓電路功率放大器佈局於化合物半導體積體電路佈局1中；形成一主功率放大器於主功率放大器佈局之區域內，其中主功率放大器包括一主功率放大器第一端、一主功率放大器第二端以及一主功率放大器第三端，其中主功率放大器第三端係為主功率放大器之一輸入端；形成一偏壓電路功率放大器於偏壓電路功率放大器佈局之區域內，其中偏壓電路功率放大器包括一偏壓電路功率放大器第一端、一偏壓電路功率放大器第二端以及一偏壓電路功率放大器第三端，其中偏壓電路功率放大器第一端係與第一金屬層61以及第二金屬層62之其中之一電性相連，主功率放大器第三端係與第一金屬層61以及第二金屬層62之其中之另一電性相連，使得偏壓電路功率放大器第一端以及主功率放大器第三端藉由第一介電凸塊51形成隔離；以及依據鄰近跨接區域33附近之偏壓電路功率放大器第一端以及主功率放大器第三端間之一阻抗之所需大小，決定相對應於鄰近跨接區域33之第一介電凸塊51之厚度、面積及形狀以及低介電材料之一介電常數，以形成第一介電凸塊51，藉此提升化合物半導體積體電路1之效能，其中該阻抗係為主功率放大器之一輸入阻抗。在一實施例中，其中主功率放大器以及偏壓電路功率放大器係為一雙極性電晶體或一異質接面雙極性電晶體，主功率放大器第一端係為一主功 率放大器集極，主功率放大器第二端係為一主功率放大器射極，主功率放大器第三端係為一主功率放大器基極，偏壓電路功率放大器第一端係為一偏壓電路功率放大器集極，偏壓電路功率放大器第二端係為一偏壓電路功率放大器射極，偏壓電路功率放大器第三端係為一偏壓電路功率放大器基極，其中該輸入阻抗係為偏壓電路功率放大器集極以及主功率放大器基極間之阻抗。在另一實施例中，其中主功率放大器以及偏壓電路功率放大器係為一場效電晶體，主功率放大器第一端係為一主功率放大器汲極，主功率放大器第二端係為一主功率放大器源極，主功率放大器第三端係為一主功率放大器閘極，偏壓電路功率放大器第一端係為一偏壓電路功率放大器汲極，偏壓電路功率放大器第二端係為一偏壓電路功率放大器源極，偏壓電路功率放大器第三端係為一偏壓電路功率放大器閘極，其中該輸入阻抗係為偏壓電路功率放大器汲極以及主功率放大器閘極間之阻抗。
在第4圖以及第4A圖中，一重疊區域第三區313是第一金屬層 第三區613以及第二金屬層第二區622相重疊之區域。不同電位之第一金屬層第三區613以及第二金屬層第二區622藉由第一介電凸塊第三區513(黑色粗框之區域)形成跨接，藉此隔離第一金屬層第三區613以及第二金屬層第二區622。然而在重疊區域第三區313以及重疊區域第三區313之周圍鄰近區域之化合物半導體積體電路1之一阻抗之大小是會受到第一介電凸塊第三區513之厚度、面積及形狀以及形成第一介電凸塊第三區513之低介電材料之一介電常數等等因素所影響。因第一金屬層第三區613係與偏壓電路異質接面雙極性電晶體88之基極90電性相連，且第二金屬層第二區622係與偏壓電路異質接面雙極性電晶體88之集極91電性相連，故在重疊區域第三區313以及 重疊區域第三區313之周圍鄰近區域之化合物半導體積體電路1之阻抗係為偏壓電路異質接面雙極性電晶體88之基極90以及集極91間之阻抗，亦即為偏壓電路異質接面雙極性電晶體88之一輸入阻抗。因而，若能善加利用偏壓電路異質接面雙極性電晶體88之輸入阻抗會受到第一介電凸塊第三區513之影響，來進行設計調整第一介電凸塊第三區513之厚度、面積及形狀以及選擇形成第一介電凸塊第三區513之低介電材料之介電常數等等方式，以產生出所需大小之偏壓電路異質接面雙極性電晶體88之一輸入阻抗，可藉此提升該化合物半導體積體電路1之效能。
因此，本發明一種化合物半導體積體電路之電路佈局方法， 更包括以下之步驟：劃定一偏壓電路功率放大器佈局於化合物半導體積體電路佈局1中；形成一偏壓電路功率放大器於偏壓電路功率放大器佈局之區域內，其中偏壓電路功率放大器包括一偏壓電路功率放大器第一端、一偏壓電路功率放大器第二端以及一偏壓電路功率放大器第三端，其中偏壓電路功率放大器第一端以及偏壓電路功率放大器第三端之其中之一係為偏壓電路功率放大器之一輸入端。其中偏壓電路功率放大器第一端係與第一金屬層61以及第二金屬層62之其中之一電性相連，偏壓電路功率放大器第三端係與第一金屬層61以及第二金屬層62之其中之另一電性相連，使得偏壓電路功率放大器第一端以及偏壓電路功率放大器第三端藉由第一介電凸塊51形成隔離；以及依據鄰近跨接區域33附近之偏壓電路功率放大器第一端以及偏壓電路功率放大器第三端間之一輸入阻抗之所需大小，決定相對應於鄰近跨接區域33之第一介電凸塊51之厚度、面積及形狀以及低介電材料之一介電常數，以形成第一介電凸塊51，藉此提升化合物半導體積體電路1之效 能。在一實施例中，其中偏壓電路功率放大器係為一雙極性電晶體或一異質接面雙極性電晶體，偏壓電路功率放大器第一端係為一集極，偏壓電路功率放大器第二端係為一射極，偏壓電路功率放大器第三端係為一基極，其中該輸入阻抗係為偏壓電路功率放大器之集極以及基極間之阻抗。在另一實施例中，其中偏壓電路功率放大器係為一場效電晶體，偏壓電路功率放大器第一端係為一汲極，偏壓電路功率放大器第二端係為一源極，偏壓電路功率放大器第三端係為一閘極，其中該輸入阻抗係為偏壓電路功率放大器之汲極以及閘極間之阻抗。
請同時參閱第4圖、第4A圖、第4B圖以及第4C圖，其中第4B圖係為第4圖中之c-c’剖面線之垂直截面之剖面示意圖；第4C圖係為第4B圖中V方框之區域之局部放大圖。其中第4B圖中靠近V方框之區域，係為第4圖中靠近c-c’剖面線之c之區域(亦即靠近c-c’剖面線上方之區域)。第4B圖中第一金屬層61包含彼此分開不相連接之第一金屬層第一區611、第一金屬層第二區612以及第一金屬層第三區613三個區塊。第二金屬層62包含彼此分開不相連接之第二金屬層第一區621以及第二金屬層第二區622兩個區塊。其中不同電位之第一金屬層第一區611以及第二金屬層第一區621藉由第一介電凸塊第一區511形成跨接，藉此隔離第一金屬層第一區611以及第二金屬層第一區621。不同電位之第一金屬層第三區613以及第二金屬層第二區622藉由第一介電凸塊第三區513形成跨接，藉此隔離第一金屬層第三區613以及第二金屬層第二區622。第4B圖以及第4C圖中，一下絕緣層75形成於化合物半導體基板10之上；第一金屬層61(包含第一金屬層第一區611、第一金屬層第二區612以及第一金屬層第三區613)形成於絕緣層75之上；一上絕 緣層76形成於第一金屬層61之上以及化合物半導體基板10之上；第一介電凸塊51(包含第一介電凸塊第一區511以及第一介電凸塊第三區513)形成於第一介電區域41內之上絕緣層76之上；第二金屬層62(包含第二金屬層第一區621以及第二金屬層第二區622)形成於第一介電凸塊51之上以及上絕緣層76之上；一保護層77形成於第二金屬層62之上、第一介電凸塊51之上以及上絕緣層76之上。
本發明一種化合物半導體積體電路之電路佈局方法(如第2 圖所示之實施例)，其中於A5之步驟之後更包括一形成至少一保護層77於該化合物半導體積體電路1之上之步驟。在一實施例中，其中保護層77係形成於第二金屬層62之上。在另一實施例中，保護層77亦形成於第二介電凸塊52之上。在另一實施例中，保護層77亦形成於第一介電凸塊51之上。在又一實施例中，保護層77亦形成於第一金屬層61之上。在再一實施例中，保護層77亦形成於化合物半導體基板10之上。其中構成保護層77之材料係包括選自以下群組之至少一者：聚苯並噁唑(polybenzoxazole PBO)、氮化矽(SiN)以及氧化矽(SiO2)。
本發明一種化合物半導體積體電路之電路佈局方法(如第 2A圖所示之實施例)，其中於B5之步驟之後更包括一形成至少一保護層77於該化合物半導體積體電路1之上之步驟。在一實施例中，其中保護層77係形成於第二金屬層62之上。在另一實施例中，保護層77亦形成於第一介電凸塊51之上。在又一實施例中，保護層77亦形成於第一金屬層61之上。在再一實施例中，保護層77亦形成於化合物半導體基板10之上。其中構成保護層77之材料係包括選自以下群組之至少一者：聚苯並噁唑(polybenzoxazole PBO)、氮化矽(SiN)以及氧化矽(SiO2)。
以上所述乃是本發明之具體實施例及所運用之技術手段，根據本文的揭露或教導可衍生推導出許多的變更與修正，仍可視為本發明之構想所作之等效改變，其所產生之作用仍未超出說明書及圖式所涵蓋之實質精神，均應視為在本發明之技術範疇之內，合先陳明。
綜上所述，依上文所揭示之內容，本發明確可達到發明之預期目的，提供一種化合物半導體積體電路之電路佈局方法，極具產業上利用之價植，爰依法提出發明專利申請。
1‧‧‧化合物半導體積體電路(佈局)
21‧‧‧第一電路佈局
22‧‧‧第二電路佈局
31‧‧‧重疊區域
32‧‧‧周圍鄰近區域
33‧‧‧鄰近跨接區域
41‧‧‧第一介電區域
42‧‧‧第二介電區域
50‧‧‧低介電凸塊
51‧‧‧第一介電凸塊
61‧‧‧第一金屬層
62‧‧‧第二金屬層
a-a’‧‧‧剖面線

Claims (42)

  1. 一種化合物半導體積體電路之電路佈局方法，包括以下步驟：A1：劃定一化合物半導體積體電路佈局於一化合物半導體基板之上表面，其中該化合物半導體積體電路佈局包括一第一電路佈局以及一第二電路佈局，其中該第一電路佈局之區域與該第二電路佈局之區域係於一重疊區域相重疊，一鄰近跨接區域係定義為包含該重疊區域以及該重疊區域之周圍鄰近區域；A2：劃定一第一介電區域於該化合物半導體基板之上表面，其中該第一介電區域係位於該鄰近跨接區域之內，且該第一介電區域係與至少部分該重疊區域相重疊，其中該化合物半導體基板之上表面之該第一介電區域以外之區域係定義為一第二介電區域；A3：形成一第一金屬層於該第一電路佈局之區域內；A4：形成由一低介電材料所構成之一低介電凸塊，其中該低介電凸塊係同時形成於該第一介電區域及該第二介電區域內，該第一介電區域內之該低介電凸塊係定義為一第一介電凸塊，該第二介電區域內之該低介電凸塊係定義為一第二介電凸塊，其中該第二介電凸塊之厚度係不大於該第一介電凸塊之厚度，且至少部分之該第二介電凸塊之厚度係小於該第一介電凸塊之厚度；以及A5：形成一第二金屬層於該第二電路佈局之區域內。
  2. 如申請專利範圍第1項所述之化合物半導體積體電路之電路佈局方法，其中該低介電材料具有一小於5%之吸水率。
  3. 如申請專利範圍第1項所述之化合物半導體積體電路之電路佈局方 法，其中該低介電材料係包括選自以下群組之至少一者：聚苯並噁唑(polybenzoxazole PBO)以及苯并環丁烷(Benzo Cyclobutane BCB)。
  4. 如申請專利範圍第1項所述之化合物半導體積體電路之電路佈局方法，其中A4之步驟中，形成該低介電凸塊包括以下步驟：同時於該第一介電區域及該第二介電區域內形成一第一低介電層，其中該第一低介電層之厚度等於該第二介電凸塊之厚度；以及於該第一介電區域內形成一第二低介電層，其中該第二低介電層之厚度加上該第一低介電層之厚度等於該第一介電凸塊之厚度。
  5. 如申請專利範圍第1項所述之化合物半導體積體電路之電路佈局方法，其中A4之步驟中，其中形成該低介電凸塊包括以下步驟：同時於該第一介電區域及該第二介電區域內形成一第一低介電層，其中該第一低介電層之厚度等於該第二介電凸塊之厚度；同時於該第一介電區域及該第二介電區域內形成該第二低介電層，其中該第二低介電層之厚度加上該第一低介電層之厚度等於該第一介電凸塊之厚度；以及曝光顯影或蝕刻以去除該第二介電區域內之該第二低介電層。
  6. 如申請專利範圍第1項所述之化合物半導體積體電路之電路佈局方法，其中A4之步驟中，形成該低介電凸塊包括以下步驟：同時於該第一介電區域及該第二介電區域內形成該低介電凸塊，其中該低介電凸塊之厚度等於該第一介電凸塊之厚度；以及曝光顯影或蝕刻該第二介電區域內之該低介電凸塊，使得該第一介電區域內之該低介電凸塊之厚度為該第一介電凸塊之厚度，且該第二介 電區域內之該低介電凸塊之厚度為該第二介電凸塊之厚度。
  7. 如申請專利範圍第1項所述之化合物半導體積體電路之電路佈局方法，其中A4之步驟中，形成該低介電凸塊包括以下步驟：同時於該第一介電區域及該第二介電區域內形成該低介電凸塊；以及曝光顯影或蝕刻該第一介電區域及該第二介電區域內之該低介電凸塊，使得該第一介電區域內之該低介電凸塊之厚度為該第一介電凸塊之厚度，且該第二介電區域內之該低介電凸塊之厚度為該第二介電凸塊之厚度。
  8. 如申請專利範圍第1項所述之化合物半導體積體電路之電路佈局方法，其中該重疊區域之周圍鄰近區域包括該重疊區域之周遭50μm之範圍以內之區域。
  9. 如申請專利範圍第1項所述之化合物半導體積體電路之電路佈局方法，其中該低介電材料之介電常數係小於7。
  10. 如申請專利範圍第1項至第9項中任一項所述之化合物半導體積體電路之電路佈局方法，其中形成該第一介電凸塊更包括以下步驟：依據該鄰近跨接區域附近之該化合物半導體積體電路之一阻抗之所需大小，決定相對應於該鄰近跨接區域之該第一介電凸塊之厚度、面積及形狀以及該低介電材料之一介電常數，以形成該第一介電凸塊，藉此提升該化合物半導體積體電路之效能。
  11. 如申請專利範圍第1項至第9項中任一項所述之化合物半導體積體電路之電路佈局方法，其中更包括以下步驟：劃定一功率放大器佈局於該化合物半導體積體電路佈局中； 形成一功率放大器於該功率放大器佈局之區域內，其中該功率放大器包括一第一端、一第二端以及一第三端，其中該第一端及該第二端之其中之一係為該功率放大器之一輸出端，其中該第一端係與該第一金屬層及該第二金屬層之其中之一電性相連，該第二端係與該第一金屬層及該第二金屬層之其中之另一電性相連，使得該功率放大器之該第一端及該第二端藉由該第一介電凸塊形成隔離；以及依據該鄰近跨接區域附近之該功率放大器之該第一端以及該第二端間之一輸出阻抗之所需大小，決定相對應於該鄰近跨接區域之該第一介電凸塊之厚度、面積及形狀以及該低介電材料之一介電常數，以形成該第一介電凸塊，藉此提升該化合物半導體積體電路之效能。
  12. 如申請專利範圍第11項所述之化合物半導體積體電路之電路佈局方法，其中該功率放大器係為一雙極性電晶體或一異質接面雙極性電晶體，該第一端係為一集極，該第二端係為一射極，該第三端係為一基極，其中該輸出阻抗係為該功率放大器之該集極及該射極間之阻抗。
  13. 如申請專利範圍第11項所述之化合物半導體積體電路之電路佈局方法，其中該功率放大器係為一場效電晶體，該第一端係為一汲極，該第二端係為一源極，該第三端係為一閘極，其中該輸出阻抗係為該功率放大器之該汲極及該源極間之阻抗。
  14. 如申請專利範圍第1項至第9項中任一項所述之化合物半導體積體電路之電路佈局方法，其中更包括以下步驟：劃定一主功率放大器佈局以及一偏壓電路功率放大器佈局於該化合物半導體積體電路佈局中； 形成一主功率放大器於該主功率放大器佈局之區域內，其中該主功率放大器包括一主功率放大器第一端、一主功率放大器第二端以及一主功率放大器第三端，其中該主功率放大器第三端係為該主功率放大器之一輸入端；形成一偏壓電路功率放大器於該偏壓電路功率放大器佈局之區域內，其中該偏壓電路功率放大器包括一偏壓電路功率放大器第一端、一偏壓電路功率放大器第二端以及一偏壓電路功率放大器第三端，其中該偏壓電路功率放大器第一端係與該第一金屬層及該第二金屬層之其中之一電性相連，該主功率放大器第三端係與該第一金屬層及該第二金屬層之其中之另一電性相連，使得該偏壓電路功率放大器第一端及該主功率放大器第三端藉由該第一介電凸塊形成隔離；以及依據該鄰近跨接區域附近之該偏壓電路功率放大器第一端以及該主功率放大器第三端間之一阻抗之所需大小，決定相對應於該鄰近跨接區域之該第一介電凸塊之厚度、面積及形狀以及該低介電材料之一介電常數，以形成該第一介電凸塊，藉此提升該化合物半導體積體電路之效能，其中該阻抗係為該主功率放大器之一輸入阻抗。
  15. 如申請專利範圍第14項所述之化合物半導體積體電路之電路佈局方法，其中該主功率放大器以及該偏壓電路功率放大器係為一雙極性電晶體或一異質接面雙極性電晶體，該主功率放大器第一端係為一主功率放大器集極，該主功率放大器第二端係為一主功率放大器射極，該主功率放大器第三端係為一主功率放大器基極，該偏壓電路功率放大器第一端係為一偏壓電路功率放大器集極，該偏壓電路功率放大器第二端係為一偏壓電路功 率放大器射極，該偏壓電路功率放大器第三端係為一偏壓電路功率放大器基極，其中該輸入阻抗係為該偏壓電路功率放大器集極及該主功率放大器基極間之阻抗。
  16. 如申請專利範圍第14項所述之化合物半導體積體電路之電路佈局方法，其中該主功率放大器以及該偏壓電路功率放大器係為一場效電晶體，該主功率放大器第一端係為一主功率放大器汲極，該主功率放大器第二端係為一主功率放大器源極，該主功率放大器第三端係為一主功率放大器閘極，該偏壓電路功率放大器第一端係為一偏壓電路功率放大器汲極，該偏壓電路功率放大器第二端係為一偏壓電路功率放大器源極，該偏壓電路功率放大器第三端係為一偏壓電路功率放大器閘極，其中該輸入阻抗係為該偏壓電路功率放大器汲極及該主功率放大器閘極間之阻抗。
  17. 如申請專利範圍第1項所述之化合物半導體積體電路之電路佈局方法，其中於A3之步驟以及A4之步驟之間更包括一形成至少一上絕緣層之步驟，其中該至少一上絕緣層係形成於該化合物半導體基板之上以及該第一金屬層之上，且該至少一上絕緣層係形成於該低介電凸塊之下。
  18. 如申請專利範圍第17項所述之化合物半導體積體電路之電路佈局方法，其中構成該至少一上絕緣層之材料係包括選自以下群組之至少一者：氮化矽(SiN)以及氧化矽(SiO2)。
  19. 如申請專利範圍第1項所述之化合物半導體積體電路之電路佈局方法，其中於A3之步驟之前更包括一形成至少一下絕緣層之步驟，其中該至少一下絕緣層係形成於該化合物半導體基板之上，且該至少一下絕緣層係形成於該第一金屬層之下以及該低介電凸塊之下。
  20. 如申請專利範圍第19項所述之化合物半導體積體電路之電路佈局方法，其中構成該至少一下絕緣層之材料係包括選自以下群組之至少一者：氮化矽(SiN)以及氧化矽(SiO2)。
  21. 如申請專利範圍第1項所述之化合物半導體積體電路之電路佈局方法，其中於A5之步驟之後更包括一形成至少一保護層於該化合物半導體積體電路之上之步驟。
  22. 如申請專利範圍第21項所述之化合物半導體積體電路之電路佈局方法，其中構成該至少一保護層之材料係包括選自以下群組之至少一者：聚苯並噁唑(polybenzoxazole PBO)、氮化矽(SiN)以及氧化矽(SiO2)。
  23. 一種化合物半導體積體電路之電路佈局方法，包括以下步驟：B1：劃定一化合物半導體積體電路佈局於一化合物半導體基板之上表面，其中該化合物半導體積體電路佈局包括一第一電路佈局以及一第二電路佈局，其中該第一電路佈局之區域與該第二電路佈局之區域係於一重疊區域相重疊，一鄰近跨接區域係定義為包含該重疊區域以及該重疊區域之周圍鄰近區域；B2：劃定一第一介電區域於該化合物半導體基板之上表面，其中該第一介電區域係位於該鄰近跨接區域之內，且該第一介電區域係與至少部分該重疊區域相重疊，其中該化合物半導體基板之上表面之該第一介電區域以外之區域係定義為一第二介電區域；B3：形成一第一金屬層於該第一電路佈局之區域內；B4：形成由一低介電材料所構成之一第一介電凸塊於該第一介電區域內；以及 B5：形成一第二金屬層於該第二電路佈局之區域內。
  24. 如申請專利範圍第23項所述之化合物半導體積體電路之電路佈局方法，其中該低介電材料具有一小於5%之吸水率。
  25. 如申請專利範圍第23項所述之化合物半導體積體電路之電路佈局方法，其中該低介電材料係包括選自以下群組之至少一者：聚苯並噁唑(polybenzoxazole PBO)以及苯并環丁烷(Benzo Cyclobutane BCB)。
  26. 如申請專利範圍第23項所述之化合物半導體積體電路之電路佈局方法，其中B4之步驟中，形成該第一介電凸塊包括以下步驟：同時於該第一介電區域及該第二介電區域內形成一低介電凸塊；以及曝光顯影或蝕刻去除該第二介電區域內之該低介電凸塊，使得該第一介電區域內之該低介電凸塊之厚度為該第一介電凸塊之厚度，且該第二介電區域內之該低介電凸塊之厚度為零。
  27. 如申請專利範圍第23項所述之化合物半導體積體電路之電路佈局方法，其中B4之步驟中，形成該第一介電凸塊包括以下步驟：同時於該第一介電區域及該第二介電區域內形成一低介電凸塊；以及曝光顯影或蝕刻該第一介電區域及該第二介電區域內之該低介電凸塊，使得該第一介電區域內之該低介電凸塊之厚度為該第一介電凸塊之厚度，且該第二介電區域內之該低介電凸塊之厚度為零。
  28. 如申請專利範圍第23項所述之化合物半導體積體電路之電路佈局方法，其中該重疊區域之周圍鄰近區域包括該重疊區域之周遭50μm之範圍以內之區域。
  29. 如申請專利範圍第23項所述之化合物半導體積體電路之電路佈局方 法，其中該低介電材料之介電常數係小於7。
  30. 如申請專利範圍第1項至第29項中任一項所述之化合物半導體積體電路之電路佈局方法，其中形成該第一介電凸塊更包括以下步驟：依據該鄰近跨接區域附近之該化合物半導體積體電路之一阻抗之所需大小，決定相對應於該鄰近跨接區域之該第一介電凸塊之厚度、面積及形狀以及該低介電材料之一介電常數，以形成該第一介電凸塊，藉此提升該化合物半導體積體電路之效能。
  31. 如申請專利範圍第1項至第29項中任一項所述之化合物半導體積體電路之電路佈局方法，其中更包括以下步驟：劃定一功率放大器佈局於該化合物半導體積體電路佈局中；形成一功率放大器於該功率放大器佈局之區域內，其中該功率放大器包括一第一端、一第二端以及一第三端，其中該第一端及該第二端之其中之一係為該功率放大器之一輸出端，其中該第一端係與該第一金屬層及該第二金屬層之其中之一電性相連，該第二端係與該第一金屬層及該第二金屬層之其中之另一電性相連，使得該功率放大器之該第一端及該第二端藉由該第一介電凸塊形成隔離；以及依據該鄰近跨接區域附近之該功率放大器之該第一端以及該第二端間之一輸出阻抗之所需大小，決定相對應於該鄰近跨接區域之該第一介電凸塊之厚度、面積及形狀以及該低介電材料之一介電常數，以形成該第一介電凸塊，藉此提升該化合物半導體積體電路之效能。
  32. 如申請專利範圍第31項所述之化合物半導體積體電路之電路佈局方法，其中該功率放大器係為一雙極性電晶體或一異質接面雙極性電晶體， 該第一端係為一集極，該第二端係為一射極，該第三端係為一基極，其中該輸出阻抗係為該功率放大器之該集極及該射極間之阻抗。
  33. 如申請專利範圍第31項所述之化合物半導體積體電路之電路佈局方法，其中該功率放大器係為一場效電晶體，該第一端係為一汲極，該第二端係為一源極，該第三端係為一閘極，其中該輸出阻抗係為該功率放大器之該汲極及該源極間之阻抗。
  34. 如申請專利範圍第1項至第29項中任一項所述之化合物半導體積體電路之電路佈局方法，其中更包括以下步驟：劃定一主功率放大器佈局以及一偏壓電路功率放大器佈局於該化合物半導體積體電路佈局中；形成一主功率放大器於該主功率放大器佈局之區域內，其中該主功率放大器包括一主功率放大器第一端、一主功率放大器第二端以及一主功率放大器第三端，其中該主功率放大器第三端係為該主功率放大器之一輸入端；形成一偏壓電路功率放大器於該偏壓電路功率放大器佈局之區域內，其中該偏壓電路功率放大器包括一偏壓電路功率放大器第一端、一偏壓電路功率放大器第二端以及一偏壓電路功率放大器第三端，其中該偏壓電路功率放大器第一端係與該第一金屬層及該第二金屬層之其中之一電性相連，該主功率放大器第三端係與該第一金屬層及該第二金屬層之其中之另一電性相連，使得該偏壓電路功率放大器第一端及該主功率放大器第三端藉由該第一介電凸塊形成隔離；以及依據該鄰近跨接區域附近之該偏壓電路功率放大器第一端以及該主功 率放大器第三端間之一阻抗之所需大小，決定相對應於該鄰近跨接區域之該第一介電凸塊之厚度、面積及形狀以及該低介電材料之一介電常數，以形成該第一介電凸塊，藉此提升該化合物半導體積體電路之效能，其中該阻抗係為該主功率放大器之一輸入阻抗。
  35. 如申請專利範圍第34項所述之化合物半導體積體電路之電路佈局方法，其中該主功率放大器以及該偏壓電路功率放大器係為一雙極性電晶體或一異質接面雙極性電晶體，該主功率放大器第一端係為一主功率放大器集極，該主功率放大器第二端係為一主功率放大器射極，該主功率放大器第三端係為一主功率放大器基極，該偏壓電路功率放大器第一端係為一偏壓電路功率放大器集極，該偏壓電路功率放大器第二端係為一偏壓電路功率放大器射極，該偏壓電路功率放大器第三端係為一偏壓電路功率放大器基極，其中該輸入阻抗係為該偏壓電路功率放大器集極及該主功率放大器基極間之阻抗。
  36. 如申請專利範圍第34項所述之化合物半導體積體電路之電路佈局方法，其中該主功率放大器以及該偏壓電路功率放大器係為一場效電晶體，該主功率放大器第一端係為一主功率放大器汲極，該主功率放大器第二端係為一主功率放大器源極，該主功率放大器第三端係為一主功率放大器閘極，該偏壓電路功率放大器第一端係為一偏壓電路功率放大器汲極，該偏壓電路功率放大器第二端係為一偏壓電路功率放大器源極，該偏壓電路功率放大器第三端係為一偏壓電路功率放大器閘極，其中該輸入阻抗係為該偏壓電路功率放大器汲極及該主功率放大器閘極間之阻抗。
  37. 如申請專利範圍第23項所述之化合物半導體積體電路之電路佈局方 法，其中於B3之步驟以及B4之步驟之間更包括一形成至少一上絕緣層之步驟，其中該至少一上絕緣層係形成於該化合物半導體基板之上以及該第一金屬層之上，且該至少一上絕緣層係形成於該第一介電凸塊之下。
  38. 如申請專利範圍第37項所述之化合物半導體積體電路之電路佈局方法，其中構成該至少一上絕緣層之材料係包括選自以下群組之至少一者：氮化矽(SiN)以及氧化矽(SiO2)。
  39. 如申請專利範圍第23項所述之化合物半導體積體電路之電路佈局方法，其中於B3之步驟之前更包括一形成至少一下絕緣層之步驟，其中該至少一下絕緣層係形成於該化合物半導體基板之上，且該至少一下絕緣層係形成於該第一金屬層之下以及該第一介電凸塊之下。
  40. 如申請專利範圍第39項所述之化合物半導體積體電路之電路佈局方法，其中構成該至少一下絕緣層之材料係包括選自以下群組之至少一者：氮化矽(SiN)以及氧化矽(SiO2)。
  41. 如申請專利範圍第23項所述之化合物半導體積體電路之電路佈局方法，其中於B5之步驟之後更包括一形成至少一保護層於該化合物半導體積體電路之上之步驟。
  42. 如申請專利範圍第41項所述之化合物半導體積體電路之電路佈局方法，其中構成該至少一保護層之材料係包括選自以下群組之至少一者：聚苯並噁唑(polybenzoxazole PBO)、氮化矽(SiN)以及氧化矽(SiO2)。
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