TW201705314A - 晶片封裝及其製造方法 - Google Patents

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余振華
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Abstract

晶片封裝的製造方法包含形成封裝導孔結構，此封裝導孔結構包含至少一導孔、封裝至少一導孔之聚合物層、以及封裝聚合物層之第一模料。放置封裝導孔結構及第一晶片堆疊於載體上方，此至少一導孔具有接近載體之第一端及遠離該載體之第二端。封裝第一晶片堆疊及封裝導孔結構於第二模料中。形成第一重新分布層於第二模料上方，此第一重新分布層係電性耦接至少一導孔。

Description

晶片封裝及其製造方法
本揭露係關於一種晶片封裝技術，特別係關於一種晶片封裝製造技術。
於半導體之晶片封裝領域中，重新分布層(redistribution layer；RDL)可形成於晶片上方並可電性耦接至晶片中的主動區域。接著，諸如凸塊下金屬層(under-bump metallurgy；UBM)上之錫球等輸入/輸出接點可形成以透過重新分布層連接晶片。此半導體之晶片封裝技術可形成扇出式(fan-out)封裝。因此，晶片上之輸入/輸出墊可被重新分布以覆蓋比晶片區域更大的區域。因此，可增加封裝晶片之表面上所封裝的輸入/輸出墊數量。
整合型扇出式封裝技式術漸趨廣泛使用，特別在當其與晶圓級封裝(Wafer Level Packaging；WLP)技術結合時，所產生之封裝結構可提供高功能密度、相對低成本與高性能之封裝。
依據本案之一些實施方式，晶片封裝的製造方法 包含形成封裝導孔結構，此封裝導孔結構包含至少一導孔、封裝至少一導孔之聚合物層、以及封裝聚合物層之第一模料(molding compound)。放置封裝導孔結構及第一晶片堆疊(die stack)於載體上方，此至少一導孔具有接近載體之第一端及遠離該載體之第二端。封裝第一晶片堆疊及封裝導孔結構於第二模料中。形成第一重新分布層於第二模料上方，此第一重新分布層(redistribution layer；RDL)係電性耦接至少一導孔。
依據本案之一些實施方式，晶片封裝的製造方法包含放置第一晶片堆疊於載體上方，此第一晶片堆疊包含堆疊的複數晶片。放置封裝導孔結構於載體上方，此封裝導孔結構包含複數導孔，此些導孔係封裝於聚合物層與第一模料之中。封裝封裝導孔結構與第一晶片堆疊於第二模料中。形成第一重新分布層於第二模料之第一表面上方，此第一重新分布層係電性耦接此些導孔。形成第二重新分布層於第二模料之第二表面上方，第二表面係位於第一表面之相對側，第二重新分布層係電性耦接此些導孔。放置第二晶片堆疊於第二重新分布層上方。
依據本案之一些實施方式，晶片封裝包含第一重新分布層、第二重新分布層、第一晶片堆疊、複數導孔、聚合物層與模料。第一晶片堆疊位於第一重新分布層與第二重新分布層之間，且第一晶片堆疊係電性耦接第一重新分布層與第二重新分布層之其中至少一者。導孔係橫向地與第一晶片堆疊分開，導孔係延伸於第一重新分布層與第二重新分布 層之間，且導孔係電性耦接第一重新分布層與第二重新分布層。聚合物層封裝導孔。模料封裝聚合物層與第一晶片堆疊，模料係位於第一重新分布層與第二重新分布層之間，模料之成分係不同於聚合物層之成分。
100‧‧‧晶片封裝
102‧‧‧第一晶片階層
104‧‧‧第二晶片階層
106‧‧‧第一晶片堆疊
106a‧‧‧晶片
108‧‧‧第二晶片堆疊
108a‧‧‧晶片
110‧‧‧第一表面
112‧‧‧第二表面
114‧‧‧第一導孔
116‧‧‧第一導電柱
118‧‧‧第一重新分布層
118c‧‧‧導電特徵
118d‧‧‧第一介電層
120‧‧‧第二重新分布層
120c‧‧‧導電特徵
120d‧‧‧第二介電層
122‧‧‧第二導孔
122a‧‧‧第一端
122b‧‧‧第二端
124‧‧‧聚合物層
124a‧‧‧第一層
124b‧‧‧第二層
126‧‧‧第一模料
126a‧‧‧第一側部
126b‧‧‧第二側部
128‧‧‧第二模料
130‧‧‧第一表面
132‧‧‧第二表面
134‧‧‧第三導孔
136‧‧‧第二導電柱
138‧‧‧第三模料
138a‧‧‧表面
140‧‧‧接點
302‧‧‧第一載體
304a‧‧‧表面
304b‧‧‧表面
306‧‧‧種子層
308‧‧‧圖案化光阻
310‧‧‧開口
312‧‧‧導電材料
312-1‧‧‧第一階層
312-2‧‧‧第二階層
600‧‧‧封裝導孔結構
702‧‧‧第二載體
704‧‧‧第三載體
802‧‧‧內階層導孔
804‧‧‧第一端
806‧‧‧第二端
D1‧‧‧第一尺寸
D2‧‧‧第二尺寸
D3‧‧‧第三尺寸
D4‧‧‧第四尺寸
D5‧‧‧第五尺寸
D6‧‧‧第六尺寸
D7‧‧‧第七尺寸
D8‧‧‧第八尺寸
L1‧‧‧橫向尺寸
X1‧‧‧第一軸
X2‧‧‧第二軸
A-A’‧‧‧線段
B-B’‧‧‧線段
C-C’‧‧‧線段
D-D’‧‧‧線段
E-E’‧‧‧線段
F-F’‧‧‧線段
第1圖繪示依據一實施方式之包含第一晶片堆疊與第二晶片堆疊的晶片封裝。
第2圖繪示依據一實施方式之包含封裝於聚合物層及第一模料中的複數導孔之封裝導孔結構。
第3A至3J圖繪示依據一實施方式之封裝於聚合物層與第一模料中之複數導孔之製造方法的剖視圖。
第4A至4J圖繪示依據一實施方式之對應第3A至3J圖所示之方法的上視圖。
第5圖及第6圖繪示依據一實施方式之封裝導孔結構的立體圖，此封裝導孔結構包含封裝於聚合物層與模料中的複數導孔。
第7A至7H圖繪示依據一實施方式之製造方法中的部分步驟，此方法係用以製造第1圖所示之晶片封裝。
第8圖繪示依據一實施方式所製造之三維電感的立體圖。
第9A至9D圖繪示依據一實施方式之如第8圖所示之三維電感的各個不同角度視圖。
第10圖繪示依據一實施方式所製造之螺旋式平面電感的立體圖。
第11A至11D圖繪示依據一實施方式之如第10圖所示之螺旋式平面電感的各個不同角度視圖。
以下的說明將提供許多不同的實施方式或實施例來實施本揭露的主題。元件或排列的具體範例將在以下討論以簡化本揭露。當然，這些描述僅為部分範例且本揭露並不以此為限。例如，將第一特徵形成在第二特徵上或上方，此一敘述不但包含第一特徵與第二特徵直接接觸的實施方式，也包含其他特徵形成在第一特徵與第二特徵之間，且在此情形下第一特徵與第二特徵不會直接接觸的實施方式。此外，本揭露可能會在不同的範例中重複標號或文字。重複的目的是為了簡化及明確敘述，而非界定所討論之不同實施方式及配置間的關係。
此外，空間相對用語如「下面」、「下方」、「低於」、「上面」、「上方」及其他類似的用語，在此是為了方便描述圖中的一個元件或特徵與另一個元件或特徵的關係。空間相對用語除了涵蓋圖中所描繪的方位外，該用語更涵蓋裝置在使用或操作時的其他方位。也就是說，當該裝置的方位與圖式不同(旋轉90度或在其他方位)時，在本文中所使用的空間相對用語同樣可相應地進行解釋。
第1圖繪示依據一或多個實施方式之晶片封裝100。晶片封裝100可為整合型扇出式(integrated fan-out； InFO)晶片封裝，但不以此為限。晶片封裝100可為多階層晶片封裝，其包含第一晶片階層102與堆疊於第一晶片階層102上方之第二晶片階層104。第一晶片階層102可包含第一晶片堆疊106，而第二晶片階層104可包含第二晶片堆疊108。因此，如第1圖所示，晶片封裝100可包含複數晶片係形成於第一晶片階層102與第二晶片階層104中。
於第1圖之實施例中，第一晶片堆疊106包含四個堆疊的晶片106a。然而，於另一實施方式中，第一晶片堆疊106可包含多於四個的堆疊晶片106a，或少於四個的堆疊晶片106a。相似地，於第1圖之實施例中，第二晶片堆疊108包含二個堆疊的晶片108a。然而，於另一實施方式中，第二晶片堆疊108可包含一個晶片108a，或多於二個的堆疊晶片108a。每一第一晶片堆疊106之晶片106a與第二晶片堆疊108之晶片108a可為半導體晶片，且可為任何類型之積體電路，例如：處理器、邏輯電路、記憶體、類比電路、數位電路、混合訊號、成像元件、微機電系統元件、用於功率及/或通訊應用之元件、或類似的元件。第一晶片堆疊106之晶片106a與第二晶片堆疊108之晶片108a可進行一或多個功能測試(例如電性耦接與應力測試)且可通過此些功能測試。於此實施例中，每一晶片106a與晶片108a可為已知良好晶片(known good die；KGD)。
第一晶片堆疊106可具有第一表面110，此第一表面110朝向第二晶片堆疊108。舉例而言，第一表面110可為最接近第二晶片堆疊108之第一晶片堆疊106的表面。 於第1圖所示之實施方式中，第一晶片堆疊106之第一表面110可為第一晶片堆疊106之最上表面。第一晶片堆疊106亦可具有第二表面112，此第二表面112位於第一表面110之相對側。第一晶片堆疊106之第二表面112可背向第二晶片堆疊108。舉例而言，第二表面112可為最遠離第二晶片堆疊108之第一晶片堆疊106的表面。於第1圖所示之實施方式中，第一晶片堆疊106之第二表面112可為第一晶片堆疊106之最下表面。
每一第一晶片堆疊106之晶片106a可包含複數接觸墊(未示於第1圖)，此些接觸墊可包含導電材料(例如：鋁、銅或類似的材料)。此些接觸墊可做為第一晶片堆疊106之晶片106a之輸入/輸出特徵，因而使此些晶片106a可彼此電性耦接及/或電性耦接至晶片封裝100內或外之其他特徵。每一第一晶片堆疊106之晶片106a可包含鈍化層、介電層與突塊下金屬層，此些層可形成於具有複數接觸墊之晶片106a的表面。為了簡化圖式，鈍化層、介電層與凸塊下金屬層未繪示於第1圖。
於一實施方式中，第一晶片堆疊106可包含複數第一導孔114(例如第一導孔114可嵌入及/或延伸通過第一晶片堆疊106)，此些第一導孔114係位於第一晶片堆疊106之至少一晶片106a中。於第1圖中僅例示性地繪示八個第一導孔114。然而，於其他實施例中，第一導孔114之數量可小於或大於八個。複數第一導孔114可電性耦接第一晶片堆疊106之晶片106a的接觸墊，因而可將複數晶片106a 彼此電性耦接。此些第一導孔114之材質可包含導電材料，例如：銅、鋁、鎢、其組合、或類似的材料。
晶片封裝100亦可包含複數第一導電柱116，此些第一導電柱116係位於第一晶片階層102中。於第1圖中僅例示性地繪示八個第一導電柱116。然而，於其他實施例中，第一導電柱116之數量可小於或大於八個。此些第一導電柱116可配置於第一晶片堆疊106與第二晶片堆疊108之間。於一些實施方式中，如第1圖所示之實施例，此些第一導電柱116可位於複數第一導孔114上方，及/或可電性耦接複數第一導孔114。於一些實施方式中，此些第一導電柱116之個別導電柱可位於最接近第二晶片堆疊108之第一晶片堆疊106之晶片106a的個別接觸墊上方。此些第一導電柱116之材料可包含相似於此些第一導孔114之材料。此外，每一第一導電柱116可具有第一尺寸D1，此第一尺寸D1為約5微米到約20微米。
晶片封裝100可包含第一重新分布層118，此第一重新分布層118係位於第一晶片階層102與第二晶片階層104之間。第一重新分布層118可包含導電特徵118c(例如導線與導孔)，此導電特徵118c係位於一或多個第一介電層118d之間。導電特徵118c之材質可包含相似於此些第一導孔114之材料，而一或多個第一介電層118d之材質可包含適當的介電材料，例如：聚酰亞胺(polyimide)、聚合物(polymer)、氧化物(例如含矽氧化物，如氧化矽)、氮化物(例如含矽氮化物，如氧化氮)、氧氮化物(例如含矽氧氮化 物)、未摻雜矽玻璃(undoped silicate glass；USG)、或類似的介電材料。一或多個第一介電層118d的形成方法可為旋轉塗佈法、濺鍍法或類似的製程。導電特徵118c可藉由圖案化處理一或多個第一介電層118d(例如採用微影及蝕刻製程之組合來處理)，並形成導電特徵118c於圖案化的第一介電層118d中(例如採用鑲嵌及/或雙鑲嵌製程所形成)。導電特徵118c可透過此些第一導電柱116及/或此些第一導孔114電性耦接第一晶片堆疊106之晶片106a。此些第一導電柱116的電性耦接可藉由第一重新分布層118而扇出(fan-out)。因此，第一重新分布層118亦可稱為第一扇出式結構。
晶片封裝100可包含第二重新分布層120，此第二重新分布層120係位於第一晶片堆疊106之第二表面112。第二重新分布層120可包含導電特徵120c(例如導線與導孔)，此導電特徵120c係位於一或多個第二介電層120d之間。導電特徵120c之材質可包含相似於此些第一導孔114之材料，而一或多個第二介電層120d之材質可包含相似於第一介電層118d之材料。一或多個第二介電層120d的形成方法可利用類似於前述一或多個第一介電層118d之製程，而第二重新分布層120之導電特徵120c的形成方法可利用類似於前述第一重新分布層118之導電特徵118c之製程。於一些實施方式中，至少一第一導孔114可電性耦接第二重新分布層120之導電特徵120c。因此，於此實施方式中，第一重新分布層118與第二重新分布層120可透過複數第一導電 柱116與第一導孔114而彼此電性耦接。
第一重新分布層118與第二重新分布層120可額外地或可選地藉由複數第二導孔122而彼此電性耦接，此些第二導孔122係延伸於第一重新分布層118與第二重新分布層120之間。於一實施方式中，此些第二導孔122可具有第二尺寸D2(例如高度)，此第二尺寸D2之為約100微米到約300微米(例如約200微米)。如第1圖所示，此些第二導孔122可橫向地與第一晶片堆疊106分開。此些第二導孔122之第一端122a可接近第一重新分布層118，而此些第二導孔122之第二端122b可接近第二重新分布層120。此些第二導孔122之第一端122a可電性耦接第一重新分布層118之導電特徵118c，而此些第二導孔122之第二端122b可電性耦接第二重新分布層120之導電特徵120c，因而電性耦接第一重新分布層118與第二重新分布層120。此些第二導孔122之材質可包含相似於此些第一導孔114之材料。
此些第二導孔122可封裝於聚合物層124中，此聚合物層124可至少部分地依序封裝於第一模料126a及126b中。舉例而言，第一模料126a及126b可對聚合物層124及位於聚合物層124中之此些第二導孔122提供結構性及機械性的支撐。舉例而言，第一模料126a及126b可包含接近第一晶片堆疊106的第一側部126a，且可包含遠離第一晶片堆疊106的第二側部126b。此些第二導孔122與聚合物層124係位於第一側部126a與第二側部126b之間。於本文中，第一模料之第一側部126a與第一模料126之第二側部 126b可綜述為第一模料126。聚合物層124之成分(composition)係不同於第一模料126之成分。舉例而言，聚合物層124之材質可包含能夠作為應力緩衝之材料，其可為，但不限於，聚酰亞胺、聚苯噁唑(polybenzoxazole；PBO)、一或多個可從日本合成橡膠株式會社(Japanese Synthetic Rubber Co.Ltd.,Tokyo,Japan；JSR)取得之聚合物材料、可從日立杜邦微系統(Hitachi-Dupont；HDM)取得之聚合物材料、有機材料(例如含碳材料)、環氧基材料(酚基環氧材料)或相似之材料。此外，第一模料126可包含適當之材料，例如：環氧樹脂、成形底部填充或相似之材料。
聚合物層124之材質可包含熱膨脹係數(coefficient of thermal expansion；CTE)及/或彈性模數(modulus of elasticity)之數值介於第一模料126與此些第二導孔122之間的材料。因此，可減少形成於複數第二導孔122與第一模料126之間的機械應力與熱應力。舉例而言，在低於玻璃轉化溫度時，聚合物層124之材質可包含彈性模數為約0.5GPa到約5.0GPa之材料(例如彈性模數約為2.1GPa之材料)。因此，聚合物層124之材質比第一模料126之材質可更具彈性(例如不易碎的或更柔韌的)。於另一實施例中，在低於玻璃轉化溫度時，聚合物層124之材質可包含熱膨脹係數為約10ppm/℃到約100ppm/℃之材料。
如第1圖所示，晶片封裝100可進一步包含第二模料128。第二模料128可封裝第一晶片堆疊106，且可填 充於第一晶片堆疊106之多個晶片106a之間的間隙。此外，第二模料128可封裝第一模料126。舉例而言，第二模料128可對第一晶片階層102及位於第一晶片階層102中之特徵(例如第一晶片堆疊106)提供結構性及機械性的支撐。第二模料128之材質可包含相似於第一模料126之材料。
如第1圖所示，晶片封裝100係包含第二晶片階層104，第二晶片階層104具有第二晶片堆疊108。第二晶片堆疊108可具有第一表面130，此第一表面130朝向第一晶片堆疊106。舉例而言，第一表面130可為最接近第一晶片堆疊106之第二晶片堆疊108的表面。於第1圖所示之實施方式中，第二晶片堆疊108之第一表面130可為第二晶片堆疊108之最下表面。第二晶片堆疊108亦可具有第二表面132，此第二表面132位於第一表面130之相對側。第二晶片堆疊108之第二表面132可背向第一晶片堆疊106。舉例而言，第二表面132可為最遠離第一晶片堆疊106之第二晶片堆疊108的表面。於第1圖所示之實施方式中，第二晶片堆疊108之第二表面132可為第二晶片堆疊108之最上表面。
每一第二晶片堆疊108之晶片108a可包含複數接觸墊(未示於第1圖)，此些接觸墊可包含導電材料(例如：鋁、銅或類似的材料)。複數接觸墊可作為第二晶片堆疊108之晶片108a之輸入/輸出特徵，因而使此些晶片108a可彼此電性耦接及/或電性耦接至晶片封裝100內或外之其他特徵。此外，每一第二晶片堆疊108之晶片108a可包含鈍化 層、介電層與凸塊下金屬層，此些層可形成於具有複數接觸墊之晶片108a的表面。為了簡化圖式，鈍化層、介電層與突塊下金屬層未繪示於第1圖。
於一實施方式中，第二晶片堆疊108可包含複數第三導孔134(例如第三導孔134可嵌入及/或延伸通過第二晶片堆疊108)，此些第三導孔134係位於第二晶片堆疊108之至少一晶片108a中。於第1圖中僅例示性地繪示八個第三導孔134。然而，於其他實施例中，第三導孔134之數量可小於或大於八個。複數第三導孔134可電性耦接第二晶片堆疊108之晶片108a的接觸墊，因而可將此些晶片108a彼此電性耦接。此些第三導孔134之材質可包含相似於複數第一導孔114的材料。
晶片封裝100亦可包含複數第二導電柱136，此些第二導電柱136係位於第二晶片階層104中。第1圖中繪示之第二導電柱136之數量僅為示例，並不以此為限。複數第二導電柱136可配置於第二晶片堆疊108與第一重新分布層118之間。於一些實施方式中，如第1圖所示之實施例，此些第二導電柱136可位於此些第三導孔134上方，及/或可電性耦接此些第三導孔134。於一些實施方式中，此些第二導電柱136之個別導電柱可位於最接近第一晶片堆疊106之第二晶片堆疊108之晶片108a的個別接觸墊上方。此些第二導電柱136之材料可包含相似於複數第一導孔114之材料。此外，每一第二導電柱136可具有第三尺寸D3，此第三尺寸D3為約5微米到約20微米。第一重新分布層118之導電特徵 118c可透過此些第二導電柱136及/或此些第三導孔134而電性耦接第二晶片堆疊108之晶片108a。此些第二導電柱136的電性耦接可藉由第一重新分布層118而扇出。
如第1圖所示，晶片封裝100可進一步包含第三模料138。第三模料138可至少封裝第二晶片堆疊108，且可填充於第二晶片堆疊108之多個晶片108a之間的間隙。舉例而言，第三模料138可對第二晶片階層104及位於第二晶片階層104中之特徵(例如第二晶片堆疊108)提供結構性及機械性的支撐。第三模料138之材質可包含相似於第一模料126之材料。於一些實施方式中，如第1圖所示之實施例，背向第一重新分布層118之第三模料138的表面138a可實質上與第二晶片堆疊108之第二表面132共平面。然而，於另一實施方式中，第三模料138可位於第二晶片堆疊108之第二表面132上方，且可覆蓋第二晶片堆疊108之第二表面132。
晶片封裝100可包含複數接點140，此些接點140可位於背向第一晶片堆疊106之第二重新分布層120之表面。本實施例僅例示性繪示八個接點140，然而，於一些實施方式中，接點140之數量可小於八個(例如一、二或三個)或大於八個(例如九、十或更多個)。此些接點140可電性耦接第二重新分布層120之導電特徵120c。晶片封裝100及形成於晶片封裝100中之特徵(例如第一晶片堆疊106及/或第二晶片堆疊108)之電性耦接可藉由此些接點140來完成。此些接點140可包含球柵式陣列(ball grid array； BGA)、控制塌陷高度晶片連接(controlled collapse chip connection；C4)凸塊或類似的接點。此些接點140之材質可包含導電材料(例如金屬或金屬合金)。舉例而言，此些接點140之材質可包含焊接材料。於另一實施例中，此些接點140之材質可包含錫、鉛、銅、金、銀、鋅、鉍、鎂、銻、銦、其合金或類似材料之其中至少一者。於第1圖所示之實施例中，每一接點140為球形。然而，於另一實施方式中，複數接點140可為另一形狀，例如：柱狀、竿狀、凸塊狀或帽狀。
第2圖繪示依據一或多個實施方式之複數第二導孔122、聚合物層124與第一模料126。舉例而言，第2圖繪示之結構可為封裝導孔結構(encapsulated via structure)。如關於第1圖所述之內容，第一模料126可對聚合物層124及位於聚合物層124中之此些第二導孔122提供結構性及機械性的支撐。如第2圖所示，複數第二導孔122之相鄰導孔(例如緊鄰的導孔)可相隔一第四尺寸D4，此第四尺寸D4為約2微米到約10微米(例如第四尺寸D4為約4微米)。此些第二導孔122之相鄰導孔之間間距係小於形成於典型整合型扇出式封裝中所觀察到之導孔之間間距。相鄰第二導孔122之間的較小間距，可使得晶片封裝100之橫向尺寸L1小於典型整合型扇出式封裝之橫向尺寸，因而使得晶片封裝100之形狀因子(form factor)小於典型整合型扇出式封裝之形狀因子。舉例而言，晶片封裝100之橫向尺寸L1為約10毫米到約20毫米。依據下述第3A至3J圖繪示之製造 複數第二導孔122的方法，可使得複數第二導孔122之相鄰導孔之間具有較小的間距。
此外，如第2圖所示之實施例，每一第二導孔122可具有第五尺寸D5(例如寬度)，此第五尺寸D5為約1微米到約3微米(例如第五尺寸D5為約2微米)。第二導孔122之第五尺寸D5在沿著第二尺寸D2之方向上可實質上均等。如第2圖所示，每一第二導孔122於第一端122a、於第二端122b以及於第一端122a與第二端122b之間的部分第二導孔122，可具有第五尺寸D5。換句話說，對於每一第二導孔122而言，沿著第二尺寸D2之不同位置的第五尺寸D5變化係可被忽略的。相較於典型整合型扇出式封裝所形成之導孔而言，沿著每一第二導孔122之第二尺寸D2的第五尺寸D5之均勻度，可使得每一第二導孔122沿著第二尺寸D2的電阻變化較低。相較於典型整合型扇出式封裝而言，此均勻度可使晶片封裝100產生較佳的電性性能。依據下述第3A至3J圖繪示之複數第二導孔122的製造方法，可使得每一第二導孔122沿著第二尺寸D2具有較低的電阻變化。
進一步而言，如上述關於第1圖的內容所載，每一第二導孔122可具有第二尺寸D2，此第二尺寸D2為約100微米到約300微米(例如第二尺寸D2為約200微米)。因此，第二尺寸D2與第五尺寸D5的比值(此第五尺寸D5為約1微米到約10微米)可為約10：1到約300：1。對於典型整合型扇出式封裝所形成之導孔而言，第二尺寸D2與第五尺寸D5的比值為約2：1到約3：1。因此，相較於典型整合型扇出式 封裝所形成之導孔而言，每一第二導孔122可具有較高的深寬比。依據下述第3A至3J圖繪示之複數第二導孔122的製造方法，可使得第二導孔122具有較高的深寬比。
第3A至3J圖繪示依據一或多個實施方式之複數第二導孔122之製造方法的剖視圖，而此第二導孔122係封裝於聚合物層124及第一模料126之中。第4A至4L圖繪示依據一或多個實施方式之沿著第3A圖線段A-A’的上視圖，且分別對應於第3A至3J圖。舉例而言，第3A至3J圖繪示沿著第4A圖線段B-B’的剖視圖。
參照第3A及4A圖，第一模料126係形成於第一載體302之上或上方，而聚合物層124之第一層124a可形成於第一模料126上方。第一載體302可對於後續製程中所形成的特徵提供暫時地機械性及結構性的支撐。第一載體302之材質可包含玻璃(glass)、矽(silicon)、矽氧化物(silicon oxide)、鋁氧化物(aluminum oxide)或類似的材料。舉例而言，第一載體302可為載體晶圓。舉例而言，第3A圖繪示之第一模料126可為第一模料126之第一側部126a或第二側部126b。舉例而言，於一些實施方式中，第一模料126可藉由模具(未示於圖中)而成形或模製於第一載體302上方，當操作此模具時，此模具可具有邊界或其他特徵以維持第一模料126。此模具可利用壓力成型的方式形成第一模料126於第一載體302上方。於一些實施方式中，於第一模料126上可進行蝕刻製程及/或平坦化製程(例如：機械研磨製程(mechanical grinding process)或化學機械研磨製程 (chemical mechanical polishing；CMP))，藉此可形成第一模料126之表面304a，此表面304a實質上係為平面。接著，聚合物層124之第一層124a可藉由適當的製程而形成於第一模料126上方，此適當的製程可為旋轉塗佈(spin-on coating)製程、化學氣相沉積(chemical vapor deposition；CVD)製程、電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)製程或類似的製程。於一些實施方式中，於聚合物層124之第一層124a上可進行蝕刻製程及/或平坦化製程(例如：機械研磨製程或化學機械研磨製程)，藉此可形成聚合物層124之第一層124a的表面304b，此表面304b實質上係為平面。
參照第3B及4B圖，種子層306可形成於聚合物層124之第一層124a的表面304b之上及上方。種子層306可藉由適當的沉積製程來形成，此適當的沉積製程可為化學氣相沉積製程、電漿輔助化學氣相沉積製程、原子層沉積(atomic layer deposition；ALD)製程或類似的製程。種子層306之材質可包含導電材料，例如鈦、銅、鋁、或其組合或類似的材料。
參照第3C及4C圖，圖案化光阻308可形成於種子層306上方。圖案化光阻308可具有複數開口310。圖案化光阻308之形成方法可為於種子層306上方沉積第一光阻，接著，圖案化處理第一光阻，以形成複數開口310，此些開口310可暴露種子層306之部分結構。第一光阻之材質可包含一或多個適當之感光材料。第一光阻可藉由旋轉塗佈 製程、化學氣相沉積製程、電漿輔助化學氣相沉積製程、原子層沉積製程或類似之製程而形成於種子層306上方。第一光阻可藉由為微影製程(例如光微影製程)來進行圖案化處理，但不以此為限。於一實施方式中，每一開口310可具有第六尺寸D6，此第六尺寸D6實質上可等於第二導孔122之第二尺寸D2。舉例而言，第六尺寸D6可為每一開口310之長度。此外，此些開口310之相鄰開口(例如緊鄰的開口310)可相隔第七尺寸D7，此第七尺寸D7實質上可等於第二導孔122之第四尺寸D4。此外，每一開口310可具有第八尺寸D8，此第八尺寸D8實質上可等於第二導孔122之第五尺寸D5。於一實施例中，第八尺寸D8可為每一開口310之寬度。
參照第3D及4D圖，接著，可形成導電材料312之第一層於此些開口310中。導電材料312之第一層之材質可包含相似於複數第二導孔122之材料。導電材料312之第一層的形成方法可為任何適當之製程，例如：電鍍法(electroplating)、濺鍍法(sputtering)、蒸鍍法(evaporation)、物理氣相沉積製程及/或類似的製程。於一些實施方式中，導電材料312之第一層可填溢於此些開口310，其可導致導電材料312之第一層的部分結構延伸於圖案化光阻308上方。於此實施方式中，諸如化學機械研磨或回蝕等平坦化製程可用來移除位於開口310外之導電材料312之第一層的部分結構，藉此導電材料312之第一層的表面及圖案化光阻308實質上可為共平面，如第3D圖所示。
參照第3E及4E圖，接著，圖案化光阻308可被 移除，以暴露出導電材料312之第一層的側壁及種子層306。圖案化光阻308可藉由適當之製程(例如濕式去光阻製程等去光阻製程或電漿蝕刻製程等蝕刻製程)來移除，而留下實質上未被干擾的導電材料312之第一層。
參照第3F及4F圖，接著，種子層306所暴露之部分結構可被移除，此移除可藉由蝕刻製程或類似之製程來完成。此步驟可暴露出未被導電材料312之第一層所覆蓋之聚合物層124之第一層124a的部分結構。
參照第3G及4G圖，聚合物層124之第二層124b可形成於第一層124a及導電材料312上方，藉此可封裝(例如完全封裝)第一層124a及導電材料312。聚合物層124之第二層124b可藉由相似於上述關於聚合物層124之第一層124a之製程來製造。
接著，可重複地進行第3B至3G圖所示的步驟，可藉此重複步驟而形成相似於第3H圖所示之結構，其中導電材料312之複數層可封裝於聚合物層124之複數層中。於第3G圖所示之實施例中，僅繪示兩層導電材料312及兩層聚合物層124。然而，於其他實施例中，可形成兩層以上之導電材料312之及兩層以上之聚合物層124。舉例而言，導電材料312之複數層可為如第1圖所示之複數第二導孔122，而聚合物層124之複數層可為第1圖所示之封裝第二導孔122的聚合物層124
參照第3I及4I圖，第一模料126係形成於第3H圖所示之結構上方，其中導電材料312之複數層係封裝於聚 合物層124之複數層之中。第3I及4I圖所示之第一模料126可藉由類似上述關於第3A圖中之第一模料126的製程來形成。舉例而言，第3I圖中所形成之第一模料126可為第一模料126之第一側部126a或第二側部126b。
參照第3J及4J圖，第3I及4I圖繪示之結構可從第一載體302分離或脫離，接著，此結構可被切割(例如可沿著切割線而切割)，因而形成複數結構。在每一切割成型的結構中，複數第二導孔122可封裝於聚合物層124及第一模料126之中。舉例而言，依據一或多個實施方式，第5圖繪示上述之複數第二導孔122的立體圖，此些第二導孔122係封裝於聚合物層124及第一模料126之中。於第5圖所示之實施例中，於切割作業之後，第二導孔122之第二尺寸D2可延伸於實質上平行第一軸X1(例如水平軸或X軸)之方向。於一些實施方式中，第5圖繪示之結構可被旋轉，使得第二導孔122之第二尺寸D2可延伸於實質上平行第二軸X2(例如垂直軸或Z軸)之方向。第二軸X2可實質上垂直於第一軸X1。此旋轉可藉由取放式機器(pick-and-place machine)、表面設置技術(surface mount technology；SMT)元件放置系統或類似的裝置來實現。第6圖繪示之封裝導孔結構600係為此旋轉之後的結果。
因此，由第3A至3J圖繪示之製程流程可知，相較於典型整合型扇出式封裝而言，複數第二導孔122之相鄰導孔之間可具有較小的間距。此外，由第3A至3J圖繪示之製程流程可知，相較於典型整合型扇出式封裝而言，每一第 二導孔122沿著第二尺寸D2可具有較低的電阻變化。此外，由第3A至3J圖繪示之製程流程可知，相較於典型整合型扇出式封裝而言，第二導孔122可具有較高的深寬比。
第6圖繪示之封裝導孔結構600可接著用來製造如第1圖所示之晶片封裝100。第7A至7H圖繪示依據一或多個實施方式之晶片封裝100於一些製程步驟下的結構。參照第7A圖，封裝導孔結構600與第一晶片堆疊106可放置(例如：取放)於第二載體702上方。如第7A圖所示之實施例，複數第二導孔122可背向第二載體702所延伸。於一些實施方式中，附著層(未示於第7A圖)可位於第二載體702上方，且可幫助固定第一晶片堆疊106及封裝導孔結構600至第二載體702。第二載體702之材料可包含相似於第一載體302之材料。第二載體702可實現相似於第一載體302所能實現之功能。於一些實施方式中，如第7A圖所示之實施例，第一晶片堆疊106之第一表面110可朝向第二載體702，而第一晶片堆疊106之第二表面112可背向第二載體702。如第7A圖所示之實施例，複數第一導電柱116可位於第一晶片堆疊106之第一表面110與第二載體702之間。
參照第7B圖，第二模料128可形成於封裝導孔結構600與第一晶片堆疊106上方。第二模料128可封裝(例如完全封裝)封裝導孔結構600與第一晶片堆疊106。舉例而言，於一些實施方式中，第二模料128可藉由模具(未示於圖中)而成形或模製，當操作此模具時，此模具可具有邊界或其他特徵以維持第二模料128。此模具可利用壓力成型的 方式形成第二模料128於第一晶片堆疊106與封裝導孔結構600之上方及周圍，藉此可使第二模料128形成於開口及凹陷之中，並藉此可減少於第二模料128之中諸如氣穴(air pocket)等結構。
參照第7C圖，於第二模料128上可進行薄化製程(例如蝕刻製程及/或平坦化製程，如機械研磨製程或化學機械研磨製程)，藉此可暴露第一晶片堆疊106之第二表面112、第一導孔114以及第二導孔122之第二端122b。接著，藉由一或多個關於上述之第1圖的製程，第一重新分布層118可形成於封裝導孔結構600、第一晶片堆疊106之第二表面112以及第二模料128上方。第一重新分布層118之導電特徵118c可耦接(例如電性/或實體耦接)第一導孔114及/或第二導孔122。第7C圖省略了第一重新分布層118之導電特徵118c，以利圖式的清晰。
參照第7D圖，第二載體702可被倒置，而第一重新分布層118可接合或設置於第三載體704。此外，第二載體702可分離於第二模料128、封裝導孔結構600以及複數第一導電柱116外。熱分離製程(thermal debonding process)或雷射分離製程(laser debonding process)可用來分離第二載體702。第三載體704之材料可包含相似於第二載體702之材料。第三載體704可實現相似於第二載體702所能實現之功能。
參照第7E圖，可進行另一薄化製程(例如蝕刻製程及/或平坦化製程，如機械研磨製程或化學機械研磨製 程)，以暴露第二導孔122之第一端122a以及第一導電柱116。接著，藉由一或多個關於上述之第1圖的製程，第二重新分布層120可形成於封裝導孔結構600、第一導電柱116以及第二模料128上方。第二重新分布層120之導電特徵120c可耦接(例如電性及/或實體耦接)第一導電柱116及/或第二導孔122。第7D圖省略了第二重新分布層120之導電特徵120c，以利圖式的清晰。
參照第7F圖，第二晶片堆疊108可放置(例如：取放)於第二重新分布層120上方。如第7F圖所示，第二導電柱136可位於第二晶片堆疊108與第二重新分布層120之間。於一實施方式中，第二導電柱136可形成於第二晶片堆疊108的第一表面130。接著，具有第二導電柱136之第二晶片堆疊108可放置於第二重新分布層120上方。第二導電柱136可電性耦接第二重新分布層120之導電特徵120c。
參照第7G圖，第三模料138可形成於第二晶片堆疊108上方。第三模料138可封裝(例如完全封裝)第二晶片堆疊108。舉例而言，於一些實施方式中，第三模料138可藉由模具(未示於圖中)而成形或模製，當操作此模具時，此模具可具有邊界或其他特徵以維持第三模料138。此模具可利用壓力成型的方式形成第三模料138於第二晶片堆疊108之上方及周圍，藉此可使第三模料138形成於開口及凹陷之中，並藉此可減少於第三模料138中諸如氣穴等結構。於一些實施方式中，如第7G圖所示之實施例，可進行另一薄化製程(例如蝕刻製程及/或平坦化製程，如機械研磨製程 或化學機械研磨製程)，以暴露第二晶片堆疊108之第二表面132，使得第二晶片堆疊108之第二表面132與第三模料138之表面138a實質上可共平面。
參照第7H圖，接著，第一重新分布層118之表面的複數接點140可被形成，此表面係背向第一晶片堆疊106。此製程流程可藉由將第一重新分布層118與第三載體704分離來完成。第一重新分布層之一些導電特徵118c可被暴露(例如藉由雷射開口製程及/或蝕刻製程)，接著，複數接點140係形成於第一重新分布層118之導電特徵118c上方(例如藉由球柵式陣列設置製程)。
如第7A至7H圖所示之製程流程，複數第二導孔122之相鄰導孔(例如緊鄰的導孔)可相隔第四尺寸D4，此第四尺寸D4為約2微米到約10微米(例如第四尺寸D4為約4微米)。此些第二導孔122之相鄰導孔之間間距係小於形成於典型整合型扇出式封裝中所觀察到之導孔之間間距。此些第二導孔122之相鄰導孔之間的較小間距，可使得晶片封裝100之橫向尺寸L1係小於典型整合型扇出式封裝之橫向尺寸，因而使得晶片封裝100之形狀因子係小於典型整合型扇出式封裝之形狀因子。依據下述第3A至3J圖繪示之複數第二導孔122的製造方法，可使得複數第二導孔122之相鄰導孔之間具有較小的間距。
此外，如第2圖所示之實施例，每一第二導孔122可具有第五尺寸D5(例如寬度)，此第五尺寸D5為約1微米到約3微米(例如第五尺寸D5為約2微米)。第二導孔122 之第五尺寸D5在沿著第二尺寸D2之方向上可實質上均等。如第2圖所示，每一第二導孔122於第一端122a、於第二端122b以及於第一端122a與第二端122b之間的部分第二導孔122，可具有第五尺寸D5。換句話說，對於每一第二導孔122而言，沿著第二尺寸D2之不同位置的第五尺寸D5變化係可被忽略的。相較於典型整合型扇出式封裝所形成之導孔而言，沿著每一第二導孔122之第二尺寸D2的第五尺寸D5之均勻度，可使得每一第二導孔122沿著第二尺寸D2的電阻變化較低。相較於典型整合型扇出式封裝而言，此均勻度可使晶片封裝100產生較佳的電性性能。依據下述第3A至3J圖繪示之複數第二導孔122的製造方法，可使得每一第二導孔122沿著第二尺寸D2具有較低的電阻變化。
進一步而言，如上述關於第1圖的內容所載，每一第二導孔122可具有第二尺寸D2，此第二尺寸D2為約100微米到約300微米(例如第二尺寸D2為約200微米)。因此，第二尺寸D2與第五尺寸D5的比值(此第五尺寸D5為約1微米到約10微米)可為約10：1到約300：1。對於典型整合型扇出式封裝所形成之導孔而言，第二尺寸D2與第五尺寸D5的比值範圍可為約2：1到約3：1。因此，相較於典型整合型扇出式封裝所形成之導孔而言，每一第二導孔122可具有較高的深寬比。依據下述第3A至3J圖繪示之複數第二導孔122的製造方法，可使得第二導孔122具有較高的深寬比。
於上述之實施例中，第3A至3J圖繪示之方法可用來形成複數第二導孔122，此些第二導孔122可封裝於聚 合物層124與第一模料126之中。然而，於另一實施方式中，第3A至3J圖繪示之方法可用來形成具有較小之形狀因子的被動元件，此被動元件可包含於如第1圖所示之晶片封裝100之中。
舉例而言，第8圖繪示依據一或多個實施方式藉由前述關於第3A至3G圖之製程流程所形成之三維電感的立體圖。如第8圖所示，導電材料之之複數層(例如兩層)312-1、312-2可封裝於聚合物層124之複數層中。導電材料312之第一階層312-1可藉由上述關於第3A至3G圖之製程流程來形成。導電材料312之第一階層312-1可包含複數導線(例如導電走線)，此些導線之相鄰導線(例如緊鄰的導線)可相隔第四尺寸D4，此第四尺寸D4為約2微米到約10微米(例如第四尺寸D4為約4微米)。
於導電材料312之第一階層312-1形成之後，複數內階層導孔802可形成於聚合物層124之中，此聚合物層124可封裝導電材料312之第一階層312-1(例如可藉由微影製程、蝕刻製程以及電鍍製程之組合來進行封裝)。複數內階層導孔802之材質可包含相似於導電材料312之材料，且可電性耦接導電材料312之第一階層312-1。接著，導電材料312之第二階層312-2可形成於內階層導孔802上方(例如可藉由前述關於第3A至3G圖之製程流程來形成)。導電材料312之第二階層312-2可電性耦接內階層導孔802。導電材料312之第二階層312-2可包含複數導線(例如導電走線)，此些導線之相鄰導線(例如緊鄰的導線)可相隔第四 尺寸D4，此第四尺寸D4為約2微米到約10微米(例如第四尺寸D4為約4微米)。於導電材料312之第二階層312-2形成之後，聚合物層124之另一層可形成於導電材料312之第二階層312-2上方，藉此可封裝導電材料312之第二階層312-2，但不以此為限。導電材料312之第二階層312-2與導電材料312之第一階層312-1係藉由第8圖所示之方法來進行連接，使得第8圖所示之結構可做為三維電感，但不以此為限。接著，第8圖繪示三維電感之形成方法可形成第一模料126於聚合物層124及三維電感上方，其可對於聚合物層124及形成於聚合物層124中之三維電感提供結構性及機械性的支撐。
第9A至9D圖繪示第8圖中之三維電感之不同的視角圖。第9A及9B圖繪示第8圖中之三維電感分別沿著線段C-C’及線段D-D’的側視圖。線段C-C’及線段D-D’係標示於第8圖中。如第9A圖及第9B圖所示，導電材料312之第一階層312-1、導電材料312之第二階層312-2以及內階層導孔802可封裝於聚合物層124中，此聚合物層124係位於第一模料126之下層與第一模料126之上層之間。第9C圖繪示第8圖中之三維電感的上視圖。如第8圖及第9C圖所示，每一導電材料312之第一階層312-1實質上可彼此互相平行。如第8圖及第9C圖所示，每一導電材料312之第二階層312-2實質上可彼此互相平行。
第8圖及第9A至9C圖繪示之三維電感可具有第一端804與第二端806，此第二端806係位於第一端804 之相對側。取放式機器可用來旋轉如第5圖所示之結構，藉此產生如第6圖所示之封裝導孔結構600，亦可用來旋轉如第8圖所示之三維電感(例如三維電感可被旋轉約90度)。第9D圖繪示上述製程所形成之結構。接著，三維電感之第一端804可電性耦接第一重新分布層118，而三維電感之第二端806可電性耦接第二重新分布層120。藉此，垂直的三維電感可藉由第3A至3J圖所示之製程流程以及藉由第7A至7H所示之製程流程來製造。
由於具有其他形狀的電感亦可藉由第3A至3G圖所示之製程來形成，故第8圖中繪示之三維電感的形狀僅為例示。舉例而言，第10圖繪示依據一或多個實施方式藉由第3A至3G圖所示之製程所形成的螺旋式平面電感之立體圖。如第10圖所示，導電材料之複數層312-1及312-2可封裝於聚合物層124之複數層中。導電材料312之第一階層312-1可藉由上述關於第3A至3G圖之製程流程來形成。
於導電材料312之第一階層312-1形成之後，內階層導孔802可形成於聚合物層124中，此聚合物層124可封裝導電材料312之第一階層312-1(例如可藉由微影製程、蝕刻製程以及電鍍製程之組合來進行封裝)。內階層導孔802之材質可包含相似於導電材料312之材料，且可電性耦接導電材料312之第一階層312-1。接著，導電材料312之第二階層312-2可形成於內階層導孔802上方(例如可藉由前述關於第3A至3G圖之製程流程來形成)。導電材料312之第二階層312-2可電性耦接複數內階層導孔802。導電材 料312之第二階層312-2可包含複數導線(例如導電走線)，此些導線之相鄰導線(例如緊鄰的導線)可相隔第四尺寸D4，此第四尺寸D4為約2微米到約10微米(例如第四尺寸D4為約4微米)。於導電材料312之第二階層312-2形成之後，聚合物層124之另一層可形成於導電材料312之第二階層312-2上方，藉此可封裝導電材料312之第二階層312-2，但不以此為限。導電材料312之第二階層312-2與導電材料312之第一階層312-1係藉由第10圖所示之方法來進行連接，使得第10圖所示之結構可作用如螺旋式平面電感。接著，第10圖繪示三維電感之形成方法可形成第一模料126於聚合物層124及螺旋式平面電感上方，其可對於聚合物層124及形成於聚合物層124中之螺旋式平面電感提供結構性及機械性的支撐。
第11A至11D圖繪示第10圖中之螺旋式平面電感之不同的視角圖。第11A及11B圖繪示第10圖中之螺旋式平面電感分別沿著線段E-E’及線段F-F’的側視圖。線段E-E’及線段F-F’係標示於第10圖中。如第11A圖及第11B圖所示，導電材料312之第一階層312-1、導電材料312之第二階層312-2以及內階層導孔802可封裝於聚合物層124中，此聚合物層124係位於第一模料126之下層與第一模料126之上層之間。第11C圖繪示第10圖中之螺旋式平面電感的上視圖。
第10圖及第11A至11C圖繪示之螺旋式平面電感可具有第一端804與第二端806，此第二端806係位於第 一端804之相對側。取放式機器可用來旋轉如第5圖所示之結構，藉此產生如第6圖所示之封裝導孔結構600，亦可用來旋轉如第10圖所示之螺旋式平面電感(例如螺旋式平面電感可被旋轉約90度)。第11D圖繪示上述製程所形成之結構。接著，螺旋式平面電感之第一端804可電性耦接第一重新分布層118，而螺旋式平面電感之第二端806可電性耦接第二重新分布層120。藉此，垂直的螺旋式平面電感可藉由第3A至3J圖所示之製程流程以及藉由第7A至7H圖所示之製程流程來製造。舉例來說，相較於典型整合型扇出式封裝所使用之被動元件而言，依據第3A至3J圖所示之製程流程，形成於第8圖及第10圖中之被動元件可具有較小的形狀因子。
前述多個實施例的特徵使此技術領域中具有通常知識者可更佳的理解本案之各方面，在此技術領域中具有通常知識者應瞭解，為了達到相同之目的及/或本案所提及之實施例相同之優點，其可輕易利用本案為基礎，進一步設計或修飾其他製程及結構，在此技術領域中具有通常知識者亦應瞭解，該等相同之結構並未背離本案之精神及範圍，而在不背離本案之精神及範圍下，其可在此進行各種改變、取代及修正。
100‧‧‧晶片封裝
102‧‧‧第一晶片階層
104‧‧‧第二晶片階層
106‧‧‧第一晶片堆疊
106a‧‧‧晶片
108‧‧‧第二晶片堆疊
108a‧‧‧晶片
110‧‧‧第一表面
112‧‧‧第二表面
114‧‧‧第一導孔
116‧‧‧第一導電柱
118‧‧‧第一重新分布層
118c‧‧‧導電特徵
118d‧‧‧第一介電層
120‧‧‧第二重新分布層
120c‧‧‧導電特徵
120d‧‧‧第二介電層
122‧‧‧第二導孔
122a‧‧‧第一端
122b‧‧‧第二端
124‧‧‧聚合物層
126a‧‧‧第一側部
126b‧‧‧第二側部
128‧‧‧第二模料
130‧‧‧第一表面
132‧‧‧第二表面
134‧‧‧第三導孔
136‧‧‧第二導電柱
138‧‧‧第三模料
138a‧‧‧表面
140‧‧‧接點
D1‧‧‧第一尺寸
D2‧‧‧第二尺寸
D3‧‧‧第三尺寸
L1‧‧‧橫向尺寸

Claims (20)

  1. 一種晶片封裝的製造方法，包含：形成一封裝導孔結構，該封裝導孔結構包含至少一導孔、封裝該至少一導孔之一聚合物層、以及封裝該聚合物層之一第一模料；放置該封裝導孔結構及一第一晶片堆疊(die stack)於一載體上方，該至少一導孔具有接近該載體之一第一端及遠離該載體之一第二端；封裝該第一晶片堆疊及該封裝導孔結構於一第二模料中；以及形成一第一重新分布層(redistribution layer；RDL)於該第二模料上方，該第一重新分布層係電性耦接該至少一導孔。
  2. 如請求項1所述之晶片封裝的製造方法，其中複數第一導電柱係位於該第一晶片堆疊之一第一表面與該載體之間，該些第一導電柱係電性耦接該第一晶片堆疊。
  3. 如請求項1所述之晶片封裝的製造方法，其中該第一晶片堆疊係橫向地與該封裝導孔結構分開。
  4. 如請求項1所述之晶片封裝的製造方法，其中形成該第一重新分布層係包含：平坦化該第二模料，以暴露出該至少一導孔之該第二 端，並暴露出背向該載體之該第一晶片堆疊之一表面；形成一或複數第一介電層於該第一晶片堆疊之該表面以及該至少一導孔之該第二端上方；圖案化該或該些第一介電層；以及形成導電特徵於圖案化之該或該些第一介電層中。
  5. 如請求項1所述之晶片封裝的製造方法，其中形成該封裝導孔結構包含：形成該第一模料之一第一層於一支撐結構上方；形成該聚合物層之一第一層於該第一模料之該第一層上方；形成至少一開口於該聚合物層之該第一層中；填充一導電材料於該至少一開口，以形成延伸於一第一方向的該至少一導孔，該第一方向係平行於一第一軸；形成該聚合物層之一第二層於該至少一導孔及該聚合物層之該第一層上方；以及形成該第一模料之一第二層於該聚合物層之該第二層上方，以形成該封裝導孔結構。
  6. 如請求項5所述之晶片封裝的製造方法，更包含：分離該封裝導孔結構與該支撐結構；以及旋轉該封裝導孔結構，以形成延伸於一第二方向的該至少一導孔，該第二方向實質上係垂直於該第一軸。
  7. 如請求項6所述之晶片封裝的製造方法，其中旋轉該封裝導孔結構包含使用一表面設置技術的元件放置系統(surface mount technology component placement system)。
  8. 一種晶片封裝的製造方法，包含：放置一第一晶片堆疊(die stack)於一載體上方，該第一晶片堆疊包含堆疊的複數晶片；放置一封裝導孔結構於該載體上方，該封裝導孔結構包含複數導孔，該些導孔係封裝於一聚合物層與一第一模料(molding compound)之中；封裝該封裝導孔結構與該第一晶片堆疊於一第二模料中；形成一第一重新分布層(redistribution layer；RDL)於該第二模料之一第一表面上方，該第一重新分布層係電性耦接該些導孔；形成一第二重新分布層於該第二模料之一第二表面上方，該第二表面係位於該第一表面之相對側，該第二重新分布層係電性耦接該些導孔；以及放置一第二晶片堆疊於該第二重新分布層上方。
  9. 如請求項8所述之晶片封裝的製造方法，更包含封裝該第二晶片堆疊於一第三模料中。
  10. 如請求項8所述之晶片封裝的製造方法， 其中該第一模料之成分係相似於該第二模料之成分。
  11. 如請求項8所述之晶片封裝的製造方法，其中該聚合物層之成分係不同於該第一模料之成分。
  12. 如請求項8所述之晶片封裝的製造方法，其中在低於玻璃轉化溫度時，該聚合物層之材質包含具有彈性模數為約0.5GPa到約5.0GPa之一材料。
  13. 如請求項8所述之晶片封裝的製造方法，其中在低於玻璃轉化溫度時，該聚合物層之材質包含具有熱膨脹係數為約10ppm/℃到約100ppm/℃之一材料。
  14. 如請求項8所述之晶片封裝的製造方法，其中放置該封裝導孔結構於該載體上方包含：形成該第一模料之一第一層於一支撐結構上方；形成該聚合物層之一第一層於該第一模料之該第一層上方；以蝕刻的方式形成複數開口於該聚合物層之該第一層中；填充一導電材料於該些開口，以形成延伸於一實質上水平之平面的該些導孔。形成該聚合物層之一第二層於該些導孔與該聚合物層之該第一層上方；形成該第一模料之一第二層於該聚合物層之該第二 層上方，以形成該封裝導孔結構；旋轉該封裝導孔結構，以形成延伸於一實質上垂直之平面的該些導孔；以及放置該封裝導孔結構於該載體上方，該封裝導孔結構係具有延伸於實質上垂直之平面的該些導孔。
  15. 一種晶片封裝，包含：一第一重新分布層(redistribution layer；RDL)；一第二重新分布層；一第一晶片堆疊(die stack)，位於該第一重新分布層與該第二重新分布層之間，且該第一晶片堆疊係電性耦接該第一重新分布層與該第二重新分布層之其中至少一者；複數導孔，該些導孔係橫向地與該第一晶片堆疊分開，該些導孔係延伸於該第一重新分布層與該第二重新分布層之間，且該些導孔係電性耦接該第一重新分布層與該第二重新分布層；一聚合物層，封裝該些導孔；以及一模料(molding compound)，封裝該聚合物層與該第一晶片堆疊，該模料係位於該第一重新分布層與該第二重新分布層之間，該模料之成分係不同於該聚合物層之成分。
  16. 如請求項15所述之晶片封裝，更包含：一第二晶片堆疊，位於背向該第一晶片堆疊之該第二重新分布層之一表面。
  17. 如請求項15所述之晶片封裝，其中該些相鄰導孔之間的一距離為約2微米到約6微米。
  18. 如請求項15所述之晶片封裝，其中每一該些導孔之一寬度為約1微米到約3微米。
  19. 如請求項15所述之晶片封裝，其中延伸於該第一重新分布層與該第二重新分布層之間的該些導孔之一延伸距離為約100微米到約300微米。
  20. 如請求項15所述之晶片封裝，其中該聚合物層係包含聚苯噁唑(polybenzoxazole)。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI719730B (zh) * 2019-05-31 2021-02-21 台灣積體電路製造股份有限公司 積體電路封裝及其製作方法
US11417631B2 (en) 2019-05-13 2022-08-16 Samsung Electro-Mechanics Co., Ltd. Semiconductor package
TWI848528B (zh) * 2022-05-18 2024-07-11 台灣積體電路製造股份有限公司 半導體裝置
US12057439B2 (en) 2019-05-31 2024-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101942727B1 (ko) 2016-09-12 2019-01-28 삼성전기 주식회사 팬-아웃 반도체 패키지
US10475718B2 (en) * 2017-05-18 2019-11-12 Advanced Semiconductor Engineering, Inc. Semiconductor device package comprising a dielectric layer with built-in inductor
KR101973445B1 (ko) * 2017-11-07 2019-04-29 삼성전기주식회사 팬-아웃 센서 패키지 및 카메라 모듈
US10790161B2 (en) * 2018-03-27 2020-09-29 Amkor Technology, Inc. Electronic device with adaptive vertical interconnect and fabricating method thereof
US11178772B2 (en) * 2018-03-29 2021-11-16 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier connected with a separate tilted component carrier for short electric connection
US11735570B2 (en) * 2018-04-04 2023-08-22 Intel Corporation Fan out packaging pop mechanical attach method
US10573630B2 (en) * 2018-04-20 2020-02-25 Advanced Micro Devices, Inc. Offset-aligned three-dimensional integrated circuit
US11158448B2 (en) * 2018-06-14 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging layer inductor
KR102145219B1 (ko) 2018-07-27 2020-08-18 삼성전자주식회사 반도체 패키지 및 이를 포함하는 안테나 모듈
KR102509052B1 (ko) * 2018-08-31 2023-03-10 에스케이하이닉스 주식회사 브리지 다이를 포함하는 스택 패키지
CN109300882A (zh) * 2018-09-20 2019-02-01 蔡亲佳 堆叠嵌入式封装结构及其制作方法
US11476200B2 (en) * 2018-12-20 2022-10-18 Nanya Technology Corporation Semiconductor package structure having stacked die structure
US11990449B2 (en) * 2019-01-14 2024-05-21 Intel Corporation Dual RDL stacked die package using vertical wire
US11769735B2 (en) * 2019-02-12 2023-09-26 Intel Corporation Chiplet first architecture for die tiling applications
US11495545B2 (en) 2019-02-22 2022-11-08 SK Hynix Inc. Semiconductor package including a bridge die
TWI810380B (zh) 2019-02-22 2023-08-01 南韓商愛思開海力士有限公司 包括橋接晶粒的系統級封裝件
KR20210007457A (ko) 2019-07-11 2021-01-20 삼성전자주식회사 반도체 패키지
EP4034867A4 (en) 2019-09-26 2023-09-27 Illumina, Inc. PRODUCTION OF WAFERS WITH ELECTRICAL CONTACTS ON A SURFACE PARALLEL TO AN ACTIVE SURFACE
DE102020108481B4 (de) 2019-09-27 2023-07-06 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleiter-Die-Package und Herstellungsverfahren
US11476201B2 (en) * 2019-09-27 2022-10-18 Taiwan Semiconductor Manufacturing Company. Ltd. Package-on-package device
US11145627B2 (en) 2019-10-04 2021-10-12 Winbond Electronics Corp. Semiconductor package and manufacturing method thereof
US11195817B2 (en) * 2019-10-28 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
WO2021174395A1 (zh) * 2020-03-02 2021-09-10 华为技术有限公司 封装结构及封装结构的制作方法
US11587881B2 (en) * 2020-03-09 2023-02-21 Advanced Semiconductor Engineering, Inc. Substrate structure including embedded semiconductor device
US11335646B2 (en) 2020-03-10 2022-05-17 Advanced Semiconductor Engineering, Inc. Substrate structure including embedded semiconductor device and method of manufacturing the same
KR20220031245A (ko) 2020-09-04 2022-03-11 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지 및 그 제조 방법
KR20220045684A (ko) * 2020-10-06 2022-04-13 에스케이하이닉스 주식회사 지그재그 모양의 와이어를 포함하는 반도체 패키지

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7919844B2 (en) * 2005-05-26 2011-04-05 Aprolase Development Co., Llc Tier structure with tier frame having a feedthrough structure
US7993972B2 (en) * 2008-03-04 2011-08-09 Stats Chippac, Ltd. Wafer level die integration and method therefor
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
JP5219612B2 (ja) * 2008-05-12 2013-06-26 パナソニック株式会社 半導体貫通電極形成方法
US8105915B2 (en) * 2009-06-12 2012-01-31 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure between non-linear portions of conductive layers
CN102859691B (zh) 2010-04-07 2015-06-10 株式会社岛津制作所 放射线检测器及其制造方法
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
KR101818507B1 (ko) * 2012-01-11 2018-01-15 삼성전자 주식회사 반도체 패키지
CN202523706U (zh) * 2012-02-28 2012-11-07 刘胜 扇出晶圆级半导体芯片三维堆叠封装结构
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US11213690B2 (en) * 2012-06-15 2022-01-04 Medtronic, Inc. Wafer level packages of high voltage units for implantable medical devices
KR101932660B1 (ko) * 2012-09-12 2018-12-26 삼성전자 주식회사 Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
US9391041B2 (en) 2012-10-19 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out wafer level package structure
US8729714B1 (en) * 2012-12-31 2014-05-20 Intel Mobile Communications GmbH Flip-chip wafer level package and methods thereof
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
JP5847749B2 (ja) * 2013-03-21 2016-01-27 株式会社東芝 積層型半導体装置の製造方法
CN104253110B (zh) * 2013-06-28 2017-09-29 中芯国际集成电路制造(上海)有限公司 衬底间通孔连接结构及其制造方法
US8952544B2 (en) * 2013-07-03 2015-02-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9111870B2 (en) * 2013-10-17 2015-08-18 Freescale Semiconductor Inc. Microelectronic packages containing stacked microelectronic devices and methods for the fabrication thereof

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11417631B2 (en) 2019-05-13 2022-08-16 Samsung Electro-Mechanics Co., Ltd. Semiconductor package
TWI814873B (zh) * 2019-05-13 2023-09-11 南韓商三星電機股份有限公司 半導體封裝
TWI719730B (zh) * 2019-05-31 2021-02-21 台灣積體電路製造股份有限公司 積體電路封裝及其製作方法
US11024605B2 (en) 2019-05-31 2021-06-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
US11502062B2 (en) 2019-05-31 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
US12057439B2 (en) 2019-05-31 2024-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages
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