TW201639003A - 半導體裝置的製造方法、程式及基板處理裝置 - Google Patents

半導體裝置的製造方法、程式及基板處理裝置 Download PDF

Info

Publication number
TW201639003A
TW201639003A TW105103767A TW105103767A TW201639003A TW 201639003 A TW201639003 A TW 201639003A TW 105103767 A TW105103767 A TW 105103767A TW 105103767 A TW105103767 A TW 105103767A TW 201639003 A TW201639003 A TW 201639003A
Authority
TW
Taiwan
Prior art keywords
substrate
film thickness
outer peripheral
insulating film
processing
Prior art date
Application number
TW105103767A
Other languages
English (en)
Other versions
TWI612562B (zh
Inventor
Naofumi Ohashi
Masanori Nakayama
Atsuhiko Suda
Kazuyuki Toyoda
Shun Matsui
Original Assignee
Hitachi Int Electric Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Int Electric Inc filed Critical Hitachi Int Electric Inc
Publication of TW201639003A publication Critical patent/TW201639003A/zh
Application granted granted Critical
Publication of TWI612562B publication Critical patent/TWI612562B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45502—Flow conditions in reaction chamber
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/52—Controlling or regulating the coating process
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Vapour Deposition (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Inorganic Chemistry (AREA)

Abstract

本發明的課題是在於抑制半導體裝置的特性的偏差。其解決手段為具有：接收具有被施以研磨的第一絕緣膜的基板的第一絕緣膜的膜厚分佈資料之工程；以膜厚分佈資料基礎，運算使基板的中心側的膜厚與外周側的膜厚的差縮小的處理資料之工程；將基板搬入至處理室之工程；對基板供給處理氣體之工程；及以處理資料為基礎，以使在基板的中心側所被生成的處理氣體的活性種的濃度與在基板的外周側所被生成的處理氣體的活性種的濃度不同之方式，使處理氣體活化，補正第一絕緣膜的膜厚分佈之工程。

Description

半導體裝置的製造方法、程式及基板處理裝置
本發明是有關半導體裝置的製造方法、程式及基板處理裝置。
近年來，半導體裝置有高集成化的傾向。隨之，圖案大小明顯被微細化。此等的圖案是以硬質遮罩或阻劑的形成工程、光微影工程、蝕刻工程等所形成。形成時，被要求不會產生半導體裝置的特性的偏差。
可是，因為加工上的問題，會有被形成的電路等的寬度產生偏差的情形。特別是在被微細化的半導體裝置中，該偏差影響半導體裝置的特性大。
於是，本發明是以提供一種可抑制半導體裝置的特性的偏差之技術為目的。
若根據本發明之一態樣，則可提供一種具有下列工程之技術：接收具有被施以研磨的第一絕緣膜的基板的第一絕緣膜的膜厚分佈資料之工程；以膜厚分佈資料基礎，運算使基板的中心側的膜厚與外周側的膜厚的差縮小的處理資料之工程；將基板搬入至處理室之工程；對基板供給處理氣體之工程；及以處理資料為基礎，以使在基板的中心側所被生成的處理氣體的活性種的濃度與在基板的外周側所被生成的處理氣體的活性種的濃度不同之方式，使處理氣體活化，補正第一絕緣膜的膜厚分佈之工程。
若根據本發明的技術，則可抑制半導體裝置特性的偏差。
200‧‧‧晶圓(基板)
201‧‧‧處理室
202‧‧‧處理容器
212‧‧‧基板載置台
圖1是一實施形態的半導體裝置的製造流程的說明圖。
圖2是進行一實施形態的半導體裝置的製造之處理系統的概略構成例。
圖3是說明一實施形態的晶圓的處理狀態的說明圖。
圖4是說明一實施形態的晶圓的處理狀態的說明圖。
圖5是一實施形態的研磨裝置的說明圖。
圖6是一實施形態的研磨裝置的說明圖。
圖7是說明一實施形態的晶圓的處理狀態的說明圖。
圖8是一實施形態的CMP工程後的膜厚分佈例。
圖9是說明一實施形態的晶圓的處理狀態的說明圖。
圖10是一實施形態的補正前與補正後的膜厚分佈例。
圖11是說明一實施形態的晶圓的處理狀態的說明圖。
圖12是一實施形態的補正前與補正後的膜厚分佈例。
圖13是說明一實施形態的基板處理裝置的說明圖。
圖14是一實施形態的基板支撐部的說明圖。
圖15是一實施形態的基板支撐部的說明圖。
圖16是一實施形態的氣體供給部的說明圖。
圖17是一實施形態的控制器的概略構成圖。
圖18是一實施形態的基板處理工程的流程圖。
圖19是一實施形態的基板處理順序例。
圖20是說明一實施形態的晶圓的處理狀態的說明圖。
圖21是說明一實施形態的晶圓的處理狀態的說明圖。
圖22是說明一實施形態的晶圓的處理狀態的說明 圖。
圖23是說明一實施形態的晶圓的處理狀態的說明圖。
圖24是說明一實施形態的晶圓的處理狀態的說明圖。
圖25是說明比較例的晶圓的處理狀態的說明圖。
圖26是說明比較例的晶圓的處理狀態的說明圖。
圖27是說明比較例的晶圓的處理狀態的說明圖。
圖28是其他的實施形態的基板處理順序例。
圖29是其他的實施形態的基板處理順序例。
圖30是其他的實施形態的基板處理順序例。
圖31是其他的實施形態的基板處理順序例。
圖32是其他的實施形態的基板處理順序例。
圖33是其他的實施形態的基板處理順序例。
圖34是其他的實施形態的基板處理順序例。
圖35是其他的實施形態的基板處理順序例。
圖36是其他的實施形態的基板處理順序例。
以下說明有關本發明的實施形態。
首先，利用圖1~圖12來說明半導體裝置(半導體裝置)的製造工程的工程。
圖1所示的半導體裝置是例如在圖2所示那樣的處理系統4000被製造。
(第一絕緣膜形成工程S101)
有關第一絕緣膜形成工程S101，利用圖3、圖4來說明晶圓200。圖3是形成有層間絕緣膜之前的階段的狀態。
在晶圓200中形成有作為源極或汲極來構成的源極‧汲極領域2001。在源極‧汲極領域2001之間是形成有通道領域2002。晶圓200的表面200a之中，在各通道領域2002上形成有閘極電極2003。在閘極電極2003的周圍是形成有外壁2004，該外壁2004是具有自閘極電極側壁抑制電流等的任務。
接著，利用圖3來說明第一絕緣膜形成工程S101。一旦晶圓200被搬入形成第一絕緣膜的基板處理裝置(第一絕緣膜形成裝置)(100a)，則對基板處理裝置的處理室內供給含矽氣體及含氧氣體。被供給的氣體是在處理室內反應，形成將鄰接的電路或電極之間絕緣的第一層間絕緣膜2005(亦簡稱為絕緣膜2005)。絕緣膜2005是例如以矽氧化膜(SiO2膜)所形成。含矽氣體是例如TEOS(Tetraethyl orthosilicate、Si(OC2H5)4)氣體，含氧氣體是例如氧氣(O2)。絕緣膜2005是作為層間絕緣膜使用。
一旦所望的時間經過後，絕緣膜2005被形成於晶圓200，則從基板處理裝置搬出晶圓200。
在此，利用圖4來說明有關被形成的絕緣膜 2005。如已說明般，在晶圓200中形成有複數個凸狀的閘極電極2003。在如此的狀態的晶圓200形成膜時，如圖3般從基板表面200a到絕緣膜2005的上端之高度是成為不一致的狀態。因此，在晶圓200面內，從基板表面200a到絕緣膜2005的上端之高度不同。例如，形成於閘極電極2003之間的絕緣膜的高度是比形成於閘極電極2003上的絕緣膜還低。因此，形成凹陷2006。形成絕緣膜2005後，搬出晶圓200。
可是，由後述的圖案化工程S109或第一金屬膜形成工程S110及第二金屬膜形成工程S112的任一方或雙方的關係來求取無凹陷2006的狀態。於是，為了消除凹陷2006，而在其次的研磨工程S102研磨絕緣膜2005。
(絕緣膜研磨工程S102)
接著，說明研磨絕緣膜2005的絕緣膜研磨工程S102。研磨工程是亦稱為CMP(Cheamical Mechanical Polishing)工程。從第一層間絕緣膜形成裝置搬出的晶圓200是被搬入至研磨裝置400(100b)。
以下，說明有關研磨工程的具體的內容。從第一層間絕緣膜形成裝置搬出晶圓200後，將晶圓200搬入至圖5所記載的研磨裝置400(100b)。
在圖5中，401是研磨盤，402是研磨晶圓200的研磨布。研磨盤401是被連接至未圖示的旋轉機構，研磨晶圓200時，被旋轉於箭號406方向。
403是研磨頭，在研磨頭403的上面連接軸404。軸404是被連接至未圖示的旋轉機構‧上下驅動機構。在研磨晶圓200的期間，被旋轉於箭號407方向。
405是供給研磨液(研磨劑)的供給管。在研磨晶圓200的期間，從供給管405朝研磨布402供給研磨液。
接著，利用圖6來說明研磨頭403及其周邊構造的詳細。圖6是以研磨頭403的剖面圖為中心，說明其周邊構造的說明圖。研磨頭403是具有頂環403a、套環403b、彈性墊403c。研磨的期間，晶圓200的外側是藉由套環403b來包圍，且藉由彈性墊403c來壓住研磨布402。套環403b是從套環403b的外側到內側形成有供以研磨液通過的溝403d。溝403d是配合套環403b的形狀，圓周狀地設置複數個。構成可經由溝403d來替換未使用的新鮮的研磨液及使用完成的研磨液。
接著，說明本工程的動作。一旦將晶圓200搬入至研磨頭403內，則從供給管405供給研磨液，且使研磨盤401及研磨頭403旋轉。研磨液流入套環403b，研磨晶圓200的表面。藉由如此研磨，如圖7所記載般，可使絕緣膜2005的高度一致。一旦預定的時間研磨完了，則搬出晶圓200。在此所謂的高度是意指從晶圓表面200a到絕緣膜2005為止的上端，換言之，到絕緣膜2005的表面為止的高度。
可是，在調查研磨後的絕緣膜2005的晶圓面 內的膜厚分佈時，如圖8般，在晶圓200的面內也會有絕緣膜的高度不一致的情況。例如，可見有晶圓200的外周面的膜厚比中央面薄的分佈A、或晶圓200的中央面的膜厚比外周面薄的分佈B。
若在膜厚分佈有偏倚，則在後述的圖案化工程中會有圖案的寬度發生偏差的問題。同樣，在後述的第一金屬膜形成工程中，會有從晶圓表面200a到金屬膜表面的高度發生偏差的問題。因該等的偏差，引起良品率降低。
對於此問題，經發明者的深入研究的結果，可知分別在分佈A、分佈B有原因。以下說明其原因。
形成分佈A的原因是研磨液對晶圓的供給方法。如前述般，被供給至研磨布402的研磨液是經由套環403b來從晶圓200的周圍供給。因此，在晶圓200的中央面是研磨晶圓200外周面之後的研磨液會流入，另一方面，在晶圓200外周面是未使用的新鮮的研磨液會流入。由於新鮮的研磨液是研磨效率高，因此晶圓200的外周面是比中央面更被研磨。由以上的情形可想像絕緣膜2005的膜厚是形成分佈A般。
形成分佈B的原因是套環403b的摩耗。一旦在研磨裝置400研磨多數的晶圓200，則被研磨布402推壓的套環403b的前端會摩耗，與溝403d或研磨布402的接觸面變形。因此，會有原本應被供給的研磨液未被供給至套環403b的中央面的情形。如此的情況，由於研磨液 未被供給至晶圓200的外周面，因此形成晶圓200的中央面被研磨，外周未被研磨的狀態。所以，可知絕緣膜2005的膜厚是形成分佈B般。
於是，本實施形態是如後述般，以使基板面內的絕緣膜的高度能夠一致的方式補正。具體而言，在研磨工程S102之後，於膜厚測定工程S103測定絕緣膜2005的膜厚分佈，按照該測定資料來實行第二層間絕緣膜形成工程S104。如此一來，在後述的圖案化工程中，可抑制圖案的寬度的偏差。同樣，在後述的第一金屬膜形成工程中，可抑制從晶圓表面200a到金屬膜表面的高度的偏差。
(膜厚測定工程S103)
其次，說明膜厚測定工程S103。
膜厚測定工程S103是使用測定裝置來測定研磨後的絕緣膜2005的膜厚。由於測定裝置可使用一般性的裝置，因此省略具體的說明。在此所謂的膜厚是例如意指從晶圓表面200a到絕緣膜2005表面的高度。
研磨工程S102之後，晶圓200是被搬入至測定裝置100c。測定裝置是測定容易受研磨裝置400的影響之晶圓200的中央面及其外周面之中至少數處，測定絕緣膜2005的膜厚(高度)分佈。被測定的資料是被送至上位裝置。測定後，晶圓200被搬出。
(第二層間絕緣膜形成工程S104)
接著，說明第二層間絕緣膜形成工程。第二絕緣膜是與第一絕緣膜2005同樣的成分組成。在本工程中，如圖9或圖11記載般，將第二絕緣膜2007(亦稱為絕緣膜2007)形成於研磨後的第一層間絕緣膜2005上。在此是將重疊第一絕緣膜2005與第二絕緣膜2007的層稱為層疊絕緣膜。
形成時，以能夠補正研磨後的第一層間絕緣膜2005的膜厚分佈之方式形成第二絕緣膜2007(亦稱為絕緣膜2007、或補正膜2007)。更理想是以使絕緣膜2007的表面的高度能夠一致的方式形成絕緣膜2007。在此所謂的高度是意指絕緣膜2007的表面的高度，換言之，意指從晶圓表面200a到絕緣膜2007的表面的距離。
以下，利用圖9~圖12來說明本工程。圖9是說明第一絕緣膜2005成為分佈A時的圖。圖10是說明膜厚分佈A的補正分佈A’的說明圖。圖11是說明第一絕緣膜2005成為分佈B時的圖。圖12是說明膜厚分佈B的補正分佈B’的說明圖。圖13~圖19是說明用以實現本工程的基板處理裝置的圖。
在圖9中，(A)是由上方來看形成絕緣膜2007之後的晶圓200的圖。圖9(B)是摘綠圖9(A)的α-α’的剖面之中，晶圓中央及其外周的圖。
在此是將晶圓中央面的第一絕緣膜稱為絕緣膜2005a，將第二絕緣膜稱為絕緣膜2007a，將晶圓外周 面的第一絕緣膜稱為絕緣膜2005b，將第二絕緣膜稱為絕緣膜2007b。
從測定裝置100c搬出的晶圓200是被搬入至形成圖13記載的第二絕緣膜的基板處理裝置100(100d)。
基板處理裝置100是根據在膜厚測定工程S103測定的膜厚分佈資料來控制絕緣膜2007的膜厚於基板面內。首先，根據在設於控制器121的接收部285所接收的資料，預定的處理資料會在控制器121被運算。例如，若接收的資料為顯示分佈A的資料，則以增厚晶圓外周面的絕緣膜2007b，中央面的絕緣膜2007a比外周面的絕緣膜2007b更薄的方式，控制膜厚。又，若接收的資料為顯示分佈B的資料，則以增厚晶圓200中央面的絕緣膜2007a，使晶圓200的外周面的絕緣膜2007b形成比絕緣膜2007a更薄的方式，控制膜厚。
更理想是以使重疊第一絕緣膜與第二絕緣膜的高度能夠在晶圓面內形成預定的範圍之方式，控制第二絕緣膜的厚度。換言之，以基板的面內之前述第二絕緣膜的高度的分佈能夠成為預定的範圍內之方式，控制第二絕緣膜的膜厚分佈，弄齊高度。亦即，如圖9、圖11記載般，可使從晶圓200的中央面的基板表面200a到第二絕緣膜2007a上端之高度H1a與從晶圓外周面的基板表面200a到第二絕緣膜2007b的上端之高度H1b一致。
其次，具體說明有關可控制絕緣膜2007a、2007b各自的膜厚之形成第二絕緣膜2007的基板處理裝 置100。
說明有關本實施形態的基板處理裝置100。基板處理裝置100是如圖13所示般，構成為單片式基板處理裝置。基板處理裝置100是被使用在半導體裝置的製造之一工程。在此是至少被使用在第二層間絕緣膜形成工程S104。
如圖13所示般，基板處理裝置100是具備處理容器202。處理容器202是例如横剖面為圓形，構成為扁平的密閉容器。在處理容器202內是形成有處理作為基板的矽晶圓等的晶圓200之處理空間(處理室)201、搬送空間203。處理容器202是以上部容器202a及下部容器202b所構成。上部容器202a是例如以石英或陶瓷等的非金屬材料所構成，下部容器202b是例如藉由鋁(Al)或不鏽鋼(SUS)等的金屬材料或石英所構成。將比基板載置台212更上方的空間稱為處理空間201，將被下部容器202b所包圍的空間，比基板載置台212更下方的空間稱為搬送空間203。
在下部容器202b的側面是設有與閘閥205鄰接的基板搬出入口206，晶圓200是經由基板搬出入口206來移動於與搬送室(104)之間。在下部容器202b的底部是設有複數個昇降銷207。而且，下部容器202b是形成接地電位。
(基板載置台)
在處理空間201內是設有支撐晶圓200的基板支撐部210。基板支撐部(基座)210主要具有：載置晶圓200的載置面211、及在表面持有載置面211的基板載置台212、被基板載置台212內包之作為加熱部的加熱器213。在基板載置台212中，昇降銷207所貫通的貫通孔214是分別設在與昇降銷207對應的位置。
基板載置台212是藉由軸217所支撐。軸217是貫通處理容器202的底部，更在處理容器202的外部連接至昇降機構218。使昇降機構218作動來令軸217及支撐台212昇降，藉此構成可使被載置於載置面211上的晶圓200昇降。另外，軸217下端部的周圍是藉由波紋管219所覆蓋，處理空間201內是被氣密地保持。
基板載置台212是在晶圓200的搬送時，以載置面211能夠成為基板搬出入口206的位置(晶圓搬送位置)之方式下降至基板支撐台，在晶圓200的處理時，如在圖13所示般，晶圓200會上昇至處理空間201內的處理位置(晶圓處理位置)。
具體而言，使基板載置台212下降至晶圓搬送位置時，昇降銷207的上端部會從載置面211的上面突出，昇降銷207會由下方來支撐晶圓200。並且，在使基板載置台212上昇至晶圓處理位置時，昇降銷207是從載置面211的上面埋没，載置面211會由下方來支撐晶圓200。另外，由於昇降銷207是與晶圓200直接觸，因此最好是例如以石英或礬土等的材質所形成。
又，如圖14所示般，在基板載置台212設有作為偏壓調整部219的第1偏壓電極219a及第2偏壓電極219b。第1偏壓電極219a是與第1阻抗調整部220a連接，第2偏壓電極219b是與第2阻抗調整部220b連接，構成可調整各自的電極的電位。又，如圖15所示般，第1偏壓電極219a及第2偏壓電極219b是形成同心圓狀，構成可調整基板的中心側的電位及外周側的電位。
又，亦可構成在第1阻抗調整部220a設置第1阻抗調整電源221a，在第2阻抗調整部220b設置第2阻抗調整電源221b。藉由設置第1阻抗調整電源221a，可擴大第1偏壓電極219a的電位的調整幅度，可擴大被引入至基板200的中心側的活性種的量的調整幅度。又，藉由設置第2阻抗調整電源221b，可擴大第2偏壓電極219b的電位的調整幅度，可擴大被引入至基板200的外周側的活性種的量的調整幅度。例如，當活性種為正的電位時，將第1偏壓電極219a的電位構成為負，將第2偏壓電極219b的電位構成成為比第1偏壓電極219a的電位更高，藉此可比被供給至基板200的外周側的活性種量更多被供給至中心側的活性種量。並且，即使被生成於處理室201內的活性種的電位為接近中性的情況，藉由使用第1阻抗調整電源221a及第2阻抗調整電源221b的任一或雙方，可調整引入基板200的量。
又，亦可設置第1加熱器213a及第2加熱器213b，作為加熱器213。第1加熱器213a是設成與第1 偏壓電極219a對向，第2加熱器213b是設成與第2偏壓電極219b對向。第1加熱器213a是與第1加熱器電源213c連接，第2加熱器213b是與第2加熱器電源213d連接，構成可調整往各自的加熱器的電力的供給量。
(活化部)
如圖13所示般，在上部容器202a的上方是設有作為第1活化部(側方活性部)的第1線圈250a。第1線圈250a是經由第1匹配箱250d來連接第1高頻電源250c。藉由高頻電力供給至第1線圈250a，將被供給至處理室201的氣體激發而構成可生成電漿。特別是在處理室201的上部，與基板200對向的空間(第1電漿生成領域251)生成電漿。又，亦可構成在與基板載置台212對向的空間生成電漿。
又，如圖13所示般，亦可在上部容器202a的側方設置作為第2活化部(上方活化部)的第2線圈250b。線圈250b是經由第2匹配箱250e來連接第2高頻電源250f。藉由高頻電力供給至第2線圈250b，將被供給至處理室201的氣體激發而構成可生成電漿。特別是在處理室201的側方，比與基板200對向的空間更外側的空間(第2電漿生成領域252)生成電漿。又，亦可構成在比與基板載置台212對向的空間更外側生成電漿。
在此是分別在第1活化部及第2活化部設置各自的匹配箱及高頻電源，但並非限於此，亦可構成在第 1線圈250a及第2線圈250b使用共通的匹配箱。又，亦可構成在第1線圈250a及第2線圈250b使用共通的高頻電源。
(磁力生成部(磁場生成部))
如圖13所示般，亦可在上部容器202a的上方設有作為第1磁力生成部(第1磁場生成部)的第1電磁石(上部電磁石)250g。第1電磁石250g是連接對第1電磁石250g供給電力的第1電磁石電源250i。另外，第1電磁石250g是環形狀，如圖13所示般，構成可生成Z1或Z2方向的磁力(磁場)。磁力(磁場)的方向是以從第1電磁石電源250i供給的電流的方向來控制。
又，亦可在比基板200更下方，在處理容器202的側面設有作為第2磁力生成部(磁場生成部)的第2電磁石(側方電磁石)250h。第2電磁石250h是連接對第2電磁石250h供給電力的第2電磁石電源250j。另外，第2電磁石250h是環形狀，構成可生成圖13所示那樣的Z1或Z2方向的磁力(磁場)。磁力(磁場)的方向是以從第2電磁石電源250j供給的電流的方向來控制。
藉由第1電磁石250g及第2電磁石250h的任一來形成往Z1方向的磁力(磁場)，藉此可使形成於第1電漿生成領域251的電漿往第3電漿生成領域253或第4電漿生成領域254移動(擴散)。另外，在第3電漿生成領域253中，在與基板200的中心側對向的位置所被 生成的活性種的活性度會比在與基板200的外周側對向的位置所生成的活性種的活性度更高。這是因為藉由在與中心側對向的位置設有氣體導入口241a，供給新鮮的氣體分子而產生。並且，在第4電漿生成領域254中，在與基板200的外周側對向的位置所被生成的活性種的活性度會比在與中心側對向的位置所被生成的活性種的活性度更高。這是因為在基板支撐部210的外周側形成有排氣路徑，氣體分子集中於基板200的外周側而產生。電漿的位置是可藉由被供給至第1電磁石250g及第2電磁石250h的電力來控制，可藉由使電力增大來使更接近基板200。並且，藉由第1電磁石250g及第2電磁石250h的雙方來形成往Z1方向的磁力(磁場)，可更使電漿接近基板200。又，藉由形成往Z2方向的磁力(磁場)，可使抑制在第1電漿生成領域251所被形成的電漿擴散於基板200方向，可使被供給至基板200的活性種的能量降低。又，亦可構成使在第1電磁石250g所被形成的磁場的方向與在第2電磁石250h所被形成的磁力(磁場)的方向分別不同。
又，亦可在處理室201內，在第1電磁石250g與第2電磁石250h之間設置遮磁板250k。藉由設置遮磁板250k，可將在第1電磁石250g所被形成的磁力(磁場)及在第2電磁石250h所被形成的磁力(磁場)分離，藉由調整各自的磁場，容易調整基板200的面內的處理均一性。又，亦可構成藉由遮磁板昇降機構(未圖 示)來調整遮磁板250k的高度。
(排氣系)
在搬送空間203(下部容器202b)的內壁設有作為將處理空間201的環境排氣的排氣部之排氣口221。排氣口221是連接排氣管222，排氣管222是依序串連將處理空間201內控制成預定的壓力之APC(Auto Pressure Controller)等的壓力調整器223、真空泵224。主要藉由排氣口221、排氣管222、壓力調整器223來構成排氣系(排氣路線)。另外，亦可使真空泵224成為排氣系(排氣路線)構成的一部分。
(氣體導入口)
在上部容器202a的上部設有用以將各種氣體供給至處理空間201內的氣體導入口241a，連接共通氣體供給管242。
(氣體供給部)
如圖16所示般，共通氣體供給管242是連接第一氣體供給管243a、第二氣體供給管244a、第三氣體供給管245a、洗滌氣體供給管248a。
從包含第一氣體供給管243a的第一氣體供給部243是主要供給含第一元素氣體(第一處理氣體)，從包含第二氣體供給管244a的第二氣體供給部244是主要 供給含第二元素氣體(第二處理氣體)。從包含第三氣體供給管245a的第三氣體供給部245是主要供給淨化氣體，從包含洗滌氣體供給管248a的洗滌氣體供給部248是供給洗滌氣體。供給處理氣體的處理氣體供給部是以第1處理氣體供給部及第2處理氣體供給部的任一或雙方所構成，處理氣體是以第1處理氣體及第2處理氣體的任一或雙方所構成。
(第一氣體供給部)
在第一氣體供給管243a，從上游方向依序設有第一氣體供給源243b、流量控制器(流量控制部)的質量流程控制器MFC243c、及開閉閥的閥243d。
從第一氣體供給源243b供給含有第一元素的氣體(第一處理氣體)，經由MFC243c、閥243d、第一氣體供給管243a、共通氣體供給管242來供給至氣體導入口241a。
第一處理氣體是原料氣體，亦即處理氣體之一。
在此，第一元素是例如矽(Si)。亦即，第一處理氣體是例如含矽氣體。含矽氣體是例如可使用TEOS(Tetraethyl orthosilicate，Si(OC2H5)4)SiH2(NH(C4H9))2(雙(第三丁胺基)矽烷，簡稱：BTBAS)氣體。另外，含矽氣體是除了BTBAS以外，例如可使用四(二甲基胺基)矽烷(Si[N(CH3)2]4，簡稱：4DMAS)氣體，雙(二 乙基氨基)矽烷(Si[N(C2H5)2]2H2，簡稱：2DEAS)氣體，雙(第三丁胺基)矽烷(SiH2[NH(C4H9)]2，簡稱：BTBAS)氣體等，六甲基二矽氮烷(C6H19NSi2，簡稱：HMDS)或三矽烷胺((SiH3)3N，簡稱：TSA)，六氯矽烷(Si2Cl6，簡稱：HCDS)等。另外，第一處理氣體的原料是亦可在常溫常壓為固體、液體、及氣體的任一。當第一處理氣體的原料在常溫常壓為液體時，只要在第一氣體供給源243b與MFC243c之間設置未圖示的氣化器即可。在此是原料為氣體進行說明。
在比第一氣體供給管243a的閥243d更下游側是連接第一惰性氣體供給管246a的下游端。在第一惰性氣體供給管246a，從上游方向依序設有惰性氣體供給源246b、MFC246c、及開閉閥的閥246d。
在此，惰性氣體是例如氦(He)氣體。另外，惰性氣體，除了He氣體以外，例如可使用氖(Ne)氣體、氬(Ar)氣體等的稀有氣體。又，亦可為與處理氣體或基板200、被成膜的膜難反應的氣體。例如，有時可使用氮(N2)氣體。
主要藉由第一氣體供給管243a、MFC243c、閥243d來構成含第一元素氣體供給部243(亦稱為含矽氣體供給部)。
又，主要藉由第一惰性氣體供給管246a、MFC246c及閥246d來構成第一惰性氣體供給部。另外，亦可思考將惰性氣體供給源246b、第一氣體供給管243a 含在第一惰性氣體供給部中。
而且，亦可思考將第一氣體供給源243b、第一惰性氣體供給部含在含第一元素氣體供給部中。
(第二氣體供給部)
在第二氣體供給管244a的上游，從上游方向依序設有第二氣體供給源244b、MFC244c、及開閉閥的閥244d。
從第二氣體供給源244b供給含有第二元素的氣體(以下稱為「第2處理氣體」)，經由MFC244c、閥244d、第二氣體供給管244a、共通氣體供給管242來供給至氣體整流部234。
第2處理氣體是處理氣體之一。另外，第2處理氣體是亦可思考作為反應氣體或改質氣體。
在此，第2處理氣體是含有與第一元素不同的第二元素。第二元素，例如為氮(N)、氧(O)、碳(C)、氫(H)的其中任一。又，第2處理氣體亦可使用含複數種的元素之氣體。具體而言，第2處理氣體可使用氧(O2)氣體。
主要藉由第二氣體供給管244a、MFC244c、閥244d來構成第2處理氣體供給部244。
除此以外，亦可設置作為活化部的遠端電漿單元(RPU)244e，構成可活化第二處理氣體。
並且，在比第二氣體供給管244a的閥244d 更下游側是連接第二惰性氣體供給管247a的下游端。在第二惰性氣體供給管247a，從上游方向依序設有惰性氣體供給源247b、MFC247c、及開閉閥的閥247d。
從第二惰性氣體供給源247b，惰性氣體會經由MFC247c、閥247d、第二氣體供給管247a來供給至氣體整流部234。惰性氣體是在薄膜形成工程(後述的S4001~S4005)中作為載流氣體或稀釋氣體作用。
主要藉由第二惰性氣體供給管247a、MFC247c及閥247d來構成第二惰性氣體供給部。另外，亦可思考將惰性氣體供給源247b、第二氣體供給管244a含在第二惰性氣體供給部中。
而且，亦可思考將第二氣體供給源244b、第二惰性氣體供給部含在含第二元素氣體供給部244中。
(第三氣體供給部)
在第三氣體供給管245a，從上游方向依序設有第三氣體供給源245b、流量控制器(流量控制部)的MFC245c、及開閉閥的閥245d。
從第三氣體供給源245b供給作為淨化氣體的惰性氣體，經由MFC245c、閥245d、第三氣體供給管245a、共通氣體供給管242來供給至氣體整流部234。
在此，惰性氣體是例如氮(N2)氣體。另外，惰性氣體，除了N2氣體以外，例如可使用氦(He)氣體、氖(Ne)氣體、氬(Ar)氣體等的稀有氣體。
主要藉由第三氣體供給管245a、MFC245c、閥245d來構成第三氣體供給部245(亦稱為淨化氣體供給部)。
(洗滌氣體供給部)
在洗滌氣體供給管248a，從上游方向依序設有洗滌氣體源248b、MFC248c、閥248d、RPU250。
從洗滌氣體源248b供給洗滌氣體，經由MFC248c、閥248d、RPU250、洗滌氣體供給管248a、共通氣體供給管242來供給至氣體整流部234。
在比洗滌氣體供給管248a的閥248d更下游側是連接第四惰性氣體供給管249a的下游端。在第四惰性氣體供給管249a，從上游方向依序設有第四惰性氣體供給源249b、MFC249c、閥249d。
並且，主要藉由洗滌氣體供給管248a、MFC248c及閥248d來構成洗滌氣體供給部。另外，亦可思考將洗滌氣體源248b、第四惰性氣體供給管249a、RPU250含在洗滌氣體供給部中。
另外，亦可將從第四惰性氣體供給源249b所供給的惰性氣體供給成作為洗滌氣體的載流氣體或稀釋氣體作用。
從洗滌氣體供給源248b供給的洗滌氣體是在洗滌工程中作為除去附著於氣體整流部234或處理室201的副生成物等之洗滌氣體作用。
在此，洗滌氣體是例如三氟化氮(NF3)氣體。另外，洗滌氣體，例如亦可使用氟化氫(HF)氣體、三氟化氯氣體(ClF3)氣體、氟(F2)氣體等，或將該等組合使用。
又，設在上述各氣體供給部的流量控制部是針形閥或孔口等之氣體流程的反應性高的構成為理想。例如，當氣體的脈衝寬為毫秒等級時，在MFC有無法反應的情形，但針形閥或孔口的情況是藉由與高速的ON/OFF閥組合，可對應於毫秒以下的氣體脈衝。
(控制部)
如圖17所示般，基板處理裝置100是具有控制基板處理裝置100的各部的動作之控制器121。
控制部(控制手段)的控制器121是構成為具備CPU(Central Processing Unit)121a、RAM(Random Access Memory)121b、記憶裝置121c、I/O埠121d的電腦。RAM121b、記憶裝置121c、I/O埠121d是構成可經由內部匯流排121e來與CPU121a交換資料。控制器121是構成可連接例如構成為觸控面板等的輸出入裝置122、或外部記憶裝置283、接收部285等。接收部285是構成可連接網路284等。
記憶裝置121c是例如以快閃記憶體、HDD(Hard Disk Drive)等所構成。在記憶裝置121c內，控制基板處理裝置的動作之控制程式、或記載有後述的基板 處理的程序或條件等的製程處方、在至設定對基板200的製程處方為止的運算過程所被使用的處理資料等是可讀出地被儲存。另外，製程處方是使後述的基板處理工程的各程序實行於控制器121，組合成可取得預定的結果，作為程式機能。以下，亦將此製程處方或控制程式等總稱簡稱為程式。另外，在本說明書中稱為程式時，有只包含製程處方單體時，只包含控制程式單體時，或包含其雙方時。又，RAM121b是構成為暫時性地保持藉由CPU121a所讀出的程式、運算資料、處理資料等的資料的記憶領域(工作區域)。
在I/O埠121d是連接有閘閥205、昇降機構218、壓力調整器223、真空泵224、RPU250、MFC243c，244c，245c，246c，247c，248c，249c、閥243d，244d，245d，246d，247d，248d，249d、第1匹配箱250d、第2匹配箱250e、第1高頻電源250c、第2高頻電源250f、第1阻抗調整部220a、第2阻抗調整部220b、第1阻抗調整電源221a，第2阻抗調整電源221b、第1電磁石電源250i、第2電磁石電源250j、第1加熱器電源213c、第2加熱器電源213d等。
作為運算部的CPU121a是構成讀出來自記憶裝置121c的控制程式而實行，且按照來自輸出入裝置122的操作指令的輸入等，從記憶裝置121c讀出製程處方。並且，構成比較‧運算從接收部285輸入的設定值與被記憶於記憶裝置121c的製程處方或控制資料，而可算 出運算資料。而且，構成可由運算資料實行對應的處理資料(製程處方)的決定處理等。然後，CPU121a是以能夠按照讀出的製程處方的內容之方式，構成可控制閘閥205的開閉動作、昇降機構218的昇降動作、壓力調整器223的壓力調整動作、真空泵224的ON/OFF控制、RPU250的氣體激發動作、MFC243c，244c，245c，246c，247c，248c，249c的流量調整動作、閥243d，244d，245d，246d，247d，248d，249d的氣體的開啟關閉控制、第1匹配箱250d，第2匹配箱250e的整合控制、第1高頻電源250c，第2高頻電源250f的ON/OFF控制、第1阻抗調整部220a，第2阻抗調整部220b的阻抗調整、第1阻抗調整電源221a，第2阻抗調整電源221b的ON/OFF控制、第1電磁石電源250i，第2電磁石電源250j的電力控制、第1加熱器電源213c，第2加熱器電源213d的電力控制等。
另外，控制器121是不限於構成為專用的電腦時，亦可構成為泛用的電腦。例如，準備儲存上述程式的外部記憶裝置(例如，磁帶，軟碟或硬碟等的磁碟，CD或DVD等的光碟，MO等的光磁碟，USB記憶體或記憶卡等的半導體記憶體)283，利用該外部記憶裝置283來將程式安裝於泛用的電腦，藉此可構成本實施形態的控制器121。另外，用以對電腦供給程式的手段是不限於經由外部記憶裝置283來供給的情況。例如，亦可利用接收部285或網際網際或專線等的通訊手段，不經由外部記憶 裝置283來供給程式。另外，記憶裝置121c或外部記憶裝置283是構成為電腦可讀取的記錄媒體。以下，亦將該等總稱簡稱為記錄媒體。另外，在本說明書中稱記錄媒體時，有只包含記憶裝置121c單體時，只包含外部記憶裝置283單體時，或包含其雙方時。
接著，利用圖18，圖19來說明說明有關使用基板處理裝置100之膜的形成方法。
膜厚測定工程S103之後，被測定的晶圓200是被搬入至基板處理裝置100。另外，在以下的說明中，構成基板處理裝置的各部的動作是藉由控制器121來控制。
(基板搬入工程S3004)
一旦在膜厚測定工程S103測定第一絕緣膜2005，則使晶圓200搬入至基板處理裝置100。具體而言，藉由昇降機構218來使基板支撐部210下降，使昇降銷207形成從貫通孔214突出至基板支撐部210的上面側的狀態。並且，將處理室201內調壓成預定的壓力之後，開放閘閥205，使晶圓200從閘閥205載置於昇降銷207上。使晶圓200載置於昇降銷207上之後，藉由昇降機構218來使基板支撐部210上昇至預定的位置，藉此晶圓200會從昇降銷207往基板支撐部210載置。在此所謂預定的壓力是例如設為處理室201內的壓力≧真空搬送室104內的壓力。
(減壓‧溫度調整工程S4001)
接著，經由排氣管222來將處理室201內排氣，而使處理室201內能夠成為預定的壓力(真空度)。此時，根據壓力感測器所測定的壓力值，反餽控制作為壓力調整器223的APC閥的閥的開度。並且，根據溫度感測器(未圖示)所檢測出的溫度值，反餽控制往加熱器213的通電量，而使處理室201內能夠成為預定的溫度。具體而言，藉由加熱器213來預先加熱基板支撐部210，從無晶圓200或基板支撐部210的溫度變化起放置預定時間。此期間，當有殘留於處理室201內的水分或來自構件的脫氣等時，亦可藉由真空排氣或N2氣體供給的淨化來除去。藉此完成成膜製程前的準備。另外，在將處理室201內排氣成預定的壓力時，亦可一度真空排氣成可到達的真空度。
並且，在此，亦可構成可根據接收的資料來調整第1加熱器213a及第2加熱器213b的溫度。藉由調整成使基板200的中心側的溫度與外周側的溫度不同，可使基板200的中心側與外周側的處理形成不同。
(活化條件調整工程S4002)
接著，進行以下的(A)~(C)的至少1個以上的調整(tuning)。圖19是顯示進行(A)的例子。
(A)從第1電磁石電源250i及第2電磁石電源250j對第1電磁石250g及第2電磁石250h的各自供給預定的電 力，在處理室201內形成預定的磁力(磁場)。例如形成Z1方向的磁力(磁場)。此時，按照接收的測定資料來調整形成於基板200的中央上部或外周上部的磁場或磁束密度。磁力(磁場)或磁束密度的調整是可藉由在第1電磁石250g所被形成的磁場的強度、及在第2電磁石250h所被形成的磁場的強度來調整。藉由此調整，例如可使被引入至基板200的中心側的活性種量(活性種濃度)比被引入至基板200的外周側的活性種量(活性種濃度)更多，可使基板200的中心側的處理量比外周側的處理量更多。
在此，當在處理室201內設有遮磁板250k時，亦可調整遮磁板250k的高度。藉由調整遮磁板250k的高度，可調整磁場或磁束密度。
(B)調整第1偏壓電極219a及第2偏壓電極219b各自的電位。例如，以第1偏壓電極219a的電位能夠比第2偏壓電極219b的電位更低的方式，調整第1阻抗調整部220a及第2阻抗調整部220b。藉由使第1偏壓電極219a的電位比第2偏壓電極219b的電位更低，可使被引入至基板200的中心側的活性種量(活性種濃度)比被引入至基板200的外周側的活性種量(活性種濃度)更多，可使基板200的中心側的處理量比外周側的處理量更多。
(C)調整分別供給至第1線圈250a及第2線圈250b的高頻電力的設定值。例如，以供給至第1線 圈250a的高頻電力能夠比供給至第2線圈250b的高頻電力更大的方式，調整(變更)第1高頻電源250c及第2高頻電源250f的設定值。藉由使供給至第1線圈250a的高頻電力比供給至第2線圈250b的高頻電力更大，可使供給至基板200的中心側的活性種量(活性種濃度)比供給至基板200的外周側的活性種量(活性種濃度)更多，可使基板200的中心側的處理量比外周側的處理量更多。
(處理氣體供給工程S4003)
接著，從第一處理氣體供給部供給作為第一處理氣體的含矽元素氣體至處理室201內。並且，繼續排氣系之處理室201內的排氣，將處理室201內的壓力控制成為預定的壓力(第1壓力)。具體而言，將第一處理氣體供給管243a的閥243d打開，在第一處理氣體供給管243a中流動含矽元素氣體。含矽元素氣體是藉由MFC243c來調整流量。被調整流量的含矽元素氣體是從氣體導入口241a供給至處理室201內，從排氣管222排氣。另外，此時，亦可將第一載流氣體供給管246a的閥246d開啟，在第一載流氣體供給管246a中流動Ar氣體。Ar氣體是從第一載流氣體供給管246a流動，藉由MFC246c來調整流量。被調整流量的Ar氣體是在第一處理氣體供給管243a內混合含矽元素氣體，從氣體導入口241a供給至處理室201內，從排氣管222排氣。
(活化工程S4004)
接著，從第二處理氣體供給部供給作為第二處理氣體的含氧氣體至處理室201內。並且，繼續排氣系之處理室201內的排氣，將處理室201內的壓力控制成為預定的壓力。具體而言，將第二處理氣體供給管244a的閥244d打開，在第2處理氣體供給管244a中流動含氧氣體。含氧氣體是藉由MFC244c來調整流量。被調整流量的含氧氣體是從氣體導入口241a供給至處理室201內，從排氣管222排氣。此時，若從第1高頻電源250c經由第1匹配箱250d來對第1線圈250a供給高頻電力，則存在於處理室201內的含氧元素氣體會被活化。此時，特別是在第1電漿生成領域251、第3電漿生成領域253、第4電漿生成領域254的至少任一中生成含氧電漿，被活化的氧會被供給至基板200。較理想是構成在基板200的中心側與外周側供給不同濃度的活性種。例如，藉由使在第2電磁石250h所形成的磁場的大小比在第1電磁石250g所形成的磁場的大小更大，可使第4電漿生成領域254的外周側的電漿密度形成比中心側的電漿密度更高。此情況，在基板200中，與基板200的中心側上部作比較，可在基板200的外周側上部生成活性的電漿。
在生成如此的含氧電漿的狀態下，保持預定時間來對基板實施預定的處理。
又，亦可構成藉由第1偏壓電極219a與第2偏壓電極219b的電位差，中心側與外周側的活性種的濃 度不同。
又，此時，亦可從第2高頻電源250f經由第2匹配箱250e來供給高頻電力至第2線圈250b，而於第2電漿生成領域252生成含氧電漿。
(淨化工程S4005)
在生成含氧電漿的狀態下經過預定時間後，將高頻電力OFF，使電漿消失。此時，含矽元素氣體的供給及含氧氣體的供給是亦可停止，或預定時間使供給繼續。含矽元素氣體及含氧氣體的供給停止後，將殘留於處理室201內的氣體從排氣部排氣。此時，亦可構成從惰性氣體供給部供給惰性氣體至處理室201內，而將残留氣體推擠出。藉此如此構成，可縮短淨化工程的時間，可使處理能力提升。
(基板搬出工程S3006)
在進行淨化工程S4005之後，進行基板搬出工程S3006，晶圓200會從處理室201搬出。具體而言，以惰性氣體來淨化處理室201內，調壓成可搬送的壓力。調壓後，基板支撐部210會藉由昇降機構218來降下，昇降銷207會從貫通孔214突出，晶圓200會被載置於昇降銷207上。晶圓200被載置於昇降銷207上之後，開啟閘閥205，晶圓200會從處理室201搬出。
接著，說明利用本裝置來控制第二絕緣膜的 膜厚的方法。如前述般，研磨工程S102終了後，第一層間絕緣膜2005是在晶圓200的中央面及外周面膜厚不同。在膜厚測定工程S103測定其膜厚分佈。測定結果是通過上位裝置(未圖示)來儲存於RAM121b。被儲存的資料是與記憶裝置121c內的處方作比較，藉由CPU121a來運算預定的處理資料。形成根據此處理資料的裝置控制。
其次，說明被儲存於RAM121b的資料為分佈A的情況。所謂分佈A的情況，如圖8記載般，意指絕緣膜2005a比絕緣膜2005b更厚的情況。
分佈A的情況，本工程是控制成擴大晶圓200的外周面的第二絕緣膜的膜厚，縮小晶圓中央面的第二絕緣膜的膜厚。例如，藉由使從第2電磁石250h產生的磁力比從第1電磁石250g產生的磁力更大，可使第4電漿生成領域254的電漿密度比第3電漿生成領域253的電漿密度更高，與基板200的中心側上部作比較，可在基板200的外周側上部生成活性的電漿。藉由在生成如此的電漿的狀態下處理，可將在絕緣膜2005重疊絕緣膜2007的高度補正成圖10所示的靶膜厚分佈A’。亦即，可將層疊絕緣膜的膜厚補正成膜厚分佈A’。
此時，以使在絕緣膜2005b重疊絕緣膜2006b的厚度與在絕緣膜2005a重疊絕緣膜2006a的厚度能夠實質相等的方式，控制絕緣膜2006的厚度。較理想是控制成從前述基板表面到前述第二層間絕緣膜的上端的距離成 為預定範圍內。更理想是以前述基板的面內的前述第二層間絕緣膜的高度(第二層間絕緣膜的上端)的分佈能夠成為預定的範圍內的方式控制第二層間絕緣膜的膜厚分佈。
又，亦可分別控制第1偏壓電極219a的電位及第2偏壓電極219b的電位，作為別的方法。例如，藉由使第2偏壓電極219b的電位比第1偏壓電極219a的電位更低，可增加被引入至晶圓200的外周側的活性種量，增厚晶圓200的外周側的膜厚。
又，亦可分別控制供給至第1線圈250a的電力及供給至第2線圈250b的電力。例如，藉由使被供給至第2線圈250b的電力比被供給至第1線圈250a的電力更大，可增加被供給至晶圓200的外周側的活性種量，增厚晶圓200的外周側的膜厚。
並且，藉由並行該等複數的控制，可成為更緻密的控制。
分佈B的情況，本工程是控制成擴大形成於晶圓200的中央面的絕緣膜2007a的膜厚，縮小形成於晶圓200的外周面的絕緣膜2007b的膜厚。例如，控制成使從第1電磁石250g產生的磁力形成比從第2電磁石250h產生的磁力更大，而在第3電漿生成領域253側生成電漿。如此一來，可將絕緣膜的高度，亦即在絕緣膜2005重疊絕緣膜2007的高度補正成圖12記載的膜厚分佈B’般。亦即，可將層疊絕緣膜的膜厚補正成膜厚分佈B’般。
此時，控制絕緣膜2007的厚度，使在絕緣膜2005b重疊絕緣膜2006b的厚度與在絕緣膜2005a重疊絕緣膜2006a的厚度相等。
又，亦可分別控制第1偏壓電極219a的電位及第2偏壓電極219b的電位，作為別的方法。例如，藉由使第1偏壓電極219a的電位比第2偏壓電極219b的電位更低，可增加被引入至基板200的中心側的活性種量，擴大基板200的中心側的膜厚。
又，亦可分別控制供給至第1線圈250a的電力及供給至第2線圈250b的電力。例如，藉由使被供給至第1線圈250a的電力比被供給至第2線圈250b的電力更大，可增加被供給至基板200的中心側的活性種量，擴大基板200的中心側的膜厚。
並且，藉由並行該等複數的控制，可成為更緻密的控制。
(膜厚測定工程S105)
接著，說明膜厚測定工程S105。膜厚測定工程S105是測定重疊第一絕緣膜2005與第二絕緣膜2007的層的高度。具體而言，確認重疊的層的高度是否一致，亦即層疊絕緣膜的膜厚是否像靶的膜厚分佈那樣被補正。在此所謂「高度一致」並非是限於高度完全一致，亦可為有高度差。例如，高度的差是只要在之後的圖案化工程或金屬膜形成工程不影響的範圍即可。
只要晶圓200的面內之高度的分佈在預定範圍內，便移至氮化膜形成工程S107。另外，當膜厚分佈形成預定的分佈為預先知道時，膜厚測定工程S105是亦可省略。
(氮化膜形成工程S107)
接著，說明氮化膜形成工程107。
第二層間絕緣膜形成工程S104之後或膜厚測定S105之後，將晶圓200搬入至氮化膜形成裝置100d。由於氮化膜形成裝置100d為一般性的單片裝置，因此省略說明。
在本工程中，如圖20般，在第二絕緣膜2007上形成矽氮化膜2008。此矽氮化膜是在後述的圖案化工程之中的蝕刻工程中，具有硬質遮罩的任務。另外，在圖20是以分佈A為例，但並非限於此，當然在分佈B中也同樣。
氮化膜形成裝置是對處理室內供給含矽氣體及含氮氣體，在晶圓200上形成矽氮化膜2008。含矽氣體是例如乙矽烷(Si2H4)氣體，含氮氣體是例如氨(NH3)氣體。
由於矽氮化膜2008會被形成於在第二絕緣膜形成工程S104使高度一致的絕緣膜2007上，因此矽氮化膜2008的高度也在基板面內成為預定的範圍的高度分佈。亦即，在晶圓面內，從晶圓表面200a到矽氮化膜2008表面的距離是在晶圓面內成為預定的範圍內。
(膜厚測定工程S108)
接著，說明有關膜厚測定工程108。膜厚測定工程S108是測定重疊第一絕緣膜與第二絕緣膜、矽氮化膜的層的高度。若高度為預定範圍內，則移至圖案化工程S109。在此所謂預定的範圍是在之後的蝕刻工程或金屬膜形成工程無影響的範圍。另外，當得知重疊第一絕緣膜與第二絕緣膜、矽氮化膜的層的高度為形成預定的範圍內時，亦可省略膜厚測定工程S108。
(圖案化工程S109)
接著，說明圖案化工程S109。圖21是說明曝光工程的晶圓200的說明圖。圖22是說明蝕刻工程後的晶圓200的說明圖。
以下說明具體的內容。
在矽氮化膜形成後，以阻劑形成裝置，在矽氮化膜上塗佈阻劑膜2009。然後，如圖22般，由燈501發光而進行曝光工程。曝光工程是經由遮罩502來照射光503至阻劑2009上，使阻劑2009的一部分變質。在此是將晶圓200的中央面之變質後的阻劑膜稱為阻劑2009a，將晶圓200的外周面之變質後的阻劑膜稱為阻劑2009b。
如前述般，從晶圓表面200a到矽氮化膜2008的表面之高度分佈是在基板面內為預定的範圍內。因此，可使從晶圓表面200a到阻劑膜2009的表面之高度一致。 在曝光工程中，從燈501到阻劑2009的距離，亦即光503的移動距離會在晶圓面內形成相等。因此可使焦點深度的面內分佈形成相等。
由於可使焦點深度形成相等，所以可使阻劑膜2009a、阻劑膜2009b的寬度在基板面內形成一定。因此，可消除圖案寬的偏差。
接著，利用圖22來說明蝕刻處理後的晶圓200的狀態。如前述般，由於阻劑膜2009a及阻劑膜2009b的寬度為預定的範圍內，所以可使晶圓200的面內之蝕刻條件形成一定。因此，在晶圓200的中央面或外周面，可均一地供給蝕刻氣體，可使蝕刻後的溝2010的寬度，在晶圓200的中央面的溝2010a及在晶圓外周的溝2010b的寬度形成一定。由於溝2010在晶圓面內為一定，因此可在基板面內將電路的特性設為一定，所以可使良品率提升。
(第一金屬膜形成工程S110)
接著，說明金屬膜形成工程S110。圖23是說明形成第一金屬膜的金屬膜2011之晶圓200的圖。由於金屬膜形成裝置是既存的CVD裝置等的薄膜裝置，因此省略說明。
蝕刻處理終了後，晶圓200是被搬入至金屬膜形成裝置。對金屬膜形成裝置的處理室供給含金屬氣體，形成金屬膜2011。金屬是具有導電性的性質，例如 可使用鎢(W)。
含金屬氣體是被供給至溝2010等，如圖23般，在溝2010中充填金屬成分。被充填的金屬是作為用以和形成於上層的電路連接之導電性配線使用。
(金屬膜研磨工程S111)
一旦金屬被充填，則從金屬膜形成裝置搬出晶圓200，然後移載至研磨裝置。在研磨裝置研磨多餘的金屬膜。所謂多餘的金屬膜是例如意指從溝2010突出的膜。
(第二金屬膜形成工程S112)
金屬膜研磨工程S111之後，經由往第一金屬膜2011上的成膜、圖案化工程等，如圖24般形成第二金屬膜2012。第二金屬膜2012是亦可設為與第一金屬膜2011同組成，或依電路的特性而為不同的組成。
如以上般，藉由進行包含第二層間絕緣膜形成工程S104的基板處理工程，可使從基板表面200a延伸的第一金屬膜2011的高度在晶圓200的中央面及外周面一致。因此，可使連結汲極‧源極領域2001與第二金屬膜2012之第一金屬膜2011的特性在晶圓面內形成均一。亦即，有關從晶圓200生產的多數的半導體裝置，可將特性設為一定。
另外，在此所謂的特性是例如意指電容量。
在本實施形態中是以汲極‧源極領域2001與 第二金屬膜2012間的導電性配線為例進行說明，但並非限於此。例如，亦可將汲極‧源極領域置換成金屬配線。此情況，一方為第一金屬配線，另一方為配置於比第一金屬配線更上方的層的第二金屬配線，亦可將其間以本實施形態的導電層來構成。
並且，在本實施形態中是以連接重力方向下層與上層的情形為例進行說明，但並非限於此，當然例如亦可應用於3次元層疊電路。
其次，利用圖25~圖27來說明比較例。比較例是不實施第二層間絕緣膜形成工程S104的情況。因此，在晶圓200的中央面及其外周面，高度不同。
首先，利用圖25來說明第一比較例。圖25是與圖21作比較的圖。圖25的情況，絕緣膜2005的高度在晶圓200的中央面與外周面不同，亦即絕緣膜2005a與絕緣膜2005b的高度不同，因此光503的距離在晶圓200中央面與外周面不同。所以，焦點距離在晶圓200的中央面與外周面不同，其結果阻劑膜2009a的寬度與阻劑膜2009b的寬度不同。一旦在如此的阻劑膜2009進展處理，則如圖26所記載般，在晶圓200的中央面側的溝La’與外周面側的溝Lb’，寬度不同。因此，在晶圓200的中央面與外周面，半導體裝置的特性產生偏差。
對於此，本實施形態是進行第二絕緣膜形成工程S104，所以在晶圓面內可將溝2010的寬度設為一定。因此，相較於比較例，可形成均一特性的半導體裝 置，對於良品率的提升可明顯貢獻。
接著，說明第二比較例。圖27是與圖24比較的圖。圖27是假設阻劑膜2009a與阻劑膜2009b的寬度無偏差的情況。
如前述般，圖案化工程之後，進行第一金屬膜形成工程S110、金屬膜研磨工程S111、第二金屬膜形成工程，形成第一金屬膜2011及第二金屬膜2012。
可是第一絕緣膜2005的厚度在晶圓200的中央面及外周面不同，亦即絕緣膜2005a與絕緣膜2005b的高度不同，因此如圖27記載般，在晶圓200的中央面的絕緣膜2005a疊合矽氮化膜2008a的高度Ha’與在外周面的絕緣膜2005b疊合矽氮化膜2008b的高度Hb’不同。
在此，如前述般，可知第一金屬膜2011的電容量是依據金屬膜的高度。亦即，圖23那樣的狀況時，在晶圓200的中央面與晶圓200的外周面，電容量會不同。
對於此，本實施形態是進行第二絕緣膜形成工程S104，因此在晶圓面內可將第一金屬膜的高度設為一定。所以，相較於比較例，可形成均一特性的半導體裝置，對於良品率的提升可顯著貢献。
另外，以上的實施例是分成晶圓200的中央面、外周面來進行說明，但並非限於此，亦可在對於徑方向更細分化的領域控制絕緣膜的膜厚。例如，亦可分成晶圓200的中央面、外周面、中央面與外周面之間的面等3 個的領域。
又，在此是以矽氮化膜為例說明硬質遮罩，但並非限於此，例如亦可為矽氧化膜。
(其他的實施形態)
上述的圖19是對晶圓200的中心側的成膜量及對外周側的成膜量賦予差異的處理順序例，但並非限於此，亦有以下的處理順序例。
例如，有圖28所示的處理順序例。圖28是以第1電磁石250g來生成磁場之後，以第2電磁石250h來生成磁場而處理的例子。藉由如此地處理，可使往基板的外周側的成膜量比往中心側的成膜量更多。相反的，構成以第2電磁石250h來生成磁場之後，以第1電磁石250g來生成磁場的情況，是可使往基板的中心側的成膜量比往外周側的成膜量更多。
又，有圖29所示的處理順序例。圖29是以圖19的處理順序，使往第2線圈250b的電力比往第1線圈250a的電力更大來處理的例子。藉由如此地處理，可使往基板的外周側的成膜量比往中心側的成膜量更多。相反的，藉由使往第1電磁石250g的電力比往第2電磁石250h的電力更大，使往第1線圈250a的電力比往第2線圈250b的電力更大，可使往基板的中心側的成膜量比往外周側的成膜量更多。
又，有圖30所示的處理順序例。圖30是以 圖19的處理順序，使第1偏壓電極219a的電位比第2偏壓電極219b的電位更大來處理的例子。藉由如此地處理，可使往基板的外周側的成膜量比往中心側的成膜量更多。相反地，藉由使往第1電磁石250g的電力比往第2電磁石250h的電力更大，使第2偏壓電極219b的電位比第1偏壓電極219a的電位更大，可使往基板的中心側的成膜量比往外周側的成膜量更多。
又，有圖31所示的處理順序例。圖31是比第1偏壓電極的電位更提高第2偏壓電極的電位來處理的順序。藉由如此地處理，可將圖10所示的膜厚分佈A補正成為膜厚分佈A’。
又，有圖32所示的處理順序例。圖32是使被供給至第1線圈250a的高頻電力比被供給至第2線圈250b的高頻電力更大來處理的順序。藉由如此地處理，可將圖12的膜厚分佈B補正成為膜厚分佈B’。
又，有圖33所示的處理順序例。圖33是使被供給至第1線圈250a的高頻電力比被供給至第2線圈250b的高頻電力更小來進行處理的順序。藉由如此地處理，可將圖10所示的膜厚分佈A補正成為膜厚分佈A’。
又，有圖34所示的處理順序例。圖34是t1時間供給高頻電力至第1線圈250a之後，t2時間供給高頻電力至第2線圈250b的順序。在此是構成使t1比t2更長。藉由如此地處理，可將圖12的膜厚分佈B補正成為膜厚分佈B’。另外，在此是構成對第1線圈250a供給高 頻電力之後，對第2線圈250b供給高頻電力，但亦可相反地構成對第2線圈250b供給電力之後，對第1線圈250a供給電力。
又，有圖35所示的處理順序例。圖35是構成使t1比t2更短的順序。藉由如此地處理，可將圖10所示的膜厚分佈A補正成為膜厚分佈A’。另外，在此是構成對第1線圈250a供給高頻電力之後，對第2線圈250b供給高頻電力，但亦可相反地構成對第2線圈250b供給電力之後，對第1線圈250a供給電力。
並且，在研磨第一層間絕緣膜時，有在閘極電極密集的場所產生所謂侵蝕(Erosion)的缺陷之情形。此侵蝕是對於基板200，在垂直方向，膜被削去的現象。此侵蝕的發生分佈也有在基板200的中心側及外周側發生量不同的情形。例如，與基板200的外周側作比較，有在中心側發生多的情形。此情況，如圖36般，在活化工程S4004之前，藉由在第1線圈250a事前進行使電漿產生t3時間的工程S4004’，可在填埋存在於基板200的中心側的侵蝕之後，補正第二層間絕緣膜的膜厚，因此可抑制在基板200的中心側發生局部的凹凸。亦即，可使第二層間絕緣膜的平坦性提升。另外，與基板200的中心側作比較，侵蝕在外周側發生多時，在S4004’，不是第1線圈250a，而是藉由使用第2線圈250b，可在填埋存在於基板200的外周側的侵蝕之後，補正第二層間絕緣膜的膜厚。並且，在此是顯示利用第1線圈250a及第2線圈 250b來控制電漿生成時機的例子，但並非限於此，亦可構成利用第1電磁石250g，第2電磁石250h，第1偏壓電極219a、第2偏壓電極219b、第1加熱器213a，第2加熱器213b等的構成來控制電漿生成時機或電漿密度。
又，研磨工程S102後的第一層間絕緣膜中，除了侵蝕以外，有凹陷(Dishing)、或被稱為薄化(Thinning)的缺陷產生的情形，有關此凹陷或薄化方面，也有在基板200的中心側及外周側的產生分佈不同的情形，亦可構成補正該等的缺陷。
又，上述是利用第1線圈250a、第1電磁石250g及第2電磁石250h來生成電漿於處理室201內的例子，但並非限於此。例如，亦可構成不設置第1線圈250a，利用第2線圈250b、第1電磁石250g及第2電磁石250h來生成電漿於處理室201內。僅使用第2線圈250b時的電漿是主要被生成於第2電漿生成領域252，但藉由使用第1電磁石250g及第2電磁石250h的任一或雙方，可藉由使生成於第2電漿生成領域的活性種擴散於基板200的中心側來調整處理分佈。
又，上述是分成晶圓的中央面、外周面來進行說明，但並非限於此，亦可在對於徑方向更細分化的領域控制含矽膜的膜厚。例如，亦可分成晶圓200的中央面、外周面、中央面與外周面之間的面等3個的領域。
又，上述是以同徑構成第1電磁石250g的徑及第2電磁石250h的徑，但並非限於此。例如，亦可構 成使第2電磁石250h的徑比第1電磁石250g的徑更大，或亦可構成使第1電磁石250g的徑比第2電磁石250h的徑更大。
又，上述是顯示將第1電磁石250g及第2電磁石250h固定而構成的例子，但並非限於此，亦可構成在各自的電磁石設置上下動作機構，可依處理來改變磁石的位置。
又，在此是以矽氮化膜為例說明硬質遮罩，但並非限於此，例如亦可為矽氧化膜。
又，不限於矽氧化膜或矽氮化膜，亦可為以含有其他的元素之氧化膜，氮化膜，碳化膜，氧氮化膜，金屬膜，分別予以複合的膜來形成圖案的情況。
又，上述是以300mm的Si晶圓為例進行說明，但並非限於此。例如，若是450mm以上的基板，則可取得的效果會增大。大型的基板時，研磨工程S102的影響會更顯著。亦即，絕緣膜2005a與絕緣膜2005b的膜厚的差會更大。並且，在第一絕緣膜形成工程S101所被成膜的第一絕緣膜的面內的膜質的分佈給予研磨工程S102的影響會增大，產生膜厚的差會變更大的課題。此課題是藉由使第一絕緣膜形成工程S101及研磨工程S102的各自的工程的條件最適化，有可能可以解決。然而，條件的最適化或在各自的工程間不給予影響的條件的最適化，需要莫大的時間及成本。對於此，藉由設置上述那樣的補正工程，不用使第一絕緣膜形成工程S101或研磨工 程S102各自的條件最適化，可補正膜。
又，上述是顯示將第一層間絕緣膜形成裝置100a，研磨裝置100b，測定裝置100c，第二層間絕緣膜形成裝置100d構成於同一的處理系統4000內的例子，但並非限於此。例如亦可以分別單獨具有第一層間絕緣膜形成裝置100a，研磨裝置100b，測定裝置100c，第二層間絕緣膜形成裝置100d的系統來構成，或亦可為組合2個以上的處理系統4000。
又，上述是記載有關半導體裝置的製造工程的一工程的處理，但並非限於此，亦可為具有類似的工程之後端製程的一工程。又，亦可適用於液晶面板的製造工程的圖案化處理、太陽電池的製造工程的圖案化處理、或功率裝置的製造工程的圖案化處理等之處理基板的技術。
<本發明的理想形態>
以下，附記有關本發明的理想形態。
<附記1>
若根據本發明之一形態，則提供一種半導體裝置的製造方法、或基板處理方法，其係具有：接收具有被施以研磨的第一絕緣膜的基板的前述第一絕緣膜的膜厚分佈資料之工程；以前述膜厚分佈資料基礎，運算使前述基板的中心側的膜厚與外周側的膜厚的差縮小的處理資料之工程； 將前述基板搬入至處理室之工程；對前述基板供給處理氣體之工程；及以前述處理資料為基礎，以使在前述基板的中心側所被生成的前述處理氣體的活性種的濃度與在前述基板的外周側所被生成的前述處理氣體的活性種的濃度不同之方式，使前述處理氣體活化，補正前述第一絕緣膜的膜厚分佈之工程。
<附記2>
如附記1記載的方法，最好當前述膜厚分佈資料為前述基板的外周側的膜厚比前述基板的中心側的膜厚更小時，在前述補正的工程，使從前述基板的側方產生的磁力形成比從前述基板的上方產生的磁力更大的狀態下進行。
<附記3>
如附記1或附記2記載的方法，最好當前述膜厚分佈資料為前述基板的外周側的膜厚比前述基板的中心側的膜厚更小時，前述補正的工程，係使從前述基板的側方供給的高頻電力比從前述基板的上方供給的高頻電力更大，來使前述處理氣體活化。
<附記4>
如附記1~附記3的其中任一記載的方法，最好當前述膜厚分佈資料為前述基板的外周側的膜厚比前述基板的 中心側的膜厚更小時，前述補正的工程，係使前述基板的外周側的電位構成比前述基板的中心側的電位更低。
<附記5>
如附記1記載的方法，最好當前述膜厚分佈資料為前述基板的中心側的膜厚比前述基板的外周側的膜厚更小時，前述補正的工程，係使從前述基板的上方產生的磁力形成比從前述基板的側方產生的磁力更大的狀態下進行。
<附記6>
如附記1或附記5記載的方法，最好當前述膜厚分佈資料為前述基板的中心側的膜厚比前述基板的外周側的膜厚更小時，前述補正的工程，係使從前述基板的上方供給的高頻電力比從前述基板的側方供給的高頻電力更大，來使前述處理氣體活化。
<附記7>
如附記1，5，6的任一記載的方法，最好當前述膜厚分佈資料為前述基板的中心側的膜厚比前述基板的外周側的膜厚更小時，前述補正的工程，係使前述基板的中心側的電位比前述基板的外周側的電位更低的狀態下進行。
<附記8>
如附記1~7的任一記載的方法，最好前述第一絕緣 膜係含第一元素，在前述補正的工程，藉由在前述第一絕緣膜的上面形成含前述第一元素的第二絕緣膜來補正前述膜厚分佈。
<附記9>
如附記8記載的方法，最好在前述補正工程之後，進行使前述第一絕緣膜及前述第二絕緣膜圖案化的工程。
<附記10>
如附記1~附記9的任一記載的方法，最好在前述補正工程之前測定被研磨之第一絕緣膜的膜厚。
<附記11>
若根據其他的形態，則提供一種記錄有使下列程序實行於電腦的程式，或記錄該程式之電腦可讀取的記錄媒體：使接收具有被施以研磨的第一絕緣膜的基板的膜厚分佈資料之程序；以前述膜厚分佈資料為基礎，使運算令前述基板的中心側的膜厚與外周側的膜厚的差縮小的處理資料之程序；使前述基板搬入至處理室之程序；使處理氣體供給至前述基板之程序；及以前述處理資料為基礎，以使在前述基板的中心側所被生成的前述處理氣體的活性種的濃度與在前述基板的外 周側所被生成的前述處理氣體的活性種的濃度不同之方式，使前述處理氣體活化，而使前述第一絕緣膜的膜厚分佈補正之程序。
<附記12>
若更根據其他的形態，則提供一種基板處理裝置，係具有：接收部，其係接收具有被施以研磨的第一絕緣膜的基板的膜厚分佈資料；運算部，其係以前述分佈資料為基礎，運算使前述基板的中心側的膜厚與外周側的膜厚的差縮小的處理資料；處理室，其係收容前述基板；處理氣體供給部，其係對前述處理室供給處理氣體；活化部，其係使前述處理氣體活化；控制部，其係控制前述處理氣體供給部及前述活化部，根據前述處理資料，以使被供給至前述基板的中心側上部與外周側上部的前述處理氣體的活性種濃度不同之方式，使前述處理氣體活化，補正前述第一絕緣膜的膜厚分佈。

Claims (18)

  1. 一種半導體裝置的製造方法，其特徵係具有：接收具有被施以研磨的第一絕緣膜的基板的前述第一絕緣膜的膜厚分佈資料之工程；以前述膜厚分佈資料基礎，運算使前述基板的中心側的膜厚與外周側的膜厚的差縮小的處理資料之工程；將前述基板搬入至處理室之工程；對前述基板供給處理氣體之工程；及以前述處理資料為基礎，以使在前述基板的中心側所被生成的前述處理氣體的活性種的濃度與在前述基板的外周側所被生成的前述處理氣體的活性種的濃度不同之方式，使前述處理氣體活化，補正前述第一絕緣膜的膜厚分佈之工程。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中，當前述膜厚分佈資料為前述基板的外周側的膜厚比前述基板的中心側的膜厚更小時，在前述補正的工程，使從前述基板的側方產生的磁力形成比從前述基板的上方產生的磁力更大的狀態下進行。
  3. 如申請專利範圍第1項之半導體裝置的製造方法，其中，當前述膜厚分佈資料為前述基板的外周側的膜厚比前述基板的中心側的膜厚更小時，前述補正的工程，係使從前述基板的側方供給的高頻電力比從前述基板的上方供給的高頻電力更大，來使前述處理氣體活化。
  4. 如申請專利範圍第2項之半導體裝置的製造方法， 其中，當前述膜厚分佈資料為前述基板的外周側的膜厚比前述基板的中心側的膜厚更小時，前述補正的工程，係使從前述基板的側方供給的高頻電力比從前述基板的上方供給的高頻電力更大，來使前述處理氣體活化。
  5. 如申請專利範圍第1項之半導體裝置的製造方法，其中，當前述膜厚分佈資料為前述基板的外周側的膜厚比前述基板的中心側的膜厚更小時，前述補正的工程，係使前述基板的外周側的電位構成比前述基板的中心側的電位更低。
  6. 如申請專利範圍第2項之半導體裝置的製造方法，其中，當前述膜厚分佈資料為前述基板的外周側的膜厚比前述基板的中心側的膜厚更小時，前述補正的工程，係使前述基板的外周側的電位構成比前述基板的中心側的電位更低。
  7. 如申請專利範圍第3項之半導體裝置的製造方法，其中，當前述膜厚分佈資料為前述基板的外周側的膜厚比前述基板的中心側的膜厚更小時，前述補正的工程，係使前述基板的外周側的電位構成比前述基板的中心側的電位更低。
  8. 如申請專利範圍第1項之半導體裝置的製造方法，其中，當前述膜厚分佈資料為前述基板的中心側的膜厚比前述基板的外周側的膜厚更小時，前述補正的工程，係使從前述基板的上方產生的磁力形成比從前述基板的側方產生的磁力更大的狀態下進行。
  9. 如申請專利範圍第1項之半導體裝置的製造方法，其中，當前述膜厚分佈資料為前述基板的中心側的膜厚比前述基板的外周側的膜厚更小時，前述補正的工程，係使從前述基板的上方供給的高頻電力比從前述基板的側方供給的高頻電力更大，來使前述處理氣體活化。
  10. 如申請專利範圍第8項之半導體裝置的製造方法，其中，當前述膜厚分佈資料為前述基板的中心側的膜厚比前述基板的外周側的膜厚更小時，前述補正的工程，係使從前述基板的上方供給的高頻電力比從前述基板的側方供給的高頻電力更大，來使前述處理氣體活化。
  11. 如申請專利範圍第1項之半導體裝置的製造方法，其中，當前述膜厚分佈資料為前述基板的中心側的膜厚比前述基板的外周側的膜厚更小時，前述補正的工程，係使前述基板的中心側的電位比前述基板的外周側的電位更低的狀態下進行。
  12. 如申請專利範圍第8項之半導體裝置的製造方法，其中，當前述膜厚分佈資料為前述基板的中心側的膜厚比前述基板的外周側的膜厚更小時，前述補正的工程，係使前述基板的中心側的電位比前述基板的外周側的電位更低的狀態下進行。
  13. 如申請專利範圍第9項之半導體裝置的製造方法，其中，當前述膜厚分佈資料為前述基板的中心側的膜厚比前述基板的外周側的膜厚更小時，前述補正的工程，係使前述基板的中心側的電位比前述基板的外周側的電位 更低的狀態下進行。
  14. 如申請專利範圍第1項之半導體裝置的製造方法，其中，前述第一絕緣膜係含第一元素，在前述補正的工程，藉由在前述第一絕緣膜的上面形成含前述第一元素的第二絕緣膜來補正前述膜厚分佈。
  15. 如申請專利範圍第14項之半導體裝置的製造方法，其中，在前述補正工程之後，進行使前述第一絕緣膜及前述第二絕緣膜圖案化的工程。
  16. 如申請專利範圍第1項之半導體裝置的製造方法，其中，在前述補正工程之前測定被研磨之第一絕緣膜的膜厚。
  17. 一種記錄媒體，係記錄有使下列程序實行於電腦的程式之記錄媒體，使接收具有被施以研磨的第一絕緣膜的基板的前述第一絕緣膜的膜厚分佈資料之程序；以前述膜厚分佈資料為基礎，使運算令前述基板的中心側的膜厚與外周側的膜厚的差縮小的處理資料之程序；使前述基板搬入至處理室之程序；使處理氣體供給至前述基板之程序；及以前述處理資料為基礎，以使在前述基板的中心側所被生成的前述處理氣體的活性種的濃度與在前述基板的外周側所被生成的前述處理氣體的活性種的濃度不同之方式，使前述處理氣體活化，而使前述第一絕緣膜的膜厚分佈補正之程序。
  18. 一種基板處理裝置，其特徵係具有：接收部，其係接收具有被施以研磨的第一絕緣膜的基板的膜厚分佈資料；運算部，其係以前述分佈資料為基礎，運算使前述基板的中心側的膜厚與外周側的膜厚的差縮小的處理資料；處理室，其係收容前述基板；處理氣體供給部，其係對前述處理室供給處理氣體；活化部，其係使前述處理氣體活化；控制部，其係控制前述處理氣體供給部及前述活化部，根據前述處理資料，以使被供給至前述基板的中心側上部與外周側上部的前述處理氣體的活性種濃度不同之方式，使前述處理氣體活化，補正前述第一絕緣膜的膜厚分佈。
TW105103767A 2015-03-30 2016-02-04 半導體裝置的製造方法、程式及基板處理裝置 TWI612562B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015069000A JP6109224B2 (ja) 2015-03-30 2015-03-30 半導体装置の製造方法、プログラムおよび基板処理装置

Publications (2)

Publication Number Publication Date
TW201639003A true TW201639003A (zh) 2016-11-01
TWI612562B TWI612562B (zh) 2018-01-21

Family

ID=57016031

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105103767A TWI612562B (zh) 2015-03-30 2016-02-04 半導體裝置的製造方法、程式及基板處理裝置

Country Status (5)

Country Link
US (1) US9735068B2 (zh)
JP (1) JP6109224B2 (zh)
KR (1) KR101854022B1 (zh)
CN (1) CN106024619B (zh)
TW (1) TWI612562B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI682425B (zh) * 2017-02-06 2020-01-11 日商國際電氣股份有限公司 基板處理裝置、半導體裝置的製造方法及程式
TWI744759B (zh) * 2019-03-15 2021-11-01 日商國際電氣股份有限公司 半導體裝置的製造方法，記錄媒體及基板處理裝置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6710603B2 (ja) * 2016-08-05 2020-06-17 東京エレクトロン株式会社 基板載置方法及び基板載置装置
JP6689179B2 (ja) * 2016-11-30 2020-04-28 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、およびプログラム
JP2018113322A (ja) * 2017-01-11 2018-07-19 株式会社日立国際電気 半導体装置の製造方法、プログラムおよび基板処理装置
JP6602332B2 (ja) * 2017-03-28 2019-11-06 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
JP7364547B2 (ja) * 2020-09-25 2023-10-18 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置およびプログラム

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766291A (ja) * 1993-08-31 1995-03-10 Nippondenso Co Ltd 半導体装置の製造方法
KR0165470B1 (ko) 1995-11-08 1999-02-01 김광호 반도체 소자의 박막형성 프로그램의 자동보정 시스템
JP3321403B2 (ja) * 1997-12-08 2002-09-03 株式会社東芝 成膜装置及び成膜方法
US6033921A (en) * 1998-04-06 2000-03-07 Advanced Micro Devices, Inc. Method for depositing a material of controlled, variable thickness across a surface for planarization of that surface
JP2000353693A (ja) * 1999-06-11 2000-12-19 Kokusai Electric Co Ltd プラズマ処理装置
TWI242602B (en) * 2001-11-02 2005-11-01 Ulvac Inc Thin film forming apparatus and method
JP4472372B2 (ja) 2003-02-03 2010-06-02 株式会社オクテック プラズマ処理装置及びプラズマ処理装置用の電極板
JP5980476B2 (ja) 2010-12-27 2016-08-31 株式会社荏原製作所 ポリッシング装置およびポリッシング方法
JP2012151504A (ja) * 2012-04-09 2012-08-09 Sony Corp 薄膜形成方法
JP6222833B2 (ja) 2013-01-30 2017-11-01 株式会社日立国際電気 基板処理装置、半導体装置の製造方法およびプログラム

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI682425B (zh) * 2017-02-06 2020-01-11 日商國際電氣股份有限公司 基板處理裝置、半導體裝置的製造方法及程式
US10818476B2 (en) 2017-02-06 2020-10-27 Kokusai Electric Corporation Substrate processing apparatus
TWI744759B (zh) * 2019-03-15 2021-11-01 日商國際電氣股份有限公司 半導體裝置的製造方法，記錄媒體及基板處理裝置

Also Published As

Publication number Publication date
CN106024619B (zh) 2018-11-16
JP2016189402A (ja) 2016-11-04
US20160293500A1 (en) 2016-10-06
JP6109224B2 (ja) 2017-04-05
KR101854022B1 (ko) 2018-05-02
TWI612562B (zh) 2018-01-21
US9735068B2 (en) 2017-08-15
CN106024619A (zh) 2016-10-12
KR20160117164A (ko) 2016-10-10

Similar Documents

Publication Publication Date Title
TWI612562B (zh) 半導體裝置的製造方法、程式及基板處理裝置
TWI570828B (zh) A semiconductor device manufacturing method, a program, a substrate processing system, and a substrate processing device
TWI584393B (zh) A substrate processing apparatus, a manufacturing method of a semiconductor device, a gas rectifying section, and a computer-readable recording medium
TWI606508B (zh) Semiconductor device manufacturing method, program recording medium, and substrate processing apparatus
TWI626683B (zh) Semiconductor device manufacturing method, program, recording medium and substrate processing system
TWI606537B (zh) Substrate processing apparatus, substrate processing system, manufacturing method of semiconductor device, program
JP6072845B2 (ja) 半導体装置の製造方法、基板処理システム、基板処理装置及びプログラム
TWI611509B (zh) 半導體裝置的製造方法、基板處理系統、基板處理裝置及程式
CN107871711A (zh) 半导体器件的制造方法、衬底处理装置及记录介质