TW201635710A

TW201635710A - 半導體裝置

Info

Publication number: TW201635710A
Application number: TW104142835A
Authority: TW
Inventors: 木村肇; 三宅博之
Original assignee: 半導體能源研究所股份有限公司
Priority date: 2014-12-26
Filing date: 2015-12-18
Publication date: 2016-10-01
Also published as: JP6737593B2; TWI682632B; US20180019745A1; US20160191052A1; US9755633B2; JP2022082572A; JP2016129331A; US10033371B2; JP2024026101A; JP2020187367A; KR20160079717A

Abstract

本發明提供一種半導體裝置，其可進行外部校正並能減少其讀出電路所占的面積及耗電量。於一實施例中，半導體裝置包括像素及讀出電路。像素包括電晶體及顯示元件。讀出電路包括功能選擇部及運算放大器。電晶體透過佈線與功能選擇部電性連接。運算放大器與功能選擇部電性連接。功能選擇部具有至少一開關。功能選擇部可透過控制開關來選擇讀出電路之一功能。

Description

半導體裝置

本發明的一個實施方式係關於一種半導體裝置。

本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的技術領域係關於一種物體、方法或製造方法。另外，本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。因此，明確而言，作為本說明書所公開的本發明的一個實施方式的技術領域的例子可以舉出半導體裝置、顯示裝置、發光裝置、蓄電裝置、攝像裝置、記憶體裝置、這些裝置的驅動方法、這些裝置的製造方法、這些裝置的檢查方法或這些裝置的系統。

近年來，顯示裝置被用於電視接收機、個人電腦或智慧手機等各種電子裝置，並且，顯示裝置在高清晰及低耗電量等各種方面實現了高性能化。

作為這些顯示裝置，常使用將多個像素配置成矩陣狀且藉由使用被設置於各像素的電晶體控制各像素的主動矩陣型顯示裝置。在主動矩陣型顯示裝置中，因為由電晶體控制各像素，所以各像素的電晶體特性的偏差或劣化會導致各像素的顯示偏差。由此，有時會發生顯示的不均勻及螢幕灼傷。

在作為顯示元件使用發光元件的主動矩陣型顯示裝置中，設置有根據影像信號控制向發光元件供應的電流的驅動電晶體。如果該驅動電晶體的臨界電壓、移動率、通道長度和通道寬度等中的至少一個在各像素之間產生偏差，則會在各像素之間發生發光元件的亮度偏差。

作為防止這種發光元件的亮度偏差的方法，在像素內校正驅動電晶體的臨界電壓的偏差的方法(以下還稱為內部校正)已被提出(參照專利文獻1及專利文獻2)。

另外，將驅動電晶體的特性讀出到像素外部而輸入校正了驅動電晶體的偏差的信號的方式(以下還稱為外部校正)已被提出(參照專利文獻3及專利文獻4)。

另一方面，從資料驅動器(也稱為影像(video)信號線驅動電路或源極信號線驅動電路等)對像素供應資料信號(也稱為影像(video)信號或源極信號等)。此時，在資料驅動器中，有時使用具備運算放大器的電壓跟隨器電路(參照專利文獻5)。

[專利文獻1]日本專利申請公開第2003-195813號公報

[專利文獻2]日本專利申請公開第2007-310311號公報

[專利文獻3]日本專利申請公開第2008-233933號公報

[專利文獻4]日本專利申請公開第2014-126873號公報

[專利文獻5]日本專利申請公開第2003-22054號公報

在進行外部校正時，有時將流過驅動電晶體的電流輸出到像素外部。或者，有時將驅動電晶體的某個端子的電位輸出到像素外部。在進行外部校正時，有時在像素外部(例如驅動電路部等)設置用來從這些被輸出的電流或電位讀出電晶體的電流電壓特性的電路(以下有時稱為讀出電路)。作為一個例子，在讀出電路中有時使用被稱為運算放大器的電路。一般而言，運算放大器由多個電路元件構成。

另一方面，在驅動電路部中設置有用來對像素供應影像信號的電路，例如緩衝器電路(阻抗變換器電路或放大電路)。此時，在該電路中有時使用電壓跟隨器電路。電壓跟隨器電路例如有時包括運算放大器。

因此，若不僅是用於電壓跟隨器電路的運算放大器，而將用於讀出電路的運算放大器也設置在驅動電路部中，有時則會使驅動電路部所占的面積顯著增大。若驅動電路部所占的面積如此增大，有時則會使顯示裝置的邊框也增大。注意，在本說明書中記載的“顯示裝置的邊框”是指設置在該顯示裝置中的像素部的周圍的多個電路。作為多個電路，例如有驅動電路、外部校正電路及/或讀出電路等。尤其是，在本說明書中，有時將多個電路的面積的減小稱為窄邊框化。

另外，尤其是在設置多個運算放大器時，由於要驅動所有運算放大器，所以耗電量顯著增高。

本發明的一個實施方式的目的之一是提供一種新穎的顯示裝置、新穎的半導體裝置或這些裝置的驅動方法等。

另外，本發明的一個實施方式的目的之一是提供一種能夠進行外部校正且減小了讀出電路所占的面積的顯示裝置等。另外，本發明的一個實施方式的目的之一是提供一種減小驅動電路部所占的面積而實現了窄邊框化的顯示裝置等。另外，本發明的一個實施方式的目的之一是提供一種減少了讀出電路的電路元件的顯示裝置等。另外，本發明的一個實施方式的目的之一是提供一種減少了驅動電路的電路元件的顯示裝置等。另外，本發明的一個實施方式的目的之一是提供一種減少電路元件而實現了低耗電量化的顯示裝置等。另外，本發明的一個實施方式的目的之一是提供一種顯示的不均勻少的顯示裝置。另外，本發明的一個實施方式的目的之一是提供一種能夠進行清晰的顯示的顯示裝置。另外，本發明的一個實施方式的目的之一是提供一種電晶體的特性偏差的影響得到減少的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種電晶體的臨界電壓偏差的影響得到減少的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種電晶體的移動率偏差的影響得到減少的半導體裝置。

注意，本發明的一個實施方式的目的不侷限於上面列舉的目的。上面列舉的目的並不妨礙其他目的的存在。另外，其他目的是上面沒有提到而將在下面的記載中進行說明的目的。所屬技術領域的普通技術人員可以從說明書或圖式等的記載中導出並適當抽取該上面沒有提到的目的。此外，本發明的一個實施方式是實現上面列舉的記載及其他目的中的至少一個目的的。

在本發明的一個實施方式中，藉由在具有不同功能的電路之間共同使用設置在讀出電路中的運算放大器，實現讀出電路所占的面積的減小。尤其是，藉由共同使用設置在驅動電路部中的緩衝器電路的運算放大器和讀出電路的運算放大器，可以實現讀出電路所占的面積的減小或半導體裝置的低耗電量化。

(1)本發明的一個實施方式是一種半導體裝置，包括：第一至第三佈線；第一至第四開關；以及運算放大器，第一開關電連接於第一佈線與運算放大器的非反相輸入端子之間，第二開關電連接於第二佈線與運算放大器的輸出端子之間，第三開關電連接於第三佈線與運算放大器的輸出端子之間，第四開關電連接於第二佈線與運算放大器的非反相輸入端子之間，運算放大器的反相輸入端子與運算放大器的輸出端子電連接。

(2)本發明的一個實施方式是一種半導體裝置，包括：第一佈線；第二佈線；第一至第四開關；運算放大器；以及電容元件，第一開關電連接於運算放大器的反相輸入端子與運算放大器的輸出端子之間，第二開關電連接於第一佈線與運算放大器的輸出端子之間，第三開關電連接於第二佈線與運算放大器的輸出端子之間，第四開關電連接於第一佈線與運算放大器的反相輸入端子之間，電容元件電連接於運算放大器的反相輸入端子與運算放大器的輸出端子之間。

(3)本發明的一個實施方式是一種半導體裝置，包括：第一至第四佈線；第一至第七開關；運算放大器；以及電容元件，第一開關電連接於第一佈線與運算放大器的非反相輸入端子之間，第二開關電連接於第二佈線與運算放大器的輸出端子之間，第三開關電連接於第三佈線與運算放大器的輸出端子之間，第四開關電連接於第二佈線與運算放大器的非反相輸入端子之間，第五開關電連接於運算放大器的輸出端子與運算放大器的反相輸入端子之間，第六開關電連接於電容元件的電極的一個與運算放大器的輸出端子之間，第七開關電連接於第四佈線與運算放大器的反相輸入端子之間，電容元件的電極的另一個與運算放大器的反相輸入端子電連接。

(4)本發明的一個實施方式是一種半導體裝置，包括：第一至第三佈線；第一至第六開關；運算放大器；以及電容元件，第一開關電連接於第一佈線與運算放大器的非反相輸入端子之間，第二開關電連接於第二佈線與運算放大器的輸出端子之間，第三開關電連接於第三佈線與運算放大器的輸出端子之間，第四開關電連接於第二佈線與運算放大器的非反相輸入端子之間，第五開關電連接於第二佈線與運算放大器的反相輸入端子之間，第六開關電連接於運算放大器的反相輸入端子與運算放大器的輸出端子之間，電容元件電連接於運算放大器的反相輸入端子與運算放大器的輸出端子之間。

(5)本發明的一個實施方式是一種半導體裝置，包括：第一至第四佈線；第一至第八開關；運算放大器；以及電容元件，第一開關電連接於第一佈線與運算放大器的非反相輸入端子之間，第二開關電連接於第二佈線與運算放大器的輸出端子之間，第三開關電連接於第三佈線與運算放大器的輸出端子之間，第四開關電連接於第二佈線與運算放大器的非反相輸入端子之間，第五開關電連接於第二佈線與運算放大器的反相輸入端子之間，第六開關電連接於運算放大器的反相輸入端子與運算放大器的輸出端子之間，第七開關電連接於電容元件的電極的一個與運算放大器的輸出端子之間，第八開關電連接於第四佈線與運算放大器的反相輸入端子之間，電容元件的電極的另一個與運算放大器的反相輸入端子電連接。

(6)本發明的一個實施方式是一種半導體裝置，包括：第一至第六佈線；第一至第六開關；以及運算放大器，第一開關電連接於第一佈線與運算放大器的非反相輸入端子之間，第二開關電連接於第二佈線與運算放大器的輸出端子之間，第三開關電連接於第三佈線與運算放大器的輸出端子之間，第四開關電連接於第四佈線與運算放大器的非反相輸入端子之間，第五開關電連接於第四佈線與第五佈線之間，第六開關電連接於第二佈線與第六佈線之間，運算放大器的反相輸入端子與運算放大器的輸出端子電連接。

(7)本發明的一個實施方式是一種半導體裝置，包括：第一至第四佈線；第一至第五開關；運算放大器；以及電容元件，第一開關電連接於運算放大器的反相輸入端子與運算放大器的輸出端子之間，第二開關電連接於第一佈線與運算放大器的輸出端子之間，第三開關電連接於第二佈線與運算放大器的輸出端子之間，第四開關電連接於第三佈線與運算放大器的反相輸入端子之間，第五開關電連接於第三佈線與第四佈線之間，電容元件電連接於運算放大器的反相輸入端子與運算放大器的輸出端子之間。

(8)本發明的一個實施方式是一種半導體裝置，包括：第一至第五佈線；第一至第七開關；運算放大器；以及電容元件，第一開關電連接於第一佈線與運算放大器的非反相輸入端子之間，第二開關電連接於第二佈線與運算放大器的輸出端子之間，第三開關電連接於第三佈線與運算放大器的輸出端子之間，第四開關電連接於第四佈線與運算放大器的反相輸入端子之間，第五開關電連接於第四佈線與第五佈線之間，第六開關電連接於運算放大器的反相輸入端子與運算放大器的輸出端子之間，第七開關電連接於第五佈線與運算放大器的非反相輸入端子之間，電容元件電連接於運算放大器的反相輸入端子與運算放大器的輸出端子之間。

(9)本發明的一個實施方式是一種半導體裝置，包括：第一至第六佈線；第一至第九開關；運算放大器；以及電容元件，第一開關電連接於第一佈線與運算放大器的非反相輸入端子之間，第二開關電連接於第二佈線與運算放大器的輸出端子之間，第三開關電連接於第三佈線與運算放大器的輸出端子之間，第四開關電連接於第四佈線與運算放大器的反相輸入端子之間，第五開關電連接於第四佈線與第五佈線之間，第六開關電連接於運算放大器的反相輸入端子與運算放大器的輸出端子之間，第七開關電連接於第五佈線與運算放大器的非反相輸入端子之間，第八開關電連接於第四佈線與運算放大器的非反相輸入端子之間，第九開關電連接於第二佈線與第六佈線之間，電容元件電連接於運算放大器的反相輸入端子與運算放大器的輸出端子之間。

(10)本發明的一個實施方式是一種半導體裝置，其中在上述(2)、(3)、(4)、(6)、(7)及(8)中的任一個中，將電容元件置換為電阻元件。

注意，本發明的其他實施方式記載於下面所述的實施方式中的說明及圖式中。

本發明的一個實施方式可以提供一種新穎的顯示裝置、新穎的半導體裝置或者這些裝置的驅動方法等。

或者，本發明的一個實施方式可以提供一種能夠進行外部校正且減小了讀出電路所占的面積的顯示裝置等。或者，本發明的一個實施方式可以提供一種減小驅動電路部所占的面積而實現了窄邊框化的顯示裝置等。或者，本發明的一個實施方式可以提供一種減少了讀出電路的電路元件的顯示裝置等。或者，本發明的一個實施方式可以提供一種減少了驅動電路的電路元件的顯示裝置等。或者，本發明的一個實施方式可以提供一種減少電路元件而實現了低耗電量化的顯示裝置等。或者，本發明的一個實施方式可以提供一種顯示的不均勻少的顯示裝置。或者，本發明的一個實施方式可以提供一種能夠進行清晰的顯示的顯示裝置。或者，本發明的一個實施方式可以提供一種電晶體的特性偏差的影響得到減少的半導體裝置。或者，本發明的一個實施方式可以提供一種電晶體的臨界電壓偏差的影響得到減少的半導體裝置。或者，本發明的一個實施方式可以提供一種電晶體的移動率偏差的影響得到減少的半導體裝置。

注意，本發明的一個實施方式的效果不侷限於上面列舉的效果。上面列舉的效果並不妨礙其他效果的存在。另外，其他效果是上面沒有提到而將在下面的記載中進行說明的效果。所屬技術領域的普通技術人員可以從說明書或圖式等的記載中導出並適當抽取該上面沒有提到的效果。此外，本發明的一個實施方式是實現上面列舉的效果及/或其他效果中的至少一個效果的。因此，本發明的一個實施方式根據情況有時不具有上面列舉的效果。

CL‧‧‧佈線

CL_j‧‧‧佈線

CL_1‧‧‧佈線

CL_n‧‧‧佈線

DL‧‧‧佈線

DL_j‧‧‧佈線

DL_1‧‧‧佈線

DL_n‧‧‧佈線

DL_1B‧‧‧佈線

DL_1G‧‧‧佈線

DL_1R‧‧‧佈線

DL_2B‧‧‧佈線

DL_2G‧‧‧佈線

DL_2R‧‧‧佈線

GL‧‧‧佈線

GL_i‧‧‧佈線

GL_1‧‧‧佈線

GL_m‧‧‧佈線

R‧‧‧佈線

VDL‧‧‧佈線

IL‧‧‧佈線

IL_i‧‧‧佈線

IL_j‧‧‧佈線

IL_1‧‧‧佈線

IL_m‧‧‧佈線

IL_1B‧‧‧佈線

IL_1G‧‧‧佈線

IL_1R‧‧‧佈線

IL_2B‧‧‧佈線

IL_2G‧‧‧佈線

IL_2R‧‧‧佈線

SL‧‧‧佈線

SL_i‧‧‧佈線

SL_1‧‧‧佈線

SL_m‧‧‧佈線

Q‧‧‧佈線

Q1‧‧‧佈線

Q2‧‧‧佈線

Q3‧‧‧佈線

SL_i+GL_i‧‧‧佈線

Vref‧‧‧佈線

Vinit‧‧‧佈線

SW1_R‧‧‧佈線

SW1_B‧‧‧佈線

SW1_G‧‧‧佈線

SW2_R‧‧‧佈線

SW2_B‧‧‧佈線

SW2_G‧‧‧佈線

SW3‧‧‧佈線

1‧‧‧像素

2‧‧‧讀出電路

2_1‧‧‧讀出電路

2_2‧‧‧讀出電路

2a‧‧‧讀出電路

2a-1‧‧‧讀出電路

2a-2‧‧‧讀出電路

2a-3‧‧‧讀出電路

2a-4‧‧‧讀出電路

2a-SH‧‧‧讀出電路

2b‧‧‧讀出電路

2b-1‧‧‧讀出電路

2b-2‧‧‧讀出電路

2b-3‧‧‧讀出電路

2b-4‧‧‧讀出電路

2b-SH‧‧‧讀出電路

2b-R‧‧‧讀出電路

2b-RC‧‧‧讀出電路

2c‧‧‧讀出電路

2c-SH‧‧‧讀出電路

2d‧‧‧讀出電路

2d-SH‧‧‧讀出電路

2e‧‧‧讀出電路

2e-SH‧‧‧讀出電路

2f‧‧‧讀出電路

2f-1‧‧‧讀出電路

2f-2‧‧‧讀出電路

2f-3‧‧‧讀出電路

2f-4‧‧‧讀出電路

2f-SH‧‧‧讀出電路

2g‧‧‧讀出電路

2g-1‧‧‧讀出電路

2g-2‧‧‧讀出電路

2g-3‧‧‧讀出電路

2g-4‧‧‧讀出電路

2g-SH‧‧‧讀出電路

2g-R‧‧‧讀出電路

2g-RC‧‧‧讀出電路

2h‧‧‧讀出電路

2h-1‧‧‧讀出電路

2h-2‧‧‧讀出電路

2h-3‧‧‧讀出電路

2h-4‧‧‧讀出電路

2h-SH‧‧‧讀出電路

2h-R‧‧‧讀出電路

2h-RC‧‧‧讀出電路

2k‧‧‧讀出電路

2k-SH‧‧‧讀出電路

3‧‧‧電晶體

4‧‧‧發光元件

5‧‧‧功能選擇部

6‧‧‧運算放大器

7‧‧‧運算放大器

8‧‧‧開關

9‧‧‧開關

10‧‧‧開關

11‧‧‧開關

12‧‧‧開關

13‧‧‧開關

14‧‧‧電容元件

15‧‧‧開關

16‧‧‧開關

17‧‧‧開關

18‧‧‧開關

19‧‧‧開關

20‧‧‧驅動電路

21‧‧‧驅動電路

22‧‧‧電路部

23‧‧‧像素部

24‧‧‧電晶體

25‧‧‧電晶體

26‧‧‧電晶體

27‧‧‧電容元件

28‧‧‧發光元件

29_(i，j)‧‧‧像素

30‧‧‧電晶體

31‧‧‧電晶體

32‧‧‧電晶體

33‧‧‧電容元件

34‧‧‧發光元件

35‧‧‧像素

35_2B‧‧‧像素

35_2G‧‧‧像素

35_2R‧‧‧像素

35_(i，j)‧‧‧像素

35_1R‧‧‧像素

35_1G‧‧‧像素

35_1B‧‧‧像素

36‧‧‧開關

37_1R‧‧‧開關

37_1G‧‧‧開關

37_1B‧‧‧開關

37_2R‧‧‧開關

37_2G‧‧‧開關

37_2B‧‧‧開關

38_1R‧‧‧開關

38_1G‧‧‧開關

38_1B‧‧‧開關

38_2R‧‧‧開關

38_2G‧‧‧開關

38_2B‧‧‧開關

39‧‧‧輸出控制電路

40‧‧‧閂鎖電路

41‧‧‧開關

42‧‧‧開關

43‧‧‧開關

44‧‧‧反相器

45‧‧‧反相器

46‧‧‧反相器

48‧‧‧開關

91‧‧‧開關

92‧‧‧開關

93‧‧‧開關

101‧‧‧電晶體

102‧‧‧電晶體

103‧‧‧電晶體

104‧‧‧電晶體

105‧‧‧電晶體

106‧‧‧電晶體

108‧‧‧電晶體

109‧‧‧電晶體

110‧‧‧電晶體

111‧‧‧電晶體

112‧‧‧電晶體

121‧‧‧類比開關

122‧‧‧類比開關

123‧‧‧類比開關

124‧‧‧類比開關

125‧‧‧類比開關

126‧‧‧類比開關

128‧‧‧類比開關

129‧‧‧類比開關

130‧‧‧類比開關

131‧‧‧類比開關

132‧‧‧類比開關

141‧‧‧反相器

142‧‧‧反相器

143‧‧‧反相器

151‧‧‧電容元件

152‧‧‧電阻元件

170_(i，j)‧‧‧像素

171‧‧‧電晶體

172‧‧‧電晶體

173‧‧‧電晶體

174‧‧‧發光元件

175‧‧‧電容元件

176‧‧‧開關

180‧‧‧顯示裝置

181‧‧‧校正電路

182‧‧‧影像處理電路

183‧‧‧CPU

185‧‧‧面板

186‧‧‧控制器

187‧‧‧影像記憶體

188‧‧‧記憶體

189‧‧‧影像資料

200‧‧‧基板

201‧‧‧導電膜

203‧‧‧導電膜

204‧‧‧半導體膜

205‧‧‧導電膜

206‧‧‧導電膜

207‧‧‧半導體膜

209‧‧‧導電膜

210‧‧‧導電膜

212‧‧‧導電膜

213‧‧‧導電膜

215‧‧‧絕緣膜

216‧‧‧絕緣膜

217‧‧‧絕緣膜

218‧‧‧絕緣膜

219‧‧‧絕緣膜

220‧‧‧絕緣膜

225‧‧‧絕緣膜

226‧‧‧絕緣膜

227‧‧‧EL層

228‧‧‧導電膜

230‧‧‧基板

231‧‧‧遮蔽膜

232‧‧‧彩色層

251‧‧‧面板

252‧‧‧電路基板

253‧‧‧連接部

254‧‧‧像素部

255‧‧‧驅動電路

256‧‧‧驅動電路

300A‧‧‧電晶體

300C‧‧‧電晶體

300D‧‧‧電晶體

300E‧‧‧電晶體

300B‧‧‧電晶體

300F‧‧‧電晶體

300G‧‧‧電晶體

301‧‧‧基板

302‧‧‧導電膜

303‧‧‧氧化物半導體膜

304‧‧‧導電膜

305‧‧‧導電膜

306‧‧‧絕緣膜

307‧‧‧導電膜

311‧‧‧絕緣膜

311a‧‧‧氮化物絕緣膜

311b‧‧‧氧化物絕緣膜

312‧‧‧氧化物半導體膜

312a‧‧‧區域

312b‧‧‧區域

312c‧‧‧區域

312d‧‧‧區域

312e‧‧‧偏置區域

313a‧‧‧氧化物半導體膜

313b‧‧‧氧化物半導體膜

313c‧‧‧氧化物半導體膜

314‧‧‧導電膜

314a‧‧‧導電膜

314b‧‧‧導電膜

314c‧‧‧導電膜

316‧‧‧導電膜

316a‧‧‧導電膜

316b‧‧‧導電膜

316c‧‧‧導電膜

317‧‧‧絕緣膜

317a‧‧‧絕緣膜

318‧‧‧導電膜

318a‧‧‧導電膜

318b‧‧‧導電膜

320‧‧‧絕緣膜

321‧‧‧基板

322‧‧‧絕緣膜

323‧‧‧氧化物半導體膜

323a‧‧‧區域

323b‧‧‧區域

323c‧‧‧區域

323d‧‧‧區域

324‧‧‧絕緣膜

325‧‧‧導電膜

326‧‧‧導電膜

327‧‧‧導電膜

328‧‧‧絕緣膜

329‧‧‧絕緣膜

330a‧‧‧開口部

330b‧‧‧開口部

331‧‧‧基板

332‧‧‧絕緣膜

333‧‧‧氧化物半導體膜

333b‧‧‧區域

333c‧‧‧區域

333d‧‧‧區域

333e‧‧‧偏置區域

334‧‧‧絕緣膜

334a‧‧‧絕緣膜

335‧‧‧導電膜

336‧‧‧導電膜

337‧‧‧導電膜

337a‧‧‧導電膜

338‧‧‧絕緣膜

339‧‧‧絕緣膜

340a‧‧‧開口部

340b‧‧‧開口部

500‧‧‧觸控面板

501‧‧‧顯示裝置

502R‧‧‧像素

502t‧‧‧電晶體

503c‧‧‧電容元件

503g‧‧‧閘極線驅動電路

503t‧‧‧電晶體

509‧‧‧FPC

510‧‧‧基板

510a‧‧‧絕緣層

510b‧‧‧撓性基板

510c‧‧‧黏合層

511‧‧‧佈線

519‧‧‧端子

521‧‧‧絕緣層

528‧‧‧分隔壁

550R‧‧‧發光元件

560‧‧‧密封層

567BM‧‧‧遮光層

567p‧‧‧防反射層

567R‧‧‧彩色層

570‧‧‧基板

570a‧‧‧絕緣層

570b‧‧‧撓性基板

570c‧‧‧黏合層

580R‧‧‧發光模組

590‧‧‧基板

591‧‧‧電極

592‧‧‧電極

593‧‧‧絕緣層

594‧‧‧佈線

595‧‧‧觸控感測器

597‧‧‧黏合層

598‧‧‧佈線

599‧‧‧連接層

600‧‧‧觸控面板

601‧‧‧外殼

602‧‧‧顯示部

603‧‧‧支架

611‧‧‧外殼

612‧‧‧顯示部

613‧‧‧操作鍵

621‧‧‧外殼

622‧‧‧外殼

623‧‧‧顯示部

624‧‧‧顯示部

625‧‧‧麥克風

626‧‧‧揚聲器

627‧‧‧操作鍵

628‧‧‧觸控筆

631‧‧‧外殼

632‧‧‧顯示部

641‧‧‧外殼

642‧‧‧顯示部

651‧‧‧外殼

652‧‧‧顯示部

653‧‧‧照相機

654‧‧‧揚聲器

655‧‧‧按鈕

656‧‧‧外部連接部

657‧‧‧麥克風

700‧‧‧基板

704‧‧‧導電膜

706a‧‧‧半導體膜

706b‧‧‧半導體膜

706c‧‧‧半導體膜

712‧‧‧絕緣膜

713‧‧‧導電膜

716a‧‧‧導電膜

716b‧‧‧導電膜

718‧‧‧絕緣膜

720‧‧‧絕緣膜

在圖式中：圖1A及圖1B是示出本發明的一個實施方式的半導體裝置的例子的方塊圖；圖2是示出本發明的一個實施方式的半導體裝置的一個例子的電路圖；圖3A及圖3B是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖4A及圖4B是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖5A及圖5B是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖6A至圖6C是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖7是示出本發明的一個實施方式的半導體裝置的一個例子的電路圖；圖8A及圖8B是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖9A及圖9B是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖10A至圖10C是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖11A及圖11B是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖12A至圖12D是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖13是示出本發明的一個實施方式的半導體裝置的一個例子的電路圖；圖14是示出本發明的一個實施方式的半導體裝置的一個例子的電路圖；圖15A及圖15B是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖16A及圖16B是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖17A及圖17B是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖18A及圖18B是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖19是示出本發明的一個實施方式的半導體裝置的一個例子的電路圖；圖20A及圖20B是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖21A及圖21B是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖22A至圖22C是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖23A至圖23C是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖24是示出本發明的一個實施方式的半導體裝置的一個例子的電路圖；圖25A及圖25B是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖26A及圖26B是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖27A至圖27C是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖28A及圖28B是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖29是示出本發明的一個實施方式的半導體裝置的一個例子的電路圖；圖30A至圖30C是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖31是示出本發明的一個實施方式的半導體裝置的一個例子的電路圖；圖32是示出本發明的一個實施方式的半導體裝置的一個例子的電路圖；圖33A及圖33B是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖34A及圖34B是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖35A及圖35B是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖36是示出本發明的一個實施方式的半導體裝置的一個例子的電路圖；圖37A及圖37B是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖38A及圖38B是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖39A及圖39B是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖40是示出本發明的一個實施方式的半導體裝置的一個例子的電路圖；圖41A及圖41B是示出本發明的一個實施方式的半導體裝置的例子的電路圖；圖42A及圖42B是示出本發明的一個實施方式的顯示裝置的顯示部的例子的方塊圖；圖43A及圖43B是示出本發明的一個實施方式的像素的例子的方塊圖；圖44A及圖44B是示出本發明的一個實施方式的像素的例子的方塊圖；圖45是示出本發明的一個實施方式的像素的一個例子的方塊圖；圖46A及圖46B是示出本發明的一個實施方式的像素的例子的方塊圖；圖47A及圖47B是本發明的一個實施方式的顯示裝置的時序圖及流程圖；圖48是示出本發明的一個實施方式的顯示裝置的顯示部及其週邊電路的結構例子的電路圖；圖49A及圖49B是示出本發明的一個實施方式的顯示裝置的顯示部及其週邊電路的結構例子的電路圖；圖50A及圖50B是示出本發明的一個實施方式的像素的例子的方塊圖；圖51A及圖51B是示出本發明的一個實施方式的像素的例子的方塊圖；圖52A及圖52B是示出本發明的一個實施方式的像素的例子的方塊圖；圖53是示出本發明的一個實施方式的顯示裝置的一個例子的方塊圖；圖54A及圖54B是本發明的一個實施方式的電晶體的例子的剖面圖；圖55A及圖55B是本發明的一個實施方式的電晶體的例子的俯視圖；圖56A及圖56B是本發明的一個實施方式的電晶體的例子的剖面圖；圖57A至圖57C是本發明的一個實施方式的電晶體的一個例子的俯視圖及剖面圖；圖58A至圖58C是本發明的一個實施方式的電晶體的一個例子的俯視圖及剖面圖；圖59A至圖59C是本發明的一個實施方式的電晶體的一個例子的俯視圖及剖面圖；圖60A及圖60B是本發明的一個實施方式的電晶體的一個例子的帶結構的示意圖；圖61A至圖61D是本發明的一個實施方式的電晶體的一個例子的俯視圖及剖面圖；圖62A至圖62C是本發明的一個實施方式的電晶體的一個例子的俯視圖及剖面圖；圖63A及圖63B是本發明的一個實施方式的電晶體的例子的剖面圖；圖64是本發明的一個實施方式的顯示裝置的像素的一個例子的剖面圖；圖65A及圖65B是示出本發明的一個實施方式的顯示裝置的一個例子的透視圖；圖66A至圖66C是本發明的一個實施方式的顯示裝置的例子的剖面圖；圖67A及圖67B是本發明的一個實施方式的顯示裝置的例子的剖面圖；圖68是示出本發明的一個實施方式的顯示裝置的一個例子的透視圖；圖69A至圖69F是示出本發明的一個實施方式的電子裝置的例子的圖；圖70A至圖70C是本發明的一個實施方式的電晶體的例子的俯視圖及剖面圖；圖71是用來說明In-M-Zn氧化物的組成的三角圖。

下面，參照圖式對實施方式進行說明。但是，實施方式可以以多個不同方式來實施，所屬技術領域的普通技術人員可以很容易地理解到，其方式和詳細內容可以在不脫離本發明的精神及其範圍的情況下被變更為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。

注意，在本說明書等中，“第一”、“第二”、“第三”等序數詞是為了避免構成要素的混淆而附加的。因此，該序數詞不限制構成要素的個數。此外，該序數詞不限制構成要素的順序。另外，例如，在本說明書等中，一個實施方式中的“第一”構成要素有可能在其他實施方式或申請專利範圍的範圍中被稱為“第二”構成要素。此外，例如，在本說明書等中，一個實施方式中的“第一”構成要素有可能在其他實施方式或申請專利範圍的範圍中被省略。

注意，在圖式中，有時使用同一元件符號表示同一構成要素、具有相同功能的構成要素、由同一材料構成的構成要素或者同時形成的構成要素等，並且有時省略重複的說明。

[實施方式1]在本實施方式中，對所公開的發明的一個實施方式的半導體裝置或顯示裝置的結構以及這些裝置的驅動方法進行說明。

〈讀出電路的結構例子〉圖1A示出在所公開的發明的一個實施方式的顯示裝置中使用的像素及讀出電路的結構例子。注意，作為一個例子，讀出電路能夠讀取來自像素的資料(例如，電位或電流等)。但是，讀出電路有時具有其他功能。例如，讀出電路能夠對像素供應(或傳達)影像信號。另外，例如，讀出電路能夠用作緩衝器電路、阻抗變換器電路或放大電路。另外，例如，讀出電路能夠用作驅動電路的一部分。另外，例如，讀出電路能夠對像素供應(或傳達)初始化信號。另外，例如，讀出電路能夠對像素供應(或傳達)指定的電位。另外，例如，讀出電路有時能夠保存資料。另外，例如，讀出電路有時能夠將類比信號轉換為數位信號。因此，有時將讀出電路簡單地稱為電路。例如，有時將讀出電路稱為第一電路、第二電路等。

如圖1A所示，例如，在本實施方式中說明的顯示裝置包括像素1及讀出電路2。像素1與讀出電路2電連接。像素1例如包括電晶體3及顯示元件(例如發光元件4)。讀出電路2例如包括功能選擇部5及運算放大器6。像素1的電晶體3藉由佈線DL與功能選擇部5電連接。功能選擇部5與運算放大器6電連接。功能選擇部5與佈線R電連接。另外，功能選擇部5與佈線VDL電連接。

注意，作為一個例子，功能選擇部5具有能夠切換或選擇功能。但是，例如，功能選擇部5有時具有其他功能。因此，有時將功能選擇部5簡單地稱為電路。例如，有時將功能選擇部5稱為第一電路、第二電路等。

另外，例如，佈線R與AD轉換器電路或記憶體電路連接。並且，利用所讀取的電流值或電壓值等可以校正像素1的電晶體3的電流特性偏差。

另外，例如，佈線VDL與DA轉換器電路或緩衝器電路等連接。並且，佈線VDL供應(或傳達)影像信號、預充電信號或初始化信號等。

注意，在圖1A中，雖然連接像素1與讀出電路2的佈線只有一個佈線DL，但是本發明的一個實施方式並不侷限於此。連接像素1與讀出電路2的佈線的個數有時根據像素1的結構及讀出電路2的結構而增加。例如，如圖1B所示，有時設置佈線IL而以兩個佈線來連接像素1與讀出電路2。

例如，電晶體3用作對發光元件4供應電流的電晶體(下面，有時稱為驅動電晶體)。除了電晶體3以外，像素1還可以包括其他電晶體。在像素1中，作為一個例子，電晶體3等電晶體能夠驅動發光元件4等顯示元件。或者，作為一個例子，電晶體3等電晶體能夠控制流過發光元件4等顯示元件的電流量。或者，作為一個例子，電晶體3等電晶體能夠根據影像信號對發光元件4等顯示元件供應(或傳達)電流。並且，例如，電晶體3等電晶體有時具有其他功能。因此，有時將電晶體3等電晶體簡單地稱為電晶體。例如，有時將電晶體3等電晶體稱為第一電晶體、第二電晶體等。

讀出電路2能夠讀出像素1中的電晶體3的電流特性的資料。或者，讀出電路2能夠檢測像素1的特性。或者，讀出電路2能夠保持像素1 的特性。或者，讀出電路2能夠放大影像信號。或者，讀出電路2能夠對像素1供應(或傳達)影像信號。另外，例如，讀出電路能夠用作緩衝器電路、阻抗變換器電路或放大電路。另外，例如，讀出電路能夠用作驅動電路的一部分。在對指定的驅動電晶體供應指定的電壓時，作為電流特性的例子可以舉出：流過該驅動電晶體的電流值、該驅動電晶體的臨界電壓以及基於該驅動電晶體的臨界電壓的電壓等。注意，可以利用讀出電路2讀出其電流特性的資料的電晶體並不侷限於驅動電晶體。另外，也可以利用讀出電路2讀出像素1中的其他電晶體的電流特性的資料。另外，讀出電路2也可以讀出像素1中的發光元件4等顯示元件的電流特性的資料。

功能選擇部5至少包括一個開關。藉由控制該開關的開關，也就是說該開關的導通及非導通，可以改變或選擇讀出電路2的功能。

也就是說，讀出電路2的工作或功能可以由功能選擇部5改變。例如，在第一狀態下，讀出電路2可以讀出像素1中的電晶體3的電流特性的資料。此時，讀出電路2用作讀出電路。在第二狀態下，讀出電路2可以對像素1輸出影像信號。此時，讀出電路2用作緩衝器電路或源極線驅動電路等。

作為這樣的讀出電流值或電壓值等資料的電路或者緩衝器電路的一個例子，在大多情況下使用運算放大器。另外，也可以使用其他電路，例如差動電路等而非運算放大器。運算放大器等由很多電路元件構成。因此，若每一個功能都由一個設置有運算放大器的電路來實現，讀出電路2所占的面積則有可能明顯地增大。或者，由於設置有讀出電路2的驅動電路部的面積也會增大，構成顯示裝置的電路有可能變大。另外，由於在運算放大器中流有恆定電流，所以若設置多個運算放大器，有時耗電量會增高。

於是，在本實施方式所示的顯示裝置中，例如，使進行影像信號的放大(或阻抗變換)的緩衝器電路與讀出各資料的電路共同使用一個運算放大器。也就是說，使用一個運算放大器實現來自像素的資料的讀出以及對像素的影像信號等資料的輸出。為此，採用如下結構：可以由功能選擇部5控制運算放大器以外的電路元件及佈線等之間的導通狀態及非導通狀態的結構。由此，能夠將一個運算放大器用作各種各樣的電路。其結果，讀出電路2可以進行來自像素的資料的讀出以及對像素的資料的寫入，而不增加運算放大器的個數。

由此，可以進行驅動電晶體的偏差的校正以及對像素的影像信號的輸出，而幾乎不增加讀出電路2所占的面積。其結果，可以減小設置有讀出電路2的驅動電路部所占的面積，縮小構成顯示裝置的電路的規模，從而實現該顯示裝置的窄邊框化。

另外，有的設置在運算放大器中的電晶體不斷地使電流流過，因此有時運算放大器自身的耗電量高。並且，在設置在運算放大器中的電晶體中，有的電晶體需要採取增大電晶體的通道長度等對策，以便即使汲極電壓變大也使飽和區域中的汲極電流穩定。即使在這種情況下，在本實施方式所示的顯示裝置中，與單純地按電路的功能而分別設置運算放大器的情況相比，也可以減少運算放大器的個數，因此可以防止因電路的功能的種類增多而上述問題變得嚴重。並且，由於可以減少運算放大器的個數，所以可以降低耗電量。

藉由採用這種結構，本實施方式所示的顯示裝置可以進行外部校正，並且可以實現減小了讀出電路所占的面積的顯示裝置。或者，藉由採用這種結構，可以實現減小了驅動電路部所占的面積而實現了窄邊框化的顯示裝置。或者，藉由採用這種結構，可以實現顯示的不均勻少的顯示裝置。或者，藉由採用這種結構，可以實現能夠進行清晰的顯示的顯示裝置。或者，藉由採用這種結構，可以實現電晶體的特性偏差的影響可以得到減少的半導體裝置。或者，藉由採用這種結構，可以實現電晶體的臨界電壓偏差的影響可以得到減少的半導體裝置。或者，藉由採用這種結構，可以實現電晶體的移動率偏差的影響可以得到減少的半導體裝置。或者，藉由採用這種結構，可以實現耗電量低的半導體裝置。

注意，讀出電流值、電壓值等的電路在大多情況下由運算放大器及被動元件(例如，電阻元件、電容元件或線圈等)組合而成。例如，功能選擇部5較佳為包括至少一個被動元件。

〈〈結構例子1》接著，對讀出電路2的具體結構的一個例子進行說明。

首先，對圖2所示的讀出電路進行說明。圖2所示的讀出電路2a包括運算放大器7及功能選擇部5。功能選擇部5包括開關8、開關9、開關10及開關11。運算放大器7的反相輸入端子與運算放大器7的輸出端子電連接。運算放大器7的非反相輸入端子藉由開關8與佈線VDL電連接。運算放大器7的非反相輸入端子藉由開關10與佈線DL_j電連接。運算放大器7的輸出端子藉由開關9與佈線DL_j電連接。運算放大器7的輸出端子藉由開關11與佈線R電連接。

另外，由圖1A可知，佈線DL_j與像素1電連接，像素1中的電晶體3與佈線DL_j電連接。

作為一個例子，可以以如下方式驅動讀出電路2a。例如，可以使開關8及開關9成為開啟狀態且使開關10及開關11成為關閉狀態。此時，在讀出電路2a中，佈線VDL的電位被供應(傳達)到運算放大器7的非反相輸入端子。由於運算放大器7成為負反饋的電路結構，所以以運算放大器7的非反相輸入端子的電位與運算放大器7的反相輸入端子的電位相等的方式工作。也就是說，讀出電路2a被用作電壓跟隨器電路，因此，運算放大器7的輸出端子輸出佈線VDL的電位。由此，對像素1或佈線DL_j施加佈線VDL的電位。對佈線VDL例如供應影像信號、預充電信號或初始化信號等的電位。因此，對像素1施加影像信號、預充電信號或初始化信號等的電位。在此，運算放大器7的輸入阻抗高且輸出阻抗低。所以，讀出電路2a可以用作阻抗變換器電路。或者，運算放大器7的電流驅動能力高。因此，讀出電路2a可以用作緩衝器電路或放大電路。藉由使讀出電路2a如此發揮功能，可以高速地對像素1或佈線DL_j進行充電。也就是說，讀出電路2a可以高速地對像素1或佈線DL_j寫入信號。

注意，例如，預充電信號是用來在供應影像信號前，預先將佈線或像素的電位充電為指定的電位的信號。另外，例如，初始化信號是用來在取得電晶體的臨界電壓時等將該電晶體的源極和閘極中的一個設定為指定的電位的信號。

另外，作為其他工作狀態，例如，可以使開關8及開關9成為關閉狀態且使開關10及開關11成為開啟狀態。此時，在讀出電路2a中，佈線 DL_j的電位或像素1中的電晶體3的電位被供應(傳達)到運算放大器7的非反相輸入端子。由於運算放大器7成為負反饋的電路結構，所以以運算放大器7的非反相輸入端子的電位與運算放大器7的反相輸入端子的電位相等的方式工作。也就是說，讀出電路2a被用作電壓跟隨器電路，因此，運算放大器7的輸出端子輸出像素1中的電晶體3的電位或佈線DL_j的電位。由此，對佈線R施加像素1中的電晶體3的電位或佈線DL_j的電位。此時，從像素1供應關於電晶體3的電流特性的資料(例如，對應於電晶體3的臨界電壓的電壓)。因此，可以從像素1向佈線R讀出像素1的資料。在此，運算放大器7的輸入阻抗高且輸出阻抗低。所以，讀出電路2a可以用作阻抗變換器電路。或者，運算放大器7的電流驅動能力高。因此，讀出電路2a可以用作緩衝器電路或放大電路。藉由使讀出電路2a如此發揮功能，可以將像素1的電位或佈線DL_j的電位輸出到佈線R，而不影響像素1的電位或佈線DL_j的電位。也就是說，讀出電路2a可以高速地從像素1或佈線DL_j讀出信號。

注意，作為開關8、開關9、開關10及開關11等開關，可以使用電開關、機械開關或MEMS元件等。例如，作為電開關，較佳為使用後面所述的電晶體。作為一個例子，圖3A及圖3B示出使用電晶體時的電路圖。

在圖3A所示的讀出電路2a-1中，將圖2所示的讀出電路2a中的開關8置換為電晶體101、開關9置換為電晶體102、開關10置換為電晶體103、開關11置換為電晶體104。

在圖3B所示的讀出電路2a-2中，將圖3A所示的讀出電路2a-1中的電晶體101的閘極與電晶體102的閘極電連接，並將電晶體103的閘極與電晶體104的閘極電連接。由此，可以使電晶體101與電晶體102同步，並另外使電晶體103與電晶體104同步，由此使讀出電路2a-2工作。

另外，也可以選擇電晶體的極性來形成CMOS(互補金屬氧化物半導體：Complementary MOS(Metal-Oxide-Semiconductor))結構。圖4A及圖4B等示出此時的例子。

在圖4A所示的讀出電路2a-3中，作為圖3A所示的讀出電路2a-1中的電晶體101及電晶體102採用n通道型，並且作為電晶體103及電晶體104採用p通道型。並且，佈線Q與電晶體101至電晶體104的閘極電連接。由此，可以由來自佈線Q的信號一併控制電晶體101至電晶體104的開關，由此使讀出電路2a-3工作。例如，可以以在電晶體101及電晶體102的組和電晶體103及電晶體104的組中的一組為開啟狀態時，另一組為關閉狀態的方式使讀出電路2a-3工作。另外，也可以使電晶體101及電晶體102為p通道型且電晶體103及電晶體104為n通道型。

在圖4B所示的讀出電路2a-4中，將圖2所示的讀出電路2a中的開關8置換為類比開關121、開關9置換為類比開關122、開關10置換為類比開關123、開關11置換為類比開關124。類比開關121至類比開關124具有n通道型電晶體的源極及汲極與p通道型電晶體的源極及汲極並聯連接的結構。佈線Q與類比開關121的p通道型電晶體的閘極、類比開關122的p通道型電晶體的閘極、類比開關123的n通道型電晶體的閘極以及類比開關124的n通道型電晶體的閘極電連接。另外，這些閘極藉由反相器141與類比開關121的n通道型電晶體的閘極、類比開關122的n通道型電晶體的閘極、類比開關123的p通道型電晶體的閘極以及類比開關124的p通道型電晶體的閘極電連接。藉由採用這種結構，可以由來自佈線Q的信號一併控制類比開關121至類比開關124的開關，由此使讀出電路2a-4工作。例如，可以以在類比開關121及類比開關122的組和類比開關123及類比開關124的組中的一組為開啟狀態時，另一組為關閉狀態的方式使讀出電路2a-4工作。

注意，圖4A所示的讀出電路2a-3及圖4B所示的讀出電路2a-4並不侷限於此，可以根據需要適當地改變電晶體等的極性。

接著，描述符合讀出電路2a的功能的電路結構。讀出電路2a具有多種功能。因此，讀出電路2a的電路結構根據要實現的功能而不同。也就是說，藉由控制功能選擇部5中的開關的導通狀態，讀出電路2a可以實現多種功能。

例如，圖5A示出圖2中的某個工作狀態的電路結構。由此，可以對像素1或佈線DL_j供應(或傳達)佈線VDL的電位。藉由採用這樣的結構，可以將讀出電路2a用作緩衝器電路等。

接著，例如，圖5B示出圖2中的其他某個工作狀態的電路結構。由此，可以對佈線R供應(或傳達)像素1的電位或佈線DL_j的電位。例如，當從像素1對佈線DL_j輸出有對應於電晶體3的臨界電壓的電位時，讀出電路2a可以讀取佈線DL_j的電位(也就是說，對應於電晶體3的臨界電壓的電位)。藉由採用這樣的結構，可以將讀出電路2a用作讀取電路等。

有時在讀取對應於電晶體3的臨界電壓的電位前，將電晶體3的電位初始化為指定的電位。此時，使用圖5A所示的電路結構。並且，將佈線VDL的電位控制為初始化用的電位。由此，可以對像素1或佈線DL_j供應(或傳達)初始化用的電位。

注意，讀出電路2a中的開關，例如，開關8、開關9、開關10 及開關11等電晶體不一定必需被設置為圖2、圖3A、圖3B、圖4A及圖4B等所示的連接關係。這些電晶體的工作也並不侷限於已說明的方法。只要根據工作狀態或電路功能而能夠實現圖5A所示的電路結構及圖5B所示的電路結構即可。也就是說，適當地設置開關或電晶體，以便藉由控制各開關或電晶體的導通狀態而可以選擇圖5A所示的電路結構或圖5B所示的電路結構即可。

另外，也可以設置有取樣保持佈線DL_j的電位或佈線VDL的電位的電路。例如，圖6A的讀出電路2a-SH示出圖5A的電路結構。使開關8成為開啟狀態，將佈線VDL的電位保存在電容元件151中。然後，使開關8成為關閉狀態。其結果，可以取樣保持佈線VDL的電位。由此，即使在取樣保持後佈線VDL的電位變化，運算放大器7也可以順利地工作。同樣地，例如，圖6B的讀出電路2a-SH示出圖5B的電路結構。使開關10成為開啟狀態，將佈線DL_j的電位保存在電容元件151中。然後，使開關10成為關閉狀態。其結果，可以取樣保持佈線DL_j的電位。由此，即使在取樣保持後佈線DL_j的電位變化，運算放大器7也可以順利地工作。另外，在採用圖2的結構時，如圖6C的讀出電路2a-SH所示那樣另外設置電容元件151即可。此外，當運算放大器7的非反相輸入端子的寄生電容大時，並不一定需要設置電容元件151。當設置電容元件151時，電容元件151的一個端子與運算放大器7的非反相輸入端子連接，電容元件151的另一個端子與專用的佈線連接。但是，電容元件151的另一個端子也可以與其他佈線連接。

〈〈結構例子2〉〉接著，參照圖7對圖2以外的讀出電路的例子進行說明。圖7所示的讀出電路2b包括運算放大器7及功能選擇部5。功能選擇部5包括開關9、開關11、開關12、開關13及電容元件14。運算放大器7的非反相輸入端子與佈線VDL電連接。運算放大器7的反相輸入端子藉由開關12與運算放大器7的輸出端子電連接。運算放大器7的反相輸入端子藉由電容元件14與運算放大器7的輸出端子電連接。運算放大器7的反相輸入端子藉由開關13與佈線DL_j電連接。運算放大器7的輸出端子藉由開關9與佈線DL_j電連接。運算放大器7的輸出端子藉由開關11與佈線R電連接。

作為一個例子，可以以如下方式驅動讀出電路2b。例如，可以使開關9及開關12成為開啟狀態且使開關11及開關13成為關閉狀態。此時，在讀出電路2b中，佈線VDL的電位被供應(傳達)到運算放大器7的非反相輸入端子。由於運算放大器7成為負反饋的電路結構，所以以運算放大器7的非反相輸入端子的電位與運算放大器7的反相輸入端子的電位相等的方式工作。也就是說，讀出電路2b被用作電壓跟隨器電路，因此，運算放大器7的輸出端子輸出佈線VDL的電位。由此，對像素1或佈線DL_j施加佈線VDL的電位。對佈線VDL例如供應影像信號、預充電信號或初始化信號等的電位。因此，對像素1施加影像信號、預充電信號或初始化信號等的電位。在此，運算放大器7的輸入阻抗高且輸出阻抗低。所以，讀出電路2b可以用作阻抗變換器電路。或者，運算放大器7的電流驅動能力高。因此，讀出電路2b可以用作緩衝器電路或放大電路。藉由使讀出電路2b如此發揮功能，可以高速地對像素1或佈線DL_j進行充電。也就是說，讀出電路2b可以高速地對像素1或佈線DL_j寫入信號。

另外，作為其他工作狀態，例如，可以使開關9及開關12成為關閉狀態且使開關11及開關13成為開啟狀態。此時，讀出電路2b成為回饋電路的結構。由運算放大器7與電容元件14的連接結構可知，讀出電路2b用作積分電路。因此，以運算放大器7的反相輸入端子的電位與運算放大器7的非反相輸入端子的電位相等的方式工作。因此，佈線DL_j的電位與佈線VDL的電位大致相等。並且，流過佈線DL_j的電流作為對應於測定時間的電荷積累在電容元件14中，根據所積累的電荷在電容元件14的電極之間產生電位差。也就是說，施加到佈線R的運算放大器7的輸出端子的電壓可以藉由由測定時間對流過佈線DL_j的電流進行時間積分來表示。其結果，可以讀取流過佈線DL_j的電流的總量。此時，從像素1供應關於電晶體3的電流特性的資料，例如，流過電晶體3的電流。因此，可以從像素1向佈線R讀出像素1的資料。並且，根據從像素1讀出的資料來校正對像素1供應的影像信號的大小。其結果，可以減少像素1中的電晶體3的偏差或劣化的影響。也就是說，像素1可以顯示烙印或不均勻少的影像。

另外，當將讀出電路2b用作積分電路時，藉由控制佈線VDL的電位，可以控制佈線DL_j的電位。因此，在將讀出電路2b用作積分電路的期間，藉由控制佈線VDL的電位，也可以控制與佈線DL_j連接的像素1或與佈線DL_j連接的電晶體3的電位。因此，藉由控制佈線VDL的電位，可以使電流流過像素1或電晶體3時的工作狀態成為適當的狀態。例如，在將讀出電路2b用作積分電路的期間，藉由控制佈線VDL的電位來控制發光元件4的電位，能夠實現電流不流過發光元件4。

另外，當將讀出電路2b用作積分電路時，也可以藉由使開關 12成為開啟狀態，使保存在電容元件14中的電荷重設或初始化。例如，也可以在作為積分電路即將測定電流量之前，使開關12成為開啟狀態。

但是，本發明的一個實施方式並不侷限於上述開關。例如，在不進行讀出工作時，可以使開關9成為關閉狀態且使開關12及開關13成為開啟狀態。此時，可以對佈線DL_j供應佈線VDL的電位。也就是說，可以將讀出電路2b用作電壓跟隨器電路。

注意，作為開關9、開關11、開關12及開關13等開關，可以使用電開關、機械開關或MEMS元件等。例如，作為電開關，較佳為使用後面所述的電晶體。作為一個例子，圖8A及圖8B示出使用電晶體時的電路圖。

在圖8A所示的讀出電路2b-1中，將圖7所示的讀出電路2b中的開關9置換為電晶體102、開關11置換為電晶體104、開關12置換為電晶體105、開關13置換為電晶體106。

在圖8B所示的讀出電路2b-2中，將圖8A所示的讀出電路2b-1中的電晶體104的閘極與電晶體106的閘極電連接。由此，可以使電晶體104和電晶體106同步，由此使讀出電路2b-2工作。

另外，也可以選擇電晶體的極性來形成CMOS結構。圖9A及圖9B等示出此時的例子。

在圖9A所示的讀出電路2b-3中，作為圖8A所示的讀出電路2b-1中的電晶體104、電晶體105及電晶體106採用n通道型，並且作為電晶體102採用p通道型。並且，佈線Q與電晶體102的閘極、電晶體104的閘極及電晶體106的閘極電連接。由此，可以由來自佈線Q的信號一併控制電晶體102、電晶體104及電晶體106的開關，由此使讀出電路2b-3工作。例如，可以以在電晶體102或電晶體104及電晶體106的組為開啟狀態時，另一個組為關閉狀態的方式使讀出電路2b-3工作。注意，對電晶體105的極性沒有限制。另外，也可以使電晶體104及電晶體106為p通道型且電晶體102為n通道型。

在圖9B所示的讀出電路2b-4中，將圖7所示的讀出電路2b中的開關9置換為類比開關122、開關11置換為類比開關124、開關12置換為類比開關125、開關13置換為類比開關126。類比開關122及類比開關124至類比開關126具有n通道型電晶體的源極及汲極與p通道型電晶體的源極及汲極並聯連接的結構。佈線Q1與類比開關122的p通道型電晶體的閘極、類比開關124的n通道型電晶體的閘極以及類比開關126的n通道型電晶體的閘極電連接。另外，這些閘極藉由反相器141與類比開關122的n通道型電晶體的閘極、類比開關124的p通道型電晶體的閘極以及類比開關126的p通道型電晶體的閘極電連接。並且，佈線Q2與類比開關125的p通道型電晶體的閘極電連接，類比開關125的p通道型電晶體的閘極藉由反相器142與類比開關125的n通道型電晶體的閘極電連接。藉由採用這種結構，可以由來自佈線Q1的信號一併控制類比開關122、類比開關124及類比開關126的開關，由此使讀出電路2b-4工作。例如，可以以在類比開關122或類比開關124及類比開關126的組為開啟狀態時，另一個組為關閉狀態的方式使讀出電路2b-4工作。並且，無論類比開關122、類比開關124及類比開關126是開啟狀態還是關閉狀態，都可以由來自佈線Q2的信號來切換類比開關125的開啟狀態或關閉狀態。

注意，圖9A所示的讀出電路2b-3及圖9B所示的讀出電路2b-4並不侷限於此，可以根據需要適當地改變電晶體等的極性。

接著，描述符合讀出電路2b的功能的電路結構。讀出電路2b 具有多種功能。因此，讀出電路2b的電路結構根據要實現的功能而不同。也就是說，藉由控制功能選擇部5中的開關的導通狀態，讀出電路2b可以實現多種功能。

例如，圖10A及圖10B示出圖7中的某個工作狀態的電路結構。由此，可以對像素1或佈線DL_j供應(或傳達)佈線VDL的電位。藉由採用這樣的結構，可以將讀出電路2b用作緩衝器電路等。

接著，例如，圖10C示出圖7中的其他某個工作狀態的電路結構。由此，可以對從像素1或佈線DL_j流出的電流進行積分，並將與其對應的電位供應(或傳達)到佈線R。例如，當從像素1的電晶體3對佈線DL_j輸出有電流時，可以由讀出電路2b對流過佈線DL_j的電流(也就是說，流過電晶體3的電流)進行積分而讀取。藉由採用這樣的結構，可以將讀出電路2b用作讀取電路等。

注意，讀出電路2b中的開關，例如，開關9、開關11、開關12及開關13等電晶體不一定必需被設置為圖7、圖8A、圖8B、圖9A及圖9B等所示的連接關係。這些電晶體的工作也並不侷限於已說明的方法。只要根據工作狀態或電路功能而能夠實現圖10A及圖10B所示的電路結構及圖10C所示的電路結構即可。也就是說，適當地設置開關或電晶體，以便藉由控制各開關或電晶體的導通狀態而可以選擇圖10A及圖10B所示的電路結構或圖10C所示的電路結構即可。

另外，也可以設置有取樣保持佈線VDL的電位的電路。例如，圖11A的讀出電路2b-SH示出圖10A的電路結構。使開關8成為開啟狀態，將佈線VDL的電位保存在電容元件151中。然後，使開關8成為關閉狀態。其結果，可以取樣保持佈線VDL的電位。由此，即使在取樣保持後佈線VDL的電位變化，運算放大器7也可以順利地工作。另外，在採用圖7的結構時，如圖11B的讀出電路2b-SH所示那樣另外設置電容元件151及開關8即可。此外，當運算放大器7的非反相輸入端子的寄生電容大時，並不一定需要設置電容元件151。當設置電容元件151時，電容元件151的一個端子與運算放大器7的非反相輸入端子連接，電容元件151的另一個端子與專用的佈線連接。但是，電容元件151的另一個端子也可以與其他佈線連接。

注意，雖然在此示出設置電容元件14且將其用作積分電路時的例子，但是本發明的一個實施方式並不侷限於此。另外，也可以設置電容元件以外的被動元件，例如，可以設置電阻元件。圖12A的讀出電路2b-R示出將圖7中的電容元件14置換為電阻元件152的例子。同樣地，圖12B的讀出電路2b-R示出圖10A的情況，圖12C的讀出電路2b-R示出圖10B的情況，圖12D的讀出電路2b-R示出圖10C的情況。如此，藉由將電容元件14置換為電阻元件152，可以構成電流電壓轉換電路。

注意，不僅是圖7，在其他圖式中也可以藉由將電容元件14置換為電阻元件152來構成電流電壓轉換電路。

另外，也可以不將電容元件14置換為電阻元件152，而設置電容元件14及電阻元件152的兩者，並切換地進行工作。圖13示出這種情況。開關91電連接於電容元件14與運算放大器7的輸出端子之間，開關92電連接於電阻元件152與運算放大器的輸出端子之間。對電容元件14及電阻元件152分別串聯地設置開關，並切換開啟狀態及關閉狀態，由此可以使圖13所示的讀出電路2b-RC以與圖7所示的讀出電路2b或圖12A所示的讀出電路2b-R 同樣的功能來工作。例如，當使開關91成為開啟狀態且使開關92成為關閉狀態時，圖13所示的讀出電路2b-RC成為與圖7所示的讀出電路2b同樣的結構，另外，當使開關91成為關閉狀態且使開關92成為開啟狀態時，圖13所示的讀出電路2b-RC成為與圖12A所示的讀出電路2b-R同樣的結構。

如此，可以將電容元件14置換為電阻元件152，或將電容元件14置換為電阻元件152及開關。或者，也可以與電容元件14並聯地設置電阻元件152或電阻元件152及開關等。

〈〈結構例子3〉〉接著，參照圖14對圖2及圖7以外的讀出電路的例子進行說明。圖14所示的讀出電路2c包括運算放大器7及功能選擇部5。功能選擇部5包括開關8、開關9、開關10、開關11、開關12、開關91、開關93及電容元件14。運算放大器7的非反相輸入端子藉由開關8與佈線VDL電連接。運算放大器的非反相輸入端子藉由開關10與佈線DL_j電連接。運算放大器7的反相輸入端子藉由開關12與運算放大器7的輸出端子電連接。運算放大器7的反相輸入端子與電容元件14的一個電極電連接，電容元件14的另一個電極藉由開關91與運算放大器7的輸出端子電連接。運算放大器7的反相輸入端子藉由開關93與佈線Vref電連接。運算放大器7的輸出端子藉由開關9與佈線DL_j電連接。運算放大器7的輸出端子藉由開關11與佈線R電連接。

作為一個例子，可以以如下方式驅動讀出電路2c。例如，可以使開關8、開關9及開關12成為開啟狀態且使開關10、開關11及開關93成為關閉狀態。開關91既可以是開啟狀態，也可以是關閉狀態。此時，在讀出電路2c中，佈線VDL的電位被供應(傳達)到運算放大器7的非反相輸入端子。由於運算放大器7成為負反饋的電路結構，所以以非反相輸入端子的電位與反相輸入端子的電位相等的方式工作。也就是說，讀出電路2c被用作電壓跟隨器電路，因此，運算放大器7的輸出端子輸出佈線VDL的電位。由此，對像素1或佈線DL_j施加佈線VDL的電位。對佈線VDL例如供應影像信號、預充電信號或初始化信號等的電位。因此，對像素1施加影像信號、預充電信號或初始化信號等的電位。在此，運算放大器7的輸入阻抗高且輸出阻抗低。所以，讀出電路2c可以用作阻抗變換器電路。或者，運算放大器7的電流驅動能力高。因此，讀出電路2c可以用作緩衝器電路或放大電路。藉由使讀出電路2c如此發揮功能，可以高速地對像素1或佈線DL_j進行充電。也就是說，讀出電路2c可以高速地對像素1或佈線DL_j寫入信號。

另外，作為其他工作狀態，例如，可以使開關8、開關9、開關12及開關91成為關閉狀態且使開關10、開關11及開關93成為開啟狀態。此時，在讀出電路2c中，運算放大器7不成為回饋電路的結構。因此，運算放大器7用作對比電路。也就是說，對與運算放大器7的反相輸入端子導通的佈線Vref的電位和與運算放大器7的非反相輸入端子導通的佈線DL_j的電位進行比較，根據其大小關係從運算放大器7的輸出端子輸出信號。在此，藉由控制佈線Vref的電位，可以將讀出電路2c用作AD(Analog-Digital：類比-數位)轉換電路。例如，藉由使佈線Vref的電位變化為鋸齒狀波形、步階狀波形或三角波形等，可以進行AD轉換。注意，此時，由於需要使運算放大器7不成為回饋電路，所以開關91與電容元件14串聯連接即可。

接著，描述符合讀出電路2c的功能的電路結構。讀出電路2c 具有多種功能。因此，讀出電路2c的電路結構根據要實現的功能而不同。也就是說，藉由控制功能選擇部5中的開關的導通狀態，讀出電路2c可以實現多種功能。

例如，圖15A示出圖14中的某個工作狀態的電路結構。由此，可以對像素1或佈線DL_j供應(或傳達)佈線VDL的電位。藉由採用這樣的結構，可以將讀出電路2c用作緩衝器電路等。

接著，例如，圖15B示出圖14中的其他某個工作狀態的電路結構。由此，可以對佈線DL_j的電位及佈線Vref的電位進行比較，並將其大小關係供應(或傳達)到佈線R。例如，當從像素1對佈線DL_j輸出有對應於電晶體3的臨界電壓的電位時，讀出電路2c可以對佈線DL_j的電位(也就是說，對應於電晶體3的臨界電壓的電位)與佈線Vref的電位進行比較，並讀取其大小關係。藉由採用這樣的結構，可以將讀出電路2c用作對比電路或AD轉換電路等。

有時在讀取對應於電晶體3的臨界電壓的電位前，將電晶體3的電位初始化為指定的電位。此時，使用圖15A所示的電路結構。並且，將佈線VDL的電位控制為初始化用的電位。由此，可以對像素1或佈線DL_j供應(或傳達)初始化用的電位。

注意，讀出電路2c中的開關，例如，開關8、開關9、開關10、開關11、開關12、開關91及開關93等電晶體不一定必需被設置為圖14等所示的連接關係。這些電晶體的工作也並不侷限於已說明的方法。只要根據工作狀態或電路功能而能夠實現圖15A所示的電路結構及圖15B所示的電路結構即可。也就是說，適當地設置開關或電晶體，以便藉由控制各開關或電晶體的導通狀態而可以選擇圖15A所示的電路結構或圖15B所示的電路結構即可。

另外，在讀出電路2c的電路結構中也可以設置取樣保持電路。例如，可以將電容元件151用作取樣保持用的電容元件。圖16A的讀出電路2c-SH示出此時的讀出電路2c的電路結構。首先，使開關10成為開啟狀態，將佈線DL_j的電位保存在電容元件151中。然後，使開關10成為關閉狀態。其結果，可以取樣保持佈線DL_j的電位。由此，即使在取樣保持後佈線DL_j的電位變化，運算放大器7也可以順利地工作。另外，在採用圖14的結構時，如圖16B的讀出電路2c-SH所示那樣另外設置電容元件151即可。此外，當運算放大器7的非反相輸入端子的寄生電容大時，並不一定需要設置電容元件151。當設置電容元件151時，電容元件151的一個端子與運算放大器7的非反相輸入端子連接，電容元件151的另一個端子與專用的佈線連接。但是，電容元件151的另一個端子也可以與其他佈線連接。

〈〈結構例子4〉〉雖然在上述內容中示出圖2、圖7及圖14等的電路結構的例子，但是本發明的一個實施方式並不侷限於此。例如，也可以組合上述電路圖來構成新的電路。例如，當從像素1讀出資料時，可以讀出多個資料。或者，例如，可以從像素1分別讀出電壓及電流。

例如，作為組合圖2及圖7的電路圖的例子，對圖17A所示的讀出電路進行說明。圖17A所示的讀出電路2d包括運算放大器7及功能選擇部5。功能選擇部5包括開關8、開關9、開關10、開關11、開關12、開關13及電容元件14。運算放大器7的非反相輸入端子藉由開關8與佈線VDL電連接。運算放大器7的反相輸入端子藉由開關12與運算放大器7的輸出端子電連接。運算放大器7的反相輸入端子藉由電容元件14與運算放大器7的輸出端子電連接。運算放大器7的非反相輸入端子藉由開關10與佈線DL_j電連接。運算放大器7的輸出端子藉由開關9與佈線DL_j電連接。運算放大器7的輸出端子藉由開關11與佈線R電連接。

另外，從圖1A可知，佈線DL_j與像素1電連接，像素1中的電晶體3與佈線DL_j電連接。

作為一個例子，可以以如下方式驅動讀出電路2d。例如，可以使開關8、開關9(或開關13)及開關12成為開啟狀態且使開關10、開關11及開關13(或開關9)成為關閉狀態。另外，也可以使開關9及開關13都成為開啟狀態。此時，佈線VDL的電位被供應(傳達)到運算放大器7的非反相輸入端子。由於運算放大器7成為負反饋的電路結構，所以以運算放大器7的非反相輸入端子的電位與運算放大器7的反相輸入端子的電位相等的方式工作。也就是說，讀出電路2d被用作電壓跟隨器電路，因此，運算放大器7的輸出端子輸出佈線VDL的電位。由此，對像素1或佈線DL_j施加佈線VDL的電位。對佈線VDL例如供應影像信號、預充電信號或初始化信號等的電位。因此，對像素1施加影像信號、預充電信號或初始化信號等的電位。在此，運算放大器7的輸入阻抗高且輸出阻抗低。所以，讀出電路2d可以用作阻抗變換器電路。或者，運算放大器7的電流驅動能力高。因此，讀出電路2d可以用作緩衝器電路或放大電路。藉由使讀出電路2d如此發揮功能，可以高速地對像素1或佈線DL_j進行充電。也就是說，讀出電路2d可以高速地對像素1或佈線DL_J寫入信號。

另外，作為其他工作狀態，例如，可以使開關8、開關9及開關 13成為關閉狀態且使開關10、開關11及開關12成為開啟狀態。此時，在讀出電路2d中，像素1中的電晶體3的電位被供應(傳達)到運算放大器7的非反相輸入端子。由於運算放大器7成為負反饋的電路結構，所以以運算放大器7的非反相輸入端子的電位與運算放大器7的反相輸入端子的電位相等的方式工作。也就是說，讀出電路2d被用作電壓跟隨器電路，因此，運算放大器7的輸出端子輸出像素1中的電晶體3的電位或佈線DL_j的電位。由此，對佈線R施加像素1中的電晶體3的電位或佈線DL_j的電位。此時，從像素1供應關於電晶體的電流特性的資料(例如，對應於電晶體的臨界電壓的電壓)。因此，可以從像素1向佈線R讀出像素1的資料。在此，運算放大器7的輸入阻抗高且輸出阻抗低。所以，讀出電路2d可以用作阻抗變換器電路。或者，運算放大器7的電流驅動能力高。因此，讀出電路2d可以用作緩衝器電路或放大電路。藉由使讀出電路2d如此發揮功能，可以將像素1的電位或佈線DL_j的電位輸出到佈線R，而不影響像素1的電位或佈線DL_j的電位。也就是說，讀出電路2d可以高速地從像素1或佈線DL_j讀出信號。

另外，作為其他工作狀態，例如，可以使開關9、開關10及開關12成為關閉狀態且使開關8、開關11及開關13成為開啟狀態。此時，讀出電路2d成為回饋電路的結構。由運算放大器7與電容元件14的連接結構可知，讀出電路2d用作積分電路。因此，以運算放大器7的反相輸入端子的電位與運算放大器7的非反相輸入端子的電位相等的方式工作。因此，佈線DL_j的電位與佈線VDL大致相等。並且，流過佈線DL_J的電流作為對應於測定時間的電荷積累在電容元件14中，根據所積累的電荷在電容元件14的電極之間產生電位差。也就是說，施加到佈線R的運算放大器7的輸出端子的電壓可以藉由由測定時間對流過佈線DL_j的電流進行時間積分來表示。其結果，可以讀取流過佈線DL_j的電流的總量。此時，從像素1供應關於電晶體3的電流特性的資料，例如，流過電晶體3的電流。因此，可以從像素1向佈線R讀出像素1的資料。並且，根據從像素1讀出的資料來校正對像素1供應的影像信號的大小。其結果，可以減少像素1中的電晶體3的偏差或劣化的影響。也就是說，像素1可以顯示烙印或不均勻少的影像。

另外，當將讀出電路2d用作積分電路時，藉由控制佈線VDL的電位，可以控制佈線DL_j的電位。因此，在將讀出電路2d用作積分電路的期間，藉由控制佈線VDL的電位，也可以控制與佈線DL_j連接的像素1或與佈線DL_j連接的電晶體3的電位。因此，藉由控制佈線VDL的電位，可以使電流流過像素1或電晶體3時的工作狀態成為適當的狀態。例如，在將讀出電路2d用作積分電路的期間，藉由控制佈線VDL的電位來控制發光元件4的電位，能夠實現電流不流過發光元件4。

另外，當將讀出電路2d用作積分電路時，也可以藉由使開關12成為開啟狀態，使保存在電容元件14中的電荷重設或初始化。例如，也可以在作為積分電路即將測定電流量之前，使開關12成為開啟狀態。

接著，描述符合讀出電路2d的功能的電路結構。讀出電路2d具有多種功能。因此，讀出電路2d的電路結構根據要實現的功能而不同。也就是說，藉由控制功能選擇部5中的開關的導通狀態，讀出電路2d可以實現多種功能。

例如，圖5A、圖10A或圖10B示出圖17A中的某個工作狀態的電路結構。由此，可以對像素1或佈線DL_j供應(或傳達)佈線VDL的電位。藉由採用這樣的結構，可以將讀出電路2d用作緩衝器電路等。

接著，例如，圖5B示出圖17A中的其他某個工作狀態的電路結構。由此，可以對佈線R供應(或傳達)像素1的電位或佈線DL_j的電位。例如，當從像素1對佈線DL_j輸出有對應於電晶體3的臨界電壓的電位時，讀出電路2d可以讀取佈線DL_j的電位(也就是說，對應於電晶體3的臨界電壓的電位)。藉由採用這樣的結構，可以將讀出電路2d用作讀取電路等。

接著，例如，圖10C示出圖17A中的其他某個工作狀態的電路結構。由此，可以對從像素1或佈線DL_j流出的電流進行積分，並將與其對應的電位供應(或傳達)到佈線R。例如，當從像素1的電晶體3對佈線DL_j輸出有電流時，可以由讀出電路2d對流過佈線DL_j的電流(也就是說，流過電晶體3的電流)進行積分而讀取。藉由採用這樣的結構，可以將讀出電路2d用作讀取電路等。

如此，可以從像素1讀取多個資料。其結果，可以更適當地校正電晶體3的電流特性。

注意，讀出電路2d中的開關，例如，開關8、開關9、開關10、開關11、開關12及開關13等電晶體不一定必需被設置為圖17A等所示的連接關係。這些電晶體的工作也並不侷限於已說明的方法。只要根據工作狀態或電路功能而能夠實現圖5A等所示的電路結構、圖5B所示的電路結構及圖10C所示的電路結構即可。也就是說，適當地設置開關或電晶體，以便藉由控制各開關或電晶體的導通狀態而可以選擇圖5A等所示的電路結構、圖5B所示的電路結構或圖10C所示的電路結構即可。

此外，也可以與圖6A、圖6B、圖6C、圖11A、圖11B等同樣地，在圖17A中設置取樣保持用的電容元件。圖17B的讀出電路2d-SH示出此時的電路圖。

〈〈結構例子5〉〉圖17A示出組合圖2及圖7的電路圖的例子。作為其他組合的例子，對圖18A所示的組合圖7及圖14的電路圖的讀出電路的例子進行說明。圖18A所示的讀出電路2e包括運算放大器7及功能選擇部5。功能選擇部5包括開關8、開關9、開關10、開關11、開關12、開關13、開關91、開關93及電容元件14。運算放大器7的非反相輸入端子藉由開關8與佈線VDL電連接。運算放大器7的非反相輸入端子藉由開關10與佈線DL_j電連接。運算放大器7的反相輸入端子藉由開關12與運算放大器7的輸出端子電連接。運算放大器7的反相輸入端子與電容元件14的一個電極電連接。電容元件14的另一個電極藉由開關91與運算放大器7的輸出端子電連接。運算放大器7的反相輸入端子藉由開關13與佈線DL_j電連接。運算放大器7的反相輸入端子藉由開關93與佈線Vref電連接。運算放大器7的輸出端子藉由開關9與佈線DL_j電連接。運算放大器7的輸出端子藉由開關11與佈線R電連接。

作為一個例子，可以以如下方式驅動讀出電路2e。例如，可以使開關8、開關9及開關12成為開啟狀態且使開關10、開關11、開關13及開關93成為關閉狀態。注意，開關91既可以是開啟狀態，也可以是關閉狀態。此時，佈線VDL的電位被供應(傳達)到運算放大器7的非反相輸入端子。由於運算放大器7成為負反饋的電路結構，所以以運算放大器7的非反相輸入端子的電位與運算放大器7的反相輸入端子的電位相等的方式工作。也就是說，讀出電路2e被用作電壓跟隨器電路，因此，運算放大器7的輸出端子輸出佈線VDL的電位。由此，對像素1或佈線DL_j施加佈線VDL的電位。對佈線VDL例如供應影像信號、預充電信號或初始化信號等的電位。因此，對像素1施加影像信號、預充電信號或初始化信號等的電位。在此，運算放大器7的輸入阻抗高且輸出阻抗低。所以，讀出電路2e可以用作阻抗變換器電路。或者，運算放大器7的電流驅動能力高。因此，讀出電路2e可以用作緩衝器電路或放大電路。藉由使讀出電路2e如此發揮功能，可以高速地對像素1或佈線DL_j進行充電。也就是說，讀出電路2e可以高速地對像素1或佈線DL_j寫入信號。

另外，作為其他工作狀態，例如，可以使開關8、開關9、開關91、開關12及開關13成為關閉狀態且使開關10、開關11及開關93成為開啟狀態。此時，在讀出電路2e中，運算放大器7不成為回饋電路的結構。因此，運算放大器7用作對比電路。也就是說，對與運算放大器7的反相輸入端子導通的佈線Vref的電位和與運算放大器7的非反相輸入端子導通的佈線DL_j的電位進行比較，根據其大小關係從運算放大器7的輸出端子輸出信號。在此，藉由控制佈線Vref的電位，可以將讀出電路2e用作AD轉換電路。例如，藉由使佈線Vref的電位變化為鋸齒狀波形、步階狀波形或三角波形等，可以進行AD轉換。注意，此時，由於需要使運算放大器7不成為回饋電路，所以開關91與電容元件14串聯連接即可。

另外，作為其他工作狀態，例如，可以使開關9、開關10、開關12及開關93成為關閉狀態且使開關8、開關11、開關13及開關91成為開啟狀態。此時，讀出電路2e成為回饋電路的結構。由運算放大器7與電容元件 14的連接結構可知，讀出電路2e用作積分電路。因此，以運算放大器7的反相輸入端子的電位與運算放大器7的非反相輸入端子的電位相等的方式工作。因此，佈線DL_j的電位與佈線VDL的電位大致相等。並且，流過佈線DL_j的電流作為對應於測定時間的電荷積累在電容元件14中，根據所積累的電荷在電容元件14的電極之間產生電位差。也就是說，施加到佈線R的運算放大器7的輸出端子的電壓可以藉由由測定時間對流過佈線DL_j的電流進行時間積分來表示。其結果，可以讀取流過佈線DL_j的電流的總量。此時，從像素1供應關於電晶體3的電流特性的資料，例如，流過電晶體3的電流。因此，可以從像素1向佈線R讀出像素1的資料。

另外，當將讀出電路2e用作積分電路時，也可以藉由使開關12成為開啟狀態，使保存在電容元件14中的電荷重設或初始化。例如，也可以在作為積分電路即將測定電流量之前，使開關12成為開啟狀態。

接著，描述符合讀出電路2e的功能的電路結構。讀出電路2e具有多種功能。因此，讀出電路2e的電路結構根據要實現的功能而不同。也就是說，藉由控制功能選擇部5中的開關的導通狀態，讀出電路2e可以實現多種功能。

例如，圖5A、圖10A或圖10B示出圖18A中的某個工作狀態的電路結構。由此，可以對像素1或佈線DL_j供應(或傳達)佈線VDL的電位。藉由採用這樣的結構，可以將讀出電路2e用作緩衝器電路等。

接著，例如，圖10C示出圖18A中的其他某個工作狀態的電路結構。由此，可以對從像素1或佈線DL_j流出的電流進行積分，並將與其對應的電位供應(或傳達)到佈線R。例如，當從像素1的電晶體3對佈線DL_j 輸出有電流時，可以由讀出電路2e對流過佈線DL_j的電流(也就是說，流過電晶體3的電流)進行積分而讀取。藉由採用這樣的結構，可以將讀出電路2e用作讀取電路等。

接著，例如，圖15B示出圖18A中的其他某個工作狀態的電路結構。由此，可以對佈線DL_j的電位及佈線Vref的電位進行比較，並將其大小關係供應(或傳達)到佈線R。例如，當從像素1對佈線DL_j輸出有對應於電晶體3的臨界電壓的電位時，讀出電路2e可以對佈線DL_j的電位(也就是說，對應於電晶體3的臨界電壓的電位)與佈線Vref的電位進行比較，並讀取其大小關係。藉由採用這樣的結構，可以將讀出電路2e用作對比電路或AD轉換電路等。

如此，可以從像素1讀取多個資料。其結果，可以更適當地校正電晶體3的電流特性。尤其是，當電晶體的電流特性不理想時，藉由取得多種資料，可以更準確地校正驅動電晶體的電流特性偏差。作為理想的電晶體，例如，可以舉出實現了緩變通道近似(Gradual channel approximation)的電晶體等。例如，由於在電晶體為薄膜電晶體時，在大多情況下不具有理想的電晶體電流特性，所以這是有用的。

注意，讀出電路2e中的開關，例如，開關8、開關9、開關10、開關11、開關12、開關13、開關91及開關93等電晶體不一定必需被設置為圖 18A等所示的連接關係。這些電晶體的工作也並不侷限於已說明的方法。只要根據工作狀態或電路功能而能夠實現圖5A等所示的電路結構、圖15B所示的電路結構及圖10C所示的電路結構即可。也就是說，適當地設置開關或電晶體，以便藉由控制各開關或電晶體的導通狀態而可以選擇圖5A等所示的電路結構、圖15B所示的電路結構或圖10C所示的電路結構即可。

另外，與圖6A、圖6B、圖6C、圖11A及圖11B等同樣地，可以在圖18A中設置取樣保持用的電容元件。圖18B的讀出電路2e-SH示出此時的電路圖。

〈〈結構例子6〉〉

在上述內容中，如圖1A所示，示出設置有佈線DL_j的情況的例子。但是，本發明的一個實施方式並不侷限於此。例如，如圖1B所示，也可以設置有佈線DL_j及佈線IL_j。示出此時的讀出電路的例子。

首先，對圖19所示的讀出電路進行說明。圖19所示的讀出電路2f包括運算放大器7及功能選擇部5。功能選擇部5包括開關8、開關9、開關11、開關15至開關17。運算放大器7的非反相輸入端子藉由開關8與佈線VDL電連接。運算放大器7的非反相輸入端子藉由開關16與佈線IL_j電連接。運算放大器7的反相輸入端子與運算放大器7的輸出端子電連接。運算放大器7的輸出端子藉由開關9與佈線DL_j電連接。運算放大器7的輸出端子藉由開關11與佈線R電連接。佈線DL_j藉由開關15與佈線Vinit連接。佈線IL_j藉由開關17與佈線Vref連接。

另外，由圖1B可知，佈線DL_j及佈線IL_j與像素1電連接，像素1中的電晶體3與佈線DL_j及佈線IL_j電連接。並且，佈線DL_j及佈線IL_j 不與電晶體3的同一端子連接，而彼此與不同的端子連接。在圖19的讀出電路2f中，佈線DL_j與電晶體3的閘極連接，佈線IL_j與電晶體3的源極和汲極中的任一個連接。佈線DL_j、佈線IL_j及電晶體3的連接結構並不侷限於上述內容，而可以根據目的、工作等適當地改變。

作為一個例子，可以以如下方式驅動讀出電路2f。例如，可以使開關8、開關9及開關17成為開啟狀態且使開關11、開關15及開關16成為關閉狀態。此時，佈線VDL的電位被供應(傳達)到運算放大器7的非反相輸入端子。由於運算放大器7成為負反饋的電路結構，所以以運算放大器7的非反相輸入端子的電位與運算放大器7的反相輸入端子的電位相等的方式工作。也就是說，讀出電路2f被用作電壓跟隨器電路，因此，運算放大器7的輸出端子輸出佈線VDL的電位。由此，對像素1中的電晶體3的閘極或佈線DL_j施加佈線VDL的電位。另外，對像素1中的電晶體3的源極和汲極中的任一個端子或佈線IL_j施加佈線Vref的電位。對佈線VDL例如供應影像信號、初始化信號、預充電信號等的電位。因此，對像素1施加影像信號、初始化信號、預充電信號等的電位。在此，運算放大器7的輸入阻抗高且輸出阻抗低。所以，讀出電路2f可以用作阻抗變換器電路。或者，運算放大器7的電流驅動能力高。因此，讀出電路2f可以用作緩衝器電路或放大電路。藉由使讀出電路2f如此發揮功能，可以高速地對佈線DL_j進行充電。也就是說，讀出電路2f可以高速地對與佈線DL_j連接的像素1的端子寫入信號。對佈線Vref例如供應初始化信號或預充電信號等的指定電位。

另外，作為其他工作狀態，例如，可以使開關8、開關9及開關17成為關閉狀態且使開關11、開關15及開關16成為開啟狀態。此時，在讀出電路2f中，像素1中的電晶體3的源極和汲極中的任一個端子的電位或佈線IL_j的電位被供應(傳達)到運算放大器7的非反相輸入端子，佈線Vinit的電位被供應(傳達)到像素1中的電晶體3的閘極或佈線DL_j。由於運算放大器7成為負反饋的電路結構，所以以運算放大器7的非反相輸入端子的電位與運算放大器7的反相輸入端子的電位相等的方式工作。也就是說，讀出電路2f被用作電壓跟隨器電路，因此，運算放大器7的輸出端子輸出像素1中的電晶體3的源極和汲極中的任一個端子的電位或佈線IL_j的電位。由此，對佈線R施加像素1中的電晶體3的源極和汲極中的任一個端子的電位。此時，從像素1供應關於電晶體3的電流特性的資料(例如，對應於電晶體3的臨界電壓的電壓)。因此，可以從像素1向佈線R讀出像素1的資料。在此，運算放大器7的輸入阻抗高且輸出阻抗低。所以，讀出電路2f可以用作阻抗變換器電路。或者，運算放大器7的電流驅動能力高。因此，讀出電路2f可以用作緩衝器電路或放大電路。藉由使讀出電路2f如此發揮功能，可以將像素1的電位或佈線IL_j的電位輸出到佈線R，而不影響像素1的電位或佈線IL_j的電位。也就是說，讀出電路2f可以高速地從像素1或佈線IL_j讀出信號。另外，對佈線Vinit例如供應初始化信號或預充電信號等的指定電位。

有時在讀取對應於電晶體3的臨界電壓的電位前，將電晶體3的電位初始化為指定的電位。此時，使開關15及開關17成為開啟狀態且使開關9及開關16成為關閉狀態即可。另外，若開關8是關閉狀態，開關16則可以是開啟狀態。開關11既可以是開啟狀態，也可以是關閉狀態。並且，將佈線Vinit的電位及佈線Vref的電位控制為初始化用的電位。由此，可以分別對像素1中的電晶體3、佈線DL_j或佈線IL_j供應(或傳達)初始化用的電位。藉由該初始化，例如，可以使像素1中的電晶體3的閘極與源極之間的電壓的絕對值大於電晶體3的臨界電壓的絕對值。也就是說，藉由該初始化，例如，可以使像素1中的電晶體3成為開啟狀態。

注意，作為開關8、開關9、開關11、開關15至開關17等開關，可以使用電開關、機械開關或MEMS元件等。例如，作為電開關，較佳為使用後面所述的電晶體。作為一個例子，圖20A及圖20B示出使用電晶體時的電路圖。

在圖20A所示的讀出電路2f-1中，將圖19所示的讀出電路2f中的開關8置換為電晶體101、開關9置換為電晶體102、開關11置換為電晶體104、開關15置換為電晶體108、開關16置換為電晶體109、開關17置換為電晶體110。

在圖20B所示的讀出電路2f-2中，將圖20A所示的讀出電路2f-1中的電晶體101的閘極與電晶體102的閘極電連接，並將電晶體104的閘極與電晶體108的閘極電連接。由此，可以使電晶體101與電晶體102同步，並另外使電晶體104與電晶體108同步，由此使讀出電路2f-2工作。

另外，也可以選擇電晶體的極性來形成CMOS結構。圖21A及圖21B等示出此時的例子。

在圖21A所示的讀出電路2f-3中，作為圖20A所示的讀出電路2f-1中的電晶體101、電晶體102及電晶體109採用n通道型，並作為電晶體104、電晶體108及電晶體110採用p通道型。並且，佈線Q1與電晶體101的閘極、電晶體102的閘極、電晶體104的閘極、電晶體108的閘極電連接，佈線Q3與電晶體109的閘極、電晶體110的閘極電連接。由此，可以由來自佈線Q1的信號一併控制電晶體101、電晶體102、電晶體104及電晶體108的開關，另外，可以由來自佈線Q3的信號一併控制電晶體109及電晶體110的開關，由此使讀出電路2f-3工作。例如，可以以在電晶體101及電晶體102的組和電晶體104及電晶體108的組中的一組為開啟狀態時，另一組為關閉狀態的方式使讀出電路2f-3工作。並且，無論電晶體101、電晶體102、電晶體104及電晶體108是開啟狀態還是關閉狀態，也可以以電晶體109和電晶體110中的一個為開啟狀態時另一個為關閉狀態的方式使讀出電路2f-3工作。

在圖21B所示的讀出電路2f-4中，將圖19所示的讀出電路2f中的開關8置換為類比開關121、開關9置換為類比開關122、開關11置換為類比開關124、開關15置換為類比開關128、開關16置換為類比開關129、開關17置換為類比開關130。類比開關121、類比開關122、類比開關124、類比開關128至類比開關130具有n通道型電晶體的源極及汲極與p通道型電晶體的源極及汲極並聯連接的結構。佈線Q1與類比開關121的n通道型電晶體的閘極、類比開關122的n通道型電晶體的閘極、類比開關124的p通道型電晶體的閘極、類比開關128的p通道型電晶體的閘極電連接。這些閘極藉由反相器141與類比開關121的p通道型電晶體的閘極、類比開關122的p通道型電晶體的閘極、類比開關124的n通道型電晶體的閘極、類比開關128的n通道型電晶體的閘極電連接。並且，佈線Q3與類比開關129的n通道型電晶體的閘極、類比開關130的p通道型電晶體的閘極電連接，這些閘極藉由反相器143與類比開關129的p通道型電晶體的閘極及類比開關130的n通道型電晶體的閘極電連接。藉由採用這種結構，可以由來自佈線Q1的信號一併控制類比開關121、類比開關122、類比開關124及類比開關128的開關，另外，可以由來自佈線Q3的信號一併控制類比開關129及類比開關130的開關，由此使讀出電路2f-4工作。例如，可以以在類比開關121及類比開關122的組和類比開關124及類比開關128的組中的一組為開啟狀態時，另一組為關閉狀態的方式使讀出電路2f-4工作。並且，無論類比開關121、類比開關122、類比開關124及類比開關128是開啟狀態還是關閉狀態，都可以以在類比開關129和類比開關130中的一個為開啟狀態時，另一個為關閉狀態的方式使讀出電路2f-4工作。

注意，圖21A所示的讀出電路2f-3及圖21B所示的讀出電路2f-4並不侷限於此，可以根據需要適當地改變電晶體等的極性。

接著，描述符合讀出電路2f的功能的電路結構。讀出電路2f具有多種功能。因此，讀出電路2f的電路結構根據要實現的功能而不同。也就是說，藉由控制功能選擇部5中的開關的導通狀態，讀出電路2f可以實現多種功能。

例如，圖22A示出圖19中的某個工作狀態的電路結構。由此，可以對像素1中的電晶體3的閘極或佈線DL_j供應(或傳達)佈線VDL的電位。另外，可以對像素1中的電晶體3的源極和汲極中的任一個端子或佈線IL_j供應(或傳達)佈線Vref的電位。藉由採用這樣的結構，可以將讀出電路2f用作緩衝器電路等。

接著，例如，圖22B示出圖19中的其他某個工作狀態的電路結構。由此，可以對佈線R供應(或傳達)像素1中的電晶體3的源極和汲極中的任一個端子的電位或佈線IL_j的電位。並且，可以對像素1中的電晶體3的閘極或佈線DL_j供應(或傳達)佈線Vinit的電位。例如，當從像素1對佈線IL_j輸出有對應於電晶體3的臨界電壓的電位時，讀出電路2f可以讀取佈線 IL_j的電位(也就是說，對應於電晶體3的臨界電壓的電位)。藉由採用這樣的結構，可以將讀出電路2f用作讀取電路等。

有時在讀取對應於電晶體3的臨界電壓的電位前，將像素1中的電晶體的電位初始化為指定的電位。此時，採用圖22C所示那樣的電路結構。開關8及開關11既可以是開啟狀態，也可以是關閉狀態。但是，當開關8為開啟狀態時，使開關16成為關閉狀態。由此，可以對像素1中的電晶體3的閘極或佈線DL_j供應(或傳達)來自佈線Vinit的電位。並且，可以將佈線Vinit的電位控制為初始化用的電位，並對像素1中的電晶體3的閘極供應(或傳達)佈線Vinit的電位。藉由該初始化，例如，可以使像素1中的電晶體3的閘極與源極之間的電壓的絕對值大於電晶體3的臨界電壓的絕對值。也就是說，藉由該初始化，例如，可以使像素1中的電晶體3成為開啟狀態。

注意，讀出電路2f中的開關，例如，開關8、開關9、開關10、開關11等電晶體不一定必需被設置為圖19、圖20A、圖20B、圖21A、圖21B等所示的連接關係。這些電晶體的工作也並不侷限於已說明的方法。只要根據工作狀態或電路功能而能夠實現圖22A所示的電路結構、圖22B所示的電路結構及圖22C所示的電路結構即可。也就是說，適當地設置開關或電晶體，以便藉由控制各開關或電晶體的導通狀態而可以選擇圖22A所示的電路結構、圖22B所示的電路結構或圖22C所示的電路結構即可。

另外，也可以設置有取樣保持佈線VDL的電位或佈線IL_j的電位的電路。例如，圖23A的讀出電路2f-SH示出圖22A的電路結構。使開關8成為開啟狀態，將佈線VDL的電位保存在電容元件151中。然後，使開關8成為關閉狀態。其結果，可以取樣保持佈線VDL的電位。由此，即使在取樣保持後佈線VDL的電位變化，運算放大器7也可以順利地工作。同樣地，例如，圖23B的讀出電路2f-SH示出圖22B的電路結構。使開關16成為開啟狀態，將佈線IL_j的電位保存在電容元件151中。然後，使開關16成為關閉狀態。其結果，可以取樣保持佈線IL_j的電位。由此，即使在取樣保持後佈線IL_j的電位變化，運算放大器7也可以順利地工作。另外，在採用圖19的結構時，如圖23C的讀出電路2f-SH所示那樣另外設置電容元件151即可。此外，當運算放大器7的非反相輸入端子的寄生電容大時，並不一定需要設置電容元件151。當設置電容元件151時，電容元件151的一個端子與運算放大器7的非反相輸入端子連接，電容元件151的另一個端子與專用的佈線連接。但是，電容元件151的另一個端子也可以與其他佈線連接。

〈〈結構例子7〉〉接著，參照圖24對圖19以外的讀出電路的例子進行說明。圖24所示的讀出電路2g包括運算放大器7及功能選擇部5。功能選擇部5包括開關9、開關11、開關12、開關17、開關18及電容元件14。運算放大器7的非反相輸入端子與佈線VDL電連接。運算放大器7的反相輸入端子藉由開關18與佈線IL_j電連接。運算放大器7的反相輸入端子藉由開關12與運算放大器7的輸出端子電連接。運算放大器7的反相輸入端子藉由電容元件14與運算放大器7的輸出端子電連接。運算放大器7的輸出端子藉由開關9與佈線DL_j電連接。運算放大器7的輸出端子藉由開關11與佈線R電連接。佈線IL_j藉由開關17與佈線Vref連接。

另外，由圖1B可知，佈線DL_j及佈線IL_j與像素1電連接，像素1中的電晶體3與佈線DL_j及佈線IL_j電連接。並且，佈線DL_j及佈線IL_j不與電晶體3的同一端子連接，而彼此與不同的端子連接。在圖24的讀出電路2g中，佈線DL_j與電晶體3的閘極連接，佈線IL_j與電晶體3的源極和汲極中的任一個連接。佈線DL_j、佈線IL_j及電晶體3的連接結構並不侷限於上述內容，而可以根據目的、工作等適當地改變。

作為一個例子，可以以如下方式驅動讀出電路2g。例如，可以使開關9、開關12及開關17成為開啟狀態且使開關11及開關18成為關閉狀態。此時，佈線VDL的電位被供應(傳達)到運算放大器7的非反相輸入端子。由於運算放大器7成為負反饋的電路結構，所以以運算放大器7的非反相輸入端子的電位與運算放大器7的反相輸入端子的電位相等的方式工作。也就是說，讀出電路2g被用作電壓跟隨器電路，因此，運算放大器7的輸出端子輸出佈線VDL的電位。由此，對像素1中的電晶體3的閘極或佈線DL_j施加佈線VDL的電位。另外，對像素1中的電晶體3的源極和汲極中的任一個端子或佈線IL_j施加佈線Vref的電位。對佈線VDL例如供應影像信號、初始化信號、預充電信號等的電位。因此，對像素1施加影像信號、初始化信號、預充電信號等的電位。在此，運算放大器7的輸入阻抗高且輸出阻抗低。所以，讀出電路2g可以用作阻抗變換器電路。或者，運算放大器7的電流驅動能力高。因此，讀出電路2g可以用作緩衝器電路或放大電路。藉由使讀出電路2g如此發揮功能，可以高速地對佈線DL_j進行充電。也就是說，讀出電路2g可以高速地對與佈線DL_j連接的像素1的端子寫入信號。對佈線Vinit例如供應初始化信號或預充電信號等的指定電位。

另外，作為其他工作狀態，例如，可以使開關9、開關12及開關17成為關閉狀態且使開關11及開關18成為開啟狀態。此時，讀出電路2g成為回饋電路的結構。由運算放大器7與電容元件14的連接結構可知，讀出電路2g用作積分電路。因此，以運算放大器7的反相輸入端子的電位與運算放大器7的非反相輸入端子的電位相等的方式工作。因此，佈線IL_j的電位與佈線VDL的電位大致相等。並且，流過佈線IL_j的電流作為對應於測定時間的電荷積累在電容元件14中，根據所積累的電荷在電容元件14的電極之間產生電位差。也就是說，施加到佈線R的運算放大器7的輸出端子的電壓可以藉由由測定時間對流過佈線IL_j的電流進行時間積分來表示。其結果，可以讀取流過佈線IL_j的電流的總量。此時，從像素1供應關於電晶體3的電流特性的資料，例如，流過電晶體3的電流。因此，可以從像素1向佈線R讀出像素1的資料。並且，根據從像素1讀出的資料來校正對像素1供應的影像信號的大小。其結果，可以減少像素1中的電晶體3的偏差或劣化的影響。也就是說，像素1可以顯示烙印或不均勻少的影像。

另外，當將讀出電路2g用作積分電路時，藉由控制佈線VDL的電位，可以控制佈線IL_j的電位。因此，在將讀出電路2g用作積分電路的期間，藉由控制佈線VDL的電位，也可以控制與佈線IL_j連接的像素1或與佈線IL_j連接的電晶體3的源極和汲極中的任一個端子的電位。因此，藉由控制佈線VDL的電位，可以使電流流過像素1或電晶體3時的工作狀態成為適當的狀態。例如，在將讀出電路2g用作積分電路的期間，藉由控制佈線VDL的電位來控制發光元件4的電位，能夠實現電流不流過發光元件4。

另外，當將讀出電路2g用作積分電路時，也可以藉由使開關12成為開啟狀態，使保存在電容元件14中的電荷重設或初始化。例如，也可以在作為積分電路即將測定電流量之前，使開關12成為開啟狀態。

注意，作為開關9、開關11、開關12、開關17及開關18等開關，可以使用電開關、機械開關或MEMS元件等。例如，作為電開關，較佳為使用後面所述的電晶體。作為一個例子，圖25A及圖25B示出使用電晶體時的電路圖。

在圖25A所示的讀出電路2g-1中，將圖24所示的讀出電路2g中的開關9置換為電晶體102、開關11置換為電晶體104、開關12置換為電晶體105、開關17置換為電晶體110、開關18置換為電晶體111。

在圖25B所示的讀出電路2g-2中，將圖25A所示的讀出電路2g-1中的電晶體102的閘極與電晶體110的閘極電連接，並將電晶體104的閘極與電晶體111的閘極電連接。由此，可以使電晶體102與電晶體110同步，並另外使電晶體104與電晶體111同步，由此使讀出電路2g-2工作。

另外，也可以選擇電晶體的極性來形成CMOS結構。圖26A及圖26B等示出此時的例子。

在圖26A所示的讀出電路2g-3中，作為圖25A所示的讀出電路2g-1中的電晶體102、電晶體105及電晶體110採用n通道型電晶體，並且作為電晶體104及電晶體111採用p通道型電晶體。並且，佈線Q與電晶體102的閘極、電晶體104的閘極、電晶體110的閘極及電晶體111的閘極電連接。由此，可以由來自佈線Q的信號一併控制電晶體102、電晶體104、電晶體110及電晶體111的開關，由此使讀出電路2g-3工作。例如，可以以在電晶體102及電晶體110的組和電晶體104及電晶體111的組中的一組為開啟狀態時，另一組為關閉狀態的方式使讀出電路2g-3工作。另外，也可以作為電晶體102、電晶體105及電晶體110採用p通道型電晶體，並作為電晶體104及電晶體111採用n通道型電晶體。

在圖26B所示的讀出電路2g-4中，將圖24所示的讀出電路2g中的開關9置換為類比開關122、開關11置換為類比開關124、開關12置換為類比開關125、開關17置換為類比開關130、開關18置換為類比開關131。類比開關122、類比開關124、類比開關125、類比開關130及類比開關131具有n通道型電晶體的源極及汲極與p通道型電晶體的源極及汲極並聯連接的結構。佈線Q1與類比開關122的n通道型電晶體的閘極、類比開關130的n通道型電晶體的閘極、類比開關124的p通道型電晶體的閘極及類比開關131的p通道型電晶體的閘極電連接。另外，這些閘極藉由反相器141與類比開關122的p通道型電晶體的閘極、類比開關130的p通道型電晶體的閘極、類比開關124的n通道型電晶體的閘極以及類比開關131的n通道型電晶體的閘極電連接。並且，佈線Q2與類比開關125的n通道型電晶體的閘極電連接，類比開關125的p通道型電晶體的閘極藉由反相器142與類比開關125的n通道型電晶體的閘極電連接。藉由採用這種結構，可以由來自佈線Q1的信號一併控制類比開關122、類比開關124、類比開關130及類比開關131的開關，由此使讀出電路2g-4工作。例如，可以以在類比開關122及類比開關130的組和類比開關124及類比開關131的組中的一組為開啟狀態時，另一組為關閉狀態的方式使讀出電路2g-4工作。並且，無論類比開關122、類比開關124、類比開關130及類比開關131是開啟狀態還是關閉狀態，都可以由來自佈線Q2的信號來切換類比開關125的開啟狀態或關閉狀態。

注意，圖26A所示的讀出電路2g-3及圖26B所示的讀出電路2g-4並不侷限於此，可以根據需要適當地改變電晶體等的極性。

接著，描述符合讀出電路2g的功能的電路結構。讀出電路2g 具有多種功能。因此，讀出電路2g的電路結構根據要實現的功能而不同。也就是說，藉由控制功能選擇部5中的開關的導通狀態，讀出電路2g可以實現多種功能。

例如，圖27A及圖27B示出圖24中的某個工作狀態的電路結構。由此，可以對像素1中的電晶體3的閘極或佈線DL_j供應(或傳達)佈線VDL的電位。藉由採用這樣的結構，可以將讀出電路2g用作緩衝器電路等。另外，可以對像素1中的電晶體3的源極和汲極中的任一個端子或佈線IL_j供應(或傳達)佈線Vref的電位。

接著，例如，圖27C示出圖24中的其他某個工作狀態的電路結構。由此，可以對從像素1中的電晶體3或佈線IL_j流出的電流進行積分，並將與其對應的電位供應(或傳達)到佈線R。例如，當從像素1中的電晶體3對佈線IL_j輸出有電流時，可以由讀出電路2g對流過佈線IL_j的電流(也就是說，流過電晶體3的電流)進行積分而讀取。藉由採用這樣的結構，可以將讀出電路2g用作讀取電路等。

注意，讀出電路2g中的開關，例如，開關9、開關11、開關12、開關17及開關18等電晶體不一定必需被設置為圖24、圖25A、圖25B、圖26A、圖26B等所示的連接關係。這些電晶體的工作也並不侷限於已說明的方法。只要根據工作狀態或電路功能而能夠實現圖27A及圖27B所示的電路結構及圖27C所示的電路結構即可。也就是說，適當地設置開關或電晶體，以便藉由控制各開關或電晶體的導通狀態而可以選擇圖27A及圖27B所示的電路結構或圖27C所示的電路結構即可。

另外，也可以設置有取樣保持佈線VDL的電位的電路。例如，圖28A的讀出電路2g-SH示出圖27A的電路結構。使開關8成為開啟狀態，將佈線VDL的電位保存在電容元件151中。然後，使開關8成為關閉狀態。其結果，可以取樣保持佈線VDL的電位。由此，即使在取樣保持後佈線VDL的電位變化，運算放大器7也可以順利地工作。另外，在採用圖24的結構時，如圖28B的讀出電路2g-SH所示那樣另外設置電容元件151及開關8即可。此外，當運算放大器7的非反相輸入端子的寄生電容大時，並不一定需要設置電容元件151。當設置電容元件151時，電容元件151的一個端子與運算放大器7的非反相輸入端子連接，電容元件151的另一個端子與專用的佈線連接。但是，電容元件151的另一個端子也可以與其他佈線連接。

注意，雖然在此示出設置電容元件14且將其用作積分電路時的例子，但是本發明的一個實施方式並不侷限於此。另外，也可以設置電容元件以外的被動元件，例如，可以設置電阻元件。圖29的讀出電路2g-R示出將圖24中的電容元件14置換為電阻元件152的例子。同樣地，圖30A的讀出電路2g-R示出圖27A的情況，圖30B的讀出電路2g-R示出圖27B的情況，圖30C的讀出電路2g-R示出圖27C的情況。如此，藉由將電容元件14置換為電阻元件152，可以構成電流電壓轉換電路。

注意，不僅是圖29、圖30A、圖30B、圖30C，在其他圖式中也可以藉由將電容元件14置換為電阻元件152來構成電流電壓轉換電路。

另外，也可以不將電容元件14置換為電阻元件152，而設置電容元件14及電阻元件152的兩者，並切換地進行工作。圖31示出這種情況。開關91電連接於電容元件14與運算放大器7的輸出端子之間，開關92電連接於電阻元件152與運算放大器7的輸出端子之間。對電容元件14及電阻元件 152分別串聯地設置開關，並切換開啟狀態及關閉狀態，由此可以使圖31所示的讀出電路2g-RC以與圖24所示的讀出電路2g或圖29所示的讀出電路2g-R同樣的功能來工作。例如，當使開關91成為開啟狀態且使開關92成為關閉狀態時，圖31所示的讀出電路2g-RC成為與圖24所示的讀出電路2g同樣的結構，另外，當使開關91成為關閉狀態且使開關92成為開啟狀態時，圖31所示的讀出電路2g-RC成為與圖29所示的讀出電路2g-R同樣的結構。

〈〈結構例子8〉〉接著，參照圖32對圖19及圖24以外的讀出電路的例子進行說明。圖32所示的讀出電路2h包括運算放大器7及功能選擇部5。功能選擇部5包括開關8、開關9、開關11、開關12、開關17、開關18、開關19及電容元件14。運算放大器7的非反相輸入端子藉由開關8與佈線VDL電連接。運算放大器7的非反相輸入端子藉由開關19與佈線Vref電連接。運算放大器7的反相輸入端子藉由開關18與佈線IL_j電連接。運算放大器7的反相輸入端子藉由開關12與運算放大器7的輸出端子電連接。運算放大器7的反相輸入端子藉由電容元件14與運算放大器7的輸出端子電連接。運算放大器7的輸出端子藉由開關9與佈線DL_j電連接。運算放大器7的輸出端子藉由開關11與佈線R電連接。佈線IL_j藉由開關17與佈線Vref連接。

另外，由圖1B可知，佈線DL_j及佈線IL_j與像素1電連接，像素1中的電晶體3與佈線DL_j及佈線IL_j電連接。並且，佈線DL_j及佈線IL_j不與電晶體3的同一端子連接，而彼此與不同的端子連接。在圖32的讀出電路2h中，佈線DL_j與電晶體3的閘極連接，佈線IL_j與電晶體3的源極和汲極中的任一個連接。佈線DL_j、佈線IL_j及電晶體3的連接結構並不侷限於上述內容，而可以根據目的、工作等適當地改變。

作為一個例子，可以以如下方式驅動讀出電路2h。例如，可以使開關8、開關9、開關12及開關17成為開啟狀態且使開關11、開關18及開關19成為關閉狀態。此時，佈線VDL的電位被供應(傳達)到運算放大器7的非反相輸入端子。由於運算放大器7成為負反饋的電路結構，所以以運算放大器7的非反相輸入端子的電位與運算放大器7的反相輸入端子的電位相等的方式工作。也就是說，讀出電路2h被用作電壓跟隨器電路，因此，運算放大器7的輸出端子輸出佈線VDL的電位。由此，對像素1中的電晶體3的閘極或佈線DL_j施加佈線VDL的電位。另外，對像素1中的電晶體3的源極和汲極中的任一個端子或佈線IL_j施加佈線Vref的電位。對佈線VDL例如供應影像信號、預充電信號、初始化信號等的電位。因此，對像素1施加影像信號、預充電信號、初始化信號等的電位。在此，運算放大器7的輸入阻抗高且輸出阻抗低。所以，讀出電路2h可以用作阻抗變換器電路。或者，運算放大器7的電流驅動能力高。因此，讀出電路2h可以用作緩衝器電路或放大電路。藉由使讀出電路2h如此發揮功能，可以高速地對佈線DL_j進行充電。也就是說，讀出電路2h可以高速地對與佈線DL_j連接的像素1的端子寫入信號。

另外，作為其他工作狀態，例如，可以使開關8、開關9、開關12及開關17成為關閉狀態且使開關11、開關18及開關19成為開啟狀態。此時，讀出電路2h成為回饋電路的結構。由運算放大器7與電容元件14的結構可知，讀出電路2h用作積分電路。因此，以運算放大器7的反相輸入端子的電位與運算放大器7的非反相輸入端子的電位相等的方式工作。因此，佈線IL_j的電位與佈線Vref的電位大致相等。並且，流過佈線IL_j的電流作為對應於測定時間的電荷積累在電容元件14中，根據所積累的電荷在電容元件14的電極之間產生電位差。也就是說，施加到佈線R的運算放大器7的輸出端子的電壓可以藉由由測定時間對流過佈線IL_j的電流進行時間積分來表示。其結果，可以讀取流過佈線IL_j的電流的總量。此時，從像素1供應關於電晶體3的電流特性的資料，例如，流過電晶體3的電流。因此，可以從像素1向佈線R讀出像素1的資料。並且，根據從像素1讀出的資料來校正對像素1供應的影像信號的大小。其結果，可以減少像素1中的電晶體3的偏差或劣化的影響。也就是說，像素1可以顯示烙印或不均勻少的影像。

另外，當將讀出電路2h用作積分電路時，也可以藉由使開關12成為開啟狀態，使保存在電容元件14中的電荷重設或初始化。例如，也可以在作為積分電路即將測定電流量之前，使開關12成為開啟狀態。

注意，作為開關8、開關9、開關11、開關12、開關17、開關18及開關19等開關，可以使用電開關、機械開關或MEMS元件等。例如，作為電開關，較佳為使用後面所述的電晶體。作為一個例子，圖33A及圖33B示出使用電晶體時的電路圖。

在圖33A所示的讀出電路2h-1中，將圖32所示的讀出電路2h中的開關8置換為電晶體101、開關9置換為電晶體102、開關11置換為電晶體104、開關12置換為電晶體105、開關17置換為電晶體110、開關18置換為電晶體111、開關19置換為電晶體112。

在圖33B所示的讀出電路2h-2中，將圖33A所示的讀出電路2h-1中的電晶體101的閘極、電晶體102的閘極與電晶體110的閘極電連接，並將電晶體104的閘極、電晶體111的閘極及電晶體112的閘極電連接。由此，可以使電晶體101、電晶體102及電晶體110同步，並另外使電晶體104、電晶體111及電晶體112同步，由此使讀出電路2h-2工作。

另外，也可以選擇電晶體的極性來形成CMOS結構。圖34A及圖34B等示出此時的例子。

在圖34A所示的讀出電路2h-3中，作為圖33A所示的讀出電路2h-1中的電晶體101、電晶體102、電晶體105及電晶體110採用n通道型，並且作為電晶體104、電晶體111及電晶體112採用p通道型。並且，佈線Q與電晶體101的閘極、電晶體102的閘極、電晶體104的閘極、電晶體110的閘極、電晶體111的閘極及電晶體112的閘極電連接。由此，可以由來自佈線Q的信號一併控制電晶體101、電晶體102、電晶體104、電晶體110、電晶體111及電晶體112的開關，由此使讀出電路2h-3工作。例如，可以以在電晶體101、電晶體102、電晶體110的組和電晶體104、電晶體111、電晶體112的組中的一組為開啟狀態時，另一組為關閉狀態的方式使讀出電路2h-3工作。另外，也可以作為電晶體101、電晶體102、電晶體105及電晶體110採用p通道型，並作為電晶體104、電晶體111及電晶體112採用n通道型。

在圖34B所示的讀出電路2h-4中，將圖32所示的讀出電路2h中的開關8置換為類比開關121、開關9置換為類比開關122、開關11置換為類比開關124、開關12置換為類比開關125、開關17置換為類比開關130、開關18置換為類比開關131、開關19置換為類比開關132。類比開關121、類比開關 122、類比開關124、類比開關125、類比開關130至類比開關132具有n通道型電晶體的源極及汲極與p通道型電晶體的源極及汲極並聯連接的結構。佈線Q1與類比開關121的n通道型電晶體的閘極、類比開關122的n通道型電晶體的閘極、類比開關130的n通道型電晶體的閘極、類比開關124的p通道型電晶體的閘極及類比開關131的p通道型電晶體的閘極、類比開關132的p通道型電晶體的閘極電連接。另外，這些閘極藉由反相器141與類比開關121的p通道型電晶體的閘極、類比開關122的p通道型電晶體的閘極、類比開關130的p通道型電晶體的閘極、類比開關124的n通道型電晶體的閘極以及類比開關131的n通道型電晶體的閘極、類比開關132的n通道型電晶體的閘極電連接。並且，佈線Q2與類比開關125的p通道型電晶體的閘極電連接，類比開關125的n通道型電晶體的閘極藉由反相器142與類比開關125的p通道型電晶體的閘極電連接。藉由採用這種結構，可以由來自佈線Q1的信號一併控制類比開關121、類比開關122、類比開關124、類比開關130至類比開關132的開關，由此使讀出電路2h-4工作。例如，可以以在類比開關121、類比開關122、類比開關130的租和類比開關124、類比開關131、類比開關132的組中的一組為開啟狀態時，另一組為關閉狀態的方式使讀出電路2h-4工作。並且，無論類比開關121、類比開關122、類比開關124、類比開關130至類比開關132是開啟狀態還是關閉狀態，都可以由來自佈線Q2的信號來切換類比開關125的開啟狀態或關閉狀態。

注意，圖34A所示的讀出電路2h-3及圖34B所示的讀出電路2h-4並不侷限於此，可以根據需要適當地改變電晶體等的極性。

接著，描述符合讀出電路2h的功能的電路結構。讀出電路2h 具有多種功能。因此，讀出電路2h的電路結構根據要實現的功能而不同。也就是說，藉由控制功能選擇部5中的開關的導通狀態，讀出電路2h可以實現多種功能。

例如，圖35A及圖35B示出圖32中的某個工作狀態的電路結構。由此，可以對像素1中的電晶體3的閘極或佈線DL_j供應(或傳達)佈線VDL的電位。另外，可以對像素1中的電晶體3的源極和汲極中的任一個端子或佈線IL_j供應(或傳達)佈線Vref的電位。藉由採用這樣的結構，可以將讀出電路2h用作緩衝器電路等。

接著，例如，圖36示出圖32中的其他某個工作狀態的電路結構。由此，可以對從像素1中的電晶體3或佈線IL_j流出的電流進行積分，並將與其對應的電位供應(或傳達)到佈線R。例如，當從像素1中的電晶體3對佈線IL_j輸出有電流時，可以由讀出電路2h對流過佈線IL_j的電流(也就是說，流過電晶體3的電流)進行積分而讀取。藉由採用這樣的結構，可以將讀出電路2h用作讀取電路等。

注意，讀出電路2h中的開關，例如，開關8、開關9、開關11、開關12、開關17、開關18及開關19等電晶體不一定必需被設置為圖32、圖33A、圖33B、圖34A、圖34B等所示的連接關係。這些電晶體的工作也並不侷限於已說明的方法。只要根據工作狀態或電路功能而能夠實現圖35A及圖35B所示的電路結構及圖36所示的電路結構即可。也就是說，適當地設置開關或電晶體，以便藉由控制各開關或電晶體的導通狀態而可以選擇圖35A及圖35B所示的電路結構或圖36所示的電路結構即可。

另外，也可以設置有取樣保持佈線VDL的電位或佈線IL_j的電位的電路。例如，圖37A的讀出電路2h-SH示出圖35A的電路結構。使開關8成為開啟狀態，將佈線VDL的電位保存在電容元件151中。然後，使開關8成為關閉狀態。其結果，可以取樣保持佈線VDL的電位。由此，即使在取樣保持後佈線VDL的電位變化，運算放大器7也可以順利地工作。另外，在採用圖32的結構時，如圖37B的讀出電路2h-SH所示那樣另外設置電容元件151即可。此外，當運算放大器7的非反相輸入端子的寄生電容大時，並不一定需要設置電容元件151。當設置電容元件151時，電容元件151的一個端子與運算放大器7的非反相輸入端子連接，電容元件151的另一個端子與專用的佈線連接。但是，電容元件151的另一個端子也可以與其他佈線連接。

注意，雖然在此示出設置電容元件14且將其用作積分電路時的例子，但是本發明的一個實施方式並不侷限於此。另外，也可以設置電容元件以外的被動元件，例如，可以設置電阻元件。圖39B的讀出電路2h-R示出將圖32中的電容元件14置換為電阻元件152的例子。同樣地，圖38A的讀出電路2h-R示出圖35A的情況，圖38B的讀出電路2h-R示出圖35B的情況，圖39A的讀出電路2h-R示出圖36的情況。如此，藉由將電容元件14置換為電阻元件152，可以構成電流電壓轉換電路。

注意，不僅是圖39B、圖38A、圖38B、圖39A，在其他圖式中也可以藉由將電容元件14置換為電阻元件152來構成電流電壓轉換電路。

另外，也可以不將電容元件14置換為電阻元件152，而設置電容元件14及電阻元件152的兩者，並切換地進行工作。圖40示出這種情況。開關91電連接於電容元件14與運算放大器7的輸出端子之間，開關92電連接於電阻元件152與運算放大器的輸出端子之間。對電容元件14及電阻元件152 分別串聯地設置開關，並切換開啟狀態及關閉狀態，由此可以使圖40所示的讀出電路2h-RC以與圖32所示的讀出電路2h或圖39B所示的讀出電路2h-R同樣的功能來工作。例如，當使開關91成為開啟狀態且使開關92成為關閉狀態時，圖40所示的讀出電路2h-RC成為與圖32所示的讀出電路2h同樣的結構，另外，當使開關91成為關閉狀態且使開關92成為開啟狀態時，圖40所示的讀出電路2h-RC成為與圖39B所示的讀出電路2h-R同樣的結構。

〈〈結構例子9〉〉雖然在上述內容中示出圖19、圖24及圖32等的電路結構的例子，但是本發明的一個實施方式並不侷限於此。例如，也可以組合上述電路圖來構成新的電路。例如，當從像素1讀出資料時，可以讀出多個資料。或者，例如，可以從像素1分別讀出電壓及電流。

例如，作為組合圖19、圖24及圖32時的電路圖的例子，對圖41A所示的讀出電路進行說明。圖41A所示的讀出電路2k包括運算放大器7及功能選擇部5。功能選擇部5包括開關8、開關9、開關11、開關12、開關15、開關16、開關17、開關18、開關19及電容元件14。運算放大器7的非反相輸入端子藉由開關8與佈線VDL電連接。運算放大器7的非反相輸入端子藉由開關16與佈線IL_j電連接。運算放大器7的非反相輸入端子藉由開關19與佈線Vref電連接。運算放大器7的反相輸入端子藉由開關18與佈線IL_j電連接。運算放大器7的反相輸入端子藉由開關12與運算放大器7的輸出端子電連接。運算放大器7的反相輸入端子藉由電容元件14與運算放大器7的輸出端子電連接。運算放大器7的輸出端子藉由開關9與佈線DL_j電連接。運算放大器7的輸出端子藉由開關11與佈線R電連接。佈線IL_j藉由開關17與佈線Vref連接。佈線DL_j藉由開關15與佈線Vinit連接。

另外，由圖1B可知，佈線DL_j及佈線IL_j與像素1電連接，像素1中的電晶體3與佈線DL_j及佈線IL_j電連接。並且，佈線DL_j及佈線IL_j不與電晶體3的同一端子連接，而彼此與不同的端子連接。在圖41A及圖41B的讀出電路2k中，佈線DL_j與電晶體3的閘極連接，佈線IL_j與電晶體3的源極和汲極中的任一個連接。佈線DL_j、佈線IL_j及電晶體3的連接結構並不侷限於上述內容，而可以根據目的、工作等適當地改變。

作為一個例子，可以以如下方式驅動讀出電路2k。例如，可以使開關8、開關9、開關12及開關17成為開啟狀態且使開關11、開關15、開關16、開關18及開關19成為關閉狀態。此時，佈線VDL的電位被供應(傳達)到運算放大器7的非反相輸入端子。由於運算放大器7成為負反饋的電路結構，所以以運算放大器7的非反相輸入端子的電位與運算放大器7的反相輸入端子的電位相等的方式工作。也就是說，讀出電路2k被用作電壓跟隨器電路，因此，運算放大器7的輸出端子輸出佈線VDL的電位。由此，對像素1中的電晶體3的閘極或佈線DL_j施加佈線VDL的電位。另外，對像素1中的電晶體3的源極和汲極中的任一個端子或佈線IL_j施加佈線Vref的電位。對佈線VDL例如供應影像信號、預充電信號或初始化信號等的電位。因此，對像素1施加影像信號、預充電信號或初始化信號等的電位。在此，運算放大器7的輸入阻抗高且輸出阻抗低。所以，讀出電路2k可以用作阻抗變換器電路。或者，運算放大器7的電流驅動能力高。因此，讀出電路2k可以用作緩衝器電路或放大電路。藉由使讀出電路2k如此發揮功能，可以高速地對像素1或佈線DL_j進行充電。也就是說，讀出電路2k可以高速地對像素1或佈線DL_j寫入信號。

另外，作為其他工作狀態，例如，可以使開關8、開關9、開關17至開關19成為關閉狀態且使開關11、開關12、開關15及開關16成為開啟狀態。此時，在讀出電路2k中，佈線Vinit的電位被供應(傳達)到像素1中的電晶體3的閘極或佈線DL_j，像素1中的電晶體3的源極和汲極中的任一個端子的電位或佈線IL_j的電位被供應(傳達)到運算放大器7的非反相輸入端子。由於運算放大器7成為負反饋的電路結構，所以以運算放大器7的非反相輸入端子的電位與運算放大器7的反相輸入端子的電位相等的方式工作。也就是說，讀出電路2k被用作電壓跟隨器電路，因此，運算放大器7的輸出端子輸出像素1中的電晶體3的源極和汲極中的任一個端子的電位或佈線IL_j的電位。由此，對佈線R施加像素1中的電晶體3的源極和汲極中的任一個端子的電位或佈線IL_j的電位。此時，從像素1供應關於電晶體3的電流特性的資料(例如，對應於電晶體3的臨界電壓的電壓)。因此，可以從像素1向佈線R讀出像素1的資料。在此，運算放大器7的輸入阻抗高且輸出阻抗低。所以，讀出電路2k可以用作阻抗變換器電路。或者，運算放大器7的電流驅動能力高。因此，讀出電路2k可以用作緩衝器電路或放大電路。藉由使讀出電路2k如此發揮功能，可以將像素1中的電晶體3的電位或佈線IL_j的電位輸出到佈線R，而不影響像素1中的電晶體3的電位或佈線IL_j的電位。也就是說，讀出電路2k可以高速地從像素1中的電晶體3或佈線IL_j讀出信號。

另外，作為其他工作狀態，例如，可以使開關9、開關12、開關19、開關15至開關17成為關閉狀態且使開關8、開關11及開關18成為開啟狀態。此時，讀出電路2k成為回饋電路的結構。由運算放大器7與電容元件14的連接結構可知，讀出電路2k用作積分電路。因此，以運算放大器7的反相輸入端子的電位與運算放大器7的非反相輸入端子的電位相等的方式工作。因此，佈線IL_j的電位與佈線VDL的電位大致相等。並且，流過佈線IL_j的電流作為對應於測定時間的電荷積累在電容元件14中，根據所積累的電荷在電容元件14的電極之間產生電位差。也就是說，施加到佈線R的運算放大器7的輸出端子的電壓可以藉由由測定時間對流過佈線IL_j的電流進行時間積分來表示。其結果，可以讀取流過佈線IL_j的電流的總量。此時，從像素1供應關於電晶體3的電流特性的資料，例如，流過電晶體3的電流。因此，可以從像素1向佈線R讀出像素1的資料。並且，根據從像素1讀出的資料來校正對像素1供應的影像信號的大小。其結果，可以減少像素1中的電晶體3的偏差或劣化的影響。也就是說，像素1可以顯示烙印或不均勻少的影像。

另外，當將讀出電路2k用作積分電路時，藉由控制佈線VDL的電位，可以控制佈線IL_j的電位。因此，在將讀出電路2k用作積分電路的期間，藉由控制佈線VDL的電位，也可以控制與佈線IL_j連接的像素1或與佈線IL_j連接的電晶體3的源極和汲極中的任一個端子的電位。因此，藉由控制佈線VDL的電位，可以使電流流過像素1或電晶體3時的工作狀態成為適當的狀態。例如，在將讀出電路2k用作積分電路的期間，藉由控制佈線VDL的電位來控制發光元件4的電位，能夠實現電流不流過發光元件4。

另外，當將讀出電路2k用作積分電路時，也可以藉由使開關12 成為開啟狀態，使保存在電容元件14中的電荷重設或初始化。例如，也可以在作為積分電路即將測定電流量之前，使開關12成為開啟狀態。

接著，描述符合讀出電路2k的功能的電路結構。讀出電路2k具有多種功能。因此，讀出電路2k的電路結構根據要實現的功能而不同。也就是說，藉由控制功能選擇部5中的開關的導通狀態，讀出電路2k可以實現多種功能。

例如，圖22A、圖27A、圖27B、圖35A或圖35B示出圖41A中的某個工作狀態的電路結構。由此，可以對像素1中的電晶體3的源極和汲極中的任一個端子或佈線IL_j供應(或傳達)佈線VDL的電位。藉由採用這樣的結構，可以將讀出電路2k用作緩衝器電路等。

接著，例如，圖22C示出圖41A中的其他某個工作狀態的電路結構。由此，可以對佈線R供應(或傳達)像素1中的電晶體3的源極和汲極中的任一個端子的電位或佈線IL_j的電位。例如，當從像素1對佈線IL_j輸出有對應於電晶體3的臨界電壓的電位時，讀出電路2k可以讀取佈線IL_j的電位(也就是說，對應於電晶體3的臨界電壓的電位)。藉由採用這樣的結構，可以將讀出電路2k用作讀取電路等。

接著，例如，圖27C及圖36示出圖41A中的其他某個工作狀態的電路結構。由此，可以對從像素1中的電晶體3或佈線IL_j流出的電流進行積分，並將與其對應的電位供應(或傳達)到佈線R。例如，當從像素1中的電晶體3對佈線IL_j輸出有電流時，可以由讀出電路2k對流過佈線IL_j的電流(也就是說，流過電晶體3的電流)進行積分而讀取。藉由採用這樣的結構，可以將讀出電路2k用作讀取電路等。

如此，可以從像素1讀取多個資料。其結果，可以更適當地校正電晶體3的電流特性。尤其是，當電晶體的電流特性不理想時，藉由取得多種資料，可以更準確地校正驅動電晶體的電流特性偏差。作為理想的電晶體，例如，可以舉出實現了緩變通道近似的電晶體等。例如，由於在電晶體為薄膜電晶體時，在大多情況下不具有理想的電晶體電流特性，所以這是有用的。

注意，讀出電路2k中的開關，例如，開關8、開關9、開關11、開關12、開關15至開關19等電晶體不一定必需被設置為圖41A等所示的連接關係。這些電晶體的工作也並不侷限於已說明的方法。只要根據工作狀態或電路功能而能夠實現圖22A等所示的電路結構、圖22C所示的電路結構及圖27C所示的電路結構即可。也就是說，適當地設置開關或電晶體，以便藉由控制各開關或電晶體的導通狀態而可以選擇圖22A等所示的電路結構、圖22C所示的電路結構或圖27C所示的電路結構即可。

另外，與圖23A、圖23B、圖23C、圖28A、圖28B、圖37A、圖37B等同樣地，可以在圖18A中設置取樣保持用的電容元件。圖41B的讀出電路2k-SH示出此時的電路圖。

〈顯示裝置的結構〉參照圖42B的方塊圖及圖44A的電路圖對所公開的發明的一個實施方式的顯示裝置的具體結構的一個例子進行說明。圖42B示出包括(m×n)個(m及n都是2以上的整數)像素1的像素部23以及週邊電路的方塊圖的一個例子。

圖42B所示的顯示裝置包括驅動電路20、驅動電路21、電路部22、像素部23、佈線SL_1至佈線SL_m(m是2以上的整數)、佈線GL_1至佈線GL_m、佈線DL_1至佈線DL_n(n是2以上的整數)、佈線IL_1至佈線IL_m。在像素部23中，圖1A及圖1B所示的像素1以縱向m個(行)×橫向n個(列)的矩陣狀的方式設置。另外，作為圖1A及圖1B所示的像素1可以應用圖44B所示的像素35_(i，j)。佈線SL_1至佈線SL_m、佈線GL_1至佈線GL_m在行方向上延伸地設置。佈線DL_1至佈線DL_n、佈線IL_1至佈線IL_m在列方向上延伸地設置。

驅動電路20與佈線SL_1至佈線SL_m、佈線GL_1至佈線GL_m電連接。驅動電路20具有選擇像素或行的功能。或者，驅動電路20具有依次按行選擇像素或行的功能。或者，驅動電路20具有選擇指定的行的像素或指定的行的功能。或者，驅動電路20具有向像素輸出選擇信號或非選擇信號的功能。因此，驅動電路20具有閘極線驅動電路或掃描線驅動電路的功能。

另外，驅動電路21與佈線DL_1至佈線DL_n電連接。驅動電路21具有對每個像素供應影像信號的功能。或者，驅動電路21具有對每個像素供應讀出用信號的功能。因此，驅動電路21具有源極線驅動電路、資料線驅動電路或影像信號線驅動電路的功能。

電路部22(下面，有時稱為讀出電路部)與佈線IL_1至佈線IL_n電連接。或者，電路部22與佈線DL_1至佈線DL_n電連接。電路部22包括多個本實施方式所示的讀出電路，例如，相對於延伸地設置在相同列方向上的每對佈線IL及佈線DL分別設置有一個讀出電路，共設置有n個讀出電路2(未圖示)。讀出電路2可以從各像素35_(i，j)的電晶體31讀出電流特性的資料。因此，電路部22具有讀取從像素輸出的資料的功能。或者，電路部 22具有讀取像素中的端子的電位的功能。

作為讀出電路2，例如，可以根據要讀出的電晶體的電流特性的資料種類，適當地從作為上述具體結構例子所舉的讀出電路中選擇而設置。

有時將顯示裝置的像素部23以外的驅動電路20、驅動電路21及電路部22一併稱為驅動電路部。如上所述，在本實施方式所示的顯示裝置中，可以實現電路部22的讀出電路2中的運算放大器個數的減少，從而減小其面積。由此，由於可以減小設置有讀出電路2的驅動電路部所占的面積，所以可以實現顯示裝置的窄邊框化。

另外，讀出電路2不僅可以設置於顯示裝置的電路部22，還可以設置於與顯示裝置連接的FPC(Flexible Printed Circuit：撓性印刷電路)或顯示模組。

接著，對圖44A所示的像素35_(i，j)的結構進行說明。像素35_(i，j)位於第i行(i是1以上且m以下的整數)、第j列(j是1以上且n以下的整數)，像素35_(i，j)包括電晶體30、電晶體31、電晶體32、發光元件34及電容元件33。另外，每個電晶體都可以具有多閘極結構，也就是說，可以具有多個電晶體串聯連接的結構。每個電晶體也可以具有在其通道上下設置有閘極電極的結構。像素35_(i，j)中的這些元件分別與佈線GL_i、佈線SL_i、佈線DL_j、佈線CL_j及佈線IL_j電連接。此外，佈線CL_1至佈線CL_n延伸地設置在列方向上(在圖42B中未圖示)。另外，雖然在圖44A中佈線CL_j延伸地設置在列方向上，但是像素的結構例子並不侷限於此，也可以適當地改變延伸的方向。例如，佈線CL也可以延伸地設置在行方向上。

對像素35_(i，j)的具體連接關係進行說明。電晶體30的閘極與佈線GL_i電連接，電晶體30的源極和汲極中的一個與佈線DL_j電連接，電晶體30的源極和汲極中的另一個與電晶體31的閘極電連接。電晶體31的源極和汲極中的一個與電晶體32的源極和汲極中的一個、發光元件34的電極之一(下面有時稱為像素電極)電連接，電晶體31的源極和汲極中的另一個與佈線CL_j電連接。電晶體32的閘極與佈線SL_i電連接，電晶體32的源極和汲極中的另一個與佈線IL_j電連接。對發光元件34的電極的另一個(下面有時稱為共用電極)施加共用電位。

另外，電容元件33的電極之一與電晶體30的源極和汲極中的另一個、電晶體31的閘極電連接，電容元件33的電極的另一個與電晶體31的源極和汲極中的一個、電晶體32的源極和汲極中的一個、發光元件34的像素電極電連接。藉由如此設置電容元件33，可以在電晶體31的閘極中保持大量的電荷，從而使影像資料的保持期間變得更長。

另外，不一定必需設置電容元件33，例如，在電晶體31的寄生電容大的情況下，可以用該寄生電容代替電容元件33。

驅動電路20可以藉由佈線GL對電晶體30的閘極供應信號，由此控制電晶體30的開關。並且，驅動電路20可以藉由佈線SL對電晶體32的閘極供應信號，由此控制電晶體32的開關。

驅動電路21可以藉由佈線DL及電晶體30對電晶體31的閘極供應影像信號或讀出用信號。

佈線CL用作對發光元件34供應電流的高電位電源線。

注意，驅動電路20、驅動電路21及電路部22的結構並不侷限於上述內容。既可以改變設置驅動電路20、驅動電路21及電路部22的位置，也可以將這些多個驅動電路的功能聚集於一個驅動電路。例如，雖然在圖42A中驅動電路20只設置在像素部23的一側，但是也可以將驅動電路20分開而設置在像素部23的兩側。另外，雖然在圖42A中分開設置驅動電路21和電路部22，但是也可以將它們聚集為一個驅動電路部。

另外，可以根據驅動電路20、驅動電路21及電路部22的位置或功能等結構的改變，適當地改變佈線GL、佈線SL、佈線DL、佈線IL及佈線CL的延伸方向或個數等。例如，也可以在行方向上延伸地設置佈線IL。另外，例如可以將佈線GL和佈線SL統一為一個佈線。圖44B示出此時的電路圖。在圖44B中，將佈線GL和佈線SL統一為佈線SL_i+GL_i。如此，在使用一個佈線的情況下，佈線GL和佈線SL同時成為開啟狀態或關閉狀態。因此，當採用使佈線GL和佈線SL同時成為開啟狀態或關閉狀態的驅動方法時，可以將佈線GL和佈線SL統一為一個佈線。

由根據輸入到像素35_(i，j)的影像信號的大小而受到控制的電晶體31控制流過發光元件34的電流量。另外，發光元件34的亮度取決於流過像素電極與共用電極之間的電流量。例如，當將OLED(有機發光二極體)用作發光元件34時，陽極和陰極中的任一個用作像素電極，而另一個用作共用電極。在圖44A中，例示出將發光元件34的陽極用作像素電極，並將發光元件34的陰極用作共用電極的像素35_(i，j)的結構。

另外，在改變電晶體的極性、發光元件的方向、佈線的電位及信號的電位等的電路結構中也可以工作。作為一個例子，圖45示出圖44A的變形例子。在圖45中，作為電晶體30至電晶體32採用p通道型，並且發光元件34的方向與圖44A中的相反。注意，除了圖44A所示的結構以外，也可以同樣地構成電路。

在像素35_(i，j)中的電晶體30至電晶體32以及其他電晶體中的至少一個中可以使用氧化物半導體。或者，可以使用非晶、微晶、多晶或單晶的矽或鍺等的半導體。尤其是，藉由使電晶體30在其通道形成區域中包括氧化物半導體，可以使電晶體30的關態電流(off-state current)變得極小。並且，藉由將這樣的電晶體30用於像素35_(i，j)，與將通常的由矽或鍺等半導體形成的電晶體用於電晶體30的情況相比，可以更有效地防止積累在電晶體31的閘極或電容元件33中的電荷的洩漏。

此外，在如顯示靜態影像時那樣在連續的幾個圖框期間內對像素部23寫入具有相同影像資訊的影像信號時等，即使降低驅動頻率，換言之，即使減少一定期間內對像素部23寫入影像信號的次數，也可以保持影像的顯示。例如，作為電晶體30的半導體膜使用藉由減少用作電子施體(施體)的水分或氫等雜質且減少氧缺陷來實現高度純化的氧化物半導體(purified Oxide Semiconductor)，由此可以將影像信號的寫入間隔設定為10秒以上，較佳為30秒以上，更佳為1分鐘以上。並且，寫入影像信號的間隔越長，越能夠降低耗電量。

另外，由於可以在更長的期間保持影像信號的電位，所以即使在像素35_(i，j)中不設置用來保持電晶體31的閘極的電位的電容元件33，也可以防止所顯示的影像品質降低。

另外，在各電晶體中，在半導體膜的至少一側上設置閘極電極即可，但是也可以包括隔著半導體膜對置的一對閘極電極。

另外，圖44A例示出電晶體都是n通道型電晶體的情況。當像素35_(i，j)中的電晶體都具有相同的通道型時，在電晶體的製程中，可以部分省略對半導體膜添加賦予一種導電性的雜質元素的製程等。但是，在顯示裝置中，像素35_(i，j)中的電晶體未必都是n通道型電晶體。例如，電晶體30及電晶體32也可以為p通道型電晶體。

另外，也可以使用電開關、機械開關或MEMS元件等代替電晶體30及電晶體32。

〈顯示裝置的驅動方法〉圖47A示出關於顯示裝置的驅動方法的一個例子的時序圖。在圖47A所示的時序圖中，圖式的橫向示出經過時間，縱向示出掃描的行。

如圖47A所示，本實施方式所示的顯示裝置藉由從第1行到第m行依次按行對像素進行掃描且反復該掃描來顯示影像。「一個圖框期間」是指：從開始第1行的掃描到進行掃描至第m行後再次進行第1行的掃描的時間。在一個圖框期間中，存在從進行第m行的掃描後到再次進行第1行的掃描期間，被稱為「消隱期間」，在該期間中不進行用來顯示影像的掃描。注意，有時將從第1行開始進行掃描到第m行的期間稱為「位址期間」或者信號寫入期間等。也就是說，一個圖框期間由位址期間和消隱期間構成。但是，也有時一個圖框期間包括多個子圖框期間。此時，每個子圖框期間有時包括地址期間。另外，有時顯示期間是指：從某個行被選擇且被輸入影像信號到在下一個圖框期間中該行再次被選擇且被輸入新的信號為止的期間。也就是說，在某個像素中，有時將實質上進行一個灰階的顯示的期間稱為顯示期間。注意，雖然所有行的顯示期間的長度都是相同的，但是在大多情況下，每個行的顯示期間開始的時間和結束的時間都不同。

當在進行用來顯示影像的掃描的同時讀出驅動電晶體的電流特性時，有時由於用來讀出資料的信號的輸入而導致影像顯示混亂。然而，藉由在消隱期間中選擇像素為黑色顯示的行而進行電流特性的讀出，可以以不導致該行的黑色顯示混亂的方式讀出電流特性。尤其是，例如，當一行的所有像素都是黑色顯示時，可以更容易地讀出電流特性。注意，有時將黑色顯示狀態稱為非顯示狀態。或者，有時將黑色顯示狀態稱為零灰階的顯示狀態。另外，有時將以黑色以外的灰階進行顯示的狀態稱為顯示狀態。或者，有時將以黑色以外的灰階進行顯示的狀態稱為灰階高於零的狀態。有時以最高灰階進行顯示的狀態稱為白色顯示狀態。或者，有時將以最高灰階進行顯示的狀態稱為最高灰階顯示狀態。

下面，作為顯示裝置的驅動方法的一個例子，說明在消隱期間中，藉由讀出一行的所有像素都是黑色顯示的行的驅動電晶體的電流特性資料來校正驅動電晶體的電流特性偏差的顯示裝置的驅動方法。

參照圖47A及圖47B對圖1B、圖42B及圖44A所示的顯示裝置的驅動方法的一個例子進行說明。尤其是，以圖44A所示的i行、j列的像素35_(i，j)為主進行說明。注意，下面，對第i行的所有像素35_(i，j)都是黑色顯示的情況進行說明。

首先，說明位址期間的顯示裝置的驅動方法。如圖47A所示，在一個圖框期間的位址期間開始後，從第1行到第m行依次按行對像素進行掃描。當第i行的像素35_(i，j)被選擇時，對佈線SL_i輸入選擇信號，電晶體32成為開啟狀態。當電晶體32成為開啟狀態時，佈線IL_j和電晶體31的源極和汲極中的一個(下面，有時稱為電晶體31的源極)導通，並對電晶體31的源極施加佈線IL_j的電位。注意，佈線IL_j的電位是發光元件34不成為發光狀態的電位。例如，佈線IL_j的電位與發光元件34的共用電極的電位相同。

在此，在圖1B中，用於讀出電路2的運算放大器6以非反相輸入端子的電位與反相輸入端子的電位相同的方式工作。當佈線IL_j與運算放大器6的反相輸入端子電連接時，佈線IL_j的電位被非反相輸入端子的電位控制。因此，可以說讀出電路2具有控制佈線IL_j的電位的功能。由此，在上述內容中，也可以由讀出電路2控制佈線IL_j的電位。

然後或同時，對佈線GL_i輸入選擇信號，電晶體30成為開啟狀態。當電晶體30成為開啟狀態時，佈線DL_j和電晶體31的閘極導通。在此，由於對佈線DL_j施加有像素35_(i，j)的影像信號，所以對電晶體31的閘極施加對應於像素35_(i，j)的影像信號的電位。也就是說，對電晶體31的閘極與源極之間供應佈線DL_j的電位與佈線IL_j的電位之間的電壓。

由此，電晶體31的閘極與源極之間的電位差變得穩定，對應於保持在電晶體31的閘極或電容元件33中的影像信號的電流能夠從佈線CL_j被供應到發光元件34。

另外，當佈線GL_i及佈線CL_j被統一為一個佈線時，以與同時選擇佈線GL_i及佈線CL_j時同樣的方式工作。

當第i+1行的像素被選擇時，一直被輸入到佈線GL_i及佈線SL_i的選擇信號停止供應，而對佈線GL_i及佈線SL_i供應非選擇信號。其結果，電晶體30及電晶體32成為關閉狀態。由此，電晶體31的閘極與源極之間的電位差被保持，發光元件34的發光狀態或非發光狀態維持到像素35_(i，j)在下一個圖框中被選擇。並且，對應於電晶體31的閘極與源極之間的電壓的電流從電晶體31被供應到發光元件34。由此，能夠顯示對應於影像信號的影像。若從佈線DL_j供應的影像信號是黑色顯示的信號，電流則不流過電晶體31及發光元件34。其結果，像素35_(i，j)成為黑色顯示或非顯示狀態。

接著，對第1圖框的消隱期間的顯示裝置的驅動方法進行說明。圖47B示出顯示裝置的驅動方法的一個例子的流程圖。圖47B所示的顯示裝置的驅動方法包括步驟1至步驟3。

首先，對步驟1進行說明。在步驟1中，選擇所有像素都是黑色顯示的行，並對所選擇的行輸入用來讀出電流特性資料的信號(下面，有時稱為讀出用信號)。

如圖47A所示，在消隱期間開始後，從第1行到第m行依次按行進行掃描。注意，物件的行以外的像素不被選擇。也就是說，對物件的行以外的行不供應選擇信號，而供應非選擇信號。

從第1行到第m行依次按行掃描的工作例如是在閘極線驅動電路包括移位暫存器電路時進行的。從第1行到第m行依次按行掃描的工作僅侷限於閘極線驅動電路中，並不會從閘極線驅動電路對所有像素供應選擇信號。選擇信號僅被供應到黑色顯示的行。由此，黑色顯示的行以外的行的像素所保存的信號一直被保持。另外，當作為閘極線驅動電路使用解碼器電路等時，可以以任意的順序選擇任意的行。因此，此時，在消隱期間中閘極線驅動電路無須從第1行到第m行依次按行進行掃描。不進行掃描而立刻僅選擇指定的行(黑色顯示的行)，並對像素輸入讀出用信號即可。注意，所選擇的行較佳為僅為1行。由此，可以防止信號的混合。

當第i行的像素被選擇時，對佈線SL_i輸入選擇信號，電晶體32成為開啟狀態。當電晶體32成為開啟狀態時，佈線IL_j和電晶體31的源極導通，並對電晶體31的源極施加佈線IL_j的電位。此外，佈線IL_j的電位可以在讀出電路2中設定。

此時，佈線IL_j的電位較佳為低於共用電位或與共用電位大致相同。藉由這樣設定佈線IL_j的電位，可以對發光元件34施加反方向的偏壓或不施加偏壓，從而維持第i行的像素的黑色顯示的狀態。另外，即使對發光元件34施加正方向的偏壓以維持黑色顯示的狀態至少到步驟3，也將佈線IL_j與共用電位的電位差控制為微小的電位差。微小的電位差較佳為幾伏特左右以下，例如為2伏特以下，更佳為1伏特以下。並且，流過電晶體31的電流不流過發光元件34，而做好流入佈線IL_j的準備。

然後或同時，對佈線GL_i輸入選擇信號，電晶體30成為開啟狀態。當電晶體30成為開啟狀態時，佈線DL_j和電晶體31的閘極導通。在此，對佈線DL_j施加有讀出用信號，因此可以使電晶體31成為開啟狀態。

在此，關於i行以外的行，對佈線GL輸入使電晶體30可以保持關閉狀態的信號以使讀出用信號不被輸入。因此，在i行以外的行的像素中，維持在位址期間中輸入的影像信號。

接著，對步驟2進行說明，其中，由讀出電路讀出所選擇的行的電晶體31(驅動電晶體)的電流特性資料。在步驟1結束後，掃描的行從第i行變為第i+1行，因此以前輸入到佈線GL_i的選擇信號的供應停止，電晶體30成為關閉狀態。由此，維持在步驟1中輸入到電晶體31的閘極的讀出用信號。

另一方面，電晶體32在步驟2中也需要為開啟狀態。因此，在步驟2中也需要與步驟1同樣地對佈線SL_i繼續輸入使電晶體32成為開啟狀態的信號。例如，將佈線SL與閂鎖電路連接，並使步驟1時的輸入信號在步驟2中也能夠得到保持即可。

注意，當在閘極線驅動電路中使用解碼器電路等時，即便不將閂鎖電路等連接於佈線SL，藉由控制被輸入到解碼器電路的信號，也能夠繼續對佈線SL_i供應選擇信號。

如此，藉由使電晶體30成為關閉狀態，並使電晶體31及電晶體32成為開啟狀態，佈線CL_j與讀出電路2藉由電晶體31及電晶體32成為導通狀態。並且，根據供應到電晶體31的讀出用信號的大小，從電晶體31對佈線IL_j及讀出電路2輸出電流。由此，可以由讀出電路2讀出像素35_(i，j)的電晶體31的電流特性資料。

另外，也可以在步驟2中也使電晶體30成為開啟狀態，並對佈線DL_j繼續施加讀出用信號。此時，例如，對佈線IL_j暫且供應使電晶體31成為開啟狀態的電位。然後，也可以使佈線IL_j成為浮動狀態。其結果，佈線IL_j的電位逐漸上升。並且，當使電晶體31成為關閉狀態的電位，也就是說，電晶體31的閘極與源極之間的電壓接近電晶體31的臨界電壓時，電晶體31成為關閉狀態。其結果，佈線IL_j的電位的上升停止。可以由讀出電路2讀出此時的電位，也就是說，電晶體31的源極的電位。其結果，可以讀出電晶體31的臨界電壓。另外，當讀出電晶體31的源極的電位時，也可以讀出電晶體31成為關閉狀態之前的電位。

在此，作為電晶體31的電流特性資料，只要是關於各像素中的電晶體31的電流特性偏差的資料即可。例如，既可以是電晶體31的電流值，也可以是電晶體31的臨界電壓。只要讀出電流值，就可以從其大小得知臨界電壓、移動率、通道長度和通道寬度等中的至少一個的偏差狀態或劣化狀態。例如，當讀出的資料為電流值時，該電流量對應於在步驟1中被輸入的讀出用信號。

能夠讀出的電晶體的電流特性資料因讀出電路2的電路結構而不同。藉由使用上述具體結構例子的讀出電路，可以選擇兩種以上的電晶體的電流特性資料來取得。由於這些資料相互有關，所以藉由取得多種資料，可以更確實地校正驅動電晶體的臨界電壓的偏差。

接著，對步驟3進行說明，其中，對被選擇的行輸入黑色顯示用信號而使該行成為黑色顯示。在步驟1中被輸入的讀出用信號是使電晶體31成為開啟狀態的信號，當在輸入有該信號的狀態下使電晶體32成為關閉狀態時，發光元件34被施加正方向的偏壓而成為發光狀態。為了防止該現象，在步驟3中對被選擇的行進行黑色顯示用信號的輸入。

為了輸入黑色顯示用信號，再次從第1行到第m行依次按行進行掃描。注意，物件的行以外的像素不被選擇。也就是說，對物件的行以外的行不供應選擇信號，而供應非選擇信號。

另外，與步驟1同樣地，在步驟3中從第1行到第m行依次按行掃描的工作例如也是在閘極線驅動電路包括移位暫存器電路時進行的。從第1行到第m行依次按行掃描的工作僅侷限於閘極線驅動電路中，並不會從閘極線驅動電路對所有像素供應選擇信號。選擇信號僅被供應到黑色顯示的行。由此，黑色顯示的行以外的行的像素所保存的信號一直被保持。另外，當作為閘極線驅動電路使用解碼器電路等時，可以以任意的順序選擇任意的行。因此，此時，閘極線驅動電路無須從第1行到第m行依次按行進行掃描。不進行掃描而立刻僅選擇指定的行(黑色顯示的行)，並對像素輸入黑色顯示用信號即可。

當第i行的像素被選擇時，對物件的行的佈線GL_i輸入選擇信號而使電晶體30成為開啟狀態。由於對佈線DL_j輸入有使電晶體31成為關閉狀態的黑色顯示用信號，所以該信號被施加到電晶體31的閘極，從而電晶體31成為關閉狀態。

此時，對佈線SL_i供應有使電晶體32成為開啟狀態的選擇信號。其結果，可以藉由佈線IL_j對電晶體31的閘極與源極之間供應使電晶體31成為關閉狀態的電壓。

在此，用於讀出電路2的運算放大器6以非反相輸入端子的電位與反相輸入端子的電位相同的方式工作。當佈線IL_j與運算放大器6的反相輸入端子電連接時，佈線IL_j的電位被非反相輸入端子的電位控制。由此，在上述內容中，也可以由讀出電路2控制佈線IL_j的電位。

然後，對佈線SL_i施加使電晶體32成為關閉狀態的非選擇信號，由此使電晶體32成為關閉狀態。同樣地，對佈線GL_i施加使電晶體30成為關閉狀態的非選擇信號，由此使電晶體30成為關閉狀態。如此，可以維持從步驟3到掃描下一個圖框的像素的第i行的像素35_(i，j)的非發光狀態。

如圖47A所示，當步驟3結束時，圖42B所示的顯示裝置結束一個圖框期間，並開始下一個圖框的顯示。在此，可以根據在步驟2中讀出的電晶體31的電流特性資料，生成將電晶體31的電流特性偏差校正的影像信號，並輸入到對應的像素。其結果，可以減少電晶體的偏差或劣化的影響。

另外，當除了第i行以外還存在多個1行中的所有像素都是黑色顯示的行時，如圖47B所示，可以在消隱期間中反復進行多次步驟1及步驟2。或者，也可以在一個圖框期間內僅以任一個行為物件來進行步驟1至步驟3。關於其他行，可以在下一個圖框期間以後進行步驟1至步驟3。

另外，關於在開始顯示影像後1行中的所有像素一次也沒有都成為黑色顯示的行，例如，較佳為在顯示裝置的電源切斷時、剛輸入顯示裝置的電源後、在指定的期間中沒有使用顯示裝置時、深夜或早晨等中的至少一個場合下預先讀取該行的電晶體31的電流特性資料。

利用上述驅動方法，可以校正本實施方式所示的顯示裝置的各像素的驅動電晶體的電流特性偏差。在該驅動方法中，可以與顯示裝置的顯示工作並行校正驅動電晶體的電流特性偏差。

由此，可以實現顯示的不均勻少的顯示裝置。另外，由此可以實現能夠進行清晰的顯示的顯示裝置。另外，由此可以實現能夠減少電晶體的特性偏差的影響的半導體裝置。另外，由此可以實現能夠減少電晶體的臨界電壓偏差的影響的半導體裝置。另外，由此可以實現能夠減少電晶體的移動率偏差的影響的半導體裝置。

在組裝有本實施方式所示的顯示裝置的產品中，當進行裝運前檢驗時，可以在進行產品的顯示檢查的同時進行產品的像素的發光亮度偏差的校正。因此，可以縮短產品的裝運前檢驗時間，從而能夠降低產品的成本。

另外，在發貨後的產品中也在每次開啟電源而顯示影像時都進行上述顯示裝置的驅動方法。因此，還可以自動校正產品發貨後的隨時間劣化等所引起的發光亮度的偏差。由此，可以延長產品的使用壽命。

注意，在上述顯示裝置的驅動方法中，雖然在消隱期間中讀出電流特性的資料，但是本實施方式所示的顯示裝置的驅動方法不一定侷限於此。例如，也可以在顯示螢幕變黑而所有像素都成為黑色顯示時或者在插入黑色顯示以提高動態影像特性時等進行電流特性的資料的讀出。

本實施方式所示的顯示裝置的像素結構不侷限於圖44A所示的結構。例如，在圖44A所示的像素35_(i，j)中，也可以在發光元件34與電晶體31之間設置開關36。圖46A及圖46B示出此時的電路圖。圖46A示出在圖44A中設置開關36的情況，圖46B示出在圖44B中設置開關36的情況。在步驟1及步驟2中，藉由使開關36處於非導通狀態，可以在步驟1及步驟2中更確實地使發光元件34維持非發光狀態。

另外，例如也可以採用讀出電路2沒有與佈線IL連接的圖42A及圖43A所示的結構。另外，作為將圖43A的佈線GL和佈線SL統一為一個佈線SL_i+GL_i的結構，也可以採用圖43B所示的結構。

〈從指定的色調的像素讀出電流特性的結構例子〉

在圖42B及圖44A所示的顯示裝置的驅動方法中，雖然一併進行所選擇的行的所有像素的電流特性資料的讀出，但是本實施方式所示的顯示裝置的驅動方法並不侷限於此，也可以從所選擇的行的指定的像素讀出電流特性資料。例如，也可以從同一行的指定的列的像素或同一行的顯示指定的色調的像素讀出電流特性資料。

參照圖48說明能夠從同一行的顯示指定的色調的像素讀出電流特性資料的驅動電路21、電路部22及像素部23的結構的一個例子。注意，雖然圖48示出將佈線DL及佈線IL分為三列的例子，但是本發明的一個實施方式並不侷限於此。另外也可以分為更多列。另外，雖然圖48示出將讀出電路2設置在驅動電路21中的例子，但是本發明的一個實施方式並不侷限於此。

作為一個例子，在圖48所示的顯示裝置中，在像素部23的同一行內，呈現紅色的像素、呈現綠色的像素及呈現藍色的像素作為一個單元而呈現一個顏色。另外，在驅動電路21中，對該一個單元施加一種影像信號或讀出用信號，並且該信號被分割為對應於紅色、綠色、藍色的像素的信號。另外，在電路部22中，對該一個單元設置一個讀出電路2。

呈現紅色的像素35_1R藉由佈線DL_1R及開關37_1R從驅動電路21被輸入信號，並且藉由佈線IL_1R及開關38_1R與讀出電路2_1電連接。同樣地，呈現綠色的像素35_1G藉由佈線DL_1G及開關37_1G從驅動電路21被輸入信號，並且藉由佈線IL_1G及開關38_1G與讀出電路2_1電連接。同樣地，呈現藍色的像素35_1B藉由佈線DL_1B及開關37_1B從驅動電路21被輸入信號，並且藉由佈線IL_1B及開關38_1B與讀出電路2_1電連接。

另外，設置在與像素35_1R至像素35_1B鄰接的列的像素35_2R至像素35_2B也具有同樣的結構。此時，呈現紅色的像素35_2R藉由佈線DL_2R及開關37_2R從驅動電路21被輸入信號，並且藉由佈線IL_2R及開關38_2R與讀出電路2_2電連接。同樣地，呈現綠色的像素35_2G藉由佈線DL_2G 及開關37_2G從驅動電路21被輸入信號，並且藉由佈線IL_2G及開關38_2G與讀出電路2_2電連接。同樣地，呈現藍色的像素35_2B藉由佈線DL_2B及開關37_2B從驅動電路21被輸入信號，並且藉由佈線IL_2B及開關38_2B與讀出電路2_2電連接。

開關37_1R及開關37_2R由在行方向上延伸設置的佈線SW1_R控制。另外，開關37_1G及開關37_2G由在行方向上延伸設置的佈線SW1_G控制。另外，開關37_1B及開關37_2B由在行方向上延伸設置的佈線SW1_B控制。另外，開關38_1R及開關38_2R由在行方向上延伸設置的佈線SW2_R控制。另外，開關38_1G及開關38_2G由在行方向上延伸設置的佈線SW2_G控制。另外，開關38_1B及開關38_2B由在行方向上延伸設置的佈線SW2_B控制。

藉由使用這種結構的顯示裝置，可以從同一行的顯示指定的色調的像素讀出電流特性資料。例如，可以僅對同一行的呈現紅色的像素(在圖48中為像素35_1R及像素35_2R)輸入讀出用信號，並且僅從同一行的呈現紅色的像素讀出電流特性資料。

藉由採用這種結構，可以將原本對於每一個像素都設置有一個的電路(例如讀出電路等)對於三個像素的一個單元設置一個，因此，可以減小該電路所占的面積。注意，雖然在圖48中一個單元包括三個像素，但是本發明的一個實施方式並不侷限於此。一個單元也可以包括更多像素。

注意，雖然在圖48所示的顯示裝置中，對驅動電路21及電路部22都設置開關以能夠分開進行指定的色調的像素的處理，但是本實施方式所示的顯示裝置並不侷限於此。另外，也可以僅對驅動電路21和電路部22 中的任一個設置開關。還可以將控制與同一像素電連接的開關的佈線SW1_R和佈線SW2_R等佈線電連接，或者使其佈線信號同步。

〈輸出控制電路的結構例子〉在圖42B及圖44A所示的顯示裝置的驅動方法中，從第1行依次進行掃描並選擇其中所有像素都是黑色顯示的行，由此讀出電流特性的資料。當採用這種驅動方法時，較佳為設置控制從驅動電路20輸出的信號的輸出控制電路。關於輸出控制電路的結構的一個例子，參照圖49A及圖49B進行說明。圖49A示出顯示裝置的驅動電路20、輸出控制電路39及像素部23，圖49B示出圖49A所示的閂鎖電路40的結構的一個例子。

在圖49A所示的顯示裝置中，在驅動電路20與像素部23之間設置輸出控制電路39。與驅動電路20電連接的佈線SL_i在輸出控制電路39中分為兩個佈線，一個藉由閂鎖電路40及開關41在行方向上延伸設置，另一個藉由開關42在行方向上延伸設置。該兩個佈線SL_i藉由開關41及開關42後連在一起，而朝向像素部23在行方向上延伸設置。

如圖49B所示，閂鎖電路40包括開關43、反相器44、反相器45以及反相器46。開關43的一個端子與佈線SL_i電連接，另一個端子與反相器44的輸入端子以及反相器45的輸出端子電連接。反相器44的輸出端子與反相器45的輸入端子以及反相器46的輸入端子電連接。反相器46的輸出端子與開關41的一個端子電連接。開關43由在列方向上延伸設置的佈線SW3控制。

在通常的顯示中，使開關41成為非導通狀態並使開關42成為導通狀態，由此從驅動電路20輸出信號。當在消隱期間中選擇黑色顯示的行時，使開關41成為導通狀態並使開關42成為非導通狀態，由此從驅動電路20 輸出信號。

再者，當在消隱期間中選擇黑色顯示的行時，藉由佈線SW3使開關43成為導通狀態。由此，在步驟1中能夠將輸入到佈線SL_i的信號保持在閂鎖電路40中。因此，即便選擇第i+1行而從驅動電路20輸入到佈線SL_i的信號停止，也能夠由保持在閂鎖電路40中的信號藉由佈線SL_i使電晶體32維持在導通狀態。

注意，在圖49A和圖49B所示的顯示裝置中，示出了藉由輸出控制電路39從佈線SL輸出信號的例子，但是本實施方式所示的顯示裝置不侷限於此。例如，除了佈線SL之外，佈線GL也可以藉由輸出控制電路39輸出信號。

注意，在本實施方式所示的顯示裝置中，在使用佈線GL的情況下，即便不使用閂鎖電路40保持信號也能夠使用上述驅動方法，因此也可以不使用閂鎖電路40。

另外，本實施方式所示的顯示裝置不一定必須使用輸出控制電路39。例如，當能夠使用解碼器等選擇性地將驅動電路20的信號輸出到任意行時，可以不使用輸出控制電路39。

注意，在本實施方式中，示出了基本原則的一個例子。因此，本實施方式的一部分或全部可以和其他實施方式的一部分或全部任意地組合、應用或替換而實施。

實施方式2〈顯示裝置的變形例子1〉在本實施方式中，對與實施方式1不同的方式的顯示裝置的結構及驅動方法進行說明。

圖43A示出本實施方式的顯示裝置的像素結構。此外，本實施方式所示的顯示裝置與圖42B所示的顯示裝置同樣地包括具有(m×n)個像素29_(i，j)的像素部23、各種週邊電路及各種佈線，週邊電路及佈線等的符號使用相同的符號。

注意，由於像素結構與實施方式1不同，所以週邊電路及佈線的結構的一部分也與圖42B所示的結構不同。明確而言，如圖42A及圖43A所示，不同之處是：佈線IL在行方向上延伸設置；以及電路部22不與佈線IL電連接。另外，將圖42A的像素1視作像素29_(i，j)。

在圖43A中示出i行(i為1以上且m以下的整數)j列(j為1以上且n以下的整數)的像素29_(i，j)的結構。像素29_(i，j)包括電晶體24、電晶體25、電晶體26、發光元件28及電容元件27。像素29_(i，j)所包括的這些元件分別與佈線GL_i、佈線SL_i、佈線DL_j、佈線CL_j及佈線IL_i電連接。注意，雖然在圖43A中在列方向上延伸設置佈線CL，且在行方向上延伸設置佈線IL，但是不侷限於此，也可以適當地改變延伸設置的方向。

像素29_(i，j)的具體連接關係為如下。電晶體24的閘極與佈線GL_i電連接，電晶體24的源極和汲極中的一個與佈線DL_j電連接，電晶體24的源極和汲極中的另一個與發光元件28的電極之一(下面有時稱為像素電極)電連接。電晶體25的閘極與電晶體26的源極和汲極中的一個電連接，電晶體25的源極和汲極中的一個與佈線CL_j電連接，電晶體25的源極和汲極中的另一個(下面有時稱為電晶體25的源極)與發光元件28的一個電極電連接。電晶體26的閘極與佈線SL_i電連接，電晶體26的源極和汲極中的另一個與佈線IL_i電連接。對發光元件28的電極的另一個(下面有時稱為共用電極)施加共用電位。

另外，佈線DL_j與電路部22所包括的讀出電路2電連接。注意，本發明的實施方式不侷限於此，讀出電路2也可以位於驅動電路21的內部。

另外，電容元件27的電極之一與電晶體26的源極和汲極中的一個、電晶體25的閘極電連接，電容元件27的電極的另一個與電晶體25的源極和汲極中的另一個、電晶體24的源極和汲極中的另一個、發光元件28的像素電極電連接。藉由如此設置電容元件27，可以在電晶體25的閘極中保持大量的電荷，從而使影像資料的保持期間變得更長。

另外，不一定必需設置電容元件27，例如，在電晶體25的寄生電容大的情況下，可以用該寄生電容代替電容元件27。

佈線CL用作對發光元件28供應電流的高電位電源線。另外，也可以以類比方式改變佈線IL的電位。

另外，可以將佈線GL和佈線SL統一為一個佈線。圖43B示出此時的電路圖。在使用一個佈線的情況下，佈線GL和佈線SL同時成為開啟狀態或關閉狀態。因此，當採用使佈線GL和佈線SL同時成為開啟狀態或關閉狀態的驅動方法時，可以將佈線GL和佈線SL統一為一個佈線。

此外，電晶體24至電晶體26的結構可以參照電晶體30至電晶體32的記載。另外，發光元件28可以參照發光元件34的記載。

在本實施方式的圖1A及圖42A中，佈線DL與讀出電路2及驅動電路21電連接。作為具體結構的一個例子說明讀出電路2d與驅動電路21電連接的結構。

當顯示影像時，使開關8、開關9及開關12處於導通狀態，且使開關10、開關11及開關13處於非導通狀態，從驅動電路21向佈線DL_j輸出影像信號。

此外，本實施方式不侷限於上述工作。例如，藉由使開關8、開關9及開關13處於導通狀態，且使開關10、開關11及開關12處於非導通狀態，也可以顯示影像。

當顯示影像時，運算放大器7以非反相輸入端子的電位與反相輸入端子的電位相等的方式工作。因此，反相輸入端子的電位，也就是說，佈線DL_j的電位可以根據非反相輸入端子的電位被控制。

在消隱期間中，使開關10、開關11及開關12處於導通狀態，且使開關8、開關9及開關13處於非導通狀態，從佈線DL_j向讀出電路2d輸入讀出用信號。

讀出電路2d藉由使開關11及13處於導通狀態且使開關8至開關10及開關12處於非導通狀態，用作積分電路。因此，讀出電路2d可以讀出佈線DL_j的電流的積分值。

另外，讀出電路2d藉由在上述開關中將電容元件14變換為電阻器用作電流電壓轉換電路。因此，讀出電路2d可以將佈線DL_j的電流值轉換為電壓值而讀出。

如此，讀出電路2d由於可以作為電晶體的電流特性的資料讀出多種資料，可以更準確地校正臨界電壓的偏差。再者，讀出電路2d藉由切換運算放大器7的連接來實現讀出多種資料的功能。

因此，可以提高臨界電壓的偏差的校正準確度，而幾乎不增加讀出電路2所占的面積。由此，由於可以減小設置有讀出電路2的驅動電路部所占的面積，所以可以實現顯示裝置的窄邊框化。

接著，參照圖47A及圖47B，作為具有圖43A所示的像素結構的顯示裝置的驅動方法的一個例子描述位址期間中的工作。

首先，佈線GL_i及佈線SL_i被選擇。其結果，佈線IL_i與佈線DL_j之間的電壓輸入到電容元件27，亦即輸入到電晶體25的閘極與源極之間。此時，佈線DL_j的電位根據影像信號變化。

此外，此時，佈線DL_j的電位不管影像信號如何都為發光元件28不發光的電位。例如，佈線DL_j的電位即使成為最大的電位，也與發光元件28的陰極的電位相等。

此外，由於佈線DL_j的電位低，所以佈線IL_i的電位也變低。例如，佈線IL_i的電位比佈線CL_j的電位低。

此外，佈線GL_i及佈線SL_i並不需要同時成為選擇狀態。

然後，佈線GL_i及佈線SL_i不被選擇。其結果，對應於電晶體25的閘極與源極之間的電壓的電流從電晶體25供應給發光元件28，由此進行顯示工作。

此外，佈線GL_i及佈線SL_i並不需要同時成為非選擇狀態。

在選擇各行而進行掃描的同時依次實施上述工作。由此，地址期間工作結束。

接著，參照圖47A及圖47B，作為具有圖43A所示的像素結構的顯示裝置的驅動方法的一個例子說明消隱期間中的電流特性的偏差的校正方法。注意，下面，對第i行的所有像素29_(i，j)都是黑色顯示的情況進行說明。

首先，對選擇所有的像素都是黑色顯示的行而對該行輸入讀出用信號的步驟1進行說明。當第i行的像素被選擇時，對佈線SL_i輸入選擇信號，電晶體26成為開啟狀態。當電晶體26成為開啟狀態時，佈線IL_i和電晶體25的閘極導通，並對電晶體25的閘極施加佈線IL_i的電位。

然後或同時，對佈線GL_i輸入選擇信號，電晶體24成為開啟狀態。當電晶體24成為開啟狀態時，佈線DL_j和電晶體25的源極導通。在此，由於佈線DL_j被施加讀出用信號，所以電晶體25的閘極與源極之間的電位差比電晶體25的臨界電壓大，且可以使電晶體25處於開啟狀態。

此時，佈線DL_j的電位較佳為低於共用電位或與共用電位大致相同。藉由這樣設定佈線DL_j的電位，可以對發光元件28施加反方向的偏壓或不施加偏壓，從而維持第i行的像素的黑色顯示的狀態。另外，即使對發光元件28施加正方向的偏壓以維持黑色顯示的狀態至少到步驟3，也將佈線DL_j與共用電位的電位差控制為微小的電位差。微小的電位差較佳為幾伏特左右以下，例如為2伏特以下，更佳為1伏特以下。並且，流過電晶體25的電流不流過發光元件28，而做好流入佈線DL_j的準備。

在此，關於i行以外的行，對佈線GL輸入使電晶體24可以保持關閉狀態的信號以使讀出用信號不被輸入。

接著，對步驟2進行說明，其中，讀出電晶體25(驅動電晶體)的電流特性資料。在步驟1結束後，掃描的行從第i行變為第i+1行，因此以前輸入到佈線SL_i的選擇信號的供應停止，電晶體26成為關閉狀態。由此，維持在步驟1中輸入到電晶體25的閘極的佈線IL_i的電位。

另一方面，電晶體24在步驟2中也需要為開啟狀態。因此，在步驟2中也需要與步驟1同樣地對佈線GL_i繼續輸入使電晶體24成為開啟狀態的信號。例如，將佈線GL與閂鎖電路連接，並使步驟1時的輸入信號在步驟2中也能夠得到保持即可。

注意，當在閘極線驅動電路中使用解碼器電路等時，即便不將閂鎖電路等連接於佈線GL，藉由控制被輸入到解碼器電路的信號，也能夠繼續對佈線GL_i供應選擇信號。

此外，在步驟2期間也可以使電晶體26處於開啟狀態。

如此，藉由使電晶體26成為關閉狀態，並使電晶體24及電晶體25成為開啟狀態，佈線CL_j與讀出電路2藉由電晶體25及電晶體24成為導通狀態。並且，根據供應到電晶體25的讀出用信號的大小，從電晶體25對佈線DL_j及讀出電路2輸出電流。由此，可以由讀出電路2讀出像素29_(i，j)的電晶體25的電流特性資料。

另外，也可以在步驟2中也使電晶體26成為開啟狀態。此時，例如，對佈線DL_j暫且供應使電晶體25成為開啟狀態的電位。然後，也可以使佈線DL_j成為浮動狀態。其結果，佈線DL_j的電位逐漸上升。並且，當使電晶體25成為關閉狀態的電位，也就是說，電晶體25的閘極與源極之間的電壓接近電晶體25的臨界電壓時，電晶體25成為關閉狀態。其結果，佈線DL_j的電位的上升停止。可以由讀出電路2讀出此時的電位，也就是說，電晶體25的源極的電位。其結果，可以讀出電晶體25的臨界電壓。另外，當讀出電晶體25的源極的電位時，也可以讀出電晶體25成為關閉狀態之前的電位。

在此，作為電晶體25的電流特性資料，只要是關於各像素中的電晶體25的電流特性偏差的資料即可。例如，既可以是電晶體25的電流值，也可以是電晶體25的臨界電壓。

接著，對步驟3進行說明，其中，對被選擇的行輸入黑色顯示用信號而使該行成為黑色顯示。在步驟1中被輸入的讀出用信號是使電晶體25成為開啟狀態的信號，當在輸入有該信號的狀態下使電晶體24成為關閉狀態時，發光元件28被施加正方向的偏壓而成為發光狀態。

為了防止這種現象，再次從第1行到第m行依次按行進行掃描。注意，物件的行以外的像素不被選擇。也就是說，對物件的行以外的行不供應選擇信號，而供應非選擇信號。並且，當對象行的佈線GL_i被選擇時，對佈線DL_j輸入電晶體25成為關閉狀態的黑色顯示用信號。該信號被施加到電晶體25的源極，電晶體25的閘極與源極之間的電位差比電晶體25的臨界電壓低，由此可以使電晶體25處於關閉狀態。

此時，對佈線SL_i供應有使電晶體26成為開啟狀態的選擇信號。其結果，可以對電晶體25的閘極與源極之間供應使電晶體25成為關閉狀態的電壓。

如此，可以維持從步驟3到掃描下一個圖框的像素的第i行的像素29_(i，j)的非發光狀態。

如圖47A所示，當步驟3結束時，圖42A所示的顯示裝置結束一個圖框期間，並開始下一個圖框的顯示。在此，可以根據在步驟2中讀出的電晶體25的電流特性資料，生成將電晶體25的電流特性偏差校正的影像信號，並輸入到對應的像素。其結果，可以減少電晶體的偏差或劣化的影響。

另外，關於在開始顯示影像後1行中的所有像素一次也沒有都成為黑色顯示的行，例如，較佳為在顯示裝置的電源切斷時等預先讀取該行的電晶體25的電流特性資料。

利用上述驅動方法，可以校正本實施方式所示的顯示裝置的像素間的驅動電晶體的電流特性偏差。在該驅動方法中，可以與顯示裝置的顯示工作並行校正驅動電晶體的電流特性偏差。

本實施方式所示的顯示裝置的像素結構不侷限於圖43A所示的結構。例如，在圖43A所示的像素29_(i，j)中，也可以在發光元件28與電晶體25之間設置開關48。圖50A及圖50B示出此時的電路圖。圖50A示出在圖43A中設置開關48的情況，圖50B示出在圖43B中設置開關48的情況。在步驟1及步驟2中，藉由使開關48處於非導通狀態，可以在步驟1及步驟2中更確實地使發光元件28維持非發光狀態。

本實施方式相當於對其他實施方式的一部分或全部進行更改、追加、修正、刪除、應用、上位概念化或下位概念化的方式。因此，本實施方式的一部分或全部可以和其他實施方式的一部分或全部任意地組合、應用或替換而實施。

實施方式3〈顯示裝置的變形例子2〉在本實施方式中，參照圖 51A及圖51B對與實施方式1不同的方式的顯示裝置的結構及驅動方法進行說明。

圖51A示出本實施方式的顯示裝置的像素結構。此外，本實施方式所示的顯示裝置與圖42B所示的顯示裝置同樣地包括具有(m×n)個像素170的像素部23、各種週邊電路及各種佈線，週邊電路及佈線等的符號使用相同的符號。另外，將圖42B的像素1視作像素170_(i，j)。

在圖51A中示出i行(i為1以上且m以下的整數)j列(j為1以上且n以下的整數)的像素170_(i，j)的結構。像素170_(i，j)包括n通道型電晶體171、p通道型電晶體172、n通道型電晶體173、發光元件174及電容元件175。像素170_(i，j)所包括的這些元件分別與佈線GL_i、佈線SL_i、佈線DL_j、佈線CL_j及佈線IL_j電連接。

像素170_(i，j)的具體連接關係為如下。電晶體171的閘極與佈線GL_i電連接，電晶體171的源極和汲極中的一個與佈線DL_j電連接，電晶體171的源極和汲極中的另一個與電晶體172的閘極電連接。電晶體172的源極和汲極中的一個與電晶體173的源極和汲極中的一個及發光元件174的電極之一(下面有時稱為像素電極)電連接，電晶體172的源極和汲極中的另一個(下面有時稱為電晶體172的源極)與佈線CL_j電連接。電晶體173的閘極與佈線SL_i電連接，電晶體173的源極和汲極中的另一個與佈線IL_j電連接。對發光元件174的電極的另一個(下面有時稱為共用電極)施加共用電位。

另外，佈線IL_j與電路部22所包括的讀出電路2電連接。注意，本發明的實施方式不侷限於此，讀出電路2也可以位於驅動電路21的內部。

另外，電容元件175的一個電極與電晶體171的源極和汲極中的另一個及電晶體172的閘極電連接，電容元件175的另一個電極與電晶體172的源極和汲極中的另一個電連接。藉由如此設置電容元件175可以在電晶體172的閘極中保持大量的電荷，從而使影像資料的保持期間變得更長。

另外，不一定必需設置電容元件175，例如，在電晶體172的寄生電容大的情況下，可以用該寄生電容代替電容元件175。

此外，電晶體171及電晶體173的結構可以參照電晶體30及電晶體32的記載。另外，發光元件174可以參照發光元件34的記載。

圖51A所示的像素結構與圖44A所示的像素結構之間的不同之處是：電晶體172是p通道型電晶體以及與此相應的電容元件175的連接關係。關於圖51A所示的顯示裝置的驅動方法，考慮到電晶體172的開關的電位與電晶體31的電位相反這點，可以參照實施方式1所記載的顯示裝置的驅動方法。

圖51B示出與圖51A所示的像素結構不同的像素結構。圖51B所示的像素結構與圖51A所示的像素結構之間的不同之處是佈線CL在行方向上延伸設置，而其他結構是同樣的。

在此，藉由採用可以以類比方式改變佈線CL的電位的結構，能夠根據佈線GL及佈線SL的電位的變化而調整佈線CL的電位。例如，在圖47B的步驟1及步驟2中，可以使圖51A的佈線CL_j的電位低於共用電位或與共用電位大致相等。藉由這樣設定佈線CL_j的電位，可以對發光元件174施加反方向的偏壓或不施加偏壓，從而維持第i行的像素的黑色顯示的狀態。另外，即使對發光元件174施加正方向的偏壓以維持黑色顯示的狀態至少到步驟3，也將佈線CL_j與共用電位的電位差控制為微小的電位差。微小的電位差較佳為幾伏特左右以下，例如為2伏特以下，更佳為1伏特以下。

本實施方式所示的顯示裝置的像素結構不侷限於圖51A及圖51B所示的結構。例如，在圖51A及圖51B所示的像素170_(i，j)中，也可以在發光元件174與電晶體172之間設置開關176。圖52A及圖52B示出此時的電路圖。圖52A示出在圖51A中設置開關176的情況，圖52B示出在圖51B中設置開關176的情況。在步驟1及步驟2中，藉由使開關176處於非導通狀態，可以在步驟1及步驟2中更確實地使發光元件174維持非發光狀態。

實施方式4〈顯示裝置的具體結構例子〉對顯示裝置的結構的一個例子進行說明。在圖53中，以方塊圖示出顯示裝置180的結構。此外，雖然在方塊圖中，根據每個功能劃分構成要素而表示為互相獨立的方塊，但是實際上的構成要素難以根據每個功能劃分，且一個構成要素可能會係關於多個功能。

圖53所示的顯示裝置180包括：在像素部23中包括多個像素35的面板185；控制器186；CPU183；影像處理電路182；影像記憶體187；記憶體188；以及校正電路181。面板185包括驅動電路20、驅動電路21以及電路部22。另外，對於驅動電路20、驅動電路21、電路部22、像素部23以及像素35可以參照上述實施方式的記載。

CPU183具有如下功能：對從外部輸入的指令或儲存在設置於CPU183內的記憶體中的指令進行解碼而對顯示裝置180所包括的各種電路的工作進行總括控制，由此執行上述指令。

校正電路181藉由實施方式1所述的方法根據各像素所包括的驅動電晶體的電流特性的資料生成校正電流特性的資料。記憶體188具有儲存校正電流特性的資料的功能。

影像記憶體187具有儲存輸入到顯示裝置180的影像資料189的功能。另外，圖53示出僅將一個影像記憶體187設置在顯示裝置180中的情況，但是也可以將多個影像記憶體187設置在顯示裝置180中。例如，在藉由利用分別對應於紅色、藍色和綠色等色相的三個影像資料189來在像素部23中顯示全彩色的影像的情況下，可以設置分別對應於各影像資料189的影像記憶體187。

影像記憶體187例如可以使用DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)、SRAM(Static Random Access Memory：靜態隨機存取記憶體)等的記憶體電路。或者，也可以作為影像記憶體187使用VRAM(Video RAM：視頻隨機存取記憶體)。

影像處理電路182具有如下功能：根據來自CPU183的指令將影像資料189寫入到影像記憶體187並從影像記憶體187讀出影像資料189，並且，根據影像資料189生成影像信號。另外，影像處理電路182具有如下功能：根據來自CPU183的指令讀出儲存在記憶體188的資料，並且利用該資料進行影像信號的校正。

控制器186具有在被輸入影像信號時根據面板185的規格對影像信號進行信號處理並將該信號供應到面板185的功能。

另外，控制器186具有將用來驅動驅動電路20和驅動電路21等的各種驅動信號供應到面板185的功能。驅動信號包括用來控制驅動電路21的工作的起動脈衝信號SSP、時脈信號SCK、鎖存信號LP、用來控制驅動電路20的工作的起動脈衝信號GSP、時脈信號GCK等。

另外，顯示裝置180可以包括具有對顯示裝置180所包括的CPU183供應資料或指令的功能的輸入裝置。作為輸入裝置，可以使用鍵盤、指向裝置、觸控面板以及感測器等。

〈電晶體的結構例子1〉在圖54A和圖54B及圖55A和圖55B中，作為包括在顯示裝置中的電晶體的一個例子示出頂閘極結構的電晶體。

圖55A和圖55B示出設置在驅動電路部(例如，驅動電路20、驅動電路21、電路部22及讀出電路2等)中的電晶體300B及設置在像素部23中的電晶體300A的俯視圖，圖54A和圖54B示出電晶體300B及電晶體300A的剖面圖。圖55A是電晶體300B的俯視圖，圖55B是電晶體300A的俯視圖。圖54A是沿圖55A中的點劃線X1-X2的剖面圖及沿圖55B中的點劃線X3-X4的剖面圖。圖54B是沿圖55A中的點劃線Y1-Y2的剖面圖及沿圖55B中的點劃線Y3-Y4的剖面圖。另外，圖54A是電晶體300A及電晶體300B的通道長度方向的剖面圖。圖54B是電晶體300A及電晶體300B的通道寬度方向的剖面圖。

注意，有時在其他的電晶體的俯視圖中也與電晶體300B及電晶體300A同樣地省略構成要素的一部分而圖示。此外，有時將點劃線X1-X2方向及點劃線X3-X4方向稱為通道長度方向，將點劃線Y1-Y2方向及點劃線Y3-Y4方向稱為通道寬度方向。

圖54A和圖54B所示的電晶體300A包括：形成在基板301上的絕緣膜311上的氧化物半導體膜312；與氧化物半導體膜312接觸的導電膜314；導電膜316；絕緣膜317；以及隔著絕緣膜317與氧化物半導體膜312重疊的導電膜318。注意，在電晶體300A上設置有絕緣膜320。

圖54A和圖54B所示的電晶體300B包括形成在基板301上的絕緣膜311上的氧化物半導體膜303、與氧化物半導體膜303接觸的導電膜304、導電膜305及絕緣膜306以及隔著絕緣膜306與氧化物半導體膜303重疊的導電膜307。另外，在電晶體300B上設置有絕緣膜320。

電晶體300B包括隔著絕緣膜311與氧化物半導體膜303重疊的導電膜302。也就是說，將導電膜302用作閘極電極。此外，電晶體300B為雙閘極結構的電晶體。至於其他結構，與電晶體300A同樣，並且發揮相同效果。

藉由對導電膜302及導電膜307施加彼此不同的電位，可以控制電晶體300B的臨界電壓。或者，如圖54B所示，藉由對導電膜302與導電膜307施加相同電位，可以增加通態電流，減少初期特性的不均勻，抑制-GBT應力測試所導致的劣化，並且抑制在汲極電壓不同時的通態電流的上升電壓的變動。

在顯示裝置的驅動電路部(例如，驅動電路20、驅動電路21、電路部22及讀出電路2等)和像素部23中的電晶體的結構不同。驅動電路部所包括的電晶體為雙閘極結構。也就是說，與像素部23相比，驅動電路部所包括的電晶體的通態電流較高。

另外，驅動電路部和像素部23所包括的電晶體的通道長度彼此不同。

典型地，可以將驅動電路部所包括的電晶體300B的通道長度設定為低於2.5μm或者1.45μm以上且2.2μm以下。另一方面，可以將像素部23所包括的電晶體300A的通道長度設定為2.5μm以上或者2.5μm以上且20μm以下。

藉由將驅動電路部所包括的電晶體300B的通道長度設定為低於2.5μm，較佳為1.45μm以上且2.2μm以下，與像素部23所包括的電晶體300A相比，可以使通態電流增大。其結果是，可以製造能夠進行高速工作的驅動電路部。

在氧化物半導體膜312中，在不與導電膜314、導電膜316及導電膜318重疊的區域中包含形成氧缺陷的元素。此外，在氧化物半導體膜303中，在不與導電膜304、導電膜305及導電膜307重疊的區域中包含形成氧缺陷的元素。下面，將形成氧缺陷的元素作為雜質元素進行說明。作為雜質元素的典型例子，有氫或稀有氣體元素等。作為稀有氣體元素的典型例子，有氦、氖、氬、氪以及氙等。再者，也可以作為雜質元素，在氧化物半導體膜312及氧化物半導體膜303中包含硼、碳、氮、氟、鋁、矽、磷及氯等。

此外，絕緣膜320是包含氫的膜，典型為氮化物絕緣膜。藉由使絕緣膜320與氧化物半導體膜312及氧化物半導體膜303接觸，包含在絕緣膜320中的氫擴散於氧化物半導體膜312及氧化物半導體膜303。其結果是，在氧化物半導體膜312及氧化物半導體膜303中的與絕緣膜320接觸的區域中，包含多量的氫。

當作為雜質元素將稀有氣體元素添加到氧化物半導體膜中時，氧化物半導體膜中的金屬元素和氧的鍵合被切斷而形成氧缺陷。因氧化物半導體膜所包括的氧缺陷和氫之間的相互作用而氧化物半導體膜的導電率增高。明確而言，因氫進入氧化物半導體膜所包括的氧缺陷中而生成載子(電子)。其結果是，導電率增高。

在此，圖56A示出氧化物半導體膜312的部分放大圖。注意，作為典型例子，使用包括在電晶體300A中的氧化物半導體膜312的部分放大圖進行說明。如圖56A所示，氧化物半導體膜312包括與導電膜314或導電膜316接觸的區域312a、與絕緣膜320接觸的區域312b以及與絕緣膜317接觸的區域312d。注意，在導電膜318的側面具有錐形形狀的情況下，也可以包括與導電膜318的錐形部重疊的區域312c。

區域312a被用作源極區域及汲極區域。在導電膜314及導電膜316使用與氧容易鍵合的導電材料如鎢、鈦、鋁、銅、鉬、鉻、鉭或者合金等形成的情況下，包含在氧化物半導體膜中的氧和包含在導電膜314及導電膜316中的導電材料鍵合，在氧化物半導體膜中形成氧缺陷。另外，有時在氧化物半導體膜中混入形成導電膜314及導電膜316的導電材料的構成元素的一部分。其結果是，與導電膜314或導電膜316接觸的區域312a具有高導電性並被用作源極區域及汲極區域。

區域312b被用作低電阻區域。區域312b至少包含作為雜質元素的稀有氣體及氫。注意，在導電膜318的側面具有錐形形狀的情況下，因為雜質元素藉由導電膜318的錐形部添加到區域312c，所以區域312c包含雜質元素，但是與區域312b相比，區域312c中的雜質元素的一個例子的稀有氣體元素的濃度較低。藉由包括區域312c，可以提高電晶體的源極-汲極耐壓。

在藉由濺射法形成氧化物半導體膜312的情況下，區域312a至區域312d都包含稀有氣體元素，並且與區域312a及區域312d相比，區域312b及區域312c的稀有氣體元素的濃度更高。這是因為在藉由濺射法形成氧化物半導體膜312的情況下，作為濺射氣體使用稀有氣體，從而在氧化物半導體膜312中包含稀有氣體，並且在區域312b及區域312c中故意地添加稀有氣體，以便形成氧缺陷。注意，也可以在區域312b及區域312c中添加有與區域312a及區域312d不同的稀有氣體元素。

另外，由於區域312b接觸於絕緣膜320，與區域312a及區域312d相比，區域312b的氫濃度高。另外，在氫從區域312b擴散到區域312c的情況下，區域312c的氫濃度比區域312a及區域312d高。但是，區域312b的氫濃度比區域312c高。

在區域312b及區域312c中，可以將藉由二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)得到的氫濃度設定為8×1019atoms/cm3以上、1×1020atoms/cm3以上或者5×1020atoms/cm3以上。另外，可以將藉由二次離子質譜分析法得到的區域312a及區域312d的氫濃度設定為5×1019atoms/cm3以下、1×1019atoms/cm3以下、5×1018atoms/cm3以下、1×1018atoms/cm3以下、5×1017atoms/cm3以下或者1×1016atoms/cm3以下。

此外，在作為雜質元素將硼、碳、氮、氟、鋁、矽、磷或氯添加到氧化物半導體膜312的情況下，僅在區域312b及區域312c中包含雜質元素。因此，與區域312a及區域312d相比，區域312b及區域312c的雜質元素的濃度高。注意，在區域312b及區域312c中，可以將藉由二次離子質譜分析法得到的雜質元素的濃度設定為1×1018atoms/cm3以上且1×1022atoms/cm3以下、1×1019atoms/cm3以上且1×1021atoms/cm3以下或者5×1019atoms/cm3以上且5×1020atoms/cm3以下。

與區域312d相比，區域312b及區域312c的氫濃度高且由於稀有氣體元素的添加的氧缺陷量多。由此區域312b及區域312c具有高導電性而被用作低電阻區域。典型地，作為區域312b及區域312c的電阻率，可以設定為1×10-3Ωcm以上且低於1×104Ωcm或者1×10-3Ωcm以上且低於1×10-1Ωcm。

注意，當在區域312b及區域312c中，氫量與氧缺陷量相同或比氧缺陷量較少時，氫容易被氧缺陷俘獲，而不容易擴散到被用作通道的區域312d。其結果是，可以製造常關閉特性的電晶體。

區域312d被用作通道。

此外，在將導電膜314、導電膜316及導電膜318用作遮罩對氧化物半導體膜312添加雜質元素之後，也可以縮小導電膜318的頂面形狀的面積。這可以藉由如下步驟實現：在導電膜318的形成製程中，對導電膜318上的遮罩進行縮小處理來形成具有更微細的結構的遮罩。接著，藉由使用該遮罩對導電膜318及絕緣膜317進行蝕刻，可以形成圖56B所示的導電膜318a及絕緣膜317a。作為縮小處理可以適用例如使用氧自由基等的灰化處理。

其結果是，在氧化物半導體膜312中，在區域312c和被用作通道的區域312d之間，形成偏置(offset)區域312e。注意，藉由將通道長度方向上的偏置區域312e的長度設定為低於0.1μm，可以抑制電晶體的通態電流的降低。

絕緣膜317及絕緣膜306被用作閘極絕緣膜。

導電膜314、導電膜316、導電膜304及導電膜305被用作源極電極及汲極電極。

導電膜318及導電膜307被用作閘極電極。

本實施方式所示的電晶體300A及電晶體300B在被用作通道的區域312d和被用作源極區域及汲極區域的區域312a之間包括被用作低電阻區域的區域312b和/或區域312c。由此，可以降低通道和源極區域及汲極區域之間的電阻，並且電晶體300A及電晶體300B的通態電流大且場效移動率高。

此外，在電晶體300A及電晶體300B中，導電膜318與導電膜314及導電膜316不重疊，而可以減少導電膜318和導電膜314及導電膜316之間的寄生電容，並且導電膜307與導電膜304及導電膜305不重疊，而可以減少導電膜307和導電膜304及導電膜305之間的寄生電容。其結果是，在作為基板301使用大面積基板的情況下，可以減少導電膜314、導電膜316、導電膜318、導電膜304、導電膜305及導電膜307中的信號遲延。

此外，在電晶體300A中，藉由將導電膜314、導電膜316及導電膜318用作遮罩，對氧化物半導體膜312添加稀有氣體元素，形成包含氧缺陷的區域。此外，在電晶體300B中，藉由將導電膜304、導電膜305及導電膜307用作遮罩，對氧化物半導體膜303添加雜質元素，形成包含氧缺陷的區域。再者，包含氧缺陷的區域與包含氫的絕緣膜320接觸，由此藉由包含在絕緣膜320中的氫擴散到包含氧缺陷的區域，形成低電阻區域。也就是說，可以自對準地形成低電阻區域。

此外，本實施方式所示的電晶體300A及電晶體300B藉由對區域312b添加稀有氣體，形成氧缺陷並添加氫。由此可以提高區域312b的導電率並減少每個電晶體的區域312b的導電率的不均勻。也就是說，藉由對區域312b添加稀有氣體及氫，可以控制區域312b的導電率。

下面詳細說明圖54A和圖54B所示的結構。

作為基板301，可以採用各種各樣的基板，而不侷限於特定的基板。作為該基板的一個例子，有半導體基板(例如單晶基板或矽基板)、SOI基板、玻璃基板、石英基板、塑膠基板、金屬基板、不鏽鋼基板，包含不鏽鋼箔的基板、鎢基板、包含鎢箔的基板、撓性基板、貼合薄膜、包含纖維狀材料的紙或基材薄膜等。作為玻璃基板的一個例子，有鋇硼矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鈉鈣玻璃等。作為撓性基板、貼合薄膜、基材薄膜等，可以舉出如下例子。例如，有以聚對苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚碸(PES)為代表的塑膠。或者，作為一個例子，有丙烯酸樹脂等合成樹脂等。作為一個例子，有聚丙烯、聚酯、聚氟化乙烯、聚氯乙烯等。作為一個例子，有聚醯胺、聚醯亞胺、芳族聚醯胺、環氧樹脂、無機蒸鍍薄膜、紙等。尤其是，藉由使用半導體基板、單晶基板或SOI基板等製造電晶體，可以製造特性、尺寸或形狀等的不均勻性小、電流能力高且尺寸小的電晶體。當利用上述電晶體構成電路時，可以實現電路的低耗電量化或電路的高集成化。

或者，作為基板301，也可以使用撓性基板，並且在撓性基板上直接形成電晶體。或者，也可以在基板301和電晶體之間設置剝離層。剝離層可以用於在其上製造半導體裝置的一部分或全部，然後將其從基板301分離並轉置到其他基板上。此時，也可以將電晶體轉置到耐熱性低的基板或撓性基板上。另外，作為上述剝離層，例如可以使用鎢膜與氧化矽膜的無機膜的疊層結構或基板上形成有聚醯亞胺等有機樹脂膜的結構等。

作為被轉置電晶體的基板的一個例子，除了上述的可以形成電晶體的基板之外，還可以使用紙基板、玻璃紙基板、芳族聚醯胺薄膜基板、聚醯亞胺薄膜基板、石材基板、木材基板、布基板(包括天然纖維(絲、棉、麻)、合成纖維(尼龍、聚氨酯、聚酯)或再生纖維(醋酯纖維、銅氨纖維、人造纖維、再生聚酯)等)、皮革基板、橡膠基板等。藉由採用這些基板，可以實現形成特性良好的電晶體、形成耗電量小的電晶體、製造不容易損壞的裝置、給予耐熱性、輕量化或薄型化。

絕緣膜311可以使用氧化物絕緣膜或氮化物絕緣膜的單層或疊層形成。注意，為了提高與氧化物半導體膜303及氧化物半導體膜312之間的介面特性，在絕緣膜311中至少與氧化物半導體膜303及氧化物半導體膜312接觸的區域較佳為由氧化物絕緣膜形成。或者，作為絕緣膜311使用藉由加熱釋放氧的氧化物絕緣膜，藉由加熱處理使包含在絕緣膜311中的氧移動到氧化物半導體膜312及氧化物半導體膜303中。

絕緣膜311的厚度可以為50nm以上、100nm以上且3000nm以下、或200nm以上且1000nm以下。藉由增加絕緣膜311的厚度，可以使絕緣膜311的氧釋放量增加，而能夠減少絕緣膜311與氧化物半導體膜303及氧化物半導體膜312之間的介面能階，並且減少包含在氧化物半導體膜303及氧化物半導體膜312的區域312d中的氧缺陷。

作為絕緣膜311，可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鎵或Ga-Zn氧化物等，並且以單層或疊層設置絕緣膜311。

氧化物半導體膜312及氧化物半導體膜303由典型為In-Ga氧化物、In-Zn氧化物、In-M-Zn氧化物(M為Mg、Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)等的金屬氧化物形成。注意，氧化物半導體膜312及氧化物半導體膜303具有透光性。

注意，在氧化物半導體膜312及氧化物半導體膜303為In-M-Zn氧化物的情況下，In及M的原子百分比為當In及M的和為100atomic%時In為25atomic%以上且M低於75atomic%，或者In為34atomic%以上且M低於66atomic%。

氧化物半導體膜312及氧化物半導體膜303的能隙為2eV以上，2.5eV以上或者3eV以上。

氧化物半導體膜312及氧化物半導體膜303的厚度可以為3nm以上且200nm以下、3nm以上且100nm以下或者3nm以上且50nm以下。

當氧化物半導體膜312及氧化物半導體膜303為In-M-Zn氧化物(M為Mg、Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)時，用於形成In-M-Zn氧化物的濺射靶材的金屬元素的原子個數比較佳為滿足In為M以上且Zn為M以上。作為這種濺射靶材的金屬元素的原子個數比較佳為In：M：Zn=1：1：1、In：M：Zn=1：1：1.2、In：M：Zn=2：1：1.5、In：M：Zn=2：1：2.3、In：M：Zn=2：1：3、In：M：Zn=3：1：2等。注意，在所形成的氧化物半導體膜312及氧化物半導體膜303的原子個數比中都包含上述濺射靶材中的金屬元素的原子個數比的±40%的範圍內的變動。

此外，當氧化物半導體膜312及氧化物半導體膜303包含第14族元素之一的矽或碳時，在氧化物半導體膜312及氧化物半導體膜303中氧缺陷增加，使得氧化物半導體膜312及氧化物半導體膜303n型化。因此，氧化物半導體膜312及氧化物半導體膜303中的尤其在區域312d中，可以將矽或碳的濃度(利用二次離子質譜分析法得到的濃度)設定為2×1018atoms/cm3以下或者2×1017atoms/cm3以下。其結果是，電晶體具有正臨界電壓的電特性(也稱為常關閉特性)。

此外，在氧化物半導體膜312及氧化物半導體膜303中，尤其在區域312d中，可以將利用二次離子質譜分析法得到的鹼金屬或鹼土金屬的濃度設定為1×1018atoms/cm3以下或者2×1016atoms/cm3以下。鹼金屬或鹼土金屬有時會與氧化物半導體結合而生成載子，導致電晶體的關態電流的增大。由此，較佳為降低區域312d的鹼金屬或鹼土金屬的濃度。其結果是，電晶體具有正臨界電壓的電特性(也稱為常關閉特性)。

此外，當在氧化物半導體膜312及氧化物半導體膜303中，尤其在區域312d包含氮時，有時會生成成為載子的電子，載子密度增加而成為n型化。其結果是，使用包含氮的氧化物半導體膜的電晶體容易具有常開啟特性。因此，在該氧化物半導體膜中，尤其在區域312d中，較佳為儘可能減少氮。例如，可以將利用二次離子質譜分析法得到的氮濃度設定為5×1018atoms/cm3以下。

藉由在氧化物半導體膜312及氧化物半導體膜303中，尤其在區域312d中減少雜質元素，可以降低氧化物半導體膜的載子密度。因此，在氧化物半導體膜312及氧化物半導體膜303中，尤其在區域312d中，可以將載子密度設定為1×1017個/cm3以下、1×1015個/cm3以下、1×1013個/cm3以下或者1×1011個/cm3以下。

藉由作為氧化物半導體膜312及氧化物半導體膜303，使用雜質濃度低且缺陷態密度低的氧化物半導體膜，可以製造具有更優良的電特性的電晶體。在此，將雜質濃度低且缺陷態密度低的(氧缺陷少)的狀態稱為“高純度本質”或“實質上高純度本質”。因為使用高純度本質或實質上高純度本質的氧化物半導體的電晶體的載子發生源極少，所以有時可以降低載子密度。由此，在該氧化物半導體膜中形成通道區域的電晶體容易具有正臨界電壓的電特性(也稱為常關閉特性)。因為高純度本質或實質上高純度本質的氧化物半導體膜具有極低的缺陷態密度，所以有可能具有極低的陷阱態密度。高純度本質或實質上高純度本質的氧化物半導體膜的關態電流顯著低，當源極電極與汲極電極間的電壓(汲極電壓)在1V至10V的範圍時，關態電流也可以為半導體參數分析儀的測定極限以下，亦即1×10-13A以下。因此，在該氧化物半導體膜中形成有通道區域的電晶體的電特性變動小，該電晶體成為可靠性高的電晶體。

此外，氧化物半導體膜312及氧化物半導體膜303例如也可以具有非單晶結構。非單晶結構例如包括在後面描述的CAAC-OS(c-axis-aligned a-b-plane-anchored crystalline oxide semiconductor)、多晶結構、在後面描述的微晶結構或非晶結構。在非單晶結構中，非晶結構的缺陷態密度最高，而CAAC-OS的缺陷態密度最低。

此外，氧化物半導體膜312及氧化物半導體膜303也可以為具有非晶結構的區域、微晶結構的區域、多晶結構的區域、CAAC-OS的區域和單晶結構的區域中的兩種以上的混合膜。混合膜有時採用例如具有非晶結構的區域、微晶結構的區域、多晶結構的區域、CAAC-OS的區域和單晶結構的區域中的兩種以上的區域的單層結構。另外，混合膜有時例如具有非晶結構的區域、微晶結構的區域、多晶結構的區域、CAAC-OS的區域和單晶結構的區域中的兩種以上的區域的疊層結構。

注意，在氧化物半導體膜312及氧化物半導體膜303中有時區域312b與區域312d的晶性不同。此外，在氧化物半導體膜312及氧化物半導體膜303中，有時區域312c和區域312d的晶性不同。此時，當對區域312b或區域312c添加雜質元素時，區域312b或區域312c受到損傷，而降低晶性。

絕緣膜306及絕緣膜317可以使用氧化物絕緣膜或氮化物絕緣膜的單層或疊層形成。注意，為了提高氧化物半導體膜312及氧化物半導體膜303的介面特性，在絕緣膜306及絕緣膜317中至少與氧化物半導體膜312及氧化物半導體膜303接觸的區域較佳為使用氧化物絕緣膜形成。作為絕緣膜306及絕緣膜317使用例如氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鎵或Ga-Zn氧化物等，並且以單層或疊層設置絕緣膜306及絕緣膜317。

另外，藉由作為絕緣膜306及絕緣膜317設置具有阻擋氧、氫、水等的效果的絕緣膜，能夠防止氧從氧化物半導體膜312及氧化物半導體膜303到外部，並能夠防止氫、水等從外部侵入氧化物半導體膜312及氧化物半導體膜303。作為具有阻擋氧、氫、水等的效果的絕緣膜，有氧化鋁膜、氧氮化鋁膜、氧化鎵膜、氧氮化鎵膜、氧化釔膜、氧氮化釔膜、氧化鉿膜、氧氮化鉿膜等。

此外，藉由作為絕緣膜306及絕緣膜317，使用矽酸鉿(HfSiOx)、添加有氮的矽酸鉿(HfSixOyNz)、添加有氮的鋁酸鉿(HfAlxOyNz)、氧化鉿、氧化釔等high-k材料，可以降低電晶體的閘極漏電流。

此外，藉由作為絕緣膜306及絕緣膜317使用因加熱而釋放氧的氧化物絕緣膜，可以利用加熱處理來使包含在絕緣膜306及絕緣膜317中的氧移動到氧化物半導體膜312及氧化物半導體膜303中。

此外，作為絕緣膜306及絕緣膜317，可以使用缺陷少的氧氮化矽膜。在對缺陷少的氧氮化矽膜進行加熱處理後，在對其利用100K以下的ESR進行測量而得到的質譜中，觀察到g值為2.037以上且2.039以下的第一信號、g值為2.001以上且2.003以下的第二信號以及g值為1.964以上且1.966以下的第三信號。此外，第一信號與第二信號的分裂寬度以及第二信號與第三信號的分裂寬度在X波段的ESR測定中分別為5mT左右。另外，g值為2.037以上且2.039以下的第一信號、g值為2.001以上且2.003以下的第二信號以及g值為1.964以上且1.966以下的第三信號的自旋密度的總計為小於1×1018spins/cm3，典型為1×1017spins/cm3以上且小於1×1018spins/cm3。

另外，在100K以下的ESR譜中，g值為2.037以上且2.039以下的第一信號、g值為2.001以上且2.003以下的第二信號以及g值為1.964以上且1.966以下的第三信號相當於起因於氮氧化物(NOx，x為0以上且2以下，較佳為1以上且2以下)的信號。換言之，g值為2.037以上且2.039以下的第一信號、g值為2.001以上且2.003以下的第二信號以及g值為1.964以上且1.966以下的第三信號的自旋密度的總計越低，包含在氧氮化矽膜中的氮氧化物的含量越少。

此外，藉由二次離子質譜分析法測量的缺陷少的氧氮化矽膜的氮濃度為6×1020atoms/cm3以下。藉由作為絕緣膜317使用缺陷少的氧氮化矽膜，不容易生成氮氧化物，可以減少氧化物半導體膜312及氧化物半導體膜303與絕緣膜的介面上的載子陷阱。此外，可以減少顯示裝置所包括的電晶體的臨界電壓的變動，並且可以減少電晶體的電特性的變動。

可以將絕緣膜306及絕緣膜317的厚度設定為5nm以上且400nm以下、5nm以上且300nm以下或者10nm以上且250nm以下。

導電膜314、導電膜316、導電膜318、導電膜304、導電膜305、導電膜302及導電膜307可以使用選自鋁、鉻、銅、鉭、鈦、鉬、鎳、鐵、鈷及鎢中的金屬元素、或者以上述金屬元素為成分的合金、或者組合上述金屬元素的合金等形成。或者，也可以使用選自錳及鋯等中的一個或多個的金屬元素。或者，導電膜314、導電膜316、導電膜318、導電膜304、導電膜305、導電膜302及導電膜307可以採用單層結構或兩層以上的疊層結構。例如，有包含矽的鋁膜的單層結構、包含錳的銅膜的單層結構、在鋁膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鎢膜的兩層結構、在氮化鉭膜或氮化鎢膜上層疊鎢膜的兩層結構、在包含錳的銅膜上層疊銅膜的兩層結構、依次層疊鈦膜、鋁膜及鈦膜的三層結構、依次層疊包含錳的銅膜、銅膜及包含錳的銅膜的三層結構等。此外，也可以使用組合鋁與選自鈦、鉭、鎢、鉬、鉻、釹、鈧中的一種或多種而成的合金膜或氮化膜。

此外，作為導電膜314、導電膜316、導電膜318、導電膜304、導電膜305、導電膜302及導電膜307，可以適用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、包含氧化矽的銦錫氧化物等的具有透光性的導電材料。此外，也可以採用上述具有透光性的導電材料和上述金屬元素的疊層結構。

可以將導電膜314、導電膜316、導電膜318、導電膜304、導電膜305、導電膜302及導電膜307的厚度設定為30nm以上且500nm以下或者100nm以上且400nm以下。

絕緣膜320是包含氫的膜，典型地是氮化物絕緣膜。作為氮化物絕緣膜，可以使用氮化矽、氧化鋁等形成。

〈電晶體的結構例子2〉接著，參照圖57A至圖57C說明顯示裝置所包括的電晶體的另一結構。在此，作為設置在像素部23中的電晶體300A的變形例子使用電晶體300C進行說明，對驅動電路部的電晶體300B適當地適用電晶體300C的絕緣膜311的結構、或者導電膜314、導電膜316及導電膜318的結構。

在圖57A至圖57C中示出顯示裝置所包括的電晶體300C的俯視圖及剖面圖。圖57A是電晶體300C的俯視圖，圖57B是沿著圖57A的點劃線Y3-Y4的剖面圖，圖57C是沿著圖57A的點劃線X3-X4的剖面圖。

在圖57A至圖57C所示的電晶體300C中，導電膜314、導電膜316及導電膜318分別具有兩層或三層結構。此外，絕緣膜311具有氮化物絕緣膜311a及氧化物絕緣膜311b的疊層結構。至於其他結構，與電晶體300A同樣，並且發揮相同效果。

首先，對導電膜314、導電膜316及導電膜318進行說明。

導電膜314依次層疊導電膜314a、導電膜314b及導電膜314c來形成，並且導電膜314a及導電膜314c覆蓋導電膜314b表面。也就是說，將導電膜314a及導電膜314c用作導電膜314b的保護膜。

與導電膜314同樣，導電膜316依次層疊導電膜316a、導電膜316b及導電膜316c來形成，並且導電膜316a及導電膜316c覆蓋導電膜316b表面。也就是說，將導電膜316a及導電膜316c用作導電膜316b的保護膜。

導電膜318依次層疊導電膜318a及導電膜318b來形成。

導電膜314a、導電膜316a及導電膜318a使用防止包含在導電膜314b、導電膜316b及導電膜318b中的金屬元素擴散到氧化物半導體膜312中的材料來形成。作為導電膜314a、導電膜316a及導電膜318a，使用鈦、鉭、鉬或鎢、其合金、或者氮化鈦、氮化鉭、氮化鉬等形成。或者，導電膜314a、導電膜316a及導電膜318a可以使用Cu-X合金(X為Mn、Ni、Cr、Fe、Co、Mo、Ta或Ti)等形成。

導電膜314b、導電膜316b及導電膜318b使用低電阻材料形成。作為導電膜314b、導電膜316b及導電膜318b，可以使用銅、鋁、金或銀等、其合金、或者以上述金屬為主要成分的化合物等形成。

藉由使用包含在導電膜314b及導電膜316b中的金屬元素被鈍化的膜形成導電膜314c及導電膜316c，可以防止在絕緣膜328的形成步驟中包含在導電膜314b及導電膜316b中的金屬元素移動到氧化物半導體膜312中。作為導電膜314c及導電膜316c，可以使用金屬矽化合物、金屬矽氮化合物等，典型為CuSix(x>0)、CuSixNy(x>0，y>0)等。

在此，對導電膜314c及導電膜316c的形成方法進行說明。注意，導電膜314b及導電膜316b使用銅形成。另外，導電膜314c及導電膜316c使用CuSixNy(x>0，y>0)形成。

將導電膜314b及導電膜316b暴露於在氫、氨、一氧化碳等的還原氛圍中產生的電漿，使導電膜314b、導電膜316b表面的氧化物還原。

接著，在以200℃以上且400℃以下的溫度進行加熱的同時，將導電膜314b及導電膜316b暴露於矽烷。其結果是，包含在導電膜314b及導電膜316b中的銅被用作催化劑，矽烷被分解為Si和H2，並且導電膜314b及導電膜316b表面形成CuSix(x>0)。

接著，將導電膜314b及導電膜316b暴露於在氨或氮等的包含氮的氛圍中產生的電漿，在導電膜314b及導電膜316b表面形成的CuSix(x>0)與包含在電漿中的氮起反應，而作為導電膜314c及導電膜316c，形成CuSixNy(x>0，y>0)。

注意，在上述步驟中，也可以藉由在將導電膜314b及導電膜316b暴露於在氨氛圍或氮氛圍等包含氮的氛圍中產生的電漿之後，在以200℃以上且400℃以下的溫度進行加熱的同時，將導電膜314b及導電膜316b暴露於矽烷，作為導電膜314c及導電膜316c可以形成CuSixNy(x>0，y>0)。

接著，對層疊有氮化物絕緣膜311a及氧化物絕緣膜311b的絕緣膜311進行說明。

例如，作為氮化物絕緣膜311a，可以使用氮化矽、氮氧化矽、氮化鋁及氮氧化鋁等形成。此外，作為氧化物絕緣膜311b，可以使用氧化矽、氧氮化矽及氧化鋁等形成。藉由在基板301一側設置氮化物絕緣膜311a，可以防止來自外部的氫、水等擴散到氧化物半導體膜312中。

〈電晶體的結構例子3〉接著，參照圖58A至圖58C及圖59A至圖59C對顯示裝置所包括的電晶體的另一結構進行說明。在此，雖然作為設置在像素部23中的電晶體300A的變形例子使用電晶體300D及電晶體300E進行說明，但是對驅動電路部中的電晶體300B可以適當地適用包括在電晶體300D中的氧化物半導體膜312的結構、或者包括在電晶體300E中的氧化物半導體膜312的結構。

在圖58A至圖58C中示出顯示裝置所包括的電晶體300D的俯視圖及剖面圖。圖58A是電晶體300D的俯視圖，圖58B是沿著圖58A的點劃線Y3-Y4的剖面圖，並且圖58C是沿著圖58A的點劃線X3-X4的剖面圖。

在圖58A至圖58C所示的電晶體300D中，氧化物半導體膜312為多層結構。明確而言，氧化物半導體膜312包括與絕緣膜311接觸的氧化物半導體膜313a、與氧化物半導體膜313a接觸的氧化物半導體膜313b以及與氧化物半導體膜313b、導電膜314、導電膜316、絕緣膜317及絕緣膜320接觸的氧化物半導體膜313c。至於其他結構，與電晶體300A同樣，並且發揮相同效果。

作為氧化物半導體膜313a、氧化物半導體膜313b及氧化物半導體膜313c，由典型為In-Ga氧化物、In-Zn氧化物、In-M-Zn氧化物(M為Mg、Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)等的金屬氧化物形成。

另外，氧化物半導體膜313a及氧化物半導體膜313c典型為In-Ga氧化物、In-Zn氧化物、In-Mg氧化物、Zn-Mg氧化物及In-M-Zn氧化物(M為Mg、Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)，並且與氧化物半導體膜313b 相比，其導帶底端的能量近於真空能階，典型地氧化物半導體膜313a及氧化物半導體膜313c的導帶底端的能量和氧化物半導體膜313b的導帶底端的能量差異為0.05eV以上、0.07eV以上、0.1eV以上或0.2eV以上，並且2eV以下、1eV以下、0.5eV以下或0.4eV以下。注意，將真空能階和導帶底端的之間的能量差也稱為電子親和力。

當氧化物半導體膜313b是In-M-Zn氧化物(M為Mg、Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)時，在用於形成氧化物半導體膜313b的靶材中，假設金屬元素的原子個數比為In：M：Zn=x1：y1：z1時，x1/y1較佳為1/3以上且6以下，更佳為1以上且6以下，z1/y1較佳為1/3以上且6以下，更佳為1以上且6以下。另外，藉由將z1/y1設定為1以上且6以下，作為氧化物半導體膜313b容易形成CAAC-OS膜。作為靶材的金屬元素的原子個數比的典型例子，有In：M：Zn=1：1：1、In：M：Zn=1：1：1.2、In：M：Zn=2：1：1.5、In：M：Zn=2：1：2.3、In：M：Zn=2：1：3、In：M：Zn=3：1：2等。

當氧化物半導體膜313a及氧化物半導體膜313c是In-M-Zn氧化物(M為Mg、Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)時，在用於形成氧化物半導體膜313a及氧化物半導體膜313c的靶材中，假設金屬元素的原子個數比為In：M：Zn=x2：y2：z2時，x2/y2<x1/y1，z2/y2較佳為1/3以上且6以下，更佳為1以上且6以下。另外，藉由將z2/y2設定為1以上且6以下，作為氧化物半導體膜313a及氧化物半導體膜313c容易形成CAAC-OS膜。作為靶材的金屬元素的原子個數比的典型例子，有In：M：Zn=1：3：2、In：M：Zn=1：3：4、In：M：Zn=1：3：6、In：M：Zn=1：3：8、In：M：Zn=1：4：3、In：M：Zn=1：4：4、In：M：Zn=1：4：5、In：M：Zn=1：4：6、In：M：Zn=1： 6：3、In：M：Zn=1：6：4、In：M：Zn=1：6：5、In：M：Zn=1：6：6、In：M：Zn=1：6：7、In：M：Zn=1：6：8、In：M：Zn=1：6：9等。

注意，氧化物半導體膜313a、氧化物半導體膜313b及氧化物半導體膜313c的原子個數比作為誤差包括上述原子個數比的±40%的變動。

注意，原子個數比不侷限於這些，根據所必要的半導體特性可以採用適當的原子個數比。

此外，氧化物半導體膜313a及氧化物半導體膜313c也可以具有相同組成。例如，作為氧化物半導體膜313a及氧化物半導體膜313c也可以使用原子個數比為In：Ga：Zn=1：3：2、1：3：4、1：4：5、1：4：6、1：4：7或1：4：8的In-Ga-Zn氧化物。

或者，氧化物半導體膜313a及氧化物半導體膜313c也可以具有不同的組成。例如，作為氧化物半導體膜313a也可以使用原子個數比為In：Ga：Zn=1：3：2的In-Ga-Zn氧化物，並作為氧化物半導體膜313c也可以使用原子個數比為In：Ga：Zn=1：3：4或1：4：5的In-Ga-Zn氧化物。

將氧化物半導體膜313a及氧化物半導體膜313c的厚度設定為3nm以上且100nm以下或者3nm以上且50nm以下。將氧化物半導體膜313b的厚度設定為3nm以上且200nm以下、3nm以上且100nm以下或者3nm以上且50nm以下。當使氧化物半導體膜313a及氧化物半導體膜313c的厚度比氧化物半導體膜313b的厚度薄時，可以減少電晶體的臨界電壓的變動量。

藉由利用STEM(Scanning Transmission Electron Microscopy：掃描穿透式電子顯微鏡)有時可以觀察氧化物半導體膜313b和氧化物半導體膜313a及氧化物半導體膜313c的每一個之間的介面。

分別以與氧化物半導體膜313b的底面及頂面接觸的方式設置比氧化物半導體膜313b更不容易產生氧缺陷的氧化物半導體膜313a及氧化物半導體膜313c，由此可以減少氧化物半導體膜313b中的氧缺陷。此外，因為氧化物半導體膜313b接觸於包含構成氧化物半導體膜313b的金屬元素的一個以上的氧化物半導體膜313a及氧化物半導體膜313c，所以氧化物半導體膜313a和氧化物半導體膜313b之間的介面及氧化物半導體膜313b和氧化物半導體膜313c之間的介面的介面態密度極低。由此，可以減少包含在氧化物半導體膜313b中的氧缺陷。

此外，藉由設置氧化物半導體膜313a，可以減少電晶體的臨界電壓等電特性的偏差。

此外，因為包含構成氧化物半導體膜313b的金屬元素的一種以上的氧化物半導體膜313c與氧化物半導體膜313b接觸，所以在氧化物半導體膜313b和氧化物半導體膜313c之間的介面不容易發生載子的散射，由此能夠提高電晶體的場效移動率。

此外，氧化物半導體膜313a及氧化物半導體膜313c被用作抑制絕緣膜311及絕緣膜317的構成元素混入氧化物半導體膜313b而在氧化物半導體膜313b中形成由於雜質的能階的障壁膜。

由上述內容可知，本實施方式所示的電晶體是臨界電壓等的電特性的偏差得到降低的電晶體。像這樣，藉由使用減少了臨界電壓的偏差的電晶體構成上述實施方式所示的顯示裝置，可以更容易且有效地校正臨界電壓的偏差。

在圖59A至圖59C中示出與圖58A至圖58C不同的結構的電晶體。

在圖59A至圖59C中示出顯示裝置所包括的電晶體300E的俯視圖及剖面圖。圖59A是電晶體300E的俯視圖，圖59B是沿著圖59A的點劃線Y1-Y2的剖面圖，圖59C是沿著圖59A的點劃線X1-X2的剖面圖。注意，在圖59A中，為了明確起見，省略基板301、絕緣膜311、絕緣膜317、絕緣膜320等。另外，圖59B是電晶體300E的通道寬度方向的剖面圖。圖59C是電晶體300E的通道長度方向的剖面圖。

如圖59A至圖59C所示的電晶體300E那樣，氧化物半導體膜312也可以具有與絕緣膜311接觸的氧化物半導體膜313b和與氧化物半導體膜313b及絕緣膜317接觸的氧化物半導體膜313c的疊層結構。

〈帶結構〉在此，對圖58A至圖59C所示的電晶體的帶結構進行說明。注意，圖60A是圖58A至圖58C所示的電晶體300D的帶結構，為了容易理解，表示絕緣膜311、氧化物半導體膜313a、氧化物半導體膜313b、氧化物半導體膜313c及絕緣膜317的導帶底端的能量(Ec)。此外，圖60B是圖59A至圖59C所示的電晶體300E的帶結構，為了容易理解，表示絕緣膜311、氧化物半導體膜313b、氧化物半導體膜313c及絕緣膜317的導帶底端的能量(Ec)。

如圖60A所示，在氧化物半導體膜313a、氧化物半導體膜313b及氧化物半導體膜313c中，導帶底端的能量連續地變化。這是可以理解的，因為：由於氧化物半導體膜313a、氧化物半導體膜313b及氧化物半導體膜313c的構成元素相同，氧容易互相擴散。由此可以說，雖然氧化物半導體膜313a、氧化物半導體膜313b及氧化物半導體膜313c是組成互不相同的膜的疊層體，但是在物性上是連續的。

主要成分為相同的層疊氧化物半導體膜不以簡單地層疊各膜的方式，而以形成連續結合(在此，尤其是指各層之間的導帶底端的能量連續地變化的U型井(U-shaped well)結構)的方式形成。也就是說，以在各層的介面上不存在形成捕獲中心或再結合中心等的缺陷能階或阻礙載子流動的屏障的有可能成為氧化物半導體的雜質的物質的方式形成疊層結構。如果雜質混入到被層疊的氧化物半導體膜的各膜之間，能帶將會失去連續性，因此載子在介面被捕獲或再結合而消失。

注意，圖60A示出氧化物半導體膜313a的Ec與氧化物半導體膜313c的Ec相同的情況，但是也可以互不相同。

從圖60A可知，氧化物半導體膜313b成為井(well)，在電晶體300D中，通道形成在氧化物半導體膜313b中。注意，氧化物半導體膜313a、氧化物半導體膜313b及氧化物半導體膜313c的導帶底端的能量連續地變化，由此也可以將U型井結構的通道稱為埋入通道。

另外，如圖60B所示，在氧化物半導體膜313b及氧化物半導體膜313c中，導帶底端的能量可以連續地變化。

從圖60B可知，氧化物半導體膜313b成為井，在電晶體300E中，通道形成在氧化物半導體膜313b中。

圖58A至圖58C所示的電晶體300D包括包含構成氧化物半導體膜313b的金屬元素的一種以上的氧化物半導體膜313a及氧化物半導體膜313c，由此在氧化物半導體膜313a和氧化物半導體膜313b之間的介面及氧化物半導體膜313c與氧化物半導體膜313b之間的介面不容易形成介面能階。因此，藉由設置氧化物半導體膜313a及氧化物半導體膜313c，可以減少電晶體的臨界電壓等的電特性的偏差或變動。

圖59A至圖59C所示的電晶體300E包括包含構成氧化物半導體膜313b的金屬元素的一種以上的氧化物半導體膜313c，由此在氧化物半導體膜313c和氧化物半導體膜313b之間的介面不容易形成介面能階。因此，藉由設置氧化物半導體膜313c，可以減少電晶體的臨界電壓等的電特性的偏差或變動。像這樣，藉由使用減少了臨界電壓的偏差的電晶體構成上述實施方式所示的顯示裝置，可以更容易且有效地校正臨界電壓的偏差。

〈電晶體的結構例子4〉接著，參照圖61A至圖61D對顯示裝置所包括的電晶體的另一結構進行說明。

在圖61A至圖61C中示出顯示裝置所包括的電晶體300F的俯視圖及剖面圖。圖61A是電晶體300F的俯視圖，圖61B是沿著圖61A的點劃線Y3-Y4的剖面圖，並且圖61C是沿著圖61A的點劃線X3-X4的剖面圖。

圖61A至圖61C所示的電晶體300F包括：形成在基板321上的絕緣膜322上的氧化物半導體膜323；與氧化物半導體膜323接觸的絕緣膜324；在絕緣膜324的開口部330a的一部分中與氧化物半導體膜323接觸的導電膜325；在絕緣膜324的開口部330b的一部分中與氧化物半導體膜323接觸的導電膜326；以及隔著絕緣膜324與氧化物半導體膜323重疊的導電膜327。此外，也可以在電晶體300F上設置有絕緣膜328及絕緣膜329。

在氧化物半導體膜323中，在與導電膜325、導電膜326及導電膜327不重疊的區域中包含形成氧缺陷的元素。下面，將形成氧缺陷的元素作為雜質元素進行說明。作為雜質元素的典型例子，有氫、硼、碳、氮、氟、鋁、矽、磷、氯以及稀有氣體元素等。作為稀有氣體元素的典型例子，有氦、氖、氬、氪以及氙等。

當對氧化物半導體膜添加雜質元素時，氧化物半導體膜中的金屬元素和氧的鍵合斷開，而形成氧缺陷。或者，當對氧化物半導體膜添加雜質元素時，與氧化物半導體膜中的金屬元素鍵合的氧與該雜質元素鍵合，氧從金屬元素脫離，而形成氧缺陷。其結果是，在氧化物半導體膜中載子密度增加且導電率得到提高。

在此，圖61D示出氧化物半導體膜323的部分放大圖。如圖61D所示，氧化物半導體膜323包括與導電膜325及導電膜326接觸的區域323a、與絕緣膜328接觸的區域323b以及與絕緣膜324重疊的區域323c及區域323d。

區域323a與圖56A和圖56B所示的區域312a同樣，具有高導電性並被用作源極區域及汲極區域。

區域323b及區域323c被用作低電阻區域。區域323b及區域323c包含雜質元素。注意，區域323b的雜質元素的濃度比區域323c高。另外，在導電膜327的側面具有錐形形狀的情況下，區域323c的一部分也可以與導電膜327重疊。

在雜質元素是稀有氣體元素且藉由濺射法形成氧化物半導體膜323的情況下，區域323a至區域323d分別包含稀有氣體元素，並且與區域323a及區域323d相比，區域323b及區域323c的稀有氣體元素的濃度更高。這是因為在藉由濺射法形成氧化物半導體膜323的情況下，作為濺射氣體使用稀有氣體，從而在氧化物半導體膜323中包含稀有氣體，並且在區域323b及區域323c中故意地添加稀有氣體，以便形成氧缺陷。注意，也可以在區域323b及區域323c中添加有與區域323a及區域323d不同的稀有氣體元素。

在雜質元素是硼、碳、氮、氟、鋁、矽、磷或氯的情況下，僅在區域323b及區域323c中包含雜質元素。因此，與區域323a及區域323d相比，區域323b及區域323c的雜質元素的濃度高。注意，在區域323b及區域323c中，可以將藉由SIMS得到的雜質元素的濃度設定為1×1018atoms/cm3以上且1×1022atoms/cm3以下、1×1019atoms/cm3以上且1×1021atoms/cm3以下或者5×1019atoms/cm3以上且5×1020atoms/cm3以下。

在雜質元素是氫的情況下，與區域323a及區域323d相比，區域323b及區域323c的氫濃度高。注意，在區域323b及區域323c中，可以將藉由SIMS得到的氫的濃度設定為8×1019atoms/cm3以上、1×1020atoms/cm3以上或者5×1020atoms/cm3以上。

由於區域323b及區域323c包含雜質元素，氧缺陷增加並且載子密度增加。其結果是，區域323b及區域323c具有高導電性，而被用作低電阻區域。像這樣，藉由設置低電阻區域，可以減少通道和源極區域及汲極區域之間的電阻，電晶體300F的通態電流大且場效移動率高。因此，例如，較佳為將電晶體300F用於上述實施方式所示的驅動用電晶體(電晶體31等)。

注意，雜質元素也可以為氫、硼、碳、氮、氟、鋁、矽、磷或氯中的一種以上以及稀有氣體的一種以上。在此情況下，在區域323b及區域323c中，因為由於稀有氣體形成的氧缺陷與添加到該區域的氫、硼、碳、氮、氟、鋁、矽、磷或氯中的一種以上的相互作用，有時區域323b及區域323c的導電性進一步提高。

區域323d被用作通道。

在絕緣膜324中，與氧化物半導體膜323及導電膜327重疊的區域被用作閘極絕緣膜。此外，在絕緣膜324中，氧化物半導體膜323與導電膜325及導電膜326重疊的區域被用作層間絕緣膜。

導電膜325及導電膜326被用作源極電極及汲極電極。此外，導電膜327被用作閘極電極。

在本實施方式所示的電晶體300F的製造步驟中，同時形成被用作閘極電極的導電膜327及被用作源極電極及汲極電極的導電膜325及導電膜326。由此，在電晶體300F中，導電膜327與導電膜325及導電膜326不重疊，而可以減少導電膜327和導電膜325及導電膜326之間的寄生電容。其結果是，在作為基板321使用大面積基板的情況下，可以減少導電膜325、導電膜326、導電膜327中的信號遲延。

此外，在電晶體300F中，將導電膜325、導電膜326及導電膜327用作遮罩，對氧化物半導體膜323添加雜質元素。也就是說，可以自對準地形成低電阻區域。

作為基板321可以適當地適用圖54A和圖54B所示的基板301。

作為絕緣膜322可以適當地適用圖54A和圖54B所示的絕緣膜311。

作為氧化物半導體膜323可以適當地適用圖54A和圖54B所示的氧化物半導體膜303及氧化物半導體膜312。

作為絕緣膜324可以適當地適用圖54A和圖54B所示的絕緣膜306及絕緣膜317。

因為同時形成導電膜325、導電膜326及導電膜327，所以導電膜325、導電膜326及導電膜327由相同材料構成且具有相同的疊層結構。

作為導電膜325、導電膜326及導電膜327可以適當地適用圖54A和圖54B所示的導電膜314、導電膜316、導電膜318、導電膜304、導電膜305、導電膜302及導電膜307。

絕緣膜328可以使用氧化物絕緣膜或氮化物絕緣膜的單層或疊層形成。注意，為了提高與氧化物半導體膜323之間的介面特性，在絕緣膜328中至少與氧化物半導體膜323接觸的區域較佳為由氧化物絕緣膜形成。另外，藉由作為絕緣膜328使用藉由加熱釋放氧的氧化物絕緣膜，可以利用加熱處理來使包含在絕緣膜328中的氧移動到氧化物半導體膜323中。

作為絕緣膜328，例如可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鎵或Ga-Zn氧化物等，並且可以以單層或疊層設置絕緣膜328。

絕緣膜329較佳為被用作來自外部的氫或水等的障壁膜。作為絕緣膜329，例如可以使用氮化矽、氮氧化矽、氧化鋁等，並且可以以單層或疊層設置絕緣膜329。

可以將絕緣膜328及絕緣膜329的厚度設定為30nm以上且500nm以下，較佳為100nm以上且400nm以下。

注意，與圖54A和圖54B所示的電晶體300B同樣，可以藉由在絕緣膜322下以重疊於氧化物半導體膜323的方式設置導電膜來形成雙閘極結構的電晶體300F。

〈電晶體的結構例子5〉

接著，參照圖62A至圖62C及圖63A和圖63B對顯示裝置所包括的電晶體的另一結構進行說明。

在圖62A至圖62C中示出顯示裝置所包括的電晶體300G的俯視圖及剖面圖。圖62A是電晶體300G的俯視圖，圖62B是沿著圖62A的點劃線Y3-Y4的剖面圖，圖62C是沿著圖62A的點劃線X3-X4的剖面圖。

圖62A至圖62C所示的電晶體300G包括：形成在基板331上的絕緣膜332上的氧化物半導體膜333；與氧化物半導體膜333接觸的絕緣膜334；隔著絕緣膜334與氧化物半導體膜333重疊的導電膜337；與氧化物半導體膜333接觸的絕緣膜339；形成在絕緣膜339上的絕緣膜338；在絕緣膜338及絕緣膜339的開口部340a中與氧化物半導體膜333接觸的導電膜335；以及在絕緣膜338及絕緣膜339的開口部340b中與氧化物半導體膜333接觸的導電膜336。

在電晶體300G中，導電膜337被用作閘極電極。此外，導電膜335及導電膜336被用作源極電極及汲極電極。

在氧化物半導體膜333中，在與導電膜335、導電膜336及導電膜337不重疊的區域中包含形成氧缺陷的元素。下面，將形成氧缺陷的元素作為雜質元素進行說明。作為雜質元素的典型例子，有氫、硼、碳、氮、氟、鋁、矽、磷、氯以及稀有氣體元素等。作為稀有氣體元素的典型例子，有氦、氖、氬、氪以及氙等。

在此，圖63A示出氧化物半導體膜333的部分放大圖。如圖63A所示，氧化物半導體膜333包括與導電膜335、導電膜336或絕緣膜338接觸的區域333b、與絕緣膜334接觸的區域333d。另外，在導電膜337的側面具有錐形形狀的情況下，也可以包括與導電膜337的錐形部重疊的區域333c。

區域333b被用作低電阻區域。區域333b至少包含作為雜質元素的稀有氣體及氫。注意，在導電膜337的側面具有錐形形狀的情況下，因為雜質元素經過導電膜337的錐形部添加到區域333c，所以區域333c包含雜質元素，但是與區域333b相比，區域333c中的雜質元素的一個例子的稀有氣體元素的濃度較低。藉由包括區域333c，可以提高電晶體的源極-汲極耐壓。

在藉由濺射法形成氧化物半導體膜333的情況下，區域333b至區域333d都包含稀有氣體元素，並且與區域333d相比，區域333b及區域333c的稀有氣體的濃度更高。這是因為在藉由濺射法形成氧化物半導體膜333的情況下，作為濺射氣體使用稀有氣體，從而在氧化物半導體膜333中包含稀有氣體，並且在區域333b及區域333c中故意地添加稀有氣體，以便形成氧缺陷。注意，也可以在區域333b及區域333c中添加有與區域333d不同的稀有氣體元素。

另外，由於區域333b接觸於絕緣膜338，與區域333d相比，區域333b的氫濃度較高。另外，在氫從區域333b擴散到區域333c的情況下，區域333c的氫濃度比區域333d高。但是，區域333b的氫濃度比區域333c高。

在區域333b及區域333c中，可以將藉由二次離子質譜分析法(SIMS)得到的氫濃度設定為8×1019atoms/cm3以上、1×1020atoms/cm3以上或者5×1020atoms/cm3以上。此外，可以將藉由二次離子質譜分析法得到的區域333d的氫濃度設定為5×1019atoms/cm3以下、1×1019atoms/cm3以下、5×1018atoms/cm3以下、1×1018atoms/cm3以下、5×1017atoms/cm3以下或者1×1016atoms/cm3以下。

此外，在作為雜質元素將硼、碳、氮、氟、鋁、矽、磷或氯添加到氧化物半導體膜333的情況下，僅在區域333b及區域333c中包含雜質元素。因此，與區域333d相比，區域333b及區域333c的雜質元素的濃度高。注意，在區域333b及區域333c中，可以將藉由二次離子質譜分析法得到的雜質元素的濃度設定為1×1018atoms/cm3以上且1×1022atoms/cm3以下、1×1019atoms/cm3以上且1×1021atoms/cm3以下或者5×1019atoms/cm3以上且5×1020atoms/cm3以下。

與區域333d相比，區域333b及區域333c的氫濃度高且由於稀有氣體元素的添加的氧缺陷量多。由此區域333b及區域333c具有高導電性而其被用作低電阻區域。典型地，作為區域333b及區域333c的電阻率，可以設定為1×10-3Ωcm以上且低於1×104Ωcm或者1×10-3Ωcm以上且低於1×10-1Ωcm。

注意，當在區域333b及區域333c中，氫量與氧缺陷量相同或比氧缺陷量較少時，氫容易被氧缺陷俘獲，而不容易擴散到被用作通道的區域333d。其結果是，可以製造常關閉特性的電晶體。

區域333d被用作通道。

此外，在將導電膜337用作遮罩對氧化物半導體膜333添加雜質元素之後，也可以縮小導電膜337的頂面形狀的面積。這可以藉由如下步驟實現：在導電膜337的形成製程中，對導電膜337上的遮罩進行縮小處理來形成具有更微細的結構的遮罩。接著，藉由使用該遮罩對導電膜337及絕緣膜 334進行蝕刻，可以形成圖63B所示的導電膜337a及絕緣膜334a。作為縮小處理可以適用例如使用氧自由基等的灰化處理。

其結果是，在氧化物半導體膜333中，在區域333c和被用作通道的區域333d之間，形成偏置區域333e。注意，藉由將通道長度方向上的偏置區域333e的長度設定為低於0.1μm，可以抑制電晶體的通態電流的降低。

作為圖62A至圖62C所示的基板331，可以適當地適用圖54A和圖54B所示的基板301。

作為圖62A至圖62C所示的絕緣膜332，可以適當地適用圖54A和圖54B所示的絕緣膜311。

作為圖62A至圖62C所示的氧化物半導體膜333，可以適當地適用圖54A和圖54B所示的氧化物半導體膜303及氧化物半導體膜312。

作為圖62A至圖62C所示的絕緣膜334，可以適當地適用圖54A和圖54B所示的絕緣膜306及絕緣膜317。

作為圖62A至圖62C所示的導電膜335、導電膜336及導電膜337，可以適當地適用圖54A和圖54B所示的導電膜314、導電膜316、導電膜318、導電膜304、導電膜305、導電膜302以及導電膜307。

可以將導電膜337及絕緣膜338的厚度設定為30nm以上且500nm以下或100nm以上且400nm以下。

在電晶體300G中，導電膜337與導電膜335及導電膜336不重疊，而可以減少導電膜337和導電膜335及導電膜336之間的寄生電容。其結果是，在作為基板331使用大面積基板的情況下，可以減少導電膜335、導電膜336、導電膜337中的信號遲延。

此外，在電晶體300G中，將導電膜337用作遮罩，對氧化物半導體膜333添加雜質元素。也就是說，可以自對準地形成低電阻區域。

注意，與圖54A和圖54B所示的電晶體300B同樣，可以藉由在絕緣膜332下以重疊於氧化物半導體膜333的方式設置導電膜來形成雙閘極結構的電晶體300G。

本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而實施。

〈電晶體的結構例子6〉接著，對顯示裝置所包括的電晶體的其他結構進行說明。

圖70A及圖70B是本發明的一個實施方式的電晶體的俯視圖及剖面圖。圖70A是俯視圖，圖70B是對應於圖70A所示的點劃線J1-J2及點劃線J3-J4的剖面圖。注意，在圖70A的俯視圖中，為了明確起見，省略構成要素的一部分。

圖70A及圖70B所示的電晶體包括基板700上的導電膜704、導電膜704上的絕緣膜712、絕緣膜712上的半導體膜706a、半導體膜706a上的半導體膜706b、半導體膜706b上的半導體膜706c、與半導體膜706a、半導體膜706b及半導體膜706c接觸且彼此有間隔地配置的導電膜716a及導電膜716b、半導體膜706c、導電膜716a及導電膜716b上的絕緣膜718。此外，導電膜704隔著絕緣膜712面對半導體膜706b的底面。另外，絕緣膜712也可以具有凸部。另外，也可以在基板700與導電膜704之間具有絕緣膜。該絕緣膜參照後面說明的絕緣膜712或絕緣膜718的記載。此外，也可以不具有半導體膜706a。另外，也可以不具有絕緣膜718。

此外，半導體膜706b具有電晶體的通道形成區域的功能。另外，導電膜704具有電晶體的第一閘極電極(也稱為前閘極電極)的功能。另外，導電膜716a及導電膜716b具有電晶體的源極電極及汲極電極的功能。

此外，絕緣膜712及絕緣膜718較佳為包含過量氧的絕緣體。

作為基板700例如可以使用絕緣體基板、半導體基板或導電體基板。作為絕緣體基板，例如可以舉出玻璃基板、石英基板、藍寶石基板、安定氧化鋯基板(釔安定氧化鋯基板等)、樹脂基板等。例如，作為半導體基板，可以舉出由矽或鍺等構成的單一材料半導體基板、或者以碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵等為材料的化合物半導體基板等。並且，還可以舉出在上述半導體基板內部具有絕緣體區域的半導體基板，例如為SOI(Silicon On Insulator；絕緣層上覆矽)基板等。作為導電體基板，可以舉出石墨基板、金屬基板、合金基板、導電樹脂基板等。或者，可以舉出包含金屬氮化物的基板、包含金屬氧化物的基板等。再者，還可以舉出設置有導電體或半導體的絕緣體基板、設置有導電體或絕緣體的半導體基板、設置有半導體或絕緣體的導電體基板等。或者，也可以使用在這些基板上設置有元件的基板。作為設置在基板上的元件，可以舉出電容元件、電阻元件、切換元件、發光元件、記憶元件等。

此外，作為基板700也可以使用撓性基板。另外，作為在撓性基板上設置電晶體的方法，也可以舉出如下方法：在不具有撓性的基板上形成電晶體之後，剝離電晶體而將該電晶體轉置到撓性基板的基板700上。在此情況下，較佳為在不具有撓性的基板與電晶體之間設置剝離層。此外，作為基板700，也可以使用包含纖維的薄片、薄膜或箔等。另外，基板700 也可以具有伸縮性。此外，基板700可以具有在停止彎曲或拉伸時恢復為原來的形狀的性質。或者，也可以具有不恢復為原來的形狀的性質。基板700的厚度例如為5μm以上且700μm以下，較佳為10μm以上且500μm以下，更佳為15μm以上且300μm以下。藉由將基板700形成為薄，可以實現半導體裝置的輕量化。另外，藉由將基板700形成得薄，即便在使用玻璃等的情況下也有時會具有伸縮性或在停止彎曲或拉伸時恢復為原來的形狀的性質。因此，可以緩和因掉落等而基板700上的半導體裝置受到的衝擊等。亦即，能夠提供一種耐久性高的半導體裝置。

作為撓性基板的基板700，例如可以使用金屬、合金、樹脂、玻璃或其纖維等。撓性基板的基板700的線性膨脹係數越低，因環境而發生的變形越得到抑制，所以是較佳的。作為撓性基板的基板700，例如使用線性膨脹係數為1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材料即可。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯、丙烯酸樹脂等。尤其是芳族聚醯胺的線性膨脹係數較低，因此適用於撓性基板的基板700。

作為導電膜704，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，也可以使用包含上述元素的合金或化合物，還可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體、包含鈦及氮的導電體等。

作為絕緣膜712，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。此外，作為絕緣膜712，例如使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭即可。

接下來，說明可用於半導體膜706a、半導體膜706b及半導體膜706c等的半導體。

半導體膜706b例如是包含銦的氧化物半導體。例如，在半導體膜706b包含銦時，其載子移動率(電子移動率)得到提高。此外，半導體膜706b較佳為包含元素M。元素M較佳為鋁、鎵、釔或錫等。作為可用作元素M的其他元素，有硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢等。注意，作為元素M有時也可以組合多個上述元素。元素M例如是與氧的鍵能高的元素。元素M例如是與氧的鍵能高於銦的元素。或者，元素M例如是具有增大氧化物半導體的能隙的功能的元素。此外，半導體膜706b較佳為包含鋅。當氧化物半導體包含鋅時，有時容易晶化。

注意，半導體膜706b不侷限於包含銦的氧化物半導體。半導體膜706b例如也可以是鋅錫氧化物或鎵錫氧化物等不包含銦且包含鋅、鎵或錫的氧化物半導體等。

作為半導體膜706b例如使用能隙大的氧化物。半導體膜706b的能隙例如是2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3eV以上且3.5eV以下。

例如，半導體膜706a及半導體膜706c是包含一種以上或兩種以上構成半導體膜706b的除了氧之外的元素的氧化物半導體。因為半導體膜706a及半導體膜706c包含一種以上或兩種以上構成半導體膜706b的除了氧之外的元素，所以不容易在半導體膜706a與半導體膜706b的介面以及半導體膜706b與半導體膜706c的介面處形成介面能階。

半導體膜706a、半導體膜706b及半導體膜706c較佳為至少包含銦。另外，在半導體膜706a是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In為低於50atomic%，M為高於50atomic%，更佳的是：In為低於25atomic%，M為高於75atomic%。此外，在半導體膜706b是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In為高於25atomic%，M為低於75atomic%，更佳的是：In為高於34atomic%，M為低於66atomic%。此外，在半導體膜706c是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In為低於50atomic%，M為高於50atomic%，更佳的是：In為低於25atomic%，M為高於75atomic%。另外，半導體膜706c也可以使用與半導體膜706a相同的種類的氧化物。注意，半導體膜706a和半導體膜706c中的至少一個有時也可以不包含銦。例如，半導體膜706a和半導體膜706c中的至少一個也可以包含氧化鎵。

作為半導體膜706b使用其電子親和力大於半導體膜706a及半導體膜706c的氧化物。例如，作為半導體膜706b使用如下氧化物，該氧化物的電子親和力比半導體膜706a及半導體膜7060大c.07eV以上且1.3eV以下，較佳為大0.1eV以上且0.7eV以下，更佳為大0.15eV以上且0.4eV以下。注意，電子親和力是真空能階和導帶底之間的能量差。

注意，銦鎵氧化物的電子親和力小，其氧阻擋性高。因此，半導體膜706a和半導體膜706c中的至少一個較佳為包含銦鎵氧化物。鎵原子的比率【Ga/(In+Ga)】例如為70%以上，較佳為80%以上，更佳為90%以上。

半導體膜706a的組成較佳為在於圖71所示的粗線的組成附近。半導體膜706b的組成較佳為在於圖71所示的粗線的組成附近。半導體膜706c的組成較佳為在於圖71所示的粗線的組成附近。由此，電晶體的通道形成區域為具有單晶結構的區域。或者，有時可以將電晶體的通道形成區域、源極區域和汲極區域用作具有單晶結構的區域。藉由電晶體的通道形成區域為具有單晶結構的區域，有時可以提高電晶體的頻率特性。

此時，若施加閘極電壓，通道則形成在半導體膜706a、半導體膜706b和半導體膜706c當中的電子親和力最大的半導體膜706b中。

在此，有時在半導體膜706a與半導體膜706b之間具有半導體膜706a和半導體膜706b的混合區域。另外，有時在半導體膜706b與半導體膜706c之間具有半導體膜706b和半導體膜706c的混合區域。混合區域的介面態密度較低。因此，在半導體膜706a、半導體膜706b和半導體膜706c的疊層體的能帶結構中，各層之間的介面及介面附近的能量連續地變化(也稱為連續接合)。

此時，電子不是在半導體膜706a及半導體膜706c中而主要在半導體膜706b中移動。如上所述，藉由降低半導體膜706a與半導體膜706b的介面處的介面態密度、半導體膜706b與半導體膜706c的介面處的介面態密度，在半導體膜706b中妨礙電子移動的情況減少，從而可以提高電晶體的通態電流。

越減少妨礙電子移動的原因，越能夠提高電晶體的通態電流。例如，在沒有妨礙電子移動的原因的情況下，估計為電子高效率地移動。例如，在通道形成區域中的物理性凹凸較大的情況下也會發生電子移動的妨礙。

為了提高電晶體的通態電流，例如，半導體膜706b的頂面或底面(被形成面，在此為半導體膜706a)的1μm×1μm的範圍內的均方根(RMS：Root-Mean-Square)粗糙度為低於1nm，較佳為低於0.6nm，更佳為低於0.5nm，進一步較佳為低於0.4nm，即可。另外，其1μm×1μm的範圍內的平均表面粗糙度(也稱為Ra)為低於1nm，較佳為低於0.6nm，更佳為低於0.5nm，進一步較佳為低於0.4nm，即可。其1μm×1μm的範圍內的最大高低差(也稱為P-V)為低於10nm，較佳為低於9nm，更佳為低於8nm，進一步較佳為低於7nm。RMS粗糙度、Ra以及P-V可以藉由使用由精工電子奈米科技(SII Nano Technology)有限公司製造的掃描探針顯微鏡SPA-500等測定。

或者，例如，在形成有通道的區域中的缺陷態密度高的情況下也會發生電子移動的妨礙。

例如，在半導體膜706b具有氧缺陷(也記為“VO”)的情況下，有時因為氫進入該氧缺陷位點而形成施體能階(下面，有時將氫進入該氧缺陷位點的狀態記為“VOH”)。由於VOH使電子散射，所以會成為降低電晶體的通態電流的原因。另外，氧缺陷位點會在氧進入的情況比氫進入的情況下更加穩定。因此，藉由降低半導體膜706b中的氧缺陷，有時能夠提高電晶體的通態電流。

為了減少半導體膜706b的氧缺陷，例如採用將包含於絕緣膜712中的過量氧經過半導體膜706a移動到半導體膜706b的方法等。此時，半導體膜706a較佳為具有氧透過性的層(使氧經過或透過的層)。

上述三層結構是一個例子。例如，也可以採用沒有半導體膜706a 或半導體膜706c的兩層結構。或者，也可以採用在半導體膜706a上或下、或者在半導體膜706c上或下設置作為半導體膜706a、半導體膜706b和半導體膜706c例示的半導體膜中的任何一個半導體膜的四層結構。或者，也可以採用在半導體膜706a上、半導體膜706a下、半導體膜706c上、半導體膜706c下中的任何兩個以上的位置設置作為半導體膜706a、半導體膜706b和半導體膜706c例示的半導體膜中的任何一個半導體膜的n層結構(n為5以上的整數)。

作為導電膜716a及導電膜716b，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，也可以使用包含上述元素的合金或化合物，還可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體、包含鈦及氮的導電體等。

作為絕緣膜718，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。此外，作為絕緣膜718，例如使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭即可。

另外，也可以在絕緣膜718上設置有顯示元件。例如，也可以設置有像素電極、液晶層、共用電極、發光層、有機EL層、陽極、陰極等。顯示元件例如與導電膜716a等連接。

另外，在圖70B中，也可以在絕緣膜718上配置導電膜713。再者，也可以在導電膜713上配置絕緣膜720。圖70C示出此時的例子。另外，既可以對導電膜713供應與導電膜704相同的電位或信號，又可以對導電膜713供應與導電膜704不同的電位或信號。例如，也可以對導電膜713供應固定電位控制電晶體的臨界電壓。也就是說，導電膜713也可以具有第二閘極電極的功能。另外，也可以不具有絕緣膜720。

作為導電膜713，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體形成單層或疊層。例如，也可以是合金或化合物，也可以使用：包含鋁的導電體；包含銅及鈦的導電體；包含銅及錳的導電體；包含銦、錫及氧的導電體；或包含鈦及氮的導電體等。

關於絕緣膜720，參照絕緣膜718的記載。

實施方式5：在本實施方式中，對顯示裝置的像素的剖面圖的一個例子進行說明。圖64例示出像素35所包括的電晶體30、電容元件33及發光元件34的剖面結構。

明確而言，圖64所示的顯示裝置在基板200上包括絕緣膜216以及絕緣膜216上的電晶體30及電容元件33。電晶體30包括：半導體膜204；半導體膜204上的絕緣膜215；隔著絕緣膜215與半導體膜204重疊並被用作閘極電極的導電膜203；與半導體膜204接觸並設置在絕緣膜217及絕緣膜218的開口部中的導電膜205；以及與半導體膜204接觸並設置在絕緣膜217及絕緣膜218的開口部中的導電膜206。注意，導電膜205及導電膜206被用作電晶體30的源極電極及汲極電極。

電容元件33包括：被用作電極的半導體膜207；半導體膜207上的絕緣膜215；以及隔著絕緣膜215與半導體膜207重疊並被用作電極的導電膜210。

作為絕緣膜215，可以使用含有氧化鋁、氧氮化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿以及氧化鉭中的一種以上的絕緣膜的單層或疊層形成。注意，在本說明書中，“氧氮化物”是指在其組成中氧含量多於氮含量的材料，而“氮氧化物”是指在其組成中氮含量多於氧含量的材料。

在作為半導體膜204使用氧化物半導體的情況下，作為絕緣膜216較佳為使用能夠對半導體膜204供應氧的材料。藉由將上述材料用於絕緣膜216，可以使包含於絕緣膜216中的氧移動到半導體膜204中，而可以減少半導體膜204的氧缺陷量。可以藉由在形成半導體膜204之後進行加熱處理，來使包含於絕緣膜216中的氧有效地移動到半導體膜204中。

在半導體膜204、導電膜203及導電膜210上設置有絕緣膜217，在絕緣膜217上設置有絕緣膜218，在絕緣膜218上設置有導電膜205、導電膜206、導電膜209及絕緣膜219。在絕緣膜219上設置有導電膜201及導電膜212，該導電膜201在絕緣膜219的開口部中與導電膜205連接，該導電膜212在絕緣膜219的開口部中與導電膜209連接。

在作為半導體膜204使用氧化物半導體的情況下，絕緣膜217較佳為能夠阻擋氧、氫、水、鹼金屬、鹼土金屬等。藉由設置絕緣膜217，可以防止氧從半導體膜204擴散到外部且氫、水等從外部進入到半導體膜204 中。作為絕緣膜217，例如可以使用氮化物絕緣膜。該氮化物絕緣膜可以使用氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等形成。另外，也可以設置對氧、氫、水等具有阻擋效果的氧化物絕緣膜代替對氧、氫、水、鹼金屬、鹼土金屬等具有阻擋效果的氮化物絕緣膜。作為具有阻擋氧、氫、水等的效果的氧化物絕緣膜，有氧化鋁膜、氧氮化鋁膜、氧化鎵膜、氧氮化鎵膜、氧化釔膜、氧氮化釔膜、氧化鉿膜、氧氮化鉿膜等。

在絕緣膜219、導電膜201及導電膜212上設置有絕緣膜220及導電膜213，該導電膜213在絕緣膜220的開口部中與導電膜212連接。

在絕緣膜220及導電膜213上設置有絕緣膜225。絕緣膜225在與導電膜213重疊的位置中具有開口部。另外，在絕緣膜225上的絕緣膜225的開口部之外的位置上設置有絕緣膜226。並且，在絕緣膜225及絕緣膜226上依次層疊有EL層227及導電膜228。導電膜213和導電膜228隔著EL層227重疊的部分被用作發光元件34。並且，導電膜213和導電膜228中的一個被用作陽極而另一個被用作陰極。

另外，顯示裝置包括夾著發光元件34與基板200對置的基板230。在基板230下，亦即在基板230的近於發光元件34一側的面上設置有具有遮蔽光的功能的遮蔽膜231。遮蔽膜231在與發光元件34重疊的區域中具有開口部。在與發光元件34重疊的開口部中，在基板230下設置有使特定波長範圍內的可見光透射的彩色層232。

注意，絕緣膜226是用來調整發光元件34與基板230之間的距離的，根據情況而可以省略。

另外，雖然在本實施方式中表示從與元件基板相反一側取出發光元件34的光的頂部發射結構，但是本發明的一個實施方式可以採用從元件基板一側取出發光元件34的光的底部發射結構或從元件基板一側及與元件基板相反一側取出發光元件34的光的雙面發射結構。

以上，本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而使用。

實施方式6：在本實施方式中，參照圖65A至圖67B說明包括本發明的一個實施方式的發光元件的顯示裝置以及在該顯示裝置安裝有輸入裝置的電子裝置。

〈關於觸控面板的說明1〉注意，在本實施方式中，作為電子裝置的一個例子，對組合顯示裝置與輸入裝置的觸控面板500進行說明。另外，作為輸入裝置的一個例子，對使用觸控感測器的情況進行說明。

圖65A和圖65B是觸控面板500的透視圖。另外，在圖65A和圖65B中，為了明確起見，示出觸控面板500的典型的構成要素。

觸控面板500包括顯示裝置501及觸控感測器595(參照圖65B)。此外，觸控面板500包括基板510、基板570以及基板590。另外，基板510、基板570以及基板590都具有撓性。注意，基板510、基板570和基板590中的任一個或全部可以不具有撓性。

顯示裝置501包括基板510上的多個像素以及能夠向該像素供應信號的多個佈線511。多個佈線511被引導在基板510的外周部，其一部分構成端子519。端子519與FPC509(1)電連接。

基板590包括觸控感測器595以及與觸控感測器595電連接的多個佈線598。多個佈線598被引導在基板590的外周部，其一部分構成端子。並且，該端子與FPC509(2)電連接。另外，為了明確起見，在圖65B中以實線示出設置在基板590的背面一側(與基板510相對的面一側)的觸控感測器595的電極以及佈線等。

作為觸控感測器595，例如可以適用電容式觸控感測器。作為電容式，有表面型電容式、投影型電容式等。

作為投影型電容式，主要根據驅動方法的不同而分為自電容式、互電容式等。當採用互電容式時，可以同時檢測出多個點，所以是較佳的。

注意，圖65B所示的觸控感測器595是採用了投影型電容式觸控感測器的結構。

另外，作為觸控感測器595可以適用可檢測出手指等檢測物件的接近或接觸的各種感測器。

投影型電容式觸控感測器595包括電極591及電極592。電極591電連接於多個佈線598之中的任何一個，而電極592電連接於多個佈線598之中的任何其他一個。

如圖65A及圖65B所示，電極592具有在一個方向上配置的多個四邊形在角部相互連接的形狀。

電極591是四邊形且在與電極592延伸的方向交叉的方向上反復地配置。

佈線594與其間夾著電極592的兩個電極591電連接。此時，電極592與佈線594的交叉部面積較佳為儘可能小。由此，可以減少沒有設置電極的區域的面積，從而可以降低透射率的偏差。其結果是，可以降低透射觸控感測器595的光的亮度偏差。

注意，電極591及電極592的形狀不侷限於此，可以具有各種形狀。例如，也可以採用如下結構：將多個電極591配置為其間儘量沒有間隙，並隔著絕緣層間隔開地設置多個電極592，以形成不重疊於電極591的區域。此時，藉由在相鄰的兩個電極592之間設置與這些電極電絕緣的虛擬電極，可以減少透射率不同的區域的面積，所以是較佳的。

〈關於顯示裝置的說明〉接著，參照圖66A說明顯示裝置501的詳細內容。圖66A是沿著圖65B所示的點劃線X1-X2切斷的剖面圖。

顯示裝置501包括多個配置為矩陣狀的像素。該像素包括顯示元件以及驅動該顯示元件的像素電路。

雖然在以下的說明中，對將發射白色光的發光元件適用於顯示元件的情況進行說明，但是顯示元件不侷限於此。例如，如鄰接的像素的每一個發射不同的顏色的光那樣，也可以適用發光色不同的發光元件。

作為基板510及基板570，例如，可以適當地使用水蒸氣穿透率為10-5g/(m2．day)以下，較佳為10-6g/(m2．day)以下的具有撓性的材料。或者，較佳為將其熱膨脹率大致相同的材料用於基板510及基板570。例如，線性膨脹係數較佳為1×10-3/K以下，更佳為5×10-5/K以下，進一步較佳為1×10-5/K以下。

注意，基板510是層疊體，其中包括防止雜質擴散到發光元件的絕緣層510a、撓性基板510b以及貼合絕緣層510a與撓性基板510b的黏合層510c。另外，基板570是層疊體，其中包括防止雜質擴散到發光元件的絕緣層570a、撓性基板570b以及貼合絕緣層570a與撓性基板570b的黏合層570c。

黏合層510c及黏合層570c例如可以使用包含聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯、聚氨酯、丙烯酸樹脂、環氧樹脂或矽酮樹脂等具有矽氧烷鍵合的樹脂的材料。

此外，在基板510與基板570之間包括密封層560。密封層560較佳為具有比空氣大的折射率。此外，如圖66A所示，當從密封層560一側提取光時，密封層560可以兼作光學黏合層。

另外，可以在密封層560的外周部形成密封材料。藉由使用該密封材料，可以在由基板510、基板570、密封層560及密封材料圍繞的區域中配置發光元件550R。注意，作為密封層560，可以填充惰性氣體(氮或氬等)。此外，可以在該惰性氣體內設置乾燥劑而吸收水分等。另外，作為上述密封材料，例如較佳為使用環氧類樹脂或玻璃粉。此外，作為用於密封材料的材料，較佳為使用不使水分或氧透過的材料。

另外，顯示裝置501包括像素502R。此外，像素502R包括發光模組580R。

像素502R包括發光元件550R以及可以向該發光元件550R供應電力的電晶體502t。注意，將電晶體502t用作像素電路的一部分。此外，發光模組580R包括發光元件550R以及彩色層567R。

發光元件550R包括下部電極、上部電極以及下部電極與上部電極之間的EL層。作為發光元件550R，例如可以使用上述實施方式所示的發光元件。

此外，也可以在下部電極和上部電極之間採用微腔結構來增加特定波長中的光強度。

另外，在密封層560被設置於提取光一側的情況下，密封層560接觸於發光元件550R及彩色層567R。

彩色層567R位於與發光元件550R重疊的位置。由此，發光元件550R所發射的光的一部分透射彩色層567R，而如圖66A中的箭頭所示那樣被射出到發光模組580R的外部。

此外，在顯示裝置501中，在發射光的方向上設置遮光層567BM。遮光層567BM以圍繞彩色層567R的方式設置。

彩色層567R具有使特定波長區的光透射的功能即可，例如，可以使用使紅色波長區的光透射的濾色片、使綠色波長區的光透射的濾色片、使藍色波長區的光透射的濾色片以及使黃色波長區的光透射的濾色片等。每個濾色片可以藉由印刷法、噴墨法、利用光微影技術的蝕刻法等並使用各種材料形成。

另外，在顯示裝置501中設置有絕緣層521。絕緣層521覆蓋電晶體502t。此外，絕緣層521具有使起因於像素電路的凹凸平坦的功能。另外，可以使絕緣層521具有能夠抑制雜質擴散的功能。由此，能夠抑制由於雜質擴散而導致的電晶體502t等的可靠性的降低。

此外，發光元件550R被形成於絕緣層521的上方。另外，以與發光元件550R所包括的下部電極的端部重疊的方式設置分隔壁528。此外，可以在分隔壁528上形成控制基板510與基板570的間隔的間隔物。

閘極線驅動電路503g(1)包括電晶體503t及電容器503c。注意，可以將驅動電路與像素電路經同一製程形成在同一基板上。

另外，在基板510上設置有能夠供應信號的佈線511。此外，在佈線511上設置有端子519。另外，FPC509(1)電連接到端子519。此外，FPC509(1)具有供應視訊信號、時脈信號、啟動信號、重設信號等的功能。另外，FPC509(1)也可以安裝有印刷線路板(PWB)。

此外，可以將各種結構的電晶體適用於顯示裝置501。在圖66A中，雖然示出了使用底閘極型電晶體的情況，但不侷限於此，例如可以將圖66B所示的頂閘極型電晶體適用於顯示裝置501。

另外，至於電晶體502t及電晶體503t的結構，可以參照上述實施方式中的記載。

〈關於觸控感測器的說明〉接著，參照圖66C說明觸控感測器595的詳細內容。圖66C是沿著圖65B所示的點劃線X3-X4切斷的剖面圖。

觸控感測器595包括：在基板590上配置為交錯形狀的電極591及電極592；覆蓋電極591及電極592的絕緣層593；以及使相鄰的電極591電連接的佈線594。

電極591及電極592使用具有透光性的導電材料形成。作為具有透光性的導電材料，可以使用氧化銦、銦錫氧化物、銦鋅氧化物、氧化鋅、添加有鎵的氧化鋅等導電氧化物。此外，還可以使用含有石墨烯的膜。含有石墨烯的膜例如可以藉由使包含氧化石墨烯的膜還原而形成。作為還原方法，可以舉出進行加熱的方法等。

例如，在藉由濺射法將具有透光性的導電材料形成在基板590上之後，可以藉由光微影法等各種圖案化技術去除無需的部分來形成電極591及電極592。

另外，作為用於絕緣層593的材料，例如除了丙烯酸樹脂、環氧樹脂等樹脂、矽酮樹脂等具有矽氧烷鍵的樹脂之外，還可以使用氧化矽、氧氮化矽、氧化鋁等無機絕緣材料。

另外，到達電極591的開口設置在絕緣層593中，並且佈線594與相鄰的電極591電連接。由於透光導電材料可以提高觸控面板的開口率，因此可以適用於佈線594。另外，因為其導電性高於電極591及電極592的材料可以減少電阻，所以可以適用於佈線594。

電極592延在一個方向上，多個電極592設置為條紋狀。此外，佈線594以與電極592交叉的方式設置。

夾著一個電極592設置有一對電極591。另外，佈線594電連接一對電極591。

另外，多個電極591並不一定要在與一個電極592正交的方向上設置，也可以設置為形成大於0°且小於90°的角。

此外，一個佈線598與電極591或電極592電連接。另外，將佈線598的一部分用作端子。作為佈線598，例如可以使用金屬材料諸如鋁、金、鉑、銀、鎳、鈦、鎢、鉻、鉬、鐵、鈷、銅或鈀等或者包含該金屬材料的合金材料。

另外，藉由設置覆蓋絕緣層593及佈線594的絕緣層，可以保護觸控感測器595。

此外，連接層599電連接佈線598與FPC509(2)。

作為連接層599，可以使用異方性導電膜(ACF：Anisotropic Conductive Film)或異方性導電膏(ACP：Anisotropic Conductive Paste)等。

〈關於觸控面板的說明2〉接著，參照圖67A說明觸控面板500的詳細內容。圖67A是沿著圖65A所示的點劃線X5-X6切斷的剖面圖。

在圖67A所示的觸控面板500中，將圖66A所說明的顯示裝置501與圖66C所說明的觸控感測器595貼合在一起。

另外，圖67A所示的觸控面板500除了圖66A及圖66C所說明的結構之外還包括黏合層597及防反射層567p。

黏合層597以與佈線594接觸的方式設置。注意，黏合層597以使觸控感測器595重疊於顯示裝置501的方式將基板590貼合到基板570。此外，黏合層597較佳為具有透光性。另外，作為黏合層597，可以使用熱固性樹脂或紫外線硬化性樹脂。例如，可以使用丙烯酸類樹脂、氨酯類樹脂、環氧類樹脂或矽氧烷類樹脂。

防反射層567p設置在重疊於像素的位置上。作為防反射層567p，例如可以使用圓偏光板。

接著，參照圖67B對與圖67A所示的結構不同的結構的觸控面板進行說明。

圖67B是觸控面板600的剖面圖。圖67B所示的觸控面板600與圖67A所示的觸控面板500的不同之處是相對於顯示裝置501的觸控感測器595的位置。在這裡對不同的結構進行詳細的說明，而對可以使用同樣的結構的部分援用觸控面板500的說明。

彩色層567R位於與發光元件550R重疊的位置。此外，圖67B所示的發光元件550R將光射出到設置有電晶體502t的一側。由此，發光元件550R所發射的光的一部分透射彩色層567R，而如圖67B中的箭頭所示那樣被射出到發光模組580R的外部。

另外，觸控感測器595被設置於顯示裝置501的基板510一側。

黏合層597位於基板510與基板590之間，並將顯示裝置501和觸控感測器595貼合在一起。

如圖67A及圖67B所示，發光元件所發射的光可以射出到基板的頂面和底面中的任一面或雙面。

藉由將上述實施方式所示的結構用於本實施方式所示的顯示裝置及電子裝置，可以更準確地校正臨界電壓的偏差。由此可以實現窄邊框化的顯示裝置。由此，可以實現發光亮度的不均勻或顯示不均勻較少的顯示裝置及電子裝置。或者，由此可以實現能夠進行清晰的顯示的顯示裝置及電子裝置。

實施方式7：在本實施方式中，對可以使用上述實施方式所例示的顯示裝置的顯示模組及電子裝置進行說明。

〈顯示裝置的外觀〉圖68是示出顯示裝置的外觀例子的透視圖。圖68所示的發光裝置包括：面板251；設置有控制器、電源電路、影像處理電路、影像記憶體、CPU等的電路基板252；以及連接部253。面板251包括：設置有多個像素的像素部254；按行選擇多個像素的驅動電路255；以及控制將影像信號輸入到被選擇的行的像素的驅動電路256。

從電路基板252藉由連接部253將各種信號和電源的電位輸入到面板251。可以將FPC(Flexible Printed Circuit：撓性印刷電路)等用於連接部253。當將COF帶用於連接部253時，也可以在另行準備的晶片上形成電路基板252中的一部分電路或面板251所具有的驅動電路255和驅動電路256中的一部分等，然後藉由COF(Chip On Film：薄膜覆晶封裝)法使該晶片電連接到COF帶。

〈電子裝置的結構例子〉根據上述實施方式所示的顯示裝置可以用於顯示裝置、筆記本式個人電腦或具備儲存媒體的影像再現裝置(典型的是，能夠播放儲存媒體如數位影音光碟(DVD：Digital Versatile Disc)等並具有可以顯示其影像的顯示器的裝置)中。另外，作為可以使用上述實施方式所示的顯示裝置的電子裝置，可以舉出行動電話、可攜式遊戲機、可攜式資訊終端、電子書閱讀器、視頻攝影機、數位相機等影像拍攝裝置、護目鏡型顯示器(頭戴式顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。在圖69A至圖69F中示出這些電子裝置的具體例子。

圖69A是顯示裝置，該顯示裝置包括外殼601、顯示部602以及支撐台603等。可以將上述實施方式所示的顯示裝置用於顯示部602。另外，顯示裝置包括用於個人電腦、TV播放接收、廣告顯示等的所有資訊顯示用顯示裝置。

圖69B是可攜式資訊終端，該可攜式資訊終端包括外殼611、顯示部612以及操作鍵613等。可以將上述實施方式所示的顯示裝置用於顯示部612。

圖69C是顯示裝置，該顯示裝置包括具有曲面的外殼641、顯示部642等。藉由將具有撓性的基板用於上述實施方式所示的顯示裝置，可以將該顯示裝置用於由具有曲面的外殼641支撐的顯示部642，並且可以提供一種具有撓性，輕量且使用方便的顯示裝置。

圖69D是可攜式遊戲機，該可攜式遊戲機包括外殼621、外殼622、顯示部623、顯示部624、麥克風625、揚聲器626、操作鍵627、觸控筆628等。可以將上述實施方式所示的顯示裝置用於顯示部623或顯示部624。藉由將上述實施方式所示的顯示裝置用於顯示部623或顯示部624，可以提供使用者使用方便且不容易發生品質劣化的可攜式遊戲機。注意，雖然圖69D所示的可攜式遊戲機具有兩個顯示部623及顯示部624，但是可攜式遊戲機所具有的顯示部的個數不侷限於此。

圖69E是電子書閱讀器，該電子書閱讀器包括外殼631、顯示部632等。可以將上述實施方式所示的顯示裝置用於顯示部632。而且，藉由使用具有撓性的基板，可以使顯示裝置具有撓性，因此可以提供一種具有撓性，輕量且方便使用的電子書閱讀器。

圖69F是行動電話，該行動電話在外殼651中設置有顯示部652、麥克風657、揚聲器654、照相機653、外部連接部656以及操作用的按鈕655。可以將上述實施方式所示的顯示裝置用於顯示部652。另外，在將上述實施方式所示的顯示裝置形成在具有撓性的基板上時，如圖69F所示，可以將該顯示裝置適用於具有曲面的顯示部652中。

藉由將上述實施方式所示的顯示裝置用於本實施方式所示的電子裝置，可以更準確地校正臨界電壓的偏差。由此可以實現窄邊框化的顯示裝置。由此，可以實現發光亮度的不均勻或顯示不均勻較少的電子裝置。或者，由此可以實現能夠進行清晰的顯示的電子裝置。

(關於本說明書等的記載的附記)下面，對上述實施方式及實施方式中的各結構的說明附加注釋。

〈關於實施方式中說明的本發明的一個實施方式的附記〉各實施方式所示的結構可以與其他實施方式所示的結構適當地組合而構成本發明的一個實施方式。另外，當在一個實施方式中示出多個結構例子時，可以適當地組合這些結構例子。

另外，可以將某一實施方式中說明的內容(或其一部分)適用/組合/替換成該實施方式中說明的其他內容(或其一部分)和/或另一個或多個其他實施方式中說明的內容(或其一部分)。

注意，實施方式中說明的內容是指各實施方式中利用各種圖式所說明的內容或者利用說明書所記載的文章而說明的內容。

另外，藉由將某一實施方式中示出的圖式(或其一部分)與該圖式的其他部分、該實施方式中示出的其他圖式(或其一部分)和/或另一個或多個其他實施方式中示出的圖式(也可以是其一部分)組合，可以構成更多圖。

雖然在各實施方式中對本發明的一個實施方式進行了說明，但是本發明的一個實施方式不侷限於此。例如，作為本發明的一個實施方式，在上述實施方式中說明了使用發光元件的結構作為顯示元件的一個例子，但是本發明的一個實施方式不侷限於此。根據情況，也可以採用使用其他顯示元件的結構，例如使用液晶元件等的結構。另外，在上述實施方式中說明了在消隱期間中讀出臨界電壓的資料的結構，但是本發明的一個實施方式不侷限於此。根據狀況，也可以採用例如在消隱期間中之外讀出電晶體的資料的結構。另外，雖然在上述實施方式中，主要說明了讀出像素的驅動用電晶體的電流特性的資料的結構，但是本發明的一個實施方式不侷限於此。根據狀況，也可以採用例如讀出驅動用電晶體以外的電晶體的電流特性的資料的結構。或者，根據情況或狀況，也可以不讀出電晶體的電流特性的資料。或者，根據情況或狀況，也可以不進行外部校正。

〈關於說明圖式的記載的附記〉

在本說明書等中，“上”“下”等表示配置的詞句是為了方便參照圖式對構成要素的位置關係進行說明而使用的。構成要素的位置關係根據描述各構成要素的方向適當地改變。因此，表示配置的詞句不侷限於本說明書中所示的記載，根據情況可以適當地更換表達方式。

“上”或“下”這樣的詞句不限定於構成要素的位置關係為“正上”或“正下”且直接接觸的情況。例如，當記載為“絕緣層A上的電極B”時，不一定必須在絕緣層A上直接接觸地形成有電極B，也可以包括絕緣層A與電極B之間包括其他構成要素的情況。

在本說明書等中，根據功能對構成要素進行分類並在方塊圖中以彼此獨立的方塊表示。然而，在實際的電路等中難以根據功能分類構成要素，有時一個電路係關於多個功能或者多個電路係關於一個功能。因此，方塊圖中的方塊的分割不侷限於說明書中說明的構成要素，而可以根據情況適當地不同。

為了便於說明，在圖式中，任意示出尺寸、層的厚度或區域。因此，本發明的一個實施方式並不侷限於圖式中的尺寸。圖式是為了明確起見而示意性地示出的，而不侷限於圖式所示的形狀或數值等。例如，可以包括雜波或定時偏差等所引起的信號、電壓或電流的不均勻等。

在俯視圖(也稱為平面圖、佈局圖)或透視圖等的圖式中，為了明確起見，有時省略部分構成要素的圖示。

〈關於可以換個方式表述的記載的附記〉

在本說明書等中，當說明電晶體的連接關係時，記載為“源極和汲極中的一個”(或者第一電極或第一端子)或“源極和汲極中的另一個”(或者第二電極或第二端子)。這是因為電晶體的源極和汲極根據電晶體的結構或工作條件等改變。注意，根據情況可以將電晶體的源極和汲極適當地換稱為源極(汲極)端子或源極(汲極)電極等。

注意，在本說明書等中，“電極”或“佈線”這樣的詞語不在功能上限定其構成要素。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”這樣的詞語還包括多個“電極”或“佈線”在同一製程中形成的情況等。

另外，在本說明書等中，可以適當地調換電壓和電位。電壓是指與參考電位之間的電位差，例如在參考電位為接地電位時，可以將電壓換稱為電位。接地電位不一定意味著0V。注意，電位是相對的，對佈線等供應的電位有時根據基準電壓而變化。

在本說明書等中，根據情況或狀態，可以互相調換“膜”和“層”等詞句。例如，有時可以將“導電層”換稱為“導電膜”。此外，有時可以將“絕緣膜”換稱為“絕緣層”。

〈關於詞句的定義的附記〉下面，對上述實施方式中沒有提及的詞句的定義進行說明。

〈〈開關〉〉在本說明書等中，開關是指具有藉由變為導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流過的功能的元件。或者，開關是指具有選擇並切換電流路徑的功能的元件。

作為一個例子，可以使用電開關或機械開關等。換而言之，開關只要可以控制電流，就不侷限於特定的元件。

電開關的例子包括電晶體(例如雙極電晶體或MOS電晶體等)、二極體(例如PN二極體、PIN二極體、肖特基二極體、金屬-絕緣體-金屬(MIM)二極體、金屬-絕緣體-半導體(MIS)二極體或者二極體接法的電晶體)或者組合這些元件的邏輯電路。

當作為開關使用電晶體時，電晶體的“導通狀態”是指電晶體的源極電極與汲極電極在電性上短路的狀態。另外，電晶體的“非導通狀態”是指電晶體的源極電極與汲極電極在電性上斷開的狀態。當僅將電晶體用作開關時，對電晶體的極性(導電型)沒有特別的限制。

機械開關的例子包括像數位微鏡裝置(DMD)那樣的利用MEMS(微機電系統)技術的開關。該開關具有以機械方式可動的電極，並且藉由移動該電極來控制導通和非導通而進行工作。

〈〈通道長度〉〉在本說明書等中，例如，通道長度是指在電晶體的俯視圖中，半導體(或在電晶體處於開啟狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域或者形成通道的區域中的源極電極和汲極電極之間的距離。

另外，在一個電晶體中，通道長度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道長度有時不限於一個值。因此，在本說明書中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。

〈〈通道寬度〉〉在本說明書等中，例如，通道寬度是指半導體(或在電晶體處於開啟狀態時，在半導體中電流流過的部分)和閘極重疊的區域、或者形成通道的區域中的源極電極和汲極電極相對的部分的長度。

另外，在一個電晶體中，通道寬度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道寬度有時不限於一個值。因此，在本說明書中，通道寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。

〈〈像素〉〉在本說明書等中，像素指的是例如能夠控制亮度的一個單元。因此，作為一個例子，一個像素指的是一個色彩單元，並用該一個色彩單元來表現明亮度。因此，在採用由R(紅色)、G(綠色)和B(藍色)這些色彩單元構成的彩色顯示裝置的情況下，將像素的最小單位設置為由R的像素、G的像素、以及B的像素這三個像素構成的像素。

再者，色彩單元並不侷限於三種顏色，也可以使用三種以上的顏色，例如有RGBW(W是白色)或對RGB追加黃色(yellow)、青色(cyan)、洋紅色(magenta)的顏色等。

〈〈連接〉〉在本說明書等中，“A與B連接”除了包括A與B直接連接的情況以外，還包括A與B電連接的情況。在此，“A與B電連接”是指當在A與B之間存在具有某種電作用的物件時，能夠在A和B之間進行電信號的授受。

注意，例如，在電晶體的源極電極(或第一端子等)藉由Z1(或沒有藉由Z1)與X電連接，電晶體的汲極電極(或第二端子等)藉由Z2(或沒有藉由Z2)與Y電連接的情況下以及在電晶體的源極電極(或第一端子等)與Z1的一部分直接連接，Z1的另一部分與X直接連接，電晶體的汲極電極(或第二端子等)與Z2的一部分直接連接，Z2的另一部分與Y直接連接的情況下，可以表達為如下。

例如，可以表達為“X、Y、電晶體的源極電極(或第一端子等)、電晶體的汲極電極(或第二端子等)互相電連接，並以X、電晶體的源極電極(或第一端子等)、電晶體的汲極電極(或第二端子等)、Y的順序依次電連接”。或者，可以表達為“電晶體的源極電極(或第一端子等)與X電連接，電晶體的汲極電極(或第二端子等)與Y電連接，並以X、電晶體的源極電極(或第一端子等)、電晶體的汲極電極(或第二端子等)、Y的順序依次電連接”。或者，可以表達為“X藉由電晶體的源極電極(或第一端子等)及汲極電極(或第二端子等)與Y電連接，並按照X、電晶體的源極電極(或第一端子等)、電晶體的汲極電極(或第二端子等)、Y的連接順序進行設置”。藉由使用與這些例子相同的表達方法規定電路結構中的連接順序，可以區別電晶體的源極電極(或第一端子等)與汲極電極(或第二端子等)而確定技術範圍。

另外，作為其他表達方法，例如可以表達為“電晶體的源極電極(或第一端子等)至少藉由第一連接路徑與X電連接，所述第一連接路徑不具有第二連接路徑，所述第二連接路徑是電晶體的源極電極(或第一端子等)與電晶體的汲極電極(或第二端子等)之間的路徑，所述第一連接路徑是藉由Z1的路徑，電晶體的汲極電極(或第二端子等)至少藉由第三連接路徑與Y電連接，所述第三連接路徑不具有所述第二連接路徑，所述第三連接路徑是藉由Z2的路徑”。或者，也可以表達為“電晶體的源極電極(或第一端子等)至少經過第一連接路徑，藉由Z1與X電連接，所述第一連接路徑不具有第二連接路徑，所述第二連接路徑具有藉由電晶體的連接路徑，電晶體的汲極電極(或第二端子等)至少經過第三連接路徑，藉由Z2與Y電連接，所述第三連接路徑不具有所述第二連接路徑”。或者，也可以表達為“電晶體的源極電極(或第一端子等)至少經過第一電路徑，藉由Z1與X電連接，所述第一電路徑不具有第二電路徑，所述第二電路徑是從電晶體的源極電極(或第一端子等)到電晶體的汲極電極(或第二端子等)的電路徑，電晶體的汲極電極(或第二端子等)至少經過第三電路徑，藉由Z2與Y電連接，所述第三電路徑不具有第四電路徑，所述第四電路徑是從電晶體的汲極電極(或第二端子等)到電晶體的源極電極(或第一端子等)的電路徑”。藉由使用與這些例子同樣的表達方法規定電路結構中的連接路徑，可以區別電晶體的源極電極(或第一端子等)和汲極電極(或第二端子等)來確定技術範圍。

注意，這些表達方法只是一個例子而已，不侷限於上述表達方法。在此，X、Y、Z1及Z2為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜和層等)。