KR20160079717A - 반도체 장치 - Google Patents

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KR20160079717A
KR20160079717A KR1020150186633A KR20150186633A KR20160079717A KR 20160079717 A KR20160079717 A KR 20160079717A KR 1020150186633 A KR1020150186633 A KR 1020150186633A KR 20150186633 A KR20150186633 A KR 20150186633A KR 20160079717 A KR20160079717 A KR 20160079717A
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wiring
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transistor
circuit
operational amplifier
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KR1020150186633A
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하지메 키무라
히로유키 미야케
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

[과제] 외부 보정을 행할 수 있고, 판독 회로의 점유 면적이 저감되고, 또한 소비 전력을 저감시킨 반도체 장치를 제공한다.
[해결수단] 반도체 장치는, 화소와, 판독 회로를 가진다. 화소는, 트랜지스터와, 표시 소자를 가지며, 판독 회로는, 기능 선택부와, 오피 앰프를 가진다. 트랜지스터는 배선을 개재하여 기능 선택부와 전기적으로 접속되고, 오피 앰프는 기능 선택부와 전기적으로 접속되고, 기능 선택부는 적어도 하나의 스위치를 가진다. 기능 선택부는, 스위치의 스위칭에 의해 판독 회로의 기능을 선택할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명의 일 형태는, 반도체 장치에 관한다.
또한 본 발명의 일 형태는, 상기의 기술 분야로 한정되지 않는다. 본 명세서 등에서 개시하는 발명의 기술 분야는, 물건, 방법, 또는, 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는, 프로세스, 머신, 매뉴팩쳐, 또는, 조성물(컴포지션·오브·매터)에 관한 것이다. 이로 인해, 보다 구체적으로 본 명세서에서 개시하는 본 발명의 일 형태의 기술 분야로서는, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 촬상 장치, 기억 장치, 이들의 구동 방법, 이들의 제조 방법, 이들의 검사 방법, 또는 이들의 시스템을 일례로서 들 수 있다.
최근, 텔레비젼 수상기, 퍼스널컴퓨터, 또는, 스마트 폰 등 다양한 전자 기기에 표시 장치가 사용되고 있으며, 표시 장치는, 고선명화, 및, 저소비 전력화 등 여러 가지 면에서 고성능화가 도모되고 있다.
이러한 표시 장치로서는, 복수의 화소를 매트릭스 형태로 배치하고, 각 화소에 설치된 트랜지스터를 사용하여 각 화소를 제어하는 액티브 매트릭스형의 표시 장치가 자주 사용된다. 액티브 매트릭스형의 표시 장치에서는, 각 화소를 트랜지스터로 제어하기 때문에, 화소간의 트랜지스터 특성의 불균일, 또는, 트랜지스터 특성의 열화가 각 화소의 표시의 불균일이 되어 나타나 버린다. 이로 인해, 표시에 얼룩이 생기거나, 번인(burn-in)이 발생하는 경우가 있다.
표시 소자로서 발광 소자를 사용한 액티브 매트릭스형의 표시 장치에서는, 화상 신호에 따라 발광 소자에 공급하는 전류를 제어하는 구동용 트랜지스터가 설치되어 있다. 이 구동용 트랜지스터의 임계값 전압, 이동도, 채널 길이, 또는, 채널 폭 등의 적어도 하나가 각 화소에서 불균일해지면, 각 화소의 발광 소자의 휘도가 불균일하게 되어 버린다.
이러한 발광 소자의 휘도의 불균일을 방지하는 방법으로서, 화소 내부에서 구동용 트랜지스터의 임계값 전압의 불균일을 보정하는 방식(이하, 내부 보정이라고도 부른다)이 제안되어 있다(특허문헌 1 및 특허문헌 2).
또한, 화소의 외부에 구동용 트랜지스터의 특성을 판독하여, 구동용 트랜지스터의 불균일을 보정한 신호를 입력하는 방식(이하, 외부 보정이라고도 부른다)이 제안되어 있다(특허문헌 3 및 특허문헌 4).
한편, 화소에는, 데이터 드라이버(영상(비디오) 신호선 구동 회로, 또는 소스 신호선 구동 회로 등이라고도 부른다)로부터, 데이터 신호(영상(비디오) 신호, 또는, 소스 신호 등이라고도 부른다)가 공급된다. 그 경우, 데이터 드라이버에 있어서, 오피 앰프를 사용한 볼티지 폴로어 회로가 사용되는 경우가 있다(특허문헌 5).
일본 공개특허공보 2003-195813호 일본 공개특허공보 2007-310311호 일본 공개특허공보 2008-233933호 일본 공개특허공보 2014-126873호 일본 공개특허공보 2003-22054호
외부 보정을 행하는 경우, 화소의 외부에, 구동용 트랜지스터에 흐르는 전류를 출력하는 경우가 있다. 또는, 화소의 외부에, 구동용 트랜지스터가 있는 단자의 전위를 출력하는 경우가 있다. 외부 보정을 행할 때, 이들 출력된 전류나 전위로부터, 트랜지스터의 전류 전압 특성을 판독하기 위한 회로(이하, 판독 회로라고 부르는 경우가 있다.)를 화소의 외부, 예를 들면, 구동 회로부 등에 설치하는 경우가 있다. 판독 회로에는, 일례로서는, 오피 앰프라고 불리는 회로가 사용되고 있는 경우가 있다. 일반적으로, 오피 앰프는 많은 회로 소자로 구성되어 있다.
한편, 구동 회로부에는, 화소에 영상 신호를 공급하기 위한 회로, 예를 들면, 버퍼 회로(임피던스 변환 회로, 또는, 증폭 회로)가 설치되어 있다. 그 경우, 그 회로에서는, 볼티지 폴로어 회로가 사용되는 경우가 있다. 볼티지 폴로어 회로는, 예를 들면, 오피 앰프를 사용하여 구성되는 경우가 있다.
이로 인해, 볼티지 폴로어 회로용의 오피 앰프뿐만아니라, 판독 회로용의 오피 앰프도, 구동 회로부에 설치한다고 하면, 구동 회로부의 점유 면적이 현저하게 증대되는 경우가 있다. 이와 같이 구동 회로부의 점유 면적이 증대되면, 표시 장치의 프레임도 증대하는 경우가 있다. 또한, 본 명세서에 기재하고 있는 표시 장치의 프레임이란, 상기 표시 장치에 있어서의 화소부의 주변에 설치되어 있는 복수의 회로를 의미한다. 복수의 회로란, 예를 들면, 구동 회로, 외부 보정 회로, 또는 판독 회로 등이 있다. 특히, 본 명세서에서는, 복수의 회로의 면적을 저감시키는 것을 프레임 축소화(narrowing a frame)라고 부르는 경우가 있다.
또한, 특히 복수의 오피 앰프를 설치하면, 모든 오피 앰프를 구동시키기 위해, 소비 전력이 현저하게 커진다.
본 발명의 일 형태는, 신규 표시 장치, 신규 반도체 장치, 또는, 이들의 구동 방법 등을 제공하는 것을 과제의 하나로 한다.
또는, 본 발명의 일 형태는, 외부 보정을 행할 수 있고, 판독 회로의 점유 면적이 저감된 표시 장치 등을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 구동 회로부의 점유 면적이 저감되어, 프레임 축소화가 도모된 표시 장치 등을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 판독 회로의 회로 소자가 저감된 표시 장치 등을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 구동 회로의 회로 소자가 저감된 표시 장치 등을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 회로 소자가 저감되어, 저소비 전력화가 도모된 표시 장치 등을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 표시 얼룩이 적은 표시 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 깨끗한 표시를 행할 수 있는 표시 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 트랜지스터의 특성 불균일의 영향이 저감된 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 트랜지스터의 임계값 전압의 불균일의 영향이 저감된 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 트랜지스터의 이동도의 불균일의 영향이 저감된 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또한 본 발명의 일 형태의 과제는, 상기 열거한 과제로 한정되지 않는다. 상기 열거한 과제는, 다른 과제의 존재를 방해하는 것이 아니다. 또한 다른 과제는, 이하의 기재에서 서술하는, 본 항목에서 언급하고 있지 않은 과제이다. 본 항목에서 언급하고 있지 않은 과제는, 당업자라면 명세서 또는 도면 등의 기재로부터 도출할 수 있는 것이며, 이들 기재로부터 적절히 추출할 수 있다. 또한, 본 발명의 일 형태는, 상기 열거한 기재, 및/또는 다른 과제 중, 적어도 1개의 과제를 해결하는 것이다.
본 발명의 일 형태에서는, 판독 회로 중에 설치된 오피 앰프를, 상이한 기능을 갖는 회로끼리 공유함으로써, 판독 회로의 점유 면적의 저감을 도모한다. 특히 구동 회로부에 설치된 버퍼 회로의 오피 앰프와, 판독 회로의 오피 앰프를 공유함으로써, 판독 회로의 점유 면적의 저감을 도모하고, 또는, 반도체 장치의 저소비 전력화를 도모한다.
(1)
본 발명의 일 형태는, 제 1 내지 제 3 배선과, 제 1 내지 제 4 스위치와, 오피 앰프를 가지며, 제 1 스위치는 제 1 배선과 오피 앰프의 비반전 입력 단자 사이에 전기적으로 접속되고, 제 2 스위치는 제 2 배선과 오피 앰프의 출력 단자 사이에 전기적으로 접속되고, 제 3 스위치는 제 3 배선과 오피 앰프의 출력 단자 사이에 전기적으로 접속되고, 제 4 스위치는 제 2 배선과 오피 앰프의 비반전 입력 단자 사이에 접속되고, 오피 앰프의 반전 입력 단자는 오피 앰프의 출력 단자와 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치이다.
(2)
또는, 본 발명의 일 형태는, 제 1 배선과, 제 2 배선과, 제 1 내지 제 4 스위치와, 오피 앰프와, 용량 소자를 가지며, 제 1 스위치는 오피 앰프의 반전 입력 단자와 오피 앰프의 출력 단자 사이에 전기적으로 접속되고, 제 2 스위치는 제 1 배선과 오피 앰프의 출력 단자 사이에 전기적으로 접속되고, 제 3 스위치는 제 2 배선과 오피 앰프의 출력 단자 사이에 전기적으로 접속되고, 제 4 스위치는 제 1 배선과 오피 앰프의 반전 입력 단자 사이에 전기적으로 접속되고, 용량 소자는 오피 앰프의 반전 입력 단자와 오피 앰프의 출력 단자 사이에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치이다.
(3)
또는, 본 발명의 일 형태는, 제 1 내지 제 4 배선과, 제 1 내지 제 7 스위치와, 오피 앰프와, 용량 소자를 가지며, 제 1 스위치는 제 1 배선과 오피 앰프의 비반전 입력 단자 사이에 전기적으로 접속되고, 제 2 스위치는 제 2 배선과 오피 앰프의 출력 단자 사이에 전기적으로 접속되고, 제 3 스위치는 제 3 배선과 오피 앰프의 출력 단자 사이에 전기적으로 접속되고, 제 4 스위치는 제 2 배선과 오피 앰프의 비반전 입력 단자 사이에 전기적으로 접속되고, 제 5 스위치는 오피 앰프의 출력 단자와 오피 앰프의 반전 입력 단자 사이에 전기적으로 접속되고, 제 6 스위치는 용량 소자의 전극의 한쪽과 오피 앰프의 출력 단자 사이에 전기적으로 접속되고, 제 7 스위치는 제 4 배선과 오피 앰프의 반전 입력 단자 사이에 전기적으로 접속되고, 용량 소자의 전극의 다른쪽은 오피 앰프의 반전 입력 단자와 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치이다.
(4)
또는, 본 발명의 일 형태는, 제 1 내지 제 3 배선과, 제 1 내지 제 6 스위치와, 오피 앰프와, 용량 소자를 갖는 반도체 장치로서, 제 1 스위치는 제 1 배선과 오피 앰프의 비반전 입력 단자 사이에 전기적으로 접속되고, 제 2 스위치는 제 2 배선과 오피 앰프의 출력 단자 사이에 전기적으로 접속되고, 제 3 스위치는 제 3 배선과 오피 앰프의 출력 단자 사이에 전기적으로 접속되고, 제 4 스위치는 제 2 배선과 오피 앰프의 비반전 입력 단자 사이에 접속되고, 제 5 스위치는 제 2 배선과 오피 앰프의 반전 입력 단자 사이에 전기적으로 접속되고, 제 6 스위치는 오피 앰프의 반전 입력 단자와 오피 앰프의 출력 단자 사이에 전기적으로 접속되고, 용량 소자는 오피 앰프의 반전 입력 단자와 오피 앰프의 출력 단자 사이에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치이다.
(5)
또는, 본 발명의 일 형태는, 제 1 내지 제 4 배선과, 제 1 내지 제 8 스위치와, 오피 앰프와, 용량 소자를 가지며, 제 1 스위치는 제 1 배선과 오피 앰프의 비반전 입력 단자 사이에 전기적으로 접속되고, 제 2 스위치는 제 2 배선과 오피 앰프의 출력 단자 사이에 전기적으로 접속되고, 제 3 스위치는 제 3 배선과 오피 앰프의 출력 단자 사이에 전기적으로 접속되고, 제 4 스위치는 제 2 배선과 오피 앰프의 비반전 입력 단자 사이에 접속되고, 제 5 스위치는 제 2 배선과 오피 앰프의 반전 입력 단자 사이에 전기적으로 접속되고, 제 6 스위치는 오피 앰프의 반전 입력 단자와 오피 앰프의 출력 단자 사이에 전기적으로 접속되고, 제 7 스위치는 용량 소자의 전극의 한쪽과 오피 앰프의 출력 단자 사이에 전기적으로 접속되고, 제 8 스위치는 제 4 배선과 오피 앰프의 반전 입력 단자 사이에 전기적으로 접속되고, 용량 소자의 전극의 다른쪽은 오피 앰프의 반전 입력 단자와 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치이다.
(6)
또는, 본 발명의 일 형태는, 제 1 내지 제 6 배선과, 제 1 내지 제 6 스위치와, 오피 앰프를 가지며, 제 1 스위치는 제 1 배선과 오피 앰프의 비반전 입력 단자 사이에 전기적으로 접속되고, 제 2 스위치는 제 2 배선과 오피 앰프의 출력 단자 사이에 전기적으로 접속되고, 제 3 스위치는 제 3 배선과 오피 앰프의 출력 단자 사이에 전기적으로 접속되고, 제 4 스위치는 제 4 배선과 오피 앰프의 비반전 입력 단자 사이에 접속되고, 제 5 스위치는 제 4 배선과 제 5 배선 사이에 전기적으로 접속되고, 제 6 스위치는 제 2 배선과 제 6 배선 사이에 전기적으로 접속되고, 오피 앰프의 반전 입력 단자는 오피 앰프의 출력 단자와 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치이다.
(7)
또는, 본 발명의 일 형태는, 제 1 내지 제 4 배선과, 제 1 내지 제 5 스위치와, 오피 앰프와, 용량 소자를 가지며, 제 1 스위치는 오피 앰프의 반전 입력 단자와 오피 앰프의 출력 단자 사이에 전기적으로 접속되고, 제 2 스위치는 제 1 배선과 오피 앰프의 출력 단자 사이에 전기적으로 접속되고, 제 3 스위치는 제 2 배선과 오피 앰프의 출력 단자 사이에 전기적으로 접속되고, 제 4 스위치는 제 3 배선과 오피 앰프의 반전 입력 단자 사이에 전기적으로 접속되고, 제 5 스위치는 제 3 배선과 제 4 배선 사이에 전기적으로 접속되고, 용량 소자는 오피 앰프의 반전 입력 단자와 오피 앰프의 출력 단자 사이에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치이다.
(8)
또는, 본 발명의 일 형태는, 제 1 내지 제 5 배선과, 제 1 내지 제 7 스위치와, 오피 앰프와, 용량 소자를 가지며, 제 1 스위치는 제 1 배선과 오피 앰프의 비반전 입력 단자 사이에 전기적으로 접속되고, 제 2 스위치는 제 2 배선과 오피 앰프의 출력 단자 사이에 전기적으로 접속되고, 제 3 스위치는 제 3 배선과 오피 앰프의 출력 단자 사이에 전기적으로 접속되고, 제 4 스위치는 제 4 배선과 오피 앰프의 반전 입력 단자 사이에 전기적으로 접속되고, 제 5 스위치는 제 4 배선과 제 5 배선 사이에 전기적으로 접속되고, 제 6 스위치는 오피 앰프의 반전 입력 단자와 오피 앰프의 출력 단자 사이에 접속되고, 제 7 스위치는 제 5 배선과 오피 앰프의 비반전 입력 단자 사이에 전기적으로 접속되고, 용량 소자는 오피 앰프의 반전 입력 단자와 오피 앰프의 출력 단자 사이에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치이다.
(9)
또는, 본 발명의 일 형태는, 제 1 내지 제 6 배선과, 제 1 내지 제 9 스위치와, 오피 앰프와, 용량 소자를 가지며, 제 1 스위치는 제 1 배선과 오피 앰프의 비반전 입력 단자 사이에 전기적으로 접속되고, 제 2 스위치는 제 2 배선과 오피 앰프의 출력 단자 사이에 전기적으로 접속되고, 제 3 스위치는 제 3 배선과 오피 앰프의 출력 단자 사이에 전기적으로 접속되고, 제 4 스위치는 제 4 배선과 오피 앰프의 반전 입력 단자 사이에 전기적으로 접속되고, 제 5 스위치는 제 4 배선과 제 5 배선 사이에 전기적으로 접속되고, 제 6 스위치는 오피 앰프의 반전 입력 단자와 오피 앰프의 출력 단자 사이에 접속되고, 제 7 스위치는 제 5 배선과 오피 앰프의 비반전 입력 단자 사이에 전기적으로 접속되고, 제 8 스위치는 제 4 배선과 오피 앰프의 비반전 입력 단자 사이에 전기적으로 접속되고, 제 9 스위치는 제 2 배선과 제 6 배선 사이에 전기적으로 접속되고, 용량 소자는 오피 앰프의 반전 입력 단자와 오피 앰프의 출력 단자 사이에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치이다.
(10)
또는, 본 발명의 일 형태는, 상기 (2) 내지 (4), 또는 상기 (6) 내지 (8) 중 어느 하나에 있어서, 용량 소자를 저항 소자로 치환한 구성을 갖는 것을 특징으로 하는 반도체 장치이다.
또한, 그 밖의 본 발명의 일 형태에 관해서는, 이하에서 서술하는 실시형태에 있어서의 설명, 및 도면에 기재되어 있다.
본 발명의 일 형태에 의해, 신규 표시 장치, 신규 반도체 장치, 또는, 이들의 구동 방법 등을 제공할 수 있다.
또는, 본 발명의 일 형태에 의해, 외부 보정을 행할 수 있고, 판독 회로의 점유 면적이 저감된 표시 장치 등을 제공할 수 있다. 또는, 본 발명의 일 형태에 의해, 구동 회로부의 점유 면적이 저감되어, 프레임 축소화가 도모된 표시 장치 등을 제공할 수 있다. 또는, 본 발명의 일 형태는, 판독 회로의 회로 소자가 저감된 표시 장치 등을 제공할 수 있다. 또는, 본 발명의 일 형태에 의해, 구동 회로의 회로 소자가 저감된 표시 장치 등을 제공할 수 있다. 또는, 본 발명의 일 형태에 의해, 회로 소자가 저감되어, 저소비 전력화가 도모된 표시 장치 등을 제공할 수 있다. 또는, 본 발명의 일 형태에 의해, 표시 얼룩이 적은 표시 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의해, 깔끔한 표시를 행할 수 있는 표시 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의해, 트랜지스터의 특성 불균일의 영향이 저감된 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의해, 트랜지스터의 임계값 전압의 불균일의 영향이 저감된 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의해, 트랜지스터의 이동도의 불균일의 영향이 저감된 반도체 장치를 제공할 수 있다.
또한 본 발명의 일 형태의 효과는, 상기 열거한 효과로 한정되지 않는다. 상기 열거한 효과는, 다른 효과의 존재를 방해하는 것이 아니다. 또한 다른 효과는, 이하의 기재에서 서술하는, 본 항목에 언급하고 있지 않은 효과이다. 본 항목에서 언급하고 있지 않은 효과는, 당업자라면 명세서 또는 도면 등의 기재로부터 도출할 수 있는 것이며, 이들 기재로부터 적절히 추출할 수 있다. 또한, 본 발명의 일 형태는, 상기 열거한 효과, 및/또는 다른 효과 중, 적어도 1개의 효과를 갖는 것이다. 따라서 본 발명의 일 형태는, 경우에 따라서는, 상기 열거한 효과를 갖지 않는 경우도 있다.
도 1은 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 블록도.
도 2는 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 3은 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 4는 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 5는 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 6은 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 7은 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 8은 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 9는 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 10은 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 11은 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 12는 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 13은 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 14는 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 15는 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 16는 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 17은 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 18은 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 19는 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 20은 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 21은 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 22는 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 23은 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 24는 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 25는 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 26은 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 27은 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 28은 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 29는 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 30은 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 31은 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 32는 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 33은 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 34는 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 35는 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 36은 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 37은 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 38은 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 39는 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 40은 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 41은 본 발명의 일 형태의 반도체 장치의 일례를 도시하는 회로도.
도 42는 본 발명의 일 형태에 따르는 표시 장치의 표시부의 일례를 도시하는 블록도.
도 43은 본 발명의 일 형태에 따르는 화소의 일례를 도시하는 블록도.
도 44는 본 발명의 일 형태에 따르는 화소의 일례를 도시하는 블록도.
도 45는 본 발명의 일 형태에 따르는 화소의 일례를 도시하는 블록도.
도 46은 본 발명의 일 형태에 따르는 화소의 일례를 도시하는 블록도.
도 47은 본 발명의 일 형태에 따르는 표시 장치의 타이밍 차트 및 플로우 차트.
도 48은 본 발명의 일 형태에 따르는 표시 장치의 표시부와 그 주변 회로의 구성예를 도시하는 회로도.
도 49는 본 발명의 일 형태에 따르는 표시 장치의 표시부와 그 주변 회로의 구성예를 도시하는 회로도.
도 50은 본 발명의 일 형태에 따르는 화소의 일례를 도시하는 블록도.
도 51은 본 발명의 일 형태에 따르는 화소의 일례를 도시하는 블록도.
도 52는 본 발명의 일 형태에 따르는 화소의 일례를 도시하는 블록도.
도 53은 본 발명의 일 형태에 따르는 표시 장치의 일례를 도시하는 블록도.
도 54는 본 발명의 일 형태에 따르는 트랜지스터의 일례의 단면도.
도 55는 본 발명의 일 형태에 따르는 트랜지스터의 일례의 상면도.
도 56은 본 발명의 일 형태에 따르는 트랜지스터의 일례의 단면도.
도 57은 본 발명의 일 형태에 따르는 트랜지스터의 일례의 상면도 및 단면도.
도 58은 본 발명의 일 형태에 따르는 트랜지스터의 일례의 상면도 및 단면도.
도 59는 본 발명의 일 형태에 따르는 트랜지스터의 일례의 상면도 및 단면도.
도 60은 본 발명의 일 형태에 따르는 트랜지스터의 일례의 밴드 구조의 모식도.
도 61은 본 발명의 일 형태에 따르는 트랜지스터의 일례의 상면도 및 단면도.
도 62는 본 발명의 일 형태에 따르는 트랜지스터의 일례의 상면도 및 단면도.
도 63은 본 발명의 일 형태에 따르는 트랜지스터의 일례의 단면도.
도 64는 본 발명의 일 형태에 따르는 표시 장치의 화소의 일례의 단면도.
도 65는 본 발명의 일 형태에 따르는 표시 장치의 일례를 도시하는 사시도.
도 66은 본 발명의 일 형태에 따르는 표시 장치의 일례의 단면도.
도 67은 본 발명의 일 형태에 따르는 표시 장치의 일례의 단면도.
도 68은 본 발명의 일 형태에 따르는 표시 장치의 일례를 도시하는 사시도.
도 69는 본 발명의 일 형태에 따르는 전자 기기의 예를 도시하는 도면.
도 70은 본 발명의 일 형태에 따르는 트랜지스터의 일례의 상면도 및 단면도.
도 71은 In-M-Zn 산화물의 조성을 설명하기 위한 삼각도.
이하, 실시형태에 관해서 도면을 참조하면서 설명한다. 단, 실시형태는 많은 상이한 형태로 실시하는 것이 가능하며, 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은, 이하의 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다.
또한 본 명세서 등에 있어서, 「제 1」, 「제 2」, 「제 3」이라는 서수사는, 구성 요소의 혼동을 피하기 위해서 붙인 것이다. 따라서, 구성 요소의 수를 한정하는 것이 아니다. 또한, 구성 요소의 순서를 한정하는 것이 아니다. 또 예를 들면, 본 명세서 등의 실시형태의 하나에 있어서 「제 1」에 언급된 구성 요소가, 다른 실시형태, 또는 특허청구의 범위에 있어서 「제 2」에 언급된 구성 요소로 하는 경우도 있을 수 있다. 또 예를 들면, 본 명세서 등의 실시형태의 하나에 있어서 「제 1」에 언급된 구성 요소를, 다른 실시형태, 또는 특허청구의 범위에 있어서 생략할 수도 있다.
또한 도면에 있어서, 동일한 요소 또는 같은 기능을 갖는 요소, 동일한 재질의 요소, 또는 동시에 형성되는 요소 등에는 동일한 부호를 붙이는 경우가 있고, 그 반복 설명은 생략하는 경우가 있다.
(실시형태 1)
본 실시형태에서는, 개시하는 발명의 일 형태에 따르는 반도체 장치, 또는, 표시 장치의 구성, 및, 이들의 구동 방법에 관해서 설명한다.
<판독 회로의 구성예>
도 1의 (A)에, 개시하는 발명의 일 형태에 따르는 표시 장치에 사용하는 화소와 판독 회로의 구성예를 도시한다. 또한, 판독 회로는, 일례로서는, 화소로부터의 정보, 예를 들면, 전위, 또는, 전류 등을 판독할 수 있는 기능을 가진다. 단, 판독 회로는, 다른 기능을 갖는 경우가 있다. 예를 들면, 판독 회로는, 일례로서는, 화소에, 영상 신호를 공급(또는 전달)할 수 있는 기능을 가진다. 또한, 예를 들면, 판독 회로는, 일례로서는, 버퍼 회로, 임피던스 변환 회로, 또는, 증폭 회로로서 동작할 수 있는 기능을 가진다. 또한, 예를 들면, 판독 회로는, 일례로서는, 구동 회로의 일부로서 동작할 수 있는 기능을 가진다. 또한, 예를 들면, 판독 회로는, 일례로서는, 화소에, 초기화 신호를 공급(또는 전달)할 수 있는 기능을 가진다. 또한, 예를 들면, 판독 회로는, 화소에, 소정의 전위를 공급(또는 전달)하는 기능을 갖는 경우가 있다. 또한, 예를 들면, 판독 회로는, 정보를 보존하는 기능을 갖는 경우가 있다. 또한, 예를 들면, 판독 회로는, 아날로그 신호를 디지털 신호로 변환하는 기능을 갖는 경우가 있다. 이로 인해, 판독 회로를, 단순히, 회로라고 부르는 경우가 있다. 예를 들면, 판독 회로를, 제 1 회로, 제 2 회로 등이라고 부르는 경우가 있다.
도 1의 (A)에 도시하는 바와 같이, 본 실시형태에서 설명하는 표시 장치는, 일례로서는, 화소(1)와 판독 회로(2)를 가진다. 화소(1)는, 판독 회로(2)와 전기적으로 접속되어 있다. 화소(1)는, 예를 들면, 트랜지스터(3)와, 표시 소자, 예를 들면, 발광 소자(4)를 가진다. 판독 회로(2)는, 예를 들면, 기능 선택부(5)와, 오피 앰프(6)를 가진다. 화소(1)의 트랜지스터(3)는, 배선(DL)을 개재하여 기능 선택부(5)와 전기적으로 접속되어 있다. 기능 선택부(5)는 오피 앰프(6)와 전기적으로 접속되어 있다. 기능 선택부(5)는, 배선(R)과 전기적으로 접속되어 있다. 또한, 기능 선택부(5)는, 배선(VDL)과 전기적으로 접속되어 있다.
또한, 기능 선택부(5)는, 일례로서는, 기능의 전환, 또는 선택을 할 수 있는 기능을 가진다. 단, 기능 선택부(5)는, 예를 들면, 다른 기능을 갖는 경우가 있다. 이로 인해, 기능 선택부(5)를, 단순히, 회로라고 부르는 경우가 있다. 예를 들면, 기능 선택부(5)를, 제 1 회로, 제 2 회로 등이라고 부르는 경우가 있다.
또한, 배선(R)은, 예를 들면, AD 컨버터 회로, 또는, 메모리 회로와 접속되어 있다. 그리고, 판독한 전류값이나 전압값 등을 이용하여, 화소(1)의 트랜지스터(3)의 전류 특성의 불균일을 보정할 수 있다.
또한, 배선(VDL)은, 예를 들면, DA 컨버터 회로, 또는, 버퍼 회로 등과 접속되어 있다. 그리고, 영상 신호, 프리챠지 신호, 또는, 초기화 신호 등을 공급(또는 전달)한다.
또한, 도 1의 (A)에서는, 화소(1)와 판독 회로(2)를 연결하는 배선은 배선(DL)의 1개뿐이지만, 본 발명의 일 형태는 이것으로 한정되지 않는다. 화소(1)의 구성과 판독 회로(2)의 구성에 의해, 화소(1)와 판독 회로(2)를 연결하는 배선의 수가 증가하는 경우가 있다. 예를 들면, 도 1의 (B)와 같이, 배선(IL)을 설치하여, 화소(1)와 판독 회로(2)를 연결하는 배선을 2개로 하는 경우도 있다.
트랜지스터(3)는, 예를 들면, 발광 소자(4)에 전류를 공급하는 트랜지스터 (이하, 구동용 트랜지스터라고 부르는 경우가 있다)로서 기능한다. 화소(1)는, 트랜지스터(3) 이외의 트랜지스터를 가져도 좋다. 화소(1)에 있어서, 트랜지스터(3) 등의 트랜지스터는, 일례로서는, 발광 소자(4) 등의 표시 소자를 구동할 수 있는 기능을 가진다. 또는, 트랜지스터(3) 등의 트랜지스터는, 일례로서는, 발광 소자(4) 등의 표시 소자에 흐르는 전류의 크기를 제어할 수 있는 기능을 가진다. 또는, 트랜지스터(3) 등의 트랜지스터는, 일례로서는, 발광 소자(4) 등의 표시 소자에, 영상 신호에 따른 전류를 공급(또는 전달)할 수 있는 기능을 가진다. 그리고, 트랜지스터(3) 등의 트랜지스터는, 예를 들면, 다른 기능을 갖는 경우가 있다. 이로 인해, 트랜지스터(3) 등의 트랜지스터를, 단순히 트랜지스터라고 부르는 경우가 있다. 예를 들면, 트랜지스터(3) 등의 트랜지스터를, 제 1 트랜지스터, 제 2 트랜지스터 등이라고 부르는 경우가 있다.
판독 회로(2)는, 화소(1)에 포함되는 트랜지스터(3)의 전류 특성의 정보를 판독할 수 있는 기능을 가진다. 또는, 판독 회로(2)는, 화소(1)의 특성을 검출할 수 있는 기능을 가진다. 또는, 판독 회로(2)는, 화소(1)의 특성을 유지할 수 있는 기능을 가진다. 또는, 판독 회로(2)는 영상 신호를 증폭시킬 수 있는 기능을 가진다. 또는, 판독 회로(2)는, 화소(1)에 영상 신호를 공급(또는 전달)할 수 있는 기능을 가진다. 또한, 예를 들면, 판독 회로는, 일례로서는, 버퍼 회로, 임피던스 변환 회로, 또는, 증폭 회로로서 동작할 수 있는 기능을 가진다. 또한, 예를 들면, 판독 회로는, 일례로서는, 구동 회로의 일부로서 동작할 수 있는 기능을 가진다. 전류 특성의 예로서는, 소정의 구동용 트랜지스터에 소정의 전압이 공급된 경우에 있어서, 구동용 트랜지스터에 흐르는 전류값, 또는, 구동용 트랜지스터의 임계값 전압, 또는, 구동용 트랜지스터의 임계값 전압에 따른 전압 등을 들 수 있다. 또한, 판독 회로(2)에 의해 전류 특성의 정보를 판독할 수 있는 트랜지스터는 구동용 트랜지스터로 한정되는 것은 아니다. 화소(1)에 포함되는 다른 트랜지스터의 전류 특성의 정보를 판독하는 구성으로 하여도 좋다. 또한, 판독 회로(2)는, 화소(1)에 포함되는 발광 소자(4) 등의 표시 소자의 전류 특성의 정보를 판독해도 좋다.
기능 선택부(5)는, 적어도 하나의 스위치를 가지고 있다. 상기 스위치의 스위칭, 즉, 스위치의 도통, 비도통을 제어함으로써, 판독 회로(2)의 기능을 변경, 또는, 선택할 수 있다.
즉, 판독 회로(2)는, 기능 선택부(5)에 의해, 동작이나 기능을 변경할 수 있다. 예를 들면, 제 1 상태에 있어서는, 판독 회로(2)는, 화소(1)에 포함되는 트랜지스터(3)의 전류 특성의 정보를 판독할 수 있다. 이 경우, 판독 회로(2)는, 판독 회로로서의 기능을 가지고 있다. 그리고, 제 2 상태에 있어서는, 판독 회로(2)는, 화소(1)에, 영상 신호를 출력할 수 있다. 이 경우, 판독 회로(2)는, 버퍼 회로, 또는, 소스선 구동 회로 등으로서의 기능을 가지고 있다.
이러한, 전류값, 전압값 등의 데이터를 판독하는 회로나, 버퍼 회로는, 일례로서는, 오피 앰프가 사용되는 경우가 많다. 또한, 오피 앰프가 아니라, 다른 회로, 예를 들면 차동 회로 등을 사용해도 좋다. 오피 앰프 등은, 매우 많은 회로 소자로 구성되어 있다. 이로 인해, 각각의 기능마다, 오피 앰프를 설치한 회로를 배치하면, 판독 회로(2)의 점유 면적이 비약적으로 증대되어 버릴 가능성이 있다. 또는, 판독 회로(2)가 설치되는 구동 회로부의 면적도 증대되기 때문에, 표시 장치를 구성하는 회로가 커져 버릴 가능성이 있다. 또한, 오피 앰프에서는, 정상 전류가 흐르고 있기 때문에, 많은 오피 앰프를 설치하면, 소비 전력이 높아져 버리는 경우가 있다.
그래서 본 실시형태에 나타내는 표시 장치에서는, 예를 들면, 영상 신호의 증폭(또는, 임피던스 변환)을 행하는 버퍼 회로와 각 데이터를 판독하는 회로에 있어서, 서로 오피 앰프를 공유하여, 하나의 오피 앰프로 집약한다. 즉, 하나의 오피 앰프를 사용하여, 화소로부터 정보를 판독하는 것과, 화소에 영상 신호 등의 정보를 출력하는 것을, 실현할 수 있도록 한다. 그것을 실현하기 위해서, 오피 앰프 이외의 회로 소자, 배선 등 사이의 도통 상태 및 비도통 상태를, 기능 선택부(5)에 있어서, 제어할 수 있는 구성으로 한다. 이것에 의해, 하나의 오피 앰프를, 여러 가지 회로로서 기능시키는 것이 가능해진다. 그 결과, 판독 회로(2)는, 오피 앰프를 증가시키지 않고, 화소로부터의 정보의 판독과, 화소로의 정보의 기록을 행할 수 있다.
따라서, 판독 회로(2)의 점유 면적을 거의 증가시키지 않고, 구동용 트랜지스터의 불균일의 보정과, 화소로의 영상 신호의 출력을 행할 수 있다. 그 결과, 판독 회로(2)가 설치되는 구동 회로부의 점유 면적을 저감시킬 수 있기 때문에, 표시 장치를 구성하는 회로의 규모를 저감시켜, 상기 표시 장치의 프레임 축소화를 도모할 수 있다.
또한, 오피 앰프에 설치되는 트랜지스터 중에는, 항상 전류를 계속해서 흘려보내는 것이 있기 때문에, 오피 앰프 자체의 소비 전력이 큰 경우가 있다. 또한, 오피 앰프에 설치되는 트랜지스터에서는, 드레인 전압이 커져도 포화 영역에 있어서의 드레인 전류가 안정되도록, 트랜지스터의 채널 길이를 크게 하는 등의 대책을 강구할 필요가 있는 것이 있다. 그러한 경우에 있어서도, 본 실시형태에 나타내는 표시 장치에서는, 단순하게 회로의 기능별로 각각 오피 앰프를 설치한 경우와 비교하여 오피 앰프의 수를 삭감할 수 있기 때문에, 회로의 기능의 종류를 증가시킴으로써 이러한 문제가 증대되는 것을 방지할 수 있다. 또한, 오피 앰프의 수를 적게 할 수 있기 때문에, 소비 전력을 낮게 할 수 있다.
이러한 구성으로 함으로써, 본 실시형태에 나타내는 표시 장치는, 외부 보정을 행할 수 있어, 판독 회로의 점유 면적이 저감된 표시 장치를 실현할 수 있다. 또는, 이러한 구성으로 함으로써, 구동 회로부의 점유 면적이 저감되어, 프레임 축소화가 도모된 표시 장치를 실현할 수 있다. 또는, 이러한 구성으로 함으로써, 표시 얼룩이 적은 표시 장치를 실현할 수 있다. 또는, 이러한 구성으로 함으로써, 깔끔한 표시를 행할 수 있는 표시 장치를 실현할 수 있다. 또는, 이러한 구성으로 함으로써, 트랜지스터의 특성의 불균일의 영향을 저감시킬 수 있는 반도체 장치를 실현할 수 있다. 또는, 이러한 구성으로 함으로써, 트랜지스터의 임계값 전압의 불균일의 영향을 저감시킬 수 있는 반도체 장치를 실현할 수 있다. 또는, 이러한 구성으로 함으로써, 트랜지스터의 이동도의 불균일의 영향을 저감시킬 수 있는 반도체 장치를 실현할 수 있다. 또는, 이러한 구성으로 함으로써, 소비 전력이 낮은 반도체 장치를 실현할 수 있다.
또한, 전류값, 전압값 등을 판독하는 회로는, 오피 앰프와 수동 소자(예를 들면, 저항 소자, 용량 소자, 또는, 코일 등)를 조합하여 구성되는 것이 많다. 예를 들면, 기능 선택부(5)는, 적어도 하나의 수동 소자를 갖는 것이 바람직하다.
<<구성예 1>>
다음에, 판독 회로(2)의 구체적인 구성의 일례에 관해서 설명한다.
우선, 도 2에 도시하는 판독 회로에 관해서 설명한다. 도 2에 도시하는 판독 회로(2a)는, 오피 앰프(7)와, 기능 선택부(5)를 가지고 있다. 기능 선택부(5)는, 스위치(8)와, 스위치(9)와, 스위치(10)와, 스위치(11)를 가지고 있다. 오피 앰프(7)의 반전 입력 단자는, 오피 앰프(7)의 출력 단자에 전기적으로 접속되어 있다. 오피 앰프(7)의 비반전 입력 단자는, 스위치(8)를 개재하여, 배선(VDL)과 전기적으로 접속되어 있다. 오피 앰프(7)의 비반전 입력 단자는, 스위치(10)를 개재하여, 배선(DL_j)에 전기적으로 접속되어 있다. 오피 앰프(7)의 출력 단자는, 스위치(9)를 개재하여, 배선(DL_j)에 전기적으로 접속되어 있다. 오피 앰프(7)의 출력 단자는, 스위치(11)를 개재하여, 배선(R)과 전기적으로 접속되어 있다.
또한, 도 1의 (A)로부터 알 수 있는 바와 같이, 배선(DL_j)은, 화소(1)와 전기적으로 접속되어 있고, 화소(1)가 갖는 트랜지스터(3)는 배선(DL_j)과 전기적으로 접속되어 있다.
일례로서는, 이하와 같이 판독 회로(2a)를 동작시킬 수 있다. 예를 들면, 스위치(8)와 스위치(9)를 온 상태로 하고, 또한 스위치(10)와 스위치(11)를 오프 상태로 할 수 있다. 그러한 경우, 판독 회로(2a)는, 배선(VDL)의 전위가 오피 앰프(7)의 비반전 입력 단자에 공급(전달)되는 구성이 된다. 오피 앰프(7)는 음 귀환의 회로 구성이 되기 때문에, 오피 앰프(7)의 비반전 입력 단자의 전위와, 오피 앰프(7)의 반전 입력 단자의 전위는 동일해지도록 동작한다. 즉, 판독 회로(2a)는, 볼티지 폴로어 회로로서 동작하기 때문에, 오피 앰프(7)의 출력 단자는, 배선(VDL)의 전위를 출력하게 된다. 이로 인해, 화소(1) 또는 배선(DL_j)에 배선(VDL)의 전위가 주어진다. 배선(VDL)에는, 예를 들면, 영상 신호, 프리챠지 신호, 또는, 초기화 신호 등의 전위가 공급된다. 이로 인해, 화소(1)에, 영상 신호, 프리챠지 신호, 또는, 초기화 신호 등의 전위가 주어진다. 여기에서, 오피 앰프(7)는, 입력 임피던스가 높고, 출력 임피던스가 낮다. 이로 인해, 판독 회로(2a)는, 임피던스 변환 회로로서 기능시킬 수 있다. 또는, 오피 앰프(7)는, 전류 구동 능력이 높다. 이로 인해, 판독 회로(2a)는, 버퍼 회로, 또는, 증폭 회로로서 기능시킬 수 있다. 이와 같이 판독 회로(2a)를 기능시킴으로써, 화소(1)나 배선(DL_j)을, 신속하게 충전할 수 있다. 즉, 판독 회로(2a)에 의해, 화소(1)나 배선(DL_j)에, 신속하게, 신호를 기록할 수 있다.
또한, 프리챠지 신호는, 예를 들면, 영상 신호를 공급하기 전에, 사전에 배선이나 화소의 전위를, 소정의 전위에 충전해 두기 위한 신호이다. 또한, 초기화 신호는, 예를 들면, 트랜지스터의 임계값 전압을 취득하는 경우 등에 있어서, 일단, 상기 트랜지스터의 소스 또는 드레인의 한쪽을 소정의 전위로 설정해 두기 위한 신호이다.
또한, 다른 동작 상태로서, 예를 들면, 스위치(8)와 스위치(9)를 오프 상태로 하고, 또한 스위치(10)와 스위치(11)를 온 상태로 할 수 있다. 그러한 경우, 판독 회로(2a)는, 배선(DL_j)의 전위, 또는, 화소(1)가 갖는 트랜지스터(3)의 전위가 오피 앰프(7)의 비반전 입력 단자에 공급(전달)되는 구성이 된다. 오피 앰프(7)는 음 귀환의 회로 구성으로 되어 있기 때문에, 오피 앰프(7)의 비반전 입력 단자의 전위와, 오피 앰프(7)의 반전 입력 단자의 전위는 동일해지도록 동작한다. 즉, 판독 회로(2a)는, 볼티지 폴로어 회로로서 동작하기 때문에, 오피 앰프(7)의 출력 단자는, 화소(1)가 갖는 트랜지스터(3) 또는 배선(DL_j)의 전위를 출력하게 된다. 이로 인해, 배선(R)에 화소(1)가 갖는 트랜지스터(3) 또는 배선(DL_j)의 전위가 주어진다. 이 경우, 화소(1)로부터, 트랜지스터(3)의 전류 특성에 관한 정보, 예를 들면, 트랜지스터(3)의 임계값 전압에 따른 전압이 공급된다. 이로 인해, 화소(1)로부터 배선(R)으로, 화소(1)의 정보가 판독될 수 있다. 여기에서, 오피 앰프(7)는, 입력 임피던스가 높고, 출력 임피던스가 낮다. 이로 인해, 판독 회로(2a)는, 임피던스 변환 회로로서 기능시킬 수 있다. 또는, 오피 앰프(7)는, 전류 구동 능력이 높다. 이로 인해, 판독 회로(2a)는, 버퍼 회로, 또는, 증폭 회로로서 기능시킬 수 있다. 이와 같이 판독 회로(2a)를 기능시킴으로써, 화소(1)나 배선(DL_j)의 전위를, 배선(R)으로, 화소(1)나 배선(DL_j)의 전위에 영향을 주지 않고, 출력할 수 있다. 즉, 판독 회로(2a)에 의해, 화소(1)나 배선(DL_j)으로부터, 신속하게, 신호를 판독할 수 있다.
또한, 스위치(8), 스위치(9), 스위치(10) 및 스위치(11) 등의 스위치로서는, 전기적 스위치, 기계적 스위치, 또는, MEMS 소자 등을 사용해도 좋다. 예를 들면, 전기적 스위치로서는, 후술하는 트랜지스터를 사용하는 것이 바람직하다. 일례로서, 트랜지스터를 사용한 경우의 회로도를, 도 3의 (A), 도 3의 (B)에 도시한다.
도 3의 (A)에 도시하는 판독 회로(2a-1)는, 도 2에 도시하는 판독 회로(2a)에 있어서, 스위치(8)에 트랜지스터(101)를, 스위치(9)에 트랜지스터(102)를, 스위치(10)에 트랜지스터(103)를, 스위치(11)에 트랜지스터(104)를 사용하고 있다.
도 3의 (B)에 도시하는 판독 회로(2a-2)는, 도 3의 (A)에 도시하는 판독 회로(2a-1)에 있어서, 트랜지스터(101)의 게이트와 트랜지스터(102)의 게이트를 전기적으로 접속하고, 트랜지스터(103)의 게이트와 트랜지스터(104)의 게이트를 전기적으로 접속한 것이다. 이것에 의해, 트랜지스터(101) 및 트랜지스터(102)를 동기시키고, 또 별도로 트랜지스터(103) 및 트랜지스터(104)를 동기시켜, 판독 회로(2a-2)를 동작시킬 수 있다.
또한, 트랜지스터의 극성을 선택하여, CMOS(Complementary MOS(Metal-Oxide-Semiconductor)) 구성으로 해도 좋다. 그 경우의 예를, 도 4의 (A), 도 4의 (B) 등에 도시한다.
도 4의 (A)에 도시하는 판독 회로(2a-3)는, 도 3의 (A)에 도시하는 판독 회로(2a-1)에 있어서, 트랜지스터(101) 및 트랜지스터(102)를 n채널형으로 하고, 트랜지스터(103) 및 트랜지스터(104)를 p채널형으로 한 것이다. 또한, 배선(Q)은, 트랜지스터(101) 내지 트랜지스터(104)의 게이트와 전기적으로 접속되어 있다. 이것에 의해, 배선(Q)으로부터 보내지는 신호에 의해, 트랜지스터(101) 내지 트랜지스터(104)의 스위칭을 일괄적으로 제어하여, 판독 회로(2a-3)를 동작시킬 수 있다. 예를 들면, 트랜지스터(101) 및 트랜지스터(102)의 세트와, 트랜지스터(103) 및 트랜지스터(104)의 세트에서, 한쪽이 온 상태일 때에, 다른쪽이 오프 상태가 되도록, 판독 회로(2a-3)를 동작시킬 수 있다. 또한, 트랜지스터(101) 및 트랜지스터(102)를 p채널형으로 하고, 트랜지스터(103) 및 트랜지스터(104)를 n채널형으로 해도 좋다.
도 4의 (B)에 도시하는 판독 회로(2a-4)는, 도 2에 도시하는 판독 회로(2a)에 있어서, 스위치(8)에 아날로그 스위치(121)를, 스위치(9)에 아날로그 스위치(122)를, 스위치(10)에 아날로그 스위치(123)를, 스위치(11)에 아날로그 스위치(124)를 사용하고 있다. 아날로그 스위치(121) 내지 아날로그 스위치(124)는, n채널형 트랜지스터의 소스 및 드레인과, p채널형 트랜지스터의 소스 및 드레인이 병렬 접속된 구성으로 되어 있다. 배선(Q)은, 아날로그 스위치(121)의 p채널형 트랜지스터의 게이트, 아날로그 스위치(122)의 p채널형 트랜지스터의 게이트, 아날로그 스위치(123)의 n채널형 트랜지스터의 게이트, 및 아날로그 스위치(124)의 n채널형 트랜지스터의 게이트와 전기적으로 접속되어 있다. 또한 이들 게이트는, 인버터(141)를 개재하여, 아날로그 스위치(121)의 n채널형 트랜지스터의 게이트, 아날로그 스위치(122)의 n채널형 트랜지스터의 게이트, 아날로그 스위치(123)의 p채널형 트랜지스터의 게이트, 및 아날로그 스위치(124)의 p채널형 트랜지스터의 게이트와 전기적으로 접속되어 있다. 이러한 구성으로 함으로써, 배선(Q)으로부터 보내지는 신호에 의해, 아날로그 스위치(121) 내지 아날로그 스위치(124)의 스위칭을 일괄적으로 제어하여, 판독 회로(2a-4)를 동작시킬 수 있다. 예를 들면, 아날로그 스위치(121)와 아날로그 스위치(122)의 세트와, 아날로그 스위치(123)와 아날로그 스위치(124)의 세트에서, 한쪽이 온 상태일 때에, 다른쪽이 오프 상태가 되도록, 판독 회로(2a-4)를 동작시킬 수 있다.
또한, 도 4의 (A)에 도시하는 판독 회로(2a-3), 및 도 4의 (B)에 도시하는 판독 회로(2a-4)는, 이들로 한정되는 것은 아니며, 필요에 따라 적절히 트랜지스터 등의 극성을 변경할 수 있다.
다음에, 판독 회로(2a)의 기능에 맞춘 회로 구성에 관해서 서술한다. 판독 회로(2a)는, 복수의 기능을 가지고 있다. 따라서, 어느 기능을 실현하는지에 따라, 판독 회로(2a)의 회로 구성이 상이해진다. 즉, 기능 선택부(5)에 있어서의 스위치의 도통 상태를 제어함으로써, 판독 회로(2a)는, 복수의 기능을 실현할 수 있다.
예를 들면, 도 2에 있어서, 어떤 동작 상태에 있어서의 회로 구성을, 도 5의 (A)에 도시한다. 이것에 의해, 배선(VDL)의 전위를, 화소(1) 또는 배선(DL_j)에, 공급(또는 전달)할 수 있다. 이러한 구성으로 함으로써, 판독 회로(2a)는, 버퍼 회로 등으로서 기능시킬 수 있다.
다음에, 예를 들면, 도 2에 있어서, 다른 어떤 동작 상태에 있어서의 회로 구성을, 도 5의 (B)에 도시한다. 이것에 의해, 화소(1) 또는 배선(DL_j)의 전위를, 배선(R)으로 공급(또는 전달)할 수 있다. 예를 들면, 화소(1)로부터 배선(DL_j)으로, 트랜지스터(3)의 임계값 전압에 따른 전위가 출력되고 있는 경우에는, 판독 회로(2a)에 의해, 배선(DL_j)의 전위, 즉, 트랜지스터(3)의 임계값 전압에 따른 전위를 판독할 수 있다. 이러한 구성으로 함으로써, 판독 회로(2a)는, 판독 회로 등으로서 기능시킬 수 있다.
또한, 트랜지스터(3)의 임계값 전압에 따른 전위를 판독하기 전에, 트랜지스터(3)의 전위를 소정의 전위로 초기화하는 경우가 있다. 그 경우에는, 도 5의 (A)에 도시하는 바와 같은 회로 구성을 사용한다. 그리고, 배선(VDL)의 전위를, 초기화용의 전위가 되도록 제어한다. 이것에 의해, 화소(1) 또는 배선(DL_j)에, 초기화용의 전위를 공급(또는 전달)할 수 있다.
또한, 판독 회로(2a)에 설치되는 스위치, 예를 들면, 스위치(8), 스위치(9), 스위치(10), 및, 스위치(11) 등의 트랜지스터는, 반드시 도 2, 도 3의 (A), 도 3의 (B), 도 4의 (A), 도 4의 (B) 등에 도시하는 바와 같은 접속 관계로 설치될 필요는 없다. 또는, 이들 트랜지스터의 동작도, 이미 서술한 방법으로 한정되지 않는다. 동작 상태나 회로의 기능에 따라, 도 5의 (A)에 도시하는 회로 구성과, 도 5의 (B)에 도시하는 회로 구성을, 실현할 수 있도록 되어 있으면 좋다. 즉, 각각의 스위치나 트랜지스터의 도통 상태를 제어함으로써, 도 5의 (A)에 도시하는 회로 구성과, 도 5의 (B)에 도시하는 회로 구성을 선택할 수 있도록, 적절히 스위치나 트랜지스터를 설치하면 좋다.
또한, 배선(DL_j)의 전위, 또는, 배선(VDL)의 전위를, 샘플 홀드하는 회로가 설치되어 있어도 좋다. 예를 들면, 도 5의 (A)의 경우의 회로 구성을, 도 6의 (A)의 판독 회로(2a-SH)에 도시한다. 스위치(8)를 온 상태로 하여, 배선(VDL)의 전위를 용량 소자(151)에 보존한다. 그 후, 스위치(8)를 오프 상태로 한다. 그 결과, 배선(VDL)의 전위를 샘플 홀드할 수 있다. 따라서, 샘플 홀드 후에, 배선(VDL)의 전위가 변화되어도, 오피 앰프(7)는, 문제없이 동작시킬 수 있다. 마찬가지로, 예를 들면, 도 5의 (B)의 경우의 회로 구성을, 도 6의 (B)의 판독 회로(2a-SH)에 도시한다. 스위치(10)를 온 상태로 하여, 배선(DL_j)의 전위를 용량 소자(151)에 보존한다. 그 후, 스위치(10)를 오프 상태로 한다. 그 결과, 배선(DL_j)의 전위를 샘플 홀드할 수 있다. 따라서, 샘플 홀드 후에, 배선(DL_j)의 전위가 변화되어도, 오피 앰프(7)는, 문제없이 동작시킬 수 있다. 또한, 도 2의 경우에는, 도 6의 (C)의 판독 회로(2a-SH)에 도시하는 바와 같이, 용량 소자(151)를 추가로 설치하면 좋다. 또한, 오피 앰프(7)의 비반전 입력 단자에 있어서의 기생 용량이 큰 경우에는, 반드시, 용량 소자(151)를 설치하지 않아도 좋다. 용량 소자(151)를 설치하는 경우에는, 용량 소자(151)의 한쪽의 단자는, 오피 앰프(7)의 비반전 입력 단자에 접속되고, 용량 소자(151)의 다른쪽의 단자는, 전용 배선에 접속되어 있다. 단, 용량 소자(151)의 다른쪽의 단자는, 다른 배선에 접속되어 있어도 좋다.
<<구성예 2>>
다음에, 도 2와는 다른 경우의 판독 회로의 예에 관해서, 도 7을 사용하여 설명한다. 도 7에 도시하는 판독 회로(2b)는, 오피 앰프(7)와, 기능 선택부(5)를 가지고 있다. 기능 선택부(5)는, 스위치(9)와, 스위치(11)와, 스위치(12)와, 스위치(13)와, 용량 소자(14)를 가지고 있다. 오피 앰프(7)의 비반전 입력 단자는, 배선(VDL)과 전기적으로 접속되어 있다. 오피 앰프(7)의 반전 입력 단자는, 스위치(12)를 개재하여, 오피 앰프(7)의 출력 단자에 전기적으로 접속되어 있다. 오피 앰프(7)의 반전 입력 단자는, 용량 소자(14)를 개재하여, 오피 앰프(7)의 출력 단자와 전기적으로 접속되어 있다. 오피 앰프(7)의 반전 입력 단자는, 스위치(13)를 개재하여, 배선(DL_j)과 전기적으로 접속되어 있다. 오피 앰프(7)의 출력 단자는, 스위치(9)를 개재하여, 배선(DL_j)과 전기적으로 접속되어 있다. 오피 앰프(7)의 출력 단자는, 스위치(11)를 개재하여, 배선(R)과 전기적으로 접속되어 있다.
또한, 도 1의 (A)로부터 알 수 있는 바와 같이, 배선(DL_j)은, 화소(1)와 전기적으로 접속되어 있고, 화소(1)가 갖는 트랜지스터(3)는 배선(DL_j)과 전기적으로 접속되어 있다.
일례로서는, 이하와 같이 판독 회로(2b)를 동작시킬 수 있다. 예를 들면, 스위치(9)와 스위치(12)를 온 상태로 하고, 또한 스위치(11)와 스위치(13)를 오프 상태로 할 수 있다. 그러한 경우, 판독 회로(2b)는, 배선(VDL)의 전위가 오피 앰프(7)의 비반전 입력 단자에 공급(전달)되는 구성이 된다. 오피 앰프(7)는 음 귀환의 회로 구성으로 되어 있기 때문에, 오피 앰프(7)의 비반전 입력 단자의 전위와, 오피 앰프(7)의 반전 입력 단자의 전위는 동일해지도록 동작한다. 즉, 판독 회로(2b)는, 볼티지 폴로어 회로로서 동작하기 때문에, 오피 앰프(7)의 출력 단자는, 배선(VDL)의 전위를 출력하게 된다. 이로 인해, 화소(1) 또는 배선(DL_j)에 배선(VDL)의 전위가 주어진다. 배선(VDL)에는, 예를 들면, 영상 신호, 프리챠지 신호, 또는, 초기화 신호 등의 전위가 공급된다. 이로 인해, 화소(1)에, 영상 신호, 프리챠지 신호, 또는, 초기화 신호 등의 전위가 주어진다. 여기에서, 오피 앰프(7)는, 입력 임피던스가 높고, 출력 임피던스가 낮다. 이로 인해, 판독 회로(2b)는, 임피던스 변환 회로로서 기능시킬 수 있다. 또는, 오피 앰프(7)는, 전류 구동 능력이 높다. 이로 인해, 판독 회로(2b)는, 버퍼 회로, 또는, 증폭 회로로서 기능시킬 수 있다. 이와 같이 판독 회로(2b)를 기능시킴으로써, 화소(1)나 배선(DL_j)을, 신속하게 충전시킬 수 있다. 즉, 판독 회로(2b)에 의해, 화소(1)나 배선(DL_j)에, 신속하게, 신호를 기록할 수 있다.
또한, 다른 동작 상태로서, 예를 들면, 스위치(9)와 스위치(12)를 오프 상태로 하고, 또한 스위치(11)와 스위치(13)를 온 상태로 할 수 있다. 그러한 경우, 판독 회로(2b)는, 귀환 회로의 구성이 된다. 오피 앰프(7)와 용량 소자(14)의 접속 구성으로부터, 판독 회로(2b)는, 적분 회로로서 동작한다. 이로 인해, 오피 앰프(7)의 반전 입력 단자와, 오피 앰프(7)의 비반전 입력 단자의 전위가, 동일해지도록 동작한다. 따라서, 배선(DL_j)의 전위는, 배선(VDL)의 전위와, 대략 동일해진다. 그리고, 배선(DL_j)으로 흐른 전류가, 측정한 시간에 따른 전하로서, 용량 소자(14)에 축적되고, 축적된 전하에 따라 용량 소자(14)의 전극간에 전위차가 발생한다. 즉, 배선(R)에 주어지는 오피 앰프(7)의 출력 단자의 전압은, 배선(DL_j)에 흐르는 전류를 측정 시간으로 시간 적분함으로써 나타낼 수 있다. 그 결과, 배선(DL_j)에 흐르는 전류의 총량을 판독할 수 있다. 이 경우, 화소(1)로부터, 트랜지스터(3)의 전류 특성에 관한 정보, 예를 들면, 트랜지스터(3)에 흐르는 전류가 공급되고 있다. 이로 인해, 화소(1)로부터 배선(R)으로, 화소(1)의 정보가 판독될 수 있다. 그리고, 화소(1)로부터 판독한 정보를 기초로 하여, 화소(1)에 공급하는 영상 신호의 크기를 보정한다. 그 결과, 화소(1)에 있어서의 트랜지스터(3)의 불균일이나 열화의 영향을 저감시킬 수 있다. 즉, 화소(1)는, 번인이나 얼룩이 적은 화상을 표시할 수 있다.
또한, 적분 회로로서 동작시키는 경우, 배선(VDL)의 전위를 제어함으로써, 배선(DL_j)의 전위를 제어할 수 있다. 따라서, 적분 회로로서 동작시키는 기간에 있어서, 배선(DL_j)과 접속되어 있는 화소(1), 또는, 배선(DL_j)과 접속되어 있는 트랜지스터(3)의 전위도, 배선(VDL)의 전위를 제어함으로써, 제어할 수 있다. 이로 인해, 화소(1) 또는 트랜지스터(3)에 전류가 흐르는 경우의 동작 상태를, 배선(VDL)의 전위를 제어함으로써, 적절한 상태로 할 수 있다. 예를 들면, 적분 회로로서 동작시키는 기간에 있어서, 배선(VDL)의 전위를 제어함으로써, 발광 소자(4)의 전위를 제어하여, 발광 소자(4)에 전류가 흐르지 않도록 하는 것 등이 가능해진다.
또한, 적분 회로로서 동작시키는 경우, 스위치(12)를 온 상태로 함으로써, 용량 소자(14)에 보존되어 있는 전하를 리셋 또는 초기화해도 좋다. 예를 들면, 적분 회로로서, 전류량을 측정하기 직전에, 스위치(12)를 온 상태로 해도 좋다.
단, 본 발명의 일 형태는, 상기의 스위칭으로 한정되지 않는다. 예를 들면, 판독 동작을 행하지 않는 경우, 스위치(9)를 오프 상태로 하고, 또한 스위치(12)와 스위치(13)를 온 상태로 해도 좋다. 그러한 경우, 배선(VDL)의 전위를, 배선(DL_j)에 공급할 수 있다. 즉, 판독 회로(2b)는, 볼티지 폴로어 회로로서 동작시킬 수 있다.
또한, 스위치(9), 스위치(11), 스위치(12), 및, 스위치(13) 등의 스위치로서는, 전기적 스위치, 기계적 스위치, 또는, MEMS 소자 등을 사용해도 좋다. 예를 들면, 전기적 스위치로서는, 후술하는 트랜지스터를 사용하는 것이 바람직하다. 일례로서, 트랜지스터를 사용한 경우의 회로도를, 도 8의 (A), 도 8의 (B)에 도시한다.
도 8의 (A)에 도시하는 판독 회로(2b-1)는, 도 7에 도시하는 판독 회로(2b)에 있어서, 스위치(9)에 트랜지스터(102)를, 스위치(11)에 트랜지스터(104)를, 스위치(12)에 트랜지스터(105)를, 스위치(13)에 트랜지스터(106)를 사용하고 있다.
도 8의 (B)에 도시하는 판독 회로(2b-2)는, 도 8의 (A)에 도시하는 판독 회로(2b-1)에 있어서, 트랜지스터(104)의 게이트와 트랜지스터(106)의 게이트를 전기적으로 접속한 것이다. 이것에 의해, 트랜지스터(104) 및 트랜지스터(106)를 동기시켜, 판독 회로(2b-2)를 동작시킬 수 있다.
또한, 트랜지스터의 극성을 선택하여, CMOS 구성으로 해도 좋다. 그 경우의 예를, 도 9의 (A), 도 9의 (B) 등에 도시한다.
도 9의 (A)에 도시하는 판독 회로(2b-3)는, 도 8의 (A)에 도시하는 판독 회로(2b-1)에 있어서, 트랜지스터(104), 트랜지스터(105) 및 트랜지스터(106)를 n채널형으로 하고, 트랜지스터(102)를 p채널형으로 한 것이다. 또한, 배선(Q)은, 트랜지스터(102)의 게이트, 트랜지스터(104)의 게이트 및 트랜지스터(106)의 게이트와 전기적으로 접속되어 있다. 이것에 의해, 배선(Q)으로부터 보내지는 신호에 의해, 트랜지스터(102), 트랜지스터(104) 및 트랜지스터(106)의 스위칭을 일괄적으로 제어하여, 판독 회로(2b-3)를 동작시킬 수 있다. 예를 들면, 트랜지스터(102)와, 트랜지스터(104) 및 트랜지스터(106)의 세트에서, 한쪽이 온 상태일 때에, 다른쪽이 오프 상태가 되도록, 판독 회로(2b-3)를 동작시킬 수 있다. 또한, 트랜지스터(105)의 극성은 한정되지 않는다. 또한, 트랜지스터(104), 및, 트랜지스터(106)를 p채널형으로 하고, 트랜지스터(102)를 n채널형으로 해도 좋다.
도 9의 (B)에 도시하는 판독 회로(2b-4)는, 도 7에 도시하는 판독 회로(2b)에 있어서, 스위치(9)에 아날로그 스위치(122)를, 스위치(11)에 아날로그 스위치(124)를, 스위치(12)에 아날로그 스위치(125)를, 스위치(13)에 아날로그 스위치(126)를 사용하고 있다. 아날로그 스위치(122) 및 아날로그 스위치(124) 내지 아날로그 스위치(126)는, n채널형 트랜지스터의 소스 및 드레인과, p채널형 트랜지스터의 소스 및 드레인이 병렬 접속된 구성으로 되어 있다. 배선(Q1)은, 아날로그 스위치(122)의 p채널형 트랜지스터의 게이트, 아날로그 스위치(124)의 n채널형 트랜지스터의 게이트, 및 아날로그 스위치(126)의 n채널형 트랜지스터의 게이트와 전기적으로 접속되어 있다. 또한, 이들 게이트는, 인버터(141)를 개재하여, 아날로그 스위치(122)의 n채널형 트랜지스터의 게이트, 아날로그 스위치(124)의 p채널형 트랜지스터의 게이트, 및 아날로그 스위치(126)의 p채널형 트랜지스터의 게이트와 전기적으로 접속되어 있다. 또한, 배선(Q2)은, 아날로그 스위치(125)의 p채널형의 트랜지스터의 게이트와 전기적으로 접속되고, 아날로그 스위치(125)의 p채널형의 트랜지스터의 게이트는, 인버터(142)를 개재하여, 아날로그 스위치(125)의 n채널형의 트랜지스터의 게이트와 전기적으로 접속되어 있다. 이러한 구성으로 함으로써, 배선(Q1)으로부터 보내지는 신호에 의해, 아날로그 스위치(122), 아날로그 스위치(124) 및 아날로그 스위치(126)의 스위칭을 일괄적으로 제어하여, 판독 회로(2b-4)를 동작시킬 수 있다. 예를 들면, 아날로그 스위치(122)와, 아날로그 스위치(124) 및 아날로그 스위치(126)의 세트에서, 한쪽이 온 상태일 때에, 다른쪽이 오프 상태가 되도록, 판독 회로(2b-4)를 동작시킬 수 있다. 또한, 아날로그 스위치(122), 아날로그 스위치(124) 및 아날로그 스위치(126)의 온 상태, 또는 오프 상태에 관계없이, 배선(Q2)으로부터 보내지는 신호에 의해, 아날로그 스위치(125)의 온 상태, 또는 오프 상태의 전환을 행할 수 있다.
또한, 도 9의 (A)에 도시하는 판독 회로(2b-3), 및 도 9의 (B)에 도시하는 판독 회로(2b-4)는, 이들로 한정되는 것은 아니며, 필요에 따라 적절히 트랜지스터 등의 극성을 변경할 수 있다.
다음에, 판독 회로(2b)의 기능에 맞춘 회로 구성에 관해서, 서술한다. 판독 회로(2b)는, 복수의 기능을 가지고 있다. 따라서, 어느 기능을 실현할지에 따라, 판독 회로(2b)의 회로 구성이 상이해진다. 즉, 기능 선택부(5)에 있어서의 스위치의 도통 상태를 제어함으로써, 판독 회로(2b)는, 복수의 기능을 실현할 수 있다.
예를 들면, 도 7에 있어서, 어떤 동작 상태에 있어서의 회로 구성을, 도 10의 (A), 도 10의 (B)에 도시한다. 이것에 의해, 배선(VDL)의 전위를, 화소(1) 또는 배선(DL_j)에, 공급(또는 전달)할 수 있다. 이러한 구성으로 함으로써, 판독 회로(2b)는, 버퍼 회로 등으로서 기능시킬 수 있다.
다음에, 예를 들면, 도 7에 있어서, 다른 어떤 동작 상태에 있어서의 회로 구성을, 도 10의 (C)에 도시한다. 이것에 의해, 화소(1) 또는 배선(DL_j)으로부터 흐르는 전류를 적분하고, 그것에 따른 전위를, 배선(R)으로 공급(또는 전달)할 수 있다. 예를 들면, 화소(1)의 트랜지스터(3)로부터 배선(DL_j)으로 전류가 출력되고 있는 경우에는, 판독 회로(2b)에 의해, 배선(DL_j)을 흐르는 전류, 즉, 트랜지스터(3)에 흐르는 전류를 적분하여 판독할 수 있다. 이러한 구성으로 함으로써, 판독 회로(2b)는, 판독 회로 등으로서 기능할 수 있다.
또한, 판독 회로(2b)에 설치되는 스위치, 예를 들면, 스위치(9), 스위치(11), 스위치(12), 및, 스위치(13) 등의 트랜지스터는, 반드시 도 7, 도 8의 (A), 도 8의 (B), 도 9의 (A), 도 9의 (B) 등에 도시하는 바와 같은 접속 관계로 설치될 필요는 없다. 또는, 이들 트랜지스터의 동작도, 이미 서술한 방법으로 한정되지 않는다. 동작 상태나 회로의 기능에 따라, 도 10의 (A), 도 10의 (B)에 도시하는 회로 구성과, 도 10의 (C)에 도시하는 회로 구성을, 실현할 수 있도록 되어 있으면 좋다. 즉, 각각의 스위치나 트랜지스터의 도통 상태를 제어함으로써, 도 10의 (A) (B)에 도시하는 회로 구성과, 도 10의 (C)에 도시하는 회로 구성을 선택할 수 있도록, 적절히 스위치나 트랜지스터를 설치하면 좋다.
또한, 배선(VDL)의 전위를, 샘플 홀드하는 회로가 설치되어 있어도 좋다. 예를 들면, 도 10의 (A)의 경우의 회로 구성을, 도 11의 (A)의 판독 회로(2b-SH)에 도시한다. 스위치(8)를 온 상태로 하여, 배선(VDL)의 전위를 용량 소자(151)에 보존한다. 그 후, 스위치(8)를 오프 상태로 한다. 그 결과, 배선(VDL)의 전위를 샘플 홀드할 수 있다. 따라서, 샘플 홀드 후에, 배선(VDL)의 전위가 변화되어도, 오피 앰프(7)는, 문제없이 동작시킬 수 있다. 또한, 도 7의 경우에는, 도 11의 (B)의 판독 회로(2b-SH)에 도시하는 바와 같이, 용량 소자(151)와 스위치(8)를 추가로 설치하면 좋다. 또한, 오피 앰프(7)의 비반전 입력 단자에 있어서의 기생 용량이 큰 경우에는, 반드시, 용량 소자(151)를 설치하지 않아도 좋다. 용량 소자(151)를 설치하는 경우에는, 용량 소자(151)의 한쪽의 단자는, 오피 앰프(7)의 비반전 입력 단자에 접속되고, 용량 소자(151)의 다른쪽의 단자는, 전용 배선에 접속되어 있다. 단, 용량 소자(151)의 다른쪽의 단자는, 별도의 배선에 접속되어 있어도 좋다.
또한, 용량 소자(14)를 설치하고, 적분 회로로서 동작시키는 경우의 예를 도시했지만, 본 발명의 일 형태는, 이것으로 한정되지 않는다. 용량 소자 이외의 수동 소자, 예를 들면, 저항 소자를 설치해도 좋다. 도 7에 있어서, 용량 소자(14) 대신에, 저항 소자(152)를 설치한 경우의 예를, 도 12의 (A)의 판독 회로(2b-R)에 도시한다. 마찬가지로, 도 10의 (A)의 경우를 도 12의 (B)의 판독 회로(2b-R)에 도시하고, 도 10의 (B)의 경우를 도 12의 (C)의 판독 회로(2b-R)에 도시하고, 도 10의 (C)의 경우를 도 12의 (D)의 판독 회로(2b-R)에 도시한다. 이와 같이, 용량 소자(14) 대신에, 저항 소자(152)를 설치함으로써, 전류 전압 변환 회로를 구성할 수 있다.
또한, 도 7뿐만아니라, 다른 도면에 있어서도, 용량 소자(14)를 저항 소자(152)로 치환함으로써, 전류 전압 변환 회로를 구성할 수 있다.
또한, 용량 소자(14)를 저항 소자(152)로 치환하는 것이 아니라, 용량 소자(14)와 저항 소자(152)를 모두 설치하도록 하여, 전환하여 동작시켜도 좋다. 그 경우를, 도 13에 도시한다. 스위치(91)는, 용량 소자(14)와 오피 앰프(7)의 출력 단자 사이에 전기적으로 접속되고, 스위치(92)는, 저항 소자(152)와 오피 앰프의 출력 단자 사이에 전기적으로 접속되어 있다. 용량 소자(14)와 저항 소자(152)에, 각각 직렬로 스위치를 설치하고, 온 상태, 또는 오프 상태의 전환을 행함으로써, 도 13에 도시하는 판독 회로(2b-RC)를, 도 7에 도시하는 판독 회로(2b), 또는 도 12의 (A)에 도시하는 판독 회로(2b-R)와 같은 기능으로 동작시킬 수 있다. 예를 들면, 스위치(91)를 온 상태, 스위치(92)를 오프 상태로 한 경우, 도 13에 도시하는 판독 회로(2b-RC)는, 도 7에 도시하는 판독 회로(2b)와 동일한 구성이 되고, 또한, 스위치(91)를 오프 상태, 스위치(92)를 온 상태로 한 경우, 도 13에 도시하는 판독 회로(2b-RC)는, 도 12의 (A)에 도시하는 판독 회로(2b-R)와 같은 구성이 된다.
이와 같이, 용량 소자(14)를 저항 소자(152)로 치환하거나, 용량 소자(14)를 저항 소자(152)와 스위치로 치환할 수 있다. 또는, 용량 소자(14)와 병렬로, 저항 소자(152)나, 저항 소자(152)와 스위치 등을, 설치해도 좋다.
<<구성예 3>>
다음에, 도 2 및 도 7과는 다른 경우의 판독 회로의 예에 관해서, 도 14를 사용하여 설명한다. 도 14에 도시하는 판독 회로(2c)는, 오피 앰프(7)와, 기능 선택부(5)를 가지고 있다. 기능 선택부(5)는, 스위치(8)와, 스위치(9)와, 스위치(10)와, 스위치(11)와, 스위치(12)와, 스위치(91)와, 스위치(93)와, 용량 소자(14)를 가진다. 오피 앰프(7)의 비반전 입력 단자는, 스위치(8)를 개재하여, 배선(VDL)과 전기적으로 접속되어 있다. 오피 앰프의 비반전 입력 단자는, 스위치(10)를 개재하여, 배선(DL_j)과 전기적으로 접속되어 있다. 오피 앰프(7)의 반전 입력 단자는, 스위치(12)를 개재하여, 오피 앰프(7)의 출력 단자와 전기적으로 접속되어 있다. 오피 앰프(7)의 반전 입력 단자는, 용량 소자(14)의 한쪽의 전극과 전기적으로 접속되고, 용량 소자(14)의 다른쪽의 전극은, 스위치(91)를 개재하여, 오피 앰프(7)의 출력 단자와 전기적으로 접속되어 있다. 오피 앰프(7)의 반전 입력 단자는, 스위치(93)를 개재하여, 배선(Vref)과 전기적으로 접속되어 있다. 오피 앰프(7)의 출력 단자는, 스위치(9)를 개재하여, 배선(DL_j)과 전기적으로 접속되어 있다. 오피 앰프(7)의 출력 단자는, 스위치(11)를 개재하여, 배선(R)과 전기적으로 접속되어 있다.
또한, 도 1의 (A)로부터 알 수 있는 바와 같이, 배선(DL_j)은, 화소(1)와 전기적으로 접속되어 있고, 화소(1)가 갖는 트랜지스터(3)는 배선(DL_j)과 전기적으로 접속되어 있다.
일례로서는, 이하와 같이 판독 회로(2c)를 동작시킬 수 있다. 예를 들면, 스위치(8)와 스위치(9)와 스위치(12)를 온 상태로 하고, 또한 스위치(10)와 스위치(11)와 스위치(93)를 오프 상태로 할 수 있다. 또한, 스위치(91)는, 온 상태라도 좋고, 오프 상태라도 좋다. 그러한 경우, 판독 회로(2c)는, 배선(VDL)의 전위가 오피 앰프(7)의 비반전 입력 단자에 공급(전달)되는 구성이 된다. 오피 앰프(7)는 음 귀환의 회로 구성으로 되어 있기 때문에, 비반전 입력 단자의 전위와, 반전 입력 단자의 전위는 동일해지도록 동작한다. 즉, 판독 회로(2c)는, 볼티지 폴로어 회로로서 동작하기 때문에, 오피 앰프(7)의 출력 단자는, 배선(VDL)의 전위를 출력하게 된다. 이로 인해, 화소(1) 또는 배선(DL_j)에 배선(VDL)의 전위가 주어진다. 배선(VDL)에는, 예를 들면, 영상 신호, 프리챠지 신호, 또는, 초기화 신호 등의 전위가 공급된다. 이로 인해, 화소(1)에, 영상 신호, 프리챠지 신호, 또는, 초기화 신호 등의 전위가 주어진다. 여기에서, 오피 앰프(7)는, 입력 임피던스가 높고, 출력 임피던스가 낮다. 이로 인해, 판독 회로(2c)는, 임피던스 변환 회로로서 기능시킬 수 있다. 또는, 오피 앰프(7)는, 전류 구동 능력이 높다. 이로 인해, 판독 회로(2c)는, 버퍼 회로, 또는, 증폭 회로로서 기능시킬 수 있다. 이와 같이 판독 회로(2c)를 기능시킴으로써, 화소(1)나 배선(DL_j)을, 신속하게 충전할 수 있다. 즉, 판독 회로(2c)에 의해, 화소(1)나 배선(DL_j)에, 신속하게, 신호를 기록할 수 있다.
또한, 다른 동작 상태로서, 예를 들면, 스위치(8)와 스위치(9)와 스위치(12)와 스위치(91)를 오프 상태로 하고, 또한 스위치(10)와 스위치(11)와 스위치(93)를 온 상태로 할 수 있다. 그러한 경우, 판독 회로(2c)에서는 오피 앰프(7)는, 귀환 회로가 되는 회로 구성으로 되어 있지 않다. 따라서, 오피 앰프(7)는, 비교 회로로서 동작한다. 즉, 오피 앰프(7)의 반전 입력 단자와 도통하고 있는 배선(Vref)의 전위와, 오피 앰프(7)의 비반전 입력 단자와 도통하고 있는 배선(DL_j)의 전위를 비교하여, 그 대소 관계에 따라, 오피 앰프(7)의 출력 단자로부터, 신호가 출력된다. 여기에서, 배선(Vref)의 전위를 제어함으로써, 판독 회로(2c)는, AD(Analog-Digital) 변환 회로로서 동작시킬 수 있다. 예를 들면, 배선(Vref)의 전위를 톱형 파형, 계단형 파형, 또는, 삼각 파형 등과 같이 변화시킴으로써, AD 변환을 실행할 수 있다. 또한, 이 경우에는, 귀환 회로가 되지 않도록 할 필요가 있기 때문에, 스위치(91)는, 용량 소자(14)와 직렬로 접속되어 있으면 좋다.
다음에, 판독 회로(2c)의 기능에 맞춘 회로 구성에 관해서 서술한다. 판독 회로(2c)는, 복수의 기능을 가지고 있다. 따라서, 어느 기능을 실현할지에 따라, 판독 회로(2c)의 회로 구성이 상이해진다. 즉, 기능 선택부(5)에 있어서의 스위치의 도통 상태를 제어함으로써, 판독 회로(2c)는, 복수의 기능을 실현할 수 있다.
예를 들면, 도 14에 있어서, 어떤 동작 상태에 있어서의 회로 구성을, 도 15의 (A)에 도시한다. 이것에 의해, 배선(VDL)의 전위를, 화소(1) 또는 배선(DL_j)에, 공급(또는 전달)할 수 있다. 이러한 구성으로 함으로써, 판독 회로(2c)는, 버퍼 회로 등으로서 기능시킬 수 있다.
다음에, 예를 들면, 도 14에 있어서, 다른 어떤 동작 상태에 있어서의 회로 구성을, 도 15의 (B)에 도시한다. 이것에 의해, 배선(DL_j)의 전위와, 배선(Vref)의 전위를 비교하여, 그 대소 관계를, 배선(R)에 공급(또는 전달)할 수 있다. 예를 들면, 화소(1)로부터 배선(DL_j)으로 트랜지스터(3)의 임계값 전압에 따른 전위가 출력되고 있는 경우에는, 판독 회로(2c)에 의해, 배선(DL_j)의 전위, 즉, 트랜지스터(3)의 임계값 전압에 따른 전위와, 배선(Vref)의 전위를 비교하여, 그 대소 관계를 판독할 수 있다. 이러한 구성으로 함으로써, 판독 회로(2c)는, 비교 회로, 또는, AD 변환 회로 등으로서 기능시킬 수 있다.
또한, 트랜지스터(3)의 임계값 전압에 따른 전위를 판독하기 전에, 트랜지스터(3)의 전위를 소정의 전위로 초기화하는 경우가 있다. 그 경우에는, 도 15의 (A)에 도시하는 바와 같은 회로 구성을 사용한다. 그리고, 배선(VDL)의 전위를, 초기화용의 전위가 되도록 제어한다. 이것에 의해, 화소(1) 또는 배선(DL_j)에, 초기화용의 전위를 공급(또는 전달)할 수 있다.
또한, 판독 회로(2c)에 설치되는 스위치, 예를 들면, 스위치(8), 스위치(9), 스위치(10), 스위치(11), 스위치(12), 스위치(91), 스위치(93) 등의 트랜지스터는, 반드시 도 14 등에 도시하는 바와 같은 접속 관계로 설치될 필요는 없다. 또는, 이들 트랜지스터의 동작도, 이미 서술한 방법으로 한정되지 않는다. 동작 상태나 회로의 기능에 따라, 도 15의 (A)에 도시하는 회로 구성과, 도 15의 (B)에 도시하는 회로 구성을, 실현할 수 있도록 되어 있으면 좋다. 즉, 각각의 스위치나 트랜지스터의 도통 상태를 제어함으로써, 도 15의 (A)에 도시하는 회로 구성과, 도 15의 (B)에 도시하는 회로 구성을 선택할 수 있도록, 적절히 스위치나 트랜지스터를 설치하면 좋다.
또한, 판독 회로(2c)의 회로 구성의 경우도, 샘플 홀드 회로를 설치해도 좋다. 예를 들면, 용량 소자(151)를, 샘플 홀드용의 용량 소자로서 이용해도 좋다. 그 경우의 판독 회로(2c)의 회로 구성을, 도 16의 (A)의 판독 회로(2c-SH)에 도시한다. 우선, 스위치(10)를 온 상태로 하여, 배선(DL_j)의 전위를 용량 소자(151)에 보존한다. 그 후, 스위치(10)를 오프 상태로 한다. 그 결과, 배선(DL_j)의 전위를 샘플 홀드할 수 있다. 따라서, 샘플 홀드 후에, 배선(DL_j)의 전위가 변화되어도, 오피 앰프(7)는, 문제없이 동작시킬 수 있다. 또한, 도 14의 경우에는, 도 16의 (B)의 판독 회로(2c-SH)에 도시하는 바와 같이, 용량 소자(151)를 추가로 설치하면 좋다. 또한, 오피 앰프(7)의 비반전 입력 단자에 있어서의 기생 용량이 큰 경우에는, 반드시, 용량 소자(151)를 설치하지 않아도 좋다. 용량 소자(151)를 설치하는 경우에는, 용량 소자(151)의 한쪽의 단자는, 오피 앰프(7)의 비반전 입력 단자에 접속되고, 용량 소자(151)의 다른쪽의 단자는, 전용 배선에 접속되어 있다. 단, 용량 소자(151)의 다른쪽의 단자는, 다른 배선에 접속되어 있어도 좋다.
<<구성예 4>>
지금까지, 도 2, 도 7, 도 14 등에 있어서, 회로 구성의 예를 도시했지만, 본 발명의 일 형태는, 이것으로 한정되지 않는다. 예를 들면, 지금까지 서술한 회로도를 조합하고, 또한 새로운 회로를 구성하는 것도 가능하다. 예를 들면, 화소(1)로부터 정보를 판독하는 경우, 복수의 정보를 판독해도 좋다. 또는 예를 들면, 화소(1)로부터, 전압 및 전류를 각각 판독해도 좋다.
예를 들면, 도 2와 도 7을 조합한 경우의 회로도의 예로서, 도 17의 (A)에 도시하는 판독 회로에 관해서 설명한다. 도 17의 (A)에 도시하는 판독 회로(2d)는, 오피 앰프(7)와, 기능 선택부(5)를 가지고 있다. 기능 선택부(5)는, 스위치(8)와, 스위치(9)와, 스위치(10)와, 스위치(11)와, 스위치(12)와, 스위치(13)와, 용량 소자(14)를 가진다. 오피 앰프(7)의 비반전 입력 단자는 스위치(8)를 개재하여 배선(VDL)과 전기적으로 접속되어 있다. 오피 앰프(7)의 반전 입력 단자는 스위치(12)를 개재하여 오피 앰프(7)의 출력 단자에 전기적으로 접속되어 있다. 오피 앰프(7)의 반전 입력 단자는 용량 소자(14)를 개재하여 오피 앰프(7)의 출력 단자와 전기적으로 접속되어 있다. 오피 앰프(7)의 비반전 입력 단자는 스위치(10)를 개재하여 배선(DL_j)에 전기적으로 접속되어 있다. 오피 앰프(7)의 출력 단자는 스위치(9)를 개재하여 배선(DL_j)에 전기적으로 접속되어 있다. 오피 앰프(7)의 출력 단자는 스위치(11)를 개재하여 배선(R)과 전기적으로 접속되어 있다.
또한, 도 1의 (A)로부터 알 수 있는 바와 같이, 배선(DL_j)은, 화소(1)와 전기적으로 접속되어 있고, 화소(1)가 갖는 트랜지스터(3)는 배선(DL_j)과 전기적으로 접속되어 있다.
일례로서는, 이하와 같이 동작시킬 수 있다. 예를 들면, 스위치(8)와 스위치(9)(또는 스위치(13))와 스위치(12)를 온 상태로 하고, 또한 스위치(10)와 스위치(11)와 스위치(13)(또는 스위치(9))를 오프 상태로 할 수 있다. 또한, 스위치(9)와 스위치(13)의 양쪽이 온 상태라도 좋다. 그러한 경우, 배선(VDL)의 전위가 오피 앰프(7)의 비반전 입력 단자에 공급(전달)되는 구성이 된다. 오피 앰프(7)는 음 귀환의 회로 구성으로 되어 있기 때문에, 오피 앰프(7)의 비반전 입력 단자의 전위와, 오피 앰프(7)의 반전 입력 단자의 전위는 동일해지도록 동작한다. 즉, 판독 회로(2d)는, 볼티지 폴로어 회로로서 동작하기 때문에, 오피 앰프(7)의 출력 단자는, 배선(VDL)의 전위를 출력하게 된다. 이로 인해, 화소(1) 또는 배선(DL_j)에 배선(VDL)의 전위가 부여된다. 배선(VDL)에는, 예를 들면, 영상 신호, 프리챠지 신호, 또는, 초기화 신호 등의 전위가 공급된다. 이로 인해, 화소(1)에, 영상 신호, 프리챠지 신호, 또는, 초기화 신호 등의 전위가 주어진다. 여기에서, 오피 앰프(7)는, 입력 임피던스가 높고, 출력 임피던스가 낮다. 이로 인해, 판독 회로(2d)는, 임피던스 변환 회로로서 기능시킬 수 있다. 또는, 오피 앰프(7)는, 전류 구동 능력이 높다. 이로 인해, 판독 회로(2d)는, 버퍼 회로, 또는, 증폭 회로로서 기능시킬 수 있다. 이와 같이 판독 회로(2d)를 기능시킴으로써, 화소(1)나 배선(DL_j)을, 신속하게 충전할 수 있다. 즉, 판독 회로(2d)에 의해, 화소(1)나 배선(DL_j)에, 신속하게, 신호를 기록할 수 있다.
또한, 다른 동작 상태로서, 예를 들면, 스위치(8)와 스위치(9)와 스위치(13)를 오프 상태로 하고, 또한 스위치(10)와 스위치(11)와 스위치(12)를 온 상태로 할 수 있다. 그러한 경우, 판독 회로(2d)는, 화소(1)가 갖는 트랜지스터(3)의 전위가 오피 앰프(7)의 비반전 입력 단자에 공급(전달)되는 구성이 된다. 오피 앰프(7)는 음 귀환의 회로 구성으로 되어 있기 때문에, 오피 앰프(7)의 비반전 입력 단자의 전위와, 오피 앰프(7)의 반전 입력 단자의 전위는 동일해지도록 동작한다. 즉, 판독 회로(2d)는, 볼티지 폴로어 회로로서 동작하기 때문에, 오피 앰프(7)의 출력 단자는, 화소(1)가 갖는 트랜지스터(3) 또는 배선(DL_j)의 전위를 출력하게 된다. 이로 인해, 배선(R)에 화소(1)가 갖는 트랜지스터(3) 또는 배선(DL_j)의 전위가 주어진다. 이 경우, 화소(1)로부터, 트랜지스터의 전류 특성에 관한 정보, 예를 들면, 트랜지스터의 임계값 전압에 따른 전압이 공급되고 있다. 이로 인해, 화소(1)로부터 배선(R)으로, 화소(1)의 정보가 판독될 수 있다. 여기에서, 오피 앰프(7)는, 입력 임피던스가 높고, 출력 임피던스가 낮다. 이로 인해, 판독 회로(2d)는, 임피던스 변환 회로로서 기능시킬 수 있다. 또는, 오피 앰프(7)는, 전류 구동 능력이 높다. 이로 인해, 판독 회로(2d)는, 버퍼 회로, 또는, 증폭 회로로서 기능시킬 수 있다. 이와 같이 판독 회로(2d)를 기능시킴으로써, 화소(1)나 배선(DL_j)의 전위를, 배선(R)으로, 화소(1)나 배선(DL_j)의 전위에 영향을 주지 않고, 출력할 수 있다. 즉, 판독 회로(2d)에 의해, 화소(1)나 배선(DL_j)으로부터, 신속하게, 신호를 판독할 수 있다.
또한, 다른 동작 상태로서, 예를 들면, 스위치(9)와 스위치(10)와 스위치(12)를 오프 상태로 하고, 또한 스위치(8)와 스위치(11)와 스위치(13)를 온 상태로 할 수 있다. 그러한 경우, 판독 회로(2d)는, 귀환 회로의 구성이 된다. 오피 앰프(7)와 용량 소자(14)의 접속 구성으로부터, 판독 회로(2d)는, 적분 회로로서 동작한다. 이로 인해, 오피 앰프(7)의 반전 입력 단자와, 오피 앰프(7)의 비반전 입력 단자의 전위가, 동일하도록 동작한다. 따라서, 배선(DL_j)의 전위는, 배선(VDL)의 전위와, 대략 동일해진다. 그리고, 배선(DL_j)에 흐른 전류가, 측정한 시간에 따른 전하로서, 용량 소자(14)에 축적되고, 축적된 전하에 따라 용량 소자(14)의 전극간에 전위차가 발생한다. 즉, 배선(R)에 주어지는 오피 앰프(7)의 출력 단자의 전압은, 배선(DL_j)에 흐르는 전류를 측정 시간으로 시간 적분함으로써 나타낼 수 있다. 그 결과, 배선(DL_j)에 흐르는 전류의 총량을 판독할 수 있다. 이 경우, 화소(1)로부터, 트랜지스터(3)의 전류 특성에 관한 정보, 예를 들면, 트랜지스터(3)에 흐르는 전류가 공급되고 있다. 이로 인해, 화소(1)로부터 배선(R)으로, 화소(1)의 정보가 판독될 수 있다. 그리고, 화소(1)로부터 판독한 정보를 기초로 하여, 화소(1)에 공급하는 영상 신호의 크기를 보정한다. 그 결과, 화소(1)에 있어서의 트랜지스터(3)의 불균일이나 열화의 영향을 저감시킬 수 있다. 즉, 화소(1)는, 번인이나 얼룩이 적은 화상을 표시할 수 있다.
또한, 적분 회로로서 동작시키는 경우, 배선(VDL)의 전위를 제어함으로써, 배선(DL_j)의 전위를 제어할 수 있다. 따라서, 적분 회로로서 동작시키는 기간에 있어서, 배선(DL_j)과 접속되어 있는 화소(1), 또는, 배선(DL_j)과 접속되어 있는 트랜지스터(3)의 전위도, 배선(VDL)의 전위를 제어함으로써, 제어할 수 있다. 이로 인해, 화소(1) 또는 트랜지스터(3)에 전류가 흐르는 경우의 동작 상태를, 배선(VDL)의 전위를 제어함으로써, 적절한 상태로 할 수 있다. 예를 들면, 적분 회로로서 동작시키는 기간에 있어서, 배선(VDL)의 전위를 제어함으로써, 발광 소자(4)의 전위를 제어하여, 발광 소자(4)에 전류가 흐르지 않도록 하는 것 등이 가능해진다.
또한, 적분 회로로서 동작시키는 경우, 스위치(12)를 온 상태로 함으로써, 용량 소자(14)에 보존되어 있는 전하를 리셋 또는 초기화해도 좋다. 예를 들면, 적분 회로로서, 전류량을 측정하기 직전에, 스위치(12)를 온 상태로 해도 좋다.
다음에, 판독 회로(2d)의 기능에 맞춘 회로 구성에 관해서, 서술한다. 판독 회로(2d)는, 복수의 기능을 가지고 있다. 따라서, 어느 기능을 실현할지에 따라, 판독 회로(2d)의 회로 구성이 상이해진다. 즉, 기능 선택부(5)에 있어서의 스위치의 도통 상태를 제어함으로써, 판독 회로(2d)는, 복수의 기능을 실현할 수 있다.
예를 들면, 도 17의 (A)에 있어서, 어떤 동작 상태에 있어서의 회로 구성은, 도 5의 (A), 도 10의 (A), 또는, 도 10의 (B)가 된다. 이것에 의해, 배선(VDL)의 전위를, 화소(1) 또는 배선(DL_j)에, 공급(또는 전달)할 수 있다. 이러한 구성으로 함으로써, 판독 회로(2d)는, 버퍼 회로 등으로서 기능시킬 수 있다.
다음에, 예를 들면, 도 17의 (A)에 있어서, 다른 어떤 동작 상태에 있어서의 회로 구성은, 도 5의 (B)가 된다. 이것에 의해, 화소(1) 또는 배선(DL_j)의 전위를, 배선(R)으로 공급(또는 전달)할 수 있다. 예를 들면, 화소(1)로부터 배선(DL_j)으로 트랜지스터(3)의 임계값 전압에 따른 전위가 출력되고 있는 경우에는, 판독 회로(2d)에 의해, 배선(DL_j)의 전위, 즉, 트랜지스터(3)의 임계값 전압에 따른 전위를 판독할 수 있다. 이러한 구성으로 함으로써, 판독 회로(2d)는, 판독 회로 등으로서 기능시킬 수 있다.
다음에, 예를 들면, 도 17의 (A)에 있어서, 다른 어떤 동작 상태에 있어서의 회로 구성은, 도 10의 (C)가 된다. 이것에 의해, 화소(1) 또는 배선(DL_j)으로부터 흐르는 전류를 적분하고, 그것에 따른 전위를, 배선(R)으로 공급(또는 전달)할 수 있다. 예를 들면, 화소(1)의 트랜지스터(3)로부터 배선(DL_j)으로 전류가 출력되고 있는 경우에는, 판독 회로(2d)에 의해, 배선(DL_j)을 흐르는 전류, 즉, 트랜지스터(3)에 흐르는 전류를 적분하여 판독할 수 있다. 이러한 구성으로 함으로써, 판독 회로(2d)는, 판독 회로 등으로서 기능시킬 수 있다.
이와 같이, 화소(1)로부터, 복수의 정보를 판독할 수 있다. 그 결과, 트랜지스터(3)의 전류 특성을, 보다 적절하게 보정하는 것이 가능해진다.
또한, 판독 회로(2d)에 설치되는 스위치, 예를 들면, 스위치(8), 스위치(9), 스위치(10), 스위치(11), 스위치(12), 및, 스위치(13), 등의 트랜지스터는, 반드시 도 17의 (A) 등에 도시하는 바와 같은 접속 관계로 설치될 필요는 없다. 또는, 이들 트랜지스터의 동작도, 이미 서술한 방법으로 한정되지 않는다. 동작 상태나 회로의 기능에 따라, 도 5의 (A) 등에 도시하는 회로 구성과, 도 5의 (B)에 도시하는 회로 구성과, 도 10의 (C)에 도시하는 회로 구성을, 실현할 수 있도록 되어 있으면 좋다. 즉, 각각의 스위치나 트랜지스터의 도통 상태를 제어함으로써, 도 5의 (A) 등에 도시하는 회로 구성과, 도 5의 (B)에 도시하는 회로 구성과, 도 10의 (C)에 도시하는 회로 구성을 선택할 수 있도록, 적절히 스위치나 트랜지스터를 설치하면 좋다.
또한, 도 6의 (A), 도 6의 (B), 도 6의 (C), 도 11의 (A), 도 11의 (B) 등과 같이, 도 17의 (A)에 있어서, 샘플 홀드용의 용량 소자를 설치해도 좋다. 그 경우의 회로도를, 도 17의 (B)의 판독 회로(2d-SH)에 도시한다.
<<구성예 5>>
도 17의 (A)에서는 도 2와 도 7을 조합한 경우의 회로도의 예를 도시하였다. 다른 조합의 예로서, 도 7과 도 14를 조합한 경우의 회로도의 예로서, 도 18의 (A)에 도시하는 판독 회로에 관해서 설명한다. 도 18의 (A)에 도시하는 판독 회로(2e)는, 오피 앰프(7)와, 기능 선택부(5)를 가지고 있다. 기능 선택부(5)는, 스위치(8)와, 스위치(9)와, 스위치(10)와, 스위치(11)와, 스위치(12)와, 스위치(13)와, 스위치(91)와, 스위치(93)와, 용량 소자(14)를 가진다. 오피 앰프(7)의 비반전 입력 단자는, 스위치(8)를 개재하여, 배선(VDL)과 전기적으로 접속되어 있다. 오피 앰프(7)의 비반전 입력 단자는, 스위치(10)를 개재하여, 배선(DL_j)과 전기적으로 접속되어 있다. 오피 앰프(7)의 반전 입력 단자는, 스위치(12)를 개재하여, 오피 앰프(7)의 출력 단자와 전기적으로 접속되어 있다. 오피 앰프(7)의 반전 입력 단자는, 용량 소자(14)의 한쪽의 전극과 전기적으로 접속되어 있다. 용량 소자(14)의 다른쪽의 전극은, 스위치(91)를 개재하여, 오피 앰프(7)의 출력 단자와 전기적으로 접속되어 있다. 오피 앰프(7)의 반전 입력 단자는, 스위치(13)를 개재하여, 배선(L_j)과 전기적으로 접속되어 있다. 오피 앰프(7)의 반전 입력 단자는, 스위치(93)를 개재하여, 배선(Vref)과 전기적으로 접속되어 있다. 오피 앰프(7)의 출력 단자는, 스위치(9)를 개재하여, 배선(DL_j)과 전기적으로 접속되어 있다. 오피 앰프(7)의 출력 단자는, 스위치(11)를 개재하여, 배선(R)과 전기적으로 접속되어 있다.
또한, 도 1의 (A)로부터 알 수 있는 바와 같이, 배선(DL_j)은, 화소(1)와 전기적으로 접속되어 있고, 화소(1)가 갖는 트랜지스터(3)는 배선(DL_j)과 전기적으로 접속되어 있다.
일례로서는, 이하와 같이 판독 회로(2e)를 동작시킬 수 있다. 예를 들면, 스위치(8)와 스위치(9)와 스위치(12)를 온 상태로 하고, 또한 스위치(10)와 스위치(11)와 스위치(13)와 스위치(93)를 오프 상태로 할 수 있다. 또한, 스위치(91)는, 온 상태라도 좋고, 오프 상태라도 좋다. 그러한 경우, 배선(VDL)의 전위가 오피 앰프(7)의 비반전 입력 단자에 공급(전달)되는 구성이 된다. 오피 앰프(7)는 음 귀환의 회로 구성으로 되어 있기 때문에, 오피 앰프(7)의 비반전 입력 단자의 전위와, 오피 앰프(7)의 반전 입력 단자의 전위는 동일해지도록 동작한다. 즉, 판독 회로(2e)는, 볼티지 폴로어 회로로서 동작하기 때문에, 오피 앰프(7)의 출력 단자는, 배선(VDL)의 전위를 출력하게 된다. 이로 인해, 화소(1) 또는 배선(DL_j)에 배선(VDL)의 전위가 주어진다. 배선(VDL)에는, 예를 들면, 영상 신호, 프리챠지 신호, 또는, 초기화 신호 등의 전위가 공급된다. 이로 인해, 화소(1)에, 영상 신호, 프리챠지 신호, 또는, 초기화 신호 등의 전위가 주어진다. 여기에서, 오피 앰프(7)는, 입력 임피던스가 높고, 출력 임피던스가 낮다. 이로 인해, 판독 회로(2e)는, 임피던스 변환 회로로서 기능시킬 수 있다. 또는, 오피 앰프(7)는, 전류 구동 능력이 높다. 이로 인해, 판독 회로(2e)는, 버퍼 회로, 또는, 증폭 회로로서 기능시킬 수 있다. 이와 같이 판독 회로(2e)를 기능시킴으로써, 화소(1)나 배선(DL_j)을, 신속하게 충전할 수 있다. 즉, 판독 회로(2e)에 의해, 화소(1)나 배선(DL_j)에, 신속하게, 신호를 기록할 수 있다.
또한, 다른 동작 상태로서, 예를 들면, 스위치(8)와 스위치(9)와 스위치(91)와 스위치(12)와 스위치(13)를 오프 상태로 하고, 또한 스위치(10)와 스위치(11)와 스위치(93)를 온 상태로 할 수 있다. 그러한 경우, 판독 회로(2e)에서는, 오피 앰프(7)는, 귀환 회로가 되는 회로 구성으로 되어 있지 않다. 따라서, 오피 앰프(7)는, 비교 회로로서 동작한다. 즉, 오피 앰프(7)의 반전 입력 단자와 도통하고 있는 배선(Vref)의 전위와, 오피 앰프(7)의 비반전 입력 단자와 도통하고 있는 배선(DL_j)의 전위를 비교하여, 그 대소 관계에 따라, 오피 앰프(7)의 출력 단자로부터, 신호가 출력된다. 여기에서, 배선(Vref)의 전위를 제어함으로써, 판독 회로(2e)는, AD 변환 회로로서 동작시킬 수 있다. 예를 들면, 배선(Vref)의 전위를 톱형 파형, 계단형 파형, 또는, 삼각 파형 등과 같이 변화시킴으로써, AD 변환을 실행할 수 있다. 또한, 이 경우에는, 귀환 회로가 되지 않도록 할 필요가 있기 때문에, 스위치(91)는, 용량 소자(14)와 직렬로 접속되어 있으면 좋다.
또한, 다른 동작 상태로서, 예를 들면, 스위치(9)와 스위치(10)와 스위치(12)와 스위치(93)를 오프 상태로 하고, 또한 스위치(8)와 스위치(11)와 스위치(13)와 스위치(91)를 온 상태로 할 수 있다. 그러한 경우, 판독 회로(2e)는, 귀환 회로의 구성이 된다. 오피 앰프(7)와 용량 소자(14)의 접속 구성으로부터, 판독 회로(2e)는, 적분 회로로서 동작한다. 이로 인해, 오피 앰프(7)의 반전 입력 단자와, 오피 앰프(7)의 비반전 입력 단자의 전위가, 동일해지도록 동작한다. 따라서, 배선(DL_j)의 전위는, 배선(VDL)의 전위와, 대략 동일해진다. 그리고, 배선(DL_j)에 흐른 전류가, 측정한 시간에 따른 전하로서, 용량 소자(14)에 축적되고, 축적된 전하에 따라 용량 소자(14)의 전극 사이에 전위차가 발생한다. 즉, 배선(R)에 주어지는 오피 앰프(7)의 출력 단자의 전압은, 배선(DL_j)에 흐르는 전류를 측정 시간으로 시간 적분함으로써 나타낼 수 있다. 그 결과, 배선(DL_j)에 흐르는 전류의 총량을 판독할 수 있다. 이 경우, 화소(1)로부터, 트랜지스터(3)의 전류 특성에 관한 정보, 예를 들면, 트랜지스터(3)에 흐르는 전류가 공급되고 있다. 이로 인해, 화소(1)로부터 배선(R)으로, 화소(1)의 정보가 판독될 수 있다.
또한, 적분 회로로서 동작시키는 경우, 스위치(12)를 온 상태로 함으로써, 용량 소자(14)에 보존되어 있는 전하를 리셋 또는 초기화해도 좋다. 예를 들면, 적분 회로로서, 전류량을 측정하기 직전에, 스위치(12)를 온 상태로 해도 좋다.
다음에, 판독 회로(2e)의 기능에 맞춘 회로 구성에 관해서, 서술한다. 판독 회로(2e)는, 복수의 기능을 가지고 있다. 따라서, 어느 기능을 실현할지에 따라, 판독 회로(2e)의 회로 구성이 상이해진다. 즉, 기능 선택부(5)에 있어서의 스위치의 도통 상태를 제어함으로써, 판독 회로(2e)는, 복수의 기능을 실현할 수 있다.
예를 들면, 도 18의 (A)에 있어서, 어떤 동작 상태에 있어서의 회로 구성을, 도 5의 (A), 도 10의 (A), 또는, 도 10의 (B)로 한다. 이것에 의해, 배선(VDL)의 전위를, 화소(1) 또는 배선(DL_j)에, 공급(또는 전달)할 수 있다. 이러한 구성으로 함으로써, 판독 회로(2e)는, 버퍼 회로 등으로서 기능시킬 수 있다.
다음에, 예를 들면, 도 18의 (A)에 있어서, 다른 어떤 동작 상태에 있어서의 회로 구성은, 도 10의 (C)가 된다. 이것에 의해, 화소(1) 또는 배선(DL_j)으로부터 흐르는 전류를 적분하고, 그것에 따른 전위를, 배선(R)으로 공급(또는 전달)할 수 있다. 예를 들면, 화소(1)의 트랜지스터(3)로부터 배선(DL_j)으로 전류가 출력되고 있는 경우에는, 판독 회로(2e)에 의해, 배선(DL_j)을 흐르는 전류, 즉, 트랜지스터(3)에 흐르는 전류를 적분하여 판독할 수 있다. 이러한 구성으로 함으로써, 판독 회로(2e)는, 판독 회로 등으로서 기능시킬 수 있다.
다음에, 예를 들면, 도 18의 (A)에 있어서, 다른 어떤 동작 상태에 있어서의 회로 구성은, 도 15의 (B)가 된다. 이것에 의해, 배선(DL_j)의 전위와, 배선(Vref)의 전위를 비교하여, 그 대소 관계를, 배선(R)에 공급(또는 전달)할 수 있다. 예를 들면, 화소(1)로부터 배선(DL_j)으로 트랜지스터(3)의 임계값 전압에 따른 전위가 출력되고 있는 경우에는, 판독 회로(2e)에 의해, 배선(DL_j)의 전위, 즉, 트랜지스터(3)의 임계값 전압에 따른 전위와, 배선(Vref)의 전위를 비교하여, 그 대소 관계를 판독할 수 있다. 이러한 구성으로 함으로써, 판독 회로(2e)는, 비교 회로, 또는, AD 변환 회로 등으로서 기능시킬 수 있다.
또한, 트랜지스터(3)의 임계값 전압에 따른 전위를 판독하기 전에, 트랜지스터(3)의 전위를 소정의 전위로 초기화하는 경우가 있다. 그 경우에는, 도 15의 (A)에 도시하는 바와 같은 회로 구성을 사용한다. 그리고, 배선(VDL)의 전위를, 초기화용의 전위가 되도록 제어한다. 이것에 의해, 화소(1) 또는 배선(DL_j)에, 초기화용의 전위를 공급(또는 전달)할 수 있다.
이와 같이, 화소(1)로부터, 복수의 정보를 판독할 수 있다. 그 결과, 트랜지스터(3)의 전류 특성을, 보다 적절하게 보정하는 것이 가능해진다. 특히, 트랜지스터의 전류 특성이, 이상적인 트랜지스터의 전류 특성을 갖지 않는 경우에는, 복수 종류의 데이터를 취득함으로써, 보다 정밀하게 구동 트랜지스터의 전류 특성의 불균일을 보정할 수 있다. 이상적인 트랜지스터로서는, 예를 들면, 그래듀얼 채널 근사가 성립하는 경우 등을 들 수 있다. 예를 들면, 트랜지스터가 박막 트랜지스터인 경우에는, 이상적인 트랜지스터의 전류 특성을 갖지 않는 경우가 많기 때문에, 유용하다.
또한, 판독 회로(2e)에 설치되는 스위치, 예를 들면, 스위치(8), 스위치(9), 스위치(10), 스위치(11), 스위치(12), 스위치(13), 스위치(91), 스위치(93) 등의 트랜지스터는, 반드시 도 18의 (A) 등에 도시하는 바와 같은 접속 관계로 설치될 필요는 없다. 또는, 이들 트랜지스터의 동작도, 이미 서술한 방법으로 한정되지 않는다. 동작 상태나 회로의 기능에 따라, 도 5의 (A) 등에 도시하는 회로 구성과, 도 15의 (B)에 도시하는 회로 구성과, 도 10의 (C)에 도시하는 회로 구성을, 실현할 수 있도록 되어 있으면 좋다. 즉, 각각의 스위치나 트랜지스터의 도통 상태를 제어함으로써, 도 5의 (A) 등에 도시하는 회로 구성과, 도 15의 (B)에 도시하는 회로 구성과, 도 10의 (C)에 도시하는 회로 구성을 선택할 수 있도록, 적절히 스위치나 트랜지스터를 설치하면 좋다.
또한, 도 6의 (A), 도 6의 (B), 도 6의 (C), 도 11의 (A), 도 11의 (B) 등과 같이, 도 18의 (A)에 있어서, 샘플 홀드용의 용량 소자를 설치해도 좋다. 그 경우의 회로도를, 도 18의 (B)의 판독 회로(2e-SH)에 도시한다.
<<구성예 6>>
지금까지는, 도 1의 (A)에 도시하는 바와 같이, 배선(DL_j)이 설치되어 있는 경우의 예를 도시하였다. 단, 본 발명의 일 형태는, 이것으로 한정되지 않는다. 예를 들면, 도 1의 (B)에 도시하는 바와 같이, 배선(DL_j)과 배선(IL_j)이 설치되어 있어도 좋다. 그 경우의 판독 회로의 예를 나타낸다.
우선, 도 19에 도시하는 판독 회로에 관해서 설명한다. 도 19에 도시하는 판독 회로(2f)는, 오피 앰프(7)와, 기능 선택부(5)를 가지고 있다. 기능 선택부(5)는, 스위치(8)와, 스위치(9)와, 스위치(11)와, 스위치(15) 내지 스위치(17)를 가진다. 오피 앰프(7)의 비반전 입력 단자는, 스위치(8)를 개재하여, 배선(VDL)과 전기적으로 접속되어 있다. 오피 앰프(7)의 비반전 입력 단자는, 스위치(16)를 개재하여, 배선(IL_j)에 전기적으로 접속되어 있다. 오피 앰프(7)의 반전 입력 단자는, 오피 앰프(7)의 출력 단자에 전기적으로 접속되어 있다. 오피 앰프(7)의 출력 단자는, 스위치(9)를 개재하여 배선(DL_j)에 전기적으로 접속되어 있다. 오피 앰프(7)의 출력 단자는, 스위치(11)를 개재하여, 배선(R)과 전기적으로 접속되어 있다. 배선(DL_j)은, 스위치(15)를 개재하여, 배선(Vinit)에 접속되어 있다. 배선(IL_j)은, 스위치(17)를 개재하여, 배선(Vref)에 접속되어 있다.
또한, 도 1의 (B)로부터 알 수 있는 바와 같이, 배선(DL_j) 및 배선(IL_j)은, 화소(1)와 전기적으로 접속되고, 화소(1)가 갖는 트랜지스터(3)는, 배선(DL_j) 및 배선(IL_j)과 전기적으로 접속되어 있다. 그리고, 배선(DL_j) 및 배선(IL_j)은, 트랜지스터(3)의 동일 단자에 접속되지 않고, 서로 상이한 단자에 접속되어 있는 것으로 한다. 도 19의 판독 회로(2f)의 경우, 배선(DL_j)은 트랜지스터(3)의 게이트에 접속되고, 배선(IL_j)은 트랜지스터(3)의 소스 또는 드레인 중 어느 하나에 접속되어 있다. 또한 배선(DL_j), 배선(IL_j), 트랜지스터(3)의 접속 구성에 관해서는, 상기로 한정되지 않으며, 목적, 동작 등에 따라 적절히 변경해도 좋다.
일례로서는, 이하와 같이 판독 회로(2f)를 동작시킬 수 있다. 예를 들면, 스위치(8)와 스위치(9)와 스위치(17)를 온 상태로 하고, 또한 스위치(11)와 스위치(15)와 스위치(16)를 오프 상태로 할 수 있다. 그러한 경우, 배선(VDL)의 전위가 오피 앰프(7)의 비반전 입력 단자에 공급(전달)되는 구성이 된다. 오피 앰프(7)는 음 귀환의 회로 구성으로 되어 있기 때문에, 오피 앰프(7)의 비반전 입력 단자의 전위와, 오피 앰프(7)의 반전 입력 단자의 전위는 동일해지도록 동작한다. 즉, 판독 회로(2f)는, 볼티지 폴로어 회로로서 동작하기 때문에, 오피 앰프(7)의 출력 단자는, 배선(VDL)의 전위를 출력하게 된다. 이로 인해, 화소(1)가 갖는 트랜지스터(3)의 게이트 또는 배선(DL_j)에 배선(VDL)의 전위가 주어진다. 또한, 화소(1)가 갖는 트랜지스터(3)의 소스 또는 드레인의 어느 하나의 단자, 또는 배선(IL_j)에 배선(Vref)의 전위가 주어진다. 배선(VDL)에는, 예를 들면, 영상 신호, 초기화 신호, 또는, 프리챠지 신호 등의 전위가 공급된다. 이로 인해, 화소(1)에, 영상 신호, 초기화 신호, 또는, 프리챠지 신호 등의 전위가 주어진다. 여기에서, 오피 앰프(7)는, 입력 임피던스가 높고, 출력 임피던스가 낮다. 이로 인해, 판독 회로(2f)는, 임피던스 변환 회로로서 기능시킬 수 있다. 또는, 오피 앰프(7)는, 전류 구동 능력이 높다. 이로 인해, 판독 회로(2f)는, 버퍼 회로, 또는, 증폭 회로로서 기능시킬 수 있다. 이와 같이 판독 회로(2f)를 기능시킴으로써, 배선(DL_j)을, 신속하게 충전할 수 있다. 즉 판독 회로(2f)에 의해, 배선(DL_j)에 접속되어 있는 화소(1)의 단자에, 신속하게, 신호를 기록할 수 있다. 또한, 배선(Vref)에는, 예를 들면, 초기화 신호, 또는, 프리챠지 신호 등의 소정의 전위가 공급된다.
또한, 다른 동작 상태로서, 예를 들면, 스위치(8)와 스위치(9)와 스위치(17)를 오프 상태로 하고, 또한 스위치(11)와 스위치(15)와 스위치(16)를 온 상태로 할 수 있다. 그러한 경우, 판독 회로(2f)는, 화소(1)가 갖는 트랜지스터(3)의 소스 또는 드레인 중 어느 하나의 단자, 또는 배선(IL_j)의 전위가 오피 앰프(7)의 비반전 입력 단자에 공급(전달)되는 구성이 되고, 배선(Vinit)의 전위가 화소(1)가 갖는 트랜지스터(3)의 게이트 또는 배선(DL_j)에 공급(전달)되는 구성이 된다. 오피 앰프(7)는 음 귀환의 회로 구성으로 되어 있기 때문에, 오피 앰프(7)의 비반전 입력 단자의 전위와, 오피 앰프(7)의 반전 입력 단자의 전위는 동일해지도록 동작한다. 즉, 판독 회로(2f)는 볼티지 폴로어 회로로서 동작하기 때문에, 오피 앰프(7)의 출력 단자는, 화소(1)가 갖는 트랜지스터(3)의 소스 또는 드레인 중 어느 하나의 단자, 또는 배선(IL_j)의 전위를 출력하게 된다. 이로 인해, 배선(R)에 화소(1)가 갖는 트랜지스터(3)의 소스 또는 드레인 중 어느 하나의 단자의 전위가 주어진다. 이 경우, 화소(1)로부터, 트랜지스터(3)의 전류 특성에 관한 정보, 예를 들면, 트랜지스터(3)의 임계값 전압에 따른 전압이 공급되고 있다. 이로 인해, 화소(1)로부터 배선(R)으로, 화소(1)의 정보가 판독될 수 있다. 여기에서, 오피 앰프(7)는, 입력 임피던스가 높고, 출력 임피던스가 낮다. 이로 인해, 판독 회로(2f)는, 임피던스 변환 회로로서 기능시킬 수 있다. 또는, 오피 앰프(7)는, 전류 구동 능력이 높다. 이로 인해, 판독 회로(2f)는, 버퍼 회로, 또는, 증폭 회로로서 기능시킬 수 있다. 이와 같이 판독 회로(2f)를 기능시킴으로써, 화소(1)나 배선(IL_j)의 전위를, 배선(R)으로, 화소(1)나 배선(IL_j)의 전위에 영향을 주지 않고, 출력할 수 있다. 즉, 판독 회로(2f)에 의해, 화소(1)나 배선(IL_j)으로부터, 신속하게, 신호를 판독할 수 있다. 또한, 배선(Vinit)에는, 예를 들면, 초기화 신호, 또는, 프리챠지 신호 등의 소정의 전위가 공급된다.
또한, 트랜지스터(3)의 임계값 전압에 따른 전위를 판독하기 전에, 트랜지스터(3)의 전위를 소정의 전위로 초기화하는 경우가 있다. 이러한 경우에는, 스위치(15)와 스위치(17)를 온 상태로 하고, 또한 스위치(9)와 스위치(16)를 오프 상태로 하면 좋다. 또한, 스위치(8)가 오프 상태이면, 스위치(16)는 온 상태라도 좋다. 스위치(11)는 온 상태, 또는 오프 상태 중 어느 쪽이라도 좋다. 그리고, 배선(Vinit)의 전위 및 배선(Vref)의 전위를 초기화용의 전위가 되도록 제어한다. 이것에 의해, 화소(1)에 갖는 트랜지스터(3), 배선(DL_j) 또는 배선(IL_j)에, 각각 초기화용의 전위를 공급(또는 전달)할 수 있다. 이 초기화에 의해, 예를 들면, 화소(1)에 갖는 트랜지스터(3)의 게이트와 소스 사이의 전압의 절대값은, 트랜지스터(3)의 임계값 전압의 절대값보다도, 크게 할 수 있다. 즉, 이 초기화에 의해, 예를 들면, 화소(1)에 갖는 트랜지스터(3)는, 온 상태로 할 수 있다.
또한, 스위치(8), 스위치(9), 스위치(11), 스위치(15) 내지 스위치(17) 등의 스위치로서는, 전기적 스위치, 기계적 스위치, 또는, MEMS 소자 등을 사용해도 좋다. 예를 들면, 전기적 스위치로서는, 후술하는 트랜지스터를 사용하는 것이 바람직하다. 일례로서, 트랜지스터를 사용한 경우의 회로도를, 도 20의 (A), 도 20의 (B)에 도시한다.
도 20의 (A)에 도시하는 판독 회로(2f-1)는, 도 19에 도시하는 판독 회로(2f)에 있어서, 스위치(8)에 트랜지스터(101)를, 스위치(9)에 트랜지스터(102)를, 스위치(11)에 트랜지스터(104)를, 스위치(15)에 트랜지스터(108)를, 스위치(16)에 트랜지스터(109)를, 스위치(17)에 트랜지스터(110)를 사용하고 있다.
도 20의 (B)에 도시하는 판독 회로(2f-2)는, 도 20의 (A)에 도시하는 판독 회로(2f-1)에 있어서, 트랜지스터(101)의 게이트와 트랜지스터(102)의 게이트를 전기적으로 접속하고, 트랜지스터(104)의 게이트와 트랜지스터(108)의 게이트를 전기적으로 접속한 것이다. 이것에 의해, 트랜지스터(101) 및 트랜지스터(102)를 동기시키고, 또한 별도로 트랜지스터(104) 및 트랜지스터(108)를 동기시켜, 판독 회로(2f-2)를 동작시킬 수 있다.
또한, 트랜지스터의 극성을 선택하여, CMOS 구성으로 해도 좋다. 그 경우의 예를, 도 21의 (A), 도 21의 (B) 등에 도시한다.
도 21의 (A)에 도시하는 판독 회로(2f-3)는, 도 20의 (A)에 도시하는 판독 회로(2f-1)에 있어서, 트랜지스터(101), 트랜지스터(102) 및 트랜지스터(109)를 n채널형으로 하고, 트랜지스터(104), 트랜지스터(108) 및 트랜지스터(110)를 p채널형으로 한 것이다. 또한, 배선(Q1)은, 트랜지스터(101)의 게이트와, 트랜지스터(102)의 게이트와, 트랜지스터(104)의 게이트와, 트랜지스터(108)의 게이트와 전기적으로 접속되고, 배선(Q3)은, 트랜지스터(109)의 게이트와, 트랜지스터(110)의 게이트와 전기적으로 접속되어 있다. 이것에 의해, 배선(Q1)으로부터 보내지는 신호에 의해, 트랜지스터(101), 트랜지스터(102), 트랜지스터(104) 및 트랜지스터(108)의 스위칭을 일괄적으로 제어하고, 또한, 배선(Q3)으로부터 보내지는 신호에 의해, 트랜지스터(109) 및 트랜지스터(110)의 스위칭을 일괄적으로 제어하여, 판독 회로(2f-3)를 동작시킬 수 있다. 예를 들면, 트랜지스터(101) 및 트랜지스터(102)의 세트와, 트랜지스터(104) 및 트랜지스터(108)의 세트에서, 한쪽이 온 상태일 때에, 다른쪽이 오프 상태가 되도록, 판독 회로(2f-3)를 동작시킬 수 있다. 또한, 트랜지스터(101), 트랜지스터(102), 트랜지스터(104) 및 트랜지스터(108)의 온 상태, 또는 오프 상태에 관계없이, 트랜지스터(109)와, 트랜지스터(110)에서, 한쪽이 온 상태일 때에, 다른쪽이 오프 상태가 되도록, 판독 회로(2f-3)를 동작시킬 수 있다.
도 21의 (B)에 도시하는 판독 회로(2f-4)는, 도 19에 도시하는 판독 회로(2f)에 있어서, 스위치(8)에 아날로그 스위치(121)를, 스위치(9)에 아날로그 스위치(122)를, 스위치(11)에 아날로그 스위치(124)를, 스위치(15)에 아날로그 스위치(128)를, 스위치(16)에 아날로그 스위치(129)를, 스위치(17)에 아날로그 스위치(130)를 사용하고 있다. 아날로그 스위치(121), 아날로그 스위치(122), 아날로그 스위치(124), 아날로그 스위치(128) 내지 아날로그 스위치(130)는, n채널형 트랜지스터의 소스 및 드레인과, p채널형 트랜지스터의 소스 및 드레인이 병렬 접속된 구성으로 되어 있다. 배선(Q1)은, 아날로그 스위치(121)의 n채널형 트랜지스터의 게이트와, 아날로그 스위치(122)의 n채널형 트랜지스터의 게이트와, 아날로그 스위치(124)의 p채널형 트랜지스터의 게이트와, 아날로그 스위치(128)의 p채널형 트랜지스터의 게이트와 전기적으로 접속되어 있다. 또한 이러한 게이트는, 인버터(141)를 개재하여, 아날로그 스위치(121)의 p채널형 트랜지스터의 게이트와, 아날로그 스위치(122)의 p채널형 트랜지스터의 게이트와, 아날로그 스위치(124)의 n채널형 트랜지스터의 게이트와, 아날로그 스위치(128)의 n채널형 트랜지스터의 게이트와 전기적으로 접속되어 있다. 또한, 배선(Q3)은, 아날로그 스위치(129)의 n채널형 트랜지스터의 게이트와, 아날로그 스위치(130)의 p채널형 트랜지스터의 게이트와 전기적으로 접속되고, 또한 이들 게이트는, 인버터(143)를 개재하여, 아날로그 스위치(129)의 p채널형 트랜지스터의 게이트 및 아날로그 스위치(130)의 n채널형 트랜지스터의 게이트와, 전기적으로 접속되어 있다. 이러한 구성으로 함으로써, 배선(Q1)으로부터 보내지는 신호에 의해, 아날로그 스위치(121), 아날로그 스위치(122), 아날로그 스위치(124) 및 아날로그 스위치(128)의 스위칭을 일괄적으로 제어하고, 또한, 배선(Q3)으로부터 보내지는 신호에 의해, 아날로그 스위치(129) 및 아날로그 스위치(130)의 스위칭을 일괄적으로 제어하어, 판독 회로(2f-4)를 동작시킬 수 있다. 예를 들면, 아날로그 스위치(121)와 아날로그 스위치(122)의 세트와, 아날로그 스위치(124)와 아날로그 스위치(128)의 세트에서, 한쪽이 온 상태일 때에, 다른쪽이 오프 상태가 되도록, 판독 회로(2f-4)를 동작시킬 수 있다. 또한, 아날로그 스위치(121), 아날로그 스위치(122), 아날로그 스위치(124) 및 아날로그 스위치(128)의 온 상태, 또는 오프 상태에 관계없이, 아날로그 스위치(129)와, 아날로그 스위치(130)에서, 한쪽이 온 상태일 때에, 다른쪽이 오프 상태가 되도록, 판독 회로(2f-4)를 동작시킬 수 있다.
또한, 도 21의 (A)에 도시하는 판독 회로(2f-3), 및 도 21의 (B)에 도시하는 판독 회로(2f-4)는, 이들로 한정되는 것은 아니며, 필요에 따라 적절히 트랜지스터 등의 극성을 변경할 수 있다.
다음에, 판독 회로(2f)의 기능에 맞춘 회로 구성에 관해서, 서술한다. 판독 회로(2f)는, 복수의 기능을 가지고 있다. 따라서, 어느 기능을 실현할지에 따라, 판독 회로(2f)의 회로 구성이 상이해진다. 즉, 기능 선택부(5)에 있어서의 스위치의 도통 상태를 제어함으로써, 판독 회로(2f)는, 복수의 기능을 실현할 수 있다.
예를 들면, 도 19에 있어서, 어떤 동작 상태에 있어서의 회로 구성을, 도 22의 (A)에 도시한다. 이것에 의해, 배선(VDL)의 전위를, 화소(1)가 갖는 트랜지스터(3)의 게이트 또는 배선(DL_j)에, 공급(또는 전달)할 수 있다. 또한, 배선(Vref)의 전위를, 화소(1)가 갖는 트랜지스터(3)의 소스 또는 드레인의 어느 하나의 단자, 또는 배선(IL_j)에, 공급(또는 전달)할 수 있다. 이러한 구성으로 함으로써, 판독 회로(2f)는, 버퍼 회로 등으로서 기능시킬 수 있다.
다음에, 예를 들면, 도 19에 있어서, 다른 어떤 동작 상태에 있어서의 회로 구성을, 도 22의 (B)에 도시한다. 이것에 의해, 화소(1)가 갖는 트랜지스터(3)의 소스 또는 드레인 중 어느 하나의 단자, 또는 배선(IL_j)의 전위를, 배선(R)으로 공급(또는 전달)할 수 있다. 그리고, 배선(Vinit)의 전위를, 화소(1)가 갖는 트랜지스터(3)의 게이트 또는 배선(DL_j)에, 공급(또는 전달)할 수 있다. 예를 들면, 화소(1)로부터 배선(IL_j)으로, 트랜지스터(3)의 임계값 전압에 따른 전위가 출력되고 있는 경우에는, 판독 회로(2f)에 의해, 배선(IL_j)의 전위, 즉, 트랜지스터(3)의 임계값 전압에 따른 전위를 판독할 수 있다. 이러한 구성으로 함으로써, 판독 회로(2f)는, 판독 회로로서 기능시킬 수 있다.
또한, 트랜지스터(3)의 임계값 전압에 따른 전위를 판독하기 전에, 화소(1)가 갖는 트랜지스터의 전위를 소정의 전위로 초기화하는 경우가 있다. 그 경우에는, 도 22의 (C)에 도시하는 바와 같은 회로 구성을 사용한다. 또한, 스위치(8) 및 스위치(11)는 온 상태, 또는 오프 상태 중 어느 쪽이라도 좋다. 단, 스위치(8)가 온 상태일 때, 스위치(16)는 오프 상태를 취하도록 한다. 이것에 의해, 화소(1)가 갖는 트랜지스터(3)의 게이트, 또는 배선(DL_j)에, 배선(Vinit)으로부터의 전위를 공급(또는 전달)할 수 있다. 그리고, 배선(Vinit)의 전위를 초기화용의 전위가 되도록 제어하고, 배선(Vinit)의 전위를 화소(1)가 갖는 트랜지스터(3)의 게이트에 공급(또는 전달)할 수 있다. 이 초기화에 의해, 예를 들면, 화소(1)에 갖는 트랜지스터(3)의 게이트와 소스 사이의 전압의 절대값은, 트랜지스터(3)의 임계값 전압의 절대값보다도, 크게 할 수 있다. 즉, 이 초기화에 의해, 예를 들면, 화소(1)에 갖는 트랜지스터(3)는, 온 상태로 할 수 있다.
또한, 판독 회로(2f)에 설치되는 스위치, 예를 들면, 스위치(8), 스위치(9), 스위치(10), 및, 스위치(11) 등의 트랜지스터는, 반드시 도 19, 도 20의 (A), 도 20의 (B), 도 21의 (A), 도 21의 (B) 등에 도시하는 바와 같은 접속 관계로 설치될 필요는 없다. 또는, 이들 트랜지스터의 동작도, 이미 서술한 방법으로 한정되지 않는다. 동작 상태나 회로의 기능에 따라, 도 22의 (A)에 도시하는 회로 구성과, 도 22의 (B)에 도시하는 회로 구성과, 도 22의 (C)에 도시하는 회로 구성을, 실현할 수 있도록 되어 있으면 좋다. 즉, 각각의 스위치나 트랜지스터의 도통 상태를 제어함으로써, 도 22의 (A)에 도시하는 회로 구성과, 도 22의 (B)에 도시하는 회로 구성과, 도 22의 (C)에 도시하는 회로 구성을 선택할 수 있도록, 적절히 스위치나 트랜지스터를 설치하면 좋다.
또한, 배선(VDL)의 전위, 또는, 배선(IL_j)의 전위를, 샘플 홀드하는 회로가 설치되어 있어도 좋다. 예를 들면, 도 22의 (A)의 경우의 회로 구성을, 도 23의 (A)의 판독 회로(2f-SH)에 도시한다. 스위치(8)를 온 상태로서, 배선(VDL)의 전위를 용량 소자(151)에 보존한다. 그 후, 스위치(8)를 오프 상태로 한다. 그 결과, 배선(VDL)의 전위를 샘플 홀드할 수 있다. 따라서, 샘플 홀드 후에, 배선(VDL)의 전위가 변화되어도, 오피 앰프(7)는, 문제없이 동작시킬 수 있다. 마찬가지로, 예를 들면, 도 22의 (B)의 경우의 회로 구성을, 도 23의 (B)의 판독 회로(2f-SH)에 도시한다. 스위치(16)를 온 상태로 하여, 배선(IL_j)의 전위를 용량 소자(151)에 보존한다. 그 후, 스위치(16)를 오프 상태로 한다. 그 결과, 배선(IL_j)의 전위를 샘플 홀드할 수 있다. 따라서, 샘플 홀드 후에, 배선(IL_j)의 전위가 변화되어도, 오피 앰프(7)는, 문제없이 동작시킬 수 있다. 또한, 도 19의 경우에는, 도 23의 (C)의 판독 회로(2f-SH)에 도시하는 바와 같이, 용량 소자(151)를 추가로 설치하면 좋다. 또한, 오피 앰프(7)의 비반전 입력 단자에 있어서의 기생 용량이 큰 경우에는, 반드시, 용량 소자(151)를 설치하지 않아도 좋다. 용량 소자(151)를 설치하는 경우에는, 용량 소자(151)의 한쪽의 단자는, 오피 앰프(7)의 비반전 입력 단자에 접속되고, 용량 소자(151)의 다른쪽의 단자는, 전용 배선에 접속되어 있다. 단, 용량 소자(151)의 다른쪽의 단자는, 다른 배선에 접속되어 있어도 좋다.
<<구성예 7>>
다음에, 도 19와는 다른 경우의 판독 회로의 예에 관해서, 도 24를 사용하여 설명한다. 도 24에 도시하는 판독 회로(2g)는, 오피 앰프(7)와, 기능 선택부(5)를 가지고 있다. 기능 선택부(5)는, 스위치(9)와, 스위치(11)와, 스위치(12)와, 스위치(17)와, 스위치(18)와, 용량 소자(14)를 가진다. 오피 앰프(7)의 비반전 입력 단자는, 배선(VDL)과 전기적으로 접속되어 있다. 오피 앰프(7)의 반전 입력 단자는, 스위치(18)를 개재하여, 배선(IL_j)에 전기적으로 접속되어 있다. 오피 앰프(7)의 반전 입력 단자는, 스위치(12)를 개재하여, 오피 앰프(7)의 출력 단자에 전기적으로 접속되어 있다. 오피 앰프(7)의 반전 입력 단자는, 용량 소자(14)를 개재하여, 오피 앰프(7)의 출력 단자와 전기적으로 접속되어 있다. 오피 앰프(7)의 출력 단자는, 스위치(9)를 개재하여, 배선(DL_j)에 전기적으로 접속되어 있다. 오피 앰프(7)의 출력 단자는, 스위치(11)를 개재하여, 배선(R)과 전기적으로 접속되어 있다. 배선(IL_j)은, 스위치(17)를 개재하여 배선(Vref)에 접속되어 있다.
또한, 도 1의 (B)로부터 알 수 있는 바와 같이, 배선(DL_j) 및 배선(IL_j)은, 화소(1)와 전기적으로 접속되고, 화소(1)가 갖는 트랜지스터(3)는, 배선(DL_j) 및 배선(IL_j)과 전기적으로 접속되어 있다. 그리고, 배선(DL_j) 및 배선(IL_j)은, 트랜지스터(3)의 동일한 단자에 접속되지 않고, 서로 상이한 단자에 접속되어 있는 것으로 한다. 도 24의 판독 회로(2g)의 경우, 배선(DL_j)은 트랜지스터(3)의 게이트에 접속되고, 배선(IL_j)은 트랜지스터(3)의 소스 또는 드레인 중 어느 하나에 접속되어 있다. 또한 배선(DL_j), 배선(IL_j), 트랜지스터(3)의 접속 구성에 관해서는, 상기로 한정되지 않으며, 목적, 동작 등에 따라 적절히 변경해도 좋다.
일례로서는, 이하와 같이 판독 회로(2g)를 동작시킬 수 있다. 예를 들면, 스위치(9)와 스위치(12)와 스위치(17)를 온 상태로 하고, 또한 스위치(11)와 스위치(18)를 오프 상태로 할 수 있다. 그러한 경우, 배선(VDL)의 전위가 오피 앰프(7)의 비반전 입력 단자에 공급(전달)되는 구성이 된다. 오피 앰프(7)는 음 귀환의 회로 구성으로 되어 있기 때문에, 오피 앰프(7)의 비반전 입력 단자의 전위와, 오피 앰프(7)의 반전 입력 단자의 전위는 동일해지도록 동작한다. 즉, 판독 회로(2g)는 볼티지 폴로어 회로로서 동작하기 때문에, 오피 앰프(7)의 출력 단자는, 배선(VDL)의 전위를 출력하게 된다. 이로 인해, 화소(1)가 갖는 트랜지스터(3)의 게이트 또는 배선(DL_j)에 배선(VDL)의 전위가 주어진다. 또한, 화소(1)가 갖는 트랜지스터(3)의 소스 또는 드레인 중 어느 하나의 단자, 또는 배선(IL_j)에 배선(Vref)의 전위가 주어진다. 배선(VDL)에는, 예를 들면, 영상 신호, 초기화 신호, 또는, 프리챠지 신호 등의 전위가 공급된다. 이로 인해, 화소(1)에, 영상 신호, 초기화 신호, 또는, 프리챠지 신호 등의 전위가 주어진다. 여기에서, 오피 앰프(7)는, 입력 임피던스가 높고, 출력 임피던스가 낮다. 이로 인해, 판독 회로(2g)는, 임피던스 변환 회로로서 기능시킬 수 있다. 또는, 오피 앰프(7)는, 전류 구동 능력이 높다. 이로 인해, 판독 회로(2g)는, 버퍼 회로, 또는, 증폭 회로로서 기능시킬 수 있다. 이와 같이 판독 회로(2g)를 기능시킴으로써, 배선(DL_j)을, 신속하게 충전할 수 있다. 즉 판독 회로(2g)에 의해, 배선(DL_j)에 접속되어 있는 화소(1)의 단자에, 신속하게, 신호를 기록할 수 있다. 또한, 배선(Vinit)에는, 예를 들면, 초기화 신호, 또는, 프리챠지 신호 등의 소정의 전위가 공급된다.
또한, 다른 동작 상태로서, 예를 들면, 스위치(9)와 스위치(12)와 스위치(17)를 오프 상태로 하고, 또한 스위치(11)와 스위치(18)를 온 상태로 할 수 있다. 그러한 경우, 판독 회로(2g)는, 귀환 회로의 구성이 된다. 오피 앰프(7)와 용량 소자(14)의 접속 구성으로부터, 판독 회로(2g)는, 적분 회로로서 동작한다. 이로 인해, 오피 앰프(7)의 반전 입력 단자와, 오피 앰프(7)의 비반전 입력 단자의 전위가, 동일해지도록 동작한다. 따라서, 배선(IL_j)의 전위는, 배선(VDL)의 전위와, 대략 동일해진다. 그리고, 배선(IL_j)에 흐른 전류가, 측정한 시간에 따른 전하로서, 용량 소자(14)에 축적되고, 축적된 전하에 따라 용량 소자(14)의 전극간에 전위차가 발생한다. 즉, 배선(R)에 주어지는 오피 앰프(7)의 출력 단자의 전압은, 배선(IL_j)에 흐르는 전류를 측정 시간으로 시간 적분함으로써 나타낼 수 있다. 그 결과, 배선(IL_j)에 흐르는 전류의 총량을 판독할 수 있다. 이 경우, 화소(1)로부터, 트랜지스터(3)의 전류 특성에 관한 정보, 예를 들면, 트랜지스터(3)에 흐르는 전류가 공급되고 있다. 이로 인해, 화소(1)로부터 배선(R)으로, 화소(1)의 정보가 판독될 수 있다. 그리고, 화소(1)로부터 판독한 정보를 기초로 하고, 화소(1)에 공급하는 영상 신호의 크기를 보정한다. 그 결과, 화소(1)에 있어서의 트랜지스터(3)의 불균일이나 열화의 영향을 저감시킬 수 있다. 즉, 화소(1)는, 번인이나 얼룩이 적은 화상을 표시할 수 있다.
또한, 적분 회로로서 동작시키는 경우, 배선(VDL)의 전위를 제어함으로써, 배선(IL_j)의 전위를 제어할 수 있다. 따라서, 적분 회로로서 동작시키는 기간에 있어서, 배선(IL_j)과 접속되어 있는 화소(1), 또는, 배선(IL_j)과 접속되어 있는 트랜지스터(3)의 소스 또는 드레인의 어느 하나의 단자의 전위도, 배선(VDL)의 전위를 제어함으로써, 제어할 수 있다. 이로 인해, 화소(1) 또는 트랜지스터(3)에 전류가 흐르는 경우의 동작 상태를, 배선(VDL)의 전위를 제어함으로써, 적절한 상태로 할 수 있다. 예를 들면, 적분 회로로서 동작시키는 기간에 있어서, 배선(VDL)의 전위를 제어함으로써, 발광 소자(4)의 전위를 제어하여, 발광 소자(4)에 전류가 흐르지 않도록 하는 것 등이 가능해진다.
또한, 적분 회로로서 동작시키는 경우, 스위치(12)를 온 상태로 함으로써, 용량 소자(14)에 보존되어 있는 전하를 리셋 또는 초기화해도 좋다. 예를 들면, 적분 회로로서, 전류량을 측정하기 직전에, 스위치(12)를 온 상태로 해도 좋다.
또한, 스위치(9), 스위치(11), 스위치(12), 스위치(17) 및 스위치(18) 등의 스위치로서는, 전기적 스위치, 기계적 스위치, 또는, MEMS 소자 등을 사용해도 좋다. 예를 들면, 전기적 스위치로서는, 후술하는 트랜지스터를 사용하는 것이 바람직하다. 일례로서, 트랜지스터를 사용한 경우의 회로도를, 도 25의 (A), 도 25의 (B)에 도시한다.
도 25의 (A)에 도시하는 판독 회로(2g-1)는, 도 24에 도시하는 판독 회로(2g)에 있어서, 스위치(9)에 트랜지스터(102)를, 스위치(11)에 트랜지스터(104)를, 스위치(12)에 트랜지스터(105)를, 스위치(17)에 트랜지스터(110)를, 스위치(18)에 트랜지스터(111)를 사용하고 있다.
도 25의 (B)에 도시하는 판독 회로(2g-2)는, 도 25의 (A)에 나타내는 판독 회로(2g-1)에 있어서, 트랜지스터(102)의 게이트와 트랜지스터(110)의 게이트를 전기적으로 접속하고, 트랜지스터(104)의 게이트와 트랜지스터(111)의 게이트를 전기적으로 접속한 것이다. 이것에 의해, 트랜지스터(102) 및 트랜지스터(110)를 동기시키고, 또한, 트랜지스터(104) 및 트랜지스터(111)를 동기시켜, 판독 회로(2g-2)를 동작시킬 수 있다.
또한, 트랜지스터의 극성을 선택하여, CMOS 구성으로 해도 좋다. 그 경우의 예를, 도 26의 (A), 도 26의 (B) 등에 도시한다.
도 26의 (A)에 도시하는 판독 회로(2g-3)는, 도 25의 (A)에 도시하는 판독 회로(2g-1)에 있어서, 트랜지스터(102), 트랜지스터(105) 및 트랜지스터(110)를 n채널형 트랜지스터로 하고, 트랜지스터(104) 및 트랜지스터(111)를 p채널형으로 한 것이다. 또한, 배선(Q)은, 트랜지스터(102)의 게이트, 트랜지스터(104)의 게이트, 트랜지스터(110)의 게이트 및 트랜지스터(111)의 게이트와 전기적으로 접속되어 있다. 이것에 의해, 배선(Q)으로부터 보내지는 신호에 의해, 트랜지스터(102), 트랜지스터(104), 트랜지스터(110) 및 트랜지스터(111)의 스위칭을 일괄적으로 제어하여, 판독 회로(2g-3)를 동작시킬 수 있다. 예를 들면, 트랜지스터(102) 및 트랜지스터(110)의 세트와, 트랜지스터(104) 및 트랜지스터(111)의 세트에서, 한쪽이 온 상태일 때에, 다른쪽이 오프 상태가 되도록, 판독 회로(2g-3)를 동작시킬 수 있다. 또한, 트랜지스터(102), 트랜지스터(105) 및 트랜지스터(110)를 p채널형 트랜지스터로 하고, 트랜지스터(104) 및 트랜지스터(111)를 n채널형으로 해도 좋다.
도 26의 (B)에 도시하는 판독 회로(2g-4)는, 도 24에 도시하는 판독 회로(2g)에 있어서, 스위치(9)에 아날로그 스위치(122)를, 스위치(11)에 아날로그 스위치(124)를, 스위치(12)에 아날로그 스위치(125)를, 스위치(17)에 아날로그 스위치(130)를, 스위치(18)에 아날로그 스위치(131)를 사용하고 있다. 아날로그 스위치(122), 아날로그 스위치(124), 아날로그 스위치(125), 아날로그 스위치(130) 및 아날로그 스위치(131)는, n채널형 트랜지스터의 소스 및 드레인과, p채널형 트랜지스터의 소스 및 드레인이 병렬 접속된 구성으로 되어 있다. 배선(Q1)은, 아날로그 스위치(122)의 n채널형 트랜지스터의 게이트와, 아날로그 스위치(130)의 n채널형 트랜지스터의 게이트와, 아날로그 스위치(124)의 p채널형 트랜지스터의 게이트와, 아날로그 스위치(131)의 p채널형 트랜지스터의 게이트와 전기적으로 접속되어 있다. 또한 이들 게이트는, 인버터(141)를 개재하여, 아날로그 스위치(122)의 p채널형 트랜지스터의 게이트와, 아날로그 스위치(130)의 p채널형 트랜지스터의 게이트와, 아날로그 스위치(124)의 n채널형 트랜지스터의 게이트와, 아날로그 스위치(131)의 n채널형 트랜지스터의 게이트와, 전기적으로 접속되어 있다. 또한, 배선(Q2)은, 아날로그 스위치(125)의 n채널형의 트랜지스터의 게이트와 전기적으로 접속되고, 아날로그 스위치(125)의 p채널형의 트랜지스터의 게이트는, 인버터(142)를 개재하여, 아날로그 스위치(125)의 n채널형의 트랜지스터의 게이트와 전기적으로 접속되어 있다. 이러한 구성으로 함으로써, 배선(Q1)으로부터 보내지는 신호에 의해, 아날로그 스위치(122), 아날로그 스위치(124), 아날로그 스위치(130) 및 아날로그 스위치(131)의 스위칭을 일괄적으로 제어하여, 판독 회로(2g-4)를 동작시킬 수 있다. 예를 들면, 아날로그 스위치(122) 및 아날로그 스위치(130)의 세트와, 아날로그 스위치(124) 및 아날로그 스위치(131)의 세트에서, 한쪽이 온 상태일 때에, 다른쪽이 오프 상태가 되도록, 판독 회로(2g-4)를 동작시킬 수 있다. 또한, 아날로그 스위치(122), 아날로그 스위치(124), 아날로그 스위치(130) 및 아날로그 스위치(131)의 온 상태, 또는 오프 상태에 관계없이, 배선(Q2)으로부터 보내지는 신호에 의해, 아날로그 스위치(125)의 온 상태, 또는 오프 상태의 전환을 행할 수 있다.
또한, 도 26의 (A)에 도시하는 판독 회로(2g-3), 및 도 26의 (B)에 도시하는 판독 회로(2g-4)는, 이들로 한정되는 것이 아니며, 필요에 따라 적절히 트랜지스터 등의 극성을 변경할 수 있다.
다음에, 판독 회로(2g)의 기능에 맞춘 회로 구성에 관해서, 서술한다. 판독 회로(2g)는, 복수의 기능을 가지고 있다. 따라서, 어느 기능을 실현할지에 따라, 판독 회로(2g)의 회로 구성이 상이해진다. 즉, 기능 선택부(5)에 있어서의 스위치의 도통 상태를 제어함으로써, 판독 회로(2g)는, 복수의 기능을 실현할 수 있다.
예를 들면, 도 24에 있어서, 어떤 동작 상태에 있어서의 회로 구성을, 도 27의 (A), 도 27의 (B)에 도시한다. 이것에 의해, 배선(VDL)의 전위를, 화소(1)가 갖는 트랜지스터(3)의 게이트 또는 배선(DL_j)에, 공급(또는 전달)할 수 있다. 이러한 구성으로 함으로써, 판독 회로(2g)는, 버퍼 회로 등으로서 기능시킬 수 있다. 또한, 배선(Vref)의 전위를, 화소(1)가 갖는 트랜지스터(3)의 소스 또는 드레인의 어느 하나의 단자, 또는 배선(IL_j)에, 공급(또는 전달)할 수 있다.
다음에, 예를 들면, 도 24에 있어서, 다른 어떤 동작 상태에 있어서의 회로 구성을, 도 27의 (C)에 도시한다. 이것에 의해, 화소(1)가 갖는 트랜지스터(3) 또는 배선(IL_j)으로부터 흐르는 전류를 적분하고, 그것에 따른 전위를, 배선(R)으로 공급(또는 전달)할 수 있다. 예를 들면, 화소(1)가 갖는 트랜지스터(3)로부터 배선(IL_j)으로 전류가 출력되고 있는 경우에는, 판독 회로(2g)에 의해, 배선(IL_j)을 흐르는 전류, 즉, 트랜지스터(3)에 흐르는 전류를 적분하여 판독할 수 있다. 이러한 구성으로 함으로써, 판독 회로(2g)는, 판독 회로 등으로서 기능시킬 수 있다.
또한, 판독 회로(2g)에 설치되는 스위치, 예를 들면, 스위치(9), 스위치(11), 스위치(12), 스위치(17), 및, 스위치(18) 등의 트랜지스터는, 반드시 도 24, 도 25의 (A), 도 25의 (B), 도 26의 (A), 도 26의 (B) 등에 도시하는 바와 같은 접속 관계로 설치될 필요는 없다. 또는, 이들 트랜지스터의 동작도, 이미 서술한 방법으로 한정되지 않는다. 동작 상태나 회로의 기능에 따라, 도 27의 (A) (B)에 도시하는 회로 구성과, 도 27의 (C)에 도시하는 회로 구성을, 실현할 수 있도록 되어 있으면 좋다. 즉, 각각의 스위치나 트랜지스터의 도통 상태를 제어함으로써, 도 27의 (A) (B)에 도시하는 회로 구성과, 도 27의 (C)에 도시하는 회로 구성을 선택할 수 있도록, 적절히 스위치나 트랜지스터를 설치하면 좋다.
또한, 배선(VDL)의 전위를, 샘플 홀드하는 회로가 설치되어 있어도 좋다. 예를 들면, 도 27의 (A)의 경우의 회로 구성을, 도 28의 (A)의 판독 회로(2g-SH)에 도시한다. 스위치(8)를 온 상태로 하여, 배선(VDL)의 전위를 용량 소자(151)에 보존한다. 그 후, 스위치(8)를 오프 상태로 한다. 그 결과, 배선(VDL)의 전위를 샘플 홀드할 수 있다. 따라서, 샘플 홀드 후에, 배선(VDL)의 전위가 변화되어도, 오피 앰프(7)는, 문제없이 동작시킬 수 있다. 또한, 도 24의 경우에는, 도 28의 (B)의 판독 회로(2g-SH)에 도시하는 바와 같이, 용량 소자(151)와 스위치(8)를 추가로 설치하면 좋다. 또한, 오피 앰프(7)의 비반전 입력 단자에 있어서의 기생 용량이 큰 경우에는, 반드시, 용량 소자(151)를 설치하지 않아도 좋다. 용량 소자(151)를 설치하는 경우에는, 용량 소자(151)의 한쪽의 단자는, 오피 앰프(7)의 비반전 입력 단자에 접속되고, 용량 소자(151)의 다른쪽의 단자는, 전용 배선에 접속되어 있다. 단, 용량 소자(151)의 다른쪽의 단자는, 다른 배선에 접속되어 있어도 좋다.
또한, 용량 소자(14)를 설치하고, 적분 회로로서 동작시키는 경우의 예를 도시했지만, 본 발명의 일 형태는, 이것으로 한정되지 않는다. 용량 소자 이외의 수동 소자, 예를 들면, 저항 소자를 설치해도 좋다. 도 24에 있어서, 용량 소자(14) 대신에, 저항 소자(152)를 설치한 경우의 예를, 도 29의 판독 회로(2g-R)에 도시한다. 마찬가지로, 도 27의 (A)의 경우를 도 30의 (A)의 판독 회로(2g-R)에 도시하고, 도 27의 (B)의 경우를 도 30의 (B)의 판독 회로(2g-R)에 도시하고, 도 27의 (C)의 경우를 도 30의 (C)의 판독 회로(2g-R)에 도시한다. 이와 같이, 용량 소자(14) 대신에, 저항 소자(152)를 설치함으로써, 전류 전압 변환 회로를 구성할 수 있다.
또한, 도 29, 도 30의 (A), 도 30의 (B), 도 30의 (C)뿐만아니라, 다른 도면에 있어서도, 용량 소자(14)를 저항 소자(152)로 치환함으로써, 전류 전압 변환 회로를 구성할 수 있다.
또한, 용량 소자(14)를 저항 소자(152)로 치환하지 않고, 용량 소자(14)와 저항 소자(152)를 모두 설치하도록 하여, 전환하여 동작시켜도 좋다. 그 경우를, 도 31에 도시한다. 스위치(91)는, 용량 소자(14)와 오피 앰프(7)의 출력 단자 사이에 전기적으로 접속되고, 스위치(92)는, 저항 소자(152)와 오피 앰프(7)의 출력 단자 사이에 전기적으로 접속되어 있다. 용량 소자(14)와 저항 소자(152)에, 각각 직렬로 스위치를 설치하고, 온 상태, 또는 오프 상태의 전환을 행함으로써, 도 31에 도시하는 판독 회로(2g-RC)를, 도 24에 도시하는 판독 회로(2g), 또는 도 29에 도시하는 판독 회로(2g-R)와 같은 기능으로 동작시킬 수 있다. 예를 들면, 스위치(91)를 온 상태, 스위치(92)를 오프 상태로 한 경우, 도 31에 도시하는 판독 회로(2g-RC)는, 도 24에 도시하는 판독 회로(2g)와 같은 구성이 되고, 또한, 스위치(91)를 오프 상태, 스위치(92)를 온 상태로 한 경우, 도 31에 도시하는 판독 회로(2g-RC)는, 도 29에 도시하는 판독 회로(2g-R)와 같은 구성이 된다.
이와 같이, 용량 소자(14)를 저항 소자(152)로 치환하거나, 용량 소자(14)를 저항 소자(152)와 스위치로 치환하거나 할 수 있다. 또는, 용량 소자(14)와 병렬로, 저항 소자(152)나, 저항 소자(152)와 스위치 등을, 설치해도 좋다.
<<구성예 8>>
다음에, 도 19 및 도 24와는 다른 경우의 판독 회로의 예에 관해서, 도 32를 사용하여, 설명한다. 도 32에 도시하는 판독 회로(2h)는, 오피 앰프(7)와, 기능 선택부(5)를 가지고 있다. 기능 선택부(5)는, 스위치(8)와, 스위치(9)와, 스위치(11)와, 스위치(12)와, 스위치(17)와, 스위치(18)와, 스위치(19)와, 용량 소자(14)를 가지고 있다. 오피 앰프(7)의 비반전 입력 단자는, 스위치(8)를 개재하여, 배선(VDL)과 전기적으로 접속되어 있다. 오피 앰프(7)의 비반전 입력 단자는, 스위치(19)를 개재하여, 배선(Vref)과 전기적으로 접속되어 있다. 오피 앰프(7)의 반전 입력 단자는, 스위치(18)를 개재하여, 배선(IL_j)과 전기적으로 접속되어 있다. 오피 앰프(7)의 반전 입력 단자는, 스위치(12)를 개재하여, 오피 앰프(7)의 출력 단자와 전기적으로 접속되어 있다. 오피 앰프(7)의 반전 입력 단자는, 용량 소자(14)를 개재하여, 오피 앰프(7)의 출력 단자와 전기적으로 접속되어 있다. 오피 앰프(7)의 출력 단자는, 스위치(9)를 개재하여, 배선(DL_j)에 전기적으로 접속되어 있다. 오피 앰프(7)의 출력 단자는, 스위치(11)를 개재하여 배선(R)과 전기적으로 접속되어 있다. 배선(IL_j)은, 스위치(17)를 개재하여, 배선(Vref)에 접속되어 있다.
또한, 도 1의 (B)로부터 알 수 있는 바와 같이, 배선(DL_j) 및 배선(IL_j)은, 화소(1)와 전기적으로 접속되고, 화소(1)가 갖는 트랜지스터(3)는, 배선(DL_j) 및 배선(IL_j)과 전기적으로 접속되어 있다. 그리고, 배선(DL_j) 및 배선(IL_j)은, 트랜지스터(3)의 동일한 단자에 접속되지 않고, 서로 상이한 단자에 접속되어 있는 것으로 한다. 도 32의 판독 회로(2h)의 경우, 배선(DL_j)은 트랜지스터(3)의 게이트에 접속되고, 배선(IL_j)은 트랜지스터(3)의 소스 또는 드레인 중 어느 하나에 접속되어 있다. 또한 배선(DL_j), 배선(IL_j), 트랜지스터(3)의 접속 구성에 관해서는, 상기로 한정되지 않으며, 목적, 동작 등에 따라 적절히 변경해도 좋다.
일례로서는, 이하와 같이 판독 회로(2h)를 동작시킬 수 있다. 예를 들면, 스위치(8)와 스위치(9)와 스위치(12)와 스위치(17)를 온 상태로 하고, 또한 스위치(11)와 스위치(18)와 스위치(19)를 오프 상태로 할 수 있다. 그러한 경우, 배선(VDL)의 전위가 오피 앰프(7)의 비반전 입력 단자에 공급(전달)되는 구성이 된다. 오피 앰프(7)는 음 귀환의 회로 구성으로 되어 있기 때문에, 오피 앰프(7)의 비반전 입력 단자의 전위와, 오피 앰프(7)의 반전 입력 단자의 전위는 동일해지도록 동작한다. 즉, 판독 회로(2h)는 볼티지 폴로어 회로로서 동작하기 때문에, 오피 앰프(7)의 출력 단자는, 배선(VDL)의 전위를 출력하게 된다. 이로 인해, 화소(1)가 갖는 트랜지스터(3)의 게이트 또는 배선(DL_j)에 배선(VDL)의 전위가 주어진다. 또한, 화소(1)가 갖는 트랜지스터(3)의 소스 또는 드레인의 어느 하나의 단자, 또는 배선(IL_j)에 배선(Vref)의 전위가 주어진다. 배선(VDL)에는, 예를 들면, 영상 신호, 프리챠지 신호, 또는, 초기화 신호 등의 전위가 공급된다. 이로 인해, 화소(1)에, 영상 신호, 프리챠지 신호, 또는, 초기화 신호 등의 전위가 주어진다. 여기에서, 오피 앰프(7)는, 입력 임피던스가 높고, 출력 임피던스가 낮다. 이로 인해, 판독 회로(2h)는, 임피던스 변환 회로로서 기능시킬 수 있다. 또는, 오피 앰프(7)는, 전류 구동 능력이 높다. 이로 인해, 판독 회로(2h)는, 버퍼 회로, 또는, 증폭 회로로서 기능시킬 수 있다. 이와 같이 판독 회로(2h)를 기능시킴으로써, 배선(DL_j)을, 신속하게 충전할 수 있다. 즉 판독 회로(2h)에 의해, 배선(DL_j)에 접속되어 있는 화소(1)의 단자에, 신속하게, 신호를 기록할 수 있다.
또한, 다른 동작 상태로서, 예를 들면, 스위치(8)와 스위치(9)와 스위치(12)와 스위치(17)를 오프 상태로 하고, 스위치(11)와 스위치(18)와 스위치(19)를 온 상태로 할 수 있다. 그러한 경우, 판독 회로(2h)는, 귀환 회로의 구성이 된다. 오피 앰프(7)와 용량 소자(14)의 구성으로부터, 판독 회로(2h)는, 적분 회로로서 동작한다. 이로 인해, 오피 앰프(7)의 반전 입력 단자와, 오피 앰프(7)의 비반전 입력 단자의 전위가 동일해지도록 동작한다. 따라서, 배선(IL_j)의 전위는, 배선(Vref)의 전위와 대략 동일해진다. 그리고, 배선(IL_j)에 흐른 전류가, 측정한 시간에 따른 전하로서 용량 소자(14)에 축적되고, 축적된 전하에 따라 용량 소자(14)의 전극간에 전위차가 발생한다. 즉, 배선(R)에 주어지는 오피 앰프(7)의 출력 단자의 전압은, 배선(IL_j)에 흐르는 전류를 측정 시간으로 시간 적분함으로써 나타낼 수 있다. 그 결과, 배선(IL_j)에 흐르는 전류의 총량을 판독할 수 있다. 이 경우, 화소(1)로부터 트랜지스터(3)의 전류 특성에 관한 정보, 예를 들면, 트랜지스터(3)에 흐르는 전류가 공급되고 있다. 이로 인해, 화소(1)로부터 배선(R)으로, 화소(1)의 정보가 판독될 수 있다. 그리고, 화소(1)로부터 판독한 정보를 기초로 하여, 화소(1)에 공급하는 영상 신호의 크기를 보정한다. 그 결과, 화소(1)에 있어서의 트랜지스터(3)의 불균일이나 열화의 영향을 저감시킬 수 있다. 즉, 화소(1)는, 번인이나 얼룩이 적은 화상을 표시할 수 있다.
또한, 적분 회로로서 동작시키는 경우, 스위치(12)를 온 상태로 함으로써, 용량 소자(14)에 보존되어 있는 전하를 리셋 또는 초기화해도 좋다. 예를 들면, 적분 회로로서, 전류량을 측정하기 직전에, 스위치(12)를 온 상태로 해도 좋다.
또한, 스위치(8), 스위치(9), 스위치(11), 스위치(12), 스위치(17), 스위치(18), 및, 스위치(19) 등의 스위치로서는, 전기적 스위치, 기계적 스위치, 또는, MEMS 소자 등을 사용해도 좋다. 예를 들면, 전기적 스위치로서는, 후술하는 트랜지스터를 사용하는 것이 바람직하다. 일례로서, 트랜지스터를 사용한 경우의 회로도를, 도 33의 (A), 도 33의 (B)에 도시한다.
도 33의 (A)에 도시하는 판독 회로(2h-1)는, 도 32에 도시하는 판독 회로(2h)에 있어서, 스위치(8)에 트랜지스터(101)를, 스위치(9)에 트랜지스터(102)를, 스위치(11)에 트랜지스터(104)를, 스위치(12)에 트랜지스터(105)를, 스위치(17)에 트랜지스터(110)를, 스위치(18)에 트랜지스터(111)를, 스위치(19)에 트랜지스터(112)를, 사용하고 있다.
도 33의 (B)에 도시하는 판독 회로(2h-2)는, 도 33의 (A)에 도시하는 판독 회로(2h-1)에 있어서, 트랜지스터(101)의 게이트, 트랜지스터(102)의 게이트 및 트랜지스터(110)의 게이트를 전기적으로 접속하고, 트랜지스터(104)의 게이트, 트랜지스터(111)의 게이트 및 트랜지스터(112)의 게이트를 전기적으로 접속한 것이다. 이것에 의해, 트랜지스터(101), 트랜지스터(102) 및 트랜지스터(110)를 동기시키고, 또한 별도로 트랜지스터(104), 트랜지스터(111) 및 트랜지스터(112)를 동기시켜, 판독 회로(2h-2)를 동작시킬 수 있다.
또한, 트랜지스터의 극성을 선택하여, CMOS 구성으로 해도 좋다. 그 경우의 예를, 도 34의 (A), 도 34의 (B) 등에 도시한다.
도 34의 (A)에 도시하는 판독 회로(2h-3)는, 도 33의 (A)에 도시하는 판독 회로(2h-1)에 있어서, 트랜지스터(101), 트랜지스터(102), 트랜지스터(105) 및 트랜지스터(110)를 n채널형으로 하고, 트랜지스터(104), 트랜지스터(111) 및 트랜지스터(112)를 p채널형으로 한 것이다. 또한, 배선(Q)은, 트랜지스터(101)의 게이트와, 트랜지스터(102)의 게이트와, 트랜지스터(104)의 게이트와, 트랜지스터(110)의 게이트와, 트랜지스터(111)의 게이트와, 트랜지스터(112)의 게이트와 전기적으로 접속되어 있다. 이것에 의해, 배선(Q)으로부터 보내지는 신호에 의해, 트랜지스터(101), 트랜지스터(102), 트랜지스터(104), 트랜지스터(110), 트랜지스터(111) 및 트랜지스터(112)의 스위칭을 일괄적으로 제어하여, 판독 회로(2h-3)를 동작시킬 수 있다. 예를 들면, 트랜지스터(101), 트랜지스터(102) 및 트랜지스터(110)의 세트와, 트랜지스터(104), 트랜지스터(111) 및 트랜지스터(112)의 세트에서, 한쪽이 온 상태일 때에, 다른쪽이 오프 상태가 되도록, 판독 회로(2h-3)를 동작시킬 수 있다. 또한, 트랜지스터(101), 트랜지스터(102), 트랜지스터(105) 및 트랜지스터(110)를 p채널형으로 하고, 트랜지스터(104), 트랜지스터(111) 및 트랜지스터(112)를 n채널형으로 해도 좋다.
도 34의 (B)에 도시하는 판독 회로(2h-4)는, 도 32에 도시하는 판독 회로(2h)에 있어서, 스위치(8)에 아날로그 스위치(121)를, 스위치(9)에 아날로그 스위치(122)를, 스위치(11)에 아날로그 스위치(124)를, 스위치(12)에 아날로그 스위치(125)를, 스위치(17)에 아날로그 스위치(130)를, 스위치(18)에 아날로그 스위치(131)를, 스위치(19)로 아날로그 스위치(132)를 사용하고 있다. 아날로그 스위치(121), 아날로그 스위치(122), 아날로그 스위치(124), 아날로그 스위치(125), 아날로그 스위치(130) 내지 아날로그 스위치(132)는, n채널형 트랜지스터의 소스 및 드레인과, p채널형 트랜지스터의 소스 및 드레인이 병렬 접속된 구성으로 되어 있다. 배선(Q1)은, 아날로그 스위치(121)의 n채널형 트랜지스터의 게이트와, 아날로그 스위치(122)의 n채널형 트랜지스터의 게이트와, 아날로그 스위치(130)의 n채널형 트랜지스터의 게이트와, 아날로그 스위치(124)의 p채널형 트랜지스터의 게이트와, 아날로그 스위치(131)의 p채널형 트랜지스터의 게이트와, 아날로그 스위치(132)의 p채널형 트랜지스터의 게이트와 전기적으로 접속되어 있다. 또한 이들 게이트는, 인버터(141)를 개재하여, 아날로그 스위치(121)의 p채널형 트랜지스터의 게이트와, 아날로그 스위치(122)의 p채널형 트랜지스터의 게이트와, 아날로그 스위치(130)의 p채널형 트랜지스터의 게이트와, 아날로그 스위치(124)의 n채널형 트랜지스터의 게이트와, 아날로그 스위치(131)의 n채널형 트랜지스터의 게이트와, 아날로그 스위치(132)의 n채널형 트랜지스터의 게이트와, 전기적으로 접속되어 있다. 또한, 배선(Q2)은, 아날로그 스위치(125)의 p채널형 트랜지스터의 게이트와 전기적으로 접속되고, 아날로그 스위치(125)의 n채널형 트랜지스터의 게이트는, 인버터(142)를 개재하여, 아날로그 스위치(125)의 p채널형 트랜지스터의 게이트와 전기적으로 접속되어 있다. 이러한 구성으로 함으로써, 배선(Q1)으로부터 보내지는 신호에 의해, 아날로그 스위치(121), 아날로그 스위치(122), 아날로그 스위치(124) 및 아날로그 스위치(130) 내지 아날로그 스위치(132)의 스위칭을 일괄적으로 제어하여, 판독 회로(2h-4)를 동작시킬 수 있다. 예를 들면, 아날로그 스위치(121), 아날로그 스위치(122) 및 아날로그 스위치(130)의 세트와, 아날로그 스위치(124), 아날로그 스위치(131) 및 아날로그 스위치(132)의 세트에서, 한쪽이 온 상태일 때에, 다른쪽이 오프 상태가 되도록, 판독 회로(2h-4)를 동작시킬 수 있다. 또한, 아날로그 스위치(121), 아날로그 스위치(122), 아날로그 스위치(124) 및 아날로그 스위치(130) 내지 아날로그 스위치(132)의 온 상태, 또는 오프 상태에 관계없이, 배선(Q2)으로부터 보내지는 신호에 의해, 아날로그 스위치(125)의 온 상태, 또는 오프 상태의 전환을 행할 수 있다.
또한, 도 34의 (A)에 도시하는 판독 회로(2h-3), 및 도 34의 (B)에 도시하는 판독 회로(2h-4)는, 이들로 한정되는 것은 아니며, 필요에 따라 적절히 트랜지스터 등의 극성을 변경할 수 있다.
다음에, 판독 회로(2h)의 기능에 맞춘 회로 구성에 관해서, 서술한다. 판독 회로(2h)는, 복수의 기능을 가지고 있다. 따라서, 어느 기능을 실현하는지에 따라, 판독 회로(2h)의 회로 구성이 상이해진다. 즉, 기능 선택부(5)에 있어서의 스위치의 도통 상태를 제어함으로써, 판독 회로(2h)는, 복수의 기능을 실현할 수 있다.
예를 들면, 도 32에 있어서, 어떤 동작 상태에 있어서의 회로 구성을, 도 35의 (A), 도 35의 (B)에 도시한다. 이것에 의해, 배선(VDL)의 전위를, 화소(1)가 갖는 트랜지스터(3)의 게이트 또는 배선(DL_j)에, 공급(또는 전달)할 수 있다. 또한, 배선(Vref)의 전위를, 화소(1)가 갖는 트랜지스터(3)의 소스 또는 드레인의 어느 하나의 단자, 또는 배선(IL_j)에, 공급(또는 전달)할 수 있다. 이러한 구성으로 함으로써, 판독 회로(2h)는, 버퍼 회로 등으로서 기능시킬 수 있다.
다음에, 예를 들면, 도 32에 있어서, 다른 어떤 동작 상태에 있어서의 회로 구성을, 도 36에 도시한다. 이것에 의해, 화소(1)가 갖는 트랜지스터(3) 또는 배선(IL_j)으로부터 흐르는 전류를 적분하고, 그것에 따른 전위를, 배선(R)으로 공급(또는 전달)할 수 있다. 예를 들면, 화소(1)가 갖는 트랜지스터(3)로부터 배선(IL_j)으로 전류가 출력되고 있는 경우에는, 판독 회로(2h)에 의해, 배선(IL_j)을 흐르는 전류, 즉, 트랜지스터(3)에 흐르는 전류를 적분하여 판독할 수 있다. 이러한 구성으로 함으로써, 판독 회로(2h)는, 판독 회로 등으로서 기능시킬 수 있다.
또한, 판독 회로(2h)에 설치되는 스위치, 예를 들면, 스위치(8), 스위치(9), 스위치(11), 스위치(12), 스위치(17), 스위치(18), 스위치(19) 등의 트랜지스터는, 반드시 도 32, 도 33의 (A), 도 33의 (B), 도 34의 (A), 도 34의 (B) 등에 도시하는 접속 관계로 설치될 필요는 없다. 또는, 이들 트랜지스터의 동작도, 이미 서술한 방법으로 한정되지 않는다. 동작 상태나 회로의 기능에 따라, 도 35의 (A) (B)에 도시하는 회로 구성과, 도 36에 도시하는 회로 구성을, 실현할 수 있도록 되어 있으면 좋다. 즉, 각각의 스위치나 트랜지스터의 도통 상태를 제어함으로써, 도 35의 (A) (B)에 도시하는 회로 구성과, 도 36에 도시하는 회로 구성을 선택할 수 있도록, 적절히 스위치나 트랜지스터를 설치하면 좋다.
또한, 배선(VDL)의 전위, 또는, 배선(IL_j)의 전위를, 샘플 홀드하는 회로가 설치되어 있어도 좋다. 예를 들면, 도 35의 (A)의 경우의 회로 구성을, 도 37의 (A)의 판독 회로(2h-SH)에 도시한다. 스위치(8)를 온 상태로 하여, 배선(VDL)의 전위를 용량 소자(151)에 보존한다. 그 후, 스위치(8)를 오프 상태로 한다. 그 결과, 배선(VDL)의 전위를 샘플 홀드할 수 있다. 따라서, 샘플 홀드 후에, 배선(VDL)의 전위가 변화되어도, 오피 앰프(7)는, 문제없이 동작시킬 수 있다. 또한, 도 32의 경우에는, 도 37의 (B)의 판독 회로(2h-SH)에 도시하는 바와 같이, 용량 소자(151)를 추가로 설치하면 좋다. 또한, 오피 앰프(7)의 비반전 입력 단자에 있어서의 기생 용량이 큰 경우에는, 반드시, 용량 소자(151)를 설치하지 않아도 좋다. 용량 소자(151)를 설치하는 경우에는, 용량 소자(151)의 한쪽의 단자는, 오피 앰프(7)의 비반전 입력 단자에 접속되고, 용량 소자(151)의 다른쪽의 단자는, 전용 배선에 접속되어 있다. 단, 용량 소자(151)의 다른쪽의 단자는, 별도의 배선에 접속되어 있어도 좋다.
또한, 용량 소자(14)를 설치하고, 적분 회로로서 동작시키는 경우의 예를 나타냈지만, 본 발명의 일 형태는, 이것으로 한정되지 않는다. 용량 소자 이외의 수동 소자, 예를 들면, 저항 소자를 설치해도 좋다. 도 32에 있어서, 용량 소자(14) 대신에, 저항 소자(152)를 설치한 경우의 예를, 도 39의 (B)의 판독 회로(2h-R)에 도시한다. 마찬가지로, 도 35의 (A)의 경우를 도 38의 (A)의 판독 회로(2h-R)에 도시하고, 도 35의 (B)의 경우를 도 38의 (B)의 판독 회로(2h-R)에 도시하고, 도 36의 경우를 도 39의 (A)의 판독 회로(2h-R)에 도시한다. 이와 같이, 용량 소자(14) 대신에, 저항 소자(152)를 설치함으로써, 전류 전압 변환 회로를 구성할 수 있다.
또한, 도 39의 (B), 도 38의 (A), 도 38의 (B), 도 39의 (A)뿐만아니라, 다른 도면에 있어서도, 용량 소자(14)를 저항 소자(152)로 치환함으로써, 전류 전압 변환 회로를 구성할 수 있다.
또한, 용량 소자(14)를 저항 소자(152)로 치환하지 않고, 용량 소자(14)와 저항 소자(152)를 모두 설치하도록 하여, 전환하여 동작시켜도 좋다. 그 경우를, 도 40에 도시한다. 스위치(91)는, 용량 소자(14)와 오피 앰프(7)의 출력 단자 사이에 전기적으로 접속되고, 스위치(92)는, 저항 소자(152)와 오피 앰프의 출력 단자 사이에 전기적으로 접속되어 있다. 용량 소자(14)와 저항 소자(152)에, 각각 직렬로 스위치를 설치하고, 온 상태, 또는 오프 상태의 전환을 행함으로써, 도 40에 도시하는 판독 회로(2h-RC)를, 도 32에 도시하는 판독 회로(2h), 또는 도 39의 (B)에 도시하는 판독 회로(2h-R)와 같은 기능으로 동작시킬 수 있다. 예를 들면, 스위치(91)를 온 상태, 스위치(92)를 오프 상태로 한 경우, 도 40에 도시하는 판독 회로(2h-RC)는, 도 32에 도시하는 판독 회로(2h)와 같은 구성이 되고, 또한, 스위치(91)를 오프 상태, 스위치(92)를 온 상태로 한 경우, 도 40에 도시하는 판독 회로(2h-RC)는, 도 39의 (B)에 도시하는 판독 회로(2h-R)와 같은 구성이 된다.
이와 같이, 용량 소자(14)를 저항 소자(152)로 치환하거나, 용량 소자(14)를 저항 소자(152)와 스위치로 치환하거나 할 수 있다. 또는, 용량 소자(14)와 병렬로, 저항 소자(152)나, 저항 소자(152)와 스위치 등을, 설치해도 좋다.
<<구성예 9>>
또한, 지금까지에, 도 19, 도 24, 도 32 등에 있어서, 회로 구성의 예를 도시하였지만, 본 발명의 일 형태는, 이것으로 한정되지 않는다. 예를 들면, 지금까지 서술한 회로도를 조합하여, 추가로 새로운 회로를 구성하는 것도 가능하다. 예를 들면, 화소(1)로부터 정보를 판독하는 경우, 복수의 정보를 판독해도 좋다. 또는 예를 들면, 화소(1)로부터, 전압 및 전류를 각각 판독해도 좋다.
예를 들면, 도 19와, 도 24와, 도 32를 조합한 경우의 회로도의 예로서, 도 41의 (A)에 도시하는 판독 회로에 관해서 설명한다. 도 41의 (A)에 도시하는 판독 회로(2k)는, 오피 앰프(7)와, 기능 선택부(5)를 가지고 있다. 기능 선택부(5)는, 스위치(8)와, 스위치(9)와, 스위치(11)와, 스위치(12)와, 스위치(15)와, 스위치(16)와, 스위치(17)와, 스위치(18)와, 스위치(19)와, 용량 소자(14)를 가진다. 오피 앰프(7)의 비반전 입력 단자는, 스위치(8)를 개재하여, 배선(VDL)과 전기적으로 접속되어 있다. 오피 앰프(7)의 비반전 입력 단자는, 스위치(16)를 개재하여, 배선(IL_j)과 전기적으로 접속되어 있다. 오피 앰프(7)의 비반전 입력 단자는, 스위치(19)를 개재하여, 배선(Vref)에 전기적으로 접속되어 있다. 오피 앰프(7)의 반전 입력 단자는, 스위치(18)를 개재하여, 배선(IL_j)에 전기적으로 접속되어 있다. 오피 앰프(7)의 반전 입력 단자는, 스위치(12)를 개재하여, 오피 앰프(7)의 출력 단자에 전기적으로 접속되어 있다. 오피 앰프(7)의 반전 입력 단자는, 용량 소자(14)를 개재하여, 오피 앰프(7)의 출력 단자와 전기적으로 접속되어 있다. 오피 앰프(7)의 출력 단자는, 스위치(9)를 개재하여, 배선(DL_j)에 전기적으로 접속되어 있다. 오피 앰프(7)의 출력 단자는, 스위치(11)를 개재하여, 배선(R)과 전기적으로 접속되어 있다. 배선(IL_j)은, 스위치(17)를 개재하여, 배선(Vref)에 접속되어 있다. 배선(DL_j)은, 스위치(15)를 개재하여, 배선(Vinit)에 접속되어 있다.
또한, 도 1의 (B)로부터 알 수 있는 바와 같이, 배선(DL_j) 및 배선(IL_j)은, 화소(1)와 전기적으로 접속되고, 화소(1)가 갖는 트랜지스터(3)는, 배선(DL_j) 및 배선(IL_j)과 전기적으로 접속되어 있다. 그리고, 배선(DL_j) 및 배선(IL_j)은, 트랜지스터(3)의 동일 단자에 접속되지 않고, 서로 상이한 단자에 접속되어 있는 것으로 한다. 도 41의 판독 회로(2k)의 경우, 배선(DL_j)은 트랜지스터(3)의 게이트에 접속되고, 배선(IL_j)은 트랜지스터(3)의 소스 또는 드레인 중 어느 하나에 접속되어 있다. 또한 배선(DL_j), 배선(IL_j), 트랜지스터(3)의 접속 구성에 관해서는, 상기로 한정되지 않으며, 목적, 동작 등에 따라 적절히 변경해도 좋다.
일례로서는, 이하와 같이 동작시킬 수 있다. 예를 들면, 스위치(8)와 스위치(9)와 스위치(12)와 스위치(17)를 온 상태로 하고, 또한 스위치(11)와 스위치(15)와 스위치(16)와 스위치(18)와 스위치(19)를 오프 상태로 할 수 있다. 그러한 경우, 배선(VDL)의 전위가 오피 앰프(7)의 비반전 입력 단자에 공급(전달)되는 구성이 된다. 오피 앰프(7)는 음 귀환의 회로 구성으로 되어 있기 때문에, 오피 앰프(7)의 비반전 입력 단자의 전위와, 오피 앰프(7)의 반전 입력 단자의 전위는 동일해지도록 동작한다. 즉, 판독 회로(2k)는 볼티지 폴로어 회로로서 동작하기 때문에, 오피 앰프(7)의 출력 단자는, 배선(VDL)의 전위를 출력하게 된다. 이로 인해, 화소(1)가 갖는 트랜지스터(3)의 게이트 또는 배선(DL_j)에 배선(VDL)의 전위가 주어진다. 또한, 화소(1)가 갖는 트랜지스터(3)의 소스 또는 드레인의 어느 하나의 단자, 또는 배선(IL_j)에 배선(Vref)의 전위가 주어진다. 배선(VDL)에는, 예를 들면, 영상 신호, 프리챠지 신호, 또는, 초기화 신호 등의 전위가 공급된다. 이로 인해, 화소(1)에, 영상 신호, 프리챠지 신호, 또는, 초기화 신호 등의 전위가 주어진다. 여기에서, 오피 앰프(7)는, 입력 임피던스가 높고, 출력 임피던스가 낮다. 이로 인해, 판독 회로(2k)는, 임피던스 변환 회로로서 기능시킬 수 있다. 또는, 오피 앰프(7)는, 전류 구동 능력이 높다. 이로 인해, 판독 회로(2k)는, 버퍼 회로, 또는, 증폭 회로로서 기능시킬 수 있다. 이와 같인 판독 회로(2k)를 기능시킴으로써, 화소(1)나 배선(DL_j)을, 신속하게 충전할 수 있다. 즉, 판독 회로(2k)에 의해, 화소(1)나 배선(DL_j)에, 신속하게, 신호를 기록할 수 있다.
또한, 다른 동작 상태로서, 예를 들면, 스위치(8)와 스위치(9)와 스위치(17) 내지 스위치(19)를 오프 상태로 하고, 또한 스위치(11)와 스위치(12)와 스위치(15)와 스위치(16)를 온 상태로 할 수 있다. 그러한 경우, 판독 회로(2k)는, 배선(Vinit)의 전위가 화소(1)가 갖는 트랜지스터(3)의 게이트 또는 배선(DL_j)에 공급(전달)되고, 화소(1)가 갖는 트랜지스터(3)의 소스 또는 드레인의 어느 하나의 단자, 또는 배선(IL_j)의 전위가 오피 앰프(7)의 비반전 입력 단자에 공급(전달)되는 구성이 된다. 오피 앰프(7)는 음 귀환의 회로 구성으로 되어 있기 때문에, 오피 앰프(7)의 비반전 입력 단자의 전위와, 오피 앰프(7)의 반전 입력 단자의 전위와는 동일해지도록 동작한다. 즉, 볼티지 폴로어 회로로서 동작하기 때문에, 오피 앰프(7)의 출력 단자는, 화소(1)가 갖는 트랜지스터(3)의 소스 또는 드레인의 어느 하나의 단자, 또는 배선(IL_j)의 전위를 출력하게 된다. 이로 인해, 배선(R)에 화소(1)가 갖는 트랜지스터(3)의 소스 또는 드레인의 어느 하나의 단자, 또는 배선(IL_j)의 전위가 주어진다. 이 경우, 화소(1)로부터, 트랜지스터(3)의 전류 특성에 관한 정보, 예를 들면, 트랜지스터(3)의 임계값 전압에 따른 전압이 공급되고 있다. 이로 인해, 화소(1)로부터 배선(R)으로, 화소(1)의 정보가 판독될 수 있다. 여기서, 오피 앰프(7)는, 입력 임피던스가 높고, 출력 임피던스가 낮다. 이로 인해, 판독 회로(2k)는, 임피던스 변환 회로로서 기능시킬 수 있다. 또는, 오피 앰프(7)는, 전류 구동 능력이 높다. 이로 인해, 판독 회로(2k)는, 버퍼 회로, 또는, 증폭 회로로서 기능시킬 수 있다. 이와 같인 판독 회로(2k)를 기능시킴으로써, 화소(1)가 갖는 트랜지스터(3)나 배선(IL_j)의 전위를, 배선(R)으로, 화소(1)가 갖는 트랜지스터(3)나 배선(IL_j)의 전위에 영향을 주지 않고, 출력할 수 있다. 즉, 판독 회로(2k)에 의해, 화소(1)가 갖는 트랜지스터(3)나 배선(IL_j)으로부터, 신속하게, 신호를 판독할 수 있다.
또한, 다른 동작 상태로서, 예를 들면, 스위치(9)와 스위치(12)와 스위치(19)와 스위치(15) 내지 스위치(17)를 오프 상태로 하고, 또한 스위치(8), 스위치(11)와 스위치(18)를 온 상태로 할 수 있다. 그러한 경우, 판독 회로(2k)는, 귀환 회로의 구성이 된다. 오피 앰프(7)와 용량 소자(14)의 접속 구성으로부터, 판독 회로(2k)는 적분 회로로서 동작한다. 이로 인해, 오피 앰프(7)의 반전 입력 단자와, 오피 앰프(7)의 비반전 입력 단자의 전위가, 동일해지도록 동작한다. 따라서, 배선(IL_j)의 전위는, 배선(VDL)의 전위와, 대략 동일해진다. 그리고, 배선(IL_j)에 흐른 전류가, 측정한 시간에 따른 전하로서, 용량 소자(14)에 축적되고, 축적된 전하에 따라 용량 소자(14)의 전극 간에 전위차가 발생한다. 즉, 배선(R)에 주어지는 오피 앰프(7)의 출력 단자의 전압은, 배선(IL_j)에 흐르는 전류를 측정 시간으로 시간 적분함으로써 나타낼 수 있다. 그 결과, 배선(IL_j)에 흐르는 전류의 총량을 판독할 수 있다. 이 경우, 화소(1)로부터, 트랜지스터(3)의 전류 특성에 관한 정보, 예를 들면, 트랜지스터(3)에 흐르는 전류가 공급되고 있다. 이로 인해, 화소(1)로부터 배선(R)으로, 화소(1)의 정보가 판독될 수 있다. 그리고, 화소(1)로부터 판독한 정보를 기초로 하여, 화소(1)에 공급하는 영상 신호의 크기를 보정한다. 그 결과, 화소(1)에 있어서의 트랜지스터(3)의 불균일이나 열화의 영향을 저감시킬 수 있다. 즉, 화소(1)는, 번인이나 얼룩이 적은 화상을 표시할 수 있다.
또한, 적분 회로로서 동작시키는 경우, 배선(VDL)의 전위를 제어함으로써, 배선(IL_j)의 전위를 제어할 수 있다. 따라서, 적분 회로로서 동작시키는 기간에 있어서, 배선(IL_j)과 접속되어 있는 화소(1), 또는, 배선(IL_j)과 접속되어 있는 트랜지스터(3)의 소스 또는 드레인의 어느 하나의 단자의 전위도, 배선(VDL)의 전위를 제어함으로써, 제어할 수 있다. 이로 인해, 화소(1) 또는 트랜지스터(3)에 전류가 흐르는 경우의 동작 상태를, 배선(VDL)의 전위를 제어함으로써, 적절한 상태로 할 수 있다. 예를 들면, 적분 회로로서 동작시키는 기간에 있어서, 배선(VDL)의 전위를 제어함으로써, 발광 소자(4)의 전위를 제어하여, 발광 소자(4)에 전류가 흐르지 않도록 하는 것 등이 가능해진다.
또한, 적분 회로로서의 동작시키는 경우, 스위치(12)를 온 상태로 함으로써, 용량 소자(14)에 보존되어 있는 전하를 리셋 또는 초기화해도 좋다. 예를 들면, 적분 회로로서, 전류량을 측정하기 직전에, 스위치(12)를 온 상태로 해도 좋다.
다음에, 판독 회로(2k)의 기능에 맞춘 회로 구성에 관해서, 서술한다. 판독 회로(2k)는, 복수의 기능을 가지고 있다. 따라서, 어느 기능을 실현하는지에 따라, 판독 회로(2k)의 회로 구성이 상이해진다. 즉, 기능 선택부(5)에 있어서의 스위치의 도통 상태를 제어함으로써, 판독 회로(2k)는, 복수의 기능을 실현할 수 있다.
예를 들면, 도 41의 (A)에 있어서, 어떤 동작 상태에 있어서의 회로 구성은, 도 22의 (A), 도 27 (A), 도 27의 (B), 도 35의 (A) 또는 도 35의 (B)가 된다. 이것에 의해, 배선(VDL)의 전위를, 화소(1)가 갖는 트랜지스터(3)의 소스 또는 드레인의 어느 하나의 단자, 또는 배선(IL_j)에, 공급(또는 전달)할 수 있다. 이러한 구성으로 함으로써, 판독 회로(2k)는, 버퍼 회로 등으로서 기능시킬 수 있다.
다음에, 예를 들면, 도 41의 (A)에 있어서, 다른 어떤 동작 상태에 있어서의 회로 구성은, 도 22의 (C)가 된다. 이것에 의해, 화소(1)가 갖는 트랜지스터(3)의 소스 또는 드레인 중 어느 하나의 단자, 또는 배선(IL_j)의 전위를, 배선(R)으로 공급(또는 전달)할 수 있다. 예를 들면, 화소(1)로부터 배선(IL_j)으로, 트랜지스터(3)의 임계값 전압에 따른 전위가 출력되고 있는 경우에는, 판독 회로(2k)에 의해, 배선(IL_j)의 전위, 즉, 트랜지스터(3)의 임계값 전압에 따른 전위를 판독할 수 있다. 이러한 구성으로 함으로써, 판독 회로(2k)는, 판독 회로 등으로서 기능시킬 수 있다.
다음에, 예를 들면, 도 41의 (A)에 있어서, 다른 어떤 동작 상태에 있어서의 회로 구성은, 도 27의 (C), 도 36이 된다. 이것에 의해, 화소(1)가 갖는 트랜지스터(3) 또는 배선(IL_j)으로부터 흐르는 전류를 적분하고, 그것에 따른 전위를, 배선(R)으로 공급(또는 전달)할 수 있다. 예를 들면, 화소(1)가 갖는 트랜지스터(3)로부터 배선(IL_j)으로 전류가 출력되고 있는 경우에는, 판독 회로(2k)에 의해, 배선(IL_j)을 흐르는 전류, 즉, 트랜지스터(3)에 흐르는 전류를 적분하여 판독할 수 있다. 이러한 구성으로 함으로써, 판독 회로(2k)는, 판독 회로 등으로서 기능시킬 수 있다.
이와 같이, 화소(1)로부터, 복수의 정보를 판독할 수 있다. 그 결과, 트랜지스터(3)의 전류 특성을, 보다 적절하게 보정하는 것이 가능해진다. 특히, 트랜지스터의 전류 특성이, 이상적인 트랜지스터의 전류 특성을 갖지 않는 경우에는, 복수 종류의 데이터를 취득함으로써, 보다 정밀하게 구동 트랜지스터의 전류 특성의 불균일을 보정할 수 있다. 이상적인 트랜지스터로서는, 예를 들면, 그래듀얼 채널 근사가 성립하는 경우 등을 들 수 있다. 예를 들면, 트랜지스터가 박막 트랜지스터인 경우에는, 이상적인 트랜지스터의 전류 특성을 갖지 않는 경우가 많기 때문에, 유용하다.
또한, 판독 회로(2k)에 설치되는 스위치, 예를 들면, 스위치(8), 스위치(9), 스위치(11), 스위치(12), 스위치(15) 내지 스위치(19) 등의 트랜지스터는, 반드시 도 41의 (A) 등에 도시하는 바와 같은 접속 관계로 설치될 필요는 없다. 또는, 이들 트랜지스터의 동작도, 이미 서술한 방법으로 한정되지 않는다. 동작 상태나 회로의 기능에 따라, 도 22의 (A) 등에 도시하는 회로 구성과, 도 22의 (C)에 도시하는 회로 구성과, 도 27의 (C)에 도시하는 회로 구성을, 실현할 수 있도록 되어 있으면 좋다. 즉, 각각의 스위치나 트랜지스터의 도통 상태를 제어함으로써, 도 22의 (A) 등에 도시하는 회로 구성과, 도 22의 (C)에 도시하는 회로 구성과, 도 27의 (C)에 도시하는 회로 구성을 선택할 수 있도록, 적절히 스위치나 트랜지스터를 설치하면 좋다.
또한, 도 23의 (A), 도 23의 (B), 도 23의 (C), 도 28의 (A), 도 28의 (B), 도 37의 (A), 도 37의 (B) 등과 같이, 도 18의 (A)에 있어서, 샘플 홀드용의 용량 소자를 설치해도 좋다. 그 경우의 회로도를, 도 41의 (B)의 판독 회로(2k-SH)에 도시한다.
<표시 장치의 구성>
개시하는 발명의 일 형태에 따르는 표시 장치의 구체적인 구성의 일례에 관해서, 도 42의 (B)의 블록도 및 도 44의 (A)의 회로도를 사용하여 설명한다. 도 42의 (B)는, (m×n)개(m, n 모두 2 이상의 정수)의 화소(1)를 갖는 화소부(23)와 주변 회로의 블록도의 일례이다.
도 42의 (B)에 도시하는 표시 장치는, 구동 회로(20)와, 구동 회로(21)와, 회로부(22)와, 화소부(23)와, 배선(SL_1) 내지 배선(SL_m)(m은 2 이상의 정수)과, 배선(GL_1) 내지 배선(GL_m)과, 배선(DL_1) 내지 배선(DL_n)(n은 2 이상의 정수)과, 배선(IL_1) 내지 배선(IL_m)을 가진다. 화소부(23)에는, 도 1의 화소(1)가 세로 m개(행)×가로 n개(열)의 매트릭스 형태로 설치되어 있다. 또한, 도 1의 화소(1)로서 도 44의 (B)에 도시하는 화소(35_(i,j))를 적용할 수 있다. 배선(SL_1) 내지 배선(SL_m), 배선(GL_1) 내지 배선(GL_m)은, 행 방향으로 연신되어 설치되어 있다. 배선(DL_1) 내지 배선(DL_n), 배선(IL_1) 내지 배선(IL_m)은, 열 방향으로 연신되어 설치되어 있다.
구동 회로(20)는, 배선(SL_1) 내지 배선(SL_m), 배선(GL_1) 내지 배선(GL_m)과 전기적으로 접속되어 있다. 구동 회로(20)는, 화소 또는 행을 선택하는 기능을 가지고 있다. 또는, 구동 회로(20)는, 화소 또는 행을 1행씩 순차 선택하는 기능을 가지고 있다. 또는, 구동 회로(20)는, 특정한 행의 화소, 또는 특정한 행을 선택하는 기능을 가지고 있다. 또는, 구동 회로(20)는, 화소에 선택 신호 또는 비선택 신호를 출력하는 기능을 가지고 있다. 따라서, 구동 회로(20)는, 게이트선 구동 회로, 또는, 스캔선 구동 회로로서의 기능을 가지고 있다.
또한, 구동 회로(21)는, 배선(DL_1) 내지 배선(DL_n)과, 전기적으로 접속되어 있다. 구동 회로(21)는, 각각의 화소에 대해, 영상 신호를 공급하는 기능을 가지고 있다. 또는, 구동 회로(21)는, 각각의 화소에 대해, 판독용의 신호를 공급하는 기능을 가지고 있다. 따라서, 구동 회로(21)는, 소스선 구동 회로, 데이터선 구동 회로, 또는, 영상 신호선 구동 회로로서의 기능을 가지고 있다.
회로부(22)(이하, 판독 회로부라고 부르는 경우가 있다)는, 배선(IL_1) 내지 배선(IL_n)과 전기적으로 접속되어 있다. 또는, 회로부(22)는, 배선(DL_1) 내지 배선(DL_n)과, 전기적으로 접속되어 있다. 회로부(22)는, 본 실시형태에 나타내는 판독 회로를 복수 가지고 있으며, 예를 들면, 동일한 열 방향으로 연신되어 설치된 배선(IL)과 배선(DL)의 2개의 세트에 대해 하나씩 판독 회로가 설치되어 있고, 합계 n개의 판독 회로(2)가 설치되어 있다(도시하지 않음). 판독 회로(2)는, 각 화소(35_(i,j))의 트랜지스터(31)로부터 전류 특성의 정보를 판독할 수 있다. 따라서, 회로부(22)는, 화소로부터 출력되는 정보를 판독하는 기능을 가지고 있다. 또는, 회로부(22)는, 화소 중의 단자의 전위를 판독하는 기능을 가지고 있다.
판독 회로(2)는, 판독하는 트랜지스터의 전류 특성의 정보의 종류에 맞추어, 예를 들면, 상기의 구체적인 구성예로서 열거한 판독 회로로부터 적절히 선택하여 설치할 수 있다.
표시 장치의 화소부(23)를 제외한, 구동 회로(20), 구동 회로(21) 및 회로부(22)를 통합하여 구동 회로부라고 부르는 경우가 있다. 상기한 바와 같이 본 실시형태에 나타내는 표시 장치에 있어서는, 회로부(22)의 판독 회로(2)에 있어서 오피 앰프수의 삭감을 도모하고, 점유 면적을 저감시킬 수 있다. 이것에 의해, 판독 회로(2)가 설치되는 구동 회로부의 점유 면적을 저감시킬 수 있기 때문에, 표시 장치의 프레임 축소화를 도모할 수 있다.
또한, 판독 회로(2)는, 표시 장치의 회로부(22)뿐만아니라, 표시 장치와 접속된 FPC(Flexible Printed Circuit), 또는, 표시 모듈에 설치하는 구성으로 해도 좋다.
다음에, 도 44의 (A)에 도시하는 화소(35_(i,j))의 구성에 관해서 설명한다. 화소(35_(i,j))는, i행째(i는 1 이상 m 이하의 정수) j열째(j는 1 이상 n 이하의 정수)에 위치하고, 화소(35_(i,j))는, 트랜지스터(30), 트랜지스터(31), 트랜지스터(32), 발광 소자(34) 및 용량 소자(33)를 가지고 있다. 또한, 각각의 트랜지스터는, 멀티 게이트 구조, 즉, 복수의 트랜지스터가 직렬로 접속된 것 같은 구조를 취하고 있어도 좋다. 또한, 각각의 트랜지스터는, 채널의 상하에 게이트 전극이 설치되어 있는 것 같은 구조를 취하고 있어도 좋다. 화소(35_(i,j))가 갖는 이러한 소자는, 배선(GL_i), 배선(SL_i), 배선(DL_j), 배선(CL_j) 및 배선(IL_j)과 각각 전기적으로 접속되어 있다. 또한, 배선(CL_1) 내지 배선(CL_n)에 관해서는, 열 방향으로 연신되어 설치되어 있다(도 42의 (B)에는 도시하고 있지 않다.). 또한, 배선(CL_j)은 도 44의 (A)에서는 열 방향으로 연신되어 설치되어 있지만, 화소의 구성예는 이것으로 한정되지 않으며, 연신되는 방향을 적절히 바꾸어도 좋다. 예를 들면, 배선(CL)을 행 방향으로 연신된 구성으로 해도 좋다.
화소(35_(i,j))의 구체적인 접속 관계에 관해서 설명한다. 트랜지스터(30)의 게이트는, 배선(GL_i)과 전기적으로 접속되고, 트랜지스터(30)의 소스 또는 드레인의 한쪽은, 배선(DL_j)과 전기적으로 접속되고, 트랜지스터(30)의 소스 또는 드레인의 다른쪽은, 트랜지스터(31)의 게이트와 전기적으로 접속되어 있다. 트랜지스터(31)의 소스 또는 드레인의 한쪽은, 트랜지스터(32)의 소스 또는 드레인의 한쪽, 및 발광 소자(34)의 전극의 한쪽(이하, 화소 전극이라고 부르는 경우가 있다.)과 전기적으로 접속되고, 트랜지스터(31)의 소스 또는 드레인의 다른쪽은, 배선(CL_j)과 전기적으로 접속되어 있다. 트랜지스터(32)의 게이트는, 배선(SL_i)과 전기적으로 접속되고, 트랜지스터(32)의 소스 또는 드레인의 다른쪽은, 배선(IL_j)과 전기적으로 접속되어 있다. 발광 소자(34)의 전극의 다른쪽(이하, 공통 전극이라고 부르는 경우가 있다.)에 공통 전위가 주어진다.
또한, 용량 소자(33)의 전극의 한쪽은, 트랜지스터(30)의 소스 또는 드레인의 다른쪽 및 트랜지스터(31)의 게이트와 전기적으로 접속되고, 용량 소자(33)의 전극의 다른쪽은, 트랜지스터(31)의 소스 또는 드레인의 한쪽, 트랜지스터(32)의 소스 또는 드레인의 한쪽, 및 발광 소자(34)의 화소 전극과 전기적으로 접속되어 있다. 이와 같이 용량 소자(33)를 설치함으로써, 트랜지스터(31)의 게이트에 많은 전하를 유지할 수 있어, 영상 정보의 유지 기간을 보다 길게 할 수 있다.
또한, 용량 소자(33)는 반드시 설치할 필요는 없고, 예를 들면, 트랜지스터(31)의 기생 용량이 큰 경우에는, 상기 기생 용량으로 용량 소자(33)의 대체로 할 수 있다.
구동 회로(20)는, 배선(GL)을 개재하여 트랜지스터(30)의 게이트에 신호를 보내어, 트랜지스터(30)의 스위칭을 제어할 수 있다. 또한, 구동 회로(20)는, 배선(SL)을 개재하여 트랜지스터(32)의 게이트에 신호를 보내어, 트랜지스터(32)의 스위칭을 제어할 수 있다.
구동 회로(21)는, 배선(DL) 및 트랜지스터(30)를 개재하여, 영상 신호 또는 판독용의 신호를 트랜지스터(31)의 게이트에 줄 수 있다.
배선(CL)은, 발광 소자(34)에 전류를 공급하는 고전위 전원선으로서 기능한다.
단, 구동 회로(20), 구동 회로(21) 및 회로부(22)의 구성은 상기로 한정되는 것은 아니다. 구동 회로(20), 구동 회로(21) 및 회로부(22)가 설치되는 위치를 변경해도 좋고, 또한, 이들 중 복수의 구동 회로의 기능을 하나의 구동 회로로 통합하는 구성으로 해도 좋다. 예를 들면, 도 42의 (A)에서는 구동 회로(20)가 화소부(23)의 편측에만 설치되어 있지만, 구동 회로(20)를 분할하여, 화소부(23)의 양측에 설치하는 구성으로 해도 좋다. 또한, 도 42의 (A)에서는, 구동 회로(21)와 회로부(22)를 분할하여 설치하고 있지만, 이것을 하나의 구동 회로부로 하여 통합하는 구성으로 해도 좋다.
또한, 구동 회로(20), 구동 회로(21) 및 회로부(22)의 위치, 기능 등의 구성을 변경함에 따라, 배선(GL), 배선(SL), 배선(DL), 배선(IL) 및 배선(CL)이 연신되는 방향, 개수 등을 적절히 변경할 수 있다. 예를 들면, 배선(IL)을 행 방향으로 연신하여 설치하는 구성으로 해도 좋다. 또한, 예를 들면, 배선(GL)과 배선(SL)을 1종류의 배선으로 통합하는 구성으로 해도 좋다. 그 경우의 회로도를 도 44의 (B)에 도시한다. 도 44의 (B)는, 배선(GL)과 배선(SL)을 통합하여, 배선(SL_i+GL_i)으로 하는 구조로 되어 있다. 이와 같이, 1종류의 배선으로 통합하는 경우에는, 배선(GL)과 배선(SL)을 동시에 온 상태, 또는 오프 상태로 하는 경우와 동등해진다. 따라서, 배선(GL)과 배선(SL)을 동시에 온 상태, 또는 오프 상태로 하는 구동 방법을 채용하는 경우에는, 배선(GL)과 배선(SL)을 1종류의 배선으로 통합할 수 있다.
발광 소자(34)를 흐르는 전류의 크기는, 화소(35_(i,j))에 입력되는 영상 신호의 크기에 따라 제어된 트랜지스터(31)에 따라서 제어된다. 또한, 발광 소자(34)의 휘도는, 화소 전극과 공통 전극 사이에 흐르는 전류량에 따라 정해진다. 예를 들면, OLED(유기 발광 다이오드)를 발광 소자(34)로서 사용하는 경우, 애노드와 캐소드 중 어느 한쪽이 화소 전극으로서 기능하고, 다른쪽이 공통 전극으로서 기능한다. 도 44의 (A)에서는, 발광 소자(34)의 애노드를 화소 전극으로서 사용하고, 발광 소자(34)의 캐소드를 공통 전극으로서 사용한 화소(35_(i,j))의 구성을 예시하고 있다.
또한, 트랜지스터의 극성, 발광 소자의 방향, 배선의 전위, 및, 신호의 전위 등을 변경한 회로 구성으로 동작할 수도 있다. 일례로서, 도 44의 (A)를 변형한 경우의 예를 도 45에 도시한다. 도 45에서는, 트랜지스터(30) 내지 트랜지스터(32)를 p채널형으로 하고, 발광 소자(34)의 방향을 도 44의 (A)와는 반대로 하고 있다. 또한, 도 44의 (A)에 도시하는 화소 회로 이외에도, 마찬가지로 회로를 구성할 수 있다.
화소(35_(i,j))가 갖는, 트랜지스터(30) 내지 트랜지스터(32), 및 기타 트랜지스터의 적어도 하나에는, 산화물 반도체를 사용할 수 있다. 또는, 비정질, 미결정, 다결정, 또는 단결정의, 실리콘, 또는 게르마늄 등의 반도체를 사용할 수 있다. 특히, 트랜지스터(30)가 산화물 반도체를 채널 형성 영역에 포함함으로써, 트랜지스터(30)의 오프 전류를 매우 작게 할 수 있다. 그리고, 이러한 트랜지스터(30)를 화소(35_(i,j))에 사용함으로써, 통상의 실리콘이나 게르마늄 등의 반도체로 형성된 트랜지스터를 트랜지스터(30)에 사용하는 경우와 비교하여, 트랜지스터(31)의 게이트 또는 용량 소자(33)에 축적된 전하의 리크를 방지할 수 있다.
또한, 정지 화상을 표시하는 경우와 같이, 연속하는 몇개의 프레임 기간에 걸쳐, 화소부(23)에 동일한 화상 정보를 갖는 영상 신호가 기록되는 경우 등은, 구동 주파수를 낮게 하는, 바꿔 말하면 일정 기간 내에 있어서의 화소부(23)로의 영상 신호의 기록 회수를 적게 해도, 화상의 표시를 유지할 수 있다. 예를 들면, 전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물이 저감되고, 또한 산소 결손이 저감됨으로써 고순도화된 산화물 반도체(purified Oxide Semiconductor)를 트랜지스터(30)의 반도체막에 사용함으로써, 영상 신호의 기록의 간격을 10초 이상, 또는 30초 이상, 더욱 바람직하게는 1분 이상으로 할 수 있다. 그리고, 영상 신호가 기록되는 간격을 길게 하면 할수록, 소비 전력을 보다 저감시킬 수 있다.
또한, 영상 신호의 전위를 보다 긴 기간에 걸쳐 유지할 수 있기 때문에, 트랜지스터(31)의 게이트의 전위를 유지하기 위한 용량 소자(33)를 화소(35_(i,j))에 설치하지 않아도, 표시되는 화질이 저하되는 것을 방지할 수 있다.
또한, 각 트랜지스터는, 게이트 전극을 반도체막의 편측에 있어서 적어도 가지고 있으면 좋지만, 반도체막을 사이에 개재하여 존재하는 한 쌍의 게이트 전극을 가지고 있어도 좋다.
또한, 도 44의 (A)에서는, 트랜지스터가 모두 n채널형인 경우를 예시하고 있다. 화소(35_(i,j)) 내의 트랜지스터가 모두 동일한 채널형인 경우, 트랜지스터의 제작 공정에 있어서, 반도체막에 일 도전성을 부여하는 불순물 원소의 첨가 등의 공정을, 일부 생략할 수 있다. 단, 표시 장치에서는, 반드시 화소(35_(i,j)) 내의 트랜지스터가 모두 n채널형일 필요는 없다. 예를 들면, 트랜지스터(30) 및 트랜지스터(32)를 p채널형으로 해도 좋다.
또한, 트랜지스터(30) 및 트랜지스터(32) 대신에, 전기적 스위치, 기계적 스위치, 또는, MEMS 소자 등을 사용해도 좋다.
<표시 장치의 구동 방법>
표시 장치의 구동 방법의 일례에 관해서 나타내는 타이밍 차트를 도 47의 (A)에 도시한다. 도 47의 (A)에 도시하는 타이밍 차트는, 도면의 가로 방향에 경과 시간을, 세로 방향에 주사하는 행을 취하고 있다.
도 47의 (A)에 도시하는 바와 같이, 본 실시형태에 나타내는 표시 장치는, 1행째부터 m행째까지 행마다 순차적으로 화소를 주사하고, 이 주사를 반복함으로써 화상을 표시한다. 1행째의 주사를 개시한 후 m행째까지 주사를 행하고, 다시 1행째의 주사를 행할 때까지의 시간을 1프레임 기간이라고 부른다. 1프레임 기간에는, m행째의 주사를 행한 후, 다시 1행째의 주사를 행할 때까지 블랭킹 기간이라고 불리는, 화상을 표시하기 위한 주사가 행해지지 않는 기간이 있다. 또한, 1행째의 주사를 개시한 후 m행째까지 주사를 행하는 기간을, 어드레스 기간, 또는, 신호 기록 기간 등이라고 부르는 경우가 있다. 즉, 1프레임 기간은, 어드레스 기간과 블랭킹 기간으로 구성된다. 단, 1프레임 기간이, 복수의 서브 프레임 기간을 갖는 경우도 있다. 그 경우, 각 서브 프레임 기간은, 각각, 어드레스 기간을 갖는 경우가 있다. 또한, 어떤 행에 있어서, 선택되고, 영상 신호가 입력되고, 다음 프레임 기간에 있어서, 다시, 행이 선택되고, 새로운 신호가 입력될 때까지의 기간을, 표시 기간이라고 부르는 경우가 있다. 즉, 어떤 화소에 관해서, 실질적으로 1개의 계조의 표시를 행하고 있는 기간을 표시 기간이라고 부르는 경우가 있다. 또한, 표시 기간의 길이는, 모든 행에서 동일하지만, 표시 기간이 시작되는 타이밍과 끝나는 타이밍은, 행에 따라 바뀌는 경우가 많다.
화상을 표시하기 위한 주사를 행하고 있는 동안에, 구동용 트랜지스터의 전류 특성을 판독하고자 하면, 판독을 위한 신호의 입력에 의해 화상의 표시가 흩뜨리져 버리는 경우가 있다. 그러나, 블랭킹 기간에 화소가 흑색 표시된 행을 선택하여 전류 특성의 판독을 행함으로써, 상기 행의 흑색 표시를 흩뜨리지 않아, 전류 특성의 판독을 행할 수 있다. 특히, 예를 들면, 1행 모든 화소가 흑색 표시인 경우에는, 전류 특성의 판독을 용이하게 행할 수 있다. 또한, 흑색 표시의 상태를, 비표시의 상태, 라고 부르는 경우도 있다. 또는, 흑색 표시의 상태를, 계조수가 제로인 상태, 라고 부르는 경우도 있다. 또한, 흑색 이외의 계조의 표시를 행하고 있는 상태를, 표시의 상태, 라고 부르는 경우도 있다. 또는, 흑색 이외의 계조의 표시를 행하고 있는 상태를, 계조수가 제로보다 큰 상태, 라고 부르는 경우도 있다. 가장 밝은 계조의 표시를 행하고 있는 상태를, 백색 표시의 상태, 라고 부르는 경우도 있다. 또는, 가장 밝은 계조의 표시를 행하고 있는 상태를, 최고 계조수에서의 표시의 상태라고 부르는 경우도 있다.
이하에서는, 표시 장치의 구동 방법의 일례로서, 블랭킹 기간 동안에, 1행 모든 화소가 흑색 표시인 행의 구동용 트랜지스터의 전류 특성의 정보를 판독함으로써, 구동용 트랜지스터의 전류 특성의 불균일을 보정하는 표시 장치의 구동 방법에 관해서 설명한다.
도 47을 사용하여 도 1의 (B), 도 42의 (B), 및 도 44의 (A)에 도시하는 표시 장치의 구동 방법의 일례에 관해서 설명한다. 특히, 도 44의 (A)에 도시하는 i행 j열의 화소(35_(i,j))에 주목하여 설명을 행한다. 또한, 이하에 있어서는, i행째의 화소(35_(i,j))가 모두 흑색 표시가 되는 경우에 관해서 설명한다.
우선, 어드레스 기간의 표시 장치의 구동 방법에 관해서 설명한다. 1 프레임 기간의 어드레스 기간이 개시되면, 도 47의 (A)에 도시하는 바와 같이, 1행째부터 m행째까지 행마다 순차적으로 화소를 주사해 간다. i행째의 화소(35_(i,j))가 선택되면, 배선(SL_i)에 선택 신호가 입력되어, 트랜지스터(32)가 온 상태가 된다. 트랜지스터(32)가 온 상태가 되면, 배선(IL_j)과 트랜지스터(31)의 소스 또는 드레인의 한쪽(이하, 트랜지스터(31)의 소스라고 부르는 경우가 있다)이 도통하여, 트랜지스터(31)의 소스에 배선(IL_j)의 전위가 주어진다. 또한, 배선(IL_j)의 전위는, 발광 소자(34)가 발광 상태가 되지 않는 전위이다. 예를 들면, 배선(IL_j)의 전위는, 발광 소자(34)의 공통 전극의 전위와 동일한 전위이다.
여기에서, 도 1의 (B)에 있어서, 판독 회로(2)에 사용되는 오피 앰프(6)는, 비반전 입력 단자의 전위와, 반전 입력 단자의 전위가, 동일해지도록 동작한다. 배선(IL_j)이 오피 앰프(6)의 반전 입력 단자에 전기적으로 접속되어 있는 경우, 배선(IL_j)의 전위는, 비반전 입력 단자의 전위에 의해 제어할 수 있다. 따라서, 판독 회로(2)는, 배선(IL_j)의 전위를 제어할 수 있는 기능을 가지고 있다고도 할 수 있다. 따라서, 상기에 있어서, 판독 회로(2)에 의해, 배선(IL_j)의 전위를 제어해도 좋다.
그 후, 또는, 동시에, 배선(GL_i)에 선택 신호가 입력되고, 트랜지스터(30)가 온 상태가 된다. 트랜지스터(30)가 온 상태가 되면, 배선(DL_j)과 트랜지스터(31)의 게이트가 도통한다. 여기에서, 배선(DL_j)은 화소(35_(i,j))의 영상 신호가 주어져 있기 때문에, 트랜지스터(31)의 게이트에 화소(35_(i,j))의 영상 신호에 대응하는 전위가 주어진다. 즉, 트랜지스터(31)의 게이트-소스 간에, 배선(DL_j)의 전위와 배선(IL_j)의 전위 사이의 전압이 공급된다.
이것에 의해, 트랜지스터(31)의 게이트-소스간의 전위차가 안정되고, 트랜지스터(31)의 게이트 또는 용량 소자(33)에 유지된 영상 신호에 따른 전류가, 배선(CL_j)으로부터 발광 소자(34)에 공급하는 것이 가능해진다.
또한, 배선(GL_i)과 배선(CL_j)이 1개로 통합되어 있는 경우에는, 배선(GL_i)과 배선(CL_j)이, 동시에 선택되는 경우와 동일한 동작을 행하게 된다.
i+1행째의 화소가 선택되면, 배선(GL_i) 및 배선(SL_i)에 입력되어 있던 선택 신호가 공급되지 않게 되어, 배선(GL_i) 및 배선(SL_i)에는, 비선택 신호가 공급된다. 그 결과, 트랜지스터(30) 및 트랜지스터(32)가 오프 상태가 된다. 이것에 의해, 트랜지스터(31)의 게이트-소스간의 전위차가 유지되어, 다음 프레임에서 화소(35_(i,j))가 선택될 때까지 발광 소자(34)의 발광 상태 또는 비발광 상태가 유지된다. 그리고, 트랜지스터(31)의 게이트-소스간의 전압에 따른 전류가, 트랜지스터(31)로부터 발광 소자(34)에 공급된다. 이로 인해, 영상 신호에 따른 화상을 표시하는 것이 가능해진다. 가령, 배선(DL_j)으로부터 공급된 영상 신호가 흑색 표시의 신호인 경우에는, 트랜지스터(31)에는 전류가 흐르지 않고, 발광 소자(34)에도 전류가 흐르지 않는다. 그 결과, 화소(35_(i,j))는 흑색 표시, 또는, 비표시 상태가 된다.
계속해서, 1프레임째의 블랭킹 기간의 표시 장치의 구동 방법에 관해서 설명한다. 도 47의 (B)에 표시 장치의 구동 방법의 일례의 플로우 차트를 도시한다. 도 47의 (B)에 도시하는 표시 장치의 구동 방법은, 스텝 1 내지 스텝 3을 가진다.
우선, 스텝 1을 설명한다. 스텝 1에서는, 모든 화소가 흑색 표시인 행을 선택하고, 선택한 행에 전류 특성의 정보를 판독하기 위한 신호(이하, 판독용의 신호라고 부르는 경우가 있다.)를 입력하는 동작이 행해진다.
블랭킹 기간이 개시되면, 도 47의 (A)에 도시하는 바와 같이, 1행째부터 m행째까지 행마다 순차적으로 주사해 간다. 단, 화소는, 대상의 행 이외에는, 선택되지 않는다. 즉, 대상의 행 이외는, 선택 신호는 공급되지 않고, 비선택 신호가 공급된다.
1행째부터 m행째까지 행마다 순차적으로 주사해 가는 것은, 예를 들면, 게이트선 구동 회로가 시프트 레지스터 회로를 갖는 경우이다. 1행째부터 m행째까지 행마다 순차적으로 주사하는 것은, 어디까지나 게이트선 구동 회로 중뿐이며, 게이트선 구동 회로로부터, 모든 화소에, 선택 신호가 공급되는 것은 아니다. 어디까지나, 흑색 표시의 행만, 선택 신호가 공급된다. 이것에 의해, 흑색 표시의 행 이외의 행의 화소에 보존된 신호가 계속 유지되게 된다. 또한, 게이트선 구동 회로로서, 디코더 회로 등이 사용되고 있는 경우에는, 임의의 순서로, 임의의 행을 선택할 수 있다. 따라서, 그 경우에는, 블랭킹 기간에 있어서, 게이트선 구동 회로가 1행째부터 m행째까지 행마다 순차적으로 주사할 필요는 없다. 주사하지 않고, 소정의 행(흑색 표시의 행)만을 바로 선택하여, 판독용의 신호를 화소에 입력하면 좋다. 또한, 선택하는 행은, 1행뿐인 것이 바람직하다. 이것에 의해, 신호가 섞여 버리는 것을 방지할 수 있다.
i행째의 화소가 선택되면, 배선(SL_i)에 선택 신호가 입력되고, 트랜지스터(32)가 온 상태가 된다. 트랜지스터(32)가 온 상태가 되면, 배선(IL_j)과 트랜지스터(31)의 소스가 도통하고, 트랜지스터(31)의 소스에 배선(IL_j)의 전위가 주어진다. 또한, 배선(IL_j)의 전위는 판독 회로(2)로 설정할 수 있다.
이 때, 배선(IL_j)의 전위는, 공통 전위보다 낮거나, 또는 공통 전위와 동정도로 하는 것이 바람직하다. 이와 같이 배선(IL_j)의 전위를 설정함으로써, 발광 소자(34)에 역방향의 바이어스 전압이 인가되거나, 바이어스 전압이 인가되지 않는 상태로 할 수 있어, i행째의 화소의 흑색 표시의 상태를 유지할 수 있다. 또한, 적어도 스텝 3까지 흑색 표시의 상태를 유지할 수 있도록, 발광 소자(34)에 순방향의 바이어스 전압이 인가된다고 해도, 배선(IL_j)과 공통 전위의 전위차는, 미약한 전위차로 억제하는 것으로 한다. 미약한 전위차로서는, 수 볼트 정도 이하가 바람직하며, 예를 들면, 2볼트 이하, 보다 바람직하게는 1볼트 이하로 한다. 그리고, 트랜지스터(31)를 흐르는 전류는, 발광 소자(34)로는 흐르지 않고, 배선(IL_j)쪽으로 흐르기 위한 준비가 갖추어진다.
그 후, 또는, 동시에, 배선(GL_i)에 선택 신호가 입력되고, 트랜지스터(30)가 온 상태가 된다. 트랜지스터(30)가 온 상태가 되면, 배선(DL_j)과 트랜지스터(31)의 게이트가 도통한다. 여기에서, 배선(DL_j)은 판독용의 신호가 주어져 있기 때문에, 트랜지스터(31)를 온 상태로 할 수 있다.
여기에서, i행 이외의 행에 관해서는, 판독용의 신호가 입력되지 않도록, 트랜지스터(30)를 오프 상태 그대로 해 두는 신호를 배선(GL)에 입력해 둔다. 이로 인해, i행 이외의 행의 화소 내에서는, 어드레스 기간 동안에 입력된 영상 신호가 유지된다.
다음에, 선택한 행의 트랜지스터(31)(구동용 트랜지스터)의 전류 특성의 정보를 판독 회로에서 판독하는, 스텝 2에 관해서 설명한다. 스텝 1이 끝나면, 주사가 i행째에서 i+1행째로 옮겨가기 때문에, 배선(GL_i)에 입력되어 있던 선택 신호가 없어져, 트랜지스터(30)가 오프 상태가 된다. 이것에 의해, 스텝 1에서 트랜지스터(31)의 게이트에 입력한 판독용의 신호가 유지된다.
이것에 대해, 트랜지스터(32)는 스텝 2 동안에도 온 상태로 하지 않으면 안된다. 이로 인해, 배선(SL_i)에는, 스텝 2에 있어서도 계속해서 스텝 1과 마찬가지로 트랜지스터(32)가 온 상태가 되는 신호가 계속 입력될 필요가 있다. 예를 들면, 배선(SL)에 래치 회로를 접속하고, 스텝 1일 때의 입력 신호를 스텝 2에 있어서도 유지할 수 있도록 하면 하면 좋다.
또한, 게이트선 구동 회로에 있어서, 디코더 회로 등이 채용되고 있는 경우에는, 배선(SL)에 래치 회로 등을 접속하지 않아도, 디코더 회로에 입력되는 신호를 제어함으로써, 배선(SL_i)에, 선택 신호를 계속해서 공급하는 것은 가능하다.
이와 같이 트랜지스터(30)를 오프 상태로, 트랜지스터(31) 및 트랜지스터(32)를 온 상태로 해줌으로써, 배선(CL_j)이 트랜지스터(31) 및 트랜지스터(32)를 개재하여 판독 회로(2)와 도통 상태가 된다. 그리고, 트랜지스터(31)에 공급된 판독용 신호의 크기에 따라, 트랜지스터(31)로부터, 배선(IL_j), 및 판독 회로(2)로, 전류가 출력된다. 이것에 의해, 화소(35_(i,j))의 트랜지스터(31)의 전류 특성의 정보를 판독 회로(2)에서 판독할 수 있다.
또한, 스텝 2 동안에도 트랜지스터(30)를 온 상태로 해 두고, 배선(DL_j)에는, 판독용의 신호가 계속 주어지고 있어도 좋다. 그 경우, 예를 들면, 배선(IL_j)에, 일단, 트랜지스터(31)가 온하는 전위를 공급한다. 그 후, 배선(IL_j)을 플로우팅 상태로 해도 좋다. 그 결과, 배선(IL_j)의 전위가 서서히 올라 간다. 그리고, 트랜지스터(31)가가 오프하는 것 같은 전위, 즉, 트랜지스터(31)의 게이트-소스간 전압이, 트랜지스터(31)의 임계값 전압에 가까워지면, 트랜지스터(31)가 오프한다. 그 결과, 배선(IL_j)의 전위의 상승이 멈춰진다. 이 때의 전위, 즉, 트랜지스터(31)의 소스의 전위를, 판독 회로(2)에서 판독해도 좋다. 그 결과, 트랜지스터(31)의 임계값 전압을 판독할 수 있다. 또한, 트랜지스터(31)의 소스의 전위를 판독하는 경우, 트랜지스터(31)가 오프 상태가 되기 전의 전위를 판독해도 좋다.
여기에서, 트랜지스터(31)의 전류 특성의 정보로서는, 각 화소에 있어서의 트랜지스터(31)의 전류 특성의 불균일에 관한 정보이면 어떤 정보라도 좋다. 예를 들면, 트랜지스터(31)의 전류값이라도 좋고, 트랜지스터(31)의 임계값 전압이라도 좋다. 또한, 전류값을 판독하면, 그 크기로부터, 임계값 전압, 이동도, 채널 길이, 또는, 채널 폭 등의 적어도 하나가, 어떻게 불균일한지, 또는, 열화되고 있지를 알 수 있다. 예를 들면, 판독하는 정보가 전류값인 경우, 그 전류는, 스텝 1에 있어서 입력된 판독용의 신호에 따른 크기를 가진다.
판독할 수 있는 트랜지스터의 전류 특성의 정보는, 판독 회로(2)의 회로 구성에 따라 상이하다. 상기의 구체적인 구성예로서 열거한 판독 회로를 사용함으로써, 적어도 2종류 이상으로부터 선택하여 트랜지스터의 전류 특성의 정보를 취득할 수 있다. 이들 정보는 서로 관련되어 있기 때문에, 복수 종류의 데이터를 취득함으로써, 구동 트랜지스터 임계값 전압의 불균일을 보다 확실하게 보정할 수 있다.
다음에, 선택된 행에 흑색 표시용의 신호를 입력하여 흑색 표시로 하는, 스텝 3에 관해서 설명한다. 스텝 1에서 입력된 판독용의 신호는 트랜지스터(31)를 온 상태로 하는 신호이며, 이 신호가 입력된 상태에서 트랜지스터(32)를 오프 상태로 하면, 발광 소자(34)에 순방향의 바이어스 전압이 인가되어 발광 상태로 되어 버린다. 이것을 방지하기 위해서 스텝 3에서 선택된 행에 흑색 표시용의 신호의 입력을 행한다.
흑색 표시용의 신호의 입력을 위해, 다시 1행째부터 m행째까지 행마다 순차적으로 주사해 간다. 단, 화소는, 대상의 행 이외에는, 선택되지 않는다. 즉, 대상의 행 이외에는, 선택 신호는 공급되지 않고, 비선택 신호가 공급된다.
또한, 스텝 1의 경우와 같이, 스텝 3의 경우에 있어서도, 1행째부터 m행째까지 행마다 순차적으로 주사해 가는 것은, 예를 들면, 게이트선 구동 회로가 시프트 레지스터 회로를 갖는 경우이다. 1행째부터 m행째까지 행마다 순차적으로 주사하는 것은, 어디까지나 게이트선 구동 회로 중뿐이며, 게이트선 구동 회로로부터, 모든 화소에, 선택 신호가 공급되는 것은 아니다. 어디까지나, 흑색 표시의 행만, 선택 신호가 공급된다. 이것에 의해, 흑색 표시의 행 이외의 행의 화소에 보존된 신호가 계속 유지되게 된다. 또한, 게이트선 구동 회로로서, 디코더 회로 등이 사용되고 있는 경우에는, 임의의 순서로, 임의의 행을 선택할 수 있다. 따라서, 그 경우에는, 게이트선 구동 회로가 1행째부터 m행째까지 행마다 순차적으로 주사할 필요는 없다. 주사하지 않고, 소정의 행(흑색 표시의 행)만을 바로 선택하여, 흑색 표시용의 신호를 화소에 입력하면 좋다.
그리고, i행째의 화소가 선택되면, 대상의 행인 배선(GL_i)에, 선택 신호를 입력하여 트랜지스터(30)를 온 상태로 한다. 배선(DL_j)에는, 트랜지스터(31)가 오프 상태가 되는, 흑색 표시용의 신호가 입력되어 있기 때문에, 상기 신호가 트랜지스터(31)의 게이트에 주어지고, 트랜지스터(31)는 오프 상태가 된다.
또한, 이 때, 배선(SL_i)에는, 트랜지스터(32)가 온 상태가 되는 선택 신호가 공급되고 있다. 그 결과, 배선(IL_j)을 개재하여 트랜지스터(31)의 게이트-소스 간에, 트랜지스터(31)가 오프 상태가 되는 전압을 공급할 수 있다.
여기에서, 판독 회로(2)에 사용되는 오피 앰프(6)는, 비반전 입력 단자의 전위와, 반전 입력 단자의 전위가, 동일해지도록 동작한다. 배선(IL_j)이 오피 앰프(6)의 반전 입력 단자에 전기적으로 접속되어 있는 경우, 배선(IL_j)의 전위는, 비반전 입력 단자의 전위에 따라 제어할 수 있다. 따라서, 상기에 있어서, 판독 회로(2)에 의해, 배선(IL_j)의 전위를 제어해도 좋다.
그 후, 배선(SL_i)에 트랜지스터(32)가 오프 상태가 되는 비선택 신호를 주고, 트랜지스터(32)를 오프 상태로 한다. 마찬가지로, 배선(GL_i)에 트랜지스터(30)가 오프 상태가 되는 비선택 신호를 주어, 트랜지스터(30)를 오프 상태로 한다. 이와 같이 하여 스텝 3으로부터 다음 프레임의 화소의 주사까지 i행째의 화소(35_(i,j))의 비발광 상태를 유지할 수 있다.
도 47의 (A)에 도시하는 바와 같이, 스텝 3이 끝나면, 도 42의 (B)에 도시하는 표시 장치는 1 프레임 기간을 끝내고, 다음 프레임의 표시를 개시한다. 여기에서, 스텝 2에서 판독된 트랜지스터(31)의 전류 특성의 정보에 따라, 트랜지스터(31)의 전류 특성의 불균일을 보정한 영상 신호를 작성하고, 대응하는 화소에 입력할 수 있다. 그 결과, 트랜지스터의 불균일, 또는, 열화의 영향을 저감시킬 수 있다.
또한, i행째 이외에도 1행 모든 화소가 흑색 표시인 행이 복수 있는 경우, 도 47의 (B)에 도시하는 바와 같이, 블랭킹 기간 중에 복수회 스텝 1 및 스텝 2를 반복해도 좋다. 또는, 1개의 프레임 기간 내에 있어서는, 어느 하나 1개의 행만을 대상으로 하여, 스텝 1에서부터 스텝 3을 실행해도 좋다. 다른 행은, 다음 이후의 프레임 기간에 있어서, 스텝 1에서부터 스텝 3을 실행해도 좋다.
또한, 화상의 표시를 시작한 후 한번도 1행 모든 화소가 흑색 표시가 되지 않은 행에 관해서는, 예를 들면, 표시 장치의 전원이 끊어질 때, 표시 장치의 전원이 입력된 직후, 소정의 기간 중에 표시 장치가 사용되고 있지 않을 때, 심야, 또는, 조조 등의 적어도 하나에 상기 행의 트랜지스터(31)의 전류 특성의 정보를 판독해 두는 것이 바람직하다.
이상의 구동 방법을 사용하여 본 실시형태에 나타내는 표시 장치의 각 화소의 구동용 트랜지스터의 전류 특성의 불균일을 보정할 수 있다. 이 구동 방법에 있어서는, 표시 장치의 표시 동작과 병행하여 구동용 트랜지스터의 전류 특성의 불균일을 보정할 수 있다.
이것에 의해, 표시 얼룩이 적은 표시 장치를 실현할 수 있다. 또는, 이것에 의해, 깨끗한 표시를 행할 수 있는 표시 장치를 실현할 수 있다. 또는, 이것에 의해, 트랜지스터의 특성 불균일의 영향을 저감시킬 수 있는 반도체 장치를 실현할 수 있다. 또는, 이것에 의해, 트랜지스터의 임계값 전압의 불균일의 영향을 저감시킬 수 있는 반도체 장치를 실현할 수 있다. 또는, 이것에 의해, 트랜지스터의 이동도의 불균일의 영향을 저감시킬 수 있는 반도체 장치를 실현할 수 있다.
또한, 본 실시형태에 나타내는 표시 장치를 내장한 제품에 관해서, 출하전 검사를 행할 때, 제품의 표시 검사를 하면서, 제품의 화소의 발광 휘도의 불균일의 보정을 행할 수 있다. 따라서, 제품의 출하전의 검사 기간을 단축시킬 수 있기 때문에, 제품의 코스트 다운을 도모할 수 있다.
또한, 상기의 표시 장치의 구동 방법은, 출하한 후의 제품에 있어서도, 전원을 넣어 화상을 표시할 때마다 행해진다. 따라서, 제품 출하후의 경시적인 열화 등에 의한 발광 휘도의 불균일에 관해서도, 자동적으로 보정을 행할 수 있다. 이것에 의해, 제품 수명의 연장을 도모할 수 있다.
또한, 상기의 표시 장치의 구동 방법에 있어서는, 블랭킹 기간에 전류 특성의 정보를 판독하고 있었지만, 본 실시형태에 나타내는 표시 장치의 구동 방법은 반드시 이것으로 한정되는 것은 아니다. 예를 들면, 표시 화면이 암전되어 전체 화소가 흑색 표시로 되어 있을 때, 또는, 동영상 특성을 향상시키기 위해서, 흑색 화면 삽입을 행하고 있을 때, 등에 전류 특성의 정보의 판독을 행해도 좋다.
본 실시형태에 나타내는 표시 장치의 화소 구조는 도 44의 (A)에 도시하는 구조로 한정되는 것은 아니다. 예를 들면, 도 44의 (A)에 도시하는 화소(35_(i,j))에 있어서, 발광 소자(34)와 트랜지스터(31) 사이에 스위치(36)를 설치하는 구조로 해도 좋다. 그 경우의 회로도를, 도 46의 (A) 및 도 46의 (B)에 도시한다. 도 46의 (A)는 도 44의 (A)에 있어서 스위치(36)를 설치한 경우를 도시하고, 도 46의 (B)는 도 44의 (B)에 있어서 스위치(36)를 설치한 경우를 도시하고 있다. 스텝 1 및 스텝 2에 있어서 스위치(36)를 비도통 상태로 해 둠으로써, 스텝 1 및 스텝 2 동안, 보다 확실하게 발광 소자(34)를 비발광 상태 그대로 유지해 둘 수 있다.
또한, 예를 들면, 판독 회로(2)에 배선(IL)을 접속하고 있지 않은 도 42의 (A), 도 43의 (A)의 구조를 사용해도 좋다. 또한, 도 43의 (A)의 배선(GL)과 배선(SL)을 1종류의 배선으로 통합하여, 배선(SL_i+GL_i)으로 하는 구성으로 하여 도 43의 (B)의 구조를 사용해도 좋다.
<특정한 색상의 화소로부터 전류 특성을 판독하는 구성예>
도 42의 (B) 및 도 44의 (A)에 도시하는 표시 장치의 구동 방법에 있어서는, 선택한 행의 모든 화소의 전류 특성의 정보의 판독을 일괄적으로 행했지만, 본 실시형태에 나타내는 표시 장치의 구동 방법은 이것으로 한정되는 것은 아니며, 선택한 행의 특정한 화소로부터 전류 특성의 정보의 판독을 행해도 좋다. 예를 들면, 동일한 행의 특정한 열의 화소, 또는, 동일한 행의 특정한 색상을 표시하는 화소로부터 전류 특성의 정보의 판독을 행해도 좋다.
동일한 행의 특정한 색상을 표시하는 화소로부터 전류 특성의 정보의 판독을 행할 수 있는, 구동 회로(21), 회로부(22) 및 화소부(23)의 구성의 일례에 관해서 도 48을 사용하여 설명한다. 또한, 도 48에서는, 배선(DL)과 배선(IL)을 3개의 열로 나눈 경우의 예를 도시했지만, 본 발명의 일 형태는, 이것으로 한정되지 않는다. 더 많은 열 별로 나누어도 좋다. 또한, 도 48에서는, 판독 회로(2)를 구동 회로(21)에 설치한 예를 도시했지만, 본 발명의 일 형태는, 이것으로 한정되지 않는다.
도 48에 도시하는 표시 장치는, 일례로서, 화소부(23)의 동일한 행에 적색을 발색하는 화소, 녹색을 발색하는 화소 및 청색을 발색하는 화소가 1유니트가 되어 하나의 색을 발색하는 구조로 되어 있다. 또한, 구동 회로(21)에서는 이 1유니트에 대해 1종류의 영상 신호 또는 판독용의 신호가 주어져, 적색, 녹색, 청색 화소에 대응한 신호로 분할된다. 또한, 회로부(22)에서는 이 1유니트에 대해 1개 판독 회로(2)가 설치된다.
적색을 발색하는 화소(35_1R)는, 배선(DL_1R) 및 스위치(37_1R)를 개재하여 구동 회로(21)로부터 신호가 입력되고, 배선(IL_1R) 및 스위치(38_1R)를 개재하여 판독 회로(2_1)와 전기적으로 접속되어 있다. 마찬가지로, 녹색을 발색하는 화소(35_1G)는, 배선(DL_1G) 및 스위치(37_1G)를 개재하여 구동 회로(21)로부터 신호가 입력되고, 배선(IL_1G) 및 스위치(38_1G)를 개재하여 판독 회로(2_1)와 전기적으로 접속되어 있다. 마찬가지로, 청색을 발색하는 화소(35_1B)는, 배선(DL_1B) 및 스위치(37_1B)를 개재하여 구동 회로(21)로부터 신호가 입력되고, 배선(IL_1B) 및 스위치(38_1B)를 개재하여 판독 회로(2_1)와 전기적으로 접속되어 있다.
또한, 화소(35_1R) 내지 화소(35_1B)와 인접하는 열에 설치된 화소(35_2R) 내지 화소(35_2B)도 같은 구성을 가진다. 이 경우, 적색을 발색하는 화소(35_2R)는, 배선(DL_2R) 및 스위치(37_2R)를 개재하여 구동 회로(21)로부터 신호가 입력되고, 배선(IL_2R) 및 스위치(38_2R)를 개재하여 판독 회로(2_2)와 전기적으로 접속되어 있다. 마찬가지로, 녹색을 발색하는 화소(35_2G)는, 배선(DL_2G) 및 스위치(37_2G)를 개재하여 구동 회로(21)로부터 신호가 입력되고, 배선(IL_2G) 및 스위치(38_2G)를 개재하여 판독 회로(2_2)와 전기적으로 접속되어 있다. 마찬가지로, 청색을 발색하는 화소(35_2B)는, 배선(DL_2B) 및 스위치(37_2B)를 개재하여 구동 회로(21)로부터 신호가 입력되고, 배선(IL_2B) 및 스위치(38_2B)를 개재하여 판독 회로(2_2)와 전기적으로 접속되어 있다.
스위치(37_1R) 및 스위치(37_2R)는 행 방향으로 연신되어 설치된 배선(SW1_R)에 의해 제어된다. 또한, 스위치(37_1G) 및 스위치(37_2G)는 행 방향으로 연신되어 설치된 배선(SW1_G)에 의해 제어된다. 또한, 스위치(37_1B) 및 스위치(37_2B)는 행 방향으로 연신되어 설치된 배선(SW1_B)에 의해 제어된다. 또한, 스위치(38_1R) 및 스위치(38_2R)는 행 방향으로 연신되어 설치된 배선(SW2_R)에 의해 제어된다. 또한, 스위치(38_1G) 및 스위치(38_2G)는 행 방향으로 연신되어 설치된 배선(SW2_G)에 의해 제어된다. 또한, 스위치(38_1B) 및 스위치(38_2B)는 행 방향으로 연신되어 설치된 배선(SW2_B)에 의해 제어된다.
이러한 구성의 표시 장치를 사용함으로써, 동일한 행의 특정한 색상을 표시하는 화소로부터 전류 특성의 정보의 판독을 행할 수 있다. 예를 들면, 동일한 행의 적색을 발색하는 화소(도 48 중에서는 화소(35_1R) 및 화소(35_2R))에만 판독용의 신호를 입력하고, 동일한 행의 적색을 발색하는 화소로부터만 전류 특성의 정보를 판독할 수 있다.
이러한 구조로 함으로써, 화소와 일대일로 설치하고 있던 회로(예를 들면 판독 회로 등)를 3개의 화소의 1유니트에 대해 1개만 설치하면 좋아지기 때문에, 상기 회로의 점유 면적을 저감시킬 수 있다. 또한, 도 48에서는, 3개의 화소에서 1유니트로 되어 있었지만, 본 발명의 일 형태는, 이것으로 한정되지 않는다. 또한 많은 화소에서 1유니트가 되도록 해도 좋다.
또한, 도 48에 도시하는 표시 장치에서는, 구동 회로(21) 및 회로부(22)의 양쪽에, 스위치를 설치하여 특정한 색상의 화소별로 처리를 분할할 수 있도록 했지만, 본 실시형태에 나타내는 표시 장치는 이것으로 한정되는 것이 아니다. 구동 회로(21) 또는 회로부(22) 중 어느 한쪽에만 스위치를 설치하는 구성으로 해도 좋다. 또한, 배선(SW1_R)과 배선(SW2_R) 등 동일한 화소에 전기적으로 접속된 스위치를 제어하는 배선을 전기적으로 접속시키거나, 또는 배선 신호를 동기시키는 구조로 해도 좋다.
<출력 제어 회로의 구성예>
도 42의 (B) 및 도 44의 (A)에 도시하는 표시 장치의 구동 방법에 있어서, 1행째부터 순차적으로 주사하여 1행 전체가 흑색 표시인 행을 선택하여 전류 특성의 정보를 판독하고 있다. 이와 같은 구동 방법을 사용하는 경우, 구동 회로(20)로부터 출력된 신호를 제어하는 출력 제어 회로를 설치하는 것이 바람직하다. 출력 제어 회로의 구성의 일례에 관해서 도 49의 (A) 및 도 49의 (B)를 사용하여 설명한다. 도 49의 (A)는 표시 장치의 구동 회로(20), 출력 제어 회로(39) 및 화소부(23)를 도시하고 있으며, 도 49의 (B)는, 도 49의 (A) 중에 나타내는 래치 회로(40)의 구성의 일례를 도시하고 있다.
도 49의 (A)에 도시하는 표시 장치는, 구동 회로(20)와 화소부(23) 사이에 출력 제어 회로(39)를 설치하는 구성으로 되어 있다. 구동 회로(20)와 전기적으로 접속된 배선(SL_i)은, 출력 제어 회로(39)에 있어서 두갈래로 나뉘어져 있으며, 한쪽은 래치 회로(40) 및 스위치(41)를 개재하여 행 방향으로 연신되고, 다른쪽은 스위치(42)를 개재하여 행 방향으로 연신되어 있다. 배선(SL_i)은 스위치(41) 및 스위치(42)를 개재하여 합류하고, 화소부(23)를 향하여 행 방향으로 연신되어 설치되어 있다.
도 49의 (B)에 도시하는 바와 같이, 래치 회로(40)는, 스위치(43), 인버터(44), 인버터(45) 및 인버터(46)를 가지고 있다. 스위치(43)는, 한쪽의 단자가 배선(SL_i)과 전기적으로 접속되고, 다른쪽의 단자가 인버터(44)의 입력 단자, 및 인버터(45)의 출력 단자와 전기적으로 접속되어 있다. 인버터(44)는, 출력 단자가 인버터(45)의 입력 단자, 및 인버터(46)의 입력 단자와 전기적으로 접속되어 있다. 인버터(46)의 출력 단자는 스위치(41)의 한쪽의 단자와 전기적으로 접속되어 있다. 스위치(43)는 열 방향으로 연신되어 설치된 배선(SW3)에 의해 제어된다.
통상의 표시에 있어서는, 스위치(41)를 비도통 상태, 스위치(42)를 도통 상태로 하여 구동 회로(20)로부터 신호를 출력한다. 블랭킹 기간에 있어서 흑색 표시의 행을 선택할 때에는, 스위치(41)를 도통 상태, 스위치(42)를 비도통 상태로 하여 구동 회로(20)로부터 신호를 출력한다.
또한 블랭킹 기간에 있어서 흑색 표시의 행을 선택할 때에는, 배선(SW3)에 의해 스위치(43)를 도통 상태로 한다. 이것에 의해 스텝 1에 있어서, 배선(SL_i)에 입력된 신호를 래치 회로(40)에 유지할 수 있다. 따라서, i+1행째가 선택되어 구동 회로(20)로부터 배선(SL_i)에 입력되는 신호가 도중에 끊어져도, 래치 회로(40)에 유지된 신호가 배선(SL_i)을 개재함으로써 트랜지스터(32)를 온 상태로 해 둘 수 있다.
또한, 도 49에 도시하는 표시 장치에서는, 배선(SL)에 관해서 출력 제어 회로(39)를 개재하여 신호를 출력하는 예를 나타냈지만, 본 실시형태에 나타내는 표시 장치는 이것으로 한정되는 것이 아니다. 예를 들면, 배선(SL)에 더하여 배선(GL)도 출력 제어 회로(39)를 개재하여 출력할 수 있도록 해도 좋다.
또한, 본 실시형태에 나타내는 표시 장치에 있어서, 배선(GL)에 관해서는, 래치 회로(40)를 사용하여 신호를 유지하지 않아도 상기의 구동 방법을 사용할 수 있기 때문에, 래치 회로(40)를 사용하지 않는 구성으로 해도 좋다.
또한, 본 실시형태에 나타내는 표시 장치는 반드시 출력 제어 회로(39)를 사용하지 않아도 좋다. 예를 들면, 디코더 등을 사용하여 구동 회로(20)의 신호를 좋아하는 행으로 선택적으로 출력할 수 있는 경우, 출력 제어 회로(39)를 사용하지 않는 구성으로 할 수 있다.
또한, 본 실시형태는, 기본 원리의 일례에 관해서 서술한 것이다. 따라서, 본 실시형태의 일부 또는 전부는, 다른 실시형태의 일부 또 전부와, 자유롭게 조합하는 것, 적용하는 것, 치환하는 것으로 실시할 수 있다.
(실시형태 2)
<표시 장치의 변형예 1>
본 실시형태에서는, 실시형태 1과는 상이한 형태의 표시 장치의 구성 및 구동 방법에 관해서, 설명한다.
본 실시형태에 따르는 표시 장치의 화소 구조에 관해서 도 43의 (A)에 도시한다. 또한, 본 실시형태에 나타내는 표시 장치는, 도 42의 (B)에 도시하는 표시 장치와 같이, (m×n)개의 화소(29_(i,j))를 갖는 화소부(23), 각종 주변 회로, 및 각종 배선을 가지고 있으며, 주변 회로 및 배선 등의 부호는 공통적인 것을 사용한다.
단, 화소 구조가 실시형태 1과 상이하기 때문에, 주변 회로 및 배선의 구성도 도 42의 (B)에 도시한 것과 일부 상이하다. 구체적으로는, 도 42의 (A) 및 도 43의 (A)와 같이, 배선(IL)이 행 방향으로 연신되어 설치되어 있는 점, 및 회로부(22)가 배선(IL)과 전기적으로 접속되어 있지 않은 점이다. 또한, 도 42의 (A)의 화소(1)는, 화소(29_(i,j))로서 취급하는 것으로 한다.
도 43의 (A)에 i행(i는 1 이상 m 이하의 정수) j열(j는 1 이상 n 이하의 정수)의 화소(29_(i,j))의 구성을 도시한다. 화소(29_(i,j))는, 트랜지스터(24), 트랜지스터(25), 트랜지스터(26), 발광 소자(28) 및 용량 소자(27)를 가지고 있다. 화소(29_(i,j))가 갖는 이러한 소자는, 배선(GL_i), 배선(SL_i), 배선(DL_j), 배선(CL_j) 및 배선(IL_i)과 각각 전기적으로 접속되어 있다. 또한, 도 43의 (A)에서는, 배선(CL)은 열 방향으로 연신되어 설치되고, 배선(IL)은 행 방향으로 연신되어 설치되어 있지만, 이것으로 한정되지 않으며, 연신되는 방향을 적절히 변경해도 좋다.
구체적인 화소(29_(i,j))의 접속 관계는, 이하와 같이 된다. 트랜지스터(24)의 게이트는, 배선(GL_i)과 전기적으로 접속되고, 트랜지스터(24)의 소스 또는 드레인의 한쪽은, 배선(DL_j)과 전기적으로 접속되고, 트랜지스터(24)의 소스 또는 드레인의 다른쪽은, 발광 소자(28)의 전극의 한쪽(이하, 화소 전극이라고 부르는 경우가 있다.)과 전기적으로 접속되어 있다. 트랜지스터(25)의 게이트는, 트랜지스터(26)의 소스 또는 드레인의 한쪽과 전기적으로 접속되고, 트랜지스터(25)의 소스 또는 드레인의 한쪽은, 배선(CL_j)과 전기적으로 접속되고, 트랜지스터(25)의 소스 또는 드레인의 다른쪽(이하, 트랜지스터(25)의 소스라고 부르는 경우가 있다)은, 발광 소자(28)의 전극의 한쪽과 전기적으로 접속되어 있다. 트랜지스터(26)의 게이트는, 배선(SL_i)과 전기적으로 접속되고, 트랜지스터(26)의 소스 또는 드레인의 다른쪽은, 배선(IL_i)과 전기적으로 접속되어 있다. 발광 소자(28)는, 전극의 다른쪽(이하, 공통 전극이라고 부르는 경우가 있다.)에 공통 전위가 주어진다.
또한, 배선(DL_j)은, 회로부(22)에 포함되는 판독 회로(2)와 전기적으로 접속되어 있다. 단, 본 발명의 실시형태는 이것으로 한정되지 않으며, 판독 회로(2)가 구동 회로(21)의 내부에 있어도 좋다.
또한, 용량 소자(27)의 전극의 한쪽은, 트랜지스터(26)의 소스 또는 드레인의 한쪽, 및 트랜지스터(25)의 게이트와 전기적으로 접속되고, 용량 소자(27)의 전극의 다른쪽은, 트랜지스터(25)의 소스 또는 드레인의 다른쪽, 트랜지스터(24)의 소스 또는 드레인의 다른쪽, 및 발광 소자(28)의 화소 전극과 전기적으로 접속되어 있다. 이와 같이 용량 소자(27)를 설치함으로써, 트랜지스터(25)의 게이트에 많은 전하를 유지할 수 있어, 영상 정보의 유지 기간을 보다 길게 할 수 있다.
또한, 용량 소자(27)는 반드시 설치할 필요는 없으며, 예를 들면, 트랜지스터(25)의 기생 용량이 큰 경우에는, 상기 기생 용량으로 용량 소자(27)의 대체로 할 수 있다.
배선(CL)은, 발광 소자(28)에 전류를 공급하는 고전위 전원선으로서 기능한다. 또한, 배선(IL)은, 아날로그적으로 전위를 변경할 수 있도록 해도 좋다.
또한, 배선(GL)과 배선(SL)을 1종류의 배선으로 통합하는 구성으로 해도 좋다. 그 경우의 회로도를 도 43의 (B)에 도시한다. 1종류의 배선으로 통합하는 경우에는, 배선(GL)과 배선(SL)을 동시에 온 상태, 또는 오프 상태로 하는 경우와 동등해진다. 따라서, 배선(GL)과 배선(SL)을 동시에 온 상태, 또는 오프 상태로 하는 구동 방법을 채용하는 경우에는, 배선(GL)과 배선(SL)을 1종류의 배선으로 통합할 수 있다.
또한, 트랜지스터(24) 내지 트랜지스터(26)의 구성에 관해서는, 트랜지스터(30) 내지 트랜지스터(32)에 관한 기재를 참작할 수 있다. 또한, 발광 소자(28)에 관해서는, 발광 소자(34)의 기재를 참작할 수 있다.
본 실시형태에 있어서, 도 1의 (A) 및 도 42의 (A)에 있어서, 배선(DL)은 판독 회로(2)와 구동 회로(21)에 전기적으로 접속되어 있다. 구체적인 구성의 일례에 관해서, 판독 회로(2d)와 구동 회로(21)가 전기적으로 접속되어 있는 구성에 관해서 설명한다.
화상을 표시할 때는, 스위치(8), 스위치(9), 및 스위치(12)를 도통 상태로 하고, 스위치(10), 스위치(11), 및 스위치(13)를 비도통 상태로 하여, 구동 회로(21)로부터 배선(DL_j)으로 영상 신호를 출력한다.
또한 본 실시형태는, 상기의 동작으로 한정되지 않는다. 예를 들면, 스위치(8), 스위치(9), 및 스위치(13)를 도통 상태로 하고, 스위치(10), 스위치(11), 및 스위치(12)를 비도통 상태로 하여, 화상을 표시시켜도 좋다.
화상의 표시에 있어서, 오피 앰프(7)는, 비반전 입력 단자의 전위와, 반전 입력 단자의 전위가, 동일해지도록 동작한다. 따라서, 반전 입력 단자의 전위, 즉, 배선(DL_j)의 전위는, 비반전 입력 단자의 전위에 의해 제어할 수 있다.
블랭킹 기간일 때는, 스위치(10), 스위치(11), 및 스위치(12)를 도통 상태로 하고, 스위치(8), 스위치(9), 및 스위치(13)를 비도통 상태로 하여, 배선(DL_j)으로부터 판독 회로(2d)에 판독용의 신호를 입력한다.
판독 회로(2d)는, 스위치(11) 및 스위치(13)를 도통 상태로 하고, 스위치(8) 내지 스위치(10), 및 스위치(12)를 비도통 상태로 함으로써, 적분 회로로서 기능한다. 따라서, 판독 회로(2d)는, 배선(DL_j)의 전류의 적분값을 판독할 수 있다.
또한, 판독 회로(2d)는, 상기의 스위칭에 있어서, 용량 소자(14)를 저항으로 변경함으로써, 전류 전압 변환 회로로서 기능한다. 따라서, 판독 회로(2d)는, 배선(DL_j)의 전류값을 전압값으로 변환하여 판독할 수 있다.
이와 같이, 판독 회로(2d)는, 트랜지스터의 전류 특성의 정보로서, 복수 종류의 데이터를 판독할 수 있기 때문에, 보다 정밀하게 임계값 전압의 불균일의 보정을 행할 수 있다. 또한 판독 회로(2d)는, 복수 종류의 데이터를 판독하는 기능을 오피 앰프(7)의 접속을 스위칭함으로써 실현하고 있다.
따라서, 판독 회로(2)의 점유 면적을 거의 증가시키지 않고, 임계값 전압의 불균일 보정의 정밀도를 올릴 수 있다. 이것에 의해, 판독 회로(2)가 설치되는 구동 회로부의 점유 면적을 저감시킬 수 있기 때문에, 표시 장치의 프레임 축소화를 도모할 수 있다.
다음에, 도 47과 대응시키면서, 도 43의 (A)에 도시하는 화소 구성을 갖는 표시 장치의 구동 방법의 일례로서, 어드레스 기간에 있어서의 동작을 서술한다.
우선, 배선(GL_i)과 배선(SL_i)이 선택된다. 그 결과, 배선(IL_i)과 배선(DL_j) 사이의 전압이, 용량 소자(27), 즉, 트랜지스터(25)의 게이트-소스간에 입력된다. 이 때, 배선(DL_j)의 전위가 영상 신호에 따라 변화된다.
또한, 이 때, 배선(DL_j)의 전위는, 영상 신호에 의하지 않고, 발광 소자(28)가 발광하지 않는 전위로 되어 있다. 예를 들면, 배선(DL_j)의 전위는, 가장 높은 경우라도, 발광 소자(28)의 캐소드의 전위와 동등해지고 있다.
또한, 배선(DL_j)의 전위가 낮기 때문, 배선(IL_i)의 전위도 낮아진다. 예를 들면, 배선(IL_i)의 전위는, 배선(CL_j)의 전위보다도 낮다.
또한, 배선(GL_i)과 배선(SL_i)은, 동시에 선택 상태가 되지 않아도 좋다.
그리고, 배선(GL_i)과 배선(SL_i)이 비선택이 된다. 그 결과, 트랜지스터(25)의 게이트-소스간 전압에 따른 전류가, 트랜지스터(25)로부터 발광 소자(28)에 공급되어, 표시 동작이 행해진다.
또한, 배선(GL_i)과 배선(SL_i)은, 동시에 비선택 상태가 되지 않아도 좋다.
상기의 동작을, 각 행을 선택하여 주사하면서, 순차 실행한다. 이것에 의해, 어드레스 기간의 동작이 종료된다.
다음에, 도 47과 대응시키면서, 도 43의 (A)에 도시하는 화소 구성을 갖는 표시 장치의 구동 방법의 일례로서, 블랭킹 기간에 있어서의 전류 특성의 불균일의 보정 방법에 관해서 설명한다. 또한, 이하에 있어서는, i행째의 화소(29_(i,j))가 모두 흑색 표시가 되는 경우에 관해서 설명한다.
블랭킹 기간이 개시되면, 도 47의 (A)에 도시하는 바와 같이, 1행째부터 m행째까지 행마다 순차적으로 주사해 간다. 단, 화소에는, 대상의 행 이외는, 선택되지 않는다. 즉, 대상의 행 이외는, 선택 신호는 공급되지 않고, 비선택 신호가 공급된다.
우선, 모든 화소가 흑색 표시인 행을 선택하여 판독용의 신호를 입력한다, 스텝 1에 관해서 설명한다. i행째의 화소가 선택되면, 배선(SL_i)에 선택 신호가 입력되고, 트랜지스터(26)가 온 상태가 된다. 트랜지스터(26)가 온 상태가 되면, 배선(IL_i)과 트랜지스터(25)의 게이트가 도통하여, 트랜지스터(25)의 게이트에 배선(IL_i)의 전위가 주어진다.
그 후, 또는, 동시에, 배선(GL_i)에 선택 신호가 입력되고, 트랜지스터(24)가 온 상태가 된다. 트랜지스터(24)가 온 상태가 되면, 배선(DL_j)과 트랜지스터(25)의 소스가 도통한다. 여기에서, 배선(DL_j)은 판독용의 신호가 주어지고 있기 때문에, 트랜지스터(25)의 게이트-소스간의 전위차가 트랜지스터(25)의 임계값 전압보다도 커지면, 트랜지스터(25)를 온 상태로 할 수 있다.
이 때, 배선(DL_j)의 전위는, 공통 전위보다 낮거나, 또는 공통 전위와 동정도로 하는 것이 바람직하다. 이와 같이 배선(DL_j)의 전위를 설정함으로써, 발광 소자(28)에 역방향의 바이어스 전압이 인가되거나, 바이어스 전압이 인가되지 않는 상태로 할 수 있어, i행째 화소의 흑색 표시의 상태를 유지할 수 있다. 또한, 적어도 스텝 3까지 흑색 표시의 상태를 유지할 수 있도록, 발광 소자(28)에 순방향의 바이어스 전압이 인가된다고 해도, 배선(DL_j)과 공통 전위의 전위차는, 미약한 전위차로 억제하는 것으로 한다. 미약한 전위차로서는, 수 볼트 정도 이하가 바람직하며, 예를 들면, 2볼트 이하, 보다 바람직하게는 1볼트 이하로 한다. 그리고, 트랜지스터(25)를 흐르는 전류는, 발광 소자(28)로는 흐르지 않고, 배선(DL_j) 쪽으로 흐르기 위한 준비가 갖추어진다.
여기에서, i행 이외의 행에 관해서는, 판독용의 신호가 입력되지 않도록, 트랜지스터(24)를 오프 상태 그대로로 해 둘 수 있는 신호를 배선(GL)에 입력해 둔다.
다음에, 트랜지스터(25)(구동용 트랜지스터)의 전류 특성의 정보를 판독하는, 스텝 2에 관해서 설명한다. 스텝 1이 끝나면, 주사가 i행째에서 i+1행째로 옮겨가기 때문에, 배선(SL_i)에 입력되어 있던 선택 신호가 없어져, 트랜지스터(26)가 오프 상태가 된다. 이것에 의해, 스텝 1에서 트랜지스터(25)의 게이트에 입력된 배선(IL_i)의 전위가 유지된다.
이것에 대해 트랜지스터(24)는 스텝 2 동안에도 온 상태로 하지 않으면 안된다. 이로 인해, 배선(GL_i)에는, 스텝 2에 있어서도 계속해서 스텝 1과 마찬가지로 트랜지스터(24)가 온 상태가 되는 신호가 계속 입력될 필요가 있다. 예를 들면, 배선(GL)에 래치 회로를 접속하고, 스텝 1일 때의 입력 신호를 스텝 2에 있어서도 유지할 수 있도록 하면 좋다.
또한, 게이트선 구동 회로에 있어서, 디코더 회로 등이 채용되고 있는 경우에는, 배선(GL)에 래치 회로 등을 접속하지 않아도, 디코더 회로에 입력되는 신호를 제어함으로써, 배선(GL_i)에, 선택 신호를 계속해서 공급하는 것은 가능하다.
또한, 스텝 2의 동안도 트랜지스터(26)를 온 상태로 해 두어도 좋다.
이와 같이 트랜지스터(26)를 오프 상태로, 트랜지스터(24) 및 트랜지스터(25)를 온 상태로 해줌으로써, 배선(CL_j)이 트랜지스터(25) 및 트랜지스터(24)를 개재하여 판독 회로(2)와 도통 상태가 된다. 그리고, 트랜지스터(25)에 공급된 판독용의 신호의 크기에 따라, 트랜지스터(25)로부터, 배선(DL_j), 및 판독 회로(2)로, 전류가 출력된다. 이것에 의해, 화소(29_(i,j))의 트랜지스터(25)의 전류 특성의 정보를 판독 회로(2)에서 판독할 수 있다.
또한, 스텝 2의 동안도 트랜지스터(26)를 온 상태로 해 두어도 좋다. 그 경우, 예를 들면, 배선(DL_j)에, 일단, 트랜지스터(25)가 온하는 전위를 공급한다. 그 후, 배선(DL_j)을 플로우팅 상태로 해도 좋다. 그 결과, 배선(DL_j)의 전위가 서서히 올라간다. 그리고, 트랜지스터(25)가 오프하는 전위, 즉, 트랜지스터(25)의 게이트-소스간 전압이, 트랜지스터(25)의 임계값 전압에 가까워지면, 트랜지스터(25)가 오프된다. 그 결과, 배선(DL_j)의 전위의 상승이 멈춰진다. 이 때의 전위, 즉, 트랜지스터(25)의 소스의 전위를, 판독 회로(2)에서 판독해도 좋다. 그 결과, 트랜지스터(25)의 임계값 전압을 판독할 수 있다. 또한, 트랜지스터(25)의 소스의 전위를 판독하는 경우, 트랜지스터(25)가 오프 상태가 되기 전의 전위를 판독해도 좋다.
여기에서, 트랜지스터(25)의 전류 특성의 정보로서는, 각 화소에 있어서의 트랜지스터(25)의 전류 특성의 불균일에 관한 정보이면 어떤 정보라도 좋다. 예를 들면, 트랜지스터(25)의 전류값이라도 좋고, 트랜지스터(25)의 임계값 전압이라도 좋다.
다음에, 선택된 행에 흑색 표시용의 신호를 입력하여 흑색 표시로 하는, 스텝 3에 관해서 설명한다. 스텝 1에서 입력된 판독용의 신호는 트랜지스터(25)를 온 상태로 하는 신호이며, 이 신호가 입력된 상태에서 트랜지스터(24)를 오프 상태로 하면, 발광 소자(28)에 순방향의 바이어스 전압이 인가되어 발광 상태가 되어 버린다.
이것을 방지하기 위해서, 다시 1행째부터 m행째까지 행마다 순차적으로 주사해 간다. 단, 화소에는, 대상의 행 이외는, 선택되지 않는다. 즉, 대상의 행 이외는, 선택 신호는 공급되지 않으며, 비선택 신호가 공급된다. 그리고, 대상의 행인 배선(GL_i)이 선택되었을 때, 배선(DL_j)에, 트랜지스터(25)가 오프 상태가 되는, 흑색 표시용의 신호를 입력한다. 상기 신호가 트랜지스터(25)의 소스에 주어지고, 트랜지스터(25)의 게이트-소스간의 전위차가 트랜지스터(25)의 임계값 전압보다도 작아져, 트랜지스터(25)를 오프 상태로 할 수 있다.
또한, 이 때, 배선(SL_i)에는, 트랜지스터(26)가 온 상태가 되는 선택 신호가 공급되고 있다. 그 결과, 트랜지스터(25)의 게이트-소스간에, 트랜지스터(25)가 오프 상태가 되는 전압을 공급할 수 있다.
이와 같이 하여 스텝 3으로부터 다음 프레임의 화소의 주사까지 i행째의 화소(29_i,j))의 비발광 상태를 유지할 수 있다.
도 47의 (A)에 도시하는 바와 같이, 스텝 3이 끝나면, 도 42의 (A)에 도시하는 표시 장치는 1프레임 기간을 끝내고, 다음 프레임의 표시를 개시한다. 여기에서, 스텝 2에서 판독된 트랜지스터(25)의 전류 특성의 정보에 따라, 트랜지스터(25)의 전류 특성의 불균일을 보정한 영상 신호를 작성하고, 대응하는 화소에 입력할 수 있다. 그 결과, 트랜지스터의 불균일, 또는, 열화의 영향을 저감시킬 수 있다.
또한, i행째 이외에도 1행 모든 화소가 흑색 표시인 행이 복수 있는 경우, 도 47의 (B)에 도시하는 바와 같이, 블랭킹 기간 중에 복수회 스텝 1 및 스텝 2를 반복해도 좋다. 또는, 1개의 프레임 기간내에 있어서는, 어느 1개의 행만을 대상으로 하여, 스텝 1에서부터 스텝 3을 실행해도 좋다. 다른 행은, 다음 이후의 프레임 기간에 있어서, 스텝 1에서부터 스텝 3을 실행해도 좋다.
또한, 화상의 표시를 시작하고 난 후부터 한번도 1행 모든 화소가 흑색 표시가 되지 않은 행에 관해서는, 예를 들면, 표시 장치의 전원이 꺼질 때 등에 상기 행의 트랜지스터(25)의 전류 특성의 정보를 판독해 두는 것이 바람직하다.
이상의 구동 방법을 사용하여 본 실시형태에 나타내는 표시 장치의 화소간의 구동용 트랜지스터의 전류 특성의 불균일을 보정할 수 있다. 이 구동 방법에 있어서는, 표시 장치의 표시 동작과 병행하여 구동용 트랜지스터의 전류 특성의 불균일을 보정할 수 있다.
본 실시형태에 나타내는 표시 장치의 화소 구조는 도 43의 (A)에 도시하는 구조로 한정되는 것은 아니다. 예를 들면, 도 43의 (A)에 도시하는 화소(29_(i,j))에 있어서, 발광 소자(28)와 트랜지스터(25) 사이에 스위치(48)를 설치하는 구조로 해도 좋다. 그 경우의 회로도를, 도 50의 (A) 및 도 50의 (B)에 도시한다. 도 50의 (A)는 도 43의 (A)에 있어서 스위치(48)를 설치한 경우를 도시하고, 도 50의 (B)는 도 43의 (B)에 있어서 스위치(48)를 설치한 경우를 도시하고 있다. 스텝 1 및 스텝 2에 있어서 스위치(48)를 비도통 상태로 해 둠으로써, 스텝 1 및 스텝 2 동안, 보다 확실하게 발광 소자(28)를 비발광 상태 그대로 유지해 둘 수 있다.
본 실시형태는, 다른 실시형태의 일부 또는 전부에 관해서, 변경, 추가, 수정, 삭제, 응용, 상위 개념화, 또는, 하위 개념화한 것에 상당한다. 따라서, 본 실시형태의 일부 또는 전부는, 다른 실시형태의 일부 또는 전부와 자유롭게 조합하는 것, 적용하는 것, 치환하는 것으로 실시할 수 있다.
(실시형태 3)
<표시 장치의 변형예 2>
본 실시형태에서는, 실시형태 1과는 상이한 형태의 표시 장치의 구성 및 구동 방법에 관해서, 도 51의 (A) 및 도 51의 (B)를 사용하여 설명한다.
본 실시형태에 따르는 표시 장치의 화소 구조에 관해서 도 51의 (A)에 도시한다. 또한, 본 실시형태에 나타내는 표시 장치는, 도 42의 (B)에서 도시하는 표시 장치와 같이, (m×n)개의 화소(170)를 갖는 화소부(23), 각종 주변 회로, 및 각종 배선을 가지고 있으며, 주변 회로 및 배선 등의 부호는 공통인 것을 사용한다. 또한, 도 42의 (B)의 화소(1)는, 화소(170_(i,j))로서 취급하는 것으로 한다.
도 51의 (A)에 i행(i는 1 이상 m 이하의 정수) j열(j는 1 이상 n 이하의 정수)의 화소(170_(i,j))의 구성을 도시한다. 화소(170_(i,j))는, n채널형의 트랜지스터(171), p채널형의 트랜지스터(172), n채널형의 트랜지스터(173), 발광 소자(174) 및 용량 소자(175)를 가지고 있다. 화소(170_(i,j))가 갖는 이들 소자는, 배선(GL_i), 배선(SL_i), 배선(DL_j), 배선(CL_j) 및 배선(IL_j)과 각각 전기적으로 접속되어 있다.
구체적인 화소(170_(i,j))의 접속 관계는, 이하와 같이 된다. 트랜지스터(171)의 게이트는, 배선(GL_i)과 전기적으로 접속되고, 트랜지스터(171)의 소스 또는 드레인의 한쪽은, 배선(DL_j)과 전기적으로 접속되고, 트랜지스터(171)의 소스 또는 드레인의 다른쪽은, 트랜지스터(172)의 게이트와 전기적으로 접속되어 있다. 트랜지스터(172)의 소스 또는 드레인의 한쪽은, 트랜지스터(173)의 소스 또는 드레인의 한쪽, 및 발광 소자(174)의 전극의 한쪽(이하, 화소 전극이라고 부르는 경우가 있다.)과 전기적으로 접속되고, 트랜지스터(172)의 소스 또는 드레인의 다른쪽(이하, 트랜지스터(172)의 소스라고 부르는 경우가 있다)이, 배선(CL_j)과 전기적으로 접속되어 있다. 트랜지스터(173)의 게이트는 배선(SL_i)과 전기적으로 접속되고, 트랜지스터(173)의 소스 또는 드레인의 다른쪽은, 배선(IL_j)과 전기적으로 접속되어 있다. 발광 소자(174)는, 전극의 다른쪽(이하, 공통 전극이라고 부르는 경우가 있다.)에 공통 전위가 주어진다.
또한, 배선(IL_j)은, 회로부(22)에 포함되는 판독 회로(2)와 전기적으로 접속되어 있다. 단, 본 발명의 실시형태는 이것으로 한정되지 않으며, 판독 회로(2)가 구동 회로(21)의 내부에 있어도 좋다.
또한, 용량 소자(175)의 전극의 한쪽은, 트랜지스터(171)의 소스 또는 드레인의 다른쪽, 및 트랜지스터(172)의 게이트와 전기적으로 접속되고, 용량 소자(175)의 전극의 다른쪽은, 트랜지스터(172)의 소스 또는 드레인의 다른쪽과 전기적으로 접속되어 있다. 이와 같이 용량 소자(175)를 설치함으로써, 트랜지스터(172)의 게이트에 많은 전하를 유지할 수 있어, 영상 정보의 유지 기간을 보다 길게 할 수 있다.
또한, 용량 소자(175)는 반드시 설치할 필요는 없고, 예를 들면, 트랜지스터(172)의 기생 용량이 큰 경우에는, 상기 기생 용량으로 용량 소자(175)의 대체로 할 수 있다.
또한, 트랜지스터(171) 및 트랜지스터(173)의 구성에 관해서는, 트랜지스터(30) 및 트랜지스터(32)에 관한 기재를 참작할 수 있다. 또한, 발광 소자(174)에 관해서는, 발광 소자(34)의 기재를 참작할 수 있다.
도 51의 (A)에 도시하는 화소 구조는, 트랜지스터(172)가 p채널형인 점, 및 이것에 따라 용량 소자(175)의 접속 관계가 상이한 점에 있어서, 도 44의 (A)에 도시하는 화소 구조와 상이하다. 도 51의 (A)에 도시하는 표시 장치의 구동 방법에 관해서는, 트랜지스터(172)의 스위칭의 전위가 트랜지스터(31)와 반대로 되어 있는 점을 고려하여, 실시형태 1에 기재된 표시 장치의 구동 방법을 참작할 수 있다.
도 51의 (B)에 도 51의 (A)에 도시하는 화소 구조와는 상이한 화소 구조를 도시한다. 도 51의 (B)에 도시하는 화소 구조는, 배선(CL)이 행 방향으로 연신되어 설치되어 있는 점에 있어서, 도 51의 (A)에 도시하는 화소 구조와는 상이하며, 다른 구성에 관해서는 마찬가지이다.
여기에서, 배선(CL)을, 전위를 아날로그적으로 변경할 수 있는 구성으로 함으로써, 배선(GL) 및 배선(SL)의 전위의 변화에 맞춰서 배선(CL)의 전위를 조절할 수 있다. 예를 들면, 도 47의 (B)의 스텝 1 및 스텝 2에 있어서, 도 51의 (A)의 배선(CL_j)의 전위를, 공통 전위보다 낮게, 또는 공통 전위와 동정도로 할 수 있다. 이와 같이 배선(CL_j)의 전위를 설정함으로써, 발광 소자(174)에 역방향의 바이어스가 인가되거나, 바이어스가 인가되지 않는 상태로 할 수 있어, i행째의 화소의 흑색 표시의 상태를 유지할 수 있다. 또한, 적어도 스텝 3까지 흑색 표시의 상태를 유지할 수 있도록, 발광 소자(174)에 순방향의 바이어스가 인가된다고 해도, 배선(CL_j)과 공통 전위의 전위차를, 미약한 전위차로 억제할 수 있다. 미약한 전위차로서는, 수 볼트 정도 이하가 바람직하며, 예를 들면, 2볼트 이하, 보다 바람직하게는 1볼트 이하로 하면 좋다.
이상의 구동 방법을 사용하여 본 실시형태에 나타내는 표시 장치의 화소간의 구동용 트랜지스터의 전류 특성의 불균일을 보정할 수 있다. 이 구동 방법에 있어서는, 표시 장치의 표시 동작과 병행하여 구동용 트랜지스터의 전류 특성의 불균일을 보정할 수 있다.
본 실시형태에 나타내는 표시 장치의 화소 구조는 도 51의 (A) 및 도 51의 (B)에 도시하는 구조로 한정되는 것이 아니다. 예를 들면, 도 51의 (A) 및 도 51의 (B)에 도시하는 화소(170_(i,j))에 있어서, 발광 소자(174)와 트랜지스터(172) 사이에 스위치(176)를 설치하는 구조로 해도 좋다. 그 경우의 회로도를, 도 52의 (A) 및 도 52의 (B)에 도시한다. 도 52의 (A)는 도 51의 (A)에 있어서 스위치(176)를 설치한 경우를 도시하고, 도 52의 (B)는 도 51의 (B)에 있어서 스위치(176)를 설치한 경우를 도시하고 있다. 스텝 1 및 스텝 2에 있어서 상기 스위치(176)를 비도통 상태로 해 둠으로써, 스텝 1 및 스텝 2 동안, 보다 확실하게 발광 소자(174)를 비발광 상태 그대로 유지해 둘 수 있다.
본 실시형태는, 다른 실시형태의 일부 또는 전부에 관해서, 변경, 추가, 수정, 삭제, 응용, 상위 개념화, 또는, 하위 개념화한 것에 상당한다. 따라서, 본 실시형태의 일부 또는 전부는, 다른 실시형태의 일부 또는 전부와 자유롭게 조합하는 것, 적용하는 것, 치환하는 것으로 실시할 수 있다.
(실시형태 4)
<표시 장치의 구체적인 구성예>
표시 장치의 구성의 일례에 관해서 설명한다. 도 53에, 표시 장치(180)의 구성을, 블록도에 도시한다. 또한, 블록도에서는, 구성 요소를 기능별로 분류하고, 서로 독립된 블록으로서 나타내고 있지만, 실제의 구성 요소는 기능별로 나누는 것이 어렵고, 하나의 구성 요소가 복수의 기능에 관련되는 경우도 있을 수 있다.
도 53에 도시하는 표시 장치(180)는, 화소(35)를 화소부(23)에 복수 갖는 패널(185)과, 컨트롤러(186)와, CPU(183)와, 화상 처리 회로(182)와, 화상 메모리(187)와, 메모리(188)와, 보정 회로(181)를 가진다. 또한, 패널(185)은, 구동 회로(20), 구동 회로(21) 및 회로부(22)를 가진다. 또한, 구동 회로(20), 구동 회로(21), 회로부(22), 화소부(23) 및 화소(35)에 관해서는 상기의 실시형태의 기재를 참작할 수 있다.
CPU(183)는, 외부에서 입력된 명령, 또는 CPU(183) 내에 설치된 메모리에 기억되어 있는 명령을 디코드하고, 표시 장치(180)가 갖는 각종 회로의 동작을 통괄적으로 제어함으로써, 상기 명령을 실행하는 기능을 가진다.
보정 회로(181)는, 실시형태 1에 기재한 방법에 의해, 화소 각각에 포함되는 구동용 트랜지스터의 전류 특성의 정보를 바탕으로 전류 특성을 보정하는 데이터를 생성한다. 메모리(188)는, 전류 특성을 보정하는 데이터를 기억하는 기능을 가진다.
화상 메모리(187)는, 표시 장치(180)에 입력된 화상 데이터(189)를 기억하는 기능을 가진다. 또한, 도 53에서는, 화상 메모리(187)를 1개만 표시 장치(180)에 설치하는 경우를 예시하고 있지만, 복수의 화상 메모리(187)가 표시 장치(180)에 설치되어 있어도 좋다. 예를 들면, 적색, 청색, 녹색 등의 색상에 각각 대응하는 3개의 화상 데이터(189)에 의해, 화소부(23)에 풀컬러의 화상이 표시되는 경우, 각 화상 데이터(189)에 대응한 화상 메모리(187)를, 각각 설치하도록 해도 좋다.
화상 메모리(187)에는, 예를 들면 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 기억 회로를 사용할 수 있다. 또는, 화상 메모리(187)에, VRAM(Video RAM)을 사용해도 좋다.
화상 처리 회로(182)는, CPU(183)로부터의 명령에 따라, 화상 데이터(189)의 화상 메모리(187)로의 기록과, 화상 데이터(189)의 화상 메모리(187)로부터의 판독을 행하여, 화상 데이터(189)로부터 영상 신호를 생성하는 기능을 가진다. 또한, 화상 처리 회로(182)는, CPU(183)로부터의 명령에 따라, 메모리(188)에 기억되어 있는 데이터를 판독하여, 상기 데이터를 사용하여, 영상 신호의 보정을 행하는 기능을 가진다.
컨트롤러(186)는, 영상 신호가 입력되면, 패널(185)의 사양에 맞춰서 영상 신호에 신호 처리를 가한 후, 패널(185)에 공급하는 기능을 가진다.
또한, 컨트롤러(186)는, 구동 회로(20)나 구동 회로(21) 등의 구동에 사용되는 각종 구동 신호를, 패널(185)에 공급하는 기능을 가진다. 구동 신호에는, 구동 회로(21)의 동작을 제어하는 스타트 펄스 신호(SSP), 클록 신호(SCK), 래치 신호(LP), 구동 회로(20)의 동작을 제어하는 스타트 펄스 신호(GSP), 클록 신호(GCK) 등이 포함된다.
또한, 표시 장치(180)는, 표시 장치(180)가 갖는 CPU(183)에, 데이터나 명령을 주는 기능을 갖는 입력 장치를, 가지고 있어도 좋다. 입력 장치로서, 키보드, 포인팅 디바이스, 터치 패널, 센서 등을 사용할 수 있다.
<트랜지스터의 구성예 1>
표시 장치에 포함되는 트랜지스터의 일례로서, 도 54의 (A), 도 54의 (B), 도 55의 (A), 도 55의 (B)에, 톱 게이트 구조의 트랜지스터를 도시한다.
도 55의 (A) 및 도 55의 (B)에 구동 회로부(예를 들면, 구동 회로(20), 구동 회로(21), 회로부(22) 및 판독 회로(2) 등)에 설치되는 트랜지스터(300B) 및 화소부(23)에 설치되는 트랜지스터(300A)의 상면도를 도시하고, 도 54의 (A), 도 54의 (B)에 트랜지스터(300B) 및 트랜지스터(300A)의 단면도를 도시한다. 도 55의 (A)는 트랜지스터(300B)의 상면도이며, 도 55의 (B)는 트랜지스터(300A)의 상면도이다. 도 54의 (A)는, 도 55의 (A)의 일점 쇄선 X1-X2 사이의 단면도, 및 도 55의 (B)의 일점 쇄선 X3-X4 사이의 단면도이다. 도 54의 (B)는, 도 55 (A)의 일점 쇄선 Y1-Y2 사이의 단면도, 및 도 55의 (B)의 일점 쇄선 Y3-Y4 사이의 단면도이다. 또한, 도 54의 (A)는, 트랜지스터(300A) 및 트랜지스터(300B)의 채널 길이 방향의 단면도이다. 또한, 도 54의 (B)는, 트랜지스터(300A) 및 트랜지스터(300B)의 채널 폭 방향의 단면도이다.
또한, 트랜지스터의 상면도에 있어서는, 이후의 도면에 있어서도 트랜지스터(300A) 및 트랜지스터(300B)와 같이, 구성 요소의 일부를 생략하여 도시하는 경우가 있다. 또한, 일점 쇄선 X1-X2 방향 및 일점 쇄선 X3-X4 방향을 채널 길이 방향, 일점 쇄선 Y1-Y2 방향 및 일점 쇄선 Y3-Y4 방향을 채널 폭 방향이라고 호칭하는 경우가 있다.
도 54에 도시하는 트랜지스터(300A)는, 기판(301) 위에 형성된 절연막(311) 위의 산화물 반도체막(312)과, 산화물 반도체막(312)에 접하는 도전막(314), 도전막(316) 및 절연막(317)과, 절연막(317)을 개재하여 산화물 반도체막(312)과 중첩되는 도전막(318)을 가진다. 또한, 트랜지스터(300A) 위에 절연막(320)이 설치되어 있다.
도 54에 도시하는 트랜지스터(300B)는, 기판(301) 위에 형성된 절연막(311)위의 산화물 반도체막(303)과, 산화물 반도체막(303)에 접하는 도전막(304), 도전막(305) 및 절연막(306)과, 절연막(306)을 개재하여 산화물 반도체막(303)과 중첩되는 도전막(307)을 가진다. 또한, 트랜지스터(300B) 위에 절연막(320)이 설치되어 있다.
트랜지스터(300B)는, 절연막(311)을 개재하여 산화물 반도체막(303)과 중첩되는 도전막(302)을 가진다. 즉, 도전막(302)은, 게이트 전극으로서 기능한다. 또한, 트랜지스터(300B)는, 듀얼 게이트 구조의 트랜지스터이다. 그 밖의 구성은, 트랜지스터(300A)와 같으며, 동일한 효과를 나타낸다.
도전막(302) 및 도전막(307)에 각각 상이한 전위를 인가함으로써, 트랜지스터(300B)의 임계값 전압을 제어할 수 있다. 또는, 도 54의 (B)에 도시하는 바와 같이, 도전막(302) 및 도전막(307)에 동일한 전위를 인가함으로써, 온 전류의 증가, 초기 특성 불균일의 저감, -GBT 스트레스 시험의 열화의 억제, 및 상이한 드레인 전압에 있어서의 온 전류의 상승 전압의 변동 억제가 가능하다.
표시 장치의 구동 회로부(예를 들면, 구동 회로(20), 구동 회로(21), 회로부(22) 및 판독 회로(2) 등)와 화소부(23)에 있어서, 트랜지스터의 구조가 상이하다. 구동 회로부에 포함되는 트랜지스터는, 듀얼 게이트 구조이다. 즉, 화소부(23)와 비교하여, 온 전류가 높은 트랜지스터를 구동 회로부에 가진다.
또한, 구동 회로부와 화소부(23)에 포함되는 트랜지스터의 채널 길이가 상이해도 좋다.
대표적으로는, 구동 회로부에 포함되는 트랜지스터(300B)의 채널 길이를 2.5㎛ 미만, 또는 1.45㎛ 이상 2.2㎛ 이하로 할 수 있다. 한편, 화소부(23)에 포함되는 트랜지스터(300A)의 채널 길이를 2.5㎛ 이상, 또는 2.5㎛ 이상 20㎛ 이하로 할 수 있다.
구동 회로부에 포함되는 트랜지스터(300B)의 채널 길이를, 2.5㎛ 미만, 바람직하게는 1.45㎛ 이상 2.2㎛ 이하로 함으로써, 화소부(23)에 포함되는 트랜지스터(300A)와 비교하여, 온 전류를 증대시킬 수 있다. 이 결과, 고속 동작이 가능한 구동 회로부를 제작할 수 있다.
산화물 반도체막(312)에 있어서, 도전막(314), 도전막(316) 및 도전막(318)과 중첩되지 않는 영역에는, 산소 결손을 형성하는 원소를 가진다. 또한, 산화물 반도체막(303)에 있어서, 도전막(304), 도전막(305) 및 도전막(307)과 중첩되지 않는 영역에는, 산소 결손을 형성하는 원소를 가진다. 이하, 산소 결손을 형성하는 원소를, 불순물 원소로서 설명한다. 불순물 원소의 대표예로서는, 수소, 희가스 원소 등이 있다. 희가스 원소의 대표예로서는, 헬륨, 네온, 아르곤, 크립톤 및 크세논이 있다. 또한, 불순물 원소로서 붕소, 탄소, 질소, 불소, 알루미늄, 실리콘, 인, 염소 등이 산화물 반도체막(312) 및 산화물 반도체막(303)에 함유되어도 좋다.
또한, 절연막(320)은 수소를 함유하는 막이며, 대표적으로는 질화물 절연막이 있다. 절연막(320)이 산화물 반도체막(312) 및 산화물 반도체막(303)에 접함으로써, 절연막(320)에 함유되는 수소가 산화물 반도체막(312) 및 산화물 반도체막(303)으로 확산된다. 이 결과, 산화물 반도체막(312) 및 산화물 반도체막(303)이 절연막(320)과 접하는 영역에 있어서, 수소가 많이 함유된다.
불순물 원소로서, 희가스 원소가 산화물 반도체막에 첨가되면, 산화물 반도체막 중의 금속 원소 및 산소의 결합이 절단되어, 산소 결손이 형성된다. 산화물 반도체막에 함유되는 산소 결손과 수소의 상호 작용에 의해, 산화물 반도체막은 도전율이 높아진다. 구체적으로는, 산화물 반도체막에 함유되는 산소 결손에 수소가 들어감으로써, 캐리어(전자)가 생성된다. 이 결과, 도전율이 높아진다.
여기에서, 산화물 반도체막(312)의 부분 확대도를 도 56의 (A)에 도시한다. 또한, 대표예로서, 트랜지스터(300A)에 포함되는 산화물 반도체막(312)의 부분 확대도를 사용하여 설명한다. 도 56의 (A)에 도시하는 바와 같이, 산화물 반도체막(312)은, 도전막(314) 또는 도전막(316)과 접하는 영역(312a)과, 절연막(320)과 접하는 영역(312b)과, 절연막(317)과 접하는 영역(312d)을 가진다. 또한, 도전막(318)의 측면이 테이퍼 형상을 갖는 경우, 도전막(318)의 테이퍼부와 중첩되는 영역(312c)을 가져도 좋다.
영역(312a)은, 소스 영역 및 드레인 영역으로서 기능한다. 도전막(314) 및 도전막(316)이 텅스텐, 티타늄, 알루미늄, 구리, 몰리브덴, 크로뮴, 또는 탄탈럼 단체 또는 합금 등의 산소와 결합하기 쉬운 도전 재료를 사용하여 형성되는 경우, 산화물 반도체막에 함유되는 산소와 도전막(314) 및 도전막(316)에 함유되는 도전 재료가 결합하여, 산화물 반도체막에 있어서, 산소 결손이 형성된다. 또한, 산화물 반도체막에 도전막(314) 및 도전막(316)을 형성하는 도전 재료의 구성 원소의 일부가 혼입되는 경우도 있다. 이러한 결과, 도전막(314) 또는 도전막(316)과 접하는 영역(312a)은, 도전성이 높아지고, 소스 영역 및 드레인 영역으로서 기능한다.
영역(312b)은, 저저항 영역으로서 기능한다. 영역(312b)에는 불순물 원소로서 적어도 희가스 및 수소가 함유된다. 또한, 도전막(318)의 측면이 테이퍼 형상을 갖는 경우, 불순물 원소는 도전막(318)의 테이퍼부를 통과하여 영역(312c)에 첨가되기 때문에, 영역(312c)은, 영역(312b)과 비교하여 불순물 원소의 일례인 희가스 원소의 농도가 낮지만, 불순물 원소가 함유된다. 영역(312c)을 가짐으로써, 트랜지스터의 소스-드레인 내압을 높일 수 있다.
산화물 반도체막(312)이 스퍼터링법으로 형성되는 경우, 영역(312a) 내지 영역(312d)은 각각 희가스 원소를 함유하고, 또한 영역(312a) 및 영역(312d)과 비교하여, 영역(312b) 및 영역(312c) 쪽이 희가스 원소의 농도가 높다. 이것은, 산화물 반도체막(312)이 스퍼터링법으로 형성되는 경우, 스퍼터링 가스로서 희가스를 사용하기 때문에, 산화물 반도체막(312)에 희가스가 함유되는 것, 및 영역(312b) 및 영역(312c)에 있어서, 산소 결손을 형성하기 위해, 의도적으로 희가스가 첨가되는 것이 원인이다. 또한, 영역(312b) 및 영역(312c)에 있어서, 영역(312a) 및 영역(312d)과 상이한 희가스 원소가 첨가되어 있어도 좋다.
또한, 영역(312b)은 절연막(320)과 접하기 때문에, 영역(312a) 및 영역(312d)과 비교하여, 영역(312b) 쪽이 수소의 농도가 높다. 또한, 영역(312b)으로부터 영역(312c)으로 수소가 확산되는 경우, 영역(312c)은, 영역(312a) 및 영역(312d)과 비교하여 수소 농도가 높다. 단, 영역(312c)보다 영역(312b) 쪽이, 수소 농도가 높다.
영역(312b) 및 영역(312c)에 있어서, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의해 얻어지는 수소의 농도는, 8×1019atoms/㎤ 이상, 또는 1×1020atoms/㎤ 이상, 또는 5×1020atoms/㎤ 이상으로 할 수 있다. 또한, 영역(312a) 및 영역(312d)의 2차 이온 질량 분석법에 의해 얻어지는 수소 농도는, 5×1019atoms/㎤ 이하, 또는 1×1019atoms/㎤ 이하, 또는 5×1018atoms/㎤ 이하, 또는 1×1018atoms/㎤ 이하, 또는 5×1017atoms/㎤ 이하, 또는 1×1016atoms/㎤ 이하로 할 수 있다.
또한, 불순물 원소로서, 붕소, 탄소, 질소, 불소, 알루미늄, 실리콘, 인, 또는 염소가 산화물 반도체막(312)에 첨가되는 경우, 영역(312b) 및 영역(312c)에만 불순물 원소를 가진다. 이로 인해, 영역(312a) 및 영역(312d)과 비교하여, 영역(312b) 및 영역(312c) 쪽이 불순물 원소의 농도가 높다. 또한, 영역(312b) 및 영역(312c)에 있어서, 2차 이온 질량 분석법에 의해 얻어지는 불순물 원소의 농도는, 1×1018atoms/㎤ 이상 1×1022atoms/㎤ 이하, 또는 1×1019atoms/㎤ 이상 1×1021atoms/㎤ 이하, 또는 5×1019atoms/㎤ 이상 5×1020atoms/㎤ 이하로 할 수 있다.
영역(312d)과 비교하여, 영역(312b) 및 영역(312c)은, 수소 농도가 높고, 또한 희가스 원소의 첨가에 의한 산소 결손량이 많다. 이로 인해, 도전성이 높아지고, 저저항 영역으로서 기능한다. 대표적으로는, 영역(312b) 및 영역(312c)의 저항율로서, 1×10-3Ω㎝ 이상 1×104Ω㎝ 미만, 또는 1×10-3Ω㎝ 이상 1×10-1Ω㎝ 미만으로 할 수 있다.
또한, 영역(312b) 및 영역(312c)에 있어서, 수소의 양은 산소 결손의 양과 동일 또는 적으면, 수소가 산소 결손에 포획되기 쉬워, 채널인 영역(312d)으로 확산되기 어렵다. 이 결과, 노멀리 오프 특성의 트랜지스터를 제작할 수 있다.
영역(312d)은, 채널로서 기능한다.
또한, 도전막(314), 도전막(316) 및 도전막(318)을 마스크로 하여 산화물 반도체막(312)에 불순물 원소를 첨가한 후, 도전막(318)의 상면 형상에 있어서의 면적을 축소시켜도 좋다. 이것은, 도전막(318)의 형성 공정에 있어서, 도전막(318) 위의 마스크에 대해 슬리밍 처리를 행하여, 보다 미세한 구조의 마스크로 한다. 다음에, 상기 마스크를 사용하여 도전막(318) 및 절연막(317)을 에칭함으로써, 도 56의 (B)에 도시하는 도전막(318a) 및 절연막(317a)을 형성할 수 있다. 슬리밍 처리로서는, 예를 들면, 산소 라디칼 등을 사용하는 애싱 처리에 적용할 수 있다.
이 결과, 산화물 반도체막(312)에 있어서, 영역(312c) 및 채널인 영역(312d) 사이에, 오프셋 영역(312e)이 형성된다. 또한, 채널 길이 방향에 있어서의 오프셋 영역(312e)의 길이는, 0.1㎛ 미만으로 함으로써, 트랜지스터의 온 전류의 저하를 저감시키는 것이 가능하다.
절연막(317) 및 절연막(306)은 게이트 절연막으로서 기능한다.
도전막(314) 및 도전막(316), 및 도전막(304) 및 도전막(305)은, 소스 전극 및 드레인 전극으로서 기능한다.
도전막(318) 및 도전막(307)은, 게이트 전극으로서 기능한다.
본 실시형태에 나타내는 트랜지스터(300A) 및 트랜지스터(300B)는, 채널로서 기능하는 영역(312d)과, 소스 영역 및 드레인 영역으로서 기능하는 영역(312a) 사이에, 저저항 영역으로서 기능하는 영역(312b) 및/또는 영역(312c)을 가진다. 채널과 소스 영역 및 드레인 영역 사이의 저항을 저감시키는 것이 가능하여, 트랜지스터(300A) 및 트랜지스터(300B)는, 온 전류가 크고, 전계 효과 이동도가 높다.
또한, 트랜지스터(300A) 및 트랜지스터(300B)에 있어서, 도전막(318)과, 도전막(314) 및 도전막(316)이 중첩되지 않음으로써, 도전막(318)과, 도전막(314) 및 도전막(316) 사이의 기생 용량을 저감시키는 것이 가능하다. 또한, 도전막(307)과, 도전막(304) 및 도전막(305)이 중첩되지 않음으로써, 도전막(307)과, 도전막(304) 및 도전막(305) 사이의 기생 용량을 저감시키는 것이 가능하다. 이 결과, 기판(301)으로서 대면적 기판을 사용한 경우, 도전막(314), 도전막(316) 및 도전막(318), 및 도전막(304) 및 도전막(305) 및 도전막(307)에 있어서의 신호 지연을 저감시키는 것이 가능하다.
또한, 트랜지스터(300A)에 있어서, 도전막(314), 도전막(316) 및 도전막(318)을 마스크로 하여, 희가스 원소를 산화물 반도체막(312)에 첨가함으로써, 산소 결손을 갖는 영역이 형성된다. 또한, 트랜지스터(300B)에 있어서, 도전막(304), 도전막(305) 및 도전막(307)을 마스크로 하여, 불순물 원소를 산화물 반도체막(303)에 첨가함으로써, 산소 결손을 갖는 영역이 형성된다. 또한, 산소 결손을 갖는 영역이, 수소를 함유하는 절연막(320)과 접하기 때문에, 절연막(320)에 함유되는 수소가 산소 결손을 갖는 영역으로 확산됨으로써, 저저항 영역이 형성된다. 즉, 셀프 얼라인으로 저저항 영역을 형성할 수 있다.
또한, 본 실시형태에 나타내는 트랜지스터(300A) 및 트랜지스터(300B)는, 영역(312b)에, 희가스를 첨가함으로써, 산소 결손을 형성하는 동시에, 수소를 첨가하고 있다. 이로 인해, 영역(312b)에 있어서의 도전율을 높이는 것이 가능한 동시에, 트랜지스터별 영역(312b)의 도전율의 불균일을 저감시키는 것이 가능하다. 즉, 영역(312b)에 희가스 및 수소를 첨가함으로써, 영역(312b)의 도전율의 제어가 가능하다.
이하에, 도 54에 도시하는 구성의 상세에 관해서 설명한다.
기판(301)으로서는, 여러 가지 기판을 사용할 수 있고, 특정한 것으로 한정되는 것은 아니다. 기판의 일례로서는, 반도체 기판(예를 들면 단결정 기판 또는 실리콘 기판), SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스·스틸 기판, 스테인리스·스틸·호일을 갖는 기판, 텅스텐 기판, 텅스텐·호일을 갖는 기판, 가요성 기판, 첩합 필름, 섬유상의 재료를 함유하는 종이, 또는 기재 필름 등이 있다. 유리 기판의 일례로서는, 바륨보로실리케이트 유리, 알루미노보로실리케이트 유리, 또는 소다라임 유리 등이 있다. 가요성 기판, 첩합 필름, 기재 필름 등의 일례로서는, 이하의 것을 들 수 있다. 예를 들면, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르설폰(PES)으로 대표되는 플라스틱이 있다. 또는, 일례로서는, 아크릴 등의 합성 수지 등이 있다. 또는, 일례로서는, 폴리프로필렌, 폴리에스테르, 폴리불화비닐, 또는 폴리염화비닐 등이 있다. 또는, 일례로서는, 폴리아미드, 폴리이미드, 아라미드, 에폭시, 무기 증착 필름, 또는 종이류 등이 있다. 특히, 반도체 기판, 단결정 기판, 또는 SOI 기판 등을 사용하여 트랜지스터를 제조함으로써, 특성, 사이즈, 또는 형상 등의 불균일이 적고, 전류 능력이 높고, 사이즈가 작은 트랜지스터를 제조할 수 있다. 이러한 트랜지스터에 의해 회로를 구성하면, 회로의 저소비 전력화, 또는 회로의 고집적화를 도모할 수 있다.
또한, 기판(301)으로서, 가요성 기판을 사용하고, 가요성 기판 위에 직접, 트랜지스터를 형성해도 좋다. 또는, 기판(301)과 트랜지스터 사이에 박리층을 설치해도 좋다. 박리층은, 그 위에 반도체 장치를 일부 또는 전부 완성시킨 후, 기판(301)으로부터 분리하고, 다른 기판으로 전재하는데 사용할 수 있다. 그 때, 트랜지스터는 내열성이 떨어지는 기판이나 가요성의 기판으로도 전재할 수 있다. 또한, 상기의 박리층에는, 예를 들면, 텅스텐막과 산화실리콘막의 무기막의 적층 구조의 구성이나, 기판 위에 폴리이미드 등의 유기 수지막이 형성된 구성 등을 사용할 수 있다.
트랜지스터가 전재되는 기판의 일례로서는, 상기한 트랜지스터를 형성하는 것이 가능한 기판 외에, 종이 기판, 셀로판 기판, 아라미드 필름 기판, 폴리이미드 필름 기판, 석재 기판, 목재 기판, 천 기판(천연 섬유(견, 면, 마), 합성 섬유(나일론, 폴리우레탄, 폴리에스테르) 또는 재생 섬유(아세테이트, 큐프라, 레이온, 재생 폴리에스테르) 등을 포함한다), 피혁 기판, 또는 고무 기판 등이 있다. 이러한 기판을 사용함으로써, 특성이 양호한 트랜지스터의 형성, 소비 전력이 작은 트랜지스터의 형성, 깨지기 어려운 장치의 제조, 내열성의 부여, 경량화, 또는 박형화를 도모할 수 있다.
절연막(311)은, 산화물 절연막 또는 질화물 절연막을 단층 또는 적층하여 형성할 수 있다. 또한, 산화물 반도체막(303) 및 산화물 반도체막(312)과의 계면 특성을 향상시키기 위해, 절연막(311)에 있어서 적어도 산화물 반도체막(303) 및 산화물 반도체막(312)과 접하는 영역은 산화물 절연막으로 형성하는 것이 바람직하다. 또한, 절연막(311)으로서 가열에 의해 산소를 방출하는 산화물 절연막을 사용함으로써, 가열 처리에 의해 절연막(311)에 함유되는 산소를, 산화물 반도체막(303) 및 산화물 반도체막(312)으로 이동시키는 것이 가능하다.
절연막(311)의 두께는, 50nm 이상, 또는 100nm 이상 3000nm 이하, 또는 200nm 이상 1000nm 이하로 할 수 있다. 절연막(311)을 두껍게 함으로써, 절연막(311)의 산소 방출량을 증가시킬 수 있는 동시에, 절연막(311)과 산화물 반도체막(303) 및 산화물 반도체막(312)의 계면에 있어서의 계면 준위, 및 산화물 반도체막(303) 및 산화물 반도체막(312)의 영역(312d)에 함유되는 산소 결손을 저감시키는 것이 가능하다.
절연막(311)으로서, 예를 들면 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄, 산화하프늄, 산화갈륨 또는 Ga-Zn 산화물 등을 사용하면 좋으며, 단층 또는 적층하여 설치할 수 있다.
산화물 반도체막(312) 및 산화물 반도체막(303)은, 대표적으로는, In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은, Mg, Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf) 등의 금속 산화물로 형성된다. 또한, 산화물 반도체막(312) 및 산화물 반도체막(303)은, 투광성을 가진다.
또한, 산화물 반도체막(312) 및 산화물 반도체막(303)이 In-M-Zn 산화물의 경우, In과 M의 원자수 비율은, In 및 M의 합을 100atomic%로 했을 때 In이 25atomic% 이상, M이 75atomic% 미만, 또는 In이 34atomic% 이상, M이 66atomic% 미만으로 한다.
산화물 반도체막(312) 및 산화물 반도체막(303)은, 에너지 갭이 2eV 이상, 또는 2.5eV 이상, 또는 3eV 이상이다.
산화물 반도체막(312) 및 산화물 반도체막(303)의 두께는, 3nm 이상 200nm 이하, 또는 3nm 이상 100nm 이하, 또는 3nm 이상 50nm 이하로 할 수 있다.
산화물 반도체막(312) 및 산화물 반도체막(303)이 In-M-Zn 산화물(M은, Mg, Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)인 경우, In-M-Zn 산화물을 성막하기 위해 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는, In이 M 이상이며, 또한 Zn이 M 이상인 것을 충족시키는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:1.5, In:M:Zn=2:1:2.3, In:M:Zn=2:1:3, In:M:Zn=3:1:2 등이 바람직하다. 또한, 성막되는 산화물 반도체막(312) 및 산화물 반도체막(303)의 원자수비는 각각, 오차로서 상기의 스퍼터링 타깃에 함유되는 금속 원소의 원자수비의 ±40%의 변동을 포함한다.
또한, 산화물 반도체막(312) 및 산화물 반도체막(303)에 있어서, 제 14 족 원소의 하나인 실리콘이나 탄소가 함유되면, 산화물 반도체막(312) 및 산화물 반도체막(303)에 있어서, 산소 결손이 증가하여, n형화되어 버린다. 이로 인해, 산화물 반도체막(312) 및 산화물 반도체막(303)으로서, 특히 영역(312d)에 있어서, 실리콘이나 탄소의 농도(2차 이온 질량 분석법에 의해 얻어지는 농도)를, 2×1018atoms/㎤ 이하, 또는 2×1017atoms/㎤ 이하로 할 수 있다. 이 결과, 트랜지스터는, 임계값 전압이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 한다.)을 가진다.
또한, 산화물 반도체막(312) 및 산화물 반도체막(303)으로서, 특히 영역(312d)에 있어서, 2차 이온 질량 분석법에 의해 얻어지는 알칼리 금속 또는 알칼리 토금속의 농도를, 1×1018atoms/㎤ 이하, 또는 2×1016atoms/㎤ 이하로 할 수 있다. 알칼리 금속 및 알칼리 토금속은, 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있고, 트랜지스터의 오프 전류가 증대되어 버리는 경우가 있다. 이로 인해, 영역(312d)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감시키는 것이 바람직하다. 이 결과, 트랜지스터는, 임계값 전압이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 말한다.)을 가진다.
또한, 산화물 반도체막(312) 및 산화물 반도체막(303)으로서, 특히 영역(312d)에 질소가 함유되어 있으면, 캐리어인 전자가 발생하고, 캐리어 밀도가 증가하여, n형화되는 경우가 있다. 이 결과, 질소가 함유되어 있는 산화물 반도체막을 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 상기 산화물 반도체막으로서, 특히 영역(312d)에 있어서, 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들면, 2차 이온 질량 분석법에 의해 얻어지는 질소 농도를, 5×1018atoms/㎤ 이하로 할 수 있다.
산화물 반도체막(312) 및 산화물 반도체막(303)으로서, 특히 영역(312d)에 있어서, 불순물 원소를 저감시킴으로써, 산화물 반도체막의 캐리어 밀도를 저감시킬 수 있다. 이로 인해, 산화물 반도체막(312) 및 산화물 반도체막(303)으로서, 특히 영역(312d)에 있어서는, 캐리어 밀도를 1×1017개/㎤ 이하, 또는 1×1015개/㎤ 이하, 또는 1×1013개/㎤ 이하, 또는 1×1011개/㎤ 이하로 할 수 있다.
산화물 반도체막(312) 및 산화물 반도체막(303)으로서, 불순물 농도가 낮으며, 결함 준위 밀도가 낮은 산화물 반도체막을 사용함으로써, 더욱 우수한 전기 특성을 갖는 트랜지스터를 제작할 수 있다. 여기에서는, 불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적다) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는, 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있는 경우가 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 임계값 전압이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 한다.)이 되기 쉽다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 오프 전류가 현저하게 작고, 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1V에서부터 10V의 범위에 있어서, 오프 전류가, 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라고 하는 특성을 얻을 수 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 되는 경우가 있다.
또한, 산화물 반도체막(312) 및 산화물 반도체막(303)은, 예를 들면 비단결정 구조라도 좋다. 비단결정 구조는, 예를 들면, 후술하는 CAAC-OS(c-axis-aligneda-b-plane-anchored crystalline oxide semiconductor), 다결정 구조, 후술하는 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조에 있어서, 비정질 구조는 가장 결함 준위 밀도가 높고, CAAC-OS는 가장 결함 준위 밀도가 낮다.
또한, 산화물 반도체막(312) 및 산화물 반도체막(303)이, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역의 2종 이상을 갖는 혼합막이라도 좋다. 혼합막은, 예를 들면, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역을 갖는 단층 구조인 경우가 있다. 또한, 혼합막은, 예를 들면, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상이 적층된 구조의 경우가 있다.
또한, 산화물 반도체막(312) 및 산화물 반도체막(303)에 있어서, 영역(312b)과, 영역(312d)의 결정성이 상이한 경우가 있다. 또한, 산화물 반도체막(312) 및 산화물 반도체막(303)에 있어서, 영역(312c)과, 영역(312d)의 결정성이 상이한 경우가 있다. 이것은, 영역(312b) 또는 영역(312c)에 불순물 원소가 첨가되었을 때에, 영역(312b) 또는 영역(312c)에 대미지가 들어가, 결정성이 저감되기 때문이다.
절연막(306) 및 절연막(317)은, 산화물 절연막 또는 질화물 절연막을 단층 또는 적층하여 형성할 수 있다. 또한, 산화물 반도체막(312) 및 산화물 반도체막(303)과의 계면 특성을 향상시키기 위해서, 절연막(306) 및 절연막(317)에 있어서 적어도 산화물 반도체막(312) 및 산화물 반도체막(303)과 접하는 영역은 산화물 절연막을 사용하여 형성하는 것이 바람직하다. 절연막(306) 및 절연막(317)으로서, 예를 들면 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄, 산화하프늄, 산화갈륨 또는 Ga-Zn 산화물 등을 사용하면 좋으며, 단층 또는 적층하여 설치할 수 있다.
또한, 절연막(306) 및 절연막(317)으로서, 산소, 수소, 물 등의 블로킹 효과를 갖는 절연막을 설치함으로써, 산화물 반도체막(312) 및 산화물 반도체막(303)으로부터의 산소의 외부로의 확산과, 외부에서 산화물 반도체막(312) 및 산화물 반도체막(303)으로의 수소, 물 등의 침입을 방지할 수 있다. 산소, 수소, 물 등의 블로킹 효과를 갖는 절연막으로서는, 산화알루미늄, 산화질화알루미늄, 산화갈륨, 산화질화갈륨, 산화이트륨, 산화질화이트륨, 산화하프늄, 산화질화하프늄 등이 있다.
또한, 절연막(306) 및 절연막(317)으로서, 하프늄실리케이트(HfSiOx), 질소가 첨가된 하프늄실리케이트(HfSixOyNz), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz), 산화하프늄, 산화이트륨 등의 high-k 재료를 사용함으로써 트랜지스터의 게이트 리크를 저감시킬 수 있다.
또한, 절연막(306) 및 절연막(317)으로서, 가열에 의해 산소를 방출하는 산화물 절연막을 사용함으로써, 가열 처리에 의해 절연막(306) 및 절연막(317)에 함유되는 산소를, 산화물 반도체막(312) 및 산화물 반도체막(303)으로 이동시키는 것이 가능하다.
또한, 절연막(306) 및 절연막(317)으로서, 결함이 적은 산화질화실리콘막을 사용할 수 있다. 결함이 적은 산화질화실리콘막은, 가열 처리후에 있어서, 100K 이하의 ESR로 측정하여 얻어진 스펙트럼에 있어서 g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널이 관측된다. 또한, 제 1 시그널 및 제 2 시그널의 스플리트 폭, 및 제 2 시그널 및 제 3 시그널의 스플리트 폭은, X 밴드의 ESR 측정에 있어서 약 5mT이다. 또한, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값 1.964 이상 1.966 이하인 제 3 시그널의 스핀 밀도의 합계가 1×1018spins/㎤ 미만이며, 대표적으로는 1×1017spins/㎤ 이상 1×1018spins/㎤ 미만이다.
또한, 100K 이하의 ESR 스펙트럼에 있어서 g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널은, 질소 산화물(NOx, x는 0 이상 2 이하, 또는 1 이상 2 이하)에 기인하는 시그널에 상당한다. 즉, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값 1.964 이상 1.966 이하인 제 3 시그널의 스핀의 밀도의 합계가 낮을수록, 산화질화실리콘막에 함유되는 질소산화물의 함유량이 적다고 할 수 있다.
또한, 결함이 적은 산화질화실리콘막은, 2차 이온 질량 분석법으로 측정되는 질소 농도가, 6×1020atoms/㎤ 이하이다. 절연막(317)으로서 결함이 적은 산화질화실리콘막을 사용함으로써, 질소 산화물이 생성되기 어려워져, 산화물 반도체막(312) 및 산화물 반도체막(303) 및 절연막의 계면에 있어서의 캐리어의 트랩을 저감시키는 것이 가능하다. 또한, 표시 장치에 포함되는 트랜지스터의 임계값 전압의 시프트를 저감시키는 것이 가능하여, 트랜지스터의 전기 특성의 변동을 저감시킬 수 있다.
절연막(306) 및 절연막(317)의 두께는, 5nm 이상 400nm 이하, 또는 5nm 이상 300nm 이하, 또는 10nm 이상 250nm 이하로 할 수 있다.
도전막(314), 도전막(316) 및 도전막(318), 및 도전막(304), 도전막(305), 도전막(302) 및 도전막(307)으로서는, 알루미늄, 크로뮴, 구리, 탄탈럼, 티타늄, 몰리브덴, 니켈, 철, 코발트, 텅스텐으로부터 선택된 금속 원소, 또는 상기한 금속 원소를 성분으로 하는 합금이나, 상기한 금속 원소를 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망가니즈, 지르코늄 중 어느 하나 또는 복수로부터 선택된 금속 원소를 사용해도 좋다. 또한, 도전막(314), 도전막(316) 및 도전막(318), 및 도전막(304), 도전막(305), 도전막(302) 및 도전막(307)은, 단층 구조라도, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 함유하는 알루미늄막의 단층 구조, 망가니즈를 함유하는 구리막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화탄탈럼막 또는 질화텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 망가니즈를 함유하는 구리막 위에 구리막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 형성하는 3층 구조, 망가니즈를 함유하는 구리막 위에 구리막을 적층하고, 또한 그 위에 망가니즈를 함유하는 구리막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 티타늄, 탄탈럼, 텅스텐, 몰리브덴, 크로뮴, 네오디뮴, 스칸듐으로부터 선택된 원소의 하나 또는 복수 조합한 합금막, 또는 질화막을 사용해도 좋다.
또한, 도전막(314), 도전막(316) 및 도전막(318), 및 도전막(304), 도전막(305), 도전막(302) 및 도전막(307)은, 인듐주석 산화물, 산화텅스텐을 함유하는 인듐 산화물, 산화텅스텐을 함유하는 인듐아연 산화물, 산화티타늄을 함유하는 인듐 산화물, 산화티타늄을 함유하는 인듐주석 산화물, 인듐아연 산화물, 산화실리콘을 함유하는 인듐주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와, 상기 금속 원소를 함유하는 도전성 재료의 적층 구조로 할 수도 있다.
도전막(314), 도전막(316) 및 도전막(318), 및 도전막(304), 도전막(305), 도전막(302) 및 도전막(307)의 두께는, 30nm 이상 500nm 이하, 또는 100nm 이상 400nm 이하로 할 수 있다.
절연막(320)으로서는, 수소를 함유하는 막이며, 대표적으로는 질화물 절연막이 있다. 질화물 절연막으로서는, 질화실리콘, 질화알루미늄 등을 사용하여 형성할 수 있다.
<트랜지스터의 구성예 2>
다음에, 표시 장치에 포함되는 트랜지스터의 다른 구성에 관해서, 도 57을 사용하여 설명한다. 여기에서는, 화소부(23)에 설치된 트랜지스터(300A)의 변형예로서 트랜지스터(300C)를 사용하여 설명하지만, 구동 회로부의 트랜지스터(300B)에 트랜지스터(300C)의 절연막(311)의 구성, 또는 도전막(314), 도전막(316) 및 도전막(318)의 구조를 적절히 적용할 수 있다.
도 57의 (A) 내지 도 57의 (C)에, 표시 장치가 갖는 트랜지스터(300C)의 상면도 및 단면도를 도시한다. 도 57의 (A)는 트랜지스터(300C)의 상면도이며, 도 57의 (B)는, 도 57의 (A)의 일점 쇄선 Y3-Y4 사이의 단면도이며, 도 57 (C)는, 도 57의 (A)의 일점 쇄선 X3-X4 사이의 단면도이다.
도 57에 도시하는 트랜지스터(300C)는, 도전막(314), 도전막(316) 및 도전막(318)이, 2층 또는 3층 구조로 구성되어 있다. 또한, 절연막(311)이, 질화물 절연막(311a) 및 산화물 절연막(311b)의 적층 구조로 구성되어 있다. 그 밖의 구성은, 트랜지스터(300A)와 같으며, 같은 효과를 나타낸다.
먼저, 도전막(314), 도전막(316) 및 도전막(318)에 관해서 설명한다.
도전막(314)은, 도전막(314a)과, 도전막(314b)과, 도전막(314c)이 순차적으로 적층되어 있고, 또한 도전막(314a) 및 도전막(314c)은 도전막(314b)의 표면을 덮고 있다. 즉, 도전막(314a) 및 도전막(314c)은, 도전막(314b)의 보호막으로서 기능한다.
도전막(314)과 마찬가지로, 도전막(316)은, 도전막(316a)과, 도전막(316b)과, 도전막(316c)이 순차적으로 적층되어 있고, 또한 도전막(316a) 및 도전막(316c)은 도전막(316b)의 표면을 덮고 있다. 즉, 도전막(316a) 및 도전막(316c)은, 도전막(316b)의 보호막으로서 기능한다.
도전막(318)은, 도전막(318a)과, 도전막(318b)이 순차적으로 적층되어 있다.
도전막(314a), 도전막(316a) 및 도전막(318a)로서는, 도전막(314b), 도전막(316b), 도전막(318b)에 함유되는 금속 원소가 산화물 반도체막(312)으로 확산되는 것을 방지하는 재료를 사용하여 형성한다. 도전막(314a), 도전막(316a) 및 도전막(318a)으로서, 티타늄, 탄탈럼, 몰리브덴, 텅스텐의 단체 또는 합금, 또는 질화티타늄, 질화탄탈럼, 질화몰리브덴 등을 사용하여 형성할 수 있다. 또는, 도전막(314a), 도전막(316a) 및 도전막(318a)은, Cu-X 합금(X는, Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti) 등을 사용하여 형성할 수 있다.
도전막(314b), 도전막(316b) 및 도전막(318b)으로서는, 저저항 재료를 사용하여 형성한다. 도전막(314b), 도전막(316b) 및 도전막(318b)으로서, 구리, 알루미늄, 금, 은 등의 단체 또는 합금, 또는 이것을 주성분으로 하는 화합물 등을 사용하여 형성할 수 있다.
도전막(314c) 및 도전막(316c)으로서는, 도전막(314b), 도전막(316b)에 함유되는 금속 원소가 부동태화된 막을 사용하여 형성함으로써, 도전막(314b), 도전막( 316b)에 함유되는 금속 원소가, 절연막(328)의 형성 공정에 있어서 산화물 반도체막(312)으로 이동하는 것을 방지할 수 있다. 도전막(314c) 및 도전막(316c)으로서, 금속규소화물, 금속규소화 질화물 등을 사용하여 형성하는 것이 가능하여, 대표적으로는, CuSix(x>0), CuSixNy(x>0, y>0) 등이 있다.
여기에서, 도전막(314c) 및 도전막(316c)의 형성 방법에 관해서 설명한다. 또한, 도전막(314b) 및 도전막(316b)은, 구리를 사용하여 형성된다. 또한, 도전막(314c) 및 도전막(316c)은, CuSixNy(x>0, y>0)을 사용하여 형성된다.
도전막(314b) 및 도전막(316b)을, 수소, 암모니아, 일산화탄소 등의 환원성 분위기에서 발생시킨 플라즈마에 노출시켜, 도전막(314b) 및 도전막(316b) 표면의 산화물을 환원한다.
다음에, 200℃ 이상 400℃ 이하로 가열하면서, 도전막(314b) 및 도전막(316b)을 실란에 노출시킨다. 이 결과, 도전막(314b) 및 도전막(316b)에 함유되는 구리가 촉매로서 작용하고, 실란이 Si와 H2로 분해되는 동시에, 도전막(314b) 및 도전막(316b)의 표면에 CuSix(x>0)이 형성된다.
다음에, 도전막(314b) 및 도전막(316b)을, 암모니아 또는 질소 등의 질소를 함유하는 분위기에서 발생시킨 플라즈마에 노출시킴으로써, 도전막(314b) 및 도전막(316b)의 표면에 형성된 CuSix(x>0)이 플라즈마에 함유되는 질소와 반응하여, 도전막(314c) 및 도전막(316c)으로서, CuSixNy(x>0, y>0)이 형성된다.
또한, 상기 공정에 있어서, 도전막(314b) 및 도전막(316b)을 암모니아 또는 질소 등의 질소를 함유하는 분위기에서 발생시킨 플라즈마에 노출시킨 후, 200℃ 이상 400℃ 이하로 가열하면서, 도전막(314b) 및 도전막(316b)을 실란에 노출시킴으로써, 도전막(314c) 및 도전막(316c)으로서, CuSixNy(x>0, y>0)을 형성해도 좋다.
다음에, 질화물 절연막(311a) 및 산화물 절연막(311b)이 적층된 절연막(311)에 관해서 설명한다.
예를 들면, 질화물 절연막(311a)으로서 질화실리콘, 질화산화실리콘, 질화알루미늄, 질화산화알루미늄 등을 사용하여 형성할 수 있다. 또한, 산화물 절연막(311b)으로서, 산화실리콘, 산화질화실리콘, 산화알루미늄 등을 사용하여 형성할 수 있다. 기판(301)측에 질화물 절연막(311a)을 설치함으로써, 외부로부터의 수소, 물 등이 산화물 반도체막(312)으로 확산되는 것을 방지하는 것이 가능하다.
<트랜지스터의 구성예 3>
다음에, 표시 장치에 포함되는 트랜지스터의 다른 구성에 관해서 도 58 및 도 59를 사용하여 설명한다. 여기에서는, 화소부(23)에 설치된 트랜지스터(300A)의 변형예로서 트랜지스터(300D) 및 트랜지스터(300E)를 사용하여 설명하지만, 구동 회로부의 트랜지스터(300B)에, 트랜지스터(300D)에 함유되는 산화물 반도체막(312)의 구성, 또는 트랜지스터(300E)에 포함되는 산화물 반도체막(312)의 구성을 적절히 적용할 수 있다.
도 58의 (A) 내지 도 58의 (C)에, 표시 장치가 갖는 트랜지스터(300D)의 상면도 및 단면도를 도시한다. 도 58의 (A)는 트랜지스터(300D)의 상면도이며, 도 58의 (B)는, 도 58의 (A)의 일점 쇄선 Y3-Y4 사이의 단면도이며, 도 58의 (C)는, 도 58의 (A)의 일점 쇄선 X3-X4 사이의 단면도이다.
도 58에 도시하는 트랜지스터(300D)는, 산화물 반도체막(312)이 다층 구조로 구성되어 있다. 구체적으로는, 산화물 반도체막(312)은, 절연막(311)과 접하는 산화물 반도체막(313a)과, 산화물 반도체막(313a)에 접하는 산화물 반도체막(313b)과, 산화물 반도체막(313b), 도전막(314), 도전막(316), 절연막(317) 및 절연막(320)과 접하는 산화물 반도체막(313c)을 가진다. 그 밖의 구성은, 트랜지스터(300A)와 같으며, 같은 효과를 나타낸다.
산화물 반도체막(313a), 산화물 반도체막(313b) 및 산화물 반도체막(313c)은, 대표적으로는, In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은, Mg, Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf) 등의 금속 산화물로 형성된다.
또한, 산화물 반도체막(313a) 및 산화물 반도체막(313c)은, 대표적으로는, In-Ga 산화물, In-Zn 산화물, In-Mg 산화물, Zn-Mg 산화물, In-M-Zn 산화물(M은, Mg, Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)이며, 또한 산화물 반도체막(313b)보다도 전도대 하단의 에너지가 진공 준위에 가깝고, 대표적으로는, 산화물 반도체막(313a) 및 산화물 반도체막(313c)의 전도대 하단의 에너지와, 산화물 반도체막(313b)의 전도대 하단의 에너지의 차가, 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.2eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하이다. 또한, 진공 준위와 전도대 하단의 에너지차를 전자 친화력이라고도 한다.
산화물 반도체막(313b)이 In-M-Zn 산화물(M은, Mg, Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)의 경우, 산화물 반도체막(313b)을 성막하기 위해 사용하는 타깃에 있어서, 금속 원소의 원자수비를 In:M:Zn=x1:y1:z1로 하면, x1/y1은, 1/3 이상 6 이하, 또한 1 이상 6 이하이며, z1/y1은, 1/3 이상 6 이하, 또한 1 이상 6 이하인 것이 바람직하다. 또한, z1/y1을 1 이상 6 이하로 함으로써, 산화물 반도체막(313b)으로서 CAAC-OS막이 형성되기 쉽다. 타깃의 금속 원소의 원자수비의 대표예로서는, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:1.5, In:M:Zn=2:1:2.3, In:M:Zn=2:1:3, In:M:Zn=3:1:2 등이 있다.
산화물 반도체막(313a) 및 산화물 반도체막(313c)이 In-M-Zn 산화물(M은, Mg, Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)의 경우, 산화물 반도체막(313a) 및 산화물 반도체막(313c)을 성막하기 위해 사용하는 타깃에 있어서, 금속 원소의 원자수비를 In:M:Zn=x2:y2:z2로 하면, x2/y2<x1/y1이고, z2/y2는, 1/3 이상 6 이하, 또한 1 이상 6 이하인 것이 바람직하다. 또한, z2/y2를 1 이상 6 이하로 함으로써, 산화물 반도체막(313a) 및 산화물 반도체막(313c)으로서 CAAC-OS막이 형성되기 쉬워진다. 타깃의 금속 원소의 원자수비의 대표예로서는, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8, In:M:Zn=1:4:3, In:M:Zn=1:4:4, In:M:Zn=1:4:5, In:M:Zn=1:4:6, In:M:Zn=1:6:3, In:M:Zn=1:6:4, In:M:Zn=1:6:5, In:M:Zn=1:6:6, In:M:Zn=1:6:7, In:M:Zn=1:6:8, In:M:Zn=1:6:9 등이 있다.
또한, 산화물 반도체막(313a), 산화물 반도체막(313b) 및 산화물 반도체막(313c)의 원자수비는 각각, 오차로서 상기의 원자수비의 ±40%의 변동을 포함한다.
또한, 원자수비는 이들로 한정되지 않으며, 필요로 하는 반도체 특성에 따라 적절한 원자수비의 것을 사용하면 좋다.
또한, 산화물 반도체막(313a) 및 산화물 반도체막(313c)은 동일한 조성이라도 좋다. 예를 들면, 산화물 반도체막(313a) 및 산화물 반도체막(313c)으로서 In:Ga:Zn=1:3:2, 1:3:4, 1:4:5, 1:4:6, 1:4:7, 또는 1:4:8의 원자수비의 In-Ga-Zn 산화물을 사용해도 좋다.
또는, 산화물 반도체막(313a) 및 산화물 반도체막(313c)은 상이한 조성이라도 좋다. 예를 들면, 산화물 반도체막(313a)으로서 In:Ga:Zn=1:3:2의 원자수비의 In-Ga-Zn 산화물을 사용하고, 산화물 반도체막(313c)으로서 In:Ga:Zn=1:3:4 또는 1:4:5의 원자수비의 In-Ga-Zn 산화물을 사용해도 좋다.
산화물 반도체막(313a) 및 산화물 반도체막(313c)의 두께는, 3nm 이상 100nm 이하, 또는 3nm 이상 50nm 이하로 한다. 산화물 반도체막(313b)의 두께는, 3nm 이상 200nm 이하, 또는 3nm 이상 100nm 이하, 또는 3nm 이상 50nm 이하로 한다. 또한, 산화물 반도체막(313a) 및 산화물 반도체막(313c)은 각각 산화물 반도체막(313b)보다 두께를 얇게 함으로써, 트랜지스터의 임계값 전압의 변동량을 저감시키는 것이 가능하다.
산화물 반도체막(313a), 산화물 반도체막(313b) 및 산화물 반도체막(313c) 각각의 계면은, STEM(Scanning Transmission Electron Microscopy)을 사용하여 관찰할 수 있는 경우가 있다.
산화물 반도체막(313b)과 비교하여 산소 결손이 발생하기 어려운 산화물 반도체막(313a) 및 산화물 반도체막(313c)을 각각 산화물 반도체막(313b)의 상면 및 하면에 접하여 설치함으로써, 산화물 반도체막(313b)에 있어서의 산소 결손을 저감시킬 수 있다. 또한, 산화물 반도체막(313b)은, 산화물 반도체막(313b)을 구성하는 금속 원소의 1 이상을 갖는 산화물 반도체막(313a) 및 산화물 반도체막(313c)과 접하기 때문에, 산화물 반도체막(313a)과 산화물 반도체막(313b)의 계면, 산화물 반도체막(313b)과 산화물 반도체막(313c)의 계면에 있어서의 계면 준위 밀도가 매우 낮다. 이로 인해, 산화물 반도체막(313b)에 함유되는 산소 결손을 저감시키는 것이 가능하다.
또한, 산화물 반도체막(313a)을 설치함으로써, 트랜지스터의 임계값 전압 등의 전기 특성의 불균일을 저감시킬 수 있다.
또한, 산화물 반도체막(313b)을 구성하는 금속 원소를 1종 이상 함유하는 산화물 반도체막(313c)이 산화물 반도체막(313b)에 접하여 설치되기 때문에, 산화물 반도체막(313b)과 산화물 반도체막(313c)의 계면에서는 캐리어의 산란이 일어나기 어려워, 트랜지스터의 전계 효과 이동도를 높게 할 수 있다.
또한, 산화물 반도체막(313a) 및 산화물 반도체막(313c)은, 절연막(311) 및 절연막(317)의 구성 원소가 산화물 반도체막(313b)에 혼입되고, 불순물에 의한 준위가 형성되는 것을 억제하기 위한 배리어막으로서도 기능한다.
이상의 점에서, 본 실시형태에 나타내는 트랜지스터는, 임계값 전압 등의 전기 특성의 불균일이 저감된 트랜지스터이다. 이와 같이 임계값 전압의 불균일이 저감된 트랜지스터를 사용하여 상기의 실시형태에 나타내는 표시 장치를 구성함으로써, 보다 용이하고 또한 효과적으로 임계값 전압의 불균일을 보정할 수 있다.
도 58과 상이한 구조의 트랜지스터를 도 59에 도시한다.
도 59의 (A) 내지 도 59의 (C)에, 표시 장치가 갖는 트랜지스터(300E)의 상면도 및 단면도를 도시한다. 도 59의 (A)는 트랜지스터(300E)의 상면도이며, 도 59의 (B)는, 도 59의 (A)의 일점 쇄선 Y1-Y2 사이의 단면도이며, 도 59의 (C)는, 도 59의 (A)의 일점 쇄선 X1-X2 사이의 단면도이다. 또한, 도 59의 (A)에서는, 명료화를 위해, 기판(301), 절연막(311), 절연막(317), 절연막(320) 등을 생략하고 있다. 또한, 도 59의 (B)는, 트랜지스터(300E)의 채널 폭 방향의 단면도이다. 또한, 도 59의 (C)는, 트랜지스터(300E)의 채널 길이 방향의 단면도이다.
도 59에 도시하는 트랜지스터(300E)와 같이, 산화물 반도체막(312)이, 절연막(311)과 접하는 산화물 반도체막(313b)과, 산화물 반도체막(313b) 및 절연막(317)과 접하는 산화물 반도체막(313c)의 적층 구조라도 좋다.
<밴드 구조>
여기에서, 도 58 및 도 59에 도시하는 트랜지스터의 밴드 구조에 관해서 설명한다. 또한, 도 60의 (A)는, 도 58에 도시하는 트랜지스터(300D)의 밴드 구조이며, 이해를 용이하게 하기 위해서, 절연막(311), 산화물 반도체막(313a), 산화물 반도체막(313b), 산화물 반도체막(313c) 및 절연막(317)의 전도대 하단의 에너지(Ec)를 도시한다. 또한, 도 60의 (B)는, 도 59에 도시하는 트랜지스터(300E)의 밴드 구조이며, 이해를 쉽게 하기 위해, 절연막(311), 산화물 반도체막(313b), 산화물 반도체막(313c) 및 절연막(317)의 전도대 하단의 에너지(Ec)를 도시한다.
도 60의 (A)에 도시하는 바와 같이, 산화물 반도체막(313a), 산화물 반도체막(313b) 및 산화물 반도체막(313c)에 있어서, 전도대 하단의 에너지가 연속적으로 변화된다. 이것은, 산화물 반도체막(313a), 산화물 반도체막(313b) 및 산화물 반도체막(313c)을 구성하는 원소가 공통됨으로써, 산소가 서로 확산되기 쉬운 점에서도 이해된다. 따라서, 산화물 반도체막(313a), 산화물 반도체막(313b) 및 산화물 반도체막(313c)은 조성이 상이한 막의 적층체이기는 하지만, 물성적으로 연속이라고도 할 수도 있다.
주성분을 공통하여 적층된 산화물 반도체막은, 각 층을 단순히 적층하는 것이 아니라 연속 접합(여기에서는 특히 전도대 하단의 에너지가 각 층 사이에서 연속적으로 변화되는 U자형의 우물(U Shape Well) 구조)이 형성되도록 제작한다. 즉, 각 층의 계면에 산화물 반도체에 있어서 트랩 중심이나 재결합 중심과 같은 결함 준위, 또는 캐리어의 흐름을 저해하는 불순물이 존재하지 않도록 적층 구조를 형성한다. 가령, 적층된 산화물 반도체막의 층간에 불순물이 혼재하고 있으면, 에너지 밴드의 연속성이 소실되어, 계면에 캐리어가 트랩 또는 재결합에 의해 소멸되어 버린다.
또한, 도 60의 (A)에서는, 산화물 반도체막(313a)과 산화물 반도체막(313c)의 Ec가 같은 경우에 관해서 도시하였지만, 각각이 상이해도 좋다.
도 60의 (A)로부터, 산화물 반도체막(313b)이 웰(우물)이 되고, 트랜지스터(300D)에 있어서, 채널이 산화물 반도체막(313b)에 형성되는 것을 알 수 있다. 또한, 산화물 반도체막(313a), 산화물 반도체막(313b) 및 산화물 반도체막(313c)은 전도대 하단의 에너지가 연속적으로 변화되기 때문에, U자형의 우물 구조의 채널을 매립하여 채널이라고 할 수도 있다.
또한, 도 60의 (B)에 도시하는 바와 같이, 산화물 반도체막(313b) 및 산화물 반도체막(313c)에 있어서, 전도대 하단의 에너지가 연속적으로 변화되어도 좋다.
도 60의 (B)로부터, 산화물 반도체막(313b)이 웰(우물)이 되고, 트랜지스터(300E)에 있어서, 채널이 산화물 반도체막(313b)에 형성되는 것을 알 수 있다.
도 58에 도시하는 트랜지스터(300D)는, 산화물 반도체막(313b)을 구성하는 금속 원소를 1종 이상 함유하고 있는 산화물 반도체막(313a) 및 산화물 반도체막(313c)을 가지고 있기 때문에, 산화물 반도체막(313a)과 산화물 반도체막(313b)의 계면, 및 산화물 반도체막(313c)과 산화물 반도체막(313b)의 계면에 계면 준위를 형성하기 어려워진다. 따라서, 산화물 반도체막(313a) 및 산화물 반도체막(313c)을 설치함으로써, 트랜지스터의 임계값 전압 등의 전기 특성의 불균일이나 변동을 저감시킬 수 있다.
도 59에 도시하는 트랜지스터(300E)는, 산화물 반도체막(313b)을 구성하는 금속 원소를 1종 이상 함유하고 있는 산화물 반도체막(313c)을 가지고 있기 때문에, 산화물 반도체막(313c)과 산화물 반도체막(313b)의 계면에 계면 준위를 형성하기 어려워진다. 따라서, 산화물 반도체막(313c)을 설치함으로써, 트랜지스터의 임계값 전압 등의 전기 특성의 불균일이나 변동을 저감시킬 수 있다. 이와 같이 임계값 전압의 불균일이 저감된 트랜지스터를 사용하여 상기의 실시형태에 나타내는 표시 장치를 구성함으로써, 보다 용이하고 또한 효과적으로 임계값 전압의 불균일을 보정할 수 있다.
<트랜지스터의 구성예 4>
다음에, 표시 장치에 포함되는 트랜지스터의 다른 구성에 관해서, 도 61을 사용하여 설명한다.
도 61의 (A) 내지 도 61의 (C)에, 표시 장치가 갖는 트랜지스터(300F)의 상면도 및 단면도를 도시한다. 도 61의 (A)는 트랜지스터(300F)의 상면도이며, 도 61의 (B)는, 도 61의 (A)의 일점 쇄선 Y3-Y4 사이의 단면도이며, 도 61의 (C)는, 도 61의 (A)의 일점 쇄선 X3-X4 사이의 단면도이다.
도 61에 도시하는 트랜지스터(300F)는, 기판(321) 위에 형성된 절연막(322) 위의 산화물 반도체막(323)과, 산화물 반도체막(323)에 접하는 절연막(324)과, 절연막(324)의 개구부(330a)의 일부에 있어서 산화물 반도체막(323)과 접하는 도전막(325)과, 절연막(324)의 개구부(330b)의 일부에 있어서 산화물 반도체막(323)과 접하는 도전막(326)과, 절연막(324)을 개재하여 산화물 반도체막(323)과 중첩되는 도전막(327)을 가진다. 또한, 트랜지스터(300F) 위에 절연막(328) 및 절연막(329)이 설치되어도 좋다.
산화물 반도체막(323)에 있어서, 도전막(325), 도전막(326) 및 도전막(327)과 중첩되지 않는 영역에는, 산소 결손을 형성하는 원소를 가진다. 이하, 산소 결손을 형성하는 원소를, 불순물 원소로서 설명한다. 불순물 원소의 대표예로서는, 수소, 붕소, 탄소, 질소, 불소, 알루미늄, 실리콘, 인, 염소, 희가스 원소 등이 있다. 희가스 원소의 대표예로서는, 헬륨, 네온, 아르곤, 크립톤 및 크세논이 있다.
불순물 원소가 산화물 반도체막에 첨가되면, 산화물 반도체막 중의 금속 원소 및 산소의 결합이 절단되어, 산소 결손이 형성된다. 또는, 불순물 원소가 산화물 반도체막에 첨가되면, 산화물 반도체막 중의 금속 원소와 결합하고 있던 산소가 불순물 원소와 결합하고, 금속 원소로부터 산소가 탈리되어, 산소 결손이 형성된다. 이러한 결과, 산화물 반도체막에 있어서 캐리어 밀도가 증가하여, 도전성이 높아진다.
여기에서, 산화물 반도체막(323)의 부분 확대도를 도 61의 (D)에 도시한다. 도 61의 (D)에 도시하는 바와 같이, 산화물 반도체막(323)은, 도전막(325) 및 도전막(326)과 접하는 영역(323a)과, 절연막(328)과 접하는 영역(323b)과, 절연막(324)과 중첩되는 영역(323c) 및 영역(323d)을 가진다.
영역(323a)은, 도 56에 도시한 영역(312a)과 같이, 도전성이 높고, 소스 영역 및 드레인 영역으로서 기능한다.
영역(323b) 및 영역(323c)은, 저저항 영역으로서 기능한다. 영역(323b) 및 영역(323c)에는 불순물 원소가 함유된다. 또한, 영역(323b) 쪽이 영역(323c)보다 불순물 원소 농도가 높다. 또한, 도전막(327)의 측면이 테이퍼 형상을 갖는 경우, 영역(323c)의 일부가, 도전막(327)과 중첩되어도 좋다.
불순물 원소가 희가스 원소이며, 산화물 반도체막(323)이 스퍼터링법으로 형성되는 경우, 영역(323a) 내지 영역(323d)은 각각 희가스 원소를 함유하고, 또한 영역(323a) 및 영역(323d)과 비교하여, 영역(323b) 및 영역(323c) 쪽이 희가스 원소의 농도가 높다. 이것은, 산화물 반도체막(323)이 스퍼터링법으로 형성되는 경우, 스퍼터링 가스로서 희가스를 사용하기 때문에, 산화물 반도체막(323)에 희가스가 함유되는 것, 및 영역(323b) 및 영역(323c)에 있어서, 산소 결손을 형성하기 위해서, 의도적으로 희가스가 첨가되는 것이 원인이다. 또한, 영역(323b) 및 영역(323c)에 있어서, 영역(323a) 및 영역(323d)과 상이한 희가스 원소가 첨가되어 있어도 좋다.
불순물 원소가, 붕소, 탄소, 질소, 불소, 알루미늄, 실리콘, 인, 또는, 염소인 경우, 영역(323b) 및 영역(323c)에만 불순물 원소를 가진다. 이로 인해, 영역(323a) 및 영역(323d)과 비교하여, 영역(323b) 및 영역(323c) 쪽이 불순물 원소의 농도가 높다. 또한, 영역(323b) 및 영역(323c)에 있어서, SIMS에 의해 얻어지는 불순물 원소의 농도는, 1×1018atoms/㎤ 이상 1×1022atoms/㎤ 이하, 또는 1×1019atoms/㎤ 이상 1×1021atoms/㎤ 이하, 또는 5×1019atoms/㎤ 이상 5×1020atoms/㎤ 이하로 할 수 있다.
불순물 원소가, 수소인 경우, 영역(323a) 및 영역(323d)과 비교하여, 영역(323b) 및 영역(323c) 쪽이 수소의 농도가 높다. 또한, 영역(323b) 및 영역(323c)에 있어서, SIMS에 의해 얻어지는 수소의 농도는, 8×1019atoms/㎤ 이상, 또는 1×1020atoms/㎤ 이상, 또는 5×1020atoms/㎤ 이상으로 할 수 있다.
영역(323b) 및 영역(323c)은 불순물 원소를 갖기 때문에, 산소 결손이 증가하고, 캐리어 밀도가 증가한다. 이 결과, 영역(323b) 및 영역(323c)은, 도전성이 높아져, 저저항 영역으로서 기능한다. 이와 같이 저저항 영역을 설치함으로써, 채널과 소스 영역 및 드레인 영역 사이의 저항을 저감시키는 것이 가능하고, 트랜지스터(300F)는, 온 전류가 크고, 전계 효과 이동도가 높다. 이로 인해, 트랜지스터(300F)는, 예를 들면 상기의 실시형태에 나타내는 구동용 트랜지스터(트랜지스터(31) 등)에 적합하게 사용할 수 있다.
또한, 불순물 원소가, 수소, 붕소, 탄소, 질소, 불소, 알루미늄, 실리콘, 인, 또는 염소의 1 이상과, 희가스의 1 이상의 경우라도 좋다. 이 경우, 영역(323b) 및 영역(323c)에 있어서, 희가스에 의해 형성된 산소 결손과, 또한 상기영역에 첨가된 수소, 붕소, 탄소, 질소, 불소, 알루미늄, 실리콘, 인, 또는 염소의 1 이상의 상호 작용에 의해, 영역(323b) 및 영역(323c)은, 도전성이 더욱 높아지는 경우가 있다.
영역(323d)은, 채널로서 기능한다.
절연막(324)에 있어서, 산화물 반도체막(323) 및 도전막(327)과 중첩되는 영역은, 게이트 절연막으로서 기능한다. 또한, 절연막(324)에 있어서, 산화물 반도체막(323)과 도전막(325) 및 도전막(326)이 중첩되는 영역은, 층간 절연막으로서 기능한다.
도전막(325) 및 도전막(326)은, 소스 전극 및 드레인 전극으로서 기능한다. 또한, 도전막(327)은, 게이트 전극으로서 기능한다.
본 실시형태에 나타내는 트랜지스터(300F)는, 그 제작 공정에 있어서, 게이트 전극으로서 기능하는 도전막(327)과, 소스 전극 및 드레인 전극으로서 기능하는 도전막(325) 및 도전막(326)이 동시에 형성된다. 이로 인해, 트랜지스터(300F)에 있어서, 도전막(327)과, 도전막(325) 및 도전막(326)이 중첩되지 않고, 도전막(327)과, 도전막(325) 및 도전막(326) 사이의 기생 용량을 저감시키는 것이 가능하다. 이 결과, 기판(321)으로서 대면적 기판을 사용한 경우, 도전막(325), 도전막(326) 및 도전막(327)에 있어서의 신호 지연을 저감시키는 것이 가능하다.
또한, 트랜지스터(300F)에 있어서, 도전막(325), 도전막(326) 및 도전막(327)을 마스크로 하여, 불순물 원소가 산화물 반도체막(323)에 첨가된다. 즉, 셀프 얼라인으로 저저항 영역을 형성할 수 있다.
기판(321)으로서는, 도 54에 도시하는 기판(301)을 적절히 사용할 수 있다.
절연막(322)으로서는, 도 54에 도시하는 절연막(311)을 적절히 사용할 수 있다.
산화물 반도체막(323)은, 도 54에 도시하는 산화물 반도체막(303) 및 산화물 반도체막(312)을 적절히 사용할 수 있다.
절연막(324)은, 도 54에 도시하는 절연막(306) 및 절연막(317)을 적절히 사용할 수 있다.
도전막(325), 도전막(326) 및 도전막(327)은 동시에 형성되기 때문에, 동일한 재료 및 동일한 적층 구조를 가진다.
도전막(325), 도전막(326) 및 도전막(327)은, 도 54에 도시하는, 도전막(314), 도전막(316) 및 도전막(318), 및 도전막(304), 도전막(305), 도전막(302) 및 도전막(307)을 적절히 사용할 수 있다.
절연막(328)은, 산화물 절연막 또는 질화물 절연막을 단층 또는 적층하여 형성할 수 있다. 또한, 산화물 반도체막(323)과의 계면 특성을 향상시키기 위해서, 절연막(328)에 있어서 적어도 산화물 반도체막(323)과 접하는 영역은 산화물 절연막으로 형성하는 것이 바람직하다. 또한, 절연막(328)으로서 가열에 의해 산소를 방출하는 산화물 절연막을 사용함으로써, 가열 처리에 의해 절연막(328)에 함유되는 산소를, 산화물 반도체막(323)으로 이동시키는 것이 가능하다.
절연막(328)으로서, 예를 들면 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄, 산화하프늄, 산화갈륨 또는 Ga-Zn 산화물 등을 사용하면 좋으며, 단층 또는 적층하여 설치할 수 있다.
절연막(329)은, 외부로부터의 수소, 물 등의 배리어막으로서 기능하는 막인 것이 바람직하다. 절연막(329)으로서, 예를 들면 질화실리콘, 질화산화실리콘, 산화알루미늄 등을 사용하면 좋으며, 단층 또는 적층하여 설치할 수 있다.
절연막(328) 및 절연막(329)의 두께는 각각, 30nm 이상 500nm 이하, 또는 100nm 이상 400nm 이하로 할 수 있다.
또한, 도 54에 도시하는 트랜지스터(300B)와 같이, 트랜지스터(300F)는, 절연막(322) 아래에, 산화물 반도체막(323)과 중첩되도록 도전막을 설치하여, 듀얼 게이트 구조로 할 수 있다.
<트랜지스터의 구성예 5>
다음에, 표시 장치에 포함되는 트랜지스터의 다른 구성에 관해서, 도 62 및 도 63을 사용하여 설명한다.
도 62의 (A) 내지 도 62의 (C)에, 표시 장치가 갖는 트랜지스터(300G)의 상면도 및 단면도를 도시한다. 도 62의 (A)는 트랜지스터(300G)의 상면도이며, 도 62의 (B)는, 도 62 (A)의 일점 쇄선 Y3-Y4 사이의 단면도이며, 도 62의 (C)는, 도 62의 (A)의 일점 쇄선 X3-X4 사이의 단면도이다.
도 62에 도시하는 트랜지스터(300G)는, 기판(331) 위에 형성된 절연막(332) 위의 산화물 반도체막(333)과, 산화물 반도체막(333)과 접하는 절연막(334)과, 절연막(334)을 개재하여 산화물 반도체막(333)과 중첩되는 도전막(337)과, 산화물 반도체막(333)에 접하는 절연막(339)과, 절연막(339) 위에 형성된 절연막(338)과, 절연막(338) 및 절연막(339)의 개구부(340a)에 있어서 산화물 반도체막(333)과 접하는 도전막(335)과, 절연막(338) 및 절연막(339)의 개구부(340b)에 있어서 산화물 반도체막(333)과 접하는 도전막(336)을 가진다.
트랜지스터(300G)에 있어서, 도전막(337)은 게이트 전극으로서 기능한다. 또한, 도전막(335) 및 도전막(336)은, 소스 전극 및 드레인 전극으로서 기능한다.
산화물 반도체막(333)에 있어서, 도전막(335), 도전막(336) 및 도전막(337)과 중첩되지 않는 영역에는, 산소 결손을 형성하는 원소를 가진다. 이하, 산소 결손을 형성하는 원소를, 불순물 원소로서 설명한다. 불순물 원소의 대표예로서는, 수소, 붕소, 탄소, 질소, 불소, 알루미늄, 실리콘, 인, 염소, 희가스 원소 등이 있다. 희가스 원소의 대표예로서는, 헬륨, 네온, 아르곤, 크립톤 및 크세논이 있다.
불순물 원소가 산화물 반도체막에 첨가되면, 산화물 반도체막 중의 금속 원소 및 산소의 결합이 절단되어, 산소 결손이 형성된다. 또는, 불순물 원소가 산화물 반도체막에 첨가되면, 산화물 반도체막 중의 금속 원소와 결합하고 있던 산소가 불순물 원소와 결합하여, 금속 원소로부터 산소가 탈리되어, 산소 결손이 형성된다. 이러한 결과, 산화물 반도체막에 있어서 캐리어 밀도가 증가하여, 도전성이 높아진다.
여기에서, 산화물 반도체막(333)의 부분 확대도를 도 63의 (A)에 도시한다. 도 63의 (A)에 도시하는 바와 같이, 산화물 반도체막(333)은, 도전막(335), 도전막(336) 또는 절연막(338)과 접하는 영역(333b)과, 절연막(334)과 접하는 영역(333d)을 가진다. 또한, 도전막(337)의 측면이 테이퍼 형상을 갖는 경우, 도전막(337)의 테이퍼부와 중첩되는 영역(333c)을 가져도 좋다.
영역(333b)은, 저저항 영역으로서 기능한다. 영역(333b)에는 불순물 원소로서 적어도 희가스 및 수소가 함유된다. 또한, 도전막(337)의 측면이 테이퍼 형상을 갖는 경우, 불순물 원소는 도전막(337)의 테이퍼부를 통과하여 영역(333c)에 첨가되기 때문에, 영역(333c)은, 영역(333b)과 비교하여 불순물 원소의 일례인 희가스 원소의 농도가 낮지만, 불순물 원소가 함유된다. 영역(333c)을 가짐으로써, 트랜지스터의 소스-드레인 내압을 높일 수 있다.
산화물 반도체막(333)이 스퍼터링법으로 형성되는 경우, 영역(333b) 내지 영역(333d)은 각각 희가스 원소를 함유하고, 또한 영역(333d)과 비교하여, 영역(333b) 및 영역(333c) 쪽이 희가스 원소의 농도가 높다. 이것은, 산화물 반도체막(333)이 스퍼터링법으로 형성되는 경우, 스퍼터링 가스로서 희가스를 사용하기 때문에, 산화물 반도체막(333)에 희가스가 함유되는 것, 및 영역(333b) 및 영역(333c)에 있어서, 산소 결손을 형성하기 위해서, 의도적으로 희가스가 첨가되는 것이 원인이다. 또한, 영역(333b) 및 영역(333c)에 있어서, 영역(333d)과 상이한 희가스 원소가 첨가되어 있어도 좋다.
또한, 영역(333b)은 절연막(338)과 접하기 때문에, 영역(333d)과 비교하여, 영역(333b) 쪽이 수소의 농도가 높다. 또한, 영역(333b)으로부터 영역(333c)으로 수소가 확산되는 경우, 영역(333c)은, 영역(333d)과 비교하여 수소 농도가 높다. 단, 영역(333c)보다 영역(333b) 쪽이, 수소 농도가 높다.
영역(333b) 및 영역(333c)에 있어서, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의해 얻어지는 수소의 농도는, 8×1019atoms/㎤ 이상, 또는 1×1020atoms/㎤ 이상, 또는 5×1020atoms/㎤ 이상으로 할 수 있다. 또한, 영역(333d)의 2차 이온 질량 분석법에 의해 얻어지는 수소 농도는, 5×1019atoms/㎤ 이하, 또는 1×1019atoms/㎤ 이하, 또는 5×1018atoms/㎤ 이하, 또는 1×1018atoms/㎤ 이하, 또는 5×1017atoms/㎤ 이하, 또는 1×1016atoms/㎤ 이하로 할 수 있다.
또한, 불순물 원소로서, 붕소, 탄소, 질소, 불소, 알루미늄, 실리콘, 인, 또는 염소가 산화물 반도체막(333)에 첨가되는 경우, 영역(333b) 및 영역(333c)에만 불순물 원소를 가진다. 이로 인해, 영역(333d)과 비교하여, 영역(333b) 및 영역(333c) 쪽이 불순물 원소의 농도가 높다. 또한, 영역(333b) 및 영역(333c)에 있어서, 2차 이온 질량 분석법에 의해 얻어지는 불순물 원소의 농도는, 1×1018atoms/㎤ 이상 1×1022atoms/㎤ 이하, 또는 1×1019atoms/㎤ 이상 1×1021atoms/㎤ 이하, 또는 5×1019atoms/㎤ 이상 5×1020atoms/㎤ 이하로 할 수 있다.
영역(333d)과 비교하여, 영역(333b) 및 영역(333c)은, 수소 농도가 높고, 또한 희가스 원소의 첨가에 의한 산소 결손량이 많다. 이로 인해, 도전성이 높아져, 저저항 영역으로서 기능한다. 대표적으로는, 영역(333b) 및 영역(333c)의 저항율로서, 1×10-3Ωcm 이상 1×104Ω㎝ 미만, 또는 1×10-3Ω㎝ 이상 1×10-1Ω㎝ 미만으로 할 수 있다.
또한, 영역(333b) 및 영역(333c)에 있어서, 수소의 양은 산소 결손의 양과 동일 또는 적으면, 수소가 산소 결손에 포획되기 쉬워, 채널인 영역(333d)으로 확산되기 어렵다. 이 결과, 노멀리 오프 특성의 트랜지스터를 제작할 수 있다.
영역(333d)은, 채널로서 기능한다.
또한, 도전막(337)을 마스크로 하여 산화물 반도체막(333)에 불순물 원소를 첨가한 후, 도전막(337) 각각의 상면 형상에 있어서의 면적을 축소시켜도 좋다. 이것은, 도전막(337)의 형성 공정에 있어서, 도전막(337) 위의 마스크에 대해 슬리밍 처리를 행하여, 보다 미세한 구조의 마스크로 한다. 다음에, 상기 마스크를 사용하여 도전막(337) 및 절연막(334)을 에칭함으로써, 도 63의 (B)에 도시하는 도전막(337a) 및 절연막(334a)을 형성할 수 있다. 슬리밍 처리로서는, 예를 들면, 산소 라디칼 등을 사용하는 애싱 처리를 적용할 수 있다.
이 결과, 산화물 반도체막(333)에 있어서, 영역(333c) 및 채널인 영역(333d) 사이에, 오프셋 영역(333e)이 형성된다. 또한, 채널 길이 방향에 있어서의 오프셋 영역(333e)의 길이는, 0.1㎛ 미만으로 함으로써, 트랜지스터의 온 전류의 저하를 저감시키는 것이 가능하다.
도 62에 도시하는 기판(331)으로서는, 도 54에 도시하는 기판(301)을 적절히 사용할 수 있다.
도 62에 도시하는 절연막(332)으로서는, 도 54에 도시하는 절연막(311)을 적절히 사용할 수 있다.
도 62에 도시하는 산화물 반도체막(333)은, 도 54에 도시하는 산화물 반도체막(303) 및 산화물 반도체막(312)을 적절히 사용할 수 있다.
도 62에 도시하는 절연막(334)은, 도 54에 도시하는 절연막(306) 및 절연막(317)을 적절히 사용할 수 있다.
도 62에 도시하는 도전막(335), 도전막(336) 및 도전막(337)은, 도 54에 도시하는, 도전막(314), 도전막(316) 및 도전막(318), 및 도전막(304), 도전막(305), 도전막(302) 및 도전막(307)을 적절히 사용할 수 있다.
도전막(337) 및 절연막(338)의 두께는 각각, 30nm 이상 500nm 이하, 또는 100nm 이상 400nm 이하로 할 수 있다.
트랜지스터(300G)는, 도전막(337)과, 도전막(335) 및 도전막(336)이 중첩되지 않고, 도전막(337)과, 도전막(335) 및 도전막(336) 사이의 기생 용량을 저감시키는 것이 가능하다. 이 결과, 기판(331)으로서 대면적 기판을 사용한 경우, 도전막(335), 도전막(336) 및 도전막(337)에 있어서의 신호 지연을 저감시키는 것이 가능하다.
또한, 트랜지스터(300G)에 있어서, 도전막(337)을 마스크로 하여, 불순물 원소가 산화물 반도체막(333)에 첨가된다. 즉, 셀프 얼라인으로 저저항 영역을 형성할 수 있다.
또한, 도 54에 도시하는 트랜지스터(300B)와 같이, 트랜지스터(300G)는, 절연막(332) 아래에, 산화물 반도체막(333)과 중첩되도록 도전막을 설치하여, 듀얼 게이트 구조로 할 수 있다.
이상, 본 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
<트랜지스터의 구성예 6>
다음에, 표시 장치에 포함되는 트랜지스터의 다른 구성에 관해서, 설명한다.
도 70의 (A) 및 도 70의 (B)는, 본 발명의 일 형태의 트랜지스터의 상면도 및 단면도이다. 도 70의 (A)는 상면도이며, 도 70의 (B)는, 도 70의 (A)에 도시하는 일점 쇄선 J1-J2, 및 일점 쇄선 J3-J4에 대응하는 단면도이다. 또한, 도 70의 (A)의 상면도에서는, 도면의 명료화를 위해 일부의 요소를 생략하여 도시하고 있다.
도 70의 (A) 및 도 70의 (B)에 도시하는 트랜지스터는, 기판(700) 위의 도전막(704)과, 도전막(704) 위의 절연막(712)과, 절연막(712) 위의 반도체막(706a)과, 반도체막(706a) 위의 반도체막(706b)과, 반도체막(706b) 위의 반도체막(706c)과, 반도체막(706a), 반도체막(706b) 및 반도체막(706c)과 접하고, 간격을 두고 배치된 도전막(716a) 및 도전막(716b)과, 반도체막(706c) 위, 도전막(716a) 위 및 도전막(716b) 위의 절연막(718)을 가진다. 또한, 도전막(704)은, 절연막(712)을 개재하여 반도체막(706b)의 하면과 면한다. 또한, 절연막(712)이 볼록부를 가져도 상관없다. 또한, 기판(700)과 도전막(704) 사이에 절연막을 가져도 상관없다. 상기 절연막은, 후술하는 절연막(712)이나 절연막(718)에 관한 기재를 참조한다. 또한, 반도체막(706a)을 갖지 않아도 상관없다. 또한, 절연막(718)을 갖지 않아도 상관없다.
또한, 반도체막(706b)은, 트랜지스터의 채널 형성 영역으로서의 기능을 가진다. 또한, 도전막(704)은, 트랜지스터의 제 1 게이트 전극(프론트 게이트 전극이라고도 한다.)으로서의 기능을 가진다. 또한, 도전막(716a) 및 도전막(716b)은, 트랜지스터의 소스 전극 및 드레인 전극으로서의 기능을 가진다.
또한, 절연막(712) 및 절연막(718)은 과잉 산소를 함유하는 절연체이면 바람직하다.
기판(700)으로서는, 예를 들면, 절연체 기판, 반도체 기판 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는, 예를 들면, 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코늄 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한, 반도체 기판으로서는, 예를 들면, 실리콘, 게르마늄 등의 단체 반도체 기판, 또는 탄화실리콘, 실리콘게르마늄, 비화갈륨, 인화인듐, 산화아연, 산화갈륨을 재료로 한 화합물 반도체 기판 등이 있다. 또한, 상기한 반도체 기판 내부에 절연체 영역을 갖는 반도체 기판, 예를 들면 SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는, 금속의 질화물을 갖는 기판, 금속의 산화물을 갖는 기판 등이 있다. 또는, 절연체 기판에 도전체 또는 반도체가 설치된 기판, 반도체 기판에 도전체 또는 절연체가 설치된 기판, 도전체 기판에 반도체 또는 절연체가 설치된 기판 등이 있다. 또는, 이들 기판에 소자가 설치된 것을 사용해도 좋다. 기판에 설치되는 소자로서는, 용량 소자, 저항 소자, 스위치 소자, 발광 소자, 기억 소자 등이 있다.
또한, 기판(700)으로서, 가요성 기판을 사용해도 좋다. 또한, 가요성 기판 위에 트랜지스터를 설치하는 방법으로서는, 비가요성의 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하여, 가요성 기판인 기판(700)으로 전치하는 방법도 있다. 그 경우에는, 비가요성 기판과 트랜지스터 사이에 박리층을 설치하면 좋다. 또한, 기판(700)으로서, 섬유를 짠 시트, 필름 또는 박 등을 사용해도 좋다. 또한, 기판(700)이 신축성을 가져도 좋다. 또한, 기판(700)은, 절곡이나 인장을 멈췄을 때에, 원래의 형상으로 되돌아가는 성질을 가져도 좋다. 또는, 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기판(700)의 두께는, 예를 들면, 5㎛ 이상 또한 700㎛ 이하, 바람직하게는 10㎛ 이상 또한 500㎛ 이하, 더욱 바람직하게는 15㎛ 이상 또한 300㎛ 이하로 한다. 기판(700)을 얇게 하면, 반도체 장치를 경량화할 수 있다. 또한, 기판(700)을 얇게 함으로써, 글래스 등을 사용한 경우에도 신축성을 갖는 경우나, 절곡이나 인장을 멈췄을 때에, 원래의 형상으로 되돌아가는 성질을 갖는 경우가 있다. 이로 인해, 낙하 등에 의해 기판(700) 위의 반도체 장치에 가해지는 충격 등을 완화할 수 있다. 즉, 튼튼한 반도체 장치를 제공할 수 있다.
가요성 기판인 기판(700)으로서는, 예를 들면, 금속, 합금, 수지 또는 유리, 또는 이들의 섬유 등을 사용할 수 있다. 가요성 기판인 기판(700)은, 선팽창율이 낮을수록 환경에 의한 변형이 억제되어 바람직하다. 가요성 기판인 기판(700)으로서는, 예를 들면, 선팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재질을 사용하면 좋다. 수지로서는, 예를 들면, 폴리에스테르, 폴리올레핀, 폴리아미드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴 등이 있다. 특히, 아라미드는, 선팽창률이 낮기 때문에, 가요성 기판인 기판(700)으로서 적합하다.
도전막(704)으로서는, 예를 들면, 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 티타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 인듐, 주석, 탄탈럼 및 텅스텐을 1종 이상 함유하는 도전체를, 단층으로, 또는 적층하여 사용하면 좋다. 예를 들면, 합금이나 화합물이라도 좋고, 알루미늄을 함유하는 도전체, 구리 및 티타늄을 함유하는 도전체, 구리 및 망가니즈를 함유하는 도전체, 인듐, 주석 및 산소를 함유하는 도전체, 티타늄 및 질소를 함유하는 도전체 등을 사용해도 좋다.
절연막(712)으로서는, 예를 들면, 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 게르마늄, 이트륨, 지르코늄, 란타늄, 네오디뮴, 하프늄 또는 탄탈럼을 함유하는 절연체를, 단층으로, 또는 적층하여 사용하면 좋다. 또한, 예를 들면, 절연막(712)으로서는, 산화알루미늄, 산화마그네슘, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란타늄, 산화네오디뮴, 산화하프늄 또는 산화탄탈럼을 사용하면 좋다.
다음에, 반도체막(706a), 반도체막(706b), 반도체막(706c) 등에 적용 가능한 반도체에 관해서 설명한다.
반도체막(706b)은, 예를 들면, 인듐을 함유하는 산화물 반도체이다. 반도체막(706b)은, 예를 들면, 인듐을 함유하면, 캐리어 이동도(전자 이동도)가 높아진다. 또한, 반도체막(706b)은, 원소 M을 함유하면 바람직하다. 원소 M은, 바람직하게는, 알루미늄, 갈륨, 이트륨 또는 주석 등으로 한다. 그 밖의 원소 M에 적용 가능한 원소로서는, 붕소, 실리콘, 티타늄, 철, 니켈, 게르마늄, 지르코늄, 몰리브덴, 란타늄, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐 등이 있다. 단, 원소 M으로서, 상기한 원소를 복수 조합해도 상관없는 경우가 있다. 원소 M은, 예를 들면, 산소와의 결합 에너지가 높은 원소이다. 예를 들면, 산소와의 결합 에너지가 인듐보다도 높은 원소이다. 또는, 원소 M은, 예를 들면, 산화물 반도체의 에너지 갭을 크게 하는 기능을 갖는 원소이다. 또한, 반도체막(706b)은, 아연을 함유하면 바람직하다. 산화물 반도체는, 아연을 함유하면 결정화되기 쉬워지는 경우가 있다.
단, 반도체막(706b)은, 인듐을 함유하는 산화물 반도체로 한정되지 않는다. 반도체막(706b)은, 예를 들면, 아연주석 산화물, 갈륨주석 산화물 등의, 인듐을 함유하지 않고, 아연을 함유하는 산화물 반도체, 갈륨을 함유하는 산화물 반도체, 주석을 함유하는 산화물 반도체 등이라도 상관없다.
반도체막(706b)은, 예를 들면, 에너지 갭이 큰 산화물을 사용한다. 반도체막(706b)의 에너지 갭은, 예를 들면, 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더욱 바람직하게는 3eV 이상 3.5eV 이하로 한다.
예를 들면, 반도체막(706a) 및 반도체막(706c)은, 반도체막(706b)을 구성하는 산소 이외의 원소 1종 이상, 또는 2종 이상으로 구성되는 산화물 반도체이다. 반도체막(706b)을 구성하는 산소 이외의 원소 1종 이상, 또는 2종 이상으로 반도체막(706a) 및 반도체막(706c)이 구성되기 때문에, 반도체막(706a)과 반도체막(706b)의 계면, 및 반도체막(706b)과 반도체막(706c)의 계면에 있어서, 계면 준위가 형성되기 어렵다.
반도체막(706a), 반도체막(706b) 및 반도체막(706c)은, 적어도 인듐을 함유하면 바람직하다. 또한, 반도체막(706a)이 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 했을 때, 바람직하게는 In이 50atomic% 미만, M이 50atomic%보다 높고, 더욱 바람직하게는 In이 25atomic% 미만, M이 75atomic%보다 높은 것으로 한다. 또한, 반도체막(706b)이 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 했을 때, 바람직하게는 In이 25atomic%보다 높고, M이 75atomic% 미만, 더욱 바람직하게는 In이 34atomic%보다 높고, M이 66atomic% 미만인 것으로 한다. 또한, 반도체막(706c)이 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 했을 때, 바람직하게는 In이 50atomic% 미만, M이 50atomic%보다 높고, 더욱 바람직하게는 In이 25atomic% 미만, M이 75atomic%보다 높게 한다. 또한, 반도체막(706c)은, 반도체막(706a)과 동종의 산화물을 사용해도 상관없다. 단, 반도체막(706a) 및 반도체막(706c)의 적어도 어느 하나가 인듐을 함유하지 않아도 상관없는 경우가 있다. 예를 들면, 반도체막(706a) 및 반도체막(706c)의 적어도 어느 하나가 산화갈륨이라도 상관없다.
반도체막(706b)은, 반도체막(706a) 및 반도체막(706c)보다도 전자 친화력이 큰 산화물을 사용한다. 예를 들면, 반도체막(706b)으로서, 반도체막(706a) 및 반도체막(706c)보다도 전자 친화력의 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더욱 바람직하게는 0.15eV 이상 0.4eV 이하 큰 산화물을 사용한다. 또한, 전자 친화력은, 진공 준위와 전도대 하단의 에너지의 차이다.
또한, 인듐갈륨 산화물은, 작은 전자 친화력과, 높은 산소 블록성을 가진다. 이로 인해, 반도체막(706a) 및 반도체막(706c)의 적어도 어느 하나가 인듐갈륨 산화물을 함유하면 바람직하다. 갈륨 원자 비율[Ga/(In+Ga)]은, 예를 들면, 70% 이상, 바람직하게는 80% 이상, 더욱 바람직하게는 90% 이상으로 한다.
또한, 반도체막(706a)의 조성은, 도 71에 도시한 굵은선의 조성 근방인 것이 바람직하다. 또한, 반도체막(706b)의 조성은, 도 71에 도시한 굵은선의 조성 근방인 것이 바람직하다. 또한, 반도체막(706c)의 조성은, 도 71에 도시한 굵은선의 조성 근방인 것이 바람직하다. 이렇게 함으로써, 트랜지스터의 채널 형성 영역을, 단결정 구조를 갖는 영역으로 할 수 있다. 또는, 트랜지스터의 채널 형성 영역, 소스 영역 및 드레인 영역을, 단결정 구조를 갖는 영역으로 할 수 있는 경우가 있다. 트랜지스터의 채널 형성 영역이 단결정 구조를 갖는 영역으로 함으로써, 트랜지스터의 주파수 특성을 높게 할 수 있는 경우가 있다.
이 때, 게이트 전압을 인가하면, 반도체막(706a), 반도체막(706b), 반도체막(706c) 중, 전자 친화력이 큰 반도체막(706b)에 채널이 형성된다.
여기에서, 반도체막(706a)과 반도체막(706b) 사이에는, 반도체막(706a)과 반도체막(706b)의 혼합 영역을 갖는 경우가 있다. 또한, 반도체막(706b)과 반도체막(706c) 사이에는, 반도체막(706b)과 반도체막(706c)의 혼합 영역을 갖는 경우가 있다. 혼합 영역은, 계면 준위 밀도가 낮아진다. 이로 인해, 반도체막(706a), 반도체막(706b) 및 반도체막(706c)의 적층체는, 각각의 계면 근방에 있어서, 에너지가 연속적으로 변화되는(연속 접합이라고도 한다.) 밴드 구조가 된다.
이 때, 전자는, 반도체막(706a) 중 및 반도체막(706c) 중이 아니라, 반도체막(706b) 중을 주로 이동한다. 상기한 바와 같이, 반도체막(706a) 및 반도체막(706b)의 계면에 있어서의 계면 준위 밀도, 반도체막(706b)과 반도체막(706c)의 계면에 있어서의 계면 준위 밀도를 낮게 함으로써, 반도체막(706b) 중에서 전자의 이동이 저해되는 경우가 적어, 트랜지스터의 온 전류를 높게 할 수 있다.
트랜지스터의 온 전류는, 전자의 이동을 저해하는 요인을 저감시킬수록, 높게 할 수 있다. 예를 들면, 전자의 이동을 저해하는 요인이 없는 경우, 효율적으로 전자가 이동할 것으로 추정된다. 전자의 이동은, 예를 들면, 채널 형성 영역의 물리적인 요철이 큰 경우에도 저해된다.
트랜지스터의 온 전류를 높게 하기 위해서는, 예를 들면, 반도체막(706b)의 상면 또는 하면(피형성면, 여기에서는 반도체막(706a))의, 1㎛×1㎛의 범위에 있어서의 자승 평균 평방근(RMS: Root Mean Square) 거칠기가 1nm 미만, 바람직하게는 0.6nm 미만, 더욱 바람직하게는 0.5nm 미만, 보다 바람직하게는 0.4nm 미만으로 하면 좋다. 또한, 1㎛×1㎛의 범위에 있어서의 평균면 거칠기(Ra라고도 한다.)가 1nm 미만, 바람직하게는 0.6nm 미만, 더욱 바람직하게는 0.5nm 미만, 보다 바람직하게는 0.4nm 미만으로 하면 좋다. 또한, 1㎛×1㎛의 범위에 있어서의 최대 고저차(P-V라고도 한다.)가 10nm 미만, 바람직하게는 9nm 미만, 더욱 바람직하게는 8nm 미만, 보다 바람직하게는 7nm 미만으로 하면 좋다. RMS 거칠기, Ra 및 P-V는, 에스아이아이·나노테크놀로지 가부시키가이샤 제조 주사형 프로브 현미경 시스템 SPA-500 등을 사용하여 측정할 수 있다.
또는, 예를 들면, 채널이 형성되는 영역 중의 결함 준위 밀도가 높은 경우에도, 전자의 이동은 저해된다.
예를 들면, 반도체막(706b)이 산소 결손(VO)을 갖는 경우, 산소 결손의 사이트에 수소가 들어감으로써 도너 준위를 형성하는 경우가 있다(이하, 산소 결손의 사이트에 수소가 들어간 상태를 VOH라고 표기하는 경우가 있다). VOH는 전자를 산란시키기 때문에, 트랜지스터의 온 전류를 저하시키는 요인이 된다. 또한, 산소 결손의 사이트는, 수소가 들어가는 것보다 산소가 들어가는 편이 안정된다. 따라서, 반도체막(706b) 중의 산소 결손을 저감시킴으로써, 트랜지스터의 온 전류를 높게 할 수 있는 경우가 있다.
반도체막(706b)의 산소 결손을 저감시키기 위해서, 예를 들면, 절연막(712)에 함유되는 과잉 산소를, 반도체막(706a)을 개재하여 반도체막(706b)까지 이동시키는 방법 등이 있다. 이 경우, 반도체막(706a)은, 산소 투과성을 갖는 층(산소를 통과 또는 투과시키는 층)인 것이 바람직하다.
상기의 3층 구조는 일례이다. 예를 들면, 반도체막(706a) 또는 반도체막(706c)이 없는 2층 구조로 해도 상관없다. 또는, 반도체막(706a) 위 또는 아래, 또는 반도체막(706c) 위 또는 아래에, 반도체막(706a), 반도체막(706b) 및 반도체막(706c)으로서 예시한 반도체막 중 어느 하나를 갖는 4층 구조로 해도 상관없다. 또는, 반도체막(706a) 위, 반도체막(706a) 아래, 반도체막(706c) 위, 반도체막(706c) 아래 중 어느 2개소 이상에, 반도체막(706a), 반도체막(706b) 및 반도체막(706c)으로서 예시한 반도체막 중 어느 하나를 갖는 n층 구조(n은 5 이상의 정수)로 해도 상관없다.
도전막(716a) 및 도전막(716b)으로서는, 예를 들면, 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 티타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 인듐, 주석, 탄탈럼 및 텅스텐을 1종 이상 함유하는 도전체를, 단층으로, 또는 적층하여 사용하면 좋다. 예를 들면, 합금이나 화합물이라도 좋고, 알루미늄을 함유하는 도전체, 구리 및 티타늄을 함유하는 도전체, 구리 및 망가니즈를 함유하는 도전체, 인듐, 주석 및 산소를 함유하는 도전체, 티타늄 및 질소를 함유하는 도전체 등을 사용해도 좋다.
절연막(718)으로서는, 예를 들면, 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 게르마늄, 이트륨, 지르코늄, 란타늄, 네오디뮴, 하프늄 또는 탄탈럼을 함유하는 절연체를, 단층으로, 또는 적층하여 사용하면 좋다. 또한, 예를 들면, 절연막(718)로서는, 산화알루미늄, 산화마그네슘, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란타늄, 산화네오디뮴, 산화하프늄 또는 산화탄탈럼을 사용하면 좋다.
또한, 절연막(718) 위에는, 표시 소자가 설치되어 있어도 좋다. 예를 들면, 화소 전극, 액정층, 공통 전극, 발광층, 유기 EL층, 양극, 음극 등이 설치되어 있어도 좋다. 표시 소자는, 예를 들면, 도전막(716a) 등과 접속되어 있다.
또한, 도 70의 (B)에 있어서, 절연막(718) 위에, 도전막(713)을 배치해도 좋다. 또한, 도전막(713) 위에 절연막(720)을 배치해도 좋다. 그 경우의 예를 도 70의 (C)에 도시한다. 또한, 도전막(713)에는, 도전막(704)과 동일한 전위나 동일한 신호가 공급되어도 좋고, 상이한 전위나 신호가 공급되어도 좋다. 예를 들면, 도전막(713)에, 일정한 전위를 공급하여, 트랜지스터의 임계값 전압을 제어해도 좋다. 즉, 도전막(713)은, 제 2 게이트 전극으로서의 기능을 가질 수 있다. 또한, 절연막(720)을 갖지 않아도 상관없다.
도전막(713)으로서는, 예를 들면, 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 티타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 인듐, 주석, 탄탈럼 및 텅스텐을 1종 이상 함유하는 도전체를, 단층으로, 또는 적층하여 사용하면 좋다. 예를 들면, 합금이나 화합물이라도 좋고, 알루미늄을 함유하는 도전체, 구리 및 티타늄을 함유하는 도전체, 구리 및 망가니즈를 함유하는 도전체, 인듐, 주석 및 산소를 함유하는 도전체, 티타늄 및 질소를 함유하는 도전체 등을 사용해도 좋다.
절연막(720)으로서는, 절연막(718)의 기재를 참조한다.
이상, 본 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 표시 장치의 화소의 단면도의 일례에 관해서 설명한다. 도 64에서는, 화소(35)가 갖는, 트랜지스터(30), 용량 소자(33), 및 발광 소자(34)의, 단면 구조를 예시하고 있다.
구체적으로, 도 64에 도시하는 표시 장치는, 기판(200) 위에 절연막(216)과, 절연막(216) 위에 트랜지스터(30)와, 용량 소자(33)를 가진다. 트랜지스터(30)는, 반도체막(204)과, 반도체막(204) 위의 절연막(215)과, 절연막(215)을 사이에 개재하여 반도체막(204)과 중첩되고, 게이트 전극으로서 기능하는 도전막(203)과, 반도체막(204)과 접하고, 절연막(217) 및 절연막(218)의 개구부에 설치된 도전막(205)과, 동일하게 반도체막(204)과 접하고, 절연막(217) 및 절연막(218)의 개구부에 설치된 도전막(206)을 가진다. 또한, 도전막(205) 및 도전막(206)은, 트랜지스터(30)의 소스 전극 및 드레인 전극으로서 기능한다.
용량 소자(33)는, 전극으로서 기능하는 반도체막(207)과, 반도체막(207) 위의 절연막(215)과, 절연막(215)을 사이에 개재하여 반도체막(207)과 중첩되고, 또한 전극으로서 기능하는 도전막(210)을 가진다.
절연막(215)으로서는, 산화알루미늄, 산화질화알루미늄, 산화마그네슘, 산화규소, 산화질화규소, 질화산화규소, 질화규소, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란타늄, 산화네오디뮴, 산화하프늄 및 산화탄탈럼을 1종 이상 함유하는 절연막을, 단층으로, 또는 적층시켜 사용하면 좋다. 또한, 본 명세서 중에 있어서, 산화 질화물은, 그 조성으로서, 질소보다도 산소의 함유량이 많은 재료를 가리키고, 질화 산화물은, 그 조성으로서, 산소보다도 질소의 함유량이 많은 재료를 가리킨다.
반도체막(204)으로서 산화물 반도체를 사용하는 경우, 절연막(216)은, 반도체막(204)에 산소를 공급시키는 것이 가능한 재료를 사용하는 것이 바람직하다. 상기 재료를 절연막(216)에 사용함으로써, 절연막(216)에 함유되는 산소를 반도체막(204)으로 이동시키는 것이 가능하여, 반도체막(204)의 산소 결손량을 저감시킬 수 있다. 절연막(216)에 함유되는 산소의 반도체막(204)으로의 이동은, 반도체막(204)을 형성한 후에, 가열 처리를 행함으로써 효율적으로 행할 수 있다.
반도체막(204), 도전막(203) 및 도전막(210) 위에는, 절연막(217)이 설치되고, 절연막(217) 위에는 절연막(218)이 설치되고, 절연막(218) 위에는, 도전막(205), 도전막(206), 도전막(209) 및 절연막(219)이 설치되어 있다. 절연막(219) 위에는 도전막(201) 및 도전막(212)이 설치되고, 도전막(201)은 절연막(219)의 개구부에 있어서, 도전막(205)과 접속되고, 도전막(212)은 절연막(219)의 개구부에 있어서, 도전막(209)과 접속되어 있다.
반도체막(204)으로서 산화물 반도체를 사용하는 경우, 절연막(217)은, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 블로킹할 수 있는 기능을 갖는 것이 바람직하다. 절연막(217)을 설치함으로써, 반도체막(204)으로부터의 산소의 외부로의 확산과, 외부로부터 반도체막(204)으로의 수소, 물 등의 침입을 방지할 수 있다. 절연막(217)으로서는, 예를 들면, 질화물 절연막을 사용할 수 있다. 상기 질화물 절연막으로서는, 질화실리콘, 질화산화실리콘, 질화알루미늄, 질화산화알루미늄 등이 있다. 또한, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 블로킹 효과를 갖는 질화물 절연막 대신, 산소, 수소, 물 등의 블로킹 효과를 갖는 산화물 절연막을 형성해도 좋다. 산소, 수소, 물 등의 블로킹 효과를 갖는 산화물 절연막으로서는, 산화알루미늄, 산화질화알루미늄, 산화갈륨, 산화질화갈륨, 산화이트륨, 산화질화이트륨, 산화하프늄, 산화질화하프늄 등이 있다.
절연막(219), 도전막(201) 및 도전막(212) 위에는, 절연막(220) 및 도전막(213)이 설치되고, 도전막(213)은 절연막(220)의 개구부에 있어서, 도전막(212)과 접속되어 있다.
절연막(220) 및 도전막(213) 위에는 절연막(225)이 설치되어 있다. 절연막(225)은, 도전막(213)과 중첩되는 위치에 개구부를 가진다. 또한, 절연막(225) 위에 있어서, 절연막(225)의 개구부와는 상이한 위치에, 절연막(226)이 설치되어 있다. 그리고, 절연막(225) 및 절연막(226) 위에는, EL층(227) 및 도전막(228)이, 순차적으로 적층하도록 설치되어 있다. 도전막(213) 및 도전막(228)이, EL층(227)을 사이에 개재하여 중첩되는 부분이, 발광 소자(34)로서 기능한다. 그리고, 도전막(213) 및 도전막(228)은, 한쪽이 애노드, 다른쪽이 캐소드로서 기능한다.
또한, 표시 장치는, 발광 소자(34)를 사이에 개재하여 기판(200)과 대치하는, 기판(230)을 가진다. 기판(230) 아래, 즉, 기판(230)의 발광 소자(34)에 가까운 측의 면 위에는, 광을 차폐하는 기능을 갖는 차폐막(231)이 설치되어 있다. 그리고, 차폐막(231)은, 발광 소자(34)와 중첩되는 영역에 개구부를 가지고 있다. 발광 소자(34)에 중첩되는 개구부에 있어서, 기판(230) 아래에는 특정한 파장 범위의 가시광을 투과하는 착색층(232)이 설치되어 있다.
또한, 절연막(226)은, 발광 소자(34)와 기판(230)의 거리를 조정하는 것이며, 경우에 따라서는 생략해도 좋다.
또한, 본 실시형태에서는, 발광 소자(34)의 광을 소자 기판과는 반대인 측에서 취출하는 톱 에미션 구조를 나타냈지만, 발광 소자(34)의 광을 소자 기판측에서 취출하는 보텀 에미션 구조, 또는, 발광 소자(34)의 광을 소자 기판측에서와, 소자 기판과는 반대인 측에서, 취출하는 듀얼 에미션 구조도 일 형태가 될 수 있다.
이상, 본 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에 있어서는, 본 발명의 일 형태의 발광 소자를 갖는 표시 장치, 및 상기 표시 장치에 입력 장치를 장착한 전자 기기에 관해서, 도 65 내지 도 67을 사용하여 설명을 행한다.
<터치 패널에 관한 설명 1>
또한, 본 실시형태에 있어서, 전자 기기의 일례로서, 표시 장치와, 입력 장치를 합한 터치 패널(500)에 관해서 설명한다. 또한, 입력 장치의 일례로서, 터치 센서를 사용하는 경우에 관해서 설명한다.
도 65의 (A) (B)는, 터치 패널(500)의 사시도이다. 또한, 도 65의 (A) (B)에 있어서, 명료화를 위해, 터치 패널(500)의 대표적인 구성 요소를 도시한다.
터치 패널(500)은, 표시 장치(501)와 터치 센서(595)를 가진다(도 65의 (B) 참조). 또한, 터치 패널(500)은, 기판(510), 기판(570), 및 기판(590)을 가진다. 또한, 기판(510), 기판(570), 및 기판(590)은 모두 가요성을 가진다. 단, 기판(510), 기판(570), 및 기판(590) 중 어느 하나 또는 모두가 가요성을 갖지 않는 구성으로 해도 좋다.
표시 장치(501)는, 기판(510) 위에 복수의 화소 및 상기 화소에 신호를 공급할 수 있는 복수의 배선(511)을 가진다. 복수의 배선(511)은, 기판(510)의 외주부로까지 이어지고, 그 일부가 단자(519)를 구성하고 있다. 단자(519)는 FPC(509)(1)와 전기적으로 접속한다.
기판(590)은, 터치 센서(595)와, 터치 센서(595)와 전기적으로 접속하는 복수의 배선(598)을 가진다. 복수의 배선(598)은, 기판(590)의 외주부로 이어지고, 그 일부는 단자를 구성한다. 그리고, 상기 단자는 FPC(509)(2)와 전기적으로 접속되어 있다. 또한, 도 65의 (B)에서는 명료화를 위해, 기판(590)의 이면측(기판(510)과 상대하는 면측)에 설치되는 터치 센서(595)의 전극이나 배선 등을 실선으로 나타내고 있다.
터치 센서(595)로서, 예를 들면 정전 용량 방식의 터치 센서를 적용할 수 있다. 정전 용량 방식으로서는, 표면형 정전 용량 방식, 투영형 정전 용량 방식 등이 있다.
투영형 정전 용량 방식으로서는, 주로 구동 방식의 차이에서 자기 용량 방식, 상호 용량 방식 등이 있다. 상호 용량 방식을 사용하면 동시 다점 검출이 가능해지기 때문에 바람직하다.
또한, 도 65의 (B)에 도시하는 터치 센서(595)는, 투영형 정전 용량 방식의 터치 센서를 적용한 구성이다.
또한, 터치 센서(595)에는, 손가락 등의 검지 대상의 근접 또는 접촉을 검지 할 수 있는, 다양한 센서를 적용할 수 있다.
투영형 정전 용량 방식의 터치 센서(595)는, 전극(591)과 전극(592)을 가진다. 전극(591)은, 복수의 배선(598) 중 어느 하나와 전기적으로 접속하고, 전극(592)은 복수의 배선(598)의 다른 어느 하나와 전기적으로 접속한다.
전극(592)은, 도 65의 (A) (B)에 도시하는 바와 같이, 일방향으로 반복 배치된 복수의 4변형이 모서리부에서 접속되어 있는 형상을 가진다.
전극(591)은 사변형이며, 전극(592)이 연신되는 방향과 교차하는 방향으로 반복 배치되어 있다.
배선(594)은, 전극(592)을 사이에 개재하는 두개의 전극(591)과 전기적으로 접속한다. 이 때, 전극(592)과 배선(594)의 교차부의 면적이 가능한 한 작아지는 형상이 바람직하다. 이것에 의해, 전극이 설치되어 있지 않은 영역의 면적을 저감시킬 수 있어, 투과율의 불균일을 저감시킬 수 있다. 그 결과, 터치 센서(595)를 투과하는 광의 휘도의 불균일을 저감시킬 수 있다.
또한, 전극(591) 및 전극(592)의 형상은 이것으로 한정되지 않으며, 여러 가지 형상을 취할 수 있다. 예를 들면, 복수의 전극(591)을 가능한 한 틈이 생기지 않도록 배치하고, 절연층을 개재하여 전극(592)을, 전극(591)과 중첩되지 않는 영역이 생기도록 이간하여 복수 설치하는 구성으로 해도 좋다. 이 때, 인접하는 2개의 전극(592) 사이에, 이들과는 전기적으로 절연된 더미 전극을 설치하면, 투과율이 상이한 영역의 면적을 저감시킬 수 있기 때문에 바람직하다.
<표시 장치에 관한 설명>
다음에, 도 66의 (A)를 사용하여, 표시 장치(501)의 상세에 관해서 설명한다. 도 66의 (A)는, 도 65의 (B)에 도시하는 일점 쇄선 X1-X2 사이의 단면도에 상당한다.
표시 장치(501)는, 매트릭스 형태로 배치된 복수의 화소를 가진다. 상기 화소는 표시 소자와, 상기 표시 소자를 구동하는 화소 회로를 가진다.
이하의 설명에 있어서는, 백색의 광을 사출하는 발광 소자를 표시 소자에 적용하는 경우에 관해서 설명하지만, 표시 소자는 이것으로 한정되지 않는다. 예를 들면, 인접하는 화소마다 사출하는 광의 색이 상이하도록, 발광색이 상이한 발광 소자를 적용해도 좋다.
기판(510) 및 기판(570)으로서는, 예를 들면, 수증기의 투과율이 10-5g/(㎡·day) 이하, 바람직하게는 10-6g/(㎡·day) 이하인 가요성을 갖는 재료를 적합하게 사용할 수 있다. 또는, 기판(510)의 열팽창율과, 기판(570)의 열팽창율이, 대략 동일한 재료를 사용하면 적합하다. 예를 들면, 선팽창률이 1×10-3/K 이하, 바람직하게는 5×10-5/K 이하, 보다 바람직하게는 1×10-5/K 이하인 재료를 적합하게 사용할 수 있다.
또한, 기판(510)은, 발광 소자로의 불순물의 확산을 방지하는 절연층(510a)과, 가요성 기판(510b)과, 절연층(510a) 및 가요성 기판(510b)을 첩합하는 접착층(510c)을 갖는 적층체이다. 또한, 기판(570)은, 발광 소자로의 불순물의 확산을 방지하는 절연층(570a)과, 가요성 기판(570b)과, 절연층(570a) 및 가요성 기판(570b)을 첩합하는 접착층(570c)을 갖는 적층체이다.
접착층(510c) 및 접착층(570c)으로서는, 예를 들면, 폴리에스테르, 폴리올레핀, 폴리아미드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트 또는 아크릴 수지, 폴리우레탄, 에폭시 수지 또는 실리콘 등의 실록산 결합을 갖는 수지를 함유하는 재료를 사용할 수 있다.
또한, 기판(510)과 기판(570) 사이에 봉지층(560)을 가진다. 봉지층(560)은, 공기보다 큰 굴절율을 가지면 바람직하다. 또한, 도 66의 (A)에 도시하는 바와 같이, 봉지층(560)측으로 광을 취출하는 경우에는, 봉지층(560)은 광학적인 접합층을 겸할 수 있다.
또한, 봉지층(560)의 외주부에 씰재를 형성해도 좋다. 상기 씰재를 사용함으로써, 기판(510), 기판(570), 봉지층(560), 및 씰재로 둘러싸인 영역에 발광 소자(550R)를 갖는 구성으로 할 수 있다. 또한, 봉지층(560)으로서, 불활성 기체(질소나 아르곤 등)를 충전해도 좋다. 또한, 상기 불활성 기체 내에, 건조재를 설치하여, 수분 등을 흡착시키는 구성으로 해도 좋다. 또한, 상기의 씰재로서는, 예를 들면, 에폭시계 수지나 유리 플리트를 사용하는 것이 바람직하다. 또한, 씰재에 사용하는 재료로서는, 수분이나 산소를 투과하지 않는 재료를 사용하면 적합하다.
또한, 표시 장치(501)는, 화소(502R)를 가진다. 또한, 화소(502R)는 발광 모듈(580R)을 가진다.
화소(502R)는, 발광 소자(550R)와, 발광 소자(550R)에 전력을 공급할 수 있는 트랜지스터(502t)를 가진다. 또한, 트랜지스터(502t)는, 화소 회로의 일부로서 기능한다. 또한, 발광 모듈(580R)은, 발광 소자(550R)와, 착색층(567R)을 가진다.
발광 소자(550R)는, 하부 전극과, 상부 전극과, 하부 전극과 상부 전극 사이에 EL층을 가진다. 발광 소자(550R)로서, 예를 들면, 상기의 실시형태에 나타내는 발광 소자를 적용할 수 있다.
또한, 하부 전극과 상부 전극 사이에서, 마이크로 캐비티 구조를 채용하여, 특정 파장에 있어서의 광 강도를 증가시켜도 좋다.
또한, 봉지층(560)이 광을 취출하는 측에 설치되어 있는 경우, 봉지층(560)은, 발광 소자(550R)와 착색층(567R)에 접한다.
착색층(567R)은, 발광 소자(550R)와 중첩되는 위치에 있다. 이것에 의해, 발광 소자(550R)가 발하는 광의 일부는 착색층(567R)을 투과하여, 도면 중에 나타내는 화살표 방향의 발광 모둘(580R)의 외부로 사출된다.
또한, 표시 장치(501)에는, 광을 사출하는 방향에 차광층(567BM)이 설치된다. 차광층(567BM)은, 착색층(567R)을 둘러싸도록 설치되어 있다.
착색층(567R)으로서는, 특정한 파장대역의 광을 투과하는 기능을 가지고 있으면 좋으며, 예를 들면, 적색의 파장대역의 광을 투과하는 컬러 필터, 녹색의 파장대역의 광을 투과하는 컬러 필터, 청색의 파장대역의 광을 투과하는 컬러 필터, 황색의 파장대역의 광을 투과하는 컬러 필터 등을 사용할 수 있다. 각 컬러 필터는, 여러 가지 재료를 사용하여, 인쇄법, 잉크젯법, 포토리소그래피 기술을 사용한 에칭 방법 등으로 형성할 수 있다.
또한, 표시 장치(501)에는, 절연층(521)이 설치된다. 절연층(521)은 트랜지스터(502t)를 덮는다. 또한, 절연층(521)은, 화소 회로에 기인하는 요철을 평탄화하기 위한 기능을 가진다. 또한, 절연층(521)에 불순물의 확산을 억제할 수 있는 기능을 부여해도 좋다. 이것에 의해, 불순물의 확산에 의한 트랜지스터(502t) 등의 신뢰성의 저하를 억제할 수 있다.
또한, 발광 소자(550R)는, 절연층(521)의 상방에 형성된다. 또한, 발광 소자(550R)가 갖는 하부 전극에는, 상기 하부 전극의 단부에 중첩되는 격벽(528)이 설치된다. 또한, 기판(510)과, 기판(570)의 간격을 제어하는 스페이서를, 격벽(528) 위에 형성해도 좋다.
게이트선 구동 회로(503g)(1)는, 트랜지스터(503t)와, 용량 소자(503c)를 가진다. 또한, 구동 회로를 화소 회로와 동일한 공정으로 동일 기판 위에 형성할 수 있다.
또한, 기판(510) 위에는, 신호를 공급할 수 있는 배선(511)이 설치된다. 또한, 배선(511) 위에는, 단자(519)가 설치된다. 또한, 단자(519)에는, FPC(509)(1)가 전기적으로 접속되어 있다. 또한, FPC(509)(1)는, 비디오 신호, 클록 신호, 스타트 신호, 리셋 신호 등을 공급하는 기능을 가진다. 또한, FPC(509)(1)에는 프린트 배선 기판(PWB)이 장착되어 있어도 좋다.
또한, 표시 장치(501)에는, 여러 가지 구조의 트랜지스터를 적용할 수 있다. 도 66의 (A)에 있어서는, 보텀 게이트형의 트랜지스터를 적용하는 경우에 관해서, 예시하고 있지만, 이것으로 한정되지 않으며, 예를 들면, 도 66의 (B)에 도시하는, 톱 게이트형의 트랜지스터를 표시 장치(501)에 적용하는 구성으로 해도 좋다.
또한, 트랜지스터(502t) 및 트랜지스터(503t)의 구성에 관해서는, 상기의 실시형태의 기재를 참작할 수 있다.
<터치 센서에 관한 설명>
다음에, 도 66의 (C)를 사용하여, 터치 센서(595)의 상세에 관해서 설명한다. 도 66의 (C)는, 도 65의 (B)에 도시하는 일점 쇄선 X3-X4 사이의 단면도에 상당한다.
터치 센서(595)는, 기판(590) 위에 물떼새상으로 배치된 전극(591) 및 전극(592)과, 전극(591) 및 전극(592)을 덮는 절연층(593)과, 이웃하는 전극(591)을 전기적으로 접속하는 배선(594)을 가진다.
전극(591) 및 전극(592)은, 투광성을 갖는 도전 재료를 사용하여 형성한다. 투광성을 갖는 도전성 재료로서는, 산화인듐, 인듐주석 산화물, 인듐아연 산화물, 산화아연, 갈륨을 첨가한 산화아연 등의 도전성 산화물을 사용할 수 있다. 또한, 그래핀을 함유하는 막을 사용할 수도 있다. 그래핀을 함유하는 막은, 예를 들면 막상으로 형성된 산화그래핀을 함유하는 막을 환원하여 형성할 수 있다. 환원하는 방법으로서는, 열을 가하는 방법 등을 들 수 있다.
예를 들면, 투광성을 갖는 도전성 재료를 기판(590) 위에 스퍼터링법에 의해 성막한 후, 포토리소그래피법 등의 여러 가지 패터닝 기술에 의해, 불필요한 부분을 제거하여, 전극(591) 및 전극(592)을 형성할 수 있다.
또한, 절연층(593)에 사용하는 재료로서는, 예를 들면, 아크릴, 에폭시 등의 수지, 실리콘 등의 실록산 결합을 갖는 수지 외에, 산화실리콘, 산화질화실리콘, 산화알루미늄 등의 무기 절연 재료를 사용할 수도 있다.
또한, 전극(591)에 이르는 개구가 절연층(593)에 형성되고, 배선(594)이 인접하는 전극(591)과 전기적으로 접속한다. 투광성의 도전성 재료는, 터치 패널의 개구율을 높일 수 있기 때문에, 배선(594)에 적합하게 사용할 수 있다. 또한, 전극(591) 및 전극(592)보다 도전성이 높은 재료는, 전기 저항을 저감시킬 수 있기 때문에 배선(594)에 적합하게 사용할 수 있다.
전극(592)은, 일방향으로 연신되고, 복수의 전극(592)이 스트라이프상으로 설치되어 있다. 또한, 배선(594)은 전극(592)과 교차하여 설치되어 있다.
한 쌍의 전극(591)이 1개의 전극(592)을 사이에 개재하여 설치된다. 또한, 배선(594)은 한 쌍의 전극(591)을 전기적으로 접속하고 있다.
또한, 복수의 전극(591)은, 1개의 전극(592)과 반드시 직교하는 방향으로 배치될 필요는 없고, 0도 초과 90도 미만의 각도를 이루도록 배치되어도 좋다.
또한, 배선(598)은, 전극(591) 또는 전극(592)과 전기적으로 접속되어 있다. 또한, 배선(598)의 일부는, 단자로서 기능한다. 배선(598)으로서는, 예를 들면, 알루미늄, 금, 백금, 은, 니켈, 티타늄, 텅스텐, 크로뮴, 몰리브덴, 철, 코발트, 구리, 또는 팔라듐 등의 금속 재료나, 상기 금속 재료를 함유하는 합금 재료를 사용할 수 있다.
또한, 절연층(593) 및 배선(594)을 덮는 절연층을 설치하여, 터치 센서(595)를 보호해도 좋다.
또한, 접속층(599)은, 배선(598)과 FPC(509)(2)를 전기적으로 접속시킨다.
접속층(599)으로서는, 이방성 도전 필름(ACF: Anisotropic Conductive Film)이나, 이방성 도전 페이스트(ACP: Anisotropic Conductive Paste) 등을 사용할 수 있다.
<터치 패널에 관한 설명 2>
다음에, 도 67의 (A)를 사용하여, 터치 패널(500)의 상세에 관해서 설명한다. 도 67의 (A)는, 도 65의 (A)에 도시하는 일점 쇄선 X5-X6 사이의 단면도에 상당한다.
도 67의 (A)에 도시하는 터치 패널(500)은, 도 66의 (A)에서 설명한 표시 장치(501)와, 도 66의 (C)에서 설명한 터치 센서(595)를 첩합한 구성이다.
또한, 도 67의 (A)에 도시하는 터치 패널(500)은, 도 66의 (A) 및 도 66의 (C)에서 설명한 구성 외에, 접착층(597)과, 반사 방지층(567p)을 가진다.
접착층(597)은, 배선(594)과 접하여 설치된다. 또한, 접착층(597)은, 터치 센서(595)가 표시 장치(501)에 중첩되도록, 기판(590)을 기판(570)에 첩합하고 있다. 또한, 접착층(597)은, 투광성을 가지면 바람직하다. 또한, 접착층(597)으로서는, 열경화성 수지, 또는 자외선 경화 수지를 사용할 수 있다. 예를 들면, 아크릴계 수지, 우레탄계 수지, 에폭시계 수지, 또는 실록산계 수지를 사용할 수 있다.
반사 방지층(567p)은, 화소에 중첩되는 위치에 설치된다. 반사 방지층(567p)으로서, 예를 들면 원편광판을 사용할 수 있다.
다음에, 도 67의 (A)에 도시하는 구성과 상이한 구성의 터치 패널에 관해서, 도 67의 (B)를 사용하여 설명한다.
도 67의 (B)는, 터치 패널(600)의 단면도이다. 도 67의 (B)에 도시하는 터치 패널(600)은, 도 67의 (A)에 도시하는 터치 패널(500)과, 표시 장치(501)에 대한 터치 센서(595)의 위치가 상이하다. 여기에서는 상이한 구성에 관해서 상세하게 설명하고, 같은 구성을 사용할 수 있는 부분은, 터치 패널(500)의 설명을 원용한다.
착색층(567R)은, 발광 소자(550R)와 중첩되는 위치에 있다. 또한, 도 67의 (B)에 도시하는 발광 소자(550R)는, 트랜지스터(502t)가 설치되어 있는 측으로 광을 사출한다. 이것에 의해, 발광 소자(550R)가 발하는 광의 일부는, 착색층(567R)을 투과하여, 도면 중에 나타내는 화살표 방향의 발광 모듈(580R)의 외부로 사출된다.
또한, 터치 센서(595)는, 표시 장치(501)의 기판(510)측에 설치되어 있다.
접착층(597)은, 기판(510)과 기판(590) 사이에 있고, 표시 장치(501)와 터치 센서(595)를 첩합한다.
도 67의 (A) (B)에 도시하는 바와 같이, 발광 소자로부터 사출되는 광은, 기판의 상면 및 하면의 어느 한쪽 또는 쌍방으로 사출되면 좋다.
본 실시형태에 나타내는 표시 장치 및 전자 기기에, 상기의 실시형태에 나타내는 구성을 사용함으로써, 보다 정밀하게 임계값 전압의 불균일의 보정을 행할 수 있다. 이것에 의해, 프레임 축소화를 도모한 표시 장치를 실현할 수 있다. 이것에 의해, 발광 휘도의 불균일이나 표시 얼룩이 적은 표시 장치 및 전자 기기를 실현할 수 있다. 또는, 이것에 의해, 깨끗한 표시를 행할 수 있는 표시 장치 및 전자 기기를 실현할 수 있다.
본 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 실시형태에서는, 상기의 실시형태에서 예시한 표시 장치를 사용할 수 있는 표시 모듈 및 전자 기기에 관해서 설명한다.
<표시 장치의 외관>
도 68은, 표시 장치의 외관의 일례를 도시하는, 사시도이다. 도 68에 도시하는 표시 장치는, 패널(251)과, 컨트롤러, 전원 회로, 화상 처리 회로, 화상 메모리, CPU 등이 설치된 회로 기판(252)과, 접속부(253)를 가지고 있다. 패널(251)은, 화소가 복수 설치된 화소부(254)와, 복수의 화소를 행마다 선택하는 구동 회로(255)와, 선택된 행 내의 화소로의 영상 신호의 입력을 제어하는 구동 회로(256)를 가진다.
회로 기판(252)으로부터, 접속부(253)를 개재하여, 각종 신호와, 전원의 전위가, 패널(251)에 입력된다. 접속부(253)에는, FPC(Flexible Printed Circuit) 등을 사용할 수 있다. 또한, 접속부(253)에 COF 테이프를 사용하는 경우, 회로 기판(252) 내의 일부의 회로, 또는 패널(251)이 갖는 구동 회로(255)나 구동 회로(256)의 일부 등을 별도 준비한 칩에 형성해 두고, COF(Chip On Film)법을 사용하여 상기 칩을 COF 테이프에 전기적으로 접속해 두어도 좋다.
<전자 기기의 구성예>
상기의 실시형태에서 나타낸 표시 장치는, 표시 장치, 노트형 퍼스널컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하여, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 밖에, 상기의 실시형태에서 나타낸 표시 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형 게임기, 휴대 정보 단말, 전자 서적 단말, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체예를 도 69에 도시한다.
도 69의 (A)는 표시 장치이며, 하우징(601), 표시부(602), 지지대(603) 등을 가진다. 상기의 실시형태에서 나타낸 표시 장치는, 표시부(602)에 사용할 수 있다. 또한, 표시 장치에는, 퍼스널컴퓨터용, TV 방송 수신용, 광고 표시용 등의 모든 정보 표시용 표시 장치가 포함된다.
도 69의 (B)는 휴대 정보 단말이며, 하우징(611), 표시부(612), 조작 키(613) 등을 가진다. 상기의 실시형태에서 나타낸 표시 장치는, 표시부(612)에 사용할 수 있다.
도 69의 (C)는 표시 장치이며, 곡면을 갖는 하우징(641), 표시부(642) 등을 가진다. 상기의 실시형태에서 나타낸 표시 장치에 가요성을 갖는 기판을 사용함으로써, 곡면을 갖는 하우징(641)으로 지지된 표시부(642)에, 상기 표시 장치를 사용할 수 있어, 플렉시블하고 또한 가벼워 사용하기 좋은 표시 장치를 제공할 수 있다.
도 69의 (D)는 휴대형 게임기이며, 하우징(621), 하우징(622), 표시부(623), 표시부(624), 마이크로폰(625), 스피커(626), 조작 키(627), 스타일러스(628) 등을 가진다. 상기의 실시형태에서 나타낸 표시 장치는, 표시부(623) 또는 표시부(624)에 사용할 수 있다. 표시부(623) 또는 표시부(624)에 상기의 실시형태에서 나타낸 표시 장치를 사용함으로써, 유저의 사용감이 우수하고, 품질의 저하가 일어나기 어려운 휴대형 게임기를 제공할 수 있다. 또한, 도 69의 (D)에 도시한 휴대형 게임기는, 2개의 표시부(623)와 표시부(624)를 가지고 있지만, 휴대형 게임기가 갖는 표시부의 수는, 이것으로 한정되지 않는다.
도 69의 (E)는 전자 서적 단말이며, 하우징(631), 표시부(632) 등을 가진다. 상기의 실시형태에서 나타낸 표시 장치는, 표시부(632)에 사용할 수 있다. 그리고, 가요성을 갖는 기판을 사용으로써, 표시 장치에 가요성을 갖게 할 수 있기 때문에, 플렉시블하고 또한 가벼워 사용하기 좋은 전자 서적 단말을 제공할 수 있다.
도 69의 (F)는 휴대 전화이며, 하우징(651)에, 표시부(652), 마이크(657), 스피커(654), 카메라(653), 외부 접속부(656), 조작용 버튼(655)이 설치되어 있다. 표시부(652)에, 상기의 실시형태에서 나타낸 표시 장치를 사용할 수 있다. 또한, 상기의 실시형태에서 나타낸 표시 장치를, 가요성을 갖는 기판에 형성한 경우, 도 69의 (F)에 도시하는 곡면을 갖는 표시부(652)에 상기 표시 장치를 적용하는 것이 가능하다.
본 실시형태에 나타내는 전자 기기에, 상기의 실시형태에 나타내는 표시 장치를 사용함으로써, 보다 정밀하게 임계값 전압의 불균일의 보정을 행할 수 있다. 이것에 의해, 프레임 축소화를 도모한 표시 장치를 실현할 수 있다. 이것에 의해, 발광 휘도의 불균일이나 표시 얼룩이 적은 전자 기기를 실현할 수 있다. 또는, 이것에 의해, 깨끗한 표시를 행할 수 있는 전자 기기를 실현할 수 있다.
이상, 본 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(본 명세서 등의 기재에 관한 부기)
이상의 실시형태, 및 실시형태에 있어서의 각 구성의 설명에 관해서, 이하에 부기한다.
<실시형태에서 서술한 본 발명의 일 형태에 관한 부기>
각 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여, 본 발명의 일 형태로 할 수 있다. 또한, 1개의 실시형태 중에, 복수의 구성예가 나타나는 경우에는, 서로 구성예를 적절히 조합하는 것이 가능하다.
또한, 어떤 하나의 실시형태 중에서 서술하는 내용(일부의 내용이라도 좋다)은, 그 실시형태에서 서술하는 다른 내용(일부의 내용이라도 좋다), 및/또는, 하나 또는 복수의 다른 실시형태에서 서술하는 내용(일부의 내용이라도 좋다)에 대해, 적용, 조합, 또는 치환 등을 행할 수 있다.
또한, 실시형태 중에서 서술하는 내용이란, 각각의 실시형태에 있어서, 여러 가지 도면을 사용하여 서술하는 내용, 또는 명세서에 기재되는 문장을 사용하여 서술하는 내용을 말한다.
또한, 어떤 하나의 실시형태에 있어서 서술하는 도면(일부라도 좋다)은, 그 도면의 다른 부분, 그 실시형태에 있어서 서술하는 다른 도면(일부라도 좋다), 및/또는, 하나 또는 복수의 다른 실시형태에 있어서 서술하는 도면(일부라도 좋다)에 대해, 조합함으로써, 더 많은 도면을 구성시킬 수 있다.
또한, 각 실시형태에 있어서 본 발명의 일 형태를 설명했지만, 본 발명의 일 형태는 이들로 한정되지 않는다. 예를 들면, 본 발명의 일 형태로서, 상기의 실시형태에서는 표시 소자의 일례로서 발광 소자를 사용하는 구성에 관해서 설명했지만, 본 발명의 일 형태는 이것으로 한정되지 않는다. 상황에 따라, 다른 표시 소자, 예를 들면 액정 소자 등을 사용하는 구성으로 해도 좋다. 또한, 상기의 실시형태에서는 블랭킹 기간 중에 임계값 전압의 정보를 판독하는 구성에 관해서 설명했지만, 본 발명의 일 형태는 이것으로 한정되지 않는다. 상황에 따라, 예를 들면 블랭킹 기간 이외에 있어서 트랜지스터의 정보를 판독하는 구성으로 해도 좋다. 또한, 상기의 실시형태에서는 주로 화소의 구동용 트랜지스터의 전류 특성의 정보를 판독하는 구성에 관해서 설명했지만, 본 발명의 일 형태는 이것으로 한정되지 않는다. 상황에 따라, 예를 들면 구동용 트랜지스터 이외의 트랜지스터의 전류 특성의 정보를 판독하는 구성으로 해도 좋다. 또는, 경우에 따라서는, 또는, 상황에 따라, 트랜지스터의 전류 특성의 정보를 판독하지 않아도 좋다. 또는, 경우에 따라서는, 또는, 상황에 따라, 외부 보정을 행하지 않아도 좋다.
<도면을 설명하는 기재에 관한 부기>
본 명세서 등에 있어서, 「위에」, 「아래에」등의 배치를 제시하는 어구는, 구성끼리의 위치 관계를, 도면을 참조하여 설명하기 위해서, 편의상 사용하고 있다. 구성끼리의 위치 관계는, 각 구성을 묘사하는 방향에 따라 적절히 변화된다. 이로 인해, 배치를 나타내는 어구는, 명세서에서 설명한 기재로 한정되지 않으며, 상황에 따라 적절하게 바꿔 말할 수 있다.
또한, 「위」나 「아래」라는 용어는, 구성 요소의 위치 관계가 바로 위 또는 바로 아래이고, 또한, 직접 접하고 있는 것을 한정하는 것이 아니다. 예를 들면, 「절연층 A 위의 전극 B」라는 표현이면, 절연층 A 위에 전극 B가 직접 접하여 형성되어 있을 필요는 없으며, 절연층 A와 전극 B 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한 본 명세서 등에 있어서, 블록도에서는, 구성 요소를 기능별로 분류하여, 서로 독립된 블록으로서 도시하고 있다. 그러나 실제 회로 등에 있어서는, 구성 요소를 기능별로 나누는 것이 어려우며, 하나의 회로에 복수의 기능이 관련되는 경우나, 복수의 회로에 걸쳐 하나의 기능이 관련되는 경우가 있을 수 있다. 이로 인해, 블록도의 블록은, 명세서에서 설명한 구성 요소로 한정되지 않으며, 상황에 따라 적절하게 바꿔 말할 수 있다.
또한, 도면에 있어서, 크기, 층의 두께, 또는 영역은, 설명의 편의상 임의의 크기로 나타낸 것이다. 따라서, 반드시 그 스케일로 한정되지 않는다. 또한 도면은 명확성을 기하기 위해 모식적으로 도시한 것이며, 도면에 나타내는 형상 또는 값 등으로 한정되지 않는다. 예를 들면, 노이즈에 의한 신호, 전압, 또는 전류의 불균일, 또는, 타이밍의 어긋남에 의한 신호, 전압, 또는 전류의 불균일 등을 포함하는 것이 가능하다.
또한, 도면에 있어서, 상면도(평면도, 레이아웃도라고도 한다)나 사시도 등에 있어서, 도면의 명확성을 기하기 위해, 일부의 구성 요소의 기재를 생략하고 있는 경우가 있다.
<바꿔 말하기 가능한 기재에 관한 부기>
본 명세서 등에 있어서, 트랜지스터의 접속 관계를 설명할 때, 소스와 드레인의 한쪽을, 「소스 또는 드레인의 한쪽」(또는 제 1 전극, 또는 제 1 단자)이라고 표기하고, 소스와 드레인의 다른쪽을 「소스 또는 드레인의 다른쪽」 (또는 제 2 전극, 또는 제 2 단자)이라고 표기하고 있다. 이것은, 트랜지스터의 소스와 드레인은, 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문이다. 또한 트랜지스터의 소스와 드레인의 호칭에 관해서는, 소스(드레인) 단자나, 소스(드레인) 전극 등, 상황에 따라 적절하게 바꿔 말할 수 있다.
또한, 본 명세서 등에 있어서 「전극」이나 「배선」이라는 용어는, 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들면, 「전극」은 「배선」의 일부로서 사용되는 경우가 있고, 그 반대도 또한 마찬가지이다. 또한, 「전극」이나 「배선」이라는 용어는, 복수의 「전극」이나 「배선」이 동일 공정으로 형성되어 있는 경우 등도 포함한다.
또한, 본 명세서 등에 있어서, 전압과 전위는, 적절히 바꿔 말할 수 있다. 전압은, 기준이 되는 전위로부터의 전위차이며, 예를 들면 기준이 되는 전위를 그라운드 전위(접지 전위)로 하면, 전압을 전위라고 바꿔 말할 수 있다. 그라운드 전위는 반드시 0V를 의미한다고는 할 수 없다. 또한 전위는 상대적인 것이며, 기준이 되는 전위에 따라서는, 배선 등에 주는 전위를 변화시키는 경우가 있다.
또한 본 명세서 등에 있어서, 「막」, 「층」등의 어구는, 경우에 따라서는, 또는, 상황에 따라, 서로 교체하는 것이 가능하다. 예를 들면, 「도전층」이라는 용어를, 「도전막」이라는 용어로 변경하는 것이 가능한 경우가 있다. 또는, 예를 들면, 「절연막」이라는 용어를, 「절연층」이라는 용어로 변경하는 것이 가능한 경우가 있다.
<어구의 정의에 관한 부기>
이하에서는, 상기 실시형태 중에서 언급하지 않은 어구의 정의에 관해서 설명한다.
<<스위치에 관해서>>
본 명세서 등에 있어서, 스위치란, 도통 상태(온 상태), 또는, 비도통 상태(오프 상태)가 되어, 전류를 흘릴지 흘리지 않을지를 제어하는 기능을 갖는 것을 말한다. 또는, 스위치란, 전류를 흘려보내는 경로를 선택하여 전환하는 기능을 갖는 것을 말한다.
일례로서는, 전기적 스위치 또는 기계적인 스위치 등을 사용할 수 있다. 즉, 스위치는, 전류를 제어할 수 있는 것이면 좋으며, 특정한 것으로 한정되지 않는다.
전기적인 스위치의 일례로서는, 트랜지스터(예를 들면, 바이폴러 트랜지스터, MOS 트랜지스터 등), 다이오드(예를 들면, PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(Metal Insulator Metal) 다이오드, MIS(Metal Insulator Semiconductor) 다이오드, 다이오드 접속의 트랜지스터 등), 또는 이들을 조합한 논리 회로 등이 있다.
또한, 스위치로서 트랜지스터를 사용하는 경우, 트랜지스터의 「도통 상태 」란, 트랜지스터의 소스 전극과 드레인 전극이 전기적으로 단락되어 있다고 간주할 수 있는 상태를 말한다. 또한, 트랜지스터의 「비도통 상태」란, 트랜지스터의 소스 전극과 드레인 전극이 전기적으로 차단되어 있다고 간주할 수 있는 상태를 말한다. 또한 트랜지스터를 단순한 스위치로서 동작시키는 경우에는, 트랜지스터의 극성(도전형)은 특별히 한정되지 않는다.
기계적인 스위치의 일례로서는, 디지털 마이크로 미러 디바이스(DMD)와 같이, MEMS(마이크로·일렉트로·메카니컬·시스템) 기술을 사용한 스위치가 있다. 그 스위치는, 기계적으로 움직이게 하는 것이 가능한 전극을 가지고, 그 전극이 작용함으로써, 도통과 비도통을 제어하여 동작한다.
<<채널 길이에 관해서>>
본 명세서 등에 있어서, 채널 길이란, 예를 들면, 트랜지스터의 상면도에 있어서, 반도체(또는 트랜지스터가 온 상태일 때에 반도체 중에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에 있어서의, 소스 전극과 드레인 전극 사이의 거리를 말한다.
또한, 하나의 트랜지스터에 있어서, 채널 길이가 모든 영역에서 동일한 값을 취한다고는 한정되지 않는다. 즉, 하나의 트랜지스터의 채널 길이는, 하나의 값으로 정해지지 않는 경우가 있다. 이로 인해, 본 명세서에서는, 채널 길이는, 채널이 형성되는 영역에 있어서의, 어느 하나의 값, 최대값, 최소값 또는 평균값으로 한다.
<<채널 폭에 관해서>>
본 명세서 등에 있어서, 채널 폭이란, 예를 들면, 반도체(또는 트랜지스터가 온 상태일 때에 반도체 중에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에 있어서의, 소스 전극과 드레인 전극이 마주 보고 있는 부분의 길이를 말한다.
또한, 하나의 트랜지스터에 있어서, 채널 폭이 모든 영역에서 동일한 값을 취한다고는 한정되지 않는다. 즉, 하나의 트랜지스터의 채널 폭은, 하나의 값으로 정해지지 않는 경우가 있다. 이로 인해, 본 명세서에서는, 채널 폭은, 채널이 형성되는 영역에 있어서의, 어느 하나의 값, 최대값, 최소값 또는 평균값으로 한다.
<<화소에 관해서>>
본 명세서 등에 있어서, 화소란, 예를 들면, 밝기를 제어할 수 있는 요소 1개분을 나타내는 것으로 한다. 따라서, 일례로서는, 1화소란, 하나의 색 요소를 나타내는 것으로 하고, 그 색 요소 1개로 밝기를 표현한다. 따라서, 그 때는, R(적색) G(녹색) B(청색)의 색 요소로 이루어지는 컬러 표시 장치의 경우에는, 화상의 최소 단위는, R의 화소와 G의 화소와 B의 화소의 3화소로 구성되는 것으로 한다.
또한, 색 요소는, 삼색으로 한정되지 않으며, 그 이상이라도 좋고, 예를 들면, RGBW(W는 흰색)나, RGB에, 옐로우, 시안, 마젠타를 추가한 것 등이 있다.
<<접속에 관해서>>
본 명세서 등에 있어서, A와 B가 접속되어 있다, 란, A와 B가 직접 접속되어 있는 것 외에, 전기적으로 접속되어 있는 것을 포함하는 것으로 한다. 여기에서, A와 B가 전기적으로 접속되어 있다란, A와 B 사이에서, 어떠한 전기적 작용을 갖는 대상물이 존재할 때, A와 B의 전기 신호의 수수를 가능하게 하는 것을 말한다.
또한, 예를 들면, 트랜지스터의 소스 전극(또는 제 1 단자 등)이, Z1을 개재하여(또는 개재하지 않고), X와 전기적으로 접속되고, 트랜지스터의 드레인 전극(또는 제 2 단자 등)이, Z2를 개재하여(또는 개재하지 않고), Y와 전기적으로 접속되어 있는 경우나, 트랜지스터의 소스 전극(또는 제 1 단자 등)이, Z1의 일부와 직접적으로 접속되고, Z1의 다른 일부가 X와 직접적으로 접속되고, 트랜지스터의 드레인 전극(또는 제 2 단자 등)이, Z2의 일부와 직접적으로 접속되고, Z2의 다른 일부가 Y와 직접적으로 접속되어 있는 경우에는, 이하와 같이 표현할 수 있다.
예를 들면, 「X와 Y와 트랜지스터의 소스 전극(또는 제 1 단자 등)과 드레인 전극(또는 제 2 단자 등)은, 서로 전기적으로 접속되어 있고, X, 트랜지스터의 소스 전극(또는 제 1 단자 등), 트랜지스터의 드레인 전극(또는 제 2 단자 등), Y의 순서로 전기적으로 접속되어 있다.」라고 표현할 수 있다. 또는, 「트랜지스터의 소스 전극(또는 제 1 단자 등)은, X와 전기적으로 접속되고, 트랜지스터의 드레인 전극(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스 전극(또는 제 1 단자 등), 트랜지스터의 드레인 전극(또는 제 2 단자 등), Y는, 이 순서로 전기적으로 접속되어 있다」라고 표현할 수 있다. 또는, 「X는, 트랜지스터의 소스 전극(또는 제 1 단자 등)과 드레인 전극(또는 제 2 단자 등)을 개재하여, Y와 전기적으로 접속되고, X, 트랜지스터의 소스 전극(또는 제 1 단자 등), 트랜지스터의 드레인 전극(또는 제 2 단자 등), Y는, 이 접속 순서로 설치되어 있다」라고 표현할 수 있다. 이러한 예와 같은 표현 방법을 사용하여, 회로 구성에 있어서의 접속의 순서에 관해서 규정함으로써, 트랜지스터의 소스 전극(또는 제 1 단자 등)과, 드레인 전극(또는 제 2 단자 등)을, 구별하여, 기술적 범위를 결정할 수 있다.
또는, 다른 표현 방법으로서, 예를 들면, 「트랜지스터의 소스 전극(또는 제 1 단자 등)은, 적어도 제 1 접속 경로를 개재하여, X와 전기적으로 접속되고, 상기 제 1 접속 경로는, 제 2 접속 경로를 가지고 있지 않으며, 상기 제 2 접속 경로는, 트랜지스터를 개재한, 트랜지스터의 소스 전극(또는 제 1 단자 등)과 트랜지스터의 드레인 전극(또는 제 2 단자 등) 사이의 경로이며, 상기 제 1 접속 경로는, Z1을 개재한 경로이며, 트랜지스터의 드레인 전극(또는 제 2 단자 등)은, 적어도 제 3 접속 경로를 개재하여, Y와 전기적으로 접속되고, 상기 제 3 접속 경로는, 상기 제 2 접속 경로를 가지고 있지 않으며, 상기 제 3 접속 경로는, Z2를 개재한 경로이다.」라고 표현할 수 있다. 또는, 「트랜지스터의 소스 전극(또는 제 1 단자 등)은, 적어도 제 1 접속 경로에 의해, Z1을 개재하여, X와 전기적으로 접속되고, 상기 제 1 접속 경로는, 제 2 접속 경로를 가지고 있지 않으며, 상기 제 2 접속 경로는, 트랜지스터를 개재한 접속 경로를 가지며, 트랜지스터의 드레인 전극(또는 제 2 단자 등)은, 적어도 제 3 접속 경로에 의해, Z2를 개재하여, Y와 전기적으로 접속되고, 상기 제 3 접속 경로는, 상기 제 2 접속 경로를 가지고 있지 않다.」라고 표현할 수 있다. 또는, 「트랜지스터의 소스 전극(또는 제 1 단자 등)은, 적어도 제 1 전기적 패스에 의해, Z1을 개재하여, X와 전기적으로 접속되고, 상기 제 1 전기적 패스는, 제 2 전기적 패스를 가지고 있지 않으며, 상기 제 2 전기적 패스는, 트랜지스터의 소스 전극(또는 제 1 단자 등)으로부터 트랜지스터의 드레인 전극(또는 제 2 단자 등)으로의 전기적 패스이며, 트랜지스터의 드레인 전극(또는 제 2 단자 등)은, 적어도 제 3 전기적 패스에 의해, Z2를 개재하여, Y와 전기적으로 접속되고, 상기 제 3 전기적 패스는, 제 4 전기적 패스를 가지고 있지 않으며, 상기 제 4 전기적 패스는, 트랜지스터의 드레인 전극(또는 제 2 단자 등)으로부터 트랜지스터의 소스 전극(또는 제 1 단자 등)으로의 전기적 패스이다.」라고 표현할 수 있다. 이러한 예와 같은 표현 방법을 사용하여, 회로 구성에 있어서의 접속 경로에 관해서 규정함으로써, 트랜지스터의 소스 전극(또는 제 1 단자 등)과, 드레인 전극(또는 제 2 단자 등)을 구별하여, 기술적 범위를 결정할 수 있다.
또한, 이러한 표현 방법은, 일례이며, 이러한 표현 방법으로 한정되지 않는다. 여기에서, X, Y, Z1, Z2는, 대상물(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층, 등)인 것으로 한다.
CL 배선
CL_j 배선
CL_1 배선
CL_n 배선
DL 배선
DL_j 배선
DL_1 배선
DL_n 배선
DL_1B 배선
DL_1G 배선
DL_1R 배선
DL_2B 배선
DL_2G 배선
DL_2R 배선
GL 배선
GL_i 배선
GL_1 배선
GL_m 배선
R 배선
VDL 배선
IL 배선
IL_i 배선
IL_j 배선
IL_1 배선
IL_m 배선
IL_1B 배선
IL_1G 배선
IL_1R 배선
IL_2B 배선
IL_2G 배선
IL_2R 배선
SL 배선
SL_i 배선
SL_1 배선
SL_m 배선
Q 배선
Q1 배선
Q2 배선
Q3 배선
SL_i+GL_i 배선
Vref 배선
Vinit 배선
SW1_R 배선
SW1_B 배선
SW1_G 배선
SW2_R 배선
SW2_B 배선
SW2_G 배선
SW3 배선
1 화소
2 판독 회로
2_1 판독 회로
2_2 판독 회로
2a 판독 회로
2a-1 판독 회로
2a-2 판독 회로
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2a-SH 판독 회로
2b 판독 회로
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2d 판독 회로
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2e 판독 회로
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2g 판독 회로
2g-1 판독 회로
2g-2 판독 회로
2g-3 판독 회로
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2g-RC 판독 회로
2h 판독 회로
2h-1 판독 회로
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2h-3 판독 회로
2h-4 판독 회로
2h-SH 판독 회로
2h-R 판독 회로
2h-RC 판독 회로
2k 판독 회로
2k-SH 판독 회로
3 트랜지스터
4 발광 소자
5 기능 선택부
6 오피 앰프
7 오피 앰프
8 스위치
9 스위치
10 스위치
11 스위치
12 스위치
13 스위치
14 용량 소자
15 스위치
16 스위치
17 스위치
18 스위치
19 스위치
20 구동 회로
21 구동 회로
22 회로부
23 화소부
24 트랜지스터
25 트랜지스터
26 트랜지스터
27 용량 소자
28 발광 소자
29_(i,j) 화소
30 트랜지스터
31 트랜지스터
32 트랜지스터
33 용량 소자
34 발광 소자
35 화소
35_2B 화소
35_2G 화소
35_2R 화소
35_(i,j) 화소
35_1R 화소
35_1G 화소
35_1B 화소
36 스위치
37_1R 스위치
37_1G 스위치
37_1B 스위치
37_2R 스위치
37_2G 스위치
37_2B 스위치
38_1R 스위치
38_1G 스위치
38_1B 스위치
38_2R 스위치
38_2G 스위치
38_2B 스위치
39 출력 제어 회로
40 래치 회로
41 스위치
42 스위치
43 스위치
44 인버터
45 인버터
46 인버터
48 스위치
91 스위치
92 스위치
93 스위치
101 트랜지스터
102 트랜지스터
103 트랜지스터
104 트랜지스터
105 트랜지스터
106 트랜지스터
108 트랜지스터
109 트랜지스터
110 트랜지스터
111 트랜지스터
112 트랜지스터
121 아날로그 스위치
122 아날로그 스위치
123 아날로그 스위치
124 아날로그 스위치
125 아날로그 스위치
126 아날로그 스위치
128 아날로그 스위치
129 아날로그 스위치
130 아날로그 스위치
131 아날로그 스위치
132 아날로그 스위치
141 인버터
142 인버터
143 인버터
151 용량 소자
152 저항 소자
170_(i,j) 화소
171 트랜지스터
172 트랜지스터
173 트랜지스터
174 발광 소자
175 용량 소자
176 스위치
180 표시 장치
181 보정 회로
182 화상 처리 회로
183 CPU
185 패널
186 컨트롤러
187 화상 메모리
188 메모리
189 화상 데이터
200 기판
201 도전막
203 도전막
204 반도체막
205 도전막
206 도전막
207 반도체막
209 도전막
210 도전막
212 도전막
213 도전막
215 절연막
216 절연막
217 절연막
218 절연막
219 절연막
220 절연막
225 절연막
226 절연막
227 EL층
228 도전막
230 기판
231 차폐막
232 착색층
251 패널
252 회로 기판
253 접속부
254 화소부
255 구동 회로
256 구동 회로
300A 트랜지스터
300C 트랜지스터
300D 트랜지스터
300E 트랜지스터
300B 트랜지스터
300F 트랜지스터
300G 트랜지스터
301 기판
302 도전막
303 산화물 반도체막
304 도전막
305 도전막
306 절연막
307 도전막
311 절연막
311a 질화물 절연막
31lb 산화물 절연막
312 산화물 반도체막
312a 영역
312b 영역
312c 영역
312d 영역
312e 오프셋 영역
313a 산화물 반도체막
313b 산화물 반도체막
313c 산화물 반도체막
314 도전막
314a 도전막
314b 도전막
314c 도전막
316 도전막
316a 도전막
316b 도전막
316c 도전막
317 절연막
317a 절연막
318 도전막
318a 도전막
318b 도전막
320 절연막
321 기판
322 절연막
323 산화물 반도체막
323a 영역
323b 영역
323c 영역
323d 영역
324 절연막
325 도전막
326 도전막
327 도전막
328 절연막
329 절연막
330a 개구부
330b 개구부
331 기판
332 절연막
333 산화물 반도체막
333b 영역
333c 영역
333d 영역
333e 오프셋 영역
334 절연막
334a 절연막
335 도전막
336 도전막
337 도전막
337a 도전막
338 절연막
339 절연막
340a 개구부
340b 개구부
500 터치 패널
501 표시 장치
502R 화소
502t 트랜지스터
503c 용량 소자
503g 게이트선 구동 회로
503t 트랜지스터
509 FPC
510 기판
510a 절연층
510b 가요성 기판
510c 접착층
511 배선
519 단자
521 절연층
528 격벽
550R 발광 소자
560 봉지층
567BM 차광층
567p 반사 방지층
567R 착색층
570 기판
570a 절연층
570b 가요성 기판
570c 접착층
580R 발광 모듈
590 기판
591 전극
592 전극
593 절연층
594 배선
595 터치 센서
597 접착층
598 배선
599 접속층
600 터치 패널
601 하우징
602 표시부
603 지지대
611 하우징
612 표시부
613 조작 키
621 하우징
622 하우징
623 표시부
624 표시부
625 마이크로폰
626 스피커
627 조작 키
628 스타일러스
631 하우징
632 표시부
641 하우징
642 표시부
651 하우징
652 표시부
653 카메라
654 스피커
655 버튼
656 외부 접속부
657 마이크
700 기판
704 도전막
706a 반도체막
706b 반도체막
706c 반도체막
712 절연막
713 도전막
716a 도전막
716b 도전막
718 절연막
720 절연막

Claims (19)

  1. 반도체 장치에 있어서:
    제 1 배선;
    제 2 배선;
    제 3 배선;
    제 1 스위치;
    제 2 스위치;
    제 3 스위치;
    제 4 스위치; 및
    오피 앰프를 포함하고,
    상기 제 1 스위치는 상기 제 1 배선과 상기 오피 엠프의 비반전 입력 단자 사이에 전기적으로 접속되고,
    상기 제 2 스위치는 상기 제 2 배선과 상기 오피 앰프의 출력 단자 사이에 전기적으로 접속되고,
    상기 제 3 스위치는 상기 제 3 배선과 상기 오피 앰프의 상기 출력 단자 사이에 전기적으로 접속되고,
    상기 제 4 스위치는 상기 제 2 배선과 상기 오피 앰프의 상기 비반전 입력 단자 사이에 접속되고,
    상기 오피 앰프의 반전 입력 단자는 상기 오피 앰프의 상기 출력 단자와 전기적으로 접속되는, 반도체 장치.
  2. 제 1 항에 있어서,
    트랜지스터 및 표시 소자를 포함하는 화소를 더 포함하고,
    상기 화소는 상기 제 2 배선에 전기적으로 접속되는, 반도체 장치.
  3. 제 1 항에 있어서,
    제 4 배선;
    제 5 스위치;
    제 6 스위치;
    제 7 스위치; 및
    용량 소자를 더 포함하고,
    상기 제 5 스위치는 상기 오피 앰프의 상기 출력 단자와 상기 오피 앰프의 상기 반전 입력 단자 사이에 전기적으로 접속되고,
    상기 제 6 스위치는 상기 용량 소자의 전극들 중 하나와 상기 오피 앰프의 상기 출력 단자 사이에 전기적으로 접속되고,
    상기 제 7 스위치는 상기 제 4 배선과 상기 오피 앰프의 상기 반전 입력 단자 사이에 전기적으로 접속되고,
    상기 용량 소자의 상기 전극들의 다른 하나는 상기 오피 앰프의 상기 반전 입력 단자에 전기적으로 접속되는, 반도체 장치.
  4. 제 3 항에 있어서,
    제 8 스위치를 더 포함하고,
    상기 제 8 스위치는 상기 제 2 배선과 상기 오피 앰프의 상기 반전 입력 단자 사이에 전기적으로 접속되는, 반도체 장치.
  5. 제 3 항에 있어서,
    상기 용량 소자는 저항 소자로 치환되는, 반도체 장치.
  6. 제 1 항에 있어서,
    제 5 스위치;
    제 6 스위치; 및
    용량 소자를 더 포함하고,
    상기 제 5 스위치는 상기 제 2 배선과 상기 오피 앰프의 상기 반전 입력 단자 사이에 전기적으로 접속되고,
    상기 제 6 스위치는 상기 오피 앰프의 상기 반전 입력 단자와 상기 오피 앰프의 상기 출력 단자 사이에 전기적으로 접속되고,
    상기 용량 소자는 상기 오피 앰프의 상기 반전 입력 단자와 상기 오피 앰프의 상기 출력 단자 사이에 전기적으로 접속되는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 용량 소자는 저항 소자로 치환되는, 반도체 장치.
  8. 반도체 장치에 있어서:
    제 1 배선;
    제 2 배선;
    제 1 스위치;
    제 2 스위치;
    제 3 스위치;
    제 4 스위치;
    오피 앰프; 및
    용량 소자를 포함하고,
    상기 제 1 스위치는 상기 오피 앰프의 반전 입력 단자와 상기 오피 앰프의 출력 단자 사이에 전기적으로 접속되고,
    상기 제 2 스위치는 상기 제 1 배선과 상기 오피 앰프의 상기 출력 단자 사이에 전기적으로 접속되고,
    상기 제 3 스위치는 상기 제 2 배선과 상기 오피 앰프의 상기 출력 단자 사이에 전기적으로 접속되고,
    상기 제 4 스위치는 상기 제 1 배선과 상기 오피 앰프의 상기 반전 입력 단자 사이에 전기적으로 접속되고,
    상기 용량 소자는 상기 오피 앰프의 상기 반전 입력 단자와 상기 오피 앰프의 상기 출력 단자 사이에 전기적으로 접속되는, 반도체 장치.
  9. 제 8 항에 있어서,
    트랜지스터 및 표시 소자를 포함하는 화소를 더 포함하고,
    상기 화소는 상기 제 1 배선에 전기적으로 접속되는, 반도체 장치.
  10. 제 8 항에 있어서,
    상기 용량 소자는 저항 소자로 치환되는, 반도체 장치.
  11. 반도체 장치에 있어서:
    제 1 배선;
    제 2 배선;
    제 3 배선;
    제 4 배선;
    제 5 배선;
    제 6 배선;
    제 1 스위치;
    제 2 스위치;
    제 3 스위치;
    제 4 스위치;
    제 5 스위치;
    제 6 스위치; 및
    오피 앰프를 포함하고,
    상기 제 1 스위치는 상기 제 1 배선과 상기 오피 앰프의 비반전 입력 단자 사이에 전기적으로 접속되고,
    상기 제 2 스위치는 상기 제 2 배선과 상기 오피 앰프의 출력 단자 사이에 전기적으로 접속되고,
    상기 제 3 스위치는 상기 제 3 배선과 상기 오피 앰프의 상기 출력 단자 사이에 전기적으로 접속되고,
    상기 제 4 스위치는 상기 제 4 배선과 상기 오피 앰프의 상기 비반전 입력 단자 사이에 접속되고,
    상기 제 5 스위치는 상기 제 4 배선과 상기 제 5 배선 사이에 전기적으로 접속되고,
    상기 제 6 스위치는 상기 제 2 배선과 상기 제 6 배선 사이에 전기적으로 접속되고,
    상기 오피 앰프의 반전 입력 단자는 상기 오피 앰프의 상기 출력 단자에 전기적으로 접속되는, 반도체 장치.
  12. 제 11 항에 있어서,
    트랜지스터 및 표시 소자를 포함하는 화소를 더 포함하고,
    상기 화소는 상기 제 2 배선 및 상기 제 5 배선에 전기적으로 접속되는, 반도체 장치.
  13. 반도체 장치에 있어서:
    제 1 배선;
    제 2 배선;
    제 3 배선;
    제 4 배선;
    제 1 스위치;
    제 2 스위치;
    제 3 스위치;
    제 4 스위치;
    제 5 스위치;
    오피 앰프; 및
    용량 소자를 포함하고,
    상기 제 1 스위치는 상기 오피 앰프의 반전 입력 단자와 상기 오피 앰프의 출력 단자 사이에 전기적으로 접속되고,
    상기 제 2 스위치는 상기 제 1 배선과 상기 오피 앰프의 상기 출력 단자 사이에 전기적으로 접속되고,
    상기 제 3 스위치는 상기 제 2 배선과 상기 오피 앰프의 상기 출력 단자 사이에 전기적으로 접속되고,
    상기 제 4 스위치는 상기 제 3 배선과 상기 오피 앰프의 상기 반전 입력 단자 사이에 전기적으로 접속되고,
    상기 제 5 스위치는 상기 제 3 배선과 상기 제 4 배선 사이에 전기적으로 접속되고,
    상기 용량 소자는 상기 오피 앰프의 상기 반전 입력 단자와 상기 오피 앰프의 상기 출력 단자 사이에 전기적으로 접속되는, 반도체 장치.
  14. 제 13 항에 있어서,
    트랜지스터 및 표시 소자를 포함하는 화소를 더 포함하고,
    상기 화소는 상기 제 1 배선 및 상기 제 3 배선에 전기적으로 접속되는, 반도체 장치.
  15. 제 13 항에 있어서,
    상기 용량 소자는 저항 소자로 치환되는, 반도체 장치.
  16. 반도체 장치에 있어서:
    제 1 배선;
    제 2 배선;
    제 3 배선;
    제 4 배선;
    제 5 배선;
    제 1 스위치;
    제 2 스위치;
    제 3 스위치;
    제 4 스위치;
    제 5 스위치;
    제 6 스위치;
    제 7 스위치;
    오피 앰프; 및
    용량 소자를 포함하고,
    상기 제 1 스위치는 상기 제 1 배선과 상기 오피 앰프의 비반전 입력 단자 사이에 전기적으로 접속되고,
    상기 제 2 스위치는 상기 제 2 배선과 상기 오피 앰프의 출력 단자 사이에 전기적으로 접속되고,
    상기 제 3 스위치는 상기 제 3 배선과 상기 오피 앰프의 상기 출력 단자 사이에 전기적으로 접속되고,
    상기 제 4 스위치는 상기 제 4 배선과 상기 오피 앰프의 반전 입력 단자 사이에 전기적으로 접속되고,
    상기 제 5 스위치는 상기 제 4 배선과 상기 제 5 배선 사이에 전기적으로 접속되고,
    상기 제 6 스위치는 상기 오피 앰프의 상기 반전 입력 단자와 상기 오피 앰프의 상기 출력 단자 사이에 접속되고,
    상기 제 7 스위치는 상기 제 5 배선과 상기 오피 앰프의 상기 비반전 입력 단자 사이에 전기적으로 접속되고,
    상기 용량 소자는 상기 오피 앰프의 상기 반전 입력 단자와 상기 오피 앰프의 상기 출력 단자 사이에 전기적으로 접속되는, 반도체 장치.
  17. 제 16 항에 있어서,
    트랜지스터 및 표시 소자를 포함하는 화소를 더 포함하고,
    상기 화소는 상기 제 2 배선 및 상기 제 4 배선에 전기적으로 접속되는, 반도체 장치.
  18. 제 16 항에 있어서,
    상기 용량 소자는 저항 소자로 치환되는, 반도체 장치.
  19. 제 16 항에 있어서,
    제 6 배선;
    제 8 스위치; 및
    제 9 스위치를 더 포함하고,
    상기 제 8 스위치는 상기 제 4 배선과 상기 오피 앰프의 상기 비반전 입력 단자 사이에 전기적으로 접속되고,
    상기 제 9 스위치는 상기 제 2 배선과 상기 제 6 배선 사이에 전기적으로 접속되는, 반도체 장치.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI682632B (zh) * 2014-12-26 2020-01-11 日商半導體能源研究所股份有限公司 半導體裝置
CN104680996B (zh) * 2015-03-10 2017-08-15 深圳市华星光电技术有限公司 一种vcom生成电路及液晶显示器
JP6830765B2 (ja) 2015-06-08 2021-02-17 株式会社半導体エネルギー研究所 半導体装置
US9704893B2 (en) 2015-08-07 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US10085486B2 (en) * 2015-09-24 2018-10-02 Lunatech, Llc Electronic vapor device with film assembly
JP6906978B2 (ja) 2016-02-25 2021-07-21 株式会社半導体エネルギー研究所 半導体装置、半導体ウェハ、および電子機器
WO2018150290A1 (en) * 2017-02-16 2018-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display panel, display device, input/output device, and data processing device
JP2019032476A (ja) * 2017-08-09 2019-02-28 株式会社Ｊｏｌｅｄ 電流制限回路、表示装置、及び、電流制限方法
KR20240035588A (ko) * 2021-08-24 2024-03-15 알프스 알파인 가부시키가이샤 고속 스타트업 샘플 앤 홀드 스위치드 커패시터 회로

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003022054A (ja) 2001-07-06 2003-01-24 Sharp Corp 画像表示装置
JP2003195813A (ja) 2001-09-07 2003-07-09 Semiconductor Energy Lab Co Ltd 発光装置
JP2007310311A (ja) 2006-05-22 2007-11-29 Sony Corp 表示装置及びその駆動方法
JP2008233933A (ja) 2001-10-30 2008-10-02 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014126873A (ja) 2012-12-26 2014-07-07 Lg Display Co Ltd 有機発光表示装置及びその駆動方法

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3548301B2 (ja) * 1995-10-16 2004-07-28 キヤノン株式会社 固体撮像装置及びその駆動方法
JP3767877B2 (ja) 1997-09-29 2006-04-19 三菱化学株式会社 アクティブマトリックス発光ダイオード画素構造およびその方法
JP3563971B2 (ja) * 1998-07-30 2004-09-08 キヤノン株式会社 信号処理装置及びそれを用いた撮像装置
JP4472155B2 (ja) * 2000-10-31 2010-06-02 富士通マイクロエレクトロニクス株式会社 液晶表示装置用データドライバ
WO2002075709A1 (fr) 2001-03-21 2002-09-26 Canon Kabushiki Kaisha Circuit permettant d'actionner un element electroluminescent a matrice active
TWI221268B (en) 2001-09-07 2004-09-21 Semiconductor Energy Lab Light emitting device and method of driving the same
JP4498669B2 (ja) 2001-10-30 2010-07-07 株式会社半導体エネルギー研究所 半導体装置、表示装置、及びそれらを具備する電子機器
JP4632655B2 (ja) * 2003-11-07 2011-02-16 日本電気株式会社 発光表示装置
JP2006126471A (ja) * 2004-10-28 2006-05-18 Nec Micro Systems Ltd 表示装置の駆動回路および駆動方法
JP4412547B2 (ja) * 2005-02-28 2010-02-10 セイコーインスツル株式会社 光電変換装置及びイメージセンサー
KR101324756B1 (ko) * 2005-10-18 2013-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그의 구동방법
US7692610B2 (en) * 2005-11-30 2010-04-06 Semiconductor Energy Laboratory Co., Ltd. Display device
TWI442368B (zh) * 2006-10-26 2014-06-21 Semiconductor Energy Lab 電子裝置，顯示裝置，和半導體裝置，以及其驅動方法
TWI354968B (en) * 2006-11-17 2011-12-21 Chunghwa Picture Tubes Ltd Liquid crystal display and display panel thereof
KR100833630B1 (ko) * 2007-02-28 2008-05-30 삼성전자주식회사 기생 커패시턴스의 영향을 제거할 수 있는 인터 페이스 및그 방법
JP5566000B2 (ja) * 2007-03-12 2014-08-06 キヤノン株式会社 発光表示装置の駆動回路、その駆動方法並びにカメラ
JP2008242323A (ja) 2007-03-28 2008-10-09 Sanyo Electric Co Ltd 発光表示装置
JP2009053382A (ja) 2007-08-27 2009-03-12 Panasonic Corp 画像表示装置及びその駆動方法
JP2009244665A (ja) 2008-03-31 2009-10-22 Sony Corp パネルおよび駆動制御方法
JP5128400B2 (ja) * 2008-07-18 2013-01-23 ルネサスエレクトロニクス株式会社 電流駆動回路
JP5107824B2 (ja) * 2008-08-18 2012-12-26 富士フイルム株式会社 表示装置およびその駆動制御方法
JP5736114B2 (ja) * 2009-02-27 2015-06-17 株式会社半導体エネルギー研究所 半導体装置の駆動方法、電子機器の駆動方法
JP2010281872A (ja) * 2009-06-02 2010-12-16 Casio Computer Co Ltd 発光装置及びその駆動制御方法、並びに電子機器
WO2011142452A1 (ja) * 2010-05-14 2011-11-17 国立大学法人静岡大学 Ａ／ｄ変換器
JP5917035B2 (ja) * 2010-07-26 2016-05-11 株式会社半導体エネルギー研究所 半導体装置
JP2012160679A (ja) * 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
JP5982147B2 (ja) * 2011-04-01 2016-08-31 株式会社半導体エネルギー研究所 発光装置
US8922464B2 (en) * 2011-05-11 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Active matrix display device and driving method thereof
JP6050054B2 (ja) * 2011-09-09 2016-12-21 株式会社半導体エネルギー研究所 半導体装置
KR101368244B1 (ko) * 2011-12-30 2014-02-28 주식회사 실리콘웍스 유기발광다이오드 표시장치의 문턱전압 센싱 회로
JP5988735B2 (ja) * 2012-07-06 2016-09-07 キヤノン株式会社 放射線撮像装置の制御方法、放射線撮像装置、及び、放射線撮像システム
KR102005052B1 (ko) * 2012-12-03 2019-07-31 삼성디스플레이 주식회사 오차 보상부 및 이를 이용한 유기전계발광 표시장치
GB2515014B (en) * 2013-06-10 2020-06-17 Cmosis Bvba Analog-to-digital conversion
JP6333523B2 (ja) * 2013-06-12 2018-05-30 ソニーセミコンダクタソリューションズ株式会社 表示装置
KR20220046701A (ko) 2013-12-27 2022-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
KR101520584B1 (ko) * 2014-05-12 2015-05-15 엘지디스플레이 주식회사 유기발광다이오드 표시장치
US10002564B2 (en) 2014-10-31 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
TWI669819B (zh) 2014-11-28 2019-08-21 日商半導體能源研究所股份有限公司 半導體裝置、模組以及電子裝置
TWI682632B (zh) * 2014-12-26 2020-01-11 日商半導體能源研究所股份有限公司 半導體裝置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003022054A (ja) 2001-07-06 2003-01-24 Sharp Corp 画像表示装置
JP2003195813A (ja) 2001-09-07 2003-07-09 Semiconductor Energy Lab Co Ltd 発光装置
JP2008233933A (ja) 2001-10-30 2008-10-02 Semiconductor Energy Lab Co Ltd 半導体装置
JP2007310311A (ja) 2006-05-22 2007-11-29 Sony Corp 表示装置及びその駆動方法
JP2014126873A (ja) 2012-12-26 2014-07-07 Lg Display Co Ltd 有機発光表示装置及びその駆動方法

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