TW201633418A - 半導體裝置 - Google Patents

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semiconductor
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Takashi Onizawa
Yoshiharu Takada
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Toshiba Kk
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Abstract

本發明之實施形態提供一種可判定龜裂之有無之半導體裝置。 實施形態之半導體裝置1包含：基板30；第1化合物半導體層32，其設於基板30上；第2化合物半導體層33，其設於第1化合物半導體層32上，且帶隙較第1化合物半導體層32大；元件分離區域21，其設於第1化合物半導體層32及第2化合物半導體層33內；導電區域23，其包含：相較於元件分離區域21，配置於外側之第1及第2化合物半導體層32、33；以及第1及第2電極墊24，其等電性連接於導電區域23。

Description

半導體裝置 [相關申請案]
本案享有以日本專利申請案2015-49743號(申請日：2015年3月12日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種半導體裝置，尤其係關於一種具備化合物半導體之半導體裝置。
使用有氮化物半導體之半導體元件被利用於功率裝置及高頻裝置。又，作為使用有氮化物半導體之半導體發光元件之發光二極體(LED)被利用於顯示裝置及照明等。使用有氮化物半導體等化合物半導體之元件具有優異之材料特性，故而可實現高性能之半導體元件。
若將此種氮化物半導體元件形成於矽(Si)基板上則量產性優異。然而，容易因晶格常數或熱膨脹係數之差異而產生缺陷或龜裂等。起因於該龜裂，而功率裝置等產生不良，良率降低。
實施形態提供一種可判定龜裂之有無之半導體裝置。
實施形態之半導體裝置具備：基板；第1化合物半導體層，其設於上述基板上；第2化合物半導體層，其設於上述第1化合物半導體層上，且帶隙大於上述第1化合物半導體層；第1元件分離區域，其設於上述第1化合物半導體層及上述第2化合物半導體層內；第1導電區 域，其包含：相較於上述第1元件分離區域，配置於外側之上述第1及第2化合物半導體層；及第1及第2電極墊，其等電性連接於上述第1導電區域。
1‧‧‧半導體裝置
10‧‧‧元件區域
11、12、13‧‧‧電極墊
14‧‧‧半導體元件
20‧‧‧周邊區域
21、21A、21B、21C、21D‧‧‧元件分離區域
22‧‧‧龜裂判定元件
23‧‧‧導電區域
24、24A、24B‧‧‧電極墊
25、25A、25B‧‧‧接觸插塞
26、60‧‧‧護圈
30‧‧‧基板
31‧‧‧緩衝層
32‧‧‧通道層
33‧‧‧障壁層
34‧‧‧閘極絕緣膜
35、36、37‧‧‧層間絕緣層
40‧‧‧閘極電極
41‧‧‧源極電極
42‧‧‧汲極電極
43‧‧‧閘極場板電極
44‧‧‧源極場板電極
50‧‧‧龜裂
圖1係第1實施形態之半導體裝置之俯視圖。
圖2係沿著圖1之II-II線之半導體裝置之剖視圖。
圖3係沿著圖1之III-III線之半導體裝置之剖視圖。
圖4係已產生龜裂50之半導體裝置1之俯視圖。
圖5係沿著圖4之V-V線之半導體裝置之剖視圖。
圖6係第2實施形態之半導體裝置之俯視圖。
圖7係沿著圖6之VII-VII線之半導體裝置之剖視圖。
圖8係第3實施形態之半導體裝置之俯視圖。
圖9係圖8之半導體裝置之部分區域之俯視圖。
圖10係第4實施形態之半導體裝置之俯視圖。
圖11係沿著圖10之XI-XI線之半導體裝置之剖視圖。
圖12係第5實施形態之半導體裝置之俯視圖。
以下，參照圖式對實施形態進行說明。然而，圖式係模式圖或概念圖，各圖式之尺寸及比率等並非一定與實物相同。
以下所示之若干實施形態係對用於使本發明之技術思想具體化之裝置及方法進行例示者，並非用構成零件之形狀、構造、配置等而特定本發明之技術思想者。再者，於以下之說明中，對具有相同功能及構成之要素，附加相同符號，且僅於必要之情形時進行重複說明。
[第1實施形態]
[1]半導體裝置之構成
圖1係第1實施形態之半導體裝置1之俯視圖。圖2係沿著圖1之II- II線之半導體裝置1之剖視圖。圖3係沿著圖1之III-III線之半導體裝置1之剖視圖。半導體裝置1具備元件區域10、及周邊區域20。
元件區域10中設有半導體元件14。半導體元件14包含使用化合物半導體之功率裝置、及/或高頻裝置，具體而言，包含異質接合FET(HFET：Hetero-junction Field Effect Transistor，異質接合場效應電晶體)、或高電子遷移率電晶體(HEMT：High Electron Mobility Transistor)。
周邊區域20設於元件區域10之周圍，且與元件區域10電性絕緣。周邊區域20具有使半導體裝置1之側面與元件區域10電性絕緣之功能。周邊區域20設有絕緣性之元件分離區域21、及龜裂判定元件22。龜裂判定元件22用於判定半導體裝置1(尤其是半導體裝置1具備之化合物半導體層)是否產生龜裂。
以下，依照元件區域10、周邊區域20之順序對各自之構成進行詳細敍述。
[1-1]元件區域10
如圖2及圖3所示，半導體裝置1具備於基板30上依序積層之緩衝層31、通道層32、障壁層33、及各種電極。
基板30包含例如以(111)面為主面之矽(Si)基板。作為基板30，亦可使用藍寶石(Al2O3)、碳化矽(SiC)、磷化鎵(GaP)、磷化銦(InP)、或砷化鎵(GaAs)等。又，作為基板30，亦可使用包含絕緣層之基板。例如，作為基板30，可使用SOI(Silicon On Insulator，絕緣體矽)基板。基板30只要為可使磊晶層成長之單晶基板便可，並不限於上述列舉。
緩衝層31具有如下功能，即，緩和形成於該緩衝層31上之氮化物半導體層之晶格常數、與基板30之晶格常數之差異所致之應變，且控制形成於緩衝層31上之氮化物半導體層之結晶性。又，緩衝層31具 有抑制形成於緩衝層31上之氮化物半導體層所含之元素(例如鎵(Ga))、與基板30之元素(例如矽(Si))發生化學反應的功能。緩衝層31例如包含AlxGa1-xN(0≦x≦1)。於本實施形態中，緩衝層31包含AlN。再者，緩衝層31於本實施形態中並非必需要素，亦可省略。
通道層32係形成電晶體之通道(電流路徑)之層。通道層32包含InxAlyGa(1-x-y)N(0≦x<1、0≦y<1、0≦x+y<1)。通道層32係非摻雜層，且包含結晶性良好(高品質)之氮化物半導體。所謂非摻雜，係指非有意圖地摻雜雜質，例如製造過程等中混入之程度之雜質量包含於非摻雜範疇。於本實施形態中，通道層32包含非摻雜之GaN。
障壁層33與通道層32構成異質接合。障壁層33包含帶隙大於通道層32之氮化物半導體層。障壁層33包含InxAlyGa(1-x-y)N(0≦x<1、0≦y<1、0≦x+y<1)。於本實施形態中，障壁層33包含例如非摻雜之AlGaN。
再者，構成半導體裝置1之複數個半導體層係藉由使用例如MOCVD(Metal Organic Chemical Vapor Deposition，有機金屬化學氣相沈積)法之磊晶成長而依序形成。即，構成半導體裝置1之複數個半導體層包含磊晶層。
源極電極41及汲極電極42係於障壁層33上相互隔開而設置。源極電極41與障壁層33(具體而言2DEG)歐姆接觸。同樣地，汲極電極42與障壁層33(具體而言2DEG)歐姆接觸。即，源極電極41及汲極電極42之各者構成為包含與障壁層33歐姆接觸(接合)之材料。作為源極電極41及汲極電極42，可使用例如鈦(Ti)、鉭(Ta)、鋁(Al)、鎳(Ni)、鉑(Pt)、其等之氮化物、或者其等之積層構造等。
障壁層33上設有閘極絕緣膜34。作為閘極絕緣膜34，可使用氧化矽(SiO2)、氮化矽(SiN)、氮氧化矽(SiON)、氧化鋁(Al2O3)、或氮化鋁(AlN)等。於閘極絕緣膜34上且源極電極41及汲極電極42之間，設 有閘極電極40。作為閘極電極40，可使用鈦(Ti)、鉭(Ta)、鋁(Al)、鎳(Ni)、鉑(Pt)、其等之氮化物、或者其等之積層構造等。為提高閘極-汲極間之耐壓，將閘極電極40及汲極電極42間之距離，設定得較閘極電極40及源極電極41間之距離長。
半導體元件14包含源極電極41、汲極電極42、閘極電極40、閘極絕緣膜34、及氮化物半導體層之一部分。圖2及圖3所示之半導體元件14為MIS(metal insulator semiconductor，金屬絕緣體半導體)型HFET。再者，並不限定於MIS型HFET，亦可為不介隔閘極絕緣膜34而使閘極電極40與障壁層33肖特基接合之肖特基障壁型HFET。又，亦可將接合型閘極構造應用於HFET。接合型閘極構造構成為，於障壁層33上設置p型氮化物半導體層(例如GaN層)，並於該p型氮化物半導體層上設置閘極電極40。圖2中為了簡化，而記載單體之HEMT作為示例，但電晶體構造亦可形成複數列(一般而言為源極‧閘極‧汲極‧閘極‧源極‧閘極‧‧‧之重複)。又，亦可為將數種電晶體置於一個晶片內之構造。
於通道層32與障壁層33之異質接合構造中，由於障壁層33之晶格常數小於通道層32，因此在障壁層33產生應變。因該應變所致之壓電效應使得障壁層33內產生壓電極化，於通道層32與障壁層33之界面附近產生二維電子氣(2DEG：two-dimensional electron gas)。該二維電子氣為源極電極41及汲極電極42間之通道。而且，根據施加於閘極電極40之閘極電壓，控制施加於通道層32之電場，而可控制汲極電流。又，由於在二維電子氣中流動之載子之遷移率較快，故而半導體元件14可實現非常快的開關動作。
如圖1所示，半導體裝置1具備閘極用電極墊11、源極用電極墊12、及汲極用電極墊13。閘極用電極墊11電性連接於閘極電極40，源極用電極墊12電性連接於源極電極41，汲極用電極墊13電性連接於汲 極電極42。電極墊11、12、13於半導體裝置1之上表面露出，用於半導體裝置1與外部裝置(外部電路)之電性連接。
(場板電極之構成)
半導體裝置1具備：場板電極(閘極場板電極)，其電性連接於閘極電極40；及場板電極(源極場板電極)，其電性連接於源極電極41。即，半導體裝置1具有所謂之雙場板構造。
於閘極電極40及閘極絕緣膜34上，設有層間絕緣層35。作為層間絕緣層35，可使用氧化矽(SiO2)、氮化矽(SiN)、或高介電常數(high-k)材料等。作為high-k材料，可列舉氧化鉿(HfO2)、氧化鋁(Al2O3)、或氮化鋁(AlN)等。
於層間絕緣層35上設有閘極場板電極43。閘極場板電極43電性連接於閘極電極40。閘極場板電極43自閘極電極40之上方朝向汲極電極42突出。閘極場板電極43之端配置於較閘極電極40之端更靠汲極電極42側。
於閘極場板電極43及層間絕緣層35上，設有層間絕緣層36。作為層間絕緣層36，與層間絕緣層35同樣地，可使用氧化矽(SiO2)、氮化矽(SiN)、或high-k材料等。
於層間絕緣層36上設有源極場板電極44。源極場板電極44電性連接於源極電極41。源極場板電極44自源極電極41之上方朝向汲極電極42突出。源極場板電極44之端配置於較閘極場板電極43之端更靠汲極電極42側。
於層間絕緣層36及源極場板電極44上，設有層間絕緣層(保護層)37。保護層37亦被稱為鈍化層。保護層37包含絕緣體，可使用氮化矽(SiN)、或氧化矽(SiO2)等。
再者，場板電極並非本實施形態之必需要件，由此，半導體裝置1亦可不具備場板電極。又，半導體裝置1亦可僅具備閘極場板電極 及源極場板電極之一方。
[1-2]周邊區域20
其次，對周邊區域20之構成進行說明。如上所述，於周邊區域20設有元件分離區域21、及龜裂判定元件22。龜裂判定元件22具備導電區域23、電極墊24A、24B、及接觸插塞25A、25B。
導電區域23係以包圍元件區域10之方式設置。導電區域23並非完全之四角形，其一部分分離。導電區域23具有與設於元件區域10之異質接合相同之構成，且具有2DEG。即，於本實施形態中，利用具有與元件區域10之2DEG相同構成之導電區域23，構成龜裂判定元件22。
元件分離區域21係設於周邊區域20中之通道層32及障壁層33內。元件分離區域21具有絕緣性(包含絕緣體)。元件分離區域21包含元件分離區域21A、21B、21C。元件分離區域21係藉由實施絕緣處理而形成，即，向氮化物半導體層(障壁層33及通道層32)注入雜質，破壞氮化物半導體層之結晶。作為用於絕緣處理之雜質，可使用氬(Ar)、硼(B)、或鐵(Fe)等。由此，於元件分離區域21不產生2DEG。
元件分離區域21A係配置於導電區域23與元件區域10之間，使該等電性絕緣。換言之，導電區域23係配置於元件分離區域21A之外側。所謂外側，若以元件分離區域21A為基準，則對應較元件分離區域21A更靠基板30之端(側面)側。元件分離區域21B配置於導電區域23之更外側，使半導體裝置1之側面與導電區域23電性絕緣。元件分離區域21C將導電區域23之一部分斷開。
於導電區域23之兩端(藉由元件分離區域21C而斷開之部分)，分別設有接觸插塞25A、25B。接觸插塞25A、25B與構成導電區域23之障壁層33(具體而言2DEG)歐姆接觸。即，接觸插塞25A、25B構成為包含與障壁層33歐姆接觸(接合)之材料。作為接觸插塞25A、25B，可 使用鈦(Ti)、金(Au)、鉑(Pt)、鎳(Ni)、鋁(Al)、銅(Cu)、鋁(Al)、其等之氮化物、或包含其等之至少1種之合金等。
於接觸插塞25A、25B上分別設有電極墊24A、24B。電極墊24A、24B於半導體裝置1之上表面露出。作為電極墊24A、24B，可使用金(Au)、鉑(Pt)、鎳(Ni)、鋁(Al)、銅(Cu)、其等之氮化物、或包含其等之至少1種之合金等。
[2]龜裂判定動作
其次，對使用龜裂判定元件22之龜裂判定動作進行說明。圖4係已產生龜裂50之半導體裝置1之俯視圖。圖5係沿著圖4之V-V線之半導體裝置1之剖視圖。
如圖4及圖5所示，龜裂50係自半導體裝置1之側面遍及元件區域10而產生，且遍及緩衝層31、通道層32、及障壁層33而產生。進而，龜裂50將構成龜裂判定元件22之導電區域23之一部分切斷。
例如，於製品出廠前之測試步驟中，判定半導體裝置1中是否產生龜裂。即，於測試步驟中，使用例如測試機，檢查構成龜裂判定元件22之電極墊24A、24B間之導通狀態。於導電區域23因龜裂50而被切斷之情形時，電極墊24A、24B間之電阻值較半導體裝置1無龜裂之情形高。如此，藉由使用龜裂判定元件22，可判定半導體裝置1、尤其是氮化物半導體層是否產生龜裂。
[3]第1實施形態之效果
第1實施形態之半導體裝置1於周邊區域20具備利用二維電子氣(2DEG)之龜裂判定元件22。龜裂判定元件22係藉由元件分離區域21A而與元件區域10電性絕緣，且具備包圍元件區域10之導電區域23、及電性連接於導電區域23之兩端的電極墊24A、24B。導電區域23具有與設於元件區域10之異質接合相同之構成，且具有導電性。
因此，根據第1實施形態，藉由使用測試機等測定電極墊24A、 24B間之電阻值，而可判定半導體裝置1是否產生龜裂。藉此，可容易地判定半導體裝置1是否為不良晶片。
又，由於可藉由使用測試機等之電氣特性評估而判定龜裂之有無，故而與外觀檢查之情形相比，可提高檢查精度。進而可削減檢查時間及檢查成本。
又，於半導體裝置1出廠之後，亦可使用龜裂判定元件22作為護圈(guard ring)。例如，將龜裂判定元件22之導電區域23設定為與源極用電極墊12相同之電位(接地電壓=0V)。例如，使用配線將電極墊24A、24B與源極用電極墊12電性連接。藉此，可緩和施加於半導體元件14之外部電場，故而可提高半導體元件14之動作特性。
[第2實施形態]
於第2實施形態中，除了設置龜裂判定元件22以外，還將利用2DEG之護圈設於周邊區域20。
圖6係第2實施形態之半導體裝置1之俯視圖。圖7係沿著圖6之VII-VII線之半導體裝置1之剖視圖。與第1實施形態同樣地，於周邊區域20設有龜裂判定元件22(具備導電區域23、電極墊24A、24B、及接觸插塞25A、25B)。
於周邊區域20設有1個或複數個護圈26。於圖6中，表示3個護圈26作為一例。再者，於圖6中，以直線表示導電區域23及護圈26。護圈26係以包圍元件區域10之方式設置。護圈26具有與設於元件區域10之異質接合相同之構成，且具有導電性。護圈26之一部分被切斷，其一端經由接觸插塞25B而電性連接於電極墊24B。
與第1實施形態同樣地，導電區域23電性連接於電極墊24A、24B。複數個護圈26及導電區域23分別藉由複數個元件分離區域21D而電性絕緣。再者，於圖6中，導電區域23係配置於護圈26之外側，但該等之配置亦可相反。
護圈26係設定為與源極用電極墊12相同之電位(接地電壓=0V)。例如，使用配線將電極墊24B與源極用電極墊12電性連接。藉此，可緩和施加於半導體元件14之外部電場，故而可提高半導體元件14之動作特性。
[第3實施形態]
於第3實施形態中，構成為使構成龜裂判定元件22之導電區域23之兩端部，自周邊區域20之外側朝向內側延伸。藉此，可提高龜裂之判定精度，尤其可判定產生於電極墊24A、24B間之區域的龜裂。
圖8係第3實施形態之半導體裝置1之俯視圖。圖9係圖8之半導體裝置1之部分區域27之俯視圖。
導電區域23包含自切斷部分之兩端部朝向X方向(自周邊區域20之外側朝向內側)延伸之導電區域23A、23B。導電區域23A之一端經由接觸插塞25A而電性連接於電極墊24A，導電區域23B之一端經由接觸插塞25B而電性連接於電極墊24B。
氮化物半導體層(包含緩衝層31、通道層32、及障壁層33)係於例如以(111)面為主面之矽(Si)基板30上磊晶成長。於該情形時，龜裂50容易向基板30之<110>方向深入。於本實施形態中，導電區域23A、23B係向基板30之<112>方向延伸。
進而，於本實施形態中，若將X方向上之導電區域23A、23B之長度設為x、將Y方向之導電區域23A、23B之互相遠離之側之端之間的長度設為y，則將x設定為y之1.74倍(=3倍)以上。藉此，可提高產生於電極墊24A、24B間之區域之龜裂之判定精度。
[第4實施形態]
於第4實施形態中，於周邊區域20使用配線層而設置護圈60。
圖10係第4實施形態之半導體裝置1之俯視圖。圖11係沿著圖10之XI-XI線之半導體裝置1之剖視圖。
於周邊區域20，設有包含配線層之護圈60。護圈60於俯視時係配置於導電區域23之更外側。護圈60主要由例如與源極場板電極44相同位準之配線層構成。於圖10之構成例中，護圈60係設於保護層37內。護圈60包含導電材料，例如包含銅(Cu)、金(Au)、或鋁(Al)等金屬。
護圈60係設定為與源極用電極墊12相同之電位(接地電壓=0V)。例如，使用配線將護圈60與源極用電極墊12電性連接。藉此，可緩和施加於半導體元件14之外部電場，故而可提高半導體元件14之動作特性。
[第5實施形態]
於第5實施形態中，藉由將構成龜裂判定元件22之導電區域分割成複數個，而減小各導電區域之電阻值。
圖12係第5實施形態之半導體裝置1之俯視圖。半導體裝置1具備複數個龜裂判定元件22。於圖12之例中，龜裂判定元件22被分割成4個，具備龜裂判定元件22-1~22-4。
龜裂判定元件22-1~22-4之各者具備導電區域23、電極墊24A、24B、及接觸插塞25A、25B。相鄰之龜裂判定元件22間配置有元件分離區域21C。
因龜裂判定元件具備之導電區域之細線化所致之電阻值增加、及/或起因於2DEG之電阻值增加等要因，而龜裂判定元件之電阻值增加，電阻值之測定有可能變得困難。為此，於第5實施形態中，使龜裂判定元件22-1~22-4之各者具備之導電區域23之長度較第1實施形態短。藉此，可減小包含2DEG之導電區域23之電阻值。其結果，於各龜裂判定元件22中，因龜裂有無所致之電阻值之差變大，故而可提高龜裂有無之判定精度。
再者，於本實施形態中，作為設於元件區域之半導體元件係列 舉HFET或HEMT為例進行說明。但，並不限定於此，亦可應用於利用在異質接合界面產生之2DEG的其他半導體裝置。
又，本實施形態係使用氮化物半導體構成半導體裝置。但並不限定於此，亦可使用氮化物半導體以外之化合物半導體構成半導體裝置。
於本說明書中所謂「氮化物半導體」，包含在InXAlyGa(1-x-y)N(0≦x≦1、0≦y≦1、0≦x+y≦1)化學式中組成比x及y於各自之範圍內變化的全部組成之半導體。又，於上述化學式中，進而包含N(氮)以外之V族元素者、進而包含為控制導電型等各種物性而添加之各種元素者、及進而包含非有意包含之各種元素者亦屬於「氮化物半導體」。
本案說明書中，所謂「積層」，除了包含相互接觸而重疊之情形以外，亦包含中間插入其他層而重疊之情形。又，所謂「設於之上」除了包含直接接觸而設置之情形以外，亦包含中間插入其他層而設置的情形。
本發明並不限定於上述實施形態，於不脫離其主旨之範圍內，可使構成要素變化而具體化。進而，上述實施形態中包含各種階段之發明，可藉由一實施形態所揭示之複數個構成要素之適當組合、或者不同實施形態所揭示之構成要素之適當組合，而構成各種發明。例如，於即便自實施形態所揭示之全部構成要素刪除若干構成要素，亦可解決發明所欲解決之問題，而獲得發明效果之情形時，亦可將刪除該等構成要素後之實施形態作為發明而抽出。
1‧‧‧半導體裝置
10‧‧‧元件區域
11、12、13‧‧‧電極墊
20‧‧‧周邊區域
21、21A、21B、21C‧‧‧元件分離區域
22‧‧‧龜裂判定元件
23‧‧‧導電區域
24A、24B‧‧‧電極墊

Claims (12)

  1. 一種半導體裝置，其特徵在於包含：基板；第1化合物半導體層，其設於上述基板上；第2化合物半導體層，其設於上述第1化合物半導體層上，且能帶隙較上述第1化合物半導體層大；第1元件分離區域，其設於上述第1化合物半導體層及上述第2化合物半導體層內；第1導電區域，其包含：相較於上述第1元件分離區域，配置於外側之上述第1及第2化合物半導體層；及第1及第2電極墊，其等電性連接於上述第1導電區域。
  2. 如請求項1之半導體裝置，其中上述第1元件分離區域係以包圍設置半導體元件之元件區域之方式配置。
  3. 如請求項1或2之半導體裝置，其進而包含第2元件分離區域，其相較於上述第1導電區域為配置於外側。
  4. 如請求項3之半導體裝置，其進而包含第2導電區域，該第2導電區域包括配置於上述第1元件分離區域與上述第1導電區域之間的上述第1及第2化合物半導體層，且電性連接於上述第1電極墊。
  5. 如請求項4之半導體裝置，其中上述第2導電區域係以包圍設置半導體元件之元件區域之方式配置。
  6. 如請求項4之半導體裝置，其進而包含第3元件分離區域，該第3元件分離區域係設於上述第1導電區域與上述第2導電區域之間。
  7. 如請求項1或2之半導體裝置，其中上述第1導電區域包含：第1 部分，其沿著上述基板之端延伸；及第2部分，其自上述第1部分之一端朝向上述基板之內側延伸；且上述第2部分之一端係電性連接於上述第1電極墊。
  8. 如請求項1或2之半導體裝置，其進而包含：層間絕緣層，其設於上述第2化合物半導體層上；及導電層，其設於上述層間絕緣層內，且以包圍設置半導體元件之元件區域之方式配置。
  9. 如請求項1或2之半導體裝置，其更具備：第3導電區域，其包含配置於較上述第1元件分離區域更外側之上述第1及第2化合物半導體層；及第3及第4電極墊，其等電性連接於上述第3導電區域。
  10. 如請求項1或2之半導體裝置，其中上述第1及第2化合物半導體層係氮化物半導體層。
  11. 如請求項1或2之半導體裝置，其中上述第1及第2化合物半導體層包含氮化鎵。
  12. 如請求項1或2之半導體裝置，其進而包含設於元件區域之半導體元件，上述半導體元件係HFET(Hetero-junction Field Effect Transistor，異質接合場效電晶體)。
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