TW201631897A - 具有時序自我檢測的四相位時脈產生器 - Google Patents

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Abstract

一種具有時序自我檢測的四相位時脈產生器，其包括鎖相迴路、除頻模組以及檢測與控制模組。鎖相迴路用以分別產生出具有相同頻率且相位依次相差90度的第一至第四標準時脈信號。除頻模組耦接於鎖相迴路，並且用以根據第一控制信號來決定是否對第一至第四標準時脈信號進行除頻以產生第一至第四輸出時脈信號。檢測與控制模組則耦接於除頻模組，並且用以對第一至第四輸出時脈信號進行時序檢測，以藉此產生出第一控制信號。當第一至第四輸出時脈信號的時序不正確時，第一控制信號用以使得除頻模組不對第一至第四標準時脈信號進行除頻。

Description

具有時序自我檢測的四相位時脈產生器
本發明是有關於一種時脈產生器(clock generator)，且特別是一種能依據內部的鎖相迴路(Phase-Locked Loops,PLL)產生出的四個標準時脈信號彼此之間的相位關係，來進行時序自我檢測(timing sequence self-detection)的四相位(four-phase)時脈產生器。
時脈產生器目前已經廣泛地應用在各類型的電子裝置當中，其主要的功能並在於提供出準確的時脈信號，以使得各電子裝置可以在此準確的時脈信號下進行操作，而目前的時脈產生器中則大多採用有鎖相迴路的技術基礎。
進一步來說，鎖相迴路是一種利用回授(feedback)訊號來實現同步的技術，其作用主要是透過回授訊號來將其輸出端之信號的頻率與相位調節至與外部輸入的參考信號的頻率與相位保持同步，也就是說，鎖相迴路是用以同步輸入參考信號以及由其輸出端回授的之信號，以讓其輸出端之信號與參考信號操作在同樣的頻率與相位。
具體來說，當參考信號的頻率或相位發生改變時，鎖相迴路會檢測出這種變化，並且透過其內部的回授訊號來調節其輸出端之信號，直到兩者重新同步，這種同步又稱作為「鎖定」。由此可知，鎖相迴路實質上為一種封閉式迴路系統(closed loop system)，因此 藉由其回授訊號的控制，可以使得鎖相迴路所產生出的時脈信號能夠具有非常高的準確度。
然而，當要改變整個時脈產生器所輸出的時脈信號的頻率時，若是利用鎖相迴路內的回授參數來直接進行改變的話，將會使得鎖相迴路需要額外經歷有一段安定時間(settling time)。
為了有效地減少安定時間的浪費，近年來越來越多採用鎖相迴路搭配其他數位邏輯電路作為時脈產生器的產品出現，而這類型的時脈產生器是將鎖相迴路的輸出信號之頻率固定，再利用數位邏輯電路去改變鎖相迴路的輸出信號之頻率，以使得時脈產生器最終輸出的是改變頻率後的時脈信號。
不幸地，由於後端的數位邏輯電路為一種開放式迴路系統(open loop system)，因此若未經過適當地對鎖相迴路的輸出信號進行處理，則這類型的時脈產生器將容易受到雜訊的干擾，進而導致整個時脈產生器輸出的時脈信號彼此之間的時序不正確。
本發明實施例提供一種具有時序自我檢測的四相位時脈產生器。所述四相位時脈產生器包括鎖相迴路、除頻模組以及檢測與控制模組。鎖相迴路用以分別產生出具有相同頻率且相位依次相差90度的第一至第四標準時脈信號。除頻模組耦接於鎖相迴路，並且用以根據第一控制信號來決定是否對第一至第四標準時脈信號進行除頻以產生第一至第四輸出時脈信號。檢測與控制模組則耦接於除頻模組，並且用以對第一至第四輸出時脈信號進行時序檢測，以藉此產生出第一控制信號。當第一至第四輸出時脈信號的時序不正確時，第一控制信號用以使得除頻模組不對第一至第四標準時脈信號進行除頻。
綜上所述，本發明實施例所提供的具有時序自我檢測的四相位時脈產生器，採用開放式迴路系統的數位邏輯電路去實現改變時 脈產生器的輸出時脈信號的頻率，以避免採用鎖相迴路來進行頻率改變，藉此進而省略掉鎖相迴路所需要之安定時間的浪費。除此之外，所述四相位時脈產生器藉由根據鎖相迴路所產生的各標準時脈信號之間的相位關係，來對多個輸出時脈信號進行檢測，以維持住多個輸出時脈信號之時序的準確度。據此，所述四相位時脈產生器具有高穩定度與時序自我檢測功能。
為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，但是此等說明與所附圖式僅係用來說明本發明，而非對本發明的權利範圍作任何的限制。
1‧‧‧四相位時脈產生器
10‧‧‧鎖相迴路
12‧‧‧除頻模組
14、14’‧‧‧檢測與控制模組
CKref_1‧‧‧第一標準時脈信號
CKref_2‧‧‧第二標準時脈信號
CKref_3‧‧‧第三標準時脈信號
CKref_4‧‧‧第四標準時脈信號
CS1‧‧‧第一控制信號
CKout_1‧‧‧第一輸出時脈信號
CKout_2‧‧‧第二輸出時脈信號
CKout_3‧‧‧第三輸出時脈信號
CKout_4‧‧‧第四輸出時脈信號
fp1‧‧‧第一D型正反器
121‧‧‧除頻單元
CS2‧‧‧第二控制信號
CK_EN‧‧‧時脈輸出致能信號
fp2‧‧‧第二D型正反器
fp3‧‧‧第三D型正反器
fp4‧‧‧第四D型正反器
fp5‧‧‧第五D型正反器
fp6、fp6_1~fp6_4‧‧‧第六D型正反器
VDD‧‧‧系統電壓
140‧‧‧脈衝產生器
SP‧‧‧脈衝信號
142‧‧‧及閘
D_1~D_4‧‧‧檢測信號
圖1是本發明實施例所提供的具有時序自我檢測的四相位時脈產生器之功能方塊圖。
圖2是本發明實施例所提供的具有時序自我檢測的四相位時脈產生器的第一至第四標準時脈信號以及第一至第四輸出時脈信號之波形示意圖。
圖3是本發明實施例所提供的具有時序自我檢測的四相位時脈產生器的除頻模組之功能方塊圖。
圖4是本發明實施例所提供的具有時序自我檢測的四相位時脈產生器的除頻單元之電路示意圖。
圖5是本發明實施例所提供的具有時序自我檢測的四相位時脈產生器的檢測與控制模組之電路示意圖。
圖6是本發明另一實施例所提供的具有時序自我檢測的四相位時脈產生器的檢測與控制模組之電路示意圖。
在下文中，將藉由圖式說明本發明之各種實施例來詳細描述本發明。然而，本發明概念可能以許多不同形式來體現，且不應解 釋為限於本文中所闡述之例示性實施例。此外，在圖式中相同參考數字可用以表示類似的元件。
首先，請參閱圖1，圖1是本發明實施例所提供的具有時序自我檢測的四相位時脈產生器之功能方塊圖。所述四相位時脈產生器1包括鎖相迴路10、除頻模組12以及檢測與控制模組14。四相位時脈產生器1中的各元件可以是透過純硬件電路來實現，或者是透過硬件電路搭配固件或軟件來實現。總而言之，本發明並不限制四相位時脈產生器1的具體實現方式。另外，上述鎖相迴路10、除頻模組12以及檢測與控制模組14可以是整合或是分開設置，且本發明亦不以此為限制。
詳細來說，鎖相迴路10用以分別產生出具有相同頻率且相位依次相差90度的第一至第四標準時脈信號CKref_1~CKref_4。鎖相迴路10可以包括頻率相位偵測器(Phase Frequency Detector,PDF)、低通濾波器(Low-Pass Filter,LPF)、壓控振盪器(Voltage-Controlled Oscillator,VCO)以及回授單元(大多以除頻器來實現)。舉例來說，鎖相迴路10根據系統時鐘(或者是輸入的參考時脈)產生出不同相位的四個標準時脈信號CKref_1~CKref_4。值得注意的是，上述鎖相迴路10之結構在此僅是用以舉例，其並非用以限制本發明。另外，由於鎖相迴路10之結構為本技術領域中具有通常知識者所習知，因此有關於鎖相迴路10的細部內容於此就不再贅述。
接著，除頻模組12耦接於鎖相迴路10，且除頻模組12用以根據第一控制信號CS1來決定是否對第一至第四標準時脈信號CKref_1~CKref_4進行除頻，以產生出第一至第四輸出時脈信號CKout_1~CKout_4。檢測與控制模組14則耦接於除頻模組12，且檢測與控制模組14用以對第一至第四輸出時脈信號CKout_1~CKout_4進行時序檢測，以藉此產生出第一控制信號CS1。當第一至第四輸出時脈信號CKout_1~CKout_4的時序不正確時，第一控 制信號CS1則用以使得除頻模組12不對第一至第四標準時脈信號CKref_1~CKref_4進行除頻。
根據以上內容，本技術領域中具有通常知識者應可理解到，上述除頻模組12實質上為此四相位時脈產生器1中用來實現改變輸出時脈信號CKout_1~CKout_4之頻率的數位邏輯電路。
舉例來說，請同時參閱圖1與圖2，圖2是本發明實施例所提供的具有時序自我檢測的四相位時脈產生器的第一至第四標準時脈信號以及第一至第四輸出時脈信號之波形示意圖。首先，鎖相迴路10產生出的四個相位依次相差90度的標準時脈信號CKref_1~CKref_4，其頻率可以皆為100MHz。
接著，在透過除頻模組12對第一至第四標準時脈信號CKref_1~CKref_4分別進行除頻之後，除頻模組12則會是輸出為四個相位依次仍舊相差90度，但頻率皆已改變為50MHz的第一至第四輸出時脈信號CKout_1~CKout_4。換句話說，除頻模組12會對於鎖相迴路10所輸出的第一至第四標準時脈信號CKref_1~CKref_4的頻率進行改變，而不會對於第一至第四標準時脈信號CKref_1~CKref_4彼此之間的相位關係(即時序)進行改變。
如前面所述，由於此處的除頻模組12為一種開放式迴路系統，故若未適當地對第一至第四標準時脈信號CKref_1~CKref_4處理，或者除頻模組12之邏輯電路電壓不穩定時，則四相位時脈產生器1將容易受到雜訊的干擾，進而導致第一至第四輸出時脈信號CKout_1~CKout_4的時序不正確(即彼此之間的相位關係受到改變)，，也就是將會使得第一至第四輸出時脈信號CKout_1~CKout_4任連續兩者彼此之間的相位不再精準到相差為90度。
因此，本發明實施例的四相位時脈產生器1可透過其內部的檢測與控制模組14來判斷出除頻模組12在對第一至第四標準時脈信號CKref_1~CKref_4進行除頻之後，所產生的第一至第四輸出時脈信號CKout_1~CKout_4之時序是否正確，並且進而使得檢測與 控制模組14能藉此決定出是否需要控制除頻模組12對第一至第四標準時脈信號CKref_1~CKref_4繼續進行除頻。也就是說，當本發明實施例的檢測與控制模組14判斷出第一至第四輸出時脈信號CKout_1~CKout_4的時序不正確時(亦表示為第一至第四輸出時脈信號CKout_1~CKout_4任連續兩者彼此之間的相位不再精準到相差為90度)，檢測與控制模組14將會發出相關的第一控制信號CS1來通知除頻模組12停止對第一至第四標準時脈信號CKref_1~CKref_4進行除頻。相較於習知的時脈產生器，本發明實施例的四相位時脈產生器1具有時序自我檢測的功能。值得注意的是，上述內容採用的頻率範圍(100MHz與50MHz)僅是用以舉例以方便說明，其並非用以限制本發明。
本發明實施例提供了除頻模組12的一種實施方式如下，以進一步說明關於四相位時脈產生器1中除頻模組12的細節。請一併地參照圖1與圖3，圖3是本發明實施例所提供的具有時序自我檢測的四相位時脈產生器的除頻模組之功能方塊圖。然而，圖3的實施例僅是四相位時脈產生器1內除頻模組12的其中一種詳細實現方式，其並非用以限制本發明。另外，圖3中部分與圖1相似之元件以相似之圖號標示，其功能相同，因此在此不再詳述其細節。
詳細來說，除頻模組12包括第一D型正反器fp1以及除頻單元121。第一D型正反器fp1耦接於鎖相迴路10以及檢測與控制模組14，其中第一D型正反器fp1的反相重置端用以接收第一控制信號CS1，且第一D型正反器fp1的正相輸出端則用以輸出一個第二控制信號CS2。除頻單元121耦接於第一D型正反器fp1以及鎖相迴路10，且除頻單元121用以根據第二控制信號CS2來決定是否對第一至第四標準時脈信號CKref_1~CKref_4進行除頻，以藉此產生出第一至第四輸出時脈信號CKout_1~CKout_4。也就是說，第一D型正反器fp1在接收到來自於檢測與控制模組14 所輸出的時序檢測結果(即第一控制信號CS1)之後，第一D型正反器fp1則會是進一步地將此時序檢測結果轉換為第二控制信號CS2以通知除頻單元121是否對第一至第四標準時脈信號CKref_1~CKref_4繼續進行除頻。
另外一方面，如前面所述，除頻模組12僅會對第一至第四標準時脈信號CKref_1~CKref_4的頻率進行改變，而不會對於第一至第四標準時脈信號CKref_1~CKref_4彼此之間的相位關係進行改變(即表示為仍維持依次相差90度的相位關係)。因此，本技術領域中具有通常知識者應可理解到，改變頻率後的第一至第四輸出時脈信號CKout_1~CKout_4與未改變頻率前的第一至第四標準時脈信號CKref_1~CKref_4之間，應該會存在有某種程度上的相位關聯性。
舉例來說，復請同時參閱圖2，在理想狀態的情況下，本技術領域中具有通常知識者可清楚地發現到，50MHz的第一輸出時脈信號CKout_1的每一上升緣(rising edge)會同步對應到100MHz的第一標準時脈信號CKref_1中依序相差兩單位週期(每單位週期為1/100M)的每一上升緣，50MHz的第二輸出時脈信號CKout_2的每一上升緣會同步對應到100MHz的第一標準時脈信號CKref_1中依序相差兩單位週期的每一下降緣(falling edge)，50MHz的第三輸出時脈信號CKout_3的每一上升緣會同步對應到100MHz的第三標準時脈信號CKref_3中依序相差兩單位週期的每一下降緣，而50MHz的第四輸出時脈信號CKout_4的上升緣則會同步對應到100MHz的第三標準時脈信號CKref_3中依序相差兩單位週期的每一上升緣。值得注意的是，上述所指出的各信號之間的相位關聯性在此僅是用以舉例，其並非用以限制本發明。
根據以上之教示，本技術領域中具有通常知識者應可理解到，四相位時脈產生器1於剛開始啟動運作時，除頻模組12中的第一D型正反器fp1應該是要在第四標準時脈信號CKref_4的上升緣 時，才用以輸出相關的第二控制信號CS2來通知除頻單元121開始對第一至第四標準時脈信號CKref_1~CKref_4進行除頻。如此一來，才可能使得除頻單元121每次所輸出的第一至第四輸出時脈信號CKout_1~CKout_4的相位，能夠有效地穩定維持住在依次相差為90度的情況。也就是說，第一D型正反器fp1的正相輸出端，必須是經由第四標準時脈信號CKref_4的上升緣來觸發，並且藉此以通知除頻單元121來開始對第一至第四標準時脈信號CKref_1~CKref_4進行除頻。
有鑑於此，復請參閱圖3，第一D型正反器fp1的時脈輸入端以及資料輸入端分別接收第四標準時脈信號CKref_4以及一時脈輸出致能信號CK_EN，並且在第一控制信號CS1為真的情況下，使得第一D型正反器fp1用以經由第四標準時脈信號CKref_4的上升緣而觸發，來輸出時脈輸出致能信號CK_EN以作為第二控制信號CS2。時脈輸出致能信號CK_EN可以為一個恆真(true)的固定信號，或者是經控制而為真或非真(false)的變動信號，但本發明並不限制時脈輸出致能信號CK_EN的具體實現方式，本技術領域中具有通常知識者可依據實際需求或應用來進行設計。
另外一方面，根據以上內容，為了更進一步說明關於除頻模組12內的除頻單元121的細節，本發明進一步提供其除頻單元121的一種實施方式。請參閱圖4，圖4是本發明實施例所提供的具有時序自我檢測的四相位時脈產生器的除頻單元之電路示意圖。然而，下述僅是除頻模組12內的除頻單元121的其中一種詳細實現方式，其並非用以限制本發明。另外，圖4中部分與圖1、圖3相似之元件以相似之圖號標示，且其功能相同，故在此不再詳述其細節。
請一併參閱圖1、圖3與圖4以利理解，所述除頻單元121包括有四個D型正反器，其分別為第二至第五D型正反器fp2~fp5。另外，第二至第五D型正反器fp2~fp5每一者的反相輸出端耦接 至其對應的資料輸入端(例如，第二D型正反器fp2的反相輸出端耦接至本身的資料輸入端，並以此類推)。接著，第二與第三D型正反器fp2~fp3的兩時脈輸入端皆接收第一標準時脈信號CKref_1，而第四與第五D型正反器fp4~fp5的兩時脈輸入端則皆接收第三標準時脈信號CKref_3，並且每一第二至第五D型正反器fp2~fp5的反相重置端用以接收第二控制信號CS2。有鑑於此，本技術領域中具有通常知識者應可理解到，當第二控制信號CS2為真時，除頻單元121將分別依據第二至第五D型正反器fp2~fp5的四個正相輸出端來產生出第一至第四輸出時脈信號CKout_1~CKout_4。
以如前面所述的第一至第四輸出時脈信號CKout_1~CKout_4與第一至第四標準時脈信號CKref_1~CKref_4之間的相位關聯性為例進行說明。當第二控制信號CS2為真時，第二D型正反器fp2是用以經由第一標準時脈信號CKref_1的上升緣而觸發，並且在第二D型正反器fp2的正相輸出端輸出第一輸出時脈信號CKout_1，第三D型正反器是用以經由第一標準時脈信號CKref_1的下降緣而觸發，並且在第三D型正反器fp3的正相輸出端輸出第二輸出時脈信號CKout_2，第四D型正反器fp4是用以經由第三標準時脈信號CKref_3的下降緣而觸發，並且在第四D型正反器fp4的正相輸出端輸出第三輸出時脈信號CKout_3，而第五D型正反器fp5則是用以經由第三標準時脈信號CKref_3的上升緣而觸發，並且在第五D型正反器fp5的正相輸出端輸出第四輸出時脈信號CKout_4。
接著，如前面所述，由於除頻模組12僅會對四相位時脈產生器1的第一至第四輸出時脈信號CKout_1~CKout_4的頻率作改變，而不會對第一至第四輸出時脈信號CKout_1~CKout_4彼此之間的相位關係進行改變。因此，在理想狀態的情況下，第一至第四輸出時脈信號CKout_1~CKout_4彼此之間仍應穩定維持住依次相差為90度的相位關係。
有鑑於此，復請參閱圖2，本技術領域中具有通常知識者可清楚地發現到，在理想狀態的情況下，第一至第四輸出時脈信號CKout_1~CKout_4的上升緣，應會分別同步對應到第四、第一至第三輸出時脈信號CKout_4、CKout_1~CKout_3的準位為1時的情況。舉例來說，在理想狀態的情況下，第二輸出時脈信號CKout_2的上升緣，對應到的會是第一輸出時脈信號CKout_1的準位為1時的情況，並且以此類推。又或者是說，在理想狀態的情況下，第一至第四輸出時脈信號CKout_1~CKout_4的下降緣，應會分別同步對應到第二至第四、第一輸出時脈信號CKout_2~CKout_4、CKout_1的準位為1時的情況。舉例來說，在理想狀態的情況下，第一輸出時脈信號CKout_1的下降緣，對應到的會是第二輸出時脈信號CKout_2的準位為1時的情況，並且以此類推。總而言之，上述採用的檢測方式在此僅是用以舉例，其並非用以限制本發明。
根據以上之教示，本技術領域中具有通常知識者應可理解到，本發明實施例的四相位時脈產生器1中的檢測與控制模組14可以藉由上述的檢測方式來對第一至第四輸出時脈信號CKout_1~CKout_4進行時序的自我檢測。
為了更進一步說明關於四相位時脈產生器1內的檢測與控制模組14的細節，本發明進一步提供其檢測與控制模組14的一種實施方式。請參閱圖5，圖5是本發明實施例所提供的具有時序自我檢測的四相位時脈產生器的檢測與控制模組之電路示意圖。圖5中部分與圖1、圖3、圖4相似之元件以相似之圖號標示，且其功能相同，因此在此不再詳述其細節。
進一步來說，檢測與控制模組14可以包括有一個第六D型正反器fp6，其中第六D型正反器fp6的時脈輸入端與資料輸入端分別接收第一至第四輸出時脈信號CKout_1~CKout_4任連續兩者，並且在第六D型正反器fp6的時脈輸入端被其接收信號之上升緣或下降緣而觸發時，在其正相輸出端產生出第一控制信號CS1。 以採用如前面所述的每一輸出時脈信號CKout_1~CKout_4的上升緣，應分別同步對應於第四、第一至第三輸出時脈信號CKout_4、CKout_1~CKout_3準位為1之檢測方式的例子進行說明。當第六D型正反器fp6的時脈輸入端用以接收第二輸出時脈信號CKout_2時，第六D型正反器fp6的資料輸入端則會用以接收第一輸出時脈信號CKout_1，並且使得第六D型正反器fp6在經由第二輸出時脈信號CKout_2的上升緣而觸發時，在其正相輸出端輸出第一輸出時脈信號CKout_1來作為第一控制信號CS1。因此，在理想狀態的情況下，第二輸出時脈信號CKout_2的上升緣對應到的會是第一輸出時脈信號CKout_1準位為1時的情況，因此第六D型正反器fp6乃會輸出為真(邏輯值為1)的第一控制信號CS1。接著，如前面所述，除頻模組12進一步地在第一控制信號CS1為真的情況下，使得除頻模組12中的第一D型正反器fp1用以經由第四標準時脈信號CKref_4的上升緣而觸發，來輸出時脈輸出致能信號CK_EN以作為第二控制信號CS2，並且進而通知除頻模組12中的除頻單元121繼續對第一至第四標準時脈信號CKref_1~CKref_4進行除頻。
相反地，當在第二輸出時脈信號CKout_2的上升緣對應到為第一輸出時脈信號CKout_1準位為0時的情況下，第六D型正反器fp6會輸出為非真(邏輯值為0)的第一控制信號CS1。也就是說，本發明實施例的檢測與控制模組14將可以判斷出第一與第二輸出時脈信號CKout_1、CKout_2彼此之間的相位不再相差為90度(亦表示說時序不正確)，因此使得檢測與控制模組14發出為非真的第一控制信號CS1給除頻模組12。接著，如前面所述，由於除頻模組12中的第一D型正反器fp1的反相重置端接收到其為非真的第一控制信號CS1，故第一D型正反器fp1的正相輸出端強制輸出為同樣非真的第二控制信號CS2至除頻單元121中的第二至第五D型正反器fp2~fp5的反相重置端，並且藉此來通知除頻單元121停止對第一至第四標準時脈信號CKref_1~CKref_4繼續進行除 頻。值得注意的是，本發明並不限制檢測與控制模組14中的第六D型正反器fp6產生出第一控制信號CS1的詳細實現方式，本技術領域中具有通常知識者可依據實際需求或應用來進行設計。
另外一方面，於實務上，上述的檢測與控制模組14中的第六D型正反器fp6的反相重置端則還可用以接收有一系統電壓VDD。總而言之，本發明並不限制其系統電壓VDD的具體實現方式。另外，如前面所述，本發明實施例的四相位時脈產生器1，當在檢測與控制模組14判斷出第一至第四輸出時脈信號CKout_1~CKout_4彼此之間的時序不正確時，將會使得除頻模組12中的第一D型正反器fp1的反相重置端接收到為非真的第一控制信號CS1，並且進而使得除頻模組12中的第一D型正反器fp1輸出為非真的第二控制信號CS2來通知除頻單元121以停止對第一至第四標準時脈信號CKref_1~CKref_4的除頻。如此一來，若是除頻模組12中的第一D型正反器fp1的反相重置端不再重新接收到為真的第一控制信號CS1時，將會使得除頻模組12一直處於停止對第一至第四標準時脈信號CKref_1~CKref_4進行除頻的狀態，進而導致四相位時脈產生器1不再輸出有第一至第四輸出時脈信號CKout_1~CKout_4。
因此，復請參閱圖5，檢測與控制模組14中更可以包括有脈衝產生器140，其中脈衝產生器140根據第二控制信號CS2的下降緣而觸發，以產生出一脈衝信號SP，且脈衝產生器140用以將脈衝信號SP傳送至第六D型正反器fp6的設定端。也就是說，第二控制信號CS2在由原本真而變為非真的情況下，脈衝產生器140會藉此產生出脈衝信號SP至第六D型正反器fp6的設定端，以使得第六D型正反器fp6的正相輸出端強制輸出為真的第一控制信號CS1至除頻單元121中的每一D型正反器fp2~fp5的反相重置端。因此，當在第一控制信號CS1重新為真的情況下，將會使得除頻單元121重新經由第四標準時脈信號CKref_4的上升緣而觸 發，來輸出時脈輸出致能信號CK_EN以作為第二控制信號CS2。
換句話說，當在檢測與控制模組14判斷出第一至第四輸出時脈信號CKout_1~CKout_4彼此之間的時序不正確，且藉此以通知除頻模組12來停止對第一至第四標準時脈信號CKref_1~CKref_4進行除頻的當下，本發明實施例的四相位時脈產生器1，還能夠藉由其檢測與控制模組14內部的脈衝產生器140來重新啟動除頻模組12以對第一至第四標準時脈信號CKref_1~CKref_4進行除頻。因此，相較於習知的時脈產生器，本發明實施例的四相位時脈產生器1進而能夠有效且穩定地提供出具有較高準確度的第一至第四輸出時脈信號CKout_1~CKout_4。
因此，由此可知，上述檢測與控制模組14中的第六D型正反器fp6可根據第一至第四輸出時脈信號CKout_1~CKout_4任連續兩者的相位關係，判斷出第一至第四輸出時脈信號CKout_1~CKout_4彼此之間的相位是否仍相差90度(即判斷出時序是否正確)。對此，根據以上之教示，本技術領域中具有通常知識者應可理解到，若檢測與控制模組14中採用的是如上所述的一組第六D型正反器fp6的方式，來僅對第一至第四輸出時脈信號CKout_1~CKout_4任連續兩者進行檢測的話，本發明實施例的四相位時脈產生器1並不能夠算是具有最全面性的檢測機制。
換句話說，由於第一至第四輸出時脈信號CKout_1~CKout_4彼此之間皆應維持有依次相差為90度的相位關係，因此檢測與控制模組14中可以進一步地採用有多組第六D型正反器fp6_i的方式(其中i為大於1的正整數)，來判斷出第一至第四輸出時脈信號CKout_1~CKout_4彼此之間的時序是否正確。值得注意的是，本發明並不限制檢測與控制模組14中採用多組第六D型正反器fp6的詳細實現方式，本技術領域中具有通常知識者可依據實際需求或應用來進行設計。
因此，請參閱圖6，圖6是本發明另一實施例所提供的具有時 序自我檢測的四相位時脈產生器的檢測與控制模組之電路示意圖。相較於圖5的檢測與控制模組14，圖6的檢測與控制模組14’差異之處在於，檢測與控制模組14’中採用的是M個第六D型正反器fp6_1~fp6_M來判斷出第一至第四輸出時脈信號CKout_1~CKout_4彼此之間的時序是否正確(其中M為大於1的正整數)。圖6中部分與圖1、圖3、圖4、圖5相似之元件以相似之圖號標示，且其功能相同，因此在此不再詳述其細節。
詳細來說，檢測與控制模組14’可以包括有M個第六D型正反器fp6_1~fp6_M以及及閘142。每一第六D型正反器fp6_1~fp6_M的時脈輸入端與資料輸入端分別接收第一至第四輸出時脈信號CKout_1~CKout_4任連續兩者，並且在每一第六D型正反器fp6_1~fp6_M的時脈輸入端被其接收信號之上升緣或下降緣而觸發時，會分別在其正相輸出端產生出檢測信號D_1~D_M。另外，及閘142耦接於每一第六D型正反器fp6_1~fp6_M的正相輸出端，並且及閘142用以根據接受到的檢測信號D_1~D_M來產生出第一控制信號CS1。
因此，根據以上內容，本技術領域中具有通常知識者應可理解到，上述的及閘142為此檢測與控制模組14’中以用來實現彙整出各第六D型正反器fp6_1~fp6_M的檢測結果的邏輯閘電路。除此之外，同理可知，於實務上，檢測與控制模組14’中的每一第六D型正反器fp6_1~fp6_M的反相重置端同樣可用以接收有系統電壓VDD。另外，檢測與控制模組14’中亦可包括脈衝產生器140，其中脈衝產生器140根據第二控制信號CS2的下降緣而觸發，以產生出脈衝信號SP，且脈衝產生器140則用以將此脈衝信號SP傳送至每一第六D型正反器fp6_1~fp6_M的設定端。
為了方便說明，以下同樣以考量到是採用第一至第四輸出時脈信號CKout_1~CKout_4的上升緣，應分別同步對應於第二至第四、第一輸出時脈信號CKout_2~CKout_4、CKout_1準位為1的檢測例 子來作說明。檢測與控制模組14’中包括有4個(即代表為M=4)第六D型正反器fp6_1~fp6_4以及及閘142。當第六D型正反器fp6_1的時脈輸入端用以接收第二輸出時脈信號CKout_2時，第六D型正反器fp6_1的資料輸入端則用以接收第一輸出時脈信號CKout_1，並且使得第六D型正反器fp6_1在經由第二輸出時脈信號CKout_2的上升緣而觸發時，在其正相輸出端輸出第一輸出時脈信號CKout_1來作為檢測信號D_1。另外，當第六D型正反器fp6_2的時脈輸入端用以接收第三輸出時脈信號CKout_3時，第六D型正反器fp6_2的資料輸入端則用以接收第二輸出時脈信號CKout_2，並且使得第六D型正反器fp6_2在經由第三輸出時脈信號CKout_3的上升緣而觸發時，在其正相輸出端輸出第二輸出時脈信號CKout_2來作為檢測信號D_2，以此類推。
若在理想狀態的情況下，第一至第四輸出時脈信號CKout_1~CKout_4的上升緣，應同步對應於第二至第四、第一輸出時脈信號CKout_2~CKout_4、CKout_1準位為1時的情況，因此使得第六D型正反器fp6_1~fp6_4皆輸出為真的檢測信號D_1~D_4，並且進而導致及閘142以產生出為真的第一控制信號CS1。
相反地，當在某輸出時脈信號(例如，第二輸出時脈信號CKout_2)的上升緣對應到前一個輸出時脈信號(例如，第一輸出時脈信號CKout_1)準位為0時的情況，將會使得其第六D型正反器fp6_1輸出為非真的檢測信號D_1，並且進而導致及閘142以產生出為非真的第一控制信號CS1。也就是說，此時的檢測與控制模組14’則可以判斷出第一至第四輸出時脈信號CKout_1~CKout_4彼此之間的時序已不再正確。因此，檢測與控制模組14’發出為非真的第一控制信號CS1來通知除頻模組12以停止對第一至第四標準時脈信號CKref_1~CKref_4的除頻。
綜上所述，本發明實施例所提供的具有時序自我檢測的四相位時脈產生器採用開放式迴路系統的數位邏輯電路去實現改變時脈 產生器的輸出時脈信號的頻率，以避免採用鎖相迴路來進行頻率改變，藉此進而省略掉鎖相迴路所需要安定時間的浪費。除此之外，藉由根據鎖相迴路所產生的各標準時脈信號之間的相位關係，來對時脈產生器的輸出時脈信號進行檢測，以維持住其時序的準確度。據此，所述四相位時脈產生器具有高穩定度與時序自我檢測功能。
以上所述僅為本發明之實施例，其並非用以侷限本發明之專利範圍。
1‧‧‧四相位時脈產生器
10‧‧‧鎖相迴路
12‧‧‧除頻模組
14‧‧‧檢測與控制模組
CKref_1‧‧‧第一標準時脈信號
CKref_2‧‧‧第二標準時脈信號
CKref_3‧‧‧第三標準時脈信號
CKref_4‧‧‧第四標準時脈信號
CS1‧‧‧第一控制信號
CKout_1‧‧‧第一輸出時脈信號
CKout_2‧‧‧第二輸出時脈信號
CKout_3‧‧‧第三輸出時脈信號
CKout_4‧‧‧第四輸出時脈信號

Claims (10)

  1. 一種具有時序自我檢測的四相位時脈產生器，包括：一鎖相迴路，用以分別產生具有相同頻率且相位依次相差90度的一第一標準時脈信號至一第四標準時脈信號；一除頻模組，耦接於該鎖相迴路，用以根據一第一控制信號來決定是否對該第一至該第四標準時脈信號進行除頻以產生一第一輸出時脈信號至一第四輸出時脈信號；以及一檢測與控制模組，耦接於該除頻模組，且該檢測與控制模組用以對該第一至該第四輸出時脈信號進行時序檢測，以藉此產生出該第一控制信號；其中當該第一至該第四輸出時脈信號的時序不正確時，該第一控制信號用以使該除頻模組不對該第一至該第四標準時脈信號進行除頻。
  2. 如請求項第1項所述的四相位時脈產生器，其中該鎖相迴路包括至少一壓控振盪器(voltage-controlled oscillator,VCO)，用以產生出該第一至該第四標準時脈信號。
  3. 如請求項第1項所述的四相位時脈產生器，其中該除頻模組包括：一第一D型正反器，耦接於該鎖相迴路以及該檢測與控制模組，其一反相重置端用以接收該第一控制信號，並且其一正相輸出端用以輸出一第二控制信號；以及一除頻單元，耦接於該第一D型正反器以及該鎖相迴路，用以根據該第二控制信號來決定是否對該第一至該第四標準時脈信號進行除頻以藉此產生出該第一至該第四輸出時脈信號。
  4. 如請求項第3項所述的四相位時脈產生器，其中該第一D型正反器的一時脈輸入端以及一資料輸入端分別接收該第四標準時脈信號以及一時脈輸出致能信號，並且在該第一控制信號為 真時，被該第四標準時脈信號的上升緣觸發，以輸出該時脈輸出致能信號以作為該第二控制信號。
  5. 如請求項第4項所述的四相位時脈產生器，其中該除頻單元更包括：四個D型正反器，分別為第二至第五D型正反器，其中每一該些D型正反器的一反相輸出端耦接至相對應的該D型正反器的一資料輸入端，該第二與該第三D型正反器的兩時脈輸入端接收該第一標準時脈信號，該第四與該第五D型正反器的兩時脈輸入端接收該第三標準時脈信號，並且該第二至該第五D型正反器的四個反相重置端則用以接收該第二控制信號；其中當在該第二控制信號為真時，該除頻單元將分別依據該第二至該第五D型正反器的四個正相輸出端產生出該第一至該第四輸出時脈信號。
  6. 如請求項第5項所述的四相位時脈產生器，其中該第二D型正反器被該第一標準時脈信號的上升緣觸發，而在其該正相輸出端輸出該第一輸出時脈信號，該第三D型正反器被該第一標準時脈信號的下降緣觸發，而在其該正相輸出端輸出該第二輸出時脈信號，該第四D型正反器被該第三標準時脈信號的下降緣觸發，而在其該正相輸出端輸出該第三輸出時脈信號，該第五D型正反器被該第三標準時脈信號的上升緣觸發，而在其該正相輸出端輸出該第四輸出時脈信號。
  7. 如請求項第6項所述的四相位時脈產生器，其中該檢測與控制模組包括：一第六D型正反器，其一時脈輸入端與一資料輸入端分別接收為該第一至第四輸出時脈信號之中的依次二個，並且在該第六D型正反器的該時脈輸入端被其接收信號之上升緣或下降緣觸發時，而產生出該第一控制信號於其一正相輸出端。
  8. 如請求項第6項所述的四相位時脈產生器，其中該檢測與控制 模組包括：M個第六D型正反器，其中每一該些第六D型正反器的一時脈輸入端與一資料輸入端分別接收為該第一至第四輸出時脈信號之中的依次二個，並且在每一該些第六D型正反器的該時脈輸入端被其接收信號之上升緣或下降緣觸發時，每一該些第六D型正反器產生一檢測信號於其一正相輸出端；以及一及閘，耦接於該些第六D型正反器的該些正相輸出端，並且該及閘用以根據該些檢測信號來產生出該第一控制信號；其中，M為大於1的正整數。
  9. 如請求項第7或8項所述的四相位時脈產生器，其中該檢測與控制模組更包括一脈衝產生器，該脈衝產生器被該第二控制信號的下降緣觸發而產生出一脈衝信號，並且將該脈衝信號送至該些第六D型正反器的一設定端。
  10. 如請求項第9項所述的四相位時脈產生器，其中該些第六D型正反器的一反相重置端皆用以接收一系統電壓。
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