TW201620137A - 半導體結構 - Google Patents
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Abstract
一種半導體結構，包含有一半導體基底，具有一主表面；至少一主動區域，設於該半導體基底的該主表面；一淺溝絕緣區域，隔離該主動區域，其中該淺溝絕緣區域的上表面係低於該主表面一預定深度，顯露出該主動區域的一側壁；一垂直接面摻雜區，設於該顯露出的該主動區域的該側壁上；以及一源極/汲極區域，設於該半導體基底的該主表面，其中該垂直接面摻雜區與該源極/汲極區域銜接並共同構成一三維立體接面。
Description
本發明係有關於一種半導體結構，特別是有關於一種改良的動態隨機存取記憶體，具有三維立體接面(3D junction)的節點接觸結構，能有效降低儲存節點的接觸電阻。
隨著製程技術的持續進步，半導體記憶體元件，例如，動態隨機存取記憶體(簡稱為DRAM)的元件關鍵尺寸也越來越小，這使得在單位面積的晶片上可以製造出更多的記憶體單元。
然而，由於主動區域(active area)上的接觸面積也跟著越縮越小，業界目前面臨到的挑戰是儲存節點(storage node)的接觸電阻無法有效降低，特別是當定義節點接觸洞(node contact)的微影製程上有對不準(rnisalignment)的情形發生時。
由此可知，本技術領域仍需要一種改良的半導體結構，以解決上述先前技藝不足與缺點。
為達到上述目的，本發明於是提出一種半導體結構，包含有一半導體基底，具有一主表面；至少一主動區域，設於該半導體基底的該主表面；一淺溝絕緣區域，隔離該主動區域，其中該淺溝絕緣區域的上表面係低於該主表面一預定深度，顯露出該主動區域的一側壁；一垂直接面摻雜區，設於該顯露出的該主動區域的該側壁上；以及一源極/汲極區域，設於該半導體基底的該主表面，其中該垂直接面摻雜區與該源極/汲極區域銜接並共同構成一
三維立體接面。
根據本發明一實施例，該三維立體接面具有一倒L型接面輪廓。
根據本發明一實施例，該垂直接面摻雜區與該源極/汲極區域具有相同導電型。
根據本發明一實施例，該垂直接面摻雜區與該源極/汲極區域均為N型。
根據本發明一實施例，本發明半導體結構另包含一接觸插塞，同時接觸到該垂直接面摻雜區與該源極/汲極區域。
根據本發明一實施例，發明半導體結構另包含至少一埋入字元線，設於該半導體基底內，低於該主表面，並穿過該主動區域。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
10‧‧‧半導體基底
10a‧‧‧主表面
10b‧‧‧側壁
12‧‧‧矽氧襯層
14‧‧‧氮化矽墊層
20‧‧‧絕緣溝槽
22‧‧‧絕緣材料
22a‧‧‧上表面
22b‧‧‧上表面
22c‧‧‧上表面
30‧‧‧斜角度離子佈植製程
32‧‧‧垂直接面摻雜區
40‧‧‧埋入字元線
402‧‧‧字元線溝槽
404‧‧‧閘極介電層
406‧‧‧導體層
408‧‧‧介電層
50‧‧‧源極/汲極區域
52‧‧‧源極/汲極區域
60‧‧‧三維立體接面
70‧‧‧介電層
72‧‧‧位元線
80‧‧‧開口
88‧‧‧接觸插塞
90‧‧‧蓋層
h1‧‧‧預定深度
h2‧‧‧預定深度
AA‧‧‧主動區域
STI‧‧‧淺溝絕緣區域
第1圖至第5圖描述本發明半導體結構及其製作方法。
在下文中，將參照附圖說明本發明實施細節，該些附圖中之內容構成說明書一部份，並以可實行該實施例之特例描述方式繪示。下文實施例已揭露足夠的細節俾使該領域之一般技藝人士得以具以實施。當然，本發明中亦可採行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性、邏輯性、及電性上的改變。因此，下文之細節描述將不欲被視為是一種限定，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。
對於電晶體與積體電路之製造而言，如在一平面製程的場合中，「主表面」一詞係指那些內部或近處製有複數個電晶體的半導體層的表面。
如文中所使用的，「垂直」一詞意指與該主表面大體上呈直角。一般而言，該主表面係沿著所製作出之場效電晶體上的單晶矽層之一<100>平面延伸。
以下將藉由第1圖至第5圖的剖面來描述本發明半導體結構及其製作方法。首先，如第1圖所示，提供一半導體基底10，其具有一主表面10a。在半導體基底10的主表面10a上可以設有一矽氧襯層(oxide liner)12以及一氮化矽墊層(pad nitride)14。接著，進行淺溝絕緣(簡稱為STI)製程，包括在氮化矽墊層14上形成一光阻圖案(圖未示)，接著進行乾蝕刻，於半導體基底10形成絕緣溝槽20，以定義出主動區域(AA)以及淺溝絕緣(STI)區域。然後，於絕緣溝槽20內填入絕緣材料22，再以化學機械研磨製程進行平坦化，使得絕緣材料22的上表面22a與氮化矽墊層14的表面齊平。
如第2圖所示，完成上述STI製程之後，隨即進行一蝕刻製程，例如濕蝕刻製程，但不限於此。上述蝕刻製程選擇性的將部分絕緣材料22蝕除，使得此時絕緣材料22的上表面22b低於半導體基底10的主表面10a一預定深度h1，並且顯露出主動區域(AA)的側壁10b。根據本發明實施例，上述預定深度h1可以介於50埃至500埃。此時，記憶體陣列中的主動區域(AA)呈現隆起，這是因為周圍的淺溝絕緣(STI)區域的表面已經下陷的緣故。
如第3圖所示，接著進行一斜角度離子佈植製程30，將摻質，例如N型摻質，植入到顯露出的主動區域(AA)的側壁10b，形成一垂直接面摻雜區32。根據本發明實施例，上述N型摻質可以是砷或磷，但不限於此。
如第4圖所示，在完成主動區域(AA)、淺溝絕緣(STI)區域以及垂直接面摻雜區32之後，接著進行埋入字元線的製作，於半導體基底10內形成複數條穿過主動區域(AA)的埋入字元線40。例如，形成埋入字元線40的方法可以先以微影及蝕刻製程於半導體基底10內形成複數條字元線溝槽402，再於字元線溝槽402形成閘極介電層404，然後於字元線溝槽402底部形成導體層406，作為閘極，最後再以介電層408覆蓋導體層406並將字元線溝槽402填滿。介電層408同時也會將淺溝絕緣(STI)區域填滿。
在完成埋入字元線的製作後，可以繼續進行一源極/汲極離子佈植製程，於字元線溝槽402兩側的半導體基底10內形成源極/汲極區域50以及源極/汲極區域52，其中源極/汲極區域52與垂直接面摻雜區32共同構成一倒L型的三維立體接面(3D junction)60。根據本發明實施例，源極/汲極區域52與垂直接面摻雜區32為相同導電型，意即，兩者均為N型。
如第5圖所示，接著於半導體基底10上形成至少一介電層70以及一位元線72，其中位元線72設於介電層70中，並與源極/汲極區域50電連接。然後，利用微影及蝕刻製程，於介電層70中形成一開口80，顯露出源極/汲極區域52以及部分的淺溝絕緣(STI)區域。形成上述開口80時，也會再次蝕刻淺溝絕緣(STI)區域，使得淺溝絕緣(STI)區域的上表面22c再次低於半導體基底10的主表面10a一預定深度h2，藉此經由開口80顯露出部分主動區域(AA)的側壁10b以及垂直接面摻雜區32。最後，於開口80內形成儲存節點的接觸插塞88。
根據本發明實施例，形成接觸插塞88的方法可以先於開口80下半部填入一金屬層，再於金屬層上形成一蓋層90，再以微影及蝕刻方法，將開口80內的蓋層90以及下方的金屬層切開，一分為二，如此形成接觸插塞88。由於接觸插塞88底部與源極/汲極區域52與垂直接面摻雜區32共同構成的倒L型的三維立體接面(3D junction)60接觸，從而能夠降低儲存節點的接觸電阻。
第1圖至第5圖的製作方法僅為例示，本發明並不限於上述圖式中所描述之實施例。舉例來說，將主動區域(AA)的側壁10b顯露出來的步驟也可以改在埋入字元線40形成之後再進行。換言之，在其他實施例中，可以先形成埋入字元線40，再形成三維立體接面60。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧半導體基底
20‧‧‧絕緣溝槽
22‧‧‧絕緣材料
22c‧‧‧上表面
40‧‧‧埋入字元線
402‧‧‧字元線溝槽
404‧‧‧閘極介電層
406‧‧‧導體層
408‧‧‧介電層
50‧‧‧源極/汲極區域
60‧‧‧三維立體接面
70‧‧‧介電層
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h2‧‧‧預定深度
AA‧‧‧主動區域
STI‧‧‧淺溝絕緣區域
Claims (6)
- 一種半導體結構，包含有：一半導體基底，具有一主表面；至少一主動區域，設於該半導體基底的該主表面；一淺溝絕緣區域，隔離該主動區域，其中該淺溝絕緣區域的上表面係低於該主表面一預定深度，顯露出該主動區域的一側壁；一垂直接面摻雜區，設於該顯露出的該主動區域的該側壁上；以及一源極/汲極區域，設於該半導體基底的該主表面，其中該垂直接面摻雜區與該源極/汲極區域銜接並共同構成一三維立體接面。
- 如申請專利範圍第1項所述的半導體結構，其中該三維立體接面具有一倒L型接面輪廓。
- 如申請專利範圍第1項所述的半導體結構，其中該垂直接面摻雜區與該源極/汲極區域具有相同導電型。
- 如申請專利範圍第1項所述的半導體結構，其中該垂直接面摻雜區與該源極/汲極區域均為N型。
- 如申請專利範圍第1項所述的半導體結構，其中另包含一接觸插塞，同時接觸到該垂直接面摻雜區與該源極/汲極區域。
- 如申請專利範圍第1項所述的半導體結構，其中另包含至少一埋入字元線，設於該半導體基底內，低於該主表面，並穿過該主動區域。
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