TW201618293A - 具有具中心接觸件之通道區域之光感測器 - Google Patents

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Abstract

本發明揭示像素單元，其包含完全掩埋在具有第一摻雜極性之半導體基板中在第一表面下方之具有第二摻雜極性的電荷累積區域。電荷累積區域回應於引導通過第二表面之光而累積影像電荷。通道區域被安置在半導體基板中介於第一表面與電荷累積區域之間。通道區域之可變電阻係回應於電荷累積區域中所累積之影像電荷。中心接觸件通過第一表面耦合至通道區域之中心部分以提供通過介於通道區域之中心部分與通道區域之一周邊之間的通道區域在電荷累積區域周圍至半導體基板之徑向電流路徑。在中心接觸件處提供回應於電荷累積區域中之影像電荷的讀出信號。

Description

具有具中心接觸件之通道區域之光感測器
本發明大體上係關於半導體裝置，且更明確言之，本發明係關於在半導體裝置中實施之影像感測器。
影像感測器已變得無處不在。影像感測器被廣泛用在數位相機、蜂巢式電話、保全攝影機以及醫學、汽車及許多其他應用中。用來製造影像感測器之技術，且特定言之，用來製造互補金屬氧化物半導體(CMOS)影像感測器(CIS)之技術已持續快速發展。例如，針對較高解析度及較低功率消耗之要求已促進此等影像感測器之進一步微型化與整合。
使用三個電晶體(3T)或四個電晶體(4T)設計來實施典型CMOS影像感測器像素單元。例如，一4T像素單元設計通常包含將影像電荷轉移至一浮動擴散區之一轉移電晶體、將浮動擴散區上之一信號放大至一輸出信號之一電晶體、重設浮動擴散區中之電荷之一電晶體及選擇像素進行讀出之一電晶體。具有轉移電晶體之一像素單元所面臨之一挑戰為在電荷轉移至浮動擴散區中期間，轉移電晶體之閘極下可產生暗電流。此外，當將電荷轉移至浮動擴散區中時，可留下一些電荷，其可增加影像滯後並降低影像品質。此外，額外轉移電晶體之包含佔據貴重的晶片面積並降低影像感測器之填充因數。
100‧‧‧成像系統
102‧‧‧像素陣列
104‧‧‧讀出電路
106‧‧‧功能邏輯
108‧‧‧控制電路
110‧‧‧行位元線
202‧‧‧像素陣列
210‧‧‧位元線
212‧‧‧像素單元
214‧‧‧光電二極體
216‧‧‧入射光
218‧‧‧重設電晶體
222‧‧‧接面場效應電晶體
224‧‧‧列選擇電晶體
226‧‧‧恆定電流源
252‧‧‧接地端子
312A‧‧‧像素單元
312B‧‧‧像素單元
316‧‧‧入射光
318‧‧‧重設電晶體
322‧‧‧接面場效應電晶體(JFET)
324‧‧‧列選擇電晶體
326‧‧‧恆定電流源
328‧‧‧半導體基板
330‧‧‧電荷累積區域
332‧‧‧第一側表面
334‧‧‧第二側表面
336‧‧‧通道區域
338‧‧‧可變電阻
340‧‧‧中心接觸件
342‧‧‧中心部分
344‧‧‧外部周邊
346‧‧‧徑向電流
348‧‧‧讀出信號
350‧‧‧掩埋空乏區域
352‧‧‧接地端子
412‧‧‧像素單元
436‧‧‧通道區域
442‧‧‧中心部分
444‧‧‧輸出周邊
446‧‧‧徑向電流
參考下列圖式描述本發明之非限制及非詳盡實施例，其中除非另外指定，否則相似參考數字指代貫穿各種視圖之相似部分。
圖1圖解說明係根據本發明之教示之包含具有具像素單元之一實例像素陣列的一實例影像感測器之一成像系統之一項實例的一圖式，該等像素單元具有具一完全掩埋空乏區域之一徑向通道區域。
圖2係圖解說明根據本發明之教示之具有具一完全掩埋空乏區域之一徑向通道區域的像素單元之一項實例之一示意圖。
圖3A係圖解說明根據本發明之教示之在具一完全掩埋空乏區域之一徑向通道區域中具有一可變電阻之一實例像素單元的一橫截面視圖。
圖3B係圖解說明根據本發明之教示之在具一完全掩埋空乏區域之一徑向通道區域中具有一可變電阻之另一實例像素單元的一橫截面視圖。
圖4係圖解說明根據本發明之教示之一像素單元之一徑向通道區域的一項實例之一俯視圖。
對應參考字符指示貫穿圖式之數個視圖的對應組件。熟悉此項技術者應瞭解為簡單且清楚之目的圖解說明圖式中之元件，且並不必按比例繪製元件。例如，圖式中之一些元件之尺寸可相對於其他元件而被誇大以幫助改良對本發明之各種實施例之理解。再者，往往並不描繪在一商業可行實施例中有用或必需之常見但熟知的元件，以便促進本發明之此等各種實施例之一較少受阻視圖。
在下列描述中，提出眾多特定細節以便提供對本發明之一詳盡理解。然而，此項技術之一般技術者應瞭解無需採用特定細節以實踐本發明。在其他實例中，尚未詳細描述眾所周知的材料或方法，以便 避免混淆本發明。
貫穿此說明書對「一項實施例」、「一實施例」、「一項實例」或「一實例」之提及意指結合實施例或實例描述之一特定特徵、結構或特性被包含在本發明之至少一項實施例中。因此，貫穿此說明書在各種位置出現片語「在一項實施例中」、「在一實施例中」、「一項實例」或「一實例」並不必皆指代相同實施例或實例。此外，在一或多項實施例或實例中，特定特徵、結構或特性可以任何適當組合及/或次組合組合。特定特徵、結構或特性可被包含在一積體電路、一電子電路、一組合邏輯電路或提供所描述功能性之其他適當組件中。此外，應瞭解因此提供之圖式係出於向此項技術之一般技術者說明之目的且圖式並不必按比例繪製。
如將論述，根據本發明之教示之一實例影像感測器運用一像素單元結構消除對一轉移電晶體之需要，該結構包含具一完全掩埋電荷累積區域特徵之一半導體基板，該區域回應於入射光而在半導體基板之一表面下方產生並調變一完全掩埋空乏區域。掩埋空乏區域與一徑向通道區域重疊以改變該徑向通道區域之一電阻，根據本發明之教示，該徑向通道區域用來回應於入射光而輸出像素單元之一讀出信號。由於無轉移電晶體被包含在實例像素單元中，故暗電流降低，此係因為不再存在一轉移電晶體閘極，在其之下電荷被轉移至一浮動擴散區。此外，由於實例像素單元之空乏區域被完全掩埋且並不與半導體基板之一表面接觸，故根據本發明之教示，作為空乏區域與半導體基板之表面接觸之一結果產生的暗電流進一步降低。
為圖解說明，圖1係圖解說明根據本發明之教示之包含一實例影像感測器之一成像系統100的一項實例之一圖式。如所描繪實例中所展示，成像系統100包含一像素陣列102、讀出電路104、功能邏輯106及控制電路108。像素陣列102係成像感測器或像素單元(例如，像素 P1、P2...Pn)之一二維(2D)陣列。在一項實例中，每一像素單元係一互補金屬氧化物半導體(CMOS)成像像素。如圖解說明，每一像素單元被配置至一列(例如，列R1至Ry)及一行(例如，行C1至Cx)中以獲得一人、位置、物件等等之影像資料，其接著可用來生成人、位置、物件等等之一2D影像。如下文將進一步詳細地論述，在一項實例中，根據本發明之教示，在無轉移電晶體但具有具完全掩埋空乏區域之徑向通道區域的一半導體基板中實施每一像素單元。
在一項實例中，在每一像素單元已累積其影像資料或影像電荷之後，該影像資料藉由讀出電路104通過行位元線110讀出且接著轉移至功能邏輯106。在各種實例中，讀出電路104亦可包含額外放大電路、額外類比轉數位(ADC)轉換電路或其他。功能邏輯106可簡單地儲存影像資料或甚至藉由應用後期影像效果(例如，剪裁、旋轉、移除紅眼、調節亮度、調節對比度或其他)操作該影像資料。在一項實例中，讀出電路104可沿著讀出行位元線110一次讀出一列影像資料(已圖解說明)或可使用諸如串行讀出或全並行地同時讀出所有像素單元之各種其他技術(未圖解說明)來讀出影像資料。
在一項實例中，控制電路108被耦合至像素陣列102以控制像素陣列102之操作特性。例如，控制電路108可產生用於控制影像擷取之一快門信號。在一項實例中，該快門信號係一全域快門信號，其用於同時啟用像素陣列102內之所有像素單元以在一單擷取窗期間同時擷取其等各自影像資料。在另一實例中，該快門信號係一捲動快門信號，使得在連續擷取窗期間循序啟用像素之每一列、行或群組。
圖2係圖解說明根據本發明之教示之一像素陣列202之像素單元212的一項實例之一示意圖。應瞭解，圖2之像素單元212與像素陣列可為圖1之像素單元(例如，像素P1、P2...Pn)之一者與像素陣列102的實例實施方案，且應瞭解，下文提及之經類似命名且編號之元件類似 於上文描述般耦合及發揮作用。如圖2中所描繪實例中所展示，像素單元212包含累積影像電荷之一光電二極體PD 214、一接面場效應電晶體(JFET)222、一重設電晶體218、一列選擇電晶體224及如展示耦合至位元線210與列選擇電晶體224之一恆定電流源226。如將論述，根據本發明之教示，光電二極體PD 214與JFET 222組合形成一主動像素結構。在操作期間，光電二極體PD 214回應於一積分時間期間之入射光216而累積影像電荷。累積之影像電荷作為一輸入信號耦合至JFET 222之閘極。JFET 222之汲極被耦合至一固定電位(其在所描繪實例中為接地端子252)，使得JFET 222以一共同汲極組態耦合或係一耦合源極隨耦器之電晶體，其中一讀出信號因此輸出在JFET 222之源極處。如下文將進一步詳細地論述，根據本發明之教示，運用具有完全掩埋空乏區域之徑向通道區域來實施JFET 222，其降低暗電流產生。
如圖解說明之實例中所展示，重設電晶體218被耦合在一重設電壓VRESET與JFET 222之一源極端子之間，以在積分之前回應於一重設信號RST而重設像素單元212(例如，將光電二極體PD 214放電/充電至預設電壓VRESET)。列選擇電晶體224回應於一列選擇信號RS而將像素單元212之輸出選擇性地耦合至讀出行位元線210。在一項實例中，可藉由控制電路(諸如(例如)上文在圖1中所論述之控制電路108)產生RST信號與RS信號。應瞭解，根據本發明之教示，像素單元212係在無一轉移電晶體之情況下實施，其降低總體電晶體計數並改良填充因數。
圖3A係圖解說明根據本發明之教示之在具一完全掩埋空乏區域之一徑向通道區域中具有一可變電阻之一實例像素單元312A的一橫截面視圖。應瞭解，如圖3A中所展示之像素單元312A可為圖1之像素單元(例如，像素P1、P2...Pn)之一者及/或圖2之像素單元212的一實例 實施方案，且應瞭解，下文提及之經類似命名且編號之元件類似於上文描述般耦合及發揮作用。
如圖3A中描繪之實例中所展示，像素單元312A包含具有一第一摻雜極性之一半導體基板328。例如，在所描繪實例中，半導體基板328具有一P-摻雜。一電荷累積區域330被完全掩埋在半導體基板328中且在該半導體基板328之一第一側表面332下方。在圖解說明之實例中，第一側表面332係半導體基板328之一前側表面。
在實例中，一電荷累積區域330摻雜有極性與半導體基板328之摻雜劑之極性相反的摻雜劑。因此，在其中半導體基板328具有P-摻雜之一實例中，電荷累積區域330具有N-摻雜。電荷累積區域330經耦合以回應於引導通過一第二側表面334之入射光316而累積影像電荷，該第二側表面334係與第一側表面332對立之表面。例如，在所描繪實例中，第二側表面334係半導體基板328之一後側表面。電荷累積區域330中產生之影像電荷的數量係依據電荷累積區域330中回應於入射光316而產生之光生電流與積分時間而變化。
在實例中，一掩埋空乏區域350係回應於電荷累積區域330中產生之影像電荷而產生在該電荷累積區域330附近。掩埋空乏區域350被完全掩埋在半導體基板328之第一側表面332下方。半導體基板328中之掩埋空乏區域350之尺寸回應於電荷累積區域330中產生之影像電荷的數量而改變。
一通道區域336被安置在半導體基板328中介於第一側表面332與電荷累積區域330之間。在實例中，通道區域336摻雜有具有與半導體基板328之摻雜劑相同之極性且具有一較高摻雜濃度的摻雜劑。因此，在其中半導體基板328具有P-摻雜之一實例中，通道區域336具有P+摻雜。隨著半導體基板328中之掩埋空乏區域350之尺寸變大，掩埋空乏區域350與通道區域336之重疊量增加。隨著掩埋空乏區域350之 尺寸減小，掩埋空乏區域350與通道區域336之重疊量減小。
如所描繪實例中圖解說明，一中心接觸件340係通過第一側表面332耦合至通道區域336之一中心部分342。因而，如展示，提供通過通道區域336之中心部分342與通道區域336之一外部周邊344之間的通道區域336而在電荷累積區域330周圍至半導體基板328之一徑向電流IRADIAL 346的一電流路徑。根據本發明之教示，通過通道區域336之徑向電流路徑之電阻係回應於掩埋空乏區域350回應於電荷累積區域330中之影像電荷之數量的重疊量而改變。通過通道區域336之徑向電流路徑之此可變電阻在圖3A中被表示為通道區域336之中心部分342與通道區域336之一外部周邊344之間的可變電阻RVAR 338。
在實例中，隨著掩埋空乏區域350與通道區域336之重疊量增加，可變電阻RVAR 338之電阻增加，直至掩埋空乏區域350與通道區域336之重疊完全「夾斷」通道區域336為止，此時通道區域336之電荷載子空乏且通道區域336中之電導因此非常低。相應地，可變電阻RVAR 338非常高且徑向電流IRADIAL 346下降至實質上零。應瞭解，根據本發明之教示，在掩埋空乏區域350永遠不到達第一側表面332之情況下，通道區域336可被掩埋空乏區域350完全「夾斷」，其可減少暗電流。隨著掩埋空乏區域350與通道區域336之重疊量減少，可變電阻RVAR 338之電阻相應地減少。
在一項實例中，掩埋空乏區域350與通道區域336之重疊量係依據電荷累積區域330中之影像電荷之數量而變化。對應地，根據本發明之教示，徑向電流IRADIAL 346之量值係依據電荷累積區域330中之影像電荷之數量而變化。因此，隨著電荷累積區域330中之影像電荷之數量增加，徑向電流IRADIAL 346增加。隨著電荷累積區域330中之影像電荷之數量減少，徑向電流IRADIAL 346減少，直至通道區域336被完全「夾斷」為止，此時徑向電流IRADIAL 346下降至實質上零。
由於如上文所描述可變電阻RVAR 338與徑向電流IRADIAL 346回應於電荷累積區域330中之影像電荷，故根據本發明之教示，回應於電荷累積區域330中累積之影像電荷的一讀出信號348經耦合以通過一列選擇電晶體324提供在中心接觸件340處。在一項實例中，列選擇電晶體324被耦合在像素單元之一位元線輸出(例如，圖2之位元線210)與中心接觸件340之間。如圖3A之實例中所展示，列選擇電晶體324經耦合以回應於耦合至該列選擇電晶體324之一列選擇信號RS而將讀出信號348從中心接觸件340輸出至位元線輸出。在一項實例中，如展示，一恆定電流源326可在列選擇電晶體324處耦合至像素單元312A之輸出。
圖3A中所描繪實例亦展示一重設電晶體318被耦合在中心接觸件340與一重設電壓VRESET之間。在操作中，重設電晶體318經耦合以回應於耦合至該重設電晶體318之一重設信號RST而重設累積區域330中累積的影像電荷。例如，重設信號RST可用來在光316之積分之前重設像素單元312A。因而，根據本發明之教示，重設電晶體318在一重設操作期間接通，其將中心接觸件340耦合至重設電壓VRESET，且通過中心接觸件340抽取出電荷累積區域330中之實質上所有累積的影像電荷。根據本發明之教示，此時，電荷累積區域330之影像電荷完全空乏，其使掩埋空乏區域350變大以「夾斷」通道區域336，從而使通道區域336之電荷載子空乏，且在一重設之後及積分之前增加可變電阻RVAR 338之電阻。
圖3B係圖解說明根據本發明之教示之具有在一徑向通道區域及一完全掩埋空乏區域中具一可變電阻的一JFET之像素單元312B之另一實例的一橫截面視圖。應瞭解，如圖3B中所展示像素單元312B可為圖1之像素單元(例如，像素P1、P2...Pn)之一者及/或圖2之像素單元212及/或圖3A之像素單元312A的一實例實施方案，且應瞭解，下文 提及之經類似命名且編號之元件類似於上文描述般耦合及發揮作用。相應地，為簡潔起見不必再次詳細描述經類似命名且編號之元件。
圖3B之像素單元312B與圖3A之像素單元312A之間的一個差異在於，圖3A中圖解說明之通道區域336之可變電阻RVAR 338係用如圖3B中所展示像素單元312B中之通道區域336中的一JFET 322表示。如圖3B中所描繪實例中所展示，通道區域336之中心部分342係由JFET 322之一源極端子表示或耦合至JFET 322之一源極端子，且通道區域336之外部周邊344係由JFET 322之一汲極端子表示或耦合至JFET 322之一汲極端子。相應地，應瞭解，通道區域336之中心部分342與通道區域336之外部周邊344之間的通道區域336因此為JFET 322之一通道。因而，根據本發明之教示，JFET 322之一閘極係回應於或耦合至電荷累積區域330，使得JFET 322之通道之一可變電阻係回應於累積區域330中累積的影像電荷。如圖3B中所描繪實例中所展示，半導體基板被耦合至一固定電位(其在所描繪實例中為接地端子352)，使得JFET 322之汲極通過半導體基板328耦合至接地端子352。相應地，根據本發明之教示，JFET 322以一共同汲極組態耦合或係一耦合源極隨耦器之電晶體，其中一讀出信號348在JFET 322之源極處通過中心接觸件340且通過列選擇電晶體324輸出。
應注意，根據本發明之教示，像素單元312B之操作類似於像素單元312A之操作。例如，重設電晶體318經耦合以在積分之前重設電荷累積區域330中之影像電荷。此外，通道區域336及/或JFET 322之通道中之可變電阻的值係回應於電荷累積區域330中之影像電荷的數量，其改變掩埋空乏區域350與通道區域336及/或JFET 322之通道之重疊量。相應地，根據本發明之教示，讀出信號348係由像素單元312B回應於電荷累積區域330中回應於入射光316產生之影像電荷之數量而輸出。
圖4係圖解說明根據本發明之教示之一像素單元412之一實例的一俯視圖，其展示一徑向通道區域436中之徑向電流。應瞭解，圖4之像素單元412可為圖1之像素單元(例如，像素P1、P2...Pn)之一者及/或圖2之像素單元212及/或圖3A之像素單元312A及/或圖3B之像素單元312B的一實例實施方案，且應瞭解，下文提及之經類似命名且編號之元件類似於上文描述般耦合及發揮作用。如展示，如圖4中所展示通道區域436之輸出周邊444包圍通道區域436之中心部分442。相應地，根據本發明之教示，徑向電流IRADIAL 446流過之通道區域436係具有徑向電流路徑之一徑向通道區域，該徑向電流路徑被安置在通道區域436之中心部分442之間的通道區域436中且向外延伸至通道區域436之外部周邊444。在一項實例中，中心部分442對應於或耦合至JFET(例如，圖3B之JFET 322)之源極端子且外部周邊444對應於或耦合至JFET(例如，圖3B之JFET 322)之汲極端子。
本發明之圖解說明實例之上述描述(包含在摘要中描述之內容)不希望為詳盡的或被限制為所揭示之精確形式。雖然本文出於闡釋性目的描述本發明之特定實施例及實例，但各種等效修改為可行的，而不背離本發明之更廣泛精神及範疇。
根據上文詳細描述，可對本發明之實例作出此等修改。用在下列申請專利範圍中之術語不應被解釋為將本發明限制於說明書與申請專利範圍中揭示的特定實施例。實情係，範疇將完全由下列申請專利範圍判定，該等申請專利範圍應根據申請專利範圍解釋之公認原則來解釋。相應地，本說明書及圖式被認為係闡釋性的而非限制性的。
312A‧‧‧像素單元
316‧‧‧入射光
318‧‧‧重設電晶體
324‧‧‧列選擇電晶體
326‧‧‧恆定電流源
328‧‧‧半導體基板
330‧‧‧電荷累積區域
332‧‧‧第一側表面
334‧‧‧第二側表面
336‧‧‧通道區域
338‧‧‧可變電阻
340‧‧‧中心接觸件
342‧‧‧中心部分
344‧‧‧外部周邊
346‧‧‧徑向電流
348‧‧‧讀出信號
350‧‧‧掩埋空乏區域
352‧‧‧接地端子

Claims (25)

  1. 一種像素單元，其包括：一半導體基板，其具有一第一摻雜極性；具有一第二摻雜極性之一電荷累積區域，其被完全掩埋在該半導體基板中在該半導體基板之一第一側表面下方，其中該第二摻雜極性與該第一摻雜極性相反，其中該電荷累積區域經耦合以回應於引導通過半導體基板之一第二側表面的光而累積影像電荷，其中該第二側表面與該第一側表面對立；一通道區域，其被安置在該半導體基板中介於該第一側表面與該電荷累積區域之間，其中該通道區域之一可變電阻係回應於該電荷累積區域中累積的該影像電荷；及一中心接觸件，其通過該第一側表面耦合至該通道區域之一中心部分以提供通過介於該通道區域之該中心部分與該通道區域之一周邊之間的該通道區域在該電荷累積區域周圍至該半導體基板的一徑向電流路徑，其中回應於該電荷累積區域中累積之該影像電荷的一讀出信號經耦合以被提供在該中心接觸件處。
  2. 如請求項1之像素單元，其進一步包括回應於該影像電荷之一掩埋空乏區域，其中該掩埋空乏區域完全產生在該第一側表面下方且與靠近該電荷累積區域之該通道區域重疊，以回應於該電荷累積區域中累積之該影像電荷而調節該通道區域的該可變電阻。
  3. 如請求項1之像素單元，其中該通道區域之該周邊包圍該通道區域之該中心部分，使得該通道區域係具有該徑向電流路徑之一徑向通道區域，該徑向電流路徑被安置在該通道區域中介於該 通道區域之該中心部分與該通道區域之該周邊之間。
  4. 如請求項1之像素單元，其中該通道區域之該中心部分係一接面場效應電晶體(JFET)之一第一端子，其中該通道區域之該周邊係該JFET之一第二端子，其中在該通道區域之該中心部分與該通道區域之該周邊之間的該通道區域係該JFET之一通道，且其中該JFET之一閘極被耦合至該電荷累積區域，使得該JFET之該通道之一可變電阻係回應於該累積區域中累積的該影像電荷。
  5. 如請求項4之像素單元，其中該JFET之該等第一與第二端子包括該JFET之一源極與一汲極。
  6. 如請求項5之像素單元，其中該JFET之該汲極通過該半導體基板耦合至一第一電位，使得該JFET係一耦合源極隨耦器之JFET。
  7. 如請求項1之像素單元，其進一步包括耦合在該中心接觸件與一重設電壓之間的一重設電晶體，其中該重設電晶體經耦合以回應於耦合至該重設電晶體之一重設信號而重設該累積區域中累積的該影像電荷。
  8. 如請求項1之像素單元，其進一步包括耦合在該像素單元之一位元線輸出與該中心接觸件之間的一列選擇電晶體，其中該列選擇電晶體經耦合以回應於耦合至該列選擇電晶體之一列選擇信號而將該讀出信號從該中心接觸件輸出至該位元線輸出。
  9. 如請求項8之像素單元，其進一步包括耦合至該像素單元之該位元線輸出的一恆定電流源。
  10. 如請求項1之像素單元，其中該半導體基板具有一第一摻雜濃度之該第一摻雜極性且其中該通道區域具有一第二摻雜濃度之該第一摻雜極性，其中該第二摻雜濃度大於該第一摻雜濃度。
  11. 如請求項1之像素單元，其中該第一摻雜極性係一p型摻雜極性，且其中該第二摻雜極性係一n型摻雜極性。
  12. 如請求項1之像素單元，其中該第一側係該半導體基板之一前側，且其中該第二側係該半導體基板之一後側。
  13. 一種成像感測器系統，其包括：一像素陣列，其具有安置在具一第一摻雜極性之一半導體基板中的複數個像素單元，其中該複數個像素單元之每一者包含：具有一第二摻雜極性之一電荷累積區域，其被完全掩埋在該半導體基板中在該半導體基板之一第一側表面下方，其中該第二摻雜極性與該第一摻雜極性相反，其中該電荷累積區域經耦合以回應於引導通過半導體基板之一第二側表面的光而累積影像電荷，其中該第二側表面與該第一側表面對立；一通道區域，其被安置在該半導體基板中介於該第一側表面與該電荷累積區域之間，其中該通道區域之一可變電阻係回應於該電荷累積區域中累積的該影像電荷；及一中心接觸件，其通過該第一側表面耦合至該通道區域之一中心部分以提供通過介於該通道區域之該中心部分與該通道區域之一周邊之間的該通道區域在該電荷累積區域周圍至該半導體基板的一徑向電流路徑，其中回應於該電荷累積區域中累積之該影像電荷的一讀出信號經耦合以被提供在該中心接觸件處；控制電路，其被耦合至該像素陣列以控制該像素陣列之操作；及讀出電路，其被耦合至該像素陣列以從該複數個像素單元之每一者讀出該讀出信號。
  14. 如請求項13之成像感測器系統，其進一步包括耦合至該讀出電路以儲存來自該複數個像素單元之每一者之該讀出信號的功能 邏輯。
  15. 如請求項13之成像感測器系統，其中該複數個像素單元之每一者進一步包含回應於該影像電荷之一掩埋空乏區域，其中該掩埋空乏區域完全產生在該第一側表面下方且與靠近該電荷累積區域之該通道區域重疊，以回應於該電荷累積區域中累積的該影像電荷而調節該通道區域之該可變電阻。
  16. 如請求項13之成像感測器系統，其中該通道區域之該周邊包圍該通道區域之該中心部分，使得該通道區域為具有該徑向電流路徑之一徑向通道區域，該徑向電流路徑被安置在該通道區域中介於該通道區域之該中心部分與該通道區域之該周邊之間。
  17. 如請求項13之成像感測器系統，其中該通道區域之該中心部分係一接面場效應電晶體(JFET)之一第一端子，其中該通道區域之該周邊係該JFET之一第二端子，其中該通道區域之該中心部分與該通道區域之該周邊之間的該通道區域係該JFET之一通道，且其中該JFET之一閘極被耦合至該電荷累積區域，使得該JFET之該通道之一可變電阻係回應於該累積區域中累積的該影像電荷。
  18. 如請求項17之成像感測器系統，其中該JFET之該等第一與第二端子包括該JFET之一源極與一汲極。
  19. 如請求項18之成像感測器系統，其中該JFET之該汲極通過該半導體基板耦合至一第一電位，使得該JFET係一耦合源極隨耦器之JFET。
  20. 如請求項13之成像感測器系統，其中該複數個像素單元之每一者進一步包含耦合在該中心接觸件與一重設電壓之間的一重設電晶體，其中該重設電晶體經耦合以回應於耦合至該重設電晶體之一重設信號而重設該累積區域中累積的該影像電荷。
  21. 如請求項13之成像感測器系統，其中該複數個像素單元之每一者進一步包含耦合在該像素單元之一位元線輸出與該中心接觸件之間的一列選擇電晶體，其中該列選擇電晶體經耦合以回應於耦合至該列選擇電晶體的一列選擇信號而將該讀出信號從該中心接觸件輸出至該位元線輸出。
  22. 如請求項21之成像感測器系統，其中該複數個像素單元之每一者進一步包含耦合至該像素單元之該位元線輸出的一恆定電流源。
  23. 如請求項13之成像感測器系統，其中該半導體基板具有一第一摻雜濃度之該第一摻雜極性且其中該複數個像素單元之每一者之該通道區域具有一第二摻雜濃度的該第一摻雜極性，其中該第二摻雜濃度大於該第一摻雜濃度。
  24. 如請求項13之成像感測器系統，其中該第一摻雜極性係一p型摻雜極性，且其中該第二摻雜極性係一n型摻雜極性。
  25. 如請求項13之成像感測器系統，其中該第一側係該半導體基板之一前側，且其中該第二側係該半導體基板之一後側。
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