TW201611214A - 半導體封裝件及其製法 - Google Patents

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Abstract

一種半導體封裝件及其製法，半導體封裝件包括基底層、複數導電柱、半導體元件以及封裝膠體。基底層係具有相對之第一與第二表面及容置部。導電柱係形成基底層之第二表面上，並具有相對之第一與第二端部，且第二端部係遠離基底層之第二表面。半導體元件係容置於基底層之容置部內，並具有相對之主動面與被動面，且主動面係外露於基底層之第一表面。封裝膠體係形成於基底層之第二表面上以包覆導電柱及半導體元件，並具有相對之第三與第四表面，且導電柱之第二端部外露出封裝膠體之第四表面。藉此，本發明可用於具有精細間距之導電柱之半導體封裝件上。

Description

半導體封裝件及其製法
本發明係關於一種半導體封裝件及其製法，特別是指一種具有導電柱之半導體封裝件及其製法。
目前在半導體封裝件中，常以複數導通球(如銲球或凸塊)作為電性連接之導電元件，並將封裝膠體包覆晶片及該些導通球，且將各該導通球之兩端部分別外露於該封裝膠體之上下表面，再將增層結構等設置於該封裝膠體上，進而透過該些導通球電性連接該晶片至該增層結構。
第1A圖至第1G圖係繪示習知技術之半導體封裝件1及其製法之剖視示意圖。
如1A圖所示，先提供一具有第一剝離層101之第一承載板10，並設置晶片11與複數導通球12於該第一剝離層101上。該晶片11係具有複數銲墊111及相對之主動面11a與被動面11b，各該導通球12係具有寬度W1及相對之第一端部12a與第二端部12b。
如1B圖所示，形成一具有相對之第一表面13a與第二表面13b之封裝膠體13於該第一剝離層101上，以藉由該 封裝膠體13包覆該晶片11及該些導通球12，並移除部分該導通球12以使其具有長度L1而外露出該第二端部12b。
如1C圖所示，設置第二承載板14於第1B圖之封裝膠體13之第二表面13b上，並將第1B圖之整體結構上下倒置，再去除該第一剝離層101以移除該第一承載板10。
如1D圖所示，形成增層結構15於該晶片11之主動面11a與該封裝膠體13之第一表面13a上。該增層結構15係具有至少一介電層151、複數形成於該介電層151內之導電盲孔152、及至少一形成於該介電層151上之線路層153，且該線路層153係具有複數電性接觸墊154。
如1E圖所示，形成絕緣保護層16於該增層結構15上，並形成複數凸塊底下金屬層161於該絕緣保護層16上以電性連接該些電性接觸墊154。
如1F圖所示，形成一具有第二剝離層171之第三承載板17於該絕緣保護層16上。
如1G圖所示，將第1F圖之整體結構上下倒置，並移除該第二承載板14，且去除該第二剝離層171以移除該第三承載板17，再形成複數銲球18於該些凸塊底下金屬層161上，藉此形成半導體封裝件1。
上述習知技術之缺點在於：該些導通球12之寬度W1較寬，以致其無法用於具有精細間距(fine pitch)之半導體封裝件1上。再者，該半導體封裝件1之製程中需使用到第三承載板17，亦會增加承載板之成本。另外，該晶片11容易受到該封裝膠體13之衝擊、壓合或作用力而產生位移。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。
本發明係提供一種半導體封裝件，其包括：基底層，係具有相對之第一表面與第二表面、及貫穿該第一表面與第二表面之容置部；複數導電柱，係形成於該基底層之第二表面上，各該導電柱係具有相對之第一端部與第二端部，且該第二端部係遠離該基底層之第二表面；半導體元件，係容置於該基底層之容置部內，並具有相對之主動面與被動面，且該主動面係外露於該基底層之第一表面；以及封裝膠體，係形成於該基底層之第二表面上以包覆該些導電柱及該半導體元件，並具有相對之第三表面與第四表面，且該些導電柱之第二端部外露出該封裝膠體之第四表面。
該基底層可為介電層、絕緣層、中介層、基板或另一封裝膠體。該導電柱可為圓柱體、橢圓柱體、方形柱體、多邊形柱體或球形柱體，且形成該導電柱之材質可為金、銀、銅、錫、鎳或其合金。
該半導體封裝件可包括晶種層，係形成於該導電柱之第一端部上或該導電柱與該基底層之間。
本發明另提供一種半導體封裝件之製法，其包括：提供一具有相對之第一表面與第二表面、及貫穿該第一表面與第二表面之容置部之基底層；形成複數具有相對之第一端部與第二端部之導電柱於該基底層之第二表面上，且該第二 端部係遠離該基底層之第二表面；將具有相對之主動面與被動面之半導體元件容置於該基底層之容置部內，且該主動面係外露於該基底層之第一表面；以及形成一具有相對之第三表面與第四表面之封裝膠體於該基底層之第二表面上以包覆該些導電柱及該半導體元件，其中，該些導電柱之第二端部並外露出該封裝膠體之第四表面。
形成該些導電柱前，可包括下列步驟：形成該具有該容置部之基底層於一第一承載板上；形成一具有複數貫穿孔之阻層於該基底層之第二表面上及對應該容置部之第一承載板上；填充導電材料於該些貫穿孔內以形成該些導電柱於該基底層之第二表面上；以及移除該阻層以外露出該些導電柱。
該半導體封裝件之製法可包括：形成晶種層於該基底層之第二表面、該容置部之壁面與該第一承載板之第一剝離層上。
形成該些導電柱之前的製程可包括：形成該具有該容置部與複數通孔之基底層於一第一承載板上；形成具有複數貫穿孔之阻層於該基底層之第二表面上及該對應容置部之第一承載板上，其中，該些貫穿孔係分別對應該些通孔；填充導電材料於該些通孔與該些貫穿孔內以形成該些導電柱於該第一承載板上，其中，部分該導電柱係嵌埋於該基底層之通孔內；以及移除該阻層以外露出該導電柱未嵌埋於該基底層之通孔內之部分。
該半導體封裝件之製法可包括：形成晶種層於該基底 層之第二表面、該容置部之壁面、該些通孔之壁面與部分該第一承載板之第一剝離層上。
該半導體封裝件之製法可包括：自該第四表面薄化該封裝膠體以外露出該些導電柱之第二端部。
該半導體封裝件及其製法可包括：形成第一線路層於該封裝膠體之第四表面上以電性連接該些導電柱之第二端部，其中，該第一線路層具有複數第一電性接觸墊。
該半導體封裝件及其製法可包括：形成第一絕緣保護層於該封裝膠體之第四表面上以包覆該第一線路層，其中，該第一絕緣保護層係具有複數第一開孔以分別外露出該些第一電性接觸墊。
該半導體封裝件之製法可包括：將具有第二剝離層之第二承載板設置於該第一絕緣保護層上，供該第二剝離層包覆該第一絕緣保護層及該些外露於該第一開孔之第一電性接觸墊。
該半導體封裝件及其製法可包括：設置半導體裝置於該第一絕緣保護層上，且該半導體裝置透過複數導電元件分別電性連接該些外露於該第一開孔之第一電性接觸墊。
該半導體封裝件及其製法可包括：形成複數通孔於該基底層中，以分別外露出該些導電柱之第一端部。
該半導體封裝件及其製法可包括：形成增層結構於該基底層之第一表面與該半導體元件之主動面上，並電性連接該增層結構至該些導電柱之第一端部及該半導體元件之銲墊，其中，該增層結構係具有至少一介電層、複數導電 盲孔及至少一第二線路層，且該第二線路層係具有複數第二電性接觸墊。
該介電層係形成於該基底層之第一表面與該半導體元件之主動面上，最內層之該些導電盲孔係分別電性連接該些導電柱之第一端部，且該第二線路層係電性連接該些導電盲孔。
該半導體封裝件及其製法可包括：形成第二絕緣保護層於最外層之該介電層與該第二線路層上，其中，該第二絕緣保護層係具有複數第二開孔以分別外露出最外層之該些第二電性接觸墊。
該半導體封裝件及其製法可包括：將複數凸塊底下金屬層分別形成於該些外露於該第二開孔之第二電性接觸墊上；以及形成複數銲球於該些凸塊底下金屬層上。
該基底層可具有複數貫穿該第一表面與該第二表面之通孔，供各該導電柱之一部分嵌埋於該基底層之對應通孔中，且該導電柱之第一端部係外露於該基底層之第一表面。
該半導體封裝件之製法可包括：形成黏著層於該半導體元件與該基底層之間的間隙內。
由上可知，本發明之半導體封裝件及其製法中，主要是提供一具有容置部之基底層，並將複數導電柱形成於該基底層上、或將該些導電柱之一部分嵌埋於該基底層之通孔內，且將半導體元件容置於該基底層之容置部內，再以封裝膠體包覆該些導電柱及該半導體元件。
因此，本發明可用於具有精細間距之導電柱之半導體 封裝件上，加上該半導體封裝件之製程中無須使用到第三承載板，故能降低承載板之成本。
同時，該些導電柱嵌埋於該封裝膠體內之長度相對較短，從而減少該些導電柱受到該封裝膠體之衝擊、壓合或作用力而發生受損、彎折或傾斜之情形。
另外，該半導體元件可直接嵌入該基底層之容置部內，或再以該黏著層固定該半導體元件之位置，進而避免該半導體元件受到該封裝膠體之衝擊、壓合或作用力而產生位移。
1、2、2'‧‧‧半導體封裝件
10、20‧‧‧第一承載板
101、201‧‧‧第一剝離層
11‧‧‧晶片
11a、25a‧‧‧主動面
11b、25b‧‧‧被動面
111、251‧‧‧銲墊
12‧‧‧導通球
12a、24a‧‧‧第一端部
12b、24b‧‧‧第二端部
13、26‧‧‧封裝膠體
13a、21a‧‧‧第一表面
13b、21b‧‧‧第二表面
14、29‧‧‧第二承載板
15、30‧‧‧增層結構
151、301‧‧‧介電層
152、302‧‧‧導電盲孔
153‧‧‧線路層
154‧‧‧電性接觸墊
16‧‧‧絕緣保護層
161、32‧‧‧凸塊底下金屬層
17‧‧‧第三承載板
171、291‧‧‧第二剝離層
18、33‧‧‧銲球
21‧‧‧基底層
211‧‧‧容置部
212‧‧‧壁面
213‧‧‧通孔
22‧‧‧晶種層
23‧‧‧阻層
231‧‧‧貫穿孔
24、24’‧‧‧導電柱
25‧‧‧半導體元件
26a‧‧‧第三表面
26b‧‧‧第四表面
27‧‧‧第一線路層
271‧‧‧第一電性接觸墊
28‧‧‧第一絕緣保護層
281‧‧‧第一開孔
303‧‧‧第二線路層
304‧‧‧第二電性接觸墊
31‧‧‧第二絕緣保護層
311‧‧‧第二開孔
34‧‧‧半導體裝置
341‧‧‧導電元件
35‧‧‧黏著層
351‧‧‧間隙
L1、L2、L3‧‧‧長度
S‧‧‧切割線
W1、W2、W3、W4‧‧‧寬度
第1A圖至第1G圖係繪示習知技術之半導體封裝件及其製法之剖視示意圖；第2A圖至第2R圖係繪示本發明之半導體封裝件及其製法之第一實施例之剖視示意圖；以及第3A圖至第3R圖係繪示本發明之半導體封裝件及其製法之第二實施例之剖視示意圖，其中，第3G'圖為第3G圖之另一態樣。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例 關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。
同時，本說明書中所引用之如「上」、「一」、「第一」、「第二」、「表面」、「主動面」、「被動面」、「端部」等用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A圖至第2R圖係繪示本發明之半導體封裝件2及其製法之第一實施例之剖視示意圖。
如第2A圖所示，提供一第一承載板20且其可具有第一剝離層201，該第一剝離層201可為離型膜(release film)、膠片或黏著層等。
如第2B圖所示，形成基底層21於該第一剝離層201上。在其他實施例中，若該第一承載板20未具有該第一剝離層201，則可直接形成該基底層21於該第一承載板20上。
該基底層21係具有相對之第一表面21a與第二表面21b、及貫穿該第一表面21a與第二表面21b之容置部211(如開孔)，該第一表面21a係面向該第一剝離層201，該容置部211係具有寬度W2並外露出該基底層21之壁面212及部分該第一剝離層201。
該基底層21可為介電層、絕緣層、中介層、基板或封裝膠體等，且該介電層之材質可為聚醯亞胺 (Polyimide,PI)、苯並環丁烯(Benezocy-clobutene,BCB)或聚對二唑苯(Polybenzoxazole,PBO)等，但不以此為限。
如第2C圖所示，以濺鍍或其他方式，形成晶種層(seed layer)22於該基底層21之第二表面21b、該容置部211之壁面212與第一剝離層201上。該晶種層22可為導電層或濺鍍材料層等。
如第2D圖所示，形成阻層23於該基底層21之第二表面21b及該容置部211之第一剝離層201上，並以雷射鑽孔或蝕刻等方式形成複數具有寬度W3之貫穿孔231於該阻層23內，以藉由該些貫穿孔231分別外露出部分該第二表面21b之晶種層22。
如第2E圖所示，填充導電材料於該些貫穿孔231內，以形成複數具有長度(高度)L2、寬度W3及相對之第一端部24a與第二端部24b之導電柱24於該基底層21之第二表面21b之晶種層22上，且該第二端部24b係遠離該基底層21之第二表面21b。
該導電柱24之長度L2可小於習知技術第1B圖之導通球12之長度L1，但不以此為限。而且，該導電柱24可為圓柱體、橢圓柱體、方形柱體、多邊形柱體或球形柱體等，形成該導電柱24之材質可為金、銀、銅、錫、鎳或其合金等。
如第2F圖所示，移除第2E圖之阻層23以外露出該些導電柱24。接著，移除該些導電柱24之第一端部24a以外之晶種層22，以外露出該基底層21之部分第二表面 21b、該容置部211之壁面212及該容置部211之第一剝離層201，使得該晶種層22僅形成於該些導電柱24之第一端部24a與該基底層21之第二表面21b之間。
如第2G圖所示，將具有複數銲墊251、相對之主動面25a與被動面25b之半導體元件25(如晶片)容置於該容置部211內並設置於該第一剝離層201上，該些銲墊251與該主動面25a係外露於該基底層21之第一表面21a。該半導體元件25之寬度W4可等於或近似於該容置部211之寬度W2，使得該半導體元件25與該基底層21之間可不必具有第3G圖之間隙351，但不以此為限。
如第2H圖所示，形成一具有相對之第三表面26a與第四表面26b之封裝膠體26於該基底層21之第二表面21b上，以藉由該封裝膠體26包覆該些導電柱24及該半導體元件25。
如第2I圖所示，以研磨或其他方式，自該第四表面26b薄化該封裝膠體26以外露出該些導電柱24之第二端部24b。
如第2J圖所示，形成第一線路層27於該封裝膠體26之第四表面26b上以電性連接該些導電柱24之第二端部24b，且該第一線路層27係具有複數第一電性接觸墊271。
如第2K圖所示，形成第一絕緣保護層28於該封裝膠體26之第四表面26b上以包覆該第一線路層27，其中，該第一絕緣保護層28係具有複數第一開孔281以分別外露出該些第一電性接觸墊271。該第一絕緣保護層28可為防焊 層(solder mask)或絕緣層等。
如第2L圖所示，設置一具有第二剝離層291之第二承載板29於該第一絕緣保護層28上，供該第二剝離層291包覆該第一絕緣保護層28及該些外露於該第一開孔281之第一電性接觸墊271。該第二剝離層291可為離型膜、膠片或黏著層等。
接著，去除第2K圖之第一剝離層201以移除第一承載板20，並外露出該基底層21之第一表面21a、與該半導體元件25之主動面及銲墊251。
如第2M圖所示，對第2L圖之整體結構上下倒置，並形成複數通孔213於該基底層21內，以藉由該些通孔213分別外露出該些導電柱24之第一端部24a或其上之晶種層22。
如第2N圖所示，形成增層結構30於該基底層21之第一表面21b與該半導體元件25之主動面25a上，並電性連接該增層結構30至該些導電柱24之第一端部24a之晶種層22及該半導體元件25之銲墊251。
該增層結構30可具有至少一(如二層)介電層301、複數(如三層)導電盲孔302及至少一(如三層)第二線路層303，且該第二線路層303係具有複數第二電性接觸墊304。
在本實施例中，最內層之該介電層301係形成於該基底層21之第一表面21a與該半導體元件25之主動面25a上，最內層之該些導電盲孔302係分別電性連接該些導電柱24之第一端部24a之晶種層22，該第二線路層303係電 性連接該些導電盲孔302。
如第2O圖所示，形成第二絕緣保護層31於最外層之該介電層301與該第二線路層303上，且該第二絕緣保護層31係具有複數第二開孔311以分別外露出最外層之該些第二電性接觸墊304。接著，形成複數凸塊底下金屬層32於該些外露於該第二開孔311之第二電性接觸墊304上。
如第2P圖所示，形成複數銲球33於該些凸塊底下金屬層32上。同時，去除第2O圖之第二剝離層291以移除該第二承載板29，進而外露出該第一絕緣保護層28與該些第一開孔281之第一電性接觸墊271。
如第2Q圖所示，依據第2P圖之複數切割線S對其整體結構進行切單(singualtion)作業，並將切單後之結構上下倒置，以形成複數個如第2Q圖所示之結構。
如第2R圖所示，設置半導體裝置34(如晶片)於該第一絕緣保護層28上，且該半導體裝置34透過複數導電元件341(如銲球或銲線)分別電性連接該些外露於該第一開孔281之第一電性接觸墊271，藉此形成半導體封裝件2。
第3A圖至第3R圖係繪示本發明之半導體封裝件2及其製法之第二實施例之剖視示意圖，其中，第3G'圖為第3G圖之另一態樣。第3A圖至第3R圖之半導體封裝件2之製法係大致相同於上述第2A圖至第2R圖之半導體封裝件2'之製法，故相同處不再重覆敘述，其主要差異處如下：
在第3B圖中，形成具有一容置部211與複數通孔213之基底層21於第一承載板20之第一剝離層201上，且該 容置部211與該些通孔213均貫穿該基底層21之第一表面21a及第二表面21b，以藉由該容置部211與該些通孔213分別外露出部分該第一剝離層201。該容置部211與該些通孔213可以雷射鑽孔或蝕刻等方式形成之。
在第3C圖中，形成晶種層22於該基底層21之第二表面21b、該容置部211之壁面212、該些通孔213之壁面與部分該第一剝離層201上。
在第3D圖中，形成具有複數貫穿孔231之阻層23於該晶種層22上。該些貫穿孔231均具有寬度W3並分別對應該些通孔213，且該些貫穿孔231可以雷射鑽孔或蝕刻等方式形成之。
在第3E圖中，填充導電材料於第3D圖之通孔213與貫穿孔231內以形成複數導電柱24’於該第一剝離層201之晶種層22上，且該導電柱24’之一部分(如下半部)係嵌埋於該基底層21之通孔213內。該導電柱24’之長度L3可等於習知技術第1B圖之導通球12之長度L1，但不以此為限。
在第3F圖中，移除該阻層23以外露出該導電柱24’未嵌埋於該基底層21之通孔213內之部分(如上半部)。接著，移除該些導電柱24’以外之晶種層22，以外露出該基底層21之部分第二表面21b、該容置部211之壁面212及該容置部211之第一剝離層201，使得該晶種層22僅形成於該些導電柱24’之第一端部24a與該第一剝離層201之間、以及該基底層21之壁面與該些導電柱24’之間。
在第3G圖中，形成黏著層35於該容置部211之第一剝離層201上，且該黏著層35可為液態膠體或黏著材料等。接著，設置半導體元件25於該黏著層35上，該半導體元件25之寬度W4可小於該容置部211之寬度W2，使得該半導體元件25與該基底層21之間具有間隙351。該間隙351可具有微小的間距，並作為該黏著層35黏合及固定該半導體元件25之用。
在第3G'圖中，係為上述第3G圖之另一態樣，且第3G'圖可先將該半導體元件25設置於該容置部211之第一剝離層201上。
在第3H圖中，可將3G圖之半導體元件25下壓以接觸該第一剝離層201，使得該半導體元件25之主動面25a與銲墊251外露於該基底層21之第一表面21a，並使該黏著層35改移至該半導體元件25與該基底層21之間的間隙351內。接著，對該黏著層35進行固化作業，以藉由該黏著層35貼合該半導體元件25至該基底層21之壁面212。
或者，可直接於填充液態膠體(或黏著材料)於第3G'圖之間隙351內，並對該液態膠體進行固化作業以形成第3H圖之黏著層35，以藉由該黏著層35貼合該半導體元件25至該基底層21之壁面212。
在第3I圖中，可將封裝膠體26之第四表面26b直接齊平於該些導電柱24’之第二端部24b，故可不必進行上述第2H圖至第2I圖之薄化作業。而且，另一部分該導電柱24’係嵌埋於該封裝膠體26內，使得該封裝膠體26內之部 分該導電柱24’之長度L4小於該導電柱24’之長度L3，且該導電柱24’之長度L3可等於習知技術第1G圖之導通球12之長度L1，藉此免除或減少本發明之導電柱24’之受損情形。
在第3M圖中，可將該些導電柱24’之第一端部24a之晶種層22直接外露於該基底層21之第一表面21a，故可不必形成如第2M圖之複數通孔213於該基底層21內。
在第3N圖中，可形成介電層301於該基底層21之第一表面21a、該半導體元件25之主動面25a與該黏著層35上，最內層之導電盲孔302係形成於該介電層301內以電性連接該些導電柱24’之第一端部24a之晶種層22，該第二線路層303係形成於該介電層301上以電性連接該些導電盲孔302。
本發明亦提供一種如第2R圖所示之半導體封裝件2。該半導體封裝件2主要包括基底層21、複數導電柱24、半導體元件25以及封裝膠體26。
該基底層21係具有相對之第一表面21a與第二表面21b、及貫穿該第一表面21a與第二表面21b之容置部211(如開孔)。而且，該基底層21可為介電層、絕緣層、中介層、基板或封裝膠體等，該介電層之材質可為聚醯亞胺(PI)、苯並環丁烯(BCB)或聚對二唑苯(PBO)等。
該些導電柱24係分別形成於該基底層21之第二表面21b上，各該導電柱24係具有相對之第一端部24a與第二端部24b，該第二端部24b係遠離該基底層21之第二表面 21b。該導電柱24可具有長度(高度)L2且其可小於習知技術第1G圖之導通球12之長度(高度)L1，但不以此為限。該導電柱24可為圓柱體、橢圓柱體、方形柱體、多邊形柱體或球形柱體等，形成該導電柱24之材質可為金、銀、銅、錫、鎳或其合金等。
該半導體元件25係容置於該基底層21之容置部211內，並具有相對之主動面25a與被動面25b，且該主動面25a係外露於該基底層21之第一表面21a。
該封裝膠體26係形成於該基底層21之第二表面21b上以包覆該些導電柱24及該半導體元件25，並具有相對之第三表面26a與第四表面26b，且該些導電柱24之第二端部24b外露出該封裝膠體26之第四表面26b。
該半導體封裝件2可包括晶種層22，係形成於該導電柱24之第一端部24a上，且該晶種層22可為導電層或濺鍍材料層等。同時，該基底層21可具有複數通孔213以分別外露出該些導電柱24之第一端部24a之晶種層22。
該半導體封裝件2可包括第一線路層27，係形成於該封裝膠體26之第四表面26b上以電性連接該些導電柱24之第二端部24b，且該第一線路層27係具有複數第一電性接觸墊271。
該半導體封裝件2可包括第一絕緣保護層28，係形成於該封裝膠體26之第四表面26b上以包覆該第一線路層27，且該第一絕緣保護層28係具有複數第一開孔281以分別外露出該些第一電性接觸墊271。
該半導體封裝件2可包括半導體裝置34，係設置於該第一絕緣保護層28上，並透過複數導電元件341(如銲球或銲線)分別電性連接該些外露於該第一開孔281之第一電性接觸墊271。
該半導體封裝件2可包括增層結構30，係形成於該基底層21之第一表面21a與該半導體元件25之主動面25a上，並電性連接該些導電柱24之第一端部24a及該半導體元件25之銲墊251。該增層結構30可具有至少一介電層301、複數導電盲孔302及至少一第二線路層303，且該第二線路層303係具有複數第二電性接觸墊304。
在本實施例中，該介電層301係形成於該基底層21之第一表面21a與該半導體元件25之主動面25a上，最內層之該些導電盲孔302係形成於該基底層21之通孔213內，以藉由該些導電盲孔302分別電性連接該些導電柱24之第一端部24a之晶種層22，且最內層之該第二線路層303係形成於基底層21之第一表面21a以電性連接該些導電盲孔302。
該半導體封裝件2可包括第二絕緣保護層31，係形成於最外層之該介電層301與該第二線路層303上，且該第二絕緣保護層31係具有複數第二開孔311以分別外露出最外層之該些第二電性接觸墊304。
該半導體封裝件2可包括複數凸塊底下金屬層32與複數銲球33，該些凸塊底下金屬層32係分別形成於該些外露於該第二開孔311之第二電性接觸墊304上，且該些銲球 33係分別形成於該些凸塊底下金屬層32上。
本發明另提供一種如第3R圖所示之半導體封裝件2'。第3R圖之半導體封裝件2'係大致相同於上述第2R圖之半導體封裝件2，故相同處不再重覆敘述，其主要差異處如下：在第3R圖中，該基底層21可具有複數貫穿基底層21之第一表面21a與第二表面21b之通孔213，部分該導電柱24’係嵌埋於該基底層21之通孔213內，另一部分該導電柱24’係嵌埋於該封裝膠體26內，且該導電柱24’之第一端部24a係外露於該基底層21之第一表面21a。該晶種層22係形成於該導電柱24’之第一端部24a、及該基底層21與該導電柱24’之間。
因該導電柱24’被嵌埋於該封裝膠體26內之長度L4係小於該導電柱24’之長度L3，且該導電柱24’之長度L3可等於習知技術第1G圖之導通球12之長度L1，藉以免除或減少本發明之導電柱24’之受損情形。
該介電層301形成於該基底層21之第一表面21a、該半導體元件25之主動面25a與該黏著層35上，最內層之導電盲孔302係形成於該介電層301內以電性連接該些導電柱24’之第一端部24a之晶種層22，該第二線路層303係形成於該介電層301上以電性連接該些導電盲孔302。
該半導體封裝件2'可包括黏著層35，係形成於該半導體元件25與該基底層21之間的間隙351內，見第3G圖或第3G'圖。
由上可知，本發明之半導體封裝件及其製法中，主要是提供一具有容置部之基底層，並將複數導電柱形成於該基底層上、或將該些導電柱之一部分嵌埋於該基底層之通孔內，且將半導體元件容置於該基底層之容置部內，再以封裝膠體包覆該些導電柱及該半導體元件。
因此，本發明可用於具有精細間距之導電柱之半導體封裝件上，加上該半導體封裝件之製程中無須使用到第三承載板，故能降低承載板之成本。
同時，該些導電柱嵌埋於該封裝膠體內之長度相對較短，從而減少該些導電柱受到該封裝膠體之衝擊、壓合或作用力而發生受損、彎折或傾斜之情形。
另外，該半導體元件可直接嵌入該基底層之容置部內，或再以該黏著層固定該半導體元件之位置，進而避免該半導體元件受到該封裝膠體之衝擊、壓合或作用力而產生位移。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如所提出之申請專利範圍所列。
2‧‧‧半導體封裝件
21‧‧‧基底層
21a‧‧‧第一表面
21b‧‧‧第二表面
211‧‧‧容置部
213‧‧‧通孔
22‧‧‧晶種層
24‧‧‧導電柱
24a‧‧‧第一端部
24b‧‧‧第二端部
25‧‧‧半導體元件
25a‧‧‧主動面
25b‧‧‧被動面
251‧‧‧銲墊
26‧‧‧封裝膠體
26a‧‧‧第三表面
26b‧‧‧第四表面
27‧‧‧第一線路層
271‧‧‧第一電性接觸墊
28‧‧‧第一絕緣保護層
281‧‧‧第一開孔
30‧‧‧增層結構
301‧‧‧介電層
302‧‧‧導電盲孔
303‧‧‧第二線路層
304‧‧‧第二電性接觸墊
31‧‧‧第二絕緣保護層
311‧‧‧第二開孔
32‧‧‧凸塊底下金屬層
33‧‧‧銲球
34‧‧‧半導體裝置
341‧‧‧導電元件
L2‧‧‧長度

Claims (31)

  1. 一種半導體封裝件，其包括：基底層，係具有相對之第一表面與第二表面、及貫穿該第一表面與第二表面之容置部；複數導電柱，係形成於該基底層之第二表面上，各該導電柱係具有相對之第一端部與第二端部，且該第二端部係遠離該基底層之第二表面；半導體元件，係容置於該基底層之容置部內，並具有相對之主動面與被動面，且該主動面係外露於該基底層之第一表面；以及封裝膠體，係形成於該基底層之第二表面上以包覆該些導電柱及該半導體元件，並具有相對之第三表面與第四表面，且該些導電柱之第二端部外露出該封裝膠體之第四表面。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中，該基底層係為介電層、絕緣層、中介層、基板或另一封裝膠體。
  3. 如申請專利範圍第1項所述之半導體封裝件，其中，該導電柱係為圓柱體、橢圓柱體、方形柱體、多邊形柱體或球形柱體，且形成該導電柱之材質係為金、銀、銅、錫、鎳或其合金。
  4. 如申請專利範圍第1項所述之半導體封裝件，復包括晶種層，係形成於該導電柱之第一端部上或該導電柱與該基底層之間。
  5. 如申請專利範圍第1項所述之半導體封裝件，復包括第一線路層，係形成於該封裝膠體之第四表面上以電性連接該些導電柱之第二端部，且該第一線路層係具有複數第一電性接觸墊。
  6. 如申請專利範圍第5項所述之半導體封裝件，復包括第一絕緣保護層，係形成於該封裝膠體之第四表面上以包覆該第一線路層，且該第一絕緣保護層係具有複數第一開孔以分別外露出該些第一電性接觸墊。
  7. 如申請專利範圍第6項所述之半導體封裝件，復包括半導體裝置，係設置於該第一絕緣保護層上，並透過複數導電元件分別電性連接該些外露於該第一開孔之第一電性接觸墊。
  8. 如申請專利範圍第1項所述之半導體封裝件，其中，該基底層復具有複數通孔以分別外露出該些導電柱之第一端部。
  9. 如申請專利範圍第1項所述之半導體封裝件，復包括增層結構，係形成於該基底層之第一表面與該半導體元件之主動面上，並電性連接該些導電柱之第一端部及該半導體元件之銲墊，該增層結構係具有至少一介電層、複數導電盲孔及至少一第二線路層，且該第二線路層係具有複數第二電性接觸墊。
  10. 如申請專利範圍第9項所述之半導體封裝件，其中，該介電層係形成於該基底層之第一表面與該半導體元件之主動面上，最內層之該些導電盲孔係分別電性連 接該些導電柱之第一端部，且該第二線路層係電性連接該些導電盲孔。
  11. 如申請專利範圍第10項所述之半導體封裝件，復包括第二絕緣保護層，係形成於最外層之該介電層與該第二線路層上，且該第二絕緣保護層係具有複數第二開孔以分別外露出最外層之該些第二電性接觸墊。
  12. 如申請專利範圍第11項所述之半導體封裝件，復包括複數凸塊底下金屬層與複數銲球，該些凸塊底下金屬層係分別形成於該些外露於該第二開孔之第二電性接觸墊上，且該些銲球係分別形成於該些凸塊底下金屬層上。
  13. 如申請專利範圍第1項所述之半導體封裝件，其中，該基底層復具有複數貫穿該第一表面與該第二表面之通孔，部分該導電柱係嵌埋於該基底層之通孔內，且該導電柱之第一端部係外露於該基底層之第一表面。
  14. 如申請專利範圍第1項所述之半導體封裝件，復包括黏著層，係形成於該半導體元件與該基底層之間的間隙內。
  15. 一種半導體封裝件之製法，其包括：提供一具有相對之第一表面與第二表面、及貫穿該第一表面與第二表面之容置部之基底層；形成複數具有相對之第一端部與第二端部之導電柱於該基底層之第二表面上，且該第二端部係遠離該基底層之第二表面； 將具有相對之主動面與被動面之半導體元件容置於該基底層之容置部內，且該主動面係外露於該基底層之第一表面；以及形成一具有相對之第三表面與第四表面之封裝膠體於該基底層之第二表面上以包覆該些導電柱及該半導體元件，其中，該些導電柱之第二端部並外露出該封裝膠體之第四表面。
  16. 如申請專利範圍第15項所述之半導體封裝件之製法，其中，形成該些導電柱前，復包括下列步驟：形成該具有該容置部之基底層於一第一承載板上；形成一具有複數貫穿孔之阻層於該基底層之第二表面上及對應該容置部之第一承載板上；填充導電材料於該些貫穿孔內以形成該些導電柱於該基底層之第二表面上；以及移除該阻層以外露出該些導電柱。
  17. 如申請專利範圍第16項所述之半導體封裝件之製法，復包括形成晶種層於該基底層之第二表面、該容置部之壁面與該第一承載板之第一剝離層上。
  18. 如申請專利範圍第15項所述之半導體封裝件之製法，其中，形成該些導電柱前，復包括下列步驟：形成該具有該容置部與複數通孔之基底層於一第一承載板上；形成具有複數貫穿孔之阻層於該基底層之第二表面上及對應該容置部之第一承載板上，其中，該些貫穿 孔係分別對應該些通孔；填充導電材料於該些通孔與該些貫穿孔內以形成該些導電柱於該第一承載板上，其中，部分該導電柱係嵌埋於該基底層之通孔內；以及移除該阻層以外露出該導電柱未嵌埋於該基底層之通孔內之部分。
  19. 如申請專利範圍第18項所述之半導體封裝件之製法，復包括形成晶種層於該基底層之第二表面、該容置部之壁面、該些通孔之壁面與部分該第一承載板之第一剝離層上。
  20. 如申請專利範圍第15項所述之半導體封裝件之製法，復包括自該第四表面薄化該封裝膠體以外露出該些導電柱之第二端部。
  21. 如申請專利範圍第15項所述之半導體封裝件之製法，復包括形成第一線路層於該封裝膠體之第四表面上以電性連接該些導電柱之第二端部，其中，該第一線路層具有複數第一電性接觸墊。
  22. 如申請專利範圍第21項所述之半導體封裝件之製法，復包括形成第一絕緣保護層於該封裝膠體之第四表面上以包覆該第一線路層，其中，該第一絕緣保護層係具有複數第一開孔以分別外露出該些第一電性接觸墊。
  23. 如申請專利範圍第22項所述之半導體封裝件之製法，復包括將具有第二剝離層之第二承載板設置於該第一絕緣保護層上，供該第二剝離層包覆該第一絕緣保護層 及該些外露於該第一開孔之第一電性接觸墊。
  24. 如申請專利範圍第22項所述之半導體封裝件之製法，復包括設置半導體裝置於該第一絕緣保護層上，且該半導體裝置透過複數導電元件分別電性連接該些外露於該第一開孔之第一電性接觸墊。
  25. 如申請專利範圍第24項所述之半導體封裝件之製法，復包括形成複數通孔於該基底層中，以分別外露出該些導電柱之第一端部。
  26. 如申請專利範圍第15項所述之半導體封裝件之製法，復包括形成增層結構於該基底層之第一表面與該半導體元件之主動面上，並電性連接該增層結構至該些導電柱之第一端部及該半導體元件之銲墊，其中，該增層結構係具有至少一介電層、複數導電盲孔及至少一第二線路層，且該第二線路層係具有複數第二電性接觸墊。
  27. 如申請專利範圍第26項所述之半導體封裝件之製法，其中，該介電層係形成於該基底層之第一表面與該半導體元件之主動面上，最內層之該些導電盲孔係分別電性連接該些導電柱之第一端部，且該第二線路層係電性連接該些導電盲孔。
  28. 如申請專利範圍第27項所述之半導體封裝件之製法，復包括形成第二絕緣保護層於最外層之該介電層與該第二線路層上，其中，該第二絕緣保護層係具有複數第二開孔以分別外露出最外層之該些第二電性接觸墊。
  29. 如申請專利範圍第28項所述之半導體封裝件之製法，復包括：將複數凸塊底下金屬層分別形成於該些外露於該第二開孔之第二電性接觸墊上；以及形成複數銲球於該些凸塊底下金屬層上。
  30. 如申請專利範圍第15項所述之半導體封裝件之製法，其中，該基底層復具有複數貫穿該第一表面與該第二表面之通孔，供各該導電柱之一部分嵌埋於該基底層之對應通孔中，且該導電柱之第一端部係外露於該基底層之第一表面。
  31. 如申請專利範圍第15項所述之半導體封裝件之製法，復包括形成黏著層於該半導體元件與該基底層之間的間隙內。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI777741B (zh) * 2021-08-23 2022-09-11 欣興電子股份有限公司 內埋元件基板及其製作方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI552282B (zh) * 2014-11-03 2016-10-01 矽品精密工業股份有限公司 封裝結構及其製法
CN109037179B (zh) * 2017-06-08 2021-07-06 矽品精密工业股份有限公司 电子封装件及其制法
US10361139B2 (en) * 2017-11-16 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semicondcutor package and manufacturing method thereof
US10811298B2 (en) * 2018-12-31 2020-10-20 Micron Technology, Inc. Patterned carrier wafers and methods of making and using the same
US11164814B2 (en) * 2019-03-14 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
US11495472B2 (en) * 2020-04-16 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semicondutor packages and methods of forming same

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8039303B2 (en) * 2008-06-11 2011-10-18 Stats Chippac, Ltd. Method of forming stress relief layer between die and interconnect structure
US9064936B2 (en) * 2008-12-12 2015-06-23 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
JP2011009514A (ja) * 2009-06-26 2011-01-13 Renesas Electronics Corp 半導体装置の製造方法
US8320134B2 (en) * 2010-02-05 2012-11-27 Advanced Semiconductor Engineering, Inc. Embedded component substrate and manufacturing methods thereof
TWI492349B (zh) * 2010-09-09 2015-07-11 矽品精密工業股份有限公司 晶片尺寸封裝件及其製法
TWI418009B (zh) * 2011-12-08 2013-12-01 Unimicron Technology Corp 層疊封裝的封裝結構及其製法
US8653626B2 (en) * 2012-07-18 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures including a capacitor and methods of forming the same
TWI473217B (zh) * 2012-07-19 2015-02-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US9818734B2 (en) * 2012-09-14 2017-11-14 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming build-up interconnect structures over a temporary substrate
US9287245B2 (en) * 2012-11-07 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Contoured package-on-package joint
US9319401B2 (en) * 2014-01-27 2016-04-19 Bank Of America Corporation System and method for cross-channel authentication
KR20150091932A (ko) * 2014-02-04 2015-08-12 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US9362161B2 (en) * 2014-03-20 2016-06-07 Stats Chippac, Ltd. Semiconductor device and method of forming 3D dual side die embedded build-up semiconductor package
TWI591762B (zh) * 2014-06-30 2017-07-11 恆勁科技股份有限公司 封裝裝置及其製作方法
US10453785B2 (en) * 2014-08-07 2019-10-22 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming double-sided fan-out wafer level package
TWI584387B (zh) * 2014-08-15 2017-05-21 矽品精密工業股份有限公司 封裝結構之製法
TWI548043B (zh) * 2014-11-17 2016-09-01 矽品精密工業股份有限公司 封裝結構及其製法
TWI571983B (zh) * 2014-11-25 2017-02-21 矽品精密工業股份有限公司 電子封裝件及其製法
TWI559488B (zh) * 2014-12-27 2016-11-21 矽品精密工業股份有限公司 封裝結構及其製法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI777741B (zh) * 2021-08-23 2022-09-11 欣興電子股份有限公司 內埋元件基板及其製作方法
US11792939B2 (en) 2021-08-23 2023-10-17 Unimicron Technology Corp. Substrate with buried component and manufacture method thereof

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CN105514052B (zh) 2018-05-15

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