TW201604866A - 閂鎖電路及包含該閂鎖電路的半導體裝置 - Google Patents

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Abstract

本發明揭示一種閂鎖電路，包含：第一至第N儲存節點，其中N為等於或大於四的偶數；以及第一至第N電晶體對，每一者係包含透過該第一至第N儲存節點的一對應節點彼此串聯耦合之一PMOS電晶體以及一NMOS電晶體。該PMOS電晶體耦合至該等儲存節點之一者，該節點包含在該PMOS電晶體閘極上該等電晶體對之前一者內。該NMOS電晶體耦合至該等儲存節點之一者，該節點包含在該NMOS電晶體閘極上該等電晶體對之後一者內。該第一至第N電晶體對之該等PMOS電晶體形成於第一主動區域內。該第一至第N電晶體對的該等NMOS電晶體形成於與該第一主動區域相隔的一第二主動區域內。

Description

閂鎖電路及包含該閂鎖電路的半導體裝置
本發明的各種示範具體實施例係關於閂鎖電路及包含該電路的半導體裝置。
隨著半導體裝置的整合度提昇並且電晶體的尺寸縮小，電晶體內可儲存的電荷數量逐漸減少。如此，儲存在該半導體裝置的閂鎖等等之內的資料會受到阿爾發粒子碰撞或宇宙射線所影響，例如：當阿爾發粒子與該半導體裝置碰撞時，在該等阿爾發粒子通過該半導體材料的路徑四周產生一堆電洞電子對。該產生的電洞與電子輸送至該半導體裝置內現存的電場。利用電洞與電子轉換，可改變其中儲存電荷的該閂鎖節點之極性，並且可逆轉該閂鎖內儲存的該資料。其中該閂鎖所儲存資料由阿爾發粒子碰撞或宇宙射線所改變的現象稱之為軟錯誤，並且軟錯誤的頻率提高到影響整個半導體裝置可靠度之程度。
傳統記憶體裝置儲存對應至保險絲電路內一胞陣列失效部分的一位址，並且將該保險絲電路內儲存的位址與輸入該記憶體裝置指定該記憶體裝置內要存取位置的一位址比較，以便控制該記憶體裝置的一維修操作。該維修操作用該胞陣列的功能正常部分，替換該胞陣列發生失效的部分。傳統上來說，已經使用雷射保險絲來儲存失效的位址，雷射保險 絲根據保險絲是否切斷，來儲存高或低資料。該雷射保險絲可在晶圓層級上程式編輯，但是在該晶圓封裝之後就無法程式編輯。更進一步，由於間距的關係，限制了雷射保險絲可設計成多微小。
為了解決此問題，該記憶體裝置內可包含一非揮發性記憶體電路，例如E-fuse陣列電路(ARE)、NAND快閃記憶體、NOR快閃記憶體、EPROM(可抹除可程式唯讀記憶體)、EEPROM(電子可抹除可程式唯讀記憶體)、FRAM(鐵電RAM)以及MRAM(磁阻RAM)，並且維修資訊可儲存在該非揮發性記憶體電路內。
圖1為例示根據先前技術使用非揮發性記憶體電路來儲存維修資訊的記憶體裝置之方塊圖。
請參閱圖1，該記憶體裝置包含複數個記憶體列BK0至BK3、提供給個別記憶體列BK0至BK3來儲存維修資訊的複數個閂鎖集合110_0至110_3、用於儲存設定資訊的一閂鎖集合110_4、一設定電路120以及一非揮發性記憶體電路101。
非揮發性記憶體電路101取代傳統保險絲電路以及儲存的維修資訊，即維修位址，對應至所有列BK0至BK3。更進一步，非揮發性記憶體電路101儲存該記憶體裝置操作所需的設定資訊。該非揮發性記憶體電路可為E-fuse陣列電路、NAND快閃記憶體、NOR快閃記憶體、可抹除可程式唯讀記憶體(EPROM，Erasable Programmable Read Only Memory)、電子可抹除可程式唯讀記憶體(EEPROM，Electrically Erasable Programmable Read Only Memory)、鐵電隨機存取記憶體(FRAM，Ferroelectric Random Access Memory)以及磁阻隨機存取記憶體(MRAM，Magnetoresistive Random Access Memory)的其中之一。
提供閂鎖集合110_0至110_3用於個別列BK0至BK3，來儲存對應至此的該記憶體列之維修資訊。閂鎖集合110_0儲存該記憶體列BK0的該維修資訊，並且閂鎖集合110_2儲存該記憶體列BK2的該維修資訊。更進一步，閂鎖集合110_3儲存用於設定電路120的設定資訊。設定電路120可使用閂鎖集合110_3內儲存的該設定資訊，設定該記憶體裝置操作所需的各種設定值，例如內部電壓位準以及各種閂鎖。只有當供應電源時，閂鎖集合110_0至110_4才可儲存該維修資訊。要儲存在閂鎖集合110_0至110_4的維修資訊可接收自非揮發性記憶體電路101。當一開機信號BOOTUP被致能時，非揮發性記憶體電路101將該儲存的配對資訊傳輸至該閂鎖集合110_0至110_3。
因為非揮發性記憶體電路101設置在一陣列內，需要特定時間載入非揮發性記憶體電路101內儲存的資料，如此無法立即載入資料，並且無法直接使用儲存在非揮發性記憶體電路101內的資料來執行一維修操作。如此，傳輸非揮發性記憶體電路101內儲存的該維修資訊與該設定資訊，並存入閂鎖集合110_0至110_4，並且閂鎖集合110_0至110_4內儲存的該資料用於該記憶體列BK0至BK3的維修操作以及設定電路120的設定操作。從非揮發性記憶體電路101將該維修資訊與該設定資訊傳輸至閂鎖集合110_0至110_4的操作稱之為開機操作。只有完成開機操作，該記憶體裝置才能維修一失效胞，並且執行各種設定操作。然後，該記憶體裝置開始正常操作。
記憶體裝置可具有大量閂鎖，用於執行維修操作。因為有許 多閂鎖，所以軟錯誤對於記憶體裝置之內維修操作的可靠度有大幅影響。此外，因為閂鎖用來當成半導體裝置，例如SRAM內的記憶體胞，所以這些裝置的可靠度也受到軟錯誤的影響。
各種具體實施例係針對耐受軟錯誤的閂鎖電路，以及包含該電路的半導體裝置。
在一具體實施例中，一閂鎖電路可包含：第一至第N儲存節點，其中N為等於或大於四的偶數；以及第一至第N電晶體對，每一者係包含一PMOS電晶體以及一NMOS電晶體，其透過該第一至第N儲存節點之一對應節點串聯耦合。該PMOS電晶體可耦合至該等儲存節點之一者，該節點包含在該PMOS電晶體閘極上該等電晶體對之前一者內。該NMOS電晶體可耦合至該等儲存節點之一者，該節點包含在該NMOS電晶體閘極上該等電晶體對之後一者內。該第一至第N電晶體對之該等PMOS電晶體可形成於第一主動區域內。該第一至第N電晶體對之該等NMOS電晶體可形成於與該第一主動區域相隔的一第二主動區域內。
在一具體實施例中，一閂鎖電路可包含：第一至第N PMOS電晶體，其形成於一第一主動區域內並且以該順時鐘與逆時鐘方向之一者依序排列，其中N為等於或大於四的偶數；以及第一至第N NMOS電晶體，形成於與該第一主動區域相隔的一第二主動區域內，並以該順時鐘與逆時鐘方向之一者依序排列。一第K PMOS電晶體與一第K NMOS電晶體可彼此串聯耦合，並且耦合至該第K PMOS和NMOS電晶體的一節點可耦合至一第(K-1)NMOS電晶體的該閘極以及一第(K+1)PMOS電晶體的該閘極，其中 1KN。
在一具體實施例中，一閂鎖電路可包含：第一至第四PMOS電晶體，形成於一第一主動區域內並排列在一矩形的每一轉角上；以及第一至第四NMOS電晶體，形成於與該第一主動區域相隔的一第二主動區域內並排列在一矩形的每一轉角上。該第一和第三PMOS電晶體與該第一和第三NMOS電晶體分別排列在對角方向，一第K PMOS電晶體與一第K NMOS電晶體可彼此串聯耦合，並且耦合至該第K PMOS和NMOS電晶體的一節點可耦合至一第(K-1)NMOS電晶體的該閘極以及一第(K+1)PMOS電晶體的該閘極，其中1KN。
在一具體實施例內，一半導體裝置可包含：一非揮發性記憶體單元；一資料匯流排，適用於傳輸從該非揮發性記憶體單元輸出的資料；一選擇信號產生單元，適用於產生複數個選擇信號；以及複數個閂鎖集合，啟動來回應該等複數個選擇信號之間對應選擇信號，適用於儲存傳輸至該資料匯流排的資料，並且每一者係包含複數個閂鎖電路。每一該等閂鎖電路可包含：第一至第N儲存節點，其中N為等於或大於四的偶數；以及第一至第N電晶體對，每一者係包含透過該第一至第N儲存節點的一對應節點彼此串聯耦合之一PMOS電晶體以及一NMOS電晶體。該PMOS電晶體可耦合至該等儲存節點之一者，該節點包含在該PMOS電晶體閘極上該等電晶體對之前一者內。該NMOS電晶體可耦合至該等儲存節點之一者，該節點包含在該NMOS電晶體閘極上該等電晶體對之後一者內。該第一至第N電晶體對之該等PMOS電晶體可形成於第一主動區域內。該第一至第N電晶體對之該等NMOS電晶體可形成於與該第一主動區域相隔的一第二主動區域內。
101‧‧‧非揮發性記憶體電路
110_0‧‧‧閂鎖集合
110_2‧‧‧閂鎖集合
110_3‧‧‧閂鎖集合
110_4‧‧‧閂鎖集合
120‧‧‧設定電路
211-214‧‧‧電晶體對
220‧‧‧初始化單元
230‧‧‧資料輸入控制單元
401‧‧‧批量電壓線路
402‧‧‧批量電壓線路
403‧‧‧矩形
404‧‧‧矩形
405‧‧‧電源供應電壓線
406‧‧‧接地電壓線
711-716‧‧‧第一至第六電晶體對
720‧‧‧初始化單元
730‧‧‧資料輸入控制單元
805‧‧‧電源供應電壓線
806‧‧‧接地電壓線
910‧‧‧非揮發性記憶體電路
920‧‧‧選擇信號產生單元
931-933‧‧‧閂鎖集合
941‧‧‧內部電路
942‧‧‧內部電路
921-923‧‧‧正反器電路
1010-1080‧‧‧閂鎖電路
A11‧‧‧內部區域
A12‧‧‧外部區域
A21‧‧‧內部區域
A22‧‧‧外部區域
A31‧‧‧內部區域
A32‧‧‧外部區域
A41‧‧‧內部區域
A42‧‧‧外部區域
ACT‧‧‧主動區域
ACT1‧‧‧第一主動區域
ACT2‧‧‧第二主動區域
BK0-BK3‧‧‧記憶體列
BOOTUP‧‧‧開機信號
CLK‧‧‧時脈
D‧‧‧輸入信號
D<0：7>‧‧‧資料匯流排
DIN‧‧‧資料輸入線路
DOUT‧‧‧輸出
FD‧‧‧節點
G1-G4‧‧‧閘極
N1-N6‧‧‧NMOS電晶體
N-BULK‧‧‧N塊區
ND1-ND4‧‧‧汲極
NG1-NG4‧‧‧閘極
NGK-1‧‧‧閘極
NK‧‧‧第K NMOS電晶體
NK-1‧‧‧第(K-1)NMOS電晶體
NS‧‧‧部分
NS1、NS2‧‧‧源極
P1-P6‧‧‧PMOS電晶體
P-BULK‧‧‧P塊區
PD1-PD4‧‧‧汲極
PG1-PG4‧‧‧閘極
PGK+1‧‧‧閘極
PK‧‧‧第K PMOS電晶體
PK+1‧‧‧第(K+1)PMOS電晶體
PS1、PS2‧‧‧源極
Q‧‧‧節點
RST‧‧‧初始化信號
RSTB‧‧‧初始化信號
SEL‧‧‧選擇信號
SEL<1：N>‧‧‧選擇信號
SEL<X+1>‧‧‧選擇信號
SN1-SN6‧‧‧第一至第六儲存節點
SNK‧‧‧節點
OUT1<0：7>至OUTN<0：7>‧‧‧輸出線路
VDD‧‧‧電源供應電壓
VSS‧‧‧接地電壓
WELL1‧‧‧第一井區域
WELL2‧‧‧第二井區域
WELL3‧‧‧第三井區域
WELL4‧‧‧第四井區域
圖1為例示根據先前技術使用非揮發性記憶體電路來儲存維修資訊的記憶體裝置之方塊圖。
圖2為依照本發明示範具體實施例例示一閂鎖電路的一電路圖。
圖3為示範例示圖2的閂鎖電路內電晶體P1至P4以及N1至N4之布局圖。
圖4為示範例示圖2的閂鎖電路內電晶體P1至P4以及N1至N4之布局圖。
圖5A至5D為示範例示圖4中電晶體P1至P4以及N1至N4的閘極之各種範例之布局圖。
圖6為例示圖4的閂鎖電路自我取消效應之布局圖。
圖7為依照本發明示範具體實施例例示一閂鎖電路的一電路圖。
圖8為示範例示圖7的閂鎖電路內電晶體P1至P6以及N1至N6之布局圖。
圖9為示範例示根據本發明具體實施例的一半導體裝置之方塊圖。
圖10為示範例示圖9內閂鎖集合的方塊圖。
以下將參照附圖來更詳細說明許多具體實施例。不過，本發明可以有不同形式的修改，並且不受限於此處公佈的具體實施例。而是提 供這些具體實施例，如此所揭示範圍更完整，並且將本發明範疇完整傳輸給精通此技術的人士。在整個揭露事項中，在本發明的所有圖式與具體實施例內，相同的參考編號代表相同的部件。
圖2為依照本發明示範具體實施例例示一閂鎖電路的一電路圖。
請參閱圖2，該閂鎖電路可包含第一儲存節點SN1至第四儲存節點SN4、第一電晶體對211至第四電晶體對214、一初始化單元220以及一資料輸入控制單元230。
該等電晶體對211至214可包含PMOS電晶體P1至P4以及NMOS電晶體N1至N4，分別在對應的儲存節點SN1至SN4上串聯耦合。該第一電晶體對211至第四電晶體對214之前一者的該NMOS電晶體之閘極以及該第一電晶體對211至第四電晶體對214之後一者的該PMOS電晶體之閘極，係可在包含在該第一電晶體對211至第四電晶體對214的該當前一者中之該等儲存節點SN1至SN4之一者上耦合。例如：該第一電晶體對211的該NMOS電晶體N1之閘極以及該第三電晶體對213的該PMOS電晶體P3之閘極可在該第二儲存節點SN2上耦合。該最後一電晶體對214之後一者可為該第一電晶體對211，類似地，該第一電晶體對211之前一者可為該最後一電晶體對214。
該初始化單元220可初始該等儲存節點SN1至SN4中之二或多個節點之電壓，以回應在該閂鎖電路的資料被初始化時致能之一初始化信號RSTB。該初始化信號RSTB可為該初始化信號RST的反向信號。由於該閂鎖電路的特性，只有當該等儲存節點SN1至SN4中之二或多個節點的該電 壓同時改變時，才能改變該閂鎖電路內儲存的該資料。如此，初始化單元220可利用同時將一電壓供應給該等儲存節點SN1至SN4中之二或多個節點，較佳是二或多個偶數節點或二或多個奇數節點，將該閂鎖電路初始化。圖2例示在該初始化信號RSTB被致能時，該初始化單元220利用將一電源供應電壓VDD供應至該等偶數儲存節點SN2和SN4，將該閂鎖電路內儲存的該資料初始化。不過，該初始化單元220可用各種方式將該閂鎖電路初始化，例如：該初始化單元220利用將一接地電壓VSS供應至該等偶數儲存節點SN2和SN4、或供應至該等奇數儲存節點SN1和SN3，將該閂鎖電路內儲存的該值初始化，或者，其係可利用將該電源供應電壓VDD供應至該等奇數儲存節點SN1和SN3，將該閂鎖電路內儲存的該值初始化。
當一選擇信號SEL被致能時，該資料輸入控制單元230可將一資料輸入線路DIN的資料傳輸至該等儲存節點SN1至SN4。資料輸入控制單元230可將該資料輸入線路DIN的該資料傳輸至該等奇數節點SN1和SN3，接著反向將該資料輸入線路DIN的該資料並傳輸至該等偶數節點SN2和SN4。這是因為該等奇數儲存節點SN1和SN3具有與該等偶數儲存節點SN2至SN4相反的極性。本文示例當該選擇信號SEL被致能時，該資料輸入控制單元230可將該資料輸入線路DIN的資料傳輸至可變化之該等儲存節點SN1至SN4。針對另一個範例，該資料輸入控制單元230可將該資料輸入線路DIN的該資料傳輸至該等儲存節點SN1至SN4中之二或多個節點，較佳是二或多個偶數節點或二或多個奇數節點。
該等儲存節點SN1至SN4中之該儲存節點SN1的該資料可提供給該閂鎖電路的該輸出DOUT。在該儲存節點SN1的該資料提供給該閂鎖 電路的該輸出DOUT之具體實施例係已示範說明，然明顯的是，該等儲存節點SN1至SN4中之任何節點的該資料係可提供給該閂鎖電路的該輸出DOUT。
圖2內例示的該閂鎖電路可耐受宇宙射線引起的軟錯誤。只有當該等儲存節點SN1至SN4中之二或多個節點由於宇宙射線而同時改變時，該閂鎖電路內儲存的該資料會因為宇宙射線所引起的錯誤而毀壞。例如：當該資料集「1,0,1,0」被儲存在該等儲存節點SN1至SN4時，該第一儲存節點SN1的該資料由於宇宙射線從1改變成0，然該第一儲存節點SN1的該資料可能由於該PMOS電晶體P1而從0改變成1。換言之，除非該閂鎖電路內二或多個儲存節點的該資料同時改變，否則不會發生該軟錯誤。由於宇宙射線造成二或多個儲存節點內的資料同時改變之可能性極低。
在圖2中該閂鎖電路包含四電晶體對211至214以及四個儲存節點SN1至SN4的具體實施例已示範說明，然該閂鎖電路可包含N個電晶體對以及N個儲存節點，其中N為大於4的偶數。例如：該閂鎖電路可包含6電晶體對與6個儲存節點。作為參考，該電源供應電壓VDD可包含對應至高位準的電壓，並且該接地電壓VSS可包含對應至低位準的電壓。
圖3為示範例示圖2的閂鎖電路內電晶體P1至P4以及N1至N4之布局圖。
請參閱圖3，在一第一井區域WELL1內可形成該等電晶體N3和N4、在一第二井區域WELL2內可形成該等電晶體P1和P4、在一第三井區域WELL3內可形成該等電晶體N1和N2以及在一第四井區域WELL4內可形成該等電晶體P2和P4。該等第一井區域WELL1和第三井區域WELL3可對應 至摻雜一P型半導體的P井區域，並且該等第二井區域WELL2和第四井區域WELL4可對應至摻雜一N型半導體的N井區域。在相同井區域內形成該等電晶體對N1和N2、N3和N4、P1和P4以及P2和P3時，可分別共享源極NS1、NS2、PS1和PS2。
該電晶體P1的該汲極PD1、該電晶體N1的該汲極ND1、該電晶體P2的該閘極PG2以及該電晶體N4的該閘極NG4可彼此耦合。該電晶體P2的該汲極PD2、該電晶體N2的該汲極ND2、該電晶體P3的該閘極PG3以及該電晶體N1的該閘極NG1可彼此耦合。該電晶體P3的該汲極PD3、該電晶體N3的該汲極ND3、該電晶體P4的該閘極PG4以及該電晶體N2的該閘極NG2可彼此耦合。該電晶體P4的該汲極PD4、該電晶體N4的該汲極ND4、該電晶體P1的該閘極PG1以及該電晶體N3的該閘極NG3可彼此耦合。
圖4為示範例示圖2的閂鎖電路內電晶體P1至P4以及N1至N4之布局圖。
請參閱圖4，在一第一主動區域ACT1內可形成該等PMOS電晶體P1至P4，並且在一第二主動區域ACT2內可形成該等NMOS電晶體N1至N4。該第一主動區域ACT1和該第二主動區域ACT2可彼此分隔。該第一主動區域ACT1可為摻雜P型半導體的P塊區P-BULK，並且該第二主動區域ACT2可為摻雜N型半導體的N塊區N-BULK。該N塊區與該P塊區可分別透過體電壓線路401和402，接收一電源供應電壓VDD或接地電壓VSS。
該等PMOS電晶體P1至P4係可在該第一主動區域ACT1內依序往該順時鐘與逆時鐘方向之一者排列，並且該等NMOS電晶體N1至N4係可在該第二主動區域ACT2內依序往該順時鐘與逆時鐘方向之一者排列。圖 4例示該等PMOS電晶體P1至P4在該第一主動區域ACT1內依序往該逆時鐘方向排列，並且該等NMOS電晶體N1至N4在該第二主動區域ACT2內依序往該順時鐘方向排列。
進一步，該等PMOS電晶體P1至P4可在該第一主動區域ACT1內依序並具有多邊形排列，並且該等NMOS電晶體N1至N4係可在該第二主動區域ACT2內依序往該順時鐘與逆時鐘方向之一者並具有多邊形排列。圖4例示以矩形排列該等PMOS電晶體P1至P4以及該等NMOS電晶體N1至N4。尤其是，該等電晶體P1至P4可在一矩形403的該等轉角上依序往該順時鐘與逆時鐘方向之一者排列，並且該等電晶體N1至N4可在一矩形404的該等轉角上依序排列。
在該第一主動區域ACT1內，根據這種配置，該等PMOS電晶體P1至P4中，耦合至彼此具有不同極性的儲存節點之該等PMOS電晶體P1和P2、P1和P4、P2和P3或P3和P4可排列成彼此相鄰，並且耦合至具有相同極性的儲存節點之該等PMOS電晶體P1和P3或P2和P4可對角排列。更進一步，在該第二主動區域ACT2內，該等NMOS電晶體N1至N4中，耦合至彼此具有不同極性的儲存節點之該等NMOS電晶體N1和N2、N1和N4、N2和N3或N3和N4可排列成彼此相鄰，並且耦合至具有相同極性的儲存節點之該等NMOS電晶體N1和N3或N2和N4可對角排列。
排列在該第一主動區域ACT1內的該等PMOS電晶體P1至P4，可共享供應該電源供應電壓VDD的單一節點。在該第一主動區域ACT1內，該電源供應電壓VDD可透過一電源供應電壓線405，供應至該等PMOS電晶體P1至P4共享的該部分PS。排列在該第二主動區域ACT2內的該等 NMOS電晶體N1至N4，可共享供應該接地電壓VSS的單一節點。在該第二主動區域ACT2內，該接地電壓VSS可透過一接地電壓線406，供應至該等NMOS電晶體N1至N4共享的該部分NS。
該等PMOS電晶體P1至P4可分別具有閘極PG1至PG4，每一者係將該第一主動區域ACT1分成兩個不同區域，並且該等NMOS電晶體N1至N4可分別具有閘極NG1至NG4，每一者係將該第二主動區域ACT2分成兩個不同區域。由該等個別電晶體的該等閘極PG1至PG4以及NG1至NG4所區分的該等主動區域，可成為該等對應電晶體的該等汲極PD1至PD4和ND1至ND4以及該等源極PS和NS。
該電晶體P1的該汲極PD1、該電晶體N1的該汲極ND1、該電晶體P2的該閘極PG2以及該電晶體N4的該閘極NG4可彼此耦合。該電晶體P2的該汲極PD2、該電晶體N2的該汲極ND2、該電晶體P3的該閘極PG3以及該電晶體N1的該閘極NG1可彼此耦合。該電晶體P3的該汲極PD3、該電晶體N3的該汲極ND3、該電晶體P4的該閘極PG4以及該電晶體N2的該閘極NG2可彼此耦合。該電晶體P4的該汲極PD4、該電晶體N4的該汲極ND4、該電晶體P1的該閘極PG1以及該電晶體N3的該閘極NG3可彼此耦合。
圖4例示該等閘極PG1至PG4或NG1至NG4具有環形或矩形環形狀。然而，該等閘極PG1至PG4以及NG1至NG4的每一者可具有將該對應主動區域分成兩個不同區域之形狀或配置。以下將參閱圖5來描述該等閘極PG1至PG4以及NG1至NG4的各種具體實施例。
圖5A至5D為示範例示圖4中電晶體P1至P4以及N1至N4的閘極之各種範例之布局圖。
在圖5A至5D內，一主動區域ACT可對應至該等第一主動區域ACT1和第二主動區域ACT2之一者，並且第一閘極G1至第四閘極G4可對應至該等PMOS電晶體P1至P4的該等閘極PG1至PG4以及該等NMOS電晶體N1至N4的該等閘極NG1至NG4。
如上面參考圖4的說明，該等閘極G1至G4之每一者可具有將該主動區域ACT分成兩個不同區域的形狀。從圖4中該等閘極G1至G4之每一者的頂端可看見，該主動區域ACT分成彼此不相連的兩個不同區域。
該第一範例A例示該等閘極G1至G4之每一者係具有環形。在該第一範例A中，該主動區域ACT可根據該等閘極G1至G4之每一者，區分成該閘極的內部區域以及該閘極的外部區域，例如根據該第一閘極G1，該主動區域ACT可分成一內部區域A11與一外部區域A12。
該第二範例B例示該等閘極G1至G4之每一者係具有U形。在該第二範例B中，該主動區域ACT可根據該等閘極G1至G4之每一者，區分成兩個區域，例如根據該第一閘極G1，該主動區域ACT可分成一第一區域A21與一第二區域A22。
該第三範例C例示該等閘極G1至G4之每一者係具有L形。在該第三範例C中，該主動區域ACT可根據該等閘極G1至G4之每一者，區分成兩個區域，例如根據該第一閘極G1，該主動區域ACT可分成一第一區域A31與一第二區域A32。
該第四範例D例示該等閘極G1至G4之每一者係具有直線或桿形。在該第四範例D中，該主動區域ACT可根據該等閘極G1至G4之每一者，區分成兩個區域，例如根據該第一閘極G1，該主動區域ACT可分成一 第一區域A41與一第二區域A42。
因為該等第一電晶體P1至第四電晶體P4或第一電晶體N1至第四電晶體N4共享該源極，並且該等閘極具有上述形狀，相較於圖3的該等第一電晶體P1至第四電晶體P4或第一電晶體N1至第四電晶體N4，可減少形成該等電晶體的該主動區域所需之區域。
圖6為示範例示圖4的閂鎖電路自我取消效應之布局圖。圖6例示該第一主動區域ACT1以及該等第一PMOS電晶體P1至第四PMOS電晶體P4。
請參閱圖6，假設一阿爾發粒子撞擊該第一主動區域ACT1的該矩形403內的一點P。在此時，該阿爾發粒子撞擊或宇宙射線入射所產生的該電荷會從該撞擊點P往各個方向(箭頭方向)擴散，如此該產生的電荷會在相同方向將該等第一儲存節點SN1至第四儲存節點SN4的電荷量改變(例如+電荷增加或-電荷降低)。當該等第一儲存節點SN1至第四儲存節點SN4內所儲存電荷量在相同方向改變時，儲存在具有不同極性的該等節點SN1與SN3或SN2與SN4內電荷量間之差異，可維持該等節點之間電位的差異。如此，該閂鎖電路內儲存的該資料不會反向，而是維持相同。
例如：假設該等儲存節點SN1至SN4的電壓分別為1V、0V、1V和0V。在此時，假設該等儲存節點SN1至SN4的電壓透過阿爾發粒子撞擊或宇宙射線入射所產生的電荷而提昇0.5V。在此案例中，該等儲存節點SN1至SN4的電壓分別為1.5V、0.5V、1.5V和0.5V。該等儲存節點SN1至SN4的電位增加，然而具有不同極性的該等儲存節點之間電位的差異維持在1V。如此，可穩定維持儲存在該等儲存節點內的該資料。
也就是，透過該阿爾發粒子撞擊或宇宙射線入射產生的電荷所引起之影響，會因為該等電晶體的配置以及該閂鎖電路的結構而偏移。更進一步，雖然阿爾發粒子撞擊或宇宙射線入射同時發生在該第一主動區域ACT1或該第二主動區域ACT2的一點上，不過該阿爾發粒子撞擊或宇宙射線入射產生的電荷所引起之影響也會偏移。在圖3的該閂鎖電路內，當阿爾發粒子撞擊或宇宙射線入射同時發生在具有相同極性的該等儲存節點內，仍會發生軟錯誤。例如：當阿爾發粒子撞擊或宇宙射線入射同時發生在該等汲極PD2與ND2之間以及該等汲極PD4與ND4之間，軟錯誤係發生。
在圖4的該閂鎖電路內，該等電晶體可配置成所有該等儲存節點SN1至SN4係接收所產生電荷的影響，而不管發生阿爾發粒子撞擊或宇宙射線入射的該點。因此，該閂鎖電路對於軟錯誤更有耐受力。
請參閱圖2和圖4，將說明根據本發明具體實施例的該閂鎖電路。
請參閱圖4，該閂鎖電路可包含該第一PMOS電晶體P1至第四PMOS電晶體P4以及該第一NMOS電晶體N1至第四NMOS電晶體N4。該第一PMOS電晶體P1至第四PMOS電晶體P4可在該第一主動區域ACT1內形成，並依序以該順時鐘與逆時鐘方向之一者排列，並且該第一NMOS電晶體N1至第四NMOS電晶體N4可在與該第一主動區域ACT1分隔的該第二主動區域ACT2內形成，依序往該順時鐘與逆時鐘方向之一者排列。在此組態中，一第K PMOS電晶體PK與一第K NMOS電晶體NK可串聯耦合，並且耦合至該第K PMOS電晶體PK和NMOS電晶體NK的一節點SNK可耦合至一第(K-1)NMOS電晶體NK-1的該閘極NGK-1以及一第(K+1)PMOS電晶體 PK+1的該閘極PGK+1，其中1K4。
尤其是，該第一PMOS電晶體P1可串聯耦合至該第一NMOS電晶體N1，並且耦合至該第一PMOS電晶體P1和NMOS電晶體N1的該節點SN1可耦合至該第四NMOS電晶體N4的該閘極NG4以及該第二PMOS電晶體P2的該閘極PG2。該第二PMOS電晶體P2可串聯耦合至該第二NMOS電晶體N2，並且耦合至該第二PMOS電晶體P2和NMOS電晶體N2的該節點SN2可耦合至該第一NMOS電晶體N1的該閘極NG1以及該第三PMOS電晶體P3的該閘極PG3。該第三PMOS電晶體P3可串聯耦合至該第三NMOS電晶體N3，並且耦合至該第三PMOS電晶體P3和NMOS電晶體N3的該節點SN3可耦合至該第二NMOS電晶體N2的該閘極NG2以及該第四PMOS電晶體P4的該閘極PG4。該第四PMOS電晶體P4可串聯耦合至該第四NMOS電晶體N4，並且耦合至該第一PMOS電晶體P1和NMOS電晶體N1的該節點SN4可耦合至該第四NMOS電晶體N4的該閘極NG4以及該第一PMOS電晶體P1的該閘極PG1。
該第一PMOS電晶體P1至第四PMOS電晶體P4以及該第一NMOS電晶體N1至第四NMOS電晶體N4可以如上參閱圖4說明的各種方式，分別配置在該第一主動區域ACT1和第二主動區域ACT2內。
圖4例示該閂鎖電路包含四電晶體對211至214以及四個儲存節點SN1至SN4。然而，該閂鎖電路可設置成包含N電晶體對以及N個儲存節點，其中N為等於或大於四的偶數，例如：該閂鎖電路可設置成包含六或更多電晶體對與六或更多個儲存節點。
請參閱圖2和圖4，將描述根據本發明具體實施例的該閂鎖電 路。
請參閱圖4，該閂鎖電路可包含該第一PMOS電晶體P1至第四PMOS電晶體P4以及該第一NMOS電晶體N1至第四NMOS電晶體N4。該第一PMOS電晶體P1至第四PMOS電晶體P4可在該第一主動區域ACT1內形成，並排列在矩形403的個別轉角上，並且該第一NMOS電晶體N1至第四NMOS電晶體N4可在與該第一主動區域ACT1分隔的該第二主動區域ACT2內形成，並排列在矩形404的個別轉角上。該第一PMOS電晶體P1和第三PMOS電晶體P3以及該第一NMOS電晶體N1和第三NMOS電晶體N3可分別對角配置，並且該第二PMOS電晶體P2和第四PMOS電晶體P4以及該第二NMOS電晶體N2和第四NMOS電晶體N4可分別對角配置。
在此組態中，一第K PMOS電晶體PK與一第K NMOS電晶體NK可彼此串聯耦合，並且耦合至該第K PMOS電晶體PK和第K NMOS電晶體NK的一節點SNK可耦合至一第(K-1)NMOS電晶體NK-1的該閘極NGK-1以及一第(K+1)PMOS電晶體PK+1的該閘極PGK+1。耦合至該第一PMOS電晶體P1和NMOS電晶體N1的該節點SN1可耦合至該第四NMOS電晶體N4的該閘極NG4以及該第二PMOS電晶體P2的該閘極PG2，並且耦合至該第四PMOS電晶體P4和NMOS電晶體N4的該節點SN4可耦合至該第三NMOS電晶體N3的該閘極NG3以及該第一PMOS電晶體P1的該閘極PG1。
圖7為依照本發明示範具體實施例例示一閂鎖電路的一電路圖。
請參閱圖7，該閂鎖電路可包含第一儲存節點SN1至第六儲存節點SN6、第一電晶體對711至第六電晶體對716、一初始化單元720以及 一資料輸入控制單元730。圖7的該閂鎖電路可包含六電晶體對711至716以及六個儲存節點SN1至SN6，而與圖4的該閂鎖電路不同。
該等電晶體對711至716可包含PMOS電晶體P1至P6以及NMOS電晶體N1至N6，在對應的儲存節點SN1至SN6上串聯耦合。該第一電晶體對711至第六電晶體對716之前一者的該NMOS電晶體之閘極以及該第一電晶體對711至第六電晶體對716之後一者的該PMOS電晶體之閘極，係可在該第一電晶體對711至第六電晶體對716的該當前之一者所包含之該等儲存節點SN1至SN6之一者上耦合。例如：該第一電晶體對711的該NMOS電晶體N1之該等閘極以及該第三電晶體對713的該PMOS電晶體P3之該等閘極可在該第二儲存節點SN2上耦合。該最後一電晶體對716之後一者可為該第一電晶體對711，類似地，該第一電晶體對711之前一者可為該最後一電晶體對716。
除了初始化單元720和資料輸入控制單元730受驅動用於增加的儲存節點SN5和SN6以外，初始化單元720和資料輸入控制單元730係與圖2的初始化單元220和資料輸入控制單元230相同。
圖7內例示的該閂鎖電路可耐受阿爾發粒子撞擊或宇宙射線入射引起的軟錯誤。因為該等儲存節點SN1至SN6中之三或更多節點的資料並未同時改變，所以儲存在該閂鎖電路內的該資料係維持而無錯誤。如此，該閂鎖電路比起上面參考圖2所描述的該閂鎖電路更堅固並且耐軟錯誤。
圖8為示範例示圖7的閂鎖電路內電晶體P1至P6以及N1至N6之布局圖。
請參閱圖8，在一第一主動區域ACT1內可形成該等PMOS電 晶體P1至P6，並且在一第二主動區域ACT2內可形成該等NMOS電晶體N1至N6。該第一主動區域ACT1和該第二主動區域ACT2可彼此分隔。該第一主動區域ACT1可為摻雜P型半導體的P塊區P-BULK，並且該第二主動區域ACT2可為摻雜N型半導體的N塊區N-BULK。該P塊區與該N塊區可分別透過體電壓線路801和802，接收一電源供應電壓VDD或接地電壓VSS。
該等PMOS電晶體P1至P6可在該第一主動區域ACT1內，依序往該順時鐘與逆時鐘方向之一者排列。該等NMOS電晶體N1至N6可在該第二主動區域ACT2內，依序往該順時鐘與逆時鐘方向之一者排列。圖8例示該等PMOS電晶體P1至P6在該第一主動區域ACT1內依序往該逆時鐘方向排列，並且該等NMOS電晶體N1至N6在該第二主動區域ACT2內依序往該順時鐘方向排列。
該等PMOS電晶體P1至P6可在多邊形內排列，並且該等NMOS電晶體N1至N6可在多邊形內排列。圖8例示以矩形排列該等PMOS電晶體P1至P6以及該等NMOS電晶體N1至N6。
根據這種配置在該第一主動區域ACT1內，在該等PMOS電晶體P1至P6中，耦合至具有不同極性的儲存節點之該等PMOS電晶體P1和P2、P2和P3、P3和P4、P4和P5、P5和P6或P6和P1可排列成彼此相鄰，並且耦合至具有相同極性的儲存節點之該等PMOS電晶體P1和P5、P2和P6、P2和P4或P3和P6可對角排列。在該第二主動區域ACT2內，在該等NMOS電晶體N1至N6中，耦合至具有不同極性的儲存節點之該等NMOS電晶體N1和N2、N2和N3、N3和N4、N4和N5、N5和N6或N6和N1可排列成彼此相鄰，並且耦合至具有相同極性的儲存節點之該等NMOS電晶體N1和N5、N2和 N6、N2和N4或N3和N6可對角排列。
排列在該第一主動區域ACT1內的該等PMOS電晶體P1至P6，可共享供應該電源供應電壓VDD的單一節點。在該第一主動區域ACT1內，該電源供應電壓VDD可透過一電源供應電壓線805，供應至該等PMOS電晶體P1至P6共享的該部分PS。排列在該第二主動區域ACT2內的該等NMOS電晶體N1至N6，可共享供應該接地電壓VSS的單一節點。在該第二主動區域ACT2內，該接地電壓VSS可透過一接地電壓線806，供應至該等NMOS電晶體N1至N6共享的該部分NS。
該等電晶體的該等閘極PG1至PG6以及NG1至NG6可具有各種形狀，如上面參考圖4和圖5的說明。
該電晶體P1的該汲極PD1、該電晶體N1的該汲極ND1、該電晶體P2的該閘極PG2以及該電晶體N6的該閘極NG6可彼此耦合。該電晶體P2的該汲極PD2、該電晶體N2的該汲極ND2、該電晶體P3的該閘極PG3以及該電晶體N1的該閘極NG1可彼此耦合。該電晶體P3的該汲極PD3、該電晶體N3的該汲極ND3、該電晶體P4的該閘極PG4以及該電晶體N2的該閘極NG2可彼此耦合。該電晶體P4的該汲極PD4、該電晶體N4的該汲極ND4、該電晶體P5的該閘極PG5以及該電晶體N3的該閘極NG3可彼此耦合。該電晶體P5的該汲極PD5、該電晶體N5的該汲極ND5、該電晶體P6的該閘極PG6以及該電晶體N4的該閘極NG4可彼此耦合。該電晶體P6的該汲極PD6、該電晶體N6的該汲極ND6、該電晶體P1的該閘極PG1以及該電晶體N5的該閘極NG5可彼此耦合。
透過該等電晶體P1至P6以及N1至N6的配置，運用參閱圖6 所說明的該自我取消效應，圖8的該閂鎖電路也可耐受軟錯誤。
圖9為示範例示根據本發明具體實施例的一半導體裝置之方塊圖。該半導體裝置可包含許多種積體電路晶片之一者，例如記憶體裝置、CPU以及許多控制晶片。
請參閱圖9，該半導體裝置可包含一非揮發性記憶體電路910、一資料匯流排D<0：7>、一選擇信號產生單元920、閂鎖集合931至933以及內部電路941和942。
非揮發性記憶體電路910可儲存資訊，供該半導體裝置的內部電路941和942使用。非揮發性記憶體電路910可回應一開機信號BOOTUP而將該資料匯流排D<0：7>內所儲存的所有資料依序輸出。從非揮發性記憶體電路910輸出的一時脈CLK可與透過該資料匯流排D<0：7>傳輸的該資料同步。非揮發性記憶體電路910可為e-fuse陣列電路、NAND快閃記憶體、NOR快閃記憶體、可抹除可程式唯讀記憶體(EPROM，Erasable Programmable Read Only Memory)、電子可抹除可程式唯讀記憶體(EEPROM，Electrically Erasable Programmable Read Only Memory)、鐵電隨機存取記憶體(FRAM，Ferroelectric Random Access Memory)以及磁阻隨機存取記憶體(MRAM，Magnetoresistive Random Access Memory)的其中之一。
選擇信號產生單元920可產生複數個選擇信號SEL<1：M>，每當該時脈CLK被致能時，選擇信號產生單元920可使用該時脈CLK，依序致能該等複數個選擇信號SEL<1：M>，例如：當一選擇信號SEL<X>，其中X為範圍從1至M的整數，當前被致能以回應當前致能的該時脈CLK時，一選擇信號SEL<X+1>可被致能以便在下一次回應下一個致能的該時脈 CLK。選擇信號產生單元920可包含N個正反器電路921至923，該等正反器電路921至923之每一者係可將輸入至一節點D的信號位移一個時脈週期，以與該時脈CLK同步，並且將該位移信號輸出至一節點Q。更進一步，該等正反器電路921至923可根據輸入至該節點D的該等信號，產生該等選擇信號SEL<1：N>，並且分別透過節點FD輸出該等產生的選擇信號SEL<1：N>。該等正反器電路921至923可串聯耦合。如此，該當前正反器電路的一輸出信號Q可當成該下一個正反器電路的一輸入信號D。該等正反器電路921至923中之第一正反器電路921可接收一電源供應電壓VDD作為一輸入信號。
當該等選擇信號SEL<1：N>中之該等對應選擇信號被致能時，該等閂鎖集合931至933可接收並儲存透過該資料匯流排D<0：7>傳輸的該資料。該等閂鎖集合931至933之每一者係可包含對應至該資料匯流排D<0：7>之位元寬度的複數個閂鎖電路，以便儲存對應至該資料匯流排D<0：7>位元寬度的資料。例如：該等閂鎖集合921至923之每一者係可包含八個閂鎖電路，用於一8位元寬度資料匯流排D<0：7>。該等閂鎖集合931至933可透過輸出線路OUT1<0：7>至OUTN<0：7>，將其中儲存的該資料提供至內部電路941和942。該等閂鎖集合931至933可共享傳輸該等閂鎖集合931至933之每一者中資料的該資料匯流排D<0：7>，而該等閂鎖集合931至933之每一者係可具有該等資料輸出線路OUT1<0：7>至OUTN<0：7>之間的專屬輸出線路，透過此線路可讓該等閂鎖集合931至933之對應一者係輸出該儲存的資料。該等閂鎖集合931至933的細節將參考圖式來說明。
該等內部電路941和942可使用該閂鎖集合931至933內儲存的該資訊，例如：該內部電路941可根據閂鎖集合931和932內儲存的該資 訊，設定用於該半導體裝置的內部電壓，並且內部電路942可根據閂鎖集合933內儲存的該資訊，修復該半導體裝置的故障。
根據圖9的具體實施例，在將非揮發性記憶體電路910的資料傳輸至複數個閂鎖集合931至933之開機操作期間，由選擇信號產生單元920可使用該時脈CLK產生該等選擇信號SEL<1：N>，並且該資料匯流排D<0：7>的資料可儲存在對應至一致能選擇信號的閂鎖集合931至933內。如此，調整用於選擇該等閂鎖集合931至933之一者來儲存從非揮發性記憶體電路910輸出的該資料之簡單方法，並且接著將非揮發性記憶體電路910與該等閂鎖集合931至933之間所需的線路數量，以及該開機操作所需的時間縮至最低。
圖10為示範例示圖9中閂鎖集合931的方塊圖。圖9內所顯示的其他閂鎖集合932和933之每一者係可與圖10內所示的閂鎖集合931相同。
請參閱圖10，該閂鎖集合931可包含八個閂鎖電路1010至1080，對應至該資料匯流排D<0：7>的該位元寬度。該相同信號可輸入至該等閂鎖電路1010至1080的每一SEL節點，該等閂鎖電路1010至1080之每一者係可透過其DIN與DOUT節點，接收並輸出從該資料匯流排D<0：7>傳輸的對應資料。換言之，相同閂鎖集合931內的閂鎖電路1010至1080可彼此共享該選擇信號SEL<1>，同時可接收該資料換流排D<0：7>上載入的不同資料，並且具有不同結果。
該等閂鎖電路1020至1080可與上面參考圖2和圖7描述的電路相同。該等閂鎖電路1010至1080中所包含的該等電晶體之組態與配置可與上面參考圖4、圖5和圖8所描述的相同。
根據本發明的具體實施例，透過電晶體的形狀與配置，可提高閂鎖電路與半導體裝置內軟錯誤耐受能力。
雖然已經針對例示目的描述許多具體實施例，不過熟悉該項技術者係了解，在不背離如下述的申請專利範圍所定義的本發明之範圍下，可以透過取代、改變及修改的各種方式來達成本發明。
N1-N4‧‧‧NMOS電晶體
ND1-ND4‧‧‧汲極
NG1-NG4‧‧‧閘極
NS1、NS2‧‧‧源極
P1-P4‧‧‧PMOS電晶體
PD1-PD4‧‧‧汲極
PG1-PG4‧‧‧閘極
PS1、PS2‧‧‧源極
VDD‧‧‧電源供應電壓
VSS‧‧‧接地電壓
WELL1‧‧‧第一井區域
WELL2‧‧‧第二井區域
WELL3‧‧‧第三井區域
WELL4‧‧‧第四井區域

Claims (25)

  1. 一種閂鎖電路，包含：第一至第N儲存節點，其中N為等於或大於四的偶數；以及第一至第N電晶體對，每一者包含透過該第一至第N儲存節點的一對應節點彼此串聯耦合之一PMOS電晶體以及一NMOS電晶體，其中該PMOS電晶體耦合至該等儲存節點之一者，該節點包含在該PMOS電晶體閘極上該等電晶體對之前一者內，其中該NMOS電晶體耦合至該等儲存節點之一者，該節點包含在該NMOS電晶體閘極上該等電晶體對之後一者內，其中該第一至第N電晶體對之該等PMOS電晶體形成於第一主動區域內，以及其中該第一至第N電晶體對之該等NMOS電晶體形成於與該第一主動區域相隔的一第二主動區域內。
  2. 如申請專利範圍第1項之閂鎖電路，其中該第一至第N電晶體對的該等PMOS電晶體依序以順時鐘與逆時鐘方向之一者排列，以及其中該第一至第N電晶體對的該等NMOS電晶體依序以該順時鐘與逆時鐘方向之一者排列。
  3. 如申請專利範圍第1項之閂鎖電路，其中該第一至第N電晶體對的該等PMOS電晶體依序在一多邊形內排列，以及其中該第一至第N電晶體對的該等NMOS電晶體依序在一多邊形 內排列。
  4. 如申請專利範圍第1項之閂鎖電路，其中該第一至第N電晶體對的該等PMOS電晶體經過排列，如此耦合至具有不同極性的該等儲存節點之該等PMOS電晶體彼此相鄰，以及其中該第一至第N電晶體對的該等NMOS電晶體經過排列，如此耦合至具有不同極性的該等儲存節點之該等NMOS電晶體彼此相鄰。
  5. 如申請專利範圍第1項之閂鎖電路，其中該第一至第四電晶體對的該等PMOS電晶體在一矩形的每一轉角上，以該順時鐘與逆時鐘方向之一者排列，以及其中該第一至第四電晶體對的該等NMOS電晶體在一矩形的每一轉角上，以該順時鐘與逆時鐘方向之一者排列。
  6. 如申請專利範圍第1項之閂鎖電路，其中該第一和第三電晶體對的該等PMOS電晶體排列在對角方向，該第二和第四電晶體對的該等PMOS電晶體排列在對角方向，並且該第一和第三電晶體對的該等PMOS電晶體以及該第二和第四電晶體對的該等PMOS電晶體係彼此相鄰，以及其中該第一和第三電晶體對的該等NMOS電晶體排列在對角方向，該第二和第四電晶體對的該等NMOS電晶體排列在對角方向，並且該第一和第三電晶體對的該等NMOS電晶體以及該第二和第四電晶體對的該等NMOS電晶體係排列成彼此相鄰。
  7. 如申請專利範圍第1項之閂鎖電路，其中該PMOS和NMOS電晶體之 每一者係具有環形或U形的一閘極。
  8. 如申請專利範圍第1項之閂鎖電路，其中該PMOS電晶體具有一閘極，其將該第一主動區域分成兩個區域，以及其中該NMOS電晶體具有一閘極，其將該第二主動區域分成兩個區域。
  9. 如申請專利範圍第1項之閂鎖電路，其中該第一主動區域摻雜一P型半導體，以及其中該第二主動區域摻雜一N型半導體。
  10. 如申請專利範圍第1項之閂鎖電路，其中驅動該第一至第N儲存節點之間二或多個節點來接收資料，以及其中透過耦合至該第一至第N儲存節點之間一或多個節點之一資料線來輸出資料。
  11. 一種閂鎖電路，包含：第一至第N PMOS電晶體，其形成於一第一主動區域內並且以該順時鐘與逆時鐘方向之一者依序排列，其中N為等於或大於四的偶數；以及第一至第N NMOS電晶體，形成於與該第一主動區域相隔的一第二主動區域內，並以該順時鐘與逆時鐘方向之一者依序排列，其中一第K PMOS電晶體與一第K NMOS電晶體彼此串聯耦合，並且耦合至該第K PMOS和NMOS電晶體的一節點耦合至一第(K-1) NMOS電晶體的該閘極以及一第(K+1)PMOS電晶體的該閘極，其中1KN。
  12. 如申請專利範圍第11項之閂鎖電路，其中耦合至該第一PMOS和NMOS電晶體的一節點係耦合至該第N NMOS電晶體的該閘極以及該第二PMOS電晶體的該閘極，以及其中耦合至該第N PMOS和NMOS電晶體的一節點係耦合至該第(N-1)電晶體的該閘極以及該第一PMOS電晶體的該閘極。
  13. 如申請專利範圍第11項之閂鎖電路，其中該第一至第N PMOS電晶體依序在一多邊形內排列，以及其中該第一至第N NMOS電晶體依序在一多邊形內排列。
  14. 如申請專利範圍第11項之閂鎖電路，其中該第一至第四PMOS電晶體在一矩形的每一轉角上依序以該順時鐘與逆時鐘方向之一者排列，以及其中該第一至第四NMOS電晶體在一矩形的每一轉角上依序以該順時鐘與逆時鐘方向之一者排列。
  15. 如申請專利範圍第11項之閂鎖電路，其中該第一至第N PMOS電晶體和第一至第N NMOS電晶體之每一者係具有環形或U形的一閘極。
  16. 如申請專利範圍第11項之閂鎖電路，其中該第一至第N PMOS電晶體之每一者係具有一閘極，其將該第一主動區域分成兩個區域，以及其中該第一至第N NMOS電晶體之每一者係具有一閘極，其將該第二主動區域分成兩個區域。
  17. 一種閂鎖電路，包含：第一至第四PMOS電晶體，形成於一第一主動區域內並排列在一矩形的每一轉角上；以及第一至第四NMOS電晶體，形成於與該第一主動區域相隔的一第二主動區域內並排列在一矩形的每一轉角上，其中該第一和第三PMOS電晶體以及該第一和第三NMOS電晶體分別以對角方向排列，其中一第K PMOS電晶體與一第K NMOS電晶體彼此串聯耦合，以及其中耦合至該第K PMOS和NMOS電晶體的一節點係耦合至一第(K-1)NMOS電晶體的一閘極以及一第(K+1)PMOS電晶體的一閘極，其中1KN。
  18. 如申請專利範圍第17項之閂鎖電路，其中耦合至該第一PMOS和NMOS電晶體的一節點係耦合至該第四NMOS電晶體的該閘極以及該第二PMOS電晶體的該閘極，以及其中耦合至該第四PMOS和NMOS電晶體的一節點係耦合至該第三NMOS電晶體的該閘極以及該第一PMOS電晶體的該閘極。
  19. 如申請專利範圍第17項之閂鎖電路，其中該第一至第四PMOS電晶體之每一者係具有一閘極，其將該第一主動區域分成兩個區域，以及其中該第一至第四NMOS電晶體之每一者係具有一閘極，其將該第二主動區域分成兩個區域。
  20. 一種半導體裝置，其包括：一非揮發性記憶體單元；一資料匯流排，適用於傳輸從該非揮發性記憶體單元輸出的資料；一選擇信號產生單元，適用於產生複數個選擇信號；以及複數個閂鎖集合，啟動來回應該等複數個選擇信號之間對應選擇信號，適用於儲存傳輸至該資料匯流排的資料，並且每一者係包含複數個閂鎖電路，其中該等閂鎖電路中的每一者包含：第一至第N儲存節點，其中N為等於或大於四的偶數；以及第一至第N電晶體對，每一者係包含透過該第一至第N儲存節點的一對應節點彼此串聯耦合之一PMOS電晶體以及一NMOS電晶體，其中該PMOS電晶體耦合至該等儲存節點之一者，該節點包含在該PMOS電晶體閘極上該等電晶體對之前一者內，其中該NMOS電晶體耦合至該等儲存節點之一者，該節點包含在該NMOS電晶體閘極上該等電晶體對之後一者內，其中該第一至第N電晶體對之該等PMOS電晶體形成於第一主動區域內，以及其中該第一至第N電晶體對之該等NMOS電晶體形成於與該第一主動區域相隔的一第二主動區域內。
  21. 如申請專利範圍第20項之半導體裝置，其中該第一至第N電晶體對的該等PMOS電晶體依序以該順時鐘與逆時鐘方向之一者排列，以及 其中該第一至第N電晶體對的該等NMOS電晶體依序以該順時鐘與逆時鐘方向之一者排列。
  22. 如申請專利範圍第20項之半導體裝置，其中該第一至第N電晶體對的該等PMOS電晶體係排列成，耦合至具有不同極性的該等儲存節點之該等PMOS電晶體係彼此相鄰的形式，以及其中該第一至第N電晶體對的該等NMOS電晶體係排列成，耦合至具有不同極性的該等儲存節點之該等NMOS電晶體彼此相鄰的形式。
  23. 如申請專利範圍第20項之半導體裝置，其中該PMOS電晶體具有一閘極，其將該第一主動區域分成兩個區域，以及其中該NMOS電晶體具有一閘極，其將該第二主動區域分成兩個區域。
  24. 如申請專利範圍第20項之半導體裝置，其中每當致能一時脈時，該選擇信號產生單元係改變該等複數個選擇信號中之一致能選擇信號。
  25. 如申請專利範圍第20項之半導體裝置，另包含一記憶體列，適用於使用該等複數個閂鎖集合內儲存的該資料，用備援胞取代正常胞。
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