TWI831135B - 積體電路和控制時脈信號的方法 - Google Patents

積體電路和控制時脈信號的方法 Download PDF

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TWI831135B TW111106281A TW111106281A TWI831135B TW I831135 B TWI831135 B TW I831135B TW 111106281 A TW111106281 A TW 111106281A TW 111106281 A TW111106281 A TW 111106281A TW I831135 B TWI831135 B TW I831135B
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Abstract

一種積體電路，包括時脈電晶體、第一致能電晶體、第二致能電晶體、分支一電晶體、分支二電晶體以及時脈選通電路。第一致能電晶體耦接在時脈電晶體和第一節點之間。第二致能電晶體耦接在時脈電晶體和第二節點之間。分支一電晶體耦接在第一電源和第一節點之間。分支一電晶體的閘極端電性連接至第二節點。分支二電晶體耦接在第一電源和第二節點之間。分支二電晶體的閘極端電性連接至第一節點。用於生成經選通時脈信號的時脈選通電路接收鎖存輸出信號，鎖存輸出信號被鎖存於第一節點信號或第二節點信號的邏輯準位。

Description

積體電路和控制時脈信號的方法
本案是關於一種積體電路，特別是有關於控制時脈信號的積體電路。
積體電路(IC)小型化(miniaturizing)的最新趨勢已導致較低功率消耗但以較高速度提供更多功能性的較小的裝置。小型化製程還導致了更嚴格的設計和製造規範以及可靠性挑戰。各種電子設計自動化(EDA)工具生成、優化和驗證用於積體電路的標準單元佈局設計，同時確保標準單元佈局設計和製造規範被滿足。
本案的一個實施例是有關一種積體電路，包括時脈電晶體、第一致能電晶體、第二致能電晶體、分支一電晶體、分支二電晶體以及時脈選通電路。時脈電晶體具有接收第一時脈信號的閘極端。第一致能電晶體具有電性連接在時脈電晶體的汲極端和第一節點之間的半導體通道。第一致能電晶體具有接收第一致能信號的閘極端。第二致能電晶體具有電性連接在時脈電晶體的汲極端和第二節點之 間的半導體通道。第二致能電晶體具有接收第二致能信號的閘極端，上述第二致能信號是上述第一致能信號的邏輯反相。分支一電晶體具有電性連接在第一電源和第一節點之間的半導體通道，並且具有電性連接至第二節點的閘極端。分支二電晶體具有電性連接在第一電源和第二節點之間的半導體通道，並且具有電性連接至第一節點的閘極端。時脈選通電路具有生成經選通時脈信號的輸出端，並且具有用以接收鎖存輸出信號的第一輸入端，鎖存輸出信號被鎖存於第一節點的第一節點信號或第二節點的第二節點信號的邏輯準位。
本案的另一實施例是有關一種控制時脈信號的方法，包括在致能鎖存電路中的時脈電晶體的閘極端接收第一時脈信號；在致能鎖存電路中的第一致能電晶體的閘極端接收第一致能信號；在致能鎖存電路中的第二致能電晶體的閘極端接收第二致能信號；上述第二致能信號是上述第一致能信號的邏輯反相；生成鎖存輸出信號，在鎖存輸出信號被鎖存時，鎖存輸出信號具有與在分支二電晶體的閘極端處的第一節點信號相同的邏輯準位，或者具有與在分支一電晶體的閘極端處的第二節點信號相同的邏輯準位；藉由利用鎖存輸出信號選通第二時脈信號，由第二時脈信號生成經選通時脈信號，上述分支一電晶體的閘極端電性連接至分支二電晶體的汲極端和第二致能電晶體的汲極端兩者，並且上述分支二電晶體的閘極端電性連接至上述分支一電晶體的汲極端和上述第一致能電晶體的汲極端兩 者。
本案的又一實施例是有關一種積體電路，包括時脈電晶體、第一致能電晶體、第二致能電晶體、多個分支一電晶體以及多個分支二電晶體。時脈電晶體具有接收第一時脈信號的閘極端。第一致能電晶體具有電性連接在時脈電晶體的汲極端和第一節點之間的半導體通道，上述第一致能電晶體具有接收第一致能信號的閘極端。第二致能電晶體具有電性連接在時脈電晶體的汲極端和第二節點之間的半導體通道，上述第二致能電晶體具有接收第二致能信號的閘極端，上述第二致能信號是上述第一致能信號的邏輯反相。多個分支一電晶體具有串聯電性連接在第一電源和第一節點之間的多個半導體通道，上述多個分支一電晶體的每一者具有電性連接至第二節點的閘極端。多個分支二電晶體具有串聯電性連接在第一電源和第二節點之間的多個半導體通道，上述多個分支二電晶體的每一者具有電性連接至第一節點的閘極端。
60:時脈邏輯電路
62,64:反相器
80:致能邏輯電路
82:反或閘
84:反相器
100:致能鎖存電路
180:耦合電路
109,189:輸出端
190,190B:時脈選通電路
191,192:輸入端
193,196,197:反相器
194:反及閘
195:反或閘
199:輸出端
300A,300B,300C,400:致能鎖存電路
500A,500B,500C,600:致能鎖存電路
1100:方法
1110,1120,1130,1140,1150,1160:操作
1200:同步邏輯電路
1250:時脈輸入
1210:串列輸入
1290:串行輸出
CP,CPN:時脈信號
G-CP,G-CPN:經選通時脈信號
clkb,clkbb,clknb,clknbb:時脈信號
L-EN:鎖存輸出信號
no1,no2:節點
TA1,TA2至N:分支一電晶體
TB1,TB2至N:分支二電晶體
TC1,TC2,TC3:耦合電晶體
TE1,TE2:致能電晶體
TE,E,enb,enbb:致能信號
TK3:時脈電晶體
VDD,VSS:電源
以下詳細描述結合附圖閱讀時，可以最好地理解本案內容的各方面。注意，根據行業中的標準實踐，各種特徵並未按比例繪製。事實上，為了討論的清楚起見，各種特徵的尺寸可以任意擴大或縮小。
第1圖是根據一些實施例的具有用以生成鎖存輸出信號的致能鎖存電路的積體電路的電路圖。
第2圖是根據一些實施例的在第1圖的積體電路中的各個端的信號的波形示意圖。
第3A圖至第3C圖是根據一些實施例的具有用以生成鎖存輸出信號的致能鎖存電路的積體電路的電路圖。
第4圖是根據一些實施例的具有用以生成鎖存輸出信號的致能鎖存電路的積體電路的電路圖。
第5A圖至第5C圖是根據一些實施例的具有用以生成鎖存輸出信號的致能鎖存電路的積體電路的電路圖。
第6圖是根據一些實施例的具有用以生成鎖存輸出信號的致能鎖存電路的積體電路的電路圖。
第7圖是根據一些實施例的在第6圖的積體電路中的各個端的信號的波形示意圖。
第8A圖至第8C圖是根據一些實施例的具有用以生成鎖存輸出信號的致能鎖存電路的積體電路的電路圖。
第9圖是根據一些實施例的具有用以生成鎖存輸出信號的致能鎖存電路的積體電路的電路圖。
第10A圖至第10C圖是根據一些實施例的具有用以生成鎖存輸出信號的致能鎖存電路的積體電路的電路圖。
第11圖是根據一些實施例的生成經選通(gated)時脈信號的方法的流程圖。
第12A圖至第12B圖是根據一些實施例中經選通時脈信號用於使同步邏輯電路同步的時脈信號的積體電路的電路圖。
以下揭示內容提供了用於實現提供之標的的不同特徵的許多不同的實施例或實例。以下描述組件、材料、值、步驟、操作、材料、佈置等的特定實例用以簡化本案的一實施例。當然，該些僅為實例，並不旨在進行限制。可以預期其他組件、值、操作、材料、佈置等。例如：在下面的描述中在第二特徵上方或之上形成第一特徵可包括其中第一及第二特徵直接接觸形成的實施例，並且亦可包括其中在第一與第二特徵之間形成附加特徵的實施例，以使得第一及第二特徵可以不直接接觸。此外，本案的一實施例可以在各個實例中重複元件符號及/或字母。此重複係出於簡單及清楚的目的，其本身並不指定所討論之各種實施例或組態之間的關係。
此外，為了便於描述，本文中可以使用諸如「在...下方」、「在...下」、「下方」、「在...上方」、「上方」之類的空間相對術語，來描述如圖中所示的一個元件或特徵與另一元件或特徵的關係。除了在附圖中示出的方位之外，空間相對術語意在涵蓋裝置在使用或操作中的不同方位。裝置可以其他方式定向(旋轉90度或以其他方位)，並且在此使用的空間相對描述語亦可被相應地解釋。
在一些實施例中，利用具有致能鎖存電路的積體電路，從致能信號和時脈信號來生成鎖存輸出信號。利用鎖存輸出信號來選通時脈信號以生成經選通時脈信號。經選通時脈信號耦接到同步邏輯電路的時脈輸入。當鎖存輸出 信號處於第一邏輯準位時，同步邏輯電路在正常操作模式下操作，並利用經選通時脈信號進行同步。然而，當鎖存輸出信號處於第二邏輯準位時，同步邏輯電路在空閒操作模式下操作。鎖存輸出信號的邏輯準位的變化取決於致能信號和時脈信號。在一些實施例中，鎖存輸出信號在時脈信號的上升沿被鎖存到致能信號的邏輯準位，並且持續直到時脈信號的下一個下降沿。在一些實施例中，鎖存輸出信號在時脈信號的下降沿被鎖存到致能信號的邏輯準位，並且持續直到時脈信號的下一個上升沿。鎖存輸出信號的鎖存由致能鎖存電路提供。致能鎖存電路中的一些電晶體是時脈耦合電晶體，其閘極端被設置為由時脈信號控制的邏輯準位。在一些實施例中，當致能鎖存電路中的時脈耦合電晶體的數量減少時，具有致能鎖存電路的積體電路的功耗減小。
第1圖是根據一些實施例的具有致能鎖存電路100的積體電路的電路圖，上述致能鎖存電路100用以生成鎖存輸出信號。在第1圖中，致能鎖存電路100用以於輸出端109生成鎖存輸出信號L-EN。時脈選通電路190在第一輸入端191處接收鎖存輸出信號L-EN。時脈選通電路190具有第二輸入端192，上述第二輸入端192用以接收時脈信號CP。通過利用鎖存輸出信號L-EN來選通時脈信號CP，從時脈信號CP在時脈選通電路190的輸出端199處生成經選通時脈信號G-CP。在一些實施例中，當鎖存輸出信號L-EN處於邏輯高時，經選通時脈信號 G-CP隨時脈信號CP改變，但是當鎖存輸出信號L-EN處於邏輯低時，經選通時脈信號G-CP保持處於邏輯低。在一些實施例中，時脈信號CP是全域時脈信號，並且經選通時脈信號G-CP是經選通的全域時脈信號。時脈選通電路190包括反及(NAND)閘194和反相器196，並且反及閘194的輸出耦接至反相器196的輸入。反及閘194的兩個輸入端對應於時脈選通電路190的第一輸入端191和第二輸入端192。第1圖中的時脈選通電路190的電路實現方式僅僅是一個示例，並且時脈選通電路190的其他實施例在本案的預期範圍內。
在第1圖中，基於由致能鎖存電路100接收的時脈信號和致能信號來在致能鎖存電路100的輸出端109處生成鎖存輸出信號L-EN。致能鎖存電路100所接收的時脈信號clkb和clkbb是由時脈邏輯電路60生成。時脈邏輯電路60包括第一反相器62和第二反相器64，並且第一反相器62的輸出耦接到第二反相器64的輸入。時脈邏輯電路60在第一反相器62的輸入處接收時脈信號CP。於第一反相器62的輸出所生成的時脈信號clkb被傳輸至第二反相器64的輸入，並且於第二反相器64的輸出生成時脈信號clkbb。
在第1圖中，致能鎖存電路100所接收的致能信號enb和enbb是由致能邏輯電路80生成。致能邏輯電路80包括反或(NOR)閘82和反相器84，並且反或閘82的輸出耦接到反相器84的輸入。反或閘82的第一輸入和 第二輸入相應地接收致能信號TE和致能信號E。於反或閘82的輸出所生成的致能信號enb被傳送到反相器84的輸入，並且致能信號enbb是於反相器84的輸出所生成。在第1圖中，當致能信號TE或致能信號E之一為邏輯高時，致能信號enb處於邏輯低，並且致能信號enbb處於邏輯高。致能信號TE和致能信號E兩者均為邏輯低時，致能信號enb處於邏輯高，並且致能信號enbb處於邏輯低。在一些實施例中，致能信號TE是致能所有信號，用以使積體電路的一部分中的同步邏輯電路的所有時脈信號都致能，而致能信號E則是使積體電路的一部分中的同步邏輯電路的單個當區塊的時脈信號致能的致能信號。
在第1圖中，致能鎖存電路100包括時脈電晶體TK3、致能電晶體TE1、致能電晶體TE2、分支一電晶體TA1、分支二電晶體TB1和耦合電路180。致能電晶體TE1的半導體通道電性連接在時脈電晶體TK3的汲極端和第一節點no1之間。換句話說，致能電晶體TE1的源極端電性連接至時脈電晶體TK3的汲極端，並且致能電晶體TE1的汲極端電性連接至第一節點no1。致能電晶體TE2的半導體通道電性連接在時脈電晶體TK3的汲極端與第二節點no2之間。換句話說，致能電晶體TE2的源極端電性連接至時脈電晶體TK3的汲極端，並且致能電晶體TE2的汲極端電性連接至第二節點no2。時脈電晶體TK3的源極端電性連接至電源VSS。時脈電晶體TK3的閘極端從時脈邏輯電路60中的第一反相器62的輸出接收 時脈信號clkb。致能電晶體TE1的閘極端從致能邏輯電路80中的反相器84的輸出接收致能信號enbb。致能電晶體TE2的閘極端從致能邏輯電路80中的反或閘82的輸出接收致能信號enb。
分支一電晶體TA1具有電性連接在電源VDD和第一節點no1之間的半導體通道，並且分支一電晶體TA1的閘極端電性連接至第二節點no2。分支二電晶體TB1的半導體通道電性連接在電源VDD和第二節點no2之間，並且分支二電晶體TB1的閘極端電性連接至第一節點no1。
第一節點no1和第二節點no2電性連接至耦合電路180。耦合電路180具有輸出端189，上述輸出端189從第一節點no1處的第一節點信號及/或第二節點no2處的第二節點信號提供鎖存輸出信號L-EN。在一些實施例中，在鎖存時，由耦合電路180生成的鎖存輸出信號L-EN被鎖存到由耦合電路180從第一節點no1接收的第一節點信號的邏輯準位。在鎖存時，由耦合電路180生成的鎖存輸出信號L-EN被鎖存到由耦合電路180從第二節點no2接收的第二節點信號的邏輯準位。
在第1圖中，耦合電路180包括耦合電晶體TC1、耦合電晶體TC2和耦合電晶體TC3。耦合電晶體TC1的閘極端電性連接至第二節點no2，並且耦合電晶體TC1的汲極端電性連接至第一節點no1。第二耦合電晶體TC2的閘極端電性連接至第一節點no1，並且第二耦合電晶體 TC2的汲極端電性連接至第二節點no2。第一耦合電晶體TC1的源極端和第二耦合電晶體TC2的源極端電性連接至第三耦合電晶體TC3的汲極端。第三耦合電晶體TC3的源極端電性連接至電源VSS。第三耦合電晶體TC3的閘極端從時脈邏輯電路60中的第二反相器64的輸出接收時脈信號clkbb。
在操作中，時脈信號CP在第一反相器62的輸入和時脈選通電路190的第二輸入端192處接收。在反或閘82的輸入處接收致能信號TE和致能信號E。在時脈選通電路190的輸出端199處生成經選通時脈信號G-CP。當致能信號TE保持處於邏輯低時，反或閘82的輸出處的致能信號enb和反相器84的輸出處的致能信號enbb是由致能信號E的邏輯準位來確定的。
當時脈信號CP處於邏輯低時，時脈電晶體TK3的閘極端處的時脈信號clkb處於邏輯高，且將時脈電晶體TK3驅動為導通狀態，而耦合電晶體TC3的閘極端處的時脈信號clkbb則處於邏輯低，且將耦合電晶體TC3驅動為非導通狀態。當時脈電晶體TK3處於導通狀態時，在第一節點no1處的第一節點信號和在第二節點no2處的第二節點信號中的每一者都隨著致能信號E而改變。如果致能信號E處於邏輯低，則通過致能信號enbb的邏輯低來關斷致能電晶體TE1，並且通過致能信號enb的邏輯高來接通致能電晶體TE2。即當致能信號E處於邏輯低時，第一節點no1處於邏輯高，並且第二節點no2處於邏輯低。 另一方面，如果致能信號E處於邏輯高，則通過致能信號enbb的邏輯高來接通致能電晶體TE1，並且通過致能信號enb的邏輯低來關斷致能電晶體TE2。即當致能信號E處於邏輯高時，第一節點no1處於邏輯低，並且第二節點no2處於邏輯高。此外，當時脈信號CP處於邏輯低時，除了第二節點no2處的第二節點信號隨致能信號E而改變的操作之外，耦合電路180的輸出端189處的鎖存輸出信號L-EN跟隨第二節點信號，因為當時脈信號CP處於邏輯低時耦合電晶體TC3處於非導通狀態。因此，在時脈信號CP處於邏輯低的時間段期間，鎖存輸出信號L-EN的邏輯值跟隨致能信號E的邏輯值。
當時脈信號CP處於邏輯高時，時脈電晶體TK3的閘極端處的時脈信號clkb處於邏輯低，且將時脈電晶體TK3驅動為非導通狀態，而耦合電晶體TC3的閘極端處的時脈信號clkbb則處於邏輯高，且將耦合電晶體TC3驅動為導通狀態。如果時脈電晶體TK3處於非導通狀態，則第一節點no1處的第一節點信號和第二節點no2處的第二節點信號不隨致能信號E而改變，因為分支一電晶體TA1和分支二電晶體TB1作為交叉鎖存電路而互連。另外，如果耦合電晶體TC3處於導通狀態，當時脈信號CP從邏輯低變為邏輯高時，耦合電路180的輸出端189處的鎖存輸出信號L-EN被鎖存至與第二節點信號(在第二節點no2處)的邏輯值相同的邏輯值。在此，在時脈信號CP從邏輯低變為邏輯高之前，第二節點信號的邏輯值跟隨致 能信號E的邏輯值。因此，鎖存輸出信號L-EN在時脈信號CP處於邏輯高的時間段期間被鎖存，並且鎖存輸出信號L-EN的經鎖存的邏輯值是由時脈信號CP的上升沿處的致能信號E的邏輯值來確定的。
在下文中，參考第2圖中的波形來說明第1圖的積體電路的操作。第2圖是根據一些實施例的時脈信號CP、致能信號E、鎖存輸出信號L-EN和經選通時脈信號G-CP的波形圖。在一些實施例中，例如在第2圖的示例波形中，時脈信號CP是全域時脈信號，並且經選通時脈信號G-CP是經選通的全域時脈信號。
第2圖包括由第1圖的積體電路生成的示例波形，在第1圖的積體電路中致能鎖存電路100被時脈信號CP的上升沿鎖存。致能鎖存電路100的輸出端109處的鎖存輸出信號L-EN的經鎖存的邏輯值取決於時脈信號CP的上升沿處的致能信號E的邏輯值。在第2圖中，從時間t+到時間t-，致能信號E處於邏輯高。在第2圖中，時間t0、時間t2、時間t4、時間t6和時間t8中的每一者對應於時脈信號CP的上升沿。時間t1、時間t3、時間t5、時間t7和時間t9中的每一者對應於時脈信號CP的下降沿。當時脈信號CP從時間t0到時間t1處於邏輯高時，鎖存輸出信號L-EN的邏輯值被鎖存為邏輯低，因為時間t0(作為時脈信號CP的上升沿)處的致能信號E處於邏輯低。當時脈信號CP從時間t1到時間t2處於邏輯低時，鎖存輸出信號L-EN的邏輯值從時間t1到時間t2跟隨致能信號 E。即從時間t1到時間t+，鎖存輸出信號L-EN的邏輯值處於邏輯低，並且從時間t+到時間t2，鎖存輸出信號L-EN的邏輯值處於邏輯高。當時脈信號CP處於邏輯高時，鎖存輸出信號L-EN的邏輯值從時間t2到時間t3被鎖存為邏輯高。當時脈信號CP處於邏輯低時，因為鎖存輸出信號L-EN從時間t3到時間t4跟隨致能信號E，鎖存輸出信號L-EN的邏輯值從時間t3到時間t4處於邏輯高。從時間t4到時間t5，當時脈信號CP處於邏輯高時，鎖存輸出信號L-EN的邏輯值被鎖存為邏輯高。從時間t5到時間t6，當時脈信號CP處於邏輯低時，因為鎖存輸出信號L-EN跟隨致能信號E，鎖存輸出信號L-EN的邏輯值處於邏輯高。從時間t6到時間t7，當時脈信號CP處於邏輯高時，鎖存輸出信號L-EN的邏輯值被鎖存為邏輯高。
如第1圖所示，當在時脈選通電路190的第一輸入端191處接收鎖存輸出信號L-EN，並且在時脈選通電路190的第二輸入端192處接收時脈信號CP時，時脈選通電路190利用鎖存輸出信號L-EN來選通。在第2圖中，在從時間t+到t7的時間窗期間(當鎖存輸出信號L-EN處於邏輯高時)的時脈信號CP作為經選通時脈信號G-CP被發送到時脈選通電路190的輸出端199。在從時間t0到時間t+以及從時間t7到時間t9的時間段期間(當鎖存輸出信號L-EN處於邏輯低時)，經選通時脈信號G-CP的邏輯值保持處於邏輯低。
在第2圖中，即使致能信號E在時間t-處從邏輯 高變為邏輯低，並且從時間t-至時間t7進一步保持處於邏輯低，由於鎖存輸出信號L-EN被鎖存直到時間t7，鎖存輸出信號L-EN也不會跟隨致能信號E從時間t-至時間t7變為邏輯低。鎖存輸出信號L-EN的鎖存直到時脈信號CP的下一個下降沿(例如：時間t7)允許經選通時脈信號G-CP保持與原始時脈信號CP相同的占空比。鎖存輸出信號L-EN的鎖存直到時脈信號CP的下一個下降沿確保時脈信號CP的正脈衝作為完整脈衝通過致能鎖存電路100。作為比較，在一些替代設計中，如果致能信號E直接耦接到時脈選通電路190的第一輸入端191，則最後的正脈衝將被致能信號E的下降沿截斷。例如：在替代設計中，如果直接利用致能信號E來選通第2圖中的時脈信號CP，則最後的正脈衝的第一部分從時間t6到t-將作為具有邏輯高的變窄正脈衝通過時脈選通電路，但是最後的正脈衝的第二部分從時間t-到t7將被時脈選通電路設置為邏輯低。隨著致能信號E的下降沿(例如：t-)和最後的正脈衝的上升沿(例如：t6)之間的相對時間差變化，經選通時脈信號G-CP中的最後的正脈衝的脈衝寬度(t-和t6之間的差)也可以相應地改變。在作為替代設計中，如果將經選通時脈信號G-CP用以作為用於將同步邏輯電路同步與控制同步邏輯電路的時脈，脈衝寬度變化會在同步邏輯電路的操作中引入不確定性並降低操作可靠性。在本案中，使用鎖存輸出信號L-EN來生成經選通時脈信號G-CP消除了脈衝寬度變化，這消除了由於經選通時脈信號G-CP中的 脈衝寬度變化而引起的可靠性問題。
此外，第1圖的致能鎖存電路100中的兩個電晶體具有閘極端，上述閘極端用以從時脈邏輯電路60接收時脈信號。時脈電晶體TK3的閘極端從時脈邏輯電路60中的第一反相器62的輸出接收時脈信號clkb，並且第三耦合電晶體TC3的閘極端從時脈邏輯電路60中的第二反相器64的輸出接收時脈信號clkbb。在第1圖中，致能鎖存電路100中的兩個電晶體的閘極端需要由時脈邏輯電路60驅動。相反，在一些替代設計中，致能鎖存電路中的四個電晶體的閘極端需要由時脈邏輯電路驅動，並且這四個電晶體是時脈耦合電晶體。減少需要由時脈邏輯電路60驅動的電晶體的數量改善了致能鎖存電路100的回應時間，並且也降低了功耗(如果在積體電路中使用了許多致能鎖存電路)。在一些實施例中，進一步減少需要由時脈邏輯電路60驅動的電晶體的數量。例如：在第3A圖的致能鎖存電路300A中，僅一個電晶體具有閘極端，上述閘極端用以從時脈邏輯電路60接收時脈信號。
第3A圖是根據一些實施例的具有致能鎖存電路300A的積體電路的電路圖，上述致能鎖存電路300A用以生成鎖存輸出信號L-EN。第3A圖中的致能鎖存電路300A是第1圖中的致能鎖存電路100的變體。變化包括去除第1圖的致能鎖存電路100中的第三耦合電晶體TC3以形成第3A圖的致能鎖存電路300A。在第3A圖中，變化還包括將第一耦合電晶體TC1的源極端和第二耦合電晶 體TC2的源極端兩者都連接至電源VSS。
在第3A圖中，當第一耦合電晶體TC1的源極端和第二耦合電晶體TC2的源極端保持處於電源VSS時，耦合電路180中的第一耦合電晶體TC1和第二耦合電晶體TC2形成局部鎖存電路。局部鎖存電路的輸出189處的邏輯準位由第一節點no1處的第一節點信號和第二節點no2處的第二節點信號控制。如果在設置過程中第一節點no1處於邏輯低，並且第二節點no2處於邏輯高，則局部鎖存電路的輸出端189被設置為邏輯高。可替代地，如果在重置過程中第一節點no1處於邏輯高，並且第二節點no2處於邏輯低，則局部鎖存電路的輸出端189被重置為邏輯低。即在設置過程或重置過程中，輸出端189處的邏輯準位跟隨第二節點no2處的邏輯準位。
在第3A圖中，如果通過時脈信號clkb來接通時脈電晶體TK3，則第一節點no1處的第一節點信號和第二節點no2處的第二節點信號由施加到致能電晶體TE1的閘極端的致能信號enbb和施加到致能電晶體TE2的閘極端的致能信號enb來確定。因此，如果通過時脈信號clkb來接通時脈電晶體TK3，當致能信號TE保持處於邏輯低時，致能鎖存電路300A的輸出端109處的鎖存輸出信號L-EN跟隨致能信號E，並且鎖存輸出信號L-EN的邏輯準位達到與致能信號E相同的邏輯準位。
在第3A圖中，如果通過時脈信號clkb來關斷時脈電晶體TK3，則第一節點no1處的第一節點信號和第二 節點no2處的第二節點信號不受施加到致能電晶體TE1的閘極端的致能信號enbb和施加到致能電晶體TE2的閘極端的致能信號enb的影響。當時脈電晶體TK3在時脈信號clkb的下降沿處從導通狀態變為非導通狀態時，輸出端189處的邏輯準位被鎖存至第二節點no2處的邏輯準位。因此，致能鎖存電路300A的輸出端109處的鎖存輸出信號L-EN的邏輯準位被鎖存為以下邏輯準位：在時脈電晶體TK3在時脈信號CP的上升沿處被關斷時鎖存輸出信號L-EN的邏輯準位。
在一些實施例中，第1圖的致能鎖存電路100中的分支一電晶體TA1和分支二電晶體TB1相應地被至少兩個分支一電晶體和至少兩個分支二電晶體替換。第3B圖是根據一些實施例的具有致能鎖存電路300B的積體電路的電路圖。致能鎖存電路300B是第1圖的致能鎖存電路100的變體。在一些實施例中，將第3A圖的致能鎖存電路300A中的分支一電晶體TA1和分支二電晶體TB1相應地替換為至少兩個分支一電晶體和至少兩個分支二電晶體。第3C圖是根據一些實施例的具有致能鎖存電路300C的積體電路的電路圖。致能鎖存電路300C是第3A圖的致能鎖存電路300A的變體。
在第3B圖中，致能鎖存電路300B包括至少兩個分支一電晶體(標有符號TA1和TA2至N)和至少兩個分支二電晶體(標有符號TB1和TB2至N)。在第3C圖中，致能鎖存電路300C也包括至少兩個分支一電晶體(標有 符號TA1和TA2至N)和至少兩個分支二電晶體(標有符號TB1和TB2至N)。在第3B圖和第3C圖中，如果分支一電晶體的數量為N(它是大於或等於2的正整數)，則符號TA2至N代表所有具有在第一個分支一電晶體TA1的汲極和第一節點no1之間串聯電性連接的半導體通道的N-1個分支一電晶體(從第二個分支一電晶體至第N個分支一電晶體)。所有分支一電晶體的閘極端電性連接在一起。類似地，如果分支二電晶體的數量為N，則符號TB2至N代表所有具有在第一個分支二電晶體TB1的汲極和第二節點no2之間串聯電性連接的半導體通道的N-1個分支二電晶體(從第二個分支二電晶體至第N個分支二電晶體)。所有分支二電晶體的閘極端電性連接在一起。
在第3B圖和第3C圖中，所有分支一電晶體(TA1和TA2至N)的閘極端均電性連接至第二節點no2，而所有分支二電晶體(TB1和TB2至N)的閘極端均電性連接至第一節點no1。鎖存連接是通過分支一電晶體和分支二電晶體之間的交叉耦接而形成的。由於所有分支一電晶體(TA1和TA2至N)的半導體通道是串聯連接的，並且所有分支二電晶體(TB1和TB2至N)的半導體通道是串聯連接的，因此第3B圖中的分支一電晶體和分支二電晶體之間的交叉耦接比第1圖中的分支一電晶體TA1和分支二電晶體TB1之間的交叉耦接更弱。由於相同的原因，第3C圖中的分支一電晶體和分支二電晶體之間的交叉耦接比第3A圖中的分支一電晶體TA1和分支二電晶體TB1之間的 交叉耦接更弱。因此，當時脈電晶體TK3處於導通狀態時，與致能鎖存電路100或300A中的第一節點信號和第二節點信號相對應地相比，致能鎖存電路300B或300C中的第一節點no1處的第一節點信號和第二節點no2處的第二節點信號更回應於致能信號E的變化。
在第1圖和第3A圖至第3C圖中，在一些實施例中，致能電晶體TE1、致能電晶體TE2和時脈電晶體TK3中的每一者具有通過增大相應電晶體的通道寬度而增強的驅動強度。在一些實施例中，致能電晶體TE1、致能電晶體TE2和時脈電晶體TK3中的每一者的通道寬度大於分支一電晶體TA1、分支二電晶體TB1、耦合電晶體TC1或耦合電晶體TC2的通道寬度。在一些實施例中，分支一電晶體TA1、分支二電晶體TB1、耦合電晶體TC1或耦合電晶體TC2中的每一者均具有默認通道寬度，並且上述默認通道寬度是在具有時脈邏輯電路60、致能邏輯電路80和時脈選通電路190的積體電路中的多數電晶體的通道寬度。當致能電晶體TE1、致能電晶體TE2和時脈電晶體TK3的驅動強度被固定(enchant)時，當時脈電晶體TK3處於導通狀態時，致能鎖存電路中的第一節點no1處的第一節點信號和第二節點no2處的第二節點信號變得更加回應於致能信號E的變化。
在第1圖和第3A圖至第3C圖中，在一些實施例中，致能電晶體TE1、致能電晶體TE2和時脈電晶體TK3中的每一者具有從默設閾值電壓降低的閾值電壓，而分支 一電晶體TA1、分支二電晶體TB1、耦合電晶體TC1和耦合電晶體TC2中的每一者具有默設閾值電壓。默設閾值電壓是在具有時脈邏輯電路60、致能邏輯電路80和時脈選通電路190的積體電路中的大多數電晶體的閾值電壓。可替代地，分支一電晶體TA1、分支二電晶體TB1、耦合電晶體TC1和耦合電晶體TC2中的每一者具有從默設閾值電壓增加的閾值電壓，而致能電晶體TE1、致能電晶體TE2和時脈電晶體TK3中的每一者具有默設閾值電壓。當分支一電晶體TA1、分支二電晶體TB1、耦合電晶體TC1和耦合電晶體TC2中的每一者中的閾值電壓增加時，由分支一電晶體TA1和分支二電晶體TB1形成的鎖存連接變得更堅固，並且由耦合電晶體TC1和耦合電晶體TC2形成的鎖存連接也變得更堅固。
在致能鎖存電路100、300A、300B和300C中，時脈電晶體TK3、第一致能電晶體TE1、第二致能電晶體TE2、耦合電晶體TC1和耦合電晶體TC2中的每一者都是第一類型電晶體，而分支一電晶體TA1和分支二電晶體TB1中的每一者都是第二類型電晶體。在第1圖和第3A圖至第3C圖所示的實施例中，第一類型電晶體是NMOS電晶體，而第二類型電晶體是PMOS電晶體。在替代實施例中，例如在第4圖和第5A圖至第5C圖所示的實施例中，第一類型電晶體是PMOS電晶體，而第二類型電晶體是NMOS電晶體。
第4圖是根據一些實施例的具有致能鎖存電路 400的積體電路的電路圖，上述致能鎖存電路400用以生成鎖存輸出信號L-EN。第4圖中的致能鎖存電路400是第1圖中的致能鎖存電路100的變體。第4圖的致能鎖存電路400中的耦合電晶體TC1、TC2和TC3、致能電晶體TE1和TE2以及時脈電晶體TK3是PMOS電晶體，而第1圖中的對應電晶體是NMOS電晶體。另外，第4圖的致能鎖存電路400中的分支一電晶體TA1和分支二電晶體TB1是NMOS電晶體，而第1圖中的對應電晶體是PMOS電晶體。此外，第4圖中的時脈電晶體TK3的閘極端從時脈邏輯電路60中的第二反相器64的輸出接收時脈信號clkbb，並且第4圖中的耦合電晶體TC3的閘極端從第一反相器62的輸出接收時脈信號clkb。相反，第1圖中的時脈電晶體TK3的閘極端從第一反相器62的輸出接收時脈信號clkb，並且第1圖中的耦合電晶體TC3的閘極端從第二反相器64的輸出接收時脈信號clkbb。
第5A圖是根據一些實施例的具有致能鎖存電路500A的積體電路的電路圖，上述致能鎖存電路500A用以生成鎖存輸出信號。第5A圖中的致能鎖存電路500A是第3A圖中的致能鎖存電路300A的變體。第5A圖的致能鎖存電路500A中的耦合電晶體TC1和TC2、致能電晶體TE1和TE2以及時脈電晶體TK3是PMOS電晶體，而第3A圖中的對應電晶體是NMOS電晶體。另外，第5A圖的致能鎖存電路500A中的分支一電晶體TA1和分支二電晶體TB1是NMOS電晶體，而第3A圖中的對 應電晶體是PMOS電晶體。此外，第5A圖中的時脈電晶體TK3的閘極端從時脈邏輯電路60中的第二反相器64的輸出接收時脈信號clkbb，而第3A圖中的時脈電晶體TK3的閘極端從第一反相器62的輸出接收時脈信號clkb。
第5B圖是根據一些實施例的具有致能鎖存電路500B的積體電路的電路圖，上述致能鎖存電路500B用以生成鎖存輸出信號L-EN。第5B圖中的致能鎖存電路500B是第3B圖中的致能鎖存電路300B的變體。第5B圖的致能鎖存電路500B中的耦合電晶體TC1、TC2和TC3、致能電晶體TE1和TE2以及時脈電晶體TK3是PMOS電晶體，而第3B圖中的對應電晶體是NMOS電晶體。另外，第5B圖的致能鎖存電路500B中的分支一電晶體TA1和TA2至N以及分支二電晶體TB1和TB2至N是NMOS電晶體，而第3B圖中的對應電晶體是PMOS電晶體。此外，第5B圖中的時脈電晶體TK3的閘極端從時脈邏輯電路60中的第二反相器64的輸出接收時脈信號clkbb，並且第5B圖中的耦合電晶體TC3的閘極端從第一反相器62的輸出接收時脈信號clkb。相反，第3B圖中的時脈電晶體TK3的閘極端從第一反相器62的輸出接收時脈信號clkb，並且第3B圖中的耦合電晶體TC3的閘極端從第二反相器64的輸出接收時脈信號clkbb。
第5C圖是根據一些實施例的具有致能鎖存電路500C的積體電路的電路圖，上述致能鎖存電路500C用 以生成鎖存輸出信號L-EN。第5C圖中的致能鎖存電路500C是第3C圖中的致能鎖存電路300C的變體。第5C圖的致能鎖存電路500C中的耦合電晶體TC1和TC2、致能電晶體TE1和TE2以及時脈電晶體TK3是PMOS電晶體，而第3C圖中的對應電晶體是NMOS電晶體。另外，第5C圖的致能鎖存電路500C中的分支一電晶體TA1和TA2至N以及分支二電晶體TB1和TB2至N是NMOS電晶體，而第3C圖中的對應電晶體是PMOS電晶體。此外，第5C圖中的時脈電晶體TK3的閘極端從時脈邏輯電路60中的第二反相器64的輸出接收時脈信號clkbb，而第3C圖中的時脈電晶體TK3的閘極端從第一反相器62的輸出接收時脈信號clkb。
與第1圖中的致能鎖存電路100和第3A圖至第3C圖中的致能鎖存電路300A-300C相似，第4圖中的致能鎖存電路400和第5A圖至第5C圖中的致能鎖存電路500A-500C也由時脈信號CP的上升沿觸發。在第4圖和第5A圖至第5C圖中，在時脈信號CP的上升沿，時脈信號clkbb從邏輯低變為邏輯高，並關斷時脈電晶體TK3，這導致鎖存輸出信號L-EN被致能鎖存電路400、500A、500B或500C鎖存。
在第1圖、第3A圖至第3C圖、第4圖和第5A圖至第5C圖中，致能鎖存電路100、300A-300C、400和500A-500C中的每一者用於通過在時脈信號CP的上升沿處鎖存致能信號E來生成鎖存輸出信號L-EN，並且 鎖存輸出信號L-EN還用於選通時脈信號CP以生成經選通時脈信號G-CP。接下來，在第6圖、第8A圖至第8C圖、第9圖和第10A圖至第10C圖中描述的替代實施例中，致能鎖存電路100、300A-300C、400和500A-500C中的每一者用於通過在時脈信號CPN的下降沿處鎖存致能信號E來生成鎖存輸出信號L-EN，並且鎖存輸出信號L-EN還用於選通時脈信號CPN以生成經選通時脈信號G-CPN。在一些實施例中，時脈信號CPN的相位與時脈信號CP的相位相差180度。在一些實施例中，當時脈信號CPN處於邏輯高時，時脈信號CP處於邏輯低，並且相反，當時脈信號CPN處於邏輯低時，時脈信號CP處於邏輯高。
第6圖是根據一些實施例的具有致能鎖存電路600的積體電路的電路圖，上述致能鎖存電路600用於選通時脈信號CPN以生成經選通時脈信號G-CPN。第6圖中的積體電路是第1圖中的積體電路的變體。第6圖中的時脈邏輯電路60的第一反相器62的輸入接收時脈信號CPN，而第1圖中的時脈邏輯電路60的第一反相器62的輸入接收時脈信號CP。第6圖中的時脈電晶體TK3的閘極端從第二反相器64的輸出接收時脈信號clknbb，而第1圖中的時脈電晶體TK3的閘極端從第一反相器62的輸出接收時脈信號clkb。第6圖中的致能鎖存電路600的輸出端109的鎖存輸出信號L-EN耦接到時脈選通電路190B用於選通時脈信號CPN，而第1圖中的致能鎖存電 路100的輸出端109處的鎖存輸出信號L-EN耦接到時脈選通電路190用於選通時脈信號CP。
如第6圖所示，在一些實施例中，用於選通時脈信號CPN的時脈選通電路190B包括反相器193、反或閘195和反相器197。反相器193具有輸入，上述輸入用以從致能鎖存電路600的輸出輸出端109接收鎖存輸出信號L-EN。反相器193的輸出電性連接至反或閘195的第一輸入。反或閘195的第二輸入用以接收時脈信號CPN。反或閘195的輸出電性連接至反相器197的輸入。反相器197的輸出用以生成經選通時脈信號G-CPN。
在下文中，參考第7圖中的波形來說明第6圖的積體電路的操作。第7圖是根據一些實施例的反相時脈信號CPN、致能信號E、鎖存輸出信號L-EN和經選通的反相時脈信號G-CPN的波形圖。在一些實施例中，例如在第7圖的示例波形中，時脈信號CPN是全域反相時脈信號，並且經選通時脈信號G-CPN是經選通的全域反相時脈信號。
第7圖包括由第6圖的積體電路生成的示例波形，在第6圖的積體電路中致能鎖存電路600被時脈信號CPN的下降沿鎖存。於致能鎖存電路600的輸出端109的鎖存輸出信號L-EN的經鎖存邏輯值取決於時脈信號CPN的下降沿處的致能信號E的邏輯值。從時間t+到時間t-，致能信號E處於邏輯高。在第7圖中，時間t0、時間t2、時間t4、時間t6和時間t8中的每一者對應於時脈信號 CPN的下降沿。時間t1、時間t3、時間t5、時間t7和時間t9中的每一者對應於時脈信號CPN的上升沿。當時脈信號CPN從時間t0到時間t1處於邏輯低時，因為時間t0(作為時脈信號CPN的下降沿)處的致能信號E處於邏輯低，鎖存輸出信號L-EN的邏輯值被鎖存為邏輯低。當時脈信號CPN從時間t1到時間t2處於邏輯高時，鎖存輸出信號L-EN的邏輯值從時間t1到時間t2跟隨致能信號E。即是鎖存輸出信號L-EN的邏輯值從時間t1到時間t+處於邏輯低，並且鎖存輸出信號L-EN的邏輯值從時間t+到時間t2處於邏輯高。從時間t2到時間t3，當時脈信號CPN處於邏輯低時，鎖存輸出信號L-EN的邏輯值被鎖存為邏輯高。當時脈信號CPN從時間t3到時間t4處於邏輯高時，因為從時間t3到時間t4鎖存輸出信號L-EN跟隨致能信號E，鎖存輸出信號L-EN的邏輯值處於邏輯高。從時間t4到時間t5，當時脈信號CPN處於邏輯低時，鎖存輸出信號L-EN的邏輯值被鎖存為邏輯高。當時脈信號CPN從時間t5到時間t6處於邏輯高時，因為鎖存輸出信號L-EN跟隨致能信號E，鎖存輸出信號L-EN的邏輯值處於邏輯高。從時間t6到時間t7，當時脈信號CPN處於邏輯低時，鎖存輸出信號L-EN的邏輯值被鎖存為邏輯高。
如第6圖所示，當在時脈選通電路190B的第一輸入端191處接收到鎖存輸出信號L-EN，並在時脈選通電路190B的第二輸入端192處接收到時脈信號CPN時， 時脈選通電路190B利用鎖存輸出信號L-EN來選通時脈信號G-CPN。在第7圖中，在從時間t+到t7的時間窗期間(當鎖存輸出信號L-EN處於邏輯高時)，時脈信號CPN作為經選通時脈信號G-CPN被發送到時脈選通電路190B的輸出端199。在從時間t0到時間t+以及從時間t7到時間t9的時間段期間(當鎖存輸出信號L-EN處於邏輯低時)，經選通時脈信號G-CPN的邏輯值保持處於邏輯高。
在第7圖中，即使致能信號E在時間t-處從邏輯高變為邏輯低，並且從時間t-至時間t7進一步保持處於邏輯低，鎖存輸出信號L-EN也不會跟隨致能信號E從時間t-至時間t7變為邏輯低，因為鎖存輸出信號L-EN被鎖存為邏輯高直到時間t7。將鎖存輸出信號L-EN鎖存為邏輯高，直到時脈信號CPN的下一個上升沿(例如：時間t7)允許經選通時脈信號G-CPN保持與原始時脈信號CPN相同的占空比。鎖存輸出信號L-EN的鎖存直到時脈信號CPN的下一個上升沿，確保時脈信號CPN的負脈衝作為完整脈衝通過致能鎖存電路100。作為比較，在一些替代設計中，如果致能信號E直接耦接到時脈選通電路190B的第一輸入端191，則最後的負脈衝將被致能信號E的下降沿截斷。例如：在替代設計中，如果直接利用致能信號E來選通第7圖中的時脈信號CPN，則最後的負脈衝的第一部分從時間t6到t-將作為具有邏輯低的變窄負脈衝而通過時脈選通電路，但是最後的負脈衝的第二部分從時間t- 到t7將被時脈選通電路設置為邏輯高。隨著致能信號E的下降沿(例如：t-)和最後的負脈衝的下降沿(例如：t6)之間的相對時間差變化，經選通時脈信號G-CPN中的最後的負脈衝的脈衝寬度(t-和t6之間的差)也可以相應地改變。如果經選通時脈信號G-CPN用以作為同步和控制同步邏輯電路的時脈，則脈衝寬度變化會在同步邏輯電路的操作中引入不確定性並降低操作可靠性。在本案中，使用鎖存輸出信號L-EN來生成經選通時脈信號G-CPN消除了脈衝寬度變化，這消除了由於經選通時脈信號G-CPN中的脈衝寬度變化而引起的可靠性問題。
與第6圖中的致能鎖存電路600類似，第8A圖至第8C圖、第9圖和第10A圖至第10C圖中的致能鎖存電路300A-300C、400和500A-500C也用於從時脈信號CPN來生成經選通時脈信號G-CPN。類似於第6圖中的積體電路，在如第8A圖至第8C圖、第9圖和第10A圖至第10C圖所示的每個積體電路中，時脈邏輯電路60的第一反相器62的輸入也接收時脈信號CPN，並且第6圖中的致能鎖存電路600的輸出端109處的鎖存輸出信號L-EN耦接到時脈選通電路190B的第一輸入以選通時脈信號CPN。類似於第6圖中的積體電路，在如第8A圖至第8C圖、第9圖和第10A圖至第10C圖所示的每個積體電路中，時脈選通電路190B的第二輸入接收時脈信號CPN。
第8A圖至第8C圖是根據一些實施例的具有致能 鎖存電路300A-300C的積體電路的電路圖，上述致能鎖存電路用以生成用於選通時脈信號CPN以生成經選通時脈信號G-CPN的鎖存輸出信號L-EN。第8A圖中的積體電路是第3A圖中的積體電路的變體。第8B圖中的積體電路是第3B圖中的積體電路的變體。第8C圖中的積體電路是第3C圖中的積體電路的變體。在如第8A圖至第8C圖所示的每個積體電路中，時脈電晶體TK3的閘極端從時脈邏輯電路60的第二反相器64的輸出接收時脈信號clknbb。相反，在如第3A圖至第3C圖所示的每個積體電路中，時脈電晶體TK3的閘極端從第一反相器62的輸出接收時脈信號clkb。另外，在如第8B圖所示的積體電路中，耦合電晶體TC3的閘極端從第一反相器62的輸出接收時脈信號clknb。相反，在如第3B圖所示的積體電路中，耦合電晶體TC3的閘極端從第二反相器64的輸出接收時脈信號clkbb。
第9圖是根據一些實施例的具有致能鎖存電路400的積體電路的電路圖，上述致能鎖存電路用以生成鎖存輸出信號L-EN，鎖存輸出信號L-EN用於選通時脈信號CPN以生成經選通時脈信號G-CPN。第9圖中的積體電路是第4圖中的積體電路的變體。在第9圖的積體電路中，時脈電晶體TK3的閘極端從時脈邏輯電路60的第一反相器62的輸出接收時脈信號clknb，並且耦合電晶體TC3的閘極端從第二反相器64的輸出接收時脈信號clknbb。相反，在第4圖的積體電路中，時脈電晶體TK3 的閘極端從第二反相器64的輸出接收時脈信號clkbb，並且耦合電晶體TC3的閘極端從第一反相器62的輸出接收時脈信號clkb。
第10A圖至第10C圖是根據一些實施例的具有致能鎖存電路500A-500C的積體電路的電路圖，上述致能鎖存電路用以生成鎖存輸出信號L-EN，鎖存輸出信號L-EN用於選通時脈信號CPN以生成經選通時脈信號G-CPN。第10A圖中的積體電路是第5A圖中的積體電路的變體。第10B圖中的積體電路是第5B圖中的積體電路的變體。第10C圖中的積體電路是第5C圖中的積體電路的變體。
在如第10A圖至第10C圖所示的每個積體電路中，時脈電晶體TK3的閘極端從時脈邏輯電路60的第一反相器62的輸出接收時脈信號clknb。相反，在如第5A圖至第5C圖所示的每個積體電路中，時脈電晶體TK3的閘極端從第二反相器64的輸出接收時脈信號clkbb。另外，在如第10B圖所示的積體電路中，耦合電晶體TC3的閘極端從第二反相器64的輸出接收時脈信號clknbb。相反，在如第5B圖所示的積體電路中，耦合電晶體TC3的閘極端從第一反相器62的輸出接收時脈信號clkb。
第11圖是根據一些實施例的生成耦接到同步邏輯電路的時脈輸入的經選通時脈信號的方法1100的流程圖。方法1100可與第1圖、第3A圖至第3C圖、第4圖和第5A圖至第5C圖中的致能鎖存電路100、300A-300C、 400和500A-500C一起使用。方法1100還可與第6圖、第8A圖至第8C圖、第9圖和第10A圖至第10C圖中的致能鎖存電路600、300A-300C、400和500A-500C一起使用。
第11圖中描繪了方法1100的操作的順序僅用於說明；方法1100的操作能夠以與第11圖中描繪的操作的順序不同的循序執行。在一些實施例中，在第11圖中描繪的操作之前、之間、期間及/或之後執行除了第11圖中描繪的那些操作之外的操作。
在方法1100的操作1110中，在致能鎖存電路中的時脈電晶體的閘極端處接收第一時脈信號。在第1圖、第3A圖至第3C圖、第9圖和第10A圖至第10C圖的示例實施例中，時脈電晶體TK3的閘極端從時脈邏輯電路60的第一反相器62的輸出接收第一時脈信號。在第1圖和第3A圖至第3C圖中，在第一反相器62的輸出處的第一時脈信號是由時脈信號CP生成的時脈信號clkb。在第9圖和第10A圖至第10C圖中，在第一反相器62的輸出處的第一時脈信號是由時脈信號CPN生成的時脈信號clknb。在第4圖、第5A圖至第5C圖、第6圖和第8A圖至第8C圖的示例實施例中，時脈電晶體TK3的閘極端從時脈邏輯電路60的第二反相器64的輸出接收第一時脈信號。在第4圖和第5A圖至第5C圖中，第二反相器64的輸出處的第一時脈信號是由時脈信號CP生成的時脈信號clkbb。在第6圖和第8A圖至第8C圖中，第二反相 器64的輸出處的第一時脈信號是由時脈信號CPN生成的時脈信號clknbb。
在方法1100的操作1120中，在致能鎖存電路中的第一致能電晶體的閘極端處接收第一致能信號。在第1圖、第3A圖至第3C圖、第4圖和第5A圖至第5C圖的示例實施例中以及在第6圖、第8A圖至第8C圖、第9圖和第10A圖至第10C圖的示例實施例中，致能電晶體TE1的閘極端從致能邏輯電路80中的反相器84的輸出接收致能信號enbb。
在方法1100的操作1130中，在致能鎖存電路中的第二致能電晶體的閘極端處接收第二致能信號。在第1圖、第3A圖至第3C圖、第4圖和第5A圖至第5C圖的示例實施例中以及在第6圖、第8A圖至第8C圖、第9圖和第10A圖至第10C圖的示例實施例中，致能電晶體TE2的閘極端從致能邏輯電路80中的反或閘82的輸出接收致能信號enb。用於控制致能電晶體TE2的第二致能信號是用於控制致能電晶體TE1的第一致能信號的邏輯反相。
在方法1100的操作1140中，利用致能鎖存電路來生成鎖存輸出信號。在一些實施例中，鎖存輸出信號被鎖存到分支二電晶體的閘極端處的第一節點信號的邏輯準位。在一些實施例中，鎖存輸出信號被鎖存到分支一電晶體(TA1)的閘極端處的第二節點信號的邏輯準位。在第1圖、第3A圖至第3C圖、第4圖和第5A圖至第5C圖的 示例實施例中，在時脈信號CP的上升沿時，鎖存輸出信號L-EN被鎖存到第二節點no2上的第二節點信號的邏輯值。在第6圖、第8A圖至第8C圖、第9圖和第10A圖至第10C圖的示例實施例中，在時脈信號CPN的下降沿時，鎖存輸出信號L-EN被鎖存到第二節點no2上的第二節點信號的邏輯值。
在方法1100的操作1150中，通過利用鎖存輸出信號來選通第二時脈信號，從第二時脈信號來生成經選通時脈信號。在第1圖、第3A圖至第3C圖、第4圖和第5A圖至第5C圖的示例實施例中，通過利用鎖存輸出信號L-EN來選通時脈信號CP，從時脈信號CP來在時脈選通電路190的輸出端199處生成經選通時脈信號G-CP。在第6圖、第8A圖至第8C圖、第9圖和第10A圖至第10C圖的示例實施例中，通過利用鎖存輸出信號L-EN來選通時脈信號CPN，從時脈信號CPN來在時脈選通電路190B的輸出端199處生成經選通時脈信號G-CPN。
在方法1100的操作1160中，經選通時脈信號被發送到同步邏輯電路的時脈輸入。在第12A圖至第12B圖中提供了使用經選通時脈信號的示例來同步邏輯電路的示例。同步邏輯電路是數位電路，在數位電路中記憶體元件狀態的變化由時脈信號進行同步。記憶體元件的一個示例是觸發器。觸發器的輸出是恆定的，直到在觸發器的時脈輸入處接收到時脈信號的上升沿或下降沿，並且觸發器的輸入處的邏輯值被鎖存到觸發器的輸出中，並在觸發器 的輸出處作為邏輯值生成。
第12A圖至第12B圖是根據一些實施例的積體電路的電路圖，在上述積體電路中，經選通時脈信號G-CP用以作為使同步邏輯電路1200同步的時脈信號。第12A圖中的積體電路是第1圖中的積體電路的變體。在第12A圖中，時脈選通電路190的輸出端199處的經選通時脈信號G-CP被耦接到同步邏輯電路1200的時脈輸入1250。第12B圖中的積體電路是第6圖中的積體電路的變體。在第12B圖中，時脈選通電路190B的輸出端199處的經選通時脈信號G-CPN被耦接到同步邏輯電路1200的時脈輸入1250。在第12A圖至第12B圖中，同步邏輯電路1200是基於D型觸發器的移位暫存器。移位暫存器包括串列輸入1210和串行輸出1290。D型觸發器由在時脈輸入1250處接收的經選通時脈信號G-CPN進行同步。提供第12A圖至第12B圖中的移位暫存器作為示例，其他類型的同步邏輯電路也在本案的預期範圍內。
本案的一態樣是關於一種積體電路，上述積體電路包括時脈電晶體、第一致能電晶體、第二致能電晶體、分支一電晶體、分支二電晶體以及時脈選通電路。時脈電晶體具有用以接收第一時脈信號的閘極端。第一致能電晶體具有電性連接在時脈電晶體的汲極端和第一節點之間的半導體通道，上述第一致能電晶體具有用以接收第一致能信號的閘極端。第二致能電晶體具有電性連接在時脈電晶體的汲極端和第二節點之間的半導體通道，上述第二致能電 晶體具有用以接收第二致能信號的閘極端，上述第二致能信號是上述第一致能信號的邏輯反相。分支一電晶體具有電性連接在第一電源和第一節點之間的半導體通道，並且具有電性連接至上述第二節點的閘極端。分支二電晶體具有電性連接在第一電源和第二節點之間的半導體通道，並且具有電性連接至上述第一節點的閘極端。時脈選通電路具有用以生成經選通時脈信號的輸出端，並且具有用以接收鎖存輸出信號的第一輸入端，上述鎖存輸出信號被鎖存於第一節點的第一節點信號或第二節點的第二節點信號的邏輯準位。
在一些實施例中，上述積體電路進一步包括同步邏輯電路，上述同步邏輯電路具有用以接收經選通時脈信號的時脈輸入，藉由利用鎖存輸出信號選通第二時脈信號來接收經選通時脈信號，經選通時脈信號由第二時脈信號生成。
在一些實施例中，時脈選通電路具有用以接收第二時脈信號的第二輸入端，並且上述第二時脈信號具有與第一時脈信號相同的波形、或者具有與第一時脈信號邏輯反相的波形。
在一些實施例中，時脈電晶體具有電性連接至第二電源的源極端。
在一些實施例中，上述積體電路進一步包括耦合電路，上述耦合電路用以生成鎖存輸出信號，上述鎖存輸出信號由在第一節點的第一節點信號或在第二節點的第二節 點信號中的至少一者生成。
在一些實施例中，上述積體電路進一步包括第一耦合電晶體以及第二耦合電晶體。第一耦合電晶體具有電性連接至上述第二節點的閘極端，並且具有電性連接至上述第一節點的汲極端。第二耦合電晶體具有電性連接至上述第一節點的閘極端，並且具有電性連接至上述第二節點的汲極端。
在一些實施例中，第一耦合電晶體和第二耦合電晶體中的每一者都具有源極端，上述源極端被配置為具有恆定電壓。
在一些實施例中，上述積體電路進一步包括第三耦合電晶體。上述第三耦合電晶體具有電性連接至第二電源的源極端，並且具有用以接收第二時脈信號的閘極端。上述第二時脈信號是上述第一時脈信號的邏輯反相。第一耦合電晶體和第二耦合電晶體中的每一者都具有源極端，上述源極端電性連接至第三耦合電晶體的汲極端。
在一些實施例中，上述時脈電晶體、第一致能電晶體以及第二致能電晶體中的每一者都是第一類型電晶體。分支一電晶體和分支二電晶體中的每一者是第二類型電晶體，並且每個第一類型電晶體是NMOS電晶體，每個第二類型電晶體是PMOS電晶體，或者每個第一類型電晶體是PMOS電晶體，每個第二類型電晶體是NMOS電晶體。
在一些實施例中，上述積體電路中時脈電晶體、第一致能電晶體以及第二致能電晶體中的每一者是經降低閾 值的第一類型電晶體。分支一電晶體和分支二電晶體中的每一者是默認閾值的第二類型電晶體。
在一些實施例中，時脈電晶體、第一致能電晶體以及第二致能電晶體中的每一者是具有增強的驅動強度的第一組電晶體中的一者，上述增強的驅動強度大於第二組電晶體的默認驅動強度，第一組電晶體與第二組電晶體為第一類型。
本案的另一態樣是關於一種控制時脈信號的方法，包括於致能鎖存電路中的時脈電晶體的閘極端接收第一時脈信號。於上述致能鎖存電路中的第一致能電晶體的閘極端接收第一致能信號。於上述致能鎖存電路中的第二致能電晶體的閘極端接收第二致能信號，上述第二致能信號是上述第一致能信號的邏輯反相。生成鎖存輸出信號，在上述鎖存輸出信號被鎖存時，上述鎖存輸出信號具有與在分支二電晶體的閘極端處的第一節點信號相同的邏輯準位，或者具有與在分支一電晶體的閘極端處的第二節點信號相同的邏輯準位。藉由利用上述鎖存輸出信號選通第二時脈信號，由第二時脈信號生成經選通時脈信號。分支一電晶體的閘極端電性連接至分支二電晶體的汲極端和第二致能電晶體的汲極端兩者，並且上述分支二電晶體的閘極端電性連接至上述分支一電晶體的汲極端和第一致能電晶體的汲極端兩者。
在一些實施例中，上述控制時脈信號的方法進一步包括保持分支一電晶體的源極端和分支二電晶體的源極端 於第一電源電壓，以及保持時脈電晶體的源極端於第二電源電壓。
在一些實施例中，上述控制時脈信號的方法進一步包括傳輸經選通時脈信號至同步邏輯電路的時脈輸入。
在一些實施例中，生成鎖存輸出信號包括於第一耦合電晶體的汲極端和第二耦合電晶體的閘極端兩者接收第一節點信號。於第二耦合電晶體的汲極端和上述第一耦合電晶體的閘極端兩者接收第二節點信號，以及於上述第二耦合電晶體的汲極端生成上述鎖存輸出信號。
在一些實施例中，生成鎖存輸出信號進一步包括保持第一耦合電晶體的源極端和第二耦合電晶體的源極端兩者於恆定電壓下。
在一些實施例中，生成鎖存輸出信號進一步包括保持第三耦合電晶體的源極端於恆定電壓，並且於恆定電壓下，上述第三耦合電晶體的汲極端電性連接至第一耦合電晶體的源極端和第二耦合電晶體的源極端兩者。於上述第三耦合電晶體的閘極端接收第三時脈信號。
在一些實施例中，生成經選通時脈信號包括於時脈選通電路的第一輸入端接收鎖存輸出信號。於時脈選通電路的第二輸入端接收第二時脈信號。根據鎖存輸出信號的邏輯準位傳輸第二時脈信號至時脈選通電路的輸出端。
本案的又一態樣是關於一種積體電路，上述積體電路包括時脈電晶體、第一致能電晶體、第二致能電晶體、多個分支一電晶體以及多個分支二電晶體。時脈電晶體具 有用以接收第一時脈信號的閘極端。第一致能電晶體具有電性連接在上述時脈電晶體的汲極端和第一節點之間的半導體通道，上述第一致能電晶體具有用以接收第一致能信號的閘極端。第二致能電晶體具有電性連接在上述時脈電晶體的汲極端和第二節點之間的半導體通道，上述第二致能電晶體具有用以接收第二致能信號的閘極端，上述第二致能信號是上述第一致能信號的邏輯反相。多個分支一電晶體具有串聯電性連接在第一電源和第一節點之間的多個半導體通道，上述多個分支一電晶體的每一者具有電性連接至第二節點的閘極端。多個分支二電晶體具有串聯電性連接在第一電源和上述第二節點之間的多個半導體通道，上述多個分支二電晶體的每一者具有電性連接至上述第一節點的閘極端。
在一些實施例中，上述積體電路進一步包括：耦合電路以及同步邏輯電路。耦合電路用以接收自第一節點的第一節點信號或自第二節點的第二節點信號中至少一者，並進一步用於生成鎖存輸出信號，鎖存輸出信號被鎖存在第一節點信號或第二節點信號的邏輯準位。同步邏輯電路具有用以接收選通時脈信號的時脈輸入，其中藉由利用鎖存輸出信號選通第二時脈信號來接收選通時脈信號，選通時脈信號由第二時脈信號生成。
以上概述了若干實施例的特徵，使得本領域技術人員可以更好地理解本案的各方面。本領域技術人員應當理解，他們可以容易地使用本案作為設計或修改其他製程和 結構，以實現本文介紹的實施例的相同目的及/或實現本文介紹的實施例的相同優點的基礎。本領域技術人員還應認識到，這樣的等同構造不脫離本案的精神和範圍，並且他們可以在不脫離本案的精神和範圍的情況下在本文中進行各種改變、替換和變更。
60:時脈邏輯電路
62,64:反相器
80:致能邏輯電路
82:反或閘
84:反相器
100:致能鎖存電路
180:耦合電路
109,189:輸出端
190:時脈選通電路
191,192:輸入端
196:反相器
194:反及閘
199:輸出端
CP,clkb,clkbb:時脈信號
G-CP:經選通時脈信號
L-EN:鎖存輸出信號
no1,no2:節點
TA1:分支一電晶體
TB1:分支二電晶體
TC1,TC2,TC3:耦合電晶體
TE1,TE2:致能電晶體
TE,E,enb,enbb:致能信號
TK3:時脈電晶體
VDD,VSS:電源

Claims (10)

  1. 一種積體電路，包括：一時脈電晶體，耦接一第一電源並具有用以接收一第一時脈信號的一閘極端；一第一致能電晶體，具有電性連接在該時脈電晶體的一汲極端和一第一節點之間的一半導體通道，其中該第一致能電晶體具有用以接收一第一致能信號的一閘極端；一第二致能電晶體，具有電性連接在該時脈電晶體的一汲極端和一第二節點之間的一半導體通道，其中該第二致能電晶體具有用以接收一第二致能信號的一閘極端，該第二致能信號是該第一致能信號的一邏輯反相；一分支一電晶體，具有電性連接在一第二電源和該第一節點之間的一半導體通道，並且具有電性連接至該第二節點的一閘極端，其中該第一電源不同於該第二電源；一分支二電晶體，具有電性連接在該第二電源和該第二節點之間的一半導體通道，並且具有電性連接至該第一節點的一閘極端；以及一時脈選通電路，具有用以生成一經選通時脈信號的一輸出端，並且具有用以接收一鎖存輸出信號的一第一輸入端，該鎖存輸出信號被鎖存於一邏輯準位，該邏輯準位為該第一節點的一第一節點信號的邏輯準位或該第二節點的一第二節點信號的邏輯準位。
  2. 如請求項1所述之積體電路，其中該時脈選 通電路具有用以接收一第二時脈信號的一第二輸入端，並且其中該第二時脈信號具有與該第一時脈信號相同的一波形、或者具有與該第一時脈信號邏輯反相的該波形。
  3. 如請求項1所述之積體電路，進一步包括：一第一耦合電晶體，具有電性連接至該第二節點的一閘極端，並且具有電性連接至該第一節點的一汲極端；一第二耦合電晶體，具有電性連接至該第一節點的一閘極端，並且具有電性連接至該第二節點的一汲極端；以及一第三耦合電晶體，具有電性連接至該第一電源的一源極端，並且具有用以接收一第二時脈信號的一閘極端，其中該第二時脈信號是該第一時脈信號的一邏輯反相；並且其中該第一耦合電晶體和該第二耦合電晶體中的每一者都具有電性連接至該第三耦合電晶體的一汲極端的一源極端。
  4. 如請求項3所述之積體電路，其中：該時脈電晶體、該第一致能電晶體以及該第二致能電晶體中的每一者是具有一增強的驅動強度的一第一組電晶體中的一者，該第一耦合電晶體以及該第二耦合電晶體中的每一者是具有一默認驅動強度的一第二組電晶體中的一者，以及該增強的驅動強度大於該默認驅動強度，該第一組電晶體與該第二組電晶體為一第一導電類型。
  5. 如請求項1所述之積體電路，其中：該時脈電晶體、該第一致能電晶體以及該第二致能電晶體中的每一者是一經降低閾值的一第一類型電晶體；以及該分支一電晶體和該分支二電晶體中的每一者是一默認閾值的一第二類型電晶體。
  6. 一種控制時脈信號的方法，包括：於一致能鎖存電路中的一時脈電晶體的一閘極端接收一第一時脈信號；於該致能鎖存電路中的一第一致能電晶體的一閘極端接收一第一致能信號；於該致能鎖存電路中的一第二致能電晶體的一閘極端接收一第二致能信號，其中該第二致能信號是該第一致能信號的一邏輯反相；生成一鎖存輸出信號，在該鎖存輸出信號被鎖存時，該鎖存輸出信號具有與在一分支二電晶體的一閘極端處的一第一節點信號一相同的邏輯準位，或者具有與在一分支一電晶體的一閘極端處的一第二節點信號該相同的邏輯準位，其中該第一致能電晶體及該第二致能電晶體的一第一閾值小於該分支一電晶體及該分支二電晶體的一第二閾值；藉由利用該鎖存輸出信號選通一第二時脈信號，由該第二時脈信號生成一經選通時脈信號；並且其中該分支一電晶體的該閘極端電性連接至該分支二電 晶體的一汲極端和該第二致能電晶體的一汲極端兩者，並且其中該分支二電晶體的該閘極端電性連接至該分支一電晶體的一汲極端和該第一致能電晶體的一汲極端兩者。
  7. 如請求項6所述之控制時脈信號的方法，其中生成該鎖存輸出信號包括：於一第一耦合電晶體的一汲極端和一第二耦合電晶體的一閘極端兩者接收該第一節點信號；於該第二耦合電晶體的一汲極端和該第一耦合電晶體的一閘極端兩者接收該第二節點信號；於該第二耦合電晶體的該汲極端生成該鎖存輸出信號；以及保持該第一耦合電晶體的一源極端和該第二耦合電晶體的一源極端兩者於一恆定電壓。
  8. 如請求項6所述之控制時脈信號的方法，其中生成該經選通時脈信號包括：於一時脈選通電路的一第一輸入端接收該鎖存輸出信號；於該時脈選通電路的一第二輸入端接收一第二時脈信號；以及根據該鎖存輸出信號的一邏輯準位傳輸該第二時脈信號至該時脈選通電路的一輸出端。
  9. 一種積體電路，包括：一時脈電晶體，耦接一第一電源並具有用以接收一第一時脈信號的一閘極端；一第一致能電晶體，具有電性連接在該時脈電晶體的一汲極端和一第一節點之間的一半導體通道，其中該第一致能電晶體具有用以接收一第一致能信號的一閘極端；一第二致能電晶體，具有電性連接在該時脈電晶體的一汲極端和一第二節點之間的一半導體通道，其中該第二致能電晶體具有用以接收一第二致能信號的一閘極端，該第二致能信號是該第一致能信號的一邏輯反相；複數個分支一電晶體，具有串聯電性連接在一第二電源和該第一節點之間的複數個半導體通道，其中該些分支一電晶體的每一者具有電性連接至該第二節點的一閘極端，其中該第一電源不同於該第二電源；以及複數個分支二電晶體，具有串聯電性連接在該第二電源和該第二節點之間的複數個半導體通道，其中該些分支二電晶體的每一者具有電性連接至該第一節點的一閘極端。
  10. 如請求項9所述之積體電路，進一步包括：一耦合電路，用以接收自該第一節點的一第一節點信號或自第二節點的一第二節點信號中的至少一者，並且該耦合電路進一步用以生成一鎖存輸出信號，該鎖存輸出信號被鎖存在該第一節點信號或該第二節點信號的一邏輯準位；以及 一同步邏輯電路，具有用以接收一經選通時脈信號的一時脈輸入，其中藉由利用該鎖存輸出信號選通一第二時脈信號來接收該經選通時脈信號，該經選通時脈信號由該第二時脈信號生成。
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