TW201535682A - 半導體配置及其形成方法 - Google Patents

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Abstract

半導體配置包括主動區，其包括半導體裝置。半導體配置包括電容。電容包括第一電極於主動區上的至少一介電層上。第一電極圍繞電容中的開口空間。第一電極具有非線性的第一電極側壁。

Description

具電容之半導體配置及其製造方法
電容比其他物件更能儲存電荷於電路中。
藉由下述圖式搭配說明，可理解本發明實施例。應理解的是，圖式中的單元及/或結構不必然依比例繪示。綜上所述，多種結構的尺寸可隨意增加或縮小以清楚說明本發明。
第1圖係一實施例中，部份半導體配置於製程中間階段之剖視圖。
第2圖係一實施例中，部份半導體配置於製程中間階段之剖視圖。
第3圖係一實施例中，部份半導體配置於製程中間階段之剖視圖。
第4圖係一實施例中，部份半導體配置於製程中間階段之剖視圖。
第5圖係一實施例中，部份半導體配置於製程中間階段之剖視圖。
第6圖係一實施例中，部份半導體配置於製程中間階段之剖視圖。
第7圖係一實施例中，部份半導體配置於製程中間階段之 剖視圖。
第8圖係一實施例中，部份半導體配置於製程中間階段之剖視圖。
第9a圖係一實施例中，部份半導體配置於製程中間階段之剖視圖。
第9b圖係一實施例中，部份半導體配置於製程中間階段之剖視圖。
第10圖係一實施例中，部份半導體配置於製程中間階段之剖視圖。
第11圖係一實施例中，部份半導體配置於製程中間階段之剖視圖。
第12圖係一實施例中，部份半導體配置之剖視圖。
第13圖係一實施例中，部份半導體配置於製程中間階段之剖視圖。
第14圖係一實施例中，部份半導體配置之剖視圖。
第15圖係一實施例中，形成半導體配置的方法之流程圖。
下述內容將搭配圖式說明申請專利範圍的主體，其中相同單元通常以相同標號標示。在下述內容中，多種特定的完整實施例將用以說明發明主體，但發明主體不必然以這些特定的完整實施例實施。在其他例子中，將以方塊圖表示結構與裝置以利說明發明主體。
下述內容提供形成半導體配置的一或多個技術以及其形成之結構。
第1圖係某些實施例中，部份半導體配置100的剖視圖。在某些實施例中，半導體配置100係形成於基板102之中或之上，其中主動區103係形成於基板102中。在某些實施例中，基板102包含下列中至少一者：矽、多晶矽、或鍺。在某些實施例中，基板102包含下列中至少一者：磊晶層、絕緣層上矽(SOI)結構、晶圓、或由晶圓形成的晶粒。
在某些實施例中，半導體配置100包含邏輯區110與記憶區120。在一實施例中，邏輯區110係形成於主動區103之上或之中。在某些實施例中，邏輯區110包含一或多個邏輯接點112，其電性連接於邏輯區110中且連接至主動區103。
在某些實施例中，記憶區120包含一或多個DRAM單元。在某些實施例中，記憶區120包含半導體裝置122形成於主動區103之上或之中。在某些實施例中，半導體裝置122包含閘極區124、源極/汲極區126、或類似區。在一實施例中，一或多個STI區128係形成於主動區103中。在某些實施例中，記憶區120包含一或多個接點130，其電性連接至源極/汲極區126。
在某些實施例中，半導體配置100包含一或多個介電層140形成於主動區103與半導體裝置122上。在某些實施例中，一或多個介電層140包含第一介電層140a、第二介電層140b、第三介電層140c、第四介電層140d、與第五介電層140e。在某些實施例中，介電層140包含具有中等或低介電常數之標準介電材料，比如氧化矽。在某些實施例中，介電層140包含較高介電常數之介電材料。
在某些實施例中，至少一介電層140的形成方法包括下列中至少一者：熱成長、化學成長、原子層沉積(ALD)、化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、或類似方法。
在某些實施例中，半導體配置100包含一或多個低介電常數介電層141形成於介電層140上。在某些實施例中，低介電常數介電層141包含較低介電常數之介電材料，比如氧化矽。低介電常數介電層141的形成方法包含下列中至少一者：熱成長、化學成長、原子層沉積(ALD)、化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、或類似方法。
在某些實施例中，半導體配置100包含一或多個蝕刻停止層144分隔介電層140。在某些實施例中，蝕刻停止層144可停止介電層140之間的蝕刻製程。在某些實施例中，蝕刻停止層144包含蝕刻選擇性不同於介電層140之介電材料。在某些實施例中，一或多個蝕刻停止層144包含碳化矽、氮化矽、氮化矽碳、氧化矽碳、氮化碳、類似物、或上述之組合。在某些實施例中，至少一蝕刻停止層144的形成方法包括下列中至少一者：熱成長、化學成長、原子層沉積(ALD)、化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、或類似方法。
在某些實施例中，半導體配置100包含位元線150。在某些實施例中，位元線150延伸穿過第四介電層140d。在某些實施例中，位元線150包括金屬材料，並經由接點152連接至源極/汲極區126。在某些實施例中，位元線150形成於主動區103與至少一電容之間的半導體配置100之區域或部份 中。在某些實施例中，部份位元線150與部份至少一電容重疊於一水平平面中。在某些實施例中，位元線150與電容未重疊於任何水平平面中。
在某些實施例中，半導體配置100包含一或多個金屬結構160。在一實施例中，金屬結構160延伸穿過低介電常數介電層141與介電層140。在某些實施例中，金屬結構160包括第一金屬結構160a與第二金屬結構160b。金屬結構160的形成方法包括下列中至少一者：單鑲嵌製程、雙鑲嵌製程、或類似方法。在某些實施例中，金屬結構160提供之電性連接穿過至少一介電層140至主動區103之半導體裝置122。在某些實施例中，金屬結構160經由接點130連接至源極/汲極區126。在某些實施例中，金屬結構160包含銅、銅膠層、氮化鉭、氮化鈦、類似物、或上述之組合。
在第2圖的某些實施例中，第一遮罩層200係形成於低介電常數介電層141上。在某些實施例中，第一遮罩層200覆蓋邏輯區110與記憶區120。舉例來說，第一遮罩層200之形成方法包含下列中至少一者：沉積、化學氣相沉積(CVD)、或其他合適方法。第一遮罩層200包含下列材料中任何一者：碳、氧化物、氧化矽、氮化物、氮化矽、類似物、或上述之組合。
在第3圖的某些實施例中，第二遮罩層300係形成於第一遮罩層200上。舉例來說，第二遮罩層300的形成方法包含下列中至少一者：沉積、化學氣相沉積(CVD)、或其他合適方法。第二遮罩層300包含下列材料中任何一者：碳、氧化物、氧化矽、氮化物、氮化矽、類似物、或上述之組合。
在某些實施例中，圖案化與蝕刻第二遮罩層300以形成第二遮罩開口302。在一實施例中，第二遮罩開口302係形成於第一金屬結構160a上。在某些實施例中，第二遮罩開口302係形成於第二金屬結構160b上。
在第4圖的某些實施例中，圖案化與蝕刻第一遮罩層200以形成第一遮罩開口402。在一實施例中，第一遮罩開口402係形成於第一金屬結構160a上。在某些實施例中，第一遮罩開口402係形成於第二金屬結構160b上。
在第5圖的某些實施例中，移除第一遮罩層300，其移除方法可為濕蝕刻、乾蝕刻、或類似方法。在某些實施例中，第一開口500與第二開口502係形成於低介電常數介電層141與介電層140中。在某些實施例中，第一開口500與第二開口502之形成方法為蝕刻移除部份低介電常數介電層141，比如濕蝕刻、銅濕蝕刻、或類似方法。
在某些實施例中，第一開口500之形成方法為蝕刻移除一或多個第一金屬結構160a。在某些實施例中，第二開口502之形成方法為蝕刻移除一或多個第二金屬結構160b。在某些實施例中，第二開口502的形成方法為蝕刻移除三個第二金屬結構160b。在某些實施例中，蝕刻穿過第一金屬結構160a或第二金屬結構160b之蝕刻化學品包含硝酸、磷酸、氨水、氯化銨、硫酸、鹽酸、醋酸、氰酸鉀、雙氧水、類似物、或上述之組合。在某些實施例中，第一開口500與第二開口502之形成方法為蝕刻穿過蝕刻停止層，比如電漿金屬蝕刻。
在第6圖的某些實施例中，形成第一電極600於第 一開口500與第二開口502中，以及低介電常數介電層141上。舉例來說，第一電極600的形成方法包括下列中至少一者：原子層沉積(ALD)、濺鍍、熱蒸鍍、化學氣相沉積(CVD)、或類似方法。在某些實施例中，第一電極600的表面部份602係形成於低介電常數介電層141與第一遮罩層200上。在一實施例中，第一電極600包含非線性的第一電極側壁604。在某些實施例中，第一電極600包含導電材料如鈦、氮化鈦、鉭、氮化鉭、碳化鉭、鎢、銥、釕、鉑、鋁、銅、多晶矽、類似物、或上述之組合。在一實施例中，第一電極600電性連接至第一金屬結構160a與第二金屬結構160b。
在第7圖的某些實施例中，BARC(底抗反射塗)層700係形成於第一電極600上。BARC層700包含下列材料中任何一者：矽、氧化矽碳、其他半導體材料、或類似物。在某些實施例中，BARC層700係形成於第一開口500與第二開口502中。
在第8圖的某些實施例中，移除第一遮罩層200、BARC層700、與第一電極600的表面部份602，且移除方法為濕蝕刻、乾蝕刻、或類似方法。第一遮罩層200的移除方法可為下列方法中任何一者：濕蝕刻、乾蝕刻、或類似方法。在某些實施例中，用以自第一電極600蝕刻穿過並移除BARC層700的蝕刻化學品包含四氟化碳、氟仿、二氟甲烷、六氟化硫、氧氣、氮氣、氬氣、氦氣、一氧化碳、二氧化碳、氫氣、氯氣、或上述之組合。在某些實施例中，化學機械研磨(CMP)製程與回蝕刻製程可用以移除BARC層700與第一電極600之表面部份602(見第6圖)。在某些實施例中，在移除第一電極600之表面部份 602前，先形成BARC層700(見第7圖)於第一電極600上。
在第9a圖的某些實施例中，絕緣層900係形成於第一電極600與低介電常數介電層141上。在某些實施例中，絕緣層900包含較高介電常數之介電材料，比如氧化鋁、氧化鋯、氧化鉭、氧化鉿、氧化鑭、氧化鈦、氧化矽、類似物、或上述之組合。在某些實施例中，絕緣層900包含中等或低介電常數之標準介電材料，比如氧化矽。絕緣層900的形成方法包括下列中至少一者：熱成長、化學成長、原子層沉積(ALD)、化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、或類似方法。在某些實施例中，絕緣表面部份901係形成於部份的低介電常數介電層141上。在某些實施例中，絕緣層900具有非線性的絕緣層側壁902。
在某些實施例中，第二電極950係形成於第一開口500與第二開口502中，以及絕緣層900上。舉例來說，第二電極950的形成方法包括下列中至少一者：原子層沉積(ALD)、濺鍍、熱蒸鍍、化學氣相沉積(CVD)、或類似方法。在某些實施例中，第二電極950包含導電材料如鈦、氮化鈦、鉭、氮化鉭、碳化鉭、鎢、銥、釕、鋁、銅、多晶矽、類似物、或上述之組合。在某些實施例中，電極表面部份951係形成於絕緣層900之絕緣表面部份901上。在某些實施例中，絕緣層900位於第一電極600與第二電極950之間。在某些實施例中，第二電極950具有非線性的第二電極側壁952。
在某些實施例中，電容975係由第一電極600、絕緣層900、與第二電極950組成，且位於記憶區120上。雖然圖 示中具有第一電容975a與第二電容975b，但實際上可具有任何數目的電容。在某些實施例中，電容975延伸穿過兩個至十個介電層140。在一實施例中，電容975具有非線性的電容側壁980，其包含非線性的第一電極側壁604、非線性的絕緣層側壁902、與非線性的第二電極側壁952。在某些實施例中，第一電極600沿著絕緣層900與第二電極950，圍繞電容975中的開口空間982。在一實施例中，第二電極950定義電容975中的開口空間982。在某些實施例中，開口空間982定義的區域不含任何材料。
在某些實施例中，開口空間982延伸或形成於基板102上任何數目之層狀物中，或延伸或形成半導體配置100中任何數目的介電層140中。在某些實施例中，開口空間982延伸或形成於兩到十層的介電層140中。在某些實施例中，開口空間982係形成於含有位元線150之第四介電層140d上的第一介電層140a、第二介電層140b、與第三介電層140c中。在某些實施例中，部份開口空間982延伸至或形成於含有位元線150之介電層140中。
在某些實施例中，半導體配置100包含的多個電容975，各自包含電容側壁980以定義部份的開口空間982。在某些實施例中，半導體配置100包含第一電容975a定義之開口空間982，以及第二電容975b定義之開口空間982，且前者之高度大於或小於後者之高度。在某些實施例中，半導體配置100包含第一電容975a定義之開口空間982，以及第二電容975b定義之開口空間982，且前者之寬度大於或小於後者之寬度。在某 些實施例中，半導體配置100包含多個電容975定義之多個開口空間982，其中至少兩個開口空間982具有不同的高度及/或寬度。
在某些實施例中，半導體配置100包含至少一電容975延伸至半導體配置100含有位元線150之區域或層狀物中。在某些實施例中，半導體配置100包含至少一電容975延伸至半導體配置100含有位元線150之區域或層狀物中，以及至少一電容975未延伸至半導體配置100含有位元線150之區域或層狀物中。在某些實施例中，至少一電容975及/或開口空間982的高度，大於或小於至少一其他電容975及/或開口空間982的高度。在某些實施例中，至少一電容975及/或開口空間982的寬度，大於或小於至少一其他電容975及/或開口空間982的寬度。在某些實施例中，至少一電容975及/或開口空間982的寬度沿著縱軸變化。在某些實施例中，上述縱軸垂直於或實質上垂直於基板102的上表面。在某些實施例中，至少一電容975及/或開口空間982包括寬度減少或增加的區域或部份。
在某些實施例中，電容975的高度984係由第一電極600之下表面990至第二電極950之上表面992之間的距離。在某些實施例中，電容975的高度984介於約250nm至約1200nm之間。在某些實施例中，電容975的寬度986係兩個相對之非線性的電容側壁980之間的距離。在某些實施例中，電容975的寬度986介於約30nm至約200nm之間。在某些實施例中，電容975之高寬比為電容975之高度984除以電容975之寬度986。在某些實施例中，電容975的高寬比介於約5至約25之間。
在第9b圖的某些實施例中，第一電容975a與第二電容975b其非線性的電容側壁980的非線性形狀，不同於第9a圖中非線性的電容側壁980。在一實施例中，非線性的電容側壁980包含多個側壁部份。在某些實施例中，第一電容975a與第二電容975b之非線性的電容側壁980，包括第一側壁部份981a、第二側壁部份981b、第三側壁部份981c、與第四側壁部份981d。在一實施例中相對於第二側壁部份981b，第一側壁部份981a非線性地延伸。在一實施例中相對於第三側壁部份981c，第二側壁部份981b非線性地延伸。在一實施例中相對於第四側壁部份981d，第三側壁部份981c非線性地延伸。
在第10圖的某些實施例中，第三遮罩層1000係形成於電容975的第二電極950上。在某些實施例中，第三遮罩層1000覆蓋記憶區120。舉例來說，第三遮罩層1000的形成方法包含下列中至少一者：化學氣相沉積(CVD)或其他合適方法。第三遮罩層1000包含下列材料中任何一者：碳、氧化物、氧化矽、氮化物、氮化矽、或上述之組合。
在某些實施例中，圖案化與蝕刻第三遮罩層1000以形成第三遮罩開口1002。在一實施例中，第三遮罩開口1002係形成於絕緣層900之絕緣表面部份901上，以及第二電極950之電極表面部份951上。
在第11圖的某些實施例中，移除第三遮罩層1000、絕緣層900之絕緣表面部份901、以及第二電極950之電極表面部份951，且移除方法可為濕蝕刻、乾蝕刻、或類似方法。在某些實施例中，用以移除絕緣表面部份901與電極表面 部份951之化學蝕刻品，其選擇性足以不移除低介電常數介電層141。
在某些實施例中，蝕刻停止層1100係形成於第二電極950、低介電常數介電層141、與開口空間982上。在某些實施例中，蝕刻停止層1100使蝕刻製程在到達低介電常數介電層141前停止。在某些實施例中，蝕刻停止層1100包含的介電材料其蝕刻選擇性不同於低介電常數介電層141。在某些實施例中，蝕刻停止層1100包含碳化矽、氮化矽、氮化矽碳、氧化矽碳、氮化碳、類似物、或上述之組合。蝕刻停止層1100的形成方法包含下列中至少一者：熱成長、化學成長、原子層沉積(ALD)、化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、或類似方法。
在某些實施例中，介電層1110係形成於蝕刻停止層1100上，與電容975之第二電極950上。在一實施例中，介電層1110包含中等或低介電常數之標準介電材料，比如氧化矽。在某些實施例中，介電層1110包含較高介電常數之介電材料。介電層1110的形成方法包含下列中至少一者：熱成長、化學成長、原子層沉積(ALD)、化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、或類似方法。在某些實施例中，電容975上具有一至五層的介電層1110。
在某些實施例中，BARC層1120係形成於介電層1110上。BARC層包含下列材料中任何一者：矽、氧化矽碳、其他半導體材料、或類似物。
在第12圖的某些實施例中，移除BARC層1120，且 移除方法可為濕蝕刻、乾蝕刻、或類似方法。在某些實施例中，用以自第一電極600蝕刻穿過並移除BARC層1120的蝕刻化學品包括四氟化碳、氟仿、二氟化碳、六氟化硫、氧氣、氮氣、氬氣、氦氣、一氧化碳、二氧化碳、氫氣、氯氣、類似物、或上述之組合。在某些實施例中，移除BARC層1120後可形成第一開口1200與第二開口1202於介電層1110與蝕刻停止層1100中。
在某些實施例中，拾取接點1220係形成於第一開口1200中。在某些實施例中，拾取接點1220係電性耦接至電容975。在一實施例中，拾取接點1220延伸穿過介電層1110與蝕刻停止層1100。在某些實施例中，拾取接點1220接觸絕緣層900與第二接點950。拾取接點1220之形成方法包括下列中至少一者：單鑲嵌製程、雙鑲嵌製程、或類似製程。
在某些實施例中，通孔接點1222係形成於第二開口1102中。在一實施例中，通孔接點1222延伸穿過介電層1110與蝕刻停止層1100。在某些實施例中，通孔接點1222接觸邏輯接點112。接點通孔1222之形成方法包括下列中至少一者：單鑲嵌製程、雙鑲嵌製程、或類似製程。
第13圖係第二實例之半導體配置1300。在某些實施例中，半導體配置1300包含邏輯區110、主動區103、半導體裝置122、介電層140、電容975、與類似物。
在某些實施例中，移除第三遮罩層1000、電極表面部份951、與絕緣表面部份901後如第10圖所示，形成蝕刻停止層1100與1310及氧化物層1350。在某些實施例中，蝕刻停止 層1100係形成於第二電極950與低介電常數介電層141上。在某些實施例中，蝕刻停止層1100與1310包含蝕刻選擇性不同於低介電常數介電層141之介電材料。在某些實施例中，蝕刻停止層1100與1310包含氮化矽、氮化矽碳、氧化矽碳、氮化碳、類似物、或上述之組合。蝕刻停止層1100與1310的形成方法包括下列中至少一者：熱成長、化學成長、原子層沉積(ALD)、化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、或類似方法。
在某些實施例中，至少一氧化物層1350係形成於蝕刻停止層1100與1310之間，以及電容975之第二電極950上。舉例來說，氧化物層1350之形成方法包括下列中至少一者：沉積、化學氣相沉積(CVD)、或其他合適方法。氧化物層1350包含下列材料中任何一者：氧化物、氧化矽、氮化物、氮化矽、氮氧化物、氧化矽、類似物、或上述之組合。
在某些實施例中，BARC層1370係形成於氧化物層1350上。BARC層1370包含下列材料中任何一者：矽、氧化矽碳、氮氧化矽、其他半導體材料、或類似物。
在第14圖的某些實施例中，移除BARC層1370，且移除方法可為濕蝕刻、乾蝕刻、或類似方法。在某些實施例中，用以自第一電極600蝕刻穿過與移除BARC層1370之蝕刻化學品包含四氟化碳、氟仿、二氟甲烷、六氟化硫、氧氣、氮氣、氬氣、氦氣、一氧化碳、二氧化碳、氫氣、氯氣、類似物、或上述之組合。在某些實施例中，在移除BARC層1370後，形成第一開口1400與第二開口1402於氧化物層1350及蝕刻停止層 1100與1310中。
在某些實施例中，拾取接點1420係形成於第一開口1400中。在一實施例中，拾取接點1420延伸穿過氧化物層1350及蝕刻停止層1100與1310。在某些實施例中，拾取接點1420電性耦接至電容975。在某些實施例中，拾取接點1420接觸絕緣層900與第二電極950。拾取接點1420之形成方法包括下列中至少一者：單鑲嵌製程、雙鑲嵌製程、或類似製程。
在某些實施例中，通孔接點1422係形成於第二開口1402中。在一實施例中，通孔接點1422延伸穿過氧化物層1350及蝕刻停止層1100與1310。在某些實施例中，通孔接點1422接觸邏輯接點112。通孔接點1422之形成方法包括下列中至少一者：單鑲嵌製程、雙鑲嵌製程、或類似製程。
第15圖係某些實施例中，形成半導體配置如半導體配置100或1300的方法1500。在步驟1502中，電容975之第一電極600係形成於半導體配置100或1300之主動區103上的至少一介電層140上，因此第一電極600具有非線性的第一電極側壁604且圍繞電容975中的開口空間982。在步驟1504中，電容975之絕緣層900係形成第一電極600上，因此絕緣層900具有非線性的絕緣層側壁902。在步驟1506中，電容975之第二電極950係形成於絕緣層900上，因此第二電極950具有非線性的第二電極側壁952，且電容975具有非線性的電容側壁980。
在某些實施例中，位元線150的高度小於主動區103的高度。在某些實施例中，位元線150的高度小於電容975的高度。在某些實施例中，電容975位於位元線150上，因此半 導體配置100或1300包含位元線上電容(COB)。如此一來，可降低某些實施例中位元線150與電容975之間的電阻(Rb)。同樣地，亦可降低寄生電容(Cb)。在某些實施例中，電容975包含非線性的電容側壁980，因此非線性的電容側壁980的長度大於電容975的高度984。如此一來，某些實施例中的電容975其電容值高於沒有非線性電容側壁之電容的電容值。
在一實施例中，半導體配置包括主動區，其包括半導體裝置。在一實施例中，半導體配置包括電容，其包括第一電極於主動區上的至少一介電層上。在一實施例中，第一電極圍繞電容中的開口空間。
在一實施例中，半導體配置包括主動區，其包括半導體裝置。在一實施例中，半導體配置包括電容，其包括第一電極位於主動區上的至少一介電層上。在一實施例中，第一電極具有非線性的第一電極側壁。
在一實施例中，半導體配置的形成方法包括：形成電容的第一電極於半導體配置之主動區上的至少一介電層上，因此第一電極具有非線性的第一電極側壁且圍繞電容中的開口空間。在一實施例中，上述方法包括形成電容的絕緣層於第一電極上，因此絕緣層具有非線性的絕緣層側壁。在一實施例中，上述方法包括形成電容的第二電極於絕緣層上，因此第二電極具有非線性的第二電極側壁，且電容具有非線性的電容側壁。
雖然本發明已揭露結構特徵或方法步驟，然應理解申請專利範圍不必然受限於所述之特定結構或步驟。相反 地，上述特定結構與步驟係用以實施至少某些申請專利範圍的例子。
上述內容已提供多種實施例的操作。某些或全部的操作順序並不必如內容中的順序，而可採用其他順序。此外可以理解的是，並非每一實施例中的所有操作均屬必要，某些實施例不必進行所有操作。
可以理解的是上述內容中的層狀物、區域、結構、單元、或類似物，在圖式中具有特定的相對尺寸(如結構尺寸或方向)以簡化說明及方便理解，然而某些實施例中的實際尺寸可能與圖式尺寸不同。此外，可採用多種現有技術形成這些層狀物、區域、結構、單元、或類似物，比如佈植技術、掺雜技術、旋轉塗佈技術、濺鍍技術、成長技術如熱成長、及/或沉積技術如化學氣相沉積(CVD)。
此外，文中舉例並不必然具有優點。在說明書中，用語「或」指的不是排除其他選擇，而是包含其他選擇。此外，用語「一者」通常指的是「一或多者」，除非特別說明為單一者。此外，A與B中至少一者及/或類似說明指的是A、B、或A與B。另一方面，文中用語如「包含」、「具有」或類似用語均等同於申請專利範圍中的用語「包括」。除非在文中特別說明，否則用語「第一」、「第二」或類似用語均無時間上、空間上、或順序上的限制，這些用語僅用以辨識命名結構、元件、物件、或類似物。舉例來說，第一區與第二區通常對應兩個不同或相同的區，或相同型態的區。
此外，雖然說明書已描述與說明一或多種實施方 式，但本技術領域中自可在閱讀與理解說明書及附圖後，進行等效置換與調整。本發明包含上述置換與調整，其範疇只限於下述申請專利範圍。在特別考慮到上述組件如元件、來源、或類似物執行的多種功能時，用於描述這些組件的用語(除非另外說明)可對應任何執行特定功能的同位組件，即使此同位組件在結構上不等同於前述結構。此外，雖然本發明的特定結構可能只揭露於某些實施方式中，此特定結構仍可與其他實施方式的一或多個其他結構組合，以達特定應用所需的優點。

Claims (20)

  1. 一種半導體配置，包括：一主動區，包括一半導體裝置；以及一電容，包括一第一電極於該主動區上的至少一介電層上，其中該第一電極圍繞該電容中的一開口空間。
  2. 如申請專利範圍第1項所述之半導體配置，其中該第一電極具有一非線性的第一電極側壁。
  3. 如申請專利範圍第2項所述之半導體配置，更包括一絕緣層位於該第一電極上，且該絕緣層具有一非線性的絕緣層側壁。
  4. 如申請專利範圍第3項所述之半導體配置，更包括一第二電極位於該絕緣層上，且該第二電極具有一非線性的第二電極側壁。
  5. 如申請專利範圍第4項所述之半導體配置，其中該電容具有一非線性的電容側壁，其包括該非線性的第一電極側壁、該非線性的絕緣層側壁、以及該非線性的第二電極側壁。
  6. 如申請專利範圍第1項所述之半導體配置，其中該電容的高度與寬度之高寬比介於約5至約25之間。
  7. 如申請專利範圍第1項所述之半導體配置，其中該電容的高度介於約250nm至約1200nm之間。
  8. 如申請專利範圍第1項所述之半導體配置，其中該電容的寬度介於約30nm至約200nm之間。
  9. 如申請專利範圍第1項所述之半導體裝置，其中該電容上的該介電層之層數介於一至五層。
  10. 如申請專利範圍第10項所述之半導體配置，更包括至少一氧化物層於該電容上。
  11. 一種半導體配置，包括：一主動區，包括一半導體裝置；以及一電容，包括一第一電極位於該主動區上的至少一介電層上，且該第一電極具有一非線性的第一電極側壁。
  12. 如申請專利範圍第11項所述之半導體配置，更包括一絕緣層位於該第一電極上，且該絕緣層具有一非線性的絕緣層側壁。
  13. 如申請專利範圍第12項所述之半導體配置，更包括一第二電極位於該絕緣層上，且該第二電極具有一非線性的第二電極側壁。
  14. 如申請專利範圍第13項所述之半導體配置，其中該電容具有一非線性的電容側壁，其包括該非線性的第一電極側壁、該非線性的絕緣層側壁、與該非線性的第二電極側壁。
  15. 如申請專利範圍第11項所述之半導體配置，其中該電容之高度與寬度之高寬比介於約5至約25之間。
  16. 一種半導體配置的形成方法，包括：形成一電容的一第一電極於該半導體配置之一主動區上的至少一介電層上，因此該第一電極具有一非線性的第一電極側壁且圍繞該電容中的一開口空間；形成該電容的一絕緣層於該第一電極上，因此該絕緣層具有一非線性的絕緣層側壁；以及形成該電容的一第二電極於該絕緣層上，因此該第二電極 具有一非線性的第二電極側壁，且該電容具有一非線性的電容側壁。
  17. 如申請專利範圍第16項所述之半導體配置的形成方法，其中形成該第一電極的步驟包括：自一介電層移除一金屬結構，以形成一開口於該介電層中；以及形成該第一電極於該開口中，因此該第一電極定義該開口空間。
  18. 如申請專利範圍第16項所述之半導體配置的形成方法，更包括在形成該絕緣層前，先形成一底抗反射塗層於該第一電極上。
  19. 如申請專利範圍第16項所述之半導體配置的形成方法，更包括形成一拾取接點，且該拾取接點電性耦接至該電容。
  20. 如申請專利範圍第16項所述之半導體配置的成方法，更包括移除該第一電極的一表面部份，且該表面部份位於該介電層之上表面上。
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