TW201515351A - 垂直諧振面發光雷射陣列及其製造方法 - Google Patents

垂直諧振面發光雷射陣列及其製造方法 Download PDF

Info

Publication number
TW201515351A
TW201515351A TW103119180A TW103119180A TW201515351A TW 201515351 A TW201515351 A TW 201515351A TW 103119180 A TW103119180 A TW 103119180A TW 103119180 A TW103119180 A TW 103119180A TW 201515351 A TW201515351 A TW 201515351A
Authority
TW
Taiwan
Prior art keywords
semiconductor substrate
vertical
insulating
layer
illuminating laser
Prior art date
Application number
TW103119180A
Other languages
English (en)
Other versions
TWI562486B (zh
Inventor
Ippei Matsubara
Takayuki Kona
Keiji Iwata
Original Assignee
Murata Manufacturing Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co filed Critical Murata Manufacturing Co
Publication of TW201515351A publication Critical patent/TW201515351A/zh
Application granted granted Critical
Publication of TWI562486B publication Critical patent/TWI562486B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/40—Arrangement of two or more semiconductor lasers, not provided for in groups H01S5/02 - H01S5/30
    • H01S5/42—Arrays of surface emitting lasers
    • H01S5/423—Arrays of surface emitting lasers having a vertical cavity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/0014—Measuring characteristics or properties thereof
    • H01S5/0042—On wafer testing, e.g. lasers are tested before separating wafer into chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/0206—Substrates, e.g. growth, shape, material, removal or bonding
    • H01S5/0208—Semi-insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/0233—Mounting configuration of laser chips
    • H01S5/02345—Wire-bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
    • H01S5/042—Electrical excitation ; Circuits therefor
    • H01S5/0425—Electrodes, e.g. characterised by the structure
    • H01S5/04256—Electrodes, e.g. characterised by the structure characterised by the configuration
    • H01S5/04257—Electrodes, e.g. characterised by the structure characterised by the configuration having positive and negative electrodes on the same side of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/10—Construction or shape of the optical resonator, e.g. extended or external cavity, coupled cavities, bent-guide, varying width, thickness or composition of the active region
    • H01S5/18—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities
    • H01S5/185—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities having only horizontal cavities, e.g. horizontal cavity surface-emitting lasers [HCSEL]
    • H01S5/187—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities having only horizontal cavities, e.g. horizontal cavity surface-emitting lasers [HCSEL] using Bragg reflection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/40—Arrangement of two or more semiconductor lasers, not provided for in groups H01S5/02 - H01S5/30
    • H01S5/4018—Lasers electrically in series
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S2301/00—Functional characteristics
    • H01S2301/17—Semiconductor lasers comprising special layers
    • H01S2301/176—Specific passivation layers on surfaces other than the emission facet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
    • H01S5/042—Electrical excitation ; Circuits therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
    • H01S5/042—Electrical excitation ; Circuits therefor
    • H01S5/0425—Electrodes, e.g. characterised by the structure
    • H01S5/04256—Electrodes, e.g. characterised by the structure characterised by the configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/10—Construction or shape of the optical resonator, e.g. extended or external cavity, coupled cavities, bent-guide, varying width, thickness or composition of the active region
    • H01S5/18—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities
    • H01S5/183—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities having only vertical cavities, e.g. vertical cavity surface-emitting lasers [VCSEL]
    • H01S5/18308—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities having only vertical cavities, e.g. vertical cavity surface-emitting lasers [VCSEL] having a special structure for lateral current or light confinement
    • H01S5/18311—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities having only vertical cavities, e.g. vertical cavity surface-emitting lasers [VCSEL] having a special structure for lateral current or light confinement using selective oxidation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Semiconductor Lasers (AREA)

Abstract

VCSEL陣列(101)，具備底基板(11)、複數個VCSEL元件(1~3)、元件間配線(61)。複數個VCSEL元件(1~3)之各個係配置在底基板(11)之表面側。元件間配線(61)將複數個VCSEL元件(1~3)中之相鄰二個VCSEL元件串聯於該二個VCSEL元件之順向一致之方向。在底基板(11)形成使該二個VCSEL元件電氣絕緣之絕緣槽(91)。

Description

垂直諧振面發光雷射陣列及其製造方法
本發明係關於一種垂直諧振面發光雷射陣列及其製造方法。
一般而言，在半導體元件之製程，實施施加溫度及電壓之負荷之加速測試、即所謂燒入測試(burn-in test)。燒入測試之結果，在某半導體元件之特性值未滿既定基準值之情形，該半導體元件作為初期不良品而被從良品群排除。
在垂直諧振面發光雷射元件，光與半導體基板垂直地射出。因此，在複數個垂直諧振面發光雷射元件形成為陣列狀之晶圓之狀態下，可實施燒入測試。此種燒入測試亦稱為WLBI(Wafer Level Burn-In)。
現存在有對於用以正確地且低成本地實施垂直諧振面發光雷射陣列之WLBI之技術之期盼。例如在日本特開2006-66845號公報(專利文獻1)所揭示之面發光型晶圓，複數個面發光型元件串聯在各發光元件部之順向一致之方向。
專利文獻1：日本特開2006-66845號公報
為了正確地實施燒入測試，必須使對晶圓內之所有垂直諧振面發光雷射元件之負荷條件一致。負荷電流值，在垂直諧振面發光雷射元件之燒入測試，係最重要參數之一。是以，謀求使負荷電流值在垂直諧振 面發光雷射元件間均勻。
然而，在專利文獻1揭示之面發光型晶圓，在半導體基板內存在導電性半導體層。因此，負荷電流在串聯之面發光型元件間流動時，負荷電流之一部分有可能通過上述導電性半導體層內漏出。其結果，會有無法使負荷電流在串聯之面發光型元件間均勻之情形。
本發明之目的在於提供一種可正確地且低成本地實施燒入測試之垂直諧振面發光雷射陣列及其製造方法。
本發明某形態之面發光雷射陣列，具備半導體基板、複數個垂直諧振面發光雷射元件、元件間配線。複數個垂直諧振面發光雷射元件係形成在半導體基板之表面側。元件間配線將複數個垂直諧振面發光雷射元件中之相鄰二個垂直諧振面發光雷射元件串聯於該二個垂直諧振面發光雷射元件之順向一致之方向。在半導體基板形成使該二個垂直諧振面發光雷射元件電氣絕緣之絕緣區域。
較佳為，半導體基板係半絕緣性。絕緣區域由從半導體基板之表面側凹陷至半導體基板之內部之形狀構成。
較佳為，在絕緣槽之表面形成絕緣性保護膜。
較佳為，絕緣性保護膜係以氮化矽為材料之膜。
較佳為，絕緣槽具有剖面積沿著從半導體基板之表面側朝向背面側之方向變小之順錐形狀。
較佳為，半導體基板係半絕緣性。絕緣區域係具有較半導體基板之電阻率高之電阻率之高電阻區域。高電阻區域係用以分離半導體基板上之形成該二個垂直諧振面發光雷射元件之層而形成。
較佳為，複數個垂直諧振面發光雷射元件之各個包含活性區域、及將活性區域夾於之間之第1導電型半導體多層膜反射層及第2導電型半導體多層膜反射層。第2導電型半導體多層膜反射層係形成在第1導電型半導體多層膜反射層與半導體基板之間。半導體基板包含從半導體基板之表面朝向背面側形成之第1導電型導電性半導體層。絕緣區域係由從半導體基板之表面側凹陷至第1導電型導電性半導體層之內部之形狀構成之絕緣槽。
較佳為，複數個垂直諧振面發光雷射元件之各個包含活性區域、及將活性區域夾於之間之第1導電型半導體多層膜反射層及第2導電型半導體多層膜反射層。第2導電型半導體多層膜反射層係形成在第1導電型半導體多層膜反射層與半導體基板之間。半導體基板包含從半導體基板之表面朝向背面側形成之第1導電型導電性半導體層。絕緣區域係具有較第1導電型導電性半導體層之電阻率高之電阻率之高電阻區域。高電阻區域係用以分離第1導電型導電性半導體層而形成。
本發明另一形態之垂直諧振面發光雷射陣列之製造方法，具備：在半導體基板之表面側形成複數個垂直諧振面發光雷射元件之步驟；在複數個垂直諧振面發光雷射元件中之相鄰二個垂直諧振面發光雷射元件之間，從半導體基板之表面側至半導體基板之內部形成使該二個垂直諧振面發光雷射元件電氣絕緣之絕緣區域之步驟；以及在形成絕緣區域之步驟之後，形成將該二個垂直諧振面發光雷射元件串聯於該二個垂直諧振面發光雷射元件之順向一致之方向之元件間配線之步驟。
較佳為，半導體基板係半絕緣性。形成絕緣區域之步驟包含 形成由從半導體基板之表面側凹陷至半導體基板之內部之形狀構成之絕緣槽之步驟。
較佳為，半導體基板係半絕緣性。形成絕緣區域之步驟包含為了分離半導體基板上之形成該二個垂直諧振面發光雷射元件之層而藉由離子注入形成具有較半導體基板之電阻率高之電阻率之高電阻區域之步驟。
較佳為，製造方法，進一步具備：實施使負荷電流透過元件間配線流至該二個垂直諧振面發光雷射元件之燒入測試之步驟；以及在實施燒入測試之步驟之後，除去元件間配線之步驟。
較佳為，複數個垂直諧振面發光雷射元件之各個，包含：陽極電極及陰極電極；陽極電極墊及陰極電極墊，係用於引線接合而形成；陽極配線，將陽極電極與陽極電極墊加以電氣連接；以及陰極配線，將陰極電極與陰極電極墊加以電氣連接。形成元件間配線之步驟包含將陽極電極墊、陰極電極墊、陽極配線、陰極配線、元件間配線一次形成之步驟。
較佳為，形成元件間配線之步驟包含藉由濺鍍成膜及鍍敷中之至少一者形成元件間配線之步驟。
根據本發明，可提供可正確地且低成本地實施燒入測試之垂直諧振面發光雷射陣列。
1~3,22,23,24‧‧‧VCSEL元件
101‧‧‧VCSEL陣列
11,113‧‧‧底基板
112‧‧‧導電性半導體層
114‧‧‧p型導電性半導體層
12‧‧‧n型接觸層
13‧‧‧n型DBR層
14‧‧‧n型包覆層
15‧‧‧活性層
16‧‧‧p型包覆層
17‧‧‧p型DBR層
18‧‧‧p型接觸層
19‧‧‧電流狹窄層
191‧‧‧氧化區域
192‧‧‧非氧化區域
31‧‧‧絕緣性保護膜
32‧‧‧絕緣層
41‧‧‧陽極電極墊
42‧‧‧陽極歐姆電極
43‧‧‧陽極迴繞配線
51‧‧‧陰極電極墊
52‧‧‧陰極歐姆電極
53‧‧‧陰極迴繞配線
61‧‧‧元件間配線
81‧‧‧桌狀突出構造
82‧‧‧挖入圖案
91‧‧‧絕緣槽
92‧‧‧高電阻區域
圖1係本發明第1實施形態之垂直諧振面發光雷射陣列之俯視圖。
圖2係沿著圖1之II-II線之垂直諧振面發光雷射陣列之剖面圖。
圖3係圖2所示之垂直諧振面發光雷射元件之剖面之放大圖。
圖4係以概略方式顯示圖1所示之垂直諧振面發光雷射陣列在燒入測試時之構成之電路圖。
圖5A係顯示比較用之垂直諧振面發光雷射陣列之負荷電流之路徑之圖。
圖5B係顯示圖2所示之垂直諧振面發光雷射陣列之負荷電流之路徑之圖。
圖6係用以說明圖1所示之垂直諧振面發光雷射陣列之製造方法之流程圖。
圖7係顯示圖1所示之垂直諧振面發光雷射陣列之製造方法中磊晶成長步驟之概略步驟圖。
圖8係顯示圖1所示之垂直諧振面發光雷射陣列之製造方法中光微影及乾式蝕刻步驟之概略步驟圖。
圖9係顯示圖1所示之垂直諧振面發光雷射陣列之製造方法中氧化區域之形成步驟之概略步驟圖。
圖10係顯示圖1所示之垂直諧振面發光雷射陣列之製造方法中陽極歐姆電極之形成步驟之概略步驟圖。
圖11係顯示圖1所示之垂直諧振面發光雷射陣列之製造方法中挖入圖案之形成步驟之概略步驟圖。
圖12係顯示圖1所示之垂直諧振面發光雷射陣列之製造方法中陰極歐姆電極之形成步驟之概略步驟圖。
圖13係顯示圖1所示之垂直諧振面發光雷射陣列之製造方法中絕緣槽 之形成步驟之概略步驟圖。
圖14係顯示圖1所示之垂直諧振面發光雷射陣列之製造方法中絕緣性保護膜之形成步驟之概略步驟圖。
圖15係顯示圖1所示之垂直諧振面發光雷射陣列之製造方法中絕緣層之形成步驟之概略步驟圖。
圖16係顯示圖1所示之垂直諧振面發光雷射陣列之製造方法中電極墊及迴繞配線之形成步驟之概略步驟圖。
圖17係顯示圖1所示之垂直諧振面發光雷射陣列之製造方法中元件間配線之除去步驟之概略步驟圖。
圖18係本發明第2實施形態之垂直諧振面發光雷射陣列內之垂直諧振面發光雷射元件之剖面圖。
圖19係用以說明包含圖18所示之垂直諧振面發光雷射元件之垂直諧振面發光雷射陣列之製造方法之流程圖。
圖20係顯示包含圖18所示之垂直諧振面發光雷射元件之垂直諧振面發光雷射陣列之製造方法中離子注入之高電阻區域之形成步驟之概略步驟圖。
圖21係顯示包含圖18所示之垂直諧振面發光雷射元件之垂直諧振面發光雷射陣列之製造方法中絕緣性保護膜之形成步驟之概略步驟圖。
圖22係顯示包含圖18所示之垂直諧振面發光雷射元件之垂直諧振面發光雷射陣列之製造方法中絕緣層之形成步驟之概略步驟圖。
圖23係顯示包含圖18所示之垂直諧振面發光雷射元件之垂直諧振面發光雷射陣列之製造方法中電極墊及迴繞配線之形成步驟之概略步驟圖。
圖24係顯示包含圖18所示之垂直諧振面發光雷射元件之垂直諧振面發光雷射陣列之製造方法中元件間配線之除去步驟之概略步驟圖。
圖25係本發明第3實施形態之垂直諧振面發光雷射陣列內之垂直諧振面發光雷射元件之剖面圖。
圖26係顯示包含圖25所示之垂直諧振面發光雷射元件之垂直諧振面發光雷射陣列之製造方法中磊晶成長步驟之概略步驟圖。
圖27係顯示包含圖25所示之垂直諧振面發光雷射元件之垂直諧振面發光雷射陣列之製造方法中光微影及乾式蝕刻步驟之概略步驟圖。
圖28係顯示包含圖25所示之垂直諧振面發光雷射元件之垂直諧振面發光雷射陣列之製造方法中氧化區域之形成步驟之概略步驟圖。
圖29係顯示包含圖25所示之垂直諧振面發光雷射元件之垂直諧振面發光雷射陣列之製造方法中陽極歐姆電極之形成步驟之概略步驟圖。
圖30係顯示包含圖25所示之垂直諧振面發光雷射元件之垂直諧振面發光雷射陣列之製造方法中挖入圖案之形成步驟之概略步驟圖。
圖31係顯示包含圖25所示之垂直諧振面發光雷射元件之垂直諧振面發光雷射陣列之製造方法中陰極歐姆電極之形成步驟之概略步驟圖。
圖32係顯示包含圖25所示之垂直諧振面發光雷射元件之垂直諧振面發光雷射陣列之製造方法中絕緣槽之形成步驟之概略步驟圖。
圖33係顯示包含圖25所示之垂直諧振面發光雷射元件之垂直諧振面發光雷射陣列之製造方法中絕緣性保護膜之形成步驟之概略步驟圖。
圖34係顯示包含圖25所示之垂直諧振面發光雷射元件之垂直諧振面發光雷射陣列之製造方法中絕緣槽之形成步驟之概略步驟圖。
圖35係顯示包含圖25所示之垂直諧振面發光雷射元件之垂直諧振面發光雷射陣列之製造方法中電極墊及迴繞配線之形成步驟之概略步驟圖。
圖36係顯示包含圖25所示之垂直諧振面發光雷射元件之垂直諧振面發光雷射陣列之製造方法中元件間配線之除去步驟之概略步驟圖。
圖37係本發明第4實施形態之垂直諧振面發光雷射陣列內之垂直諧振面發光雷射元件之剖面圖。
圖38係顯示包含圖37所示之垂直諧振面發光雷射元件之垂直諧振面發光雷射陣列之製造方法中離子注入之高電阻區域之形成步驟之概略步驟圖。
圖39係顯示包含圖37所示之垂直諧振面發光雷射元件之垂直諧振面發光雷射陣列之製造方法中絕緣性保護膜之形成步驟之概略步驟圖。
圖40係顯示包含圖37所示之垂直諧振面發光雷射元件之垂直諧振面發光雷射陣列之製造方法中絕緣層之形成步驟之概略步驟圖。
圖41係顯示包含圖37所示之垂直諧振面發光雷射元件之垂直諧振面發光雷射陣列之製造方法中電極墊及迴繞配線之形成步驟之概略步驟圖。
圖42係顯示包含圖37所示之垂直諧振面發光雷射元件之垂直諧振面發光雷射陣列之製造方法中元件間配線之除去步驟之概略步驟圖。
以下，參照圖式詳細說明本發明之實施形態。此外，對圖中相同或相當之部分賦予相同符號，不重複其說明。又，圖式所示之各部分之大小係以示意方式顯示該部分之大小，並不限於圖式所示之大小。
(第1實施形態)
圖1係本發明第1實施形態之垂直諧振面發光雷射(VCSEL：Vertical Cavity Surface Emitting LASER)陣列之俯視圖。圖2係沿著圖1之II-II線之VCSEL陣列之剖面圖。
參照圖1及圖2，VCSEL陣列101具備三個VCSEL元件1~3。三個VCSEL元件1~3係藉由元件間配線61串聯。三個VCSEL元件1~3之構造相同，因此以下以VCSEL元件2之構造為代表進行說明。
圖3係圖2所示之VCSEL元件2之剖面之放大圖。參照圖1~圖3，VCSEL元件2包含底基板11、n型半導體接觸層(n型接觸層)12、n型半導體多層膜反射層(n型DBR(Distributed Bragg Reflector)層)13、n型半導體包覆層(n型包覆層)14、活性層15、p型半導體包覆層(p型包覆層)16、p型半導體多層膜反射層(p型DBR層)17、p型半導體接觸層(p型接觸層)18、電流狹窄層19、陽極電極墊41、陽極歐姆電極42、陽極迴繞配線43、陰極電極墊51、陰極歐姆電極52、陰極迴繞配線53。
在VCSEL元件1與VCSEL元件2之間及VCSEL元件2與VCSEL元件3之間之各個，形成有絕緣槽91及元件間配線61。此外，以z方向表示從底基板11之背面側朝向表面側之方向，正z方向設為上方。
本實施形態中，底基板11之材料係顯示半絕緣性之n型化合物半導體。在底基板11可使用例如具有1.0×107Ω‧cm以上之電阻率之n型砷化鎵(GaAs)基板。此外，底基板11相當於本發明之「半導體基板」。
n型接觸層12係形成在底基板11上。n型接觸層12之材料係顯示n型導電性之化合物半導體。n型接觸層12係為了確實地實現n型DBR層13與陰極歐姆電極52之間之歐姆接觸而形成。
n型DBR層13係形成在n型接觸層12上。n型DBR層13之材料係顯示n型導電性之化合物半導體，例如砷化鎵鋁(AlGaAs)。作為用以獲得n型導電性之雜質，導入例如2×1018cm-3程度之矽(Si)。
在n型DBR層13，交互地積層有高折射率層與低折射率層(皆未圖示)。各層之厚度係λ/4(λ：介質中之波長)。在高折射率層與低折射率層之間，相對於Ga之Al之組成比不同。高折射率層與低折射率層之組成分別表示成例如n-Al0.9Ga0.1As及n-Al0.12Ga0.88As。以各高折射率層及低折射率層作為一對，形成例如30~40對之層。
n型包覆層14係形成在n型DBR層13上。n型包覆層14之材料係顯示n型導電性之化合物半導體。
活性層15係形成在n型包覆層14上。活性層15係未導入雜質之未摻雜區域。作為一例，活性層15具有交互積層有量子井層與障壁層(皆未圖示)之多重量子井(MQW：Multi Quantum Well)構造。
p型包覆層16係形成在活性層15上。p型包覆層16之材料係顯示p型導電性之化合物半導體。
本實施形態中，n型包覆層14、活性層15、p型包覆層16構成產生光之活性區域150。活性區域150所含之各層之厚度及材料係依據振盪波長(例如850nm)適當地決定。例如，在活性層15之量子井層及障壁層分別使用GaAs及AlGaAs。又，在n型DBR層13及p型包覆層16使用AlGaAs。
然而，本發明之「活性區域」之構成並不限於此，例如亦可不形成包覆層。或者，亦可僅在活性層之單側形成包覆層。亦即，n型包覆 層14及p型包覆層16並非必須之構成要素。
p型DBR層17係形成在p型包覆層16上。p型DBR層17之材料係顯示p型導電性之化合物半導體，例如AlGaAs。作為用以獲得p型導電性之雜質，導入例如2×1018cm-3程度之碳(C)。
p型DBR層17之構造，在高折射率層及低折射率層之對數較在n型DBR層13之對數少之點，與n型DBR層13之構造不同。n型DBR層13所含之上述對數係30~40，相對於此，p型DBR層17所含之上述對數係例如20。如此，p型DBR層17係以p型DBR層17之反射率較n型DBR層13之反射率低一些之方式形成。p型DBR層17之其他構造與n型DBR層13之構造相同，因此不重複詳細說明。
p型接觸層18係形成在p型DBR層17上。p型接觸層18之材料係顯示p型導電性之化合物半導體。p型接觸層18係為了確實地實現p型DBR層17與陽極歐姆電極42之間之歐姆接觸而形成。
此外，p型DBR層17亦可兼作為p型接觸層18。又，n型DBR層13亦可兼作為n型接觸層12。亦即，p型接觸層18及n型接觸層12並非必須之構成要素。
電流狹窄層19係形成在p型包覆層16與p型DBR層17之間之邊界面。電流狹窄層19包含氧化區域191及非氧化區域192。氧化區域191係藉由從側面朝向中心使電流狹窄層19氧化而形成。非氧化區域192係未氧化而殘留之電流狹窄層19之大致中央之區域。氧化區域191之材料係例如AlGaAs。氧化區域191之組成，與其他層相較，相對於Ga之Al之組成比設定地較高，表示為例如Al0.95Ga0.05As。
藉由形成電流狹窄層19，使從p型DBR層17流至n型DBR層13之電流局部地集中，可注入活性區域150。藉此，由於即使低電流亦產生振盪，因此可實現高發光效率。是以，可降低VCSEL元件之耗電。
陽極歐姆電極42係以導通至p型接觸層18之方式形成在p型接觸層18上。陽極歐姆電極42，係在沿著z方向俯視xy平面時例如環狀之電極(參照圖1)。在活性區域150產生之光通過陽極歐姆電極42之中心之出射開口421射出至外部。此外，陽極歐姆電極42之形狀並不一定為環狀，亦可為例如矩形狀或環之一部分切開之C型形狀。
在n型接觸層12上，在形成n型包覆層14之區域之附近，形成有未形成n型DBR層13之區域。陰極歐姆電極52係以導通至n型接觸層12之方式形成在此區域。陰極歐姆電極52，係在沿著z方向俯視xy平面時例如圓弧狀之電極。此外，陽極歐姆電極42及陰極歐姆電極52分別相當於本發明之「陽極電極」及「陰極電極」。
再者，本實施形態中，在VCSEL元件1~3之間，形成有由從底基板11之表面側凹陷至底基板11之內部之形狀構成之絕緣槽91。亦即，絕緣槽91將底基板11上之形成VCSEL元件1~3之層加以分離。被絕緣槽91分離之層係形成在底基板11上之導電性或半導電性之半導體層，相當於本實施形態之n型接觸層12及n型DBR層13。
藉由在底基板11使用半絕緣性之半導體基板，VCSEL元件1~3彼此電氣絕緣。此外，藉由形成絕緣槽91，可進一步強化隔著絕緣槽91相鄰之VCSEL元件間之電氣絕緣性(隔離)。
絕緣性保護膜31係形成為被覆陽極歐姆電極42及陰極歐姆 電極52以外之上述各構造體之表面。絕緣性保護膜31係以例如氮化矽(SiN)為材料之膜。在絕緣性保護膜31選擇氮化矽之情形，可調整絕緣性保護膜31之膜應力。再者，以氮化矽為材料之膜，耐濕性亦優異。
絕緣層32係以包圍p型接觸層18與n型包覆層14之間之各層之方式形成在絕緣性保護膜31上。絕緣層32之材料係例如聚醯亞胺等之絕緣性樹脂。
陽極電極墊41，在絕緣層32上形成為夾在二個陰極電極墊51間。電極墊(陽極電極墊41及陰極電極墊51)係用於引線接合而形成。陽極電極墊41係透過陽極迴繞配線43電氣連接於陽極歐姆電極42。陰極電極墊51係透過陰極迴繞配線53電氣連接於陰極歐姆電極52。此外，陽極迴繞配線43及陰極迴繞配線53分別相當於本發明之「陽極配線」及「陰極配線」。
藉由在具有某程度厚度之絕緣層32上形成電極墊，可降低在電極墊與n型DBR層13之間產生之寄生電容。藉此，在對VCSEL元件1~3之各個之電極墊輸入驅動訊號(未圖示)時，可降低驅動訊號之波形之變形。然而，亦可省略絕緣層32。
元件間配線61係為了將VCSEL元件1~3加以串聯而形成。元件間配線61將VCSEL元件3之陰極歐姆電極52電氣連接於VCSEL元件2之陽極歐姆電極42，且將VCSEL元件2之陰極歐姆電極52電氣連接於VCSEL元件1之陽極歐姆電極42。亦即，元件間配線61將VCSEL元件1~3串聯在順向一致之方向。
圖4係以概略方式顯示圖1所示之VCSEL陣列101在燒入 測試時之構成之電路圖。參照圖4，燒入裝置65具備電流源64及一對探針63。電流源64對探針63間供應負荷電流lf。在VCSEL陣列101之兩端形成一對虛擬墊62。探針63係電氣連接於虛擬墊62。
藉由形成虛擬墊62，無須使探針63物理接觸電極墊(參照圖1)。因此，可防止對電極墊造成損傷。此外，為了使與探針63之接觸容易，虛擬墊62之尺寸較電極墊之尺寸(典型而言，100μm×100μm未滿)大，較佳為，例如200μm×200μm以上。
藉由對虛擬電極62間施加電壓，可對串聯之VCSEL元件1~3一次供應負荷電流lf。因此，相較於對各VCSEL元件分別供應負荷電流之情形，可降低探針之數。是以，可削減燒入裝置之成本。
此外，圖1~圖4中，顯示VCSEL陣列101具備三個VCSEL元件之情形。然而，VCSEL元件之數並不限於此。VCSEL元件之數係依據燒入裝置65之規格、例如探針63之數或電流源64可供應之負荷電流lf之值或負荷電壓值等適當地決定。
圖5A係顯示比較用之VCSEL陣列之負荷電流lf之路徑(以實線箭頭表示)之圖。圖5B係顯示圖2所示之VCSEL陣列101之負荷電流lf之路徑之圖。
圖5A所示之VCSEL陣列之構造，在替代底基板11而形成底基板111之點、替代n型接觸層12而形成n型導電性半導體層112之點、及未形成絕緣槽91之點，與VCSEL陣列101之構造不同。底基板111之種類(導電性)並不限於半絕緣性。圖5A所示之VCSEL陣列之其他部分之構造與VCSEL陣列101之對應部分之構造相同，因此不重複詳細說明。
參照圖1~圖3及圖5A，負荷電流lf係透過元件間配線61供應至VCSEL元件2之陽極電極墊41。在VCSEL元件2內，負荷電流lf通過陽極電極墊41-陽極迴繞配線43-陽極歐姆電極42-p型接觸層18-p型DBR層17-電流狹窄層19-p型包覆層16-活性層15-n型包覆層14-n型DBR層13之路徑到達n型接觸層12。負荷電流lf進一步通過n型接觸層12-陰極歐姆電極52-元件間配線61之路徑供應至VCSEL元件1。
在圖5A所示之構造，藉由形成在底基板111上之n型導電性半導體層112連接VCSEL元件之間。是以，到達n型接觸層12之所有負荷電流lf並未流至陰極歐姆電極52。一部分之負荷電流lf，作為洩漏電流(以虛線箭頭表示)通過n型半導體層112漏出至VCSEL元件1。其結果，會有負荷電流lf在VCSEL元件間不均勻之情形。
另一方面，參照圖1~圖3及圖5B，根據本實施形態，藉由半絕緣性之底基板11及絕緣槽91，強化相鄰之VCSEL元件間之電氣絕緣性。因此，不易產生洩漏電流通過底基板11上之導電性或半導電性之半導體層流動之情況。是以，可對複數個VCSEL元件同時供應均勻之負荷電流lf。因此，可在相同負荷條件(負荷電流之條件)下對所有VCSEL元件正確地實施燒入測試。
藉由適當地決定底基板11之材料及電阻率以及絕緣槽91之形狀(例如槽之深度及寬度)等，可將洩漏電流之大小抑制成負荷電流lf之大小之0.1%未滿。藉由使用數學式詳細說明，如下述定義之洩漏電流lLeak滿足關係式(1)。
lLeak≡(Vf×n)/RISO<lf×0.1%…(1)
其中，Vf係對串聯之複數個VCSEL元件之各個施加之負荷電壓之值。N係串聯之VCSEL元件之數。RISO係相鄰之二個VCSEL元件間之絕緣槽91之電阻值。
圖6係用以說明圖1所示之VCSEL陣列101之製造方法之流程圖。圖7~圖17係圖1所示之VCSEL陣列101之製造方法之概略步驟圖。此外，VCSEL元件1~3係以相同步驟同時製造，因此圖7~圖17中代表性地顯示製造VCSEL元件2之步驟。又，以下說明中，以括號表示圖6所示之流程圖之對應步驟。
參照圖7，首先，藉由磊晶成長，從底基板11之表面依序形成n型接觸層12、n型DBR層13、n型包覆層14、活性層15、p型包覆層16、電流狹窄層19、p型DBR層17、p型接觸層18(步驟S101)。
作為磊晶成長之方法，可採用例如有機金屬氣相沉積法(MOCVD：Metal Organic Chemical Vapor Deposition)或分子線磊晶法(MBE：Molecular Beam Epitaxy)等。磊晶成長之溫度及時間係依據成長方法、底基板11之種類、或各層之種類、厚度、或載體密度等適當地決定。
參照圖8，藉由例如光微影形成p型接觸層18與n型包覆層14之間之各層之圖案。在形成有此圖案以外之區域，以n型DBR層13露出之方式，例如以乾式蝕刻依序除去p型接觸層18至n型包覆層14為止之層。藉此，形成桌狀突出構造81(步驟S102)。
參照圖9，藉由例如在水蒸氣環境氣氛下加熱至400℃以上，從電流狹窄層19之外周部選擇性地使氧化進行。藉此，形成氧化區域191及非氧化區域192(步驟S103)。
參照圖10，在p型接觸層18上形成陽極歐姆電極42(步驟S104)。
參照圖11，本實施形態中，n型接觸層12較n型DBR層13形成在底基板11之背面側。因此，藉由光微影及蝕刻，形成挖入圖案82。其結果，n型接觸層12露出(步驟S105)。
參照圖12，在n型接觸層12之露出部分形成陰極歐姆電極52(步驟S106)。
參照圖13，在VCSEL元件1與VCSEL元件2之間、及VCSEL元件2與VCSEL元件3之間(皆參照圖2)形成絕緣槽91(步驟S107)。
參照圖14，除去陽極歐姆電極42及陰極歐姆電極52，在以上述步驟形成之各構造體之表面形成絕緣性保護膜31(步驟S108)。更具體而言，可藉由例如化學氣相沉積法(CVD：Chemical Vapor Deposition)使SiN成膜。
在未形成絕緣性保護膜31之情形，非常微量之洩漏電流(參照圖5)有可能在露出之絕緣槽91之表面流動。藉由進行鈍化處理(步驟S108之處理)，可抑制在絕緣槽91之表面流動之洩漏電流，因此能進一步強化隔著絕緣槽91相鄰之VCSEL元件間之電氣絕緣性。
此外，絕緣槽91之剖面形狀較佳為順錐形狀。亦即，絕緣槽91之剖面積較佳為沿著從底基板11之表面側朝向背面側之方向(圖3之負z方向)變小。藉此，可提升絕緣性保護膜31對絕緣槽91之側壁911之被覆性。
參照圖15，在絕緣性保護膜31上且接近桌狀突出構造81 之區域形成絕緣層32(步驟S109)。為了形成絕緣層32，可藉由旋塗將例如具有感光性之聚醯亞胺塗布在絕緣性保護膜31上。之後，進行光微影及硬化。
參照圖16，形成引線接合用之電極墊及迴繞配線(陽極迴繞配線43及陰極迴繞配線53，皆參照圖11)(步驟S110)。又，本實施形態中，為了減少步驟數，與電極墊及迴繞配線一次地形成元件間配線61。
此外，為了確保對絕緣槽91之側壁911之被覆性，元件間配線61較佳為藉由濺鍍成膜、鍍敷或其組合形成。作為元件間配線61之材料，可使用例如鈦(Ti)及金(Au)。
接著，從外部之電流源64(參照圖4)供應負荷電流lf，實施燒入測試。亦可視需要實施燒入測試以外之測試(步驟S111)。
參照圖17，上述測試結束後，藉由光微影及蝕刻除去元件間配線61(步驟S112)。此外，在蝕刻時，較佳為，不侵蝕絕緣性保護膜31而僅除去元件間配線61。作為一例，碘化鉀(Kl)溶液及氟硝酸(HF+HNO3)溶液分別選擇性地除去元件間配線61中之Au構成之部分及Ti構成之部分。是以，藉由以SiN形成絕緣性保護膜31，可不侵蝕絕緣性保護膜31而僅除去元件間配線61。
最後，藉由例如切割將VCSEL陣列101分割成VCSEL元件之單片(步驟S113)。此外，為了有效率地利用形成有VCSEL陣列101之晶圓之面積(亦即底基板11之面積)，切割區域與形成有絕緣槽91之區域可兼用。此時，較佳為，除去形成在絕緣槽91上之絕緣性保護膜31。絕緣性保護膜31可在例如光微影之後以蝕刻除去。藉此，可抑制切割片之磨耗，且 緩和傳遞至VCSEL元件之切割之衝擊。步驟S113之處理結束後，一連串之處理完成。
此外，亦可不實施除去元件間配線之處理(步驟S112之處理)，在元件間配線存在之狀態下，藉由切割將晶圓分割成VCSEL元件之單片(步驟S113)。藉此，在VCSEL元件之單片狀態下，可確認以切割切斷之元件間配線之痕跡。例如，成為圖1所示之元件間配線61之一部分殘留在VCSEL元件之單片之狀態。
又，在分割成VCSEL元件之單片之處理(步驟S113之處理)前，可在晶圓之背面整體黏貼密封件或帶體等。藉由切割切斷晶圓，另一方面，晶圓背面之密封件或帶體未切斷而殘留。藉此，可將分割成單片之VCSEL元件在排列成陣列狀之狀態下一體地處理。是以，例如在出貨、輸送、或構裝等步驟之VCSEL元件之處理變容易。
(第2實施形態)
用以強化相鄰之VCSEL元件間之電氣絕緣性之構造，並不限於絕緣槽。在第2實施形態，藉由離子注入形成高電阻區域。
圖18係本發明第2實施形態之VCSEL陣列內之VCSEL元件22之剖面圖。圖18所示之VCSEL陣列，在替代絕緣槽91而具備高電阻區域92之點，與圖2所示之VCSEL陣列101不同。
高電阻區域92係藉由離子注入形成。藉此，高電阻區域92之電阻率較底基板11之電阻率(例如，1.0×107Ω‧cm以上)高。VCSEL元件22之其他部分之構造，與VCSEL元件2之對應部分之構造相同，因此不重複詳細說明。
圖19係用以說明包含圖18所示之VCSEL元件22之VCSEL陣列之製造方法之流程圖。圖20~圖24係包含圖18所示之VCSEL元件22之VCSEL陣列之製造方法之概略步驟圖。
參照圖19，步驟S201~S206之處理與圖6所示之步驟S101~S106之處理(亦即，圖7~圖12所示之步驟)分別相同，因此不重複詳細說明。以下，以括號表示圖19所示之流程圖之對應步驟。
參照圖20，在VCSEL元件間，藉由離子注入形成至底基板11之內部之高電阻區域92(步驟S207)。高電阻區域92之電阻率因離子注入較底基板11之電阻率高。高電阻區域92係為了分離n型DBR層13及n型接觸層12而形成。
參照圖21，在陽極歐姆電極42及陰極歐姆電極52以外之各構造體之表面形成絕緣性保護膜31(步驟S208)。
參照圖22，在絕緣性保護膜31上且接近桌狀突出構造81之區域形成絕緣層32(步驟S209)。
參照圖23，形成引線接合用之電極墊及迴繞配線以及元件間配線61(步驟S210)。之後，實施燒入測試(步驟S211)。
參照圖24，燒入測試結束後，藉由光微影及蝕刻選擇性地除去元件間配線61(步驟S212)。最後，藉由切割將VCSEL陣列分割成VCSEL元件之單片(步驟S213)。步驟S213之處理結束後，一連串之處理完成。
根據本實施形態，藉由高電阻區域92強化VCSEL元件間之電氣絕緣性。因此，洩漏電流不易透過半導體層在VCSEL元件間流動。是以，負荷電流lf在各VCSEL元件間均勻，因此可正確地實施燒入測試。又， 可對複數個VCSEL元件一次地測試，且可減少燒入裝置之探針數，因此可削減燒入測試之成本。再者，由於不產生絕緣槽般之段差，因此元件間配線61及絕緣性保護膜31之形成變容易。此外，在第1及第2實施形態，可替換底基板11及各半導體層之導電型(p型及n型)。
(第3實施形態)
在第1及第2實施形態，在底基板使用半絕緣性之半導體基板。然而，底基板之種類並不限於此。本實施形態中，使用導電性或半導電性之半導體基板。
圖25係本發明第3實施形態之VCSEL陣列內之VCSEL元件23之剖面圖。圖25所示之VCSEL陣列，在替代底基板11而具備導電性或半導電性之底基板113之點、及在底基板113與n型接觸層12之間具備p型導電性半導體層114之點，與圖2所示之VCSEL陣列101不同。
p型導電性半導體層114及n型接觸層12形成pn接合。此pn接合之順向與負荷電流lf之方向(負z方向，參照圖5B)相反。因此，負荷電流lf不易到達底基板113。是以，即使在底基板113使用導電性或半導電性之半導體基板，洩漏電流亦不易在VCSEL元件間流動。VCSEL元件23之其他部分之構造，與VCSEL元件2之對應部分之構造相同，因此不重複詳細說明。此外，圖25所示之絕緣槽91相對於底基板113垂直地形成，但亦可具有順錐形狀(參照圖3)。藉由順錐形狀，可提升絕緣性保護膜31等對絕緣槽91之被覆性。
圖26~圖36係包含圖25所示之VCSEL元件23之VCSEL陣列之製造方法之概略步驟圖。此外，用以說明圖26~圖36所示之各步驟 之流程圖，與圖6所示之流程圖共通。
參照圖26，藉由磊晶成長，從導電性或半導電性之底基板113之表面依序形成p型導電性半導體層114、n型接觸層12、n型DBR層13、n型包覆層14、活性層15、p型包覆層16、電流狹窄層19、p型DBR層17、p型接觸層18(步驟S101)。
參照圖27，以乾式蝕刻依序除去p型接觸層18至n型包覆層14為止之層，藉此，形成桌狀突出構造81(步驟S102)。
參照圖28，藉由例如在水蒸氣環境氣氛下加熱至400℃以上，形成氧化區域191及非氧化區域192(步驟S103)。
參照圖29，在p型接觸層18之表面形成陽極歐姆電極42(步驟S104)。
參照圖30，藉由光微影及蝕刻，形成挖入圖案82，使n型接觸層12露出(步驟S105)。
參照圖31，在n型接觸層12之露出部分形成陰極歐姆電極52(步驟S106)。
參照圖32，在VCSEL元件1與VCSEL元件2之間、及VCSEL元件2與VCSEL元件3之間(皆參照圖2)形成由從底基板113之表面側凹陷至內部之形狀構成之絕緣槽91(步驟S107)。絕緣槽91使n型DBR層13、n型接觸層12、及p型導電性半導體層114分離。
參照圖33，除去陽極歐姆電極42及陰極歐姆電極52之表面，在以上述步驟形成之各構造體之表面形成絕緣性保護膜31(步驟S108)。
參照圖34，在絕緣性保護膜31之表面上且接近桌狀突出構 造81之區域形成絕緣層32(步驟S109)。
參照圖35，形成引線接合用之電極墊及迴繞配線以及元件間配線61(步驟S110)。之後，實施燒入測試(步驟S111)。
參照圖36，藉由光微影及蝕刻選擇性地除去元件間配線61(步驟S112)。最後，藉由切割將VCSEL陣列分割成VCSEL元件之單片(步驟S113)。步驟S113之處理結束後，一連串之處理完成。
根據本實施形態，與第1及第2實施形態同樣地，可將負荷電流lf均勻地供應至複數個VCSEL元件，因此可正確地實施燒入測試。又，可削減燒入測試之成本。再者，底基板並不限於半絕緣性，可利用導電性或半導電性之基板，因此基板選定之自由度增加。其結果，例如VCSEL元件之特性設計之自由度增加。
(第4實施形態)
亦可將離子注入之高電阻化區域形成為使p型導電性半導體層分離。
圖37係本發明第4實施形態之VCSEL陣列內之VCSEL元件之剖面圖。圖38~圖42係包含圖37所示之VCSEL元件24之VCSEL陣列之製造方法之概略步驟圖。
至圖38所示之步驟為止之步驟，與第3實施形態(參照圖26~圖31)相同，因此不重複詳細說明。又，用以說明圖38~圖42所示之各步驟之流程圖與圖19所示之流程圖共通。
參照圖38，在VCSEL元件間，藉由離子注入形成高電阻區域92(步驟S207)。高電阻區域92使n型DBR層13、n型接觸層12、及p型半導體層114分離，至底基板113之內部。
參照圖39，除去陽極歐姆電極42及陰極歐姆電極52之表面，在以上述步驟形成之各構造體之表面形成絕緣性保護膜31(步驟S208)。
參照圖40，在絕緣性保護膜31之表面上且接近桌狀突出構造81之區域形成絕緣層32(步驟S209)。
參照圖41，形成引線接合用之電極墊及迴繞配線以及元件間配線61(步驟S210)。之後，實施燒入測試(步驟S211)。
參照圖42，藉由光微影及蝕刻選擇性地除去元件間配線61(步驟S212)。最後，藉由切割將VCSEL陣列分割成VCSEL元件之單片(步驟S213)。步驟S213之處理結束後，一連串之處理完成。
根據本實施形態，與第1~第3實施形態相同，可正確且低成本地實施燒入測試。又，與第2實施形態相同，由於不產生絕緣槽般之段差，因此元件間配線61及絕緣性保護膜31之形成變容易。
根據第1~第4實施形態之說明，p型及n型導電型分別相當於本發明之「第1導電型」及「第2導電型」。然而，替換各半導體層之導電型，亦可實現p型相當於本發明之「第2導電型」且n型相當於本發明之「第1導電型」之構成。亦即，在第1~第4實施形態，亦可從底基板朝向上方依n型導電性半導體層-p型接觸層-p型DBR層-活性區域-n型DBR層-n型接觸層之順序形成各半導體層。與此對應地，陽極電極及陰極電極亦適當地變更。
此外，在第1~第4實施形態，針對AlGaAs系之半導體材料進行了說明。然而，本發明可利用之半導體材料並不限於此，亦可依據振盪波長使用其他材料，例如GaInP系、ZnSSe系、InGaN系、AlGaN系、InGaAs 系、GaInNAs系、或GaAsSb系等之半導體材料。
應認為本說明書揭示之實施形態在所有方面皆為例示，而非用來加以限制。本發明之範圍由申請專利範圍所示，意圖在與申請專利範圍均等之意義及範圍內包含所有變更。
1~3‧‧‧VCSEL元件
101‧‧‧VCSEL陣列
11‧‧‧底基板
12‧‧‧n型接觸層
61‧‧‧元件間配線
91‧‧‧絕緣槽

Claims (14)

  1. 一種垂直諧振面發光雷射陣列，具備：半導體基板；複數個垂直諧振面發光雷射元件，係形成在該半導體基板之表面側；以及元件間配線，將該複數個垂直諧振面發光雷射元件中之相鄰二個垂直諧振面發光雷射元件串聯於該二個垂直諧振面發光雷射元件之順向一致之方向；於該半導體基板，形成有使該二個垂直諧振面發光雷射元件電氣絕緣之絕緣區域。
  2. 如申請專利範圍第1項之垂直諧振面發光雷射陣列，其中，該半導體基板係半絕緣性；該絕緣區域，係由從該半導體基板之該表面側凹陷至該半導體基板之內部之形狀構成之絕緣槽。
  3. 如申請專利範圍第2項之垂直諧振面發光雷射陣列，其中，在該絕緣槽之表面形成絕緣性保護膜。
  4. 如申請專利範圍第3項之垂直諧振面發光雷射陣列，其中，該絕緣性保護膜係以氮化矽為材料之膜。
  5. 如申請專利範圍第2至4項中任一項之垂直諧振面發光雷射陣列，其中，該絕緣槽具有剖面積沿著從該半導體基板之該表面側朝向背面側之方向變小之順錐形狀。
  6. 如申請專利範圍第1項之垂直諧振面發光雷射陣列，其中，該半導體 基板係半絕緣性；該絕緣區域係具有較該半導體基板之電阻率高之電阻率之高電阻區域，該高電阻區域係為分離該半導體基板上之形成該二個垂直諧振面發光雷射元件之層而形成。
  7. 如申請專利範圍第1項之垂直諧振面發光雷射陣列，其中，該複數個垂直諧振面發光雷射元件之各個，包含：活性區域；以及第1導電型半導體多層膜反射層及第2導電型半導體多層膜反射層，將該活性區域夾於之間；該第2導電型半導體多層膜反射層係形成在該第1導電型半導體多層膜反射層與該半導體基板之間；該半導體基板包含從該半導體基板之該表面朝向背面側形成之第1導電型導電性半導體層；該絕緣區域係由從該半導體基板之該表面側凹陷至該第1導電型導電性半導體層之內部之形狀構成之絕緣槽。
  8. 如申請專利範圍第1項之垂直諧振面發光雷射陣列，其中，該複數個垂直諧振面發光雷射元件之各個，包含：活性區域；以及第1導電型半導體多層膜反射層及第2導電型半導體多層膜反射層，將該活性區域夾於之間；該第2導電型半導體多層膜反射層係形成在該第1導電型半導體多層膜反射層與該半導體基板之間； 該半導體基板包含從該半導體基板之該表面朝向背面側形成之第1導電型導電性半導體層；該絕緣區域包含具有較該第1導電型導電性半導體層之電阻率高之電阻率之高電阻區域，該高電阻區域係用以分離該第1導電型導電性半導體層而形成。
  9. 一種垂直諧振面發光雷射陣列之製造方法，具備：在半導體基板之表面側形成複數個垂直諧振面發光雷射元件之步驟；在該複數個垂直諧振面發光雷射元件中之相鄰二個垂直諧振面發光雷射元件之間，形成使該二個垂直諧振面發光雷射元件電氣絕緣之絕緣區域之步驟；以及在該形成絕緣區域之步驟之後，形成將該二個垂直諧振面發光雷射元件串聯於該二個垂直諧振面發光雷射元件之順向一致之方向之元件間配線之步驟。
  10. 如申請專利範圍第9項之垂直諧振面發光雷射陣列之製造方法，其中，該半導體基板係半絕緣性；該形成絕緣區域之步驟，包含形成由從該半導體基板之該表面側凹陷至該半導體基板之內部之形狀構成之絕緣槽之步驟。
  11. 如申請專利範圍第9項之垂直諧振面發光雷射陣列之製造方法，其中，該半導體基板係半絕緣性；該形成絕緣區域之步驟，包含為了分離該半導體基板上之形成該二個垂直諧振面發光雷射元件之層而藉由離子注入形成具有較該半導體基板之電阻率高之電阻率之高電阻區域之步驟。
  12. 如申請專利範圍第10或11項之垂直諧振面發光雷射陣列之製造方法，其進一步具備：實施使負荷電流透過該元件間配線流至該二個垂直諧振面發光雷射元件之燒入測試之步驟；以及在該實施燒入測試之步驟之後，除去該元件間配線之步驟。
  13. 如申請專利範圍第10或11項之垂直諧振面發光雷射陣列之製造方法，其中，該複數個垂直諧振面發光雷射元件之各個，包含：陽極電極及陰極電極；陽極電極墊及陰極電極墊，係用於引線接合而形成；陽極配線，將該陽極電極與該陽極電極墊加以電氣連接；以及陰極配線，將該陰極電極與該陰極電極墊加以電氣連接；該形成元件間配線之步驟包含將該陽極電極墊、該陰極電極墊、該陽極配線、該陰極配線、該元件間配線一次形成之步驟。
  14. 如申請專利範圍第10或11項之垂直諧振面發光雷射陣列之製造方法，其中，該形成元件間配線之步驟包含藉由濺鍍成膜及鍍敷中之至少一者形成該元件間配線之步驟。
TW103119180A 2013-07-22 2014-06-03 垂直諧振面發光雷射陣列及其製造方法 TW201515351A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013151606 2013-07-22
PCT/JP2014/063953 WO2015011984A1 (ja) 2013-07-22 2014-05-27 垂直共振面発光レーザアレイおよびその製造方法

Publications (2)

Publication Number Publication Date
TW201515351A true TW201515351A (zh) 2015-04-16
TWI562486B TWI562486B (zh) 2016-12-11

Family

ID=52393039

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103119180A TW201515351A (zh) 2013-07-22 2014-06-03 垂直諧振面發光雷射陣列及其製造方法

Country Status (3)

Country Link
US (1) US9865994B2 (zh)
TW (1) TW201515351A (zh)
WO (1) WO2015011984A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9851056B2 (en) 2015-10-16 2017-12-26 Seoul Viosys Co., Ltd. Compact light emitting diode chip and light emitting device having a slim structure with secured durability
TWI641166B (zh) * 2015-10-16 2018-11-11 南韓商首爾偉傲世有限公司 小型發光二極體晶片
US10126831B2 (en) 2015-10-16 2018-11-13 Seoul Viosys Co., Ltd. Compact light emitting diode chip, light emitting device and electronic device including the same

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018132521A1 (en) 2017-01-16 2018-07-19 Canthus Technologies Llc Combining light-emitting elements of differing divergence on the same substrate
US10483722B2 (en) * 2017-04-12 2019-11-19 Sense Photonics, Inc. Devices with ultra-small vertical cavity surface emitting laser emitters incorporating beam steering
US10727649B2 (en) 2018-09-21 2020-07-28 Argo AI, LLC Monolithic series-connected edge-emitting-laser array and method of fabrication
US11322910B2 (en) 2019-02-21 2022-05-03 Apple Inc. Indium-phosphide VCSEL with dielectric DBR
CN113711450A (zh) 2019-04-01 2021-11-26 苹果公司 具有紧密节距和高效率的vcsel阵列
JP7259530B2 (ja) * 2019-05-08 2023-04-18 住友電気工業株式会社 面発光レーザ、電子装置、面発光レーザの製造方法
US11374381B1 (en) 2019-06-10 2022-06-28 Apple Inc. Integrated laser module
GB202010596D0 (en) * 2020-07-09 2020-08-26 Rockley Photonics Ltd Optoelectronic device and method of manufacture thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6080291A (ja) * 1983-10-11 1985-05-08 Hitachi Ltd 半導体レ−ザ装置
JPS63306687A (ja) * 1987-06-08 1988-12-14 Fujitsu Ltd 半導体発光装置の製造方法
JP3726398B2 (ja) * 1997-02-14 2005-12-14 富士ゼロックス株式会社 半導体装置
GB9713365D0 (en) * 1997-06-25 1997-08-27 Secr Defence A laser device and transistor
CN100483612C (zh) * 2003-06-04 2009-04-29 刘明哲 用于制造垂直结构的复合半导体器件的方法
JP2007529105A (ja) * 2003-07-16 2007-10-18 松下電器産業株式会社 半導体発光装置とその製造方法、照明装置および表示装置
JP2006066845A (ja) 2004-07-29 2006-03-09 Seiko Epson Corp 面発光型ウエハ及びその製造方法、並びに面発光型ウエハのバーンイン方法
US7315560B2 (en) * 2004-07-30 2008-01-01 Novalux, Inc. Apparatus, system, and method for junction isolation of arrays of surface emitting lasers
JP2009130206A (ja) * 2007-11-26 2009-06-11 Mitsubishi Electric Corp 半導体発光装置及びその製造方法
WO2010084890A1 (ja) * 2009-01-20 2010-07-29 古河電気工業株式会社 ２次元面発光レーザアレイ素子、面発光レーザ装置および光源
US8957692B2 (en) * 2010-12-02 2015-02-17 Tdk Corporation Method for performing burn-in test

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9851056B2 (en) 2015-10-16 2017-12-26 Seoul Viosys Co., Ltd. Compact light emitting diode chip and light emitting device having a slim structure with secured durability
US10107458B2 (en) 2015-10-16 2018-10-23 Seoul Viosys Co., Ltd. Compact light emitting diode chip and light emitting device including the same
TWI641166B (zh) * 2015-10-16 2018-11-11 南韓商首爾偉傲世有限公司 小型發光二極體晶片
US10126831B2 (en) 2015-10-16 2018-11-13 Seoul Viosys Co., Ltd. Compact light emitting diode chip, light emitting device and electronic device including the same
CN109920899A (zh) * 2015-10-16 2019-06-21 首尔伟傲世有限公司 发光二极管芯片以及发光装置
TWI664753B (zh) * 2015-10-16 2019-07-01 南韓商首爾偉傲世有限公司 小型發光二極體晶片
US10359153B2 (en) 2015-10-16 2019-07-23 Seoul Viosys Co., Ltd. Light emitting diode chip having a small area and slim thickness, light emitting device and electronic device including the same

Also Published As

Publication number Publication date
TWI562486B (zh) 2016-12-11
US9865994B2 (en) 2018-01-09
US20160156157A1 (en) 2016-06-02
WO2015011984A1 (ja) 2015-01-29

Similar Documents

Publication Publication Date Title
TW201515351A (zh) 垂直諧振面發光雷射陣列及其製造方法
JP6137318B2 (ja) 垂直共振面発光レーザアレイ
USRE41738E1 (en) Red light laser
US10128636B2 (en) Vertical cavity surface emitting laser
US8488644B2 (en) Semiconductor laser element and manufacturing method thereof
US9627854B2 (en) VCSEL with intracavity contacts
US8891569B2 (en) VCSEL array with increased efficiency
JP6221236B2 (ja) 面発光レーザアレイ及びその製造方法
JP2012114185A (ja) 垂直共振器型面発光レーザおよび垂直共振器型面発光レーザアレイ
US20010050935A1 (en) Surface emitting semiconductor laser device
JP2019033210A (ja) 面発光レーザ
JP2021009895A (ja) 面発光レーザ
US20190067908A1 (en) Vertical cavity surface emitting laser, method for fabricating vertical cavity surface emitting laser
JP2006066845A (ja) 面発光型ウエハ及びその製造方法、並びに面発光型ウエハのバーンイン方法
JP3869106B2 (ja) 面発光レーザ装置
JP2021009896A (ja) 面発光レーザ
JP2009231603A (ja) 面発光半導体レーザの製造方法
US20070054437A1 (en) Optical element and its manufacturing method
JP2003031842A (ja) 半導体発光素子
JPH08204228A (ja) 面発光型点光源発光ダイオード
JP2013135195A (ja) 半導体装置