TW201448466A - 移位暫存器電路 - Google Patents

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Abstract

一種移位暫存器電路，包含下拉控制電路、下拉電路、反相脈波訊號耦合電路、主下拉電路以及上拉電路。下拉控制電路電性連接到下拉電路和反相脈波訊號耦合電路。下拉電路經由驅動訊號及閘極控制訊號電性連接到上拉電路。主下拉電路電性連接上拉電路，上拉電路接收脈波訊號及驅動訊號以輸出閘極控制訊號。反相脈波訊號耦合電路可適時輸出反相脈波訊號以抵補驅動訊號的突波。

Description

移位暫存器電路
本發明係關於一種應用於顯示裝置中的移位暫存器架構；特別關於一種可應用於顯示裝置中具有自動補償功效的移位暫存器。
隨著面板產業技術的日益增進，顧客對於面板的訴求也越來越高，尤其是邊框的寬度更是一個重要的指標，並且站在企業的角度來看，當然也是希望在相同的功能條件下，其生產成本可以越低越好，基於以上兩種條件下，所以GOA(Gate Driver on Array)逐漸取代傳統的閘級驅動積體電路內移位暫存器的功能。而目前的GOA電路架構，其內部有一個做為驅動移位暫存器之Q訊號，由於此訊號為電路的內部訊號，本身對應的電阻電容(RC)負載比較小，因此易受到高頻訊號的干擾而會使其電壓高於0伏特以上，造成顯示裝置中的薄膜電晶體(Thin-Film Transistor，TFT)會一直週期性地被打開(Turned On)，不僅浪費電同時也容易對TFT壽命有所影響。
對應於驅動移位暫存器Q訊號的干擾，傳統的做法是提供一個反相脈波訊號耦合至上述之Q訊號，而不管Q訊號是否需要此反相脈波訊號。這樣的做法將造成電路的驅動能力(Driving Ability)降低。
本發明之目的之一係提供一種移位暫存器電路。藉由一個與本級高頻訊號反相的高頻訊號將本級高頻訊號對於驅動訊號(Q)的耦合效應給降低，同時我們也利用下拉控制電路的節點(CTL1節點)在本級操作區間都會一直維持在低準位的特性，使得在本級操作的時候，此反相高頻訊號不會耦合到驅動訊號，以避免此反相高頻訊號影響驅動訊號的電壓準位。為了節省電路外部的高頻訊號接腳，可以在移位暫存器電路之內部增加一組反相器電路，藉由外部系統提供的高頻訊號來產生反相的高頻訊號，達 到節省電子元件使用的數量，進而縮減積體電路所使用的面積之目的。
本發明提出一種移位暫存器電路，包含下拉控制電路、下拉電路、反相脈波訊號耦合電路、主下拉電路以及上拉電路。下拉控制電路電性連接到下拉電路和反相脈波訊號耦合電路。下拉電路經由驅動訊號及閘極控制訊號電性連接到上拉電路。主下拉電路經由驅動訊號電性連接到上拉電路，上拉電路接收脈波訊號及驅動訊號以輸出閘極控制訊號。反相脈波訊號耦合電路可適時輸出反相脈波訊號以抵補驅動訊號的突波。
本發明中之移位暫存器電路，其中反相脈波訊號耦合電路包含第一電晶體，第一電晶體係接收第一反相脈波訊號並透過第一電容耦合第一反相脈波訊號至第一驅動訊號。而反相脈波訊號耦合電路包含第一反相器接收第一脈波訊號以產生第一反相脈波訊號。反相脈波訊號耦合電路係可以接收直流電壓或比第一脈波訊號頻率低之一低頻訊號。第一上拉電路能產生第二驅動訊號，第二驅動訊號係輸出至位於移位暫存器電路中的第二移位暫存器電路。
本發明之移位暫存器電路，其中另外包含有另一反相脈波訊號耦合電路與另一下拉控制電路，當另一控制訊號位於第二預定邏輯準位時，另一下拉控制電路不致能另一反相脈波訊號耦合電路。當另一控制訊號不再位於第二預定邏輯準位時，另一反相脈波訊號耦合電路可以被致能，使得另一反相脈波訊號耦合電路輸出另一反相脈波訊號且耦合另一反相脈波訊號至第一驅動訊號以抵補第一驅動訊號。
以上之關於本發明內容之說明及以下之實施方式之說明係用以示範與解釋本發明之精神與原理，並且提供本發明之專利申請範圍更進一步之解釋。
100、200‧‧‧移位暫存器電路
300、400‧‧‧第一反相脈波訊號耦合電路
120、210‧‧‧第一下拉控制電路單元
110、220‧‧‧第一下拉電路單元
130、230‧‧‧第一反相脈波訊號耦合電路單元
140、240‧‧‧第一上拉電路單元
150、250‧‧‧第一主下拉電路單元
T10~T52‧‧‧電晶體
C1~C3‧‧‧耦合電容
Q‧‧‧節點
LC1‧‧‧第一電壓節點
LC2‧‧‧第二電壓節點
Q(n)‧‧‧第一驅動訊號
Q(n+1)‧‧‧第二驅動訊號
CTL1‧‧‧第一控制訊號
G(n)‧‧‧第一閘極控制訊號
G(n+2)‧‧‧第三閘極控制訊號
G(n-1)‧‧‧前一級移位暫存器電路之閘級控制訊號
HC(n)‧‧‧第一脈波訊號
HC1‧‧‧第一脈波訊號
HC2‧‧‧第二脈波訊號
HC3‧‧‧第三脈波訊號
HCR(n)‧‧‧第一反相脈波訊號
HCR1‧‧‧第一反相脈波訊號
HCR2‧‧‧第二反相脈波訊號
HCR3‧‧‧第三反相脈波訊號
VGH‧‧‧第一訊號節點
VSS‧‧‧第二訊號節點
V1(Q(n))‧‧‧第一驅動訊號電壓
V2(Q(n))‧‧‧第一驅動訊號電壓
V(HC(n))‧‧‧第一脈波訊號電壓
V(HCR(n))‧‧‧第一反相脈波訊號電壓
第1圖係根據本發明之一實施例的移位暫存器電路之方塊圖。
第2圖係根據本發明之一實施例的第一移位暫存器之詳細電路圖。
第3圖係根據本發明之一實施例中的第一反相脈波訊號耦合電路之詳細電 路圖。
第4圖係根據本發明之另一實施例的第一反相脈波訊號耦合電路之詳細電路圖。
第5圖係根據本發明之一實施例的移位暫存器電路之時序波形圖。
第6圖係根據本發明之一實施例的移位暫存器電路之模擬波形圖。
請參照「第1圖」，「第1圖」所繪示的為依據本發明之一實施例的移位暫存器電路之方塊圖。其中移位暫存器電路100包含有第一下拉電路110、第一下拉控制電路120、第一反相脈波訊號耦合電路130、第一上拉電路140及第一主下拉電路150。第一上拉電路140係用以接收來自節點Q之第一驅動訊號Q(n)與第一脈波訊號HC(n)以輸出第一閘極控制訊號G(n)。第一下拉電路110、第一下拉控制電路120、第一反相脈波訊號耦合電路130、第一上拉電路140及第一主下拉電路150均電性連接到節點Q，而第一下拉電路110、第一反相脈波訊號耦合電路130與第一上拉電路140係用以控制第一閘級控制訊號G(n)之輸出波形。根據本發明之一實施例，第一主下拉電路150，舉例而言，可連接到第三閘極控制訊號G(n+2)，其中第三閘極控制訊號G(n+2)係為第(n+2)級的移位暫存器電路所輸出的閘極控制訊號，然而本發明不限於此，亦可連接到其它級的移位暫存器電路所輸出的閘極控制訊號。第一下拉控制電路120電性連結到第一下拉電路110及第一反相脈波訊號耦合電路130。第一下拉控制電路120係用來產生控制訊號驅動第一下拉電路110，連動輸出控制第一反相脈波訊號耦合電路130輸出第一反相脈波訊號HCR(n)。此反相脈波訊號係會被耦合到第一驅動訊 號Q(n)。
當第一下拉控制電路120內部第一控制訊號位於第一預定邏輯準位時，第一下拉控制電路120不致能反相脈波訊號耦合電路130。當第三閘級訊號G(n+2)邏輯準位改變時，將使第一主下拉電路150改變第一驅動訊號Q(n)。而當第一驅動訊號Q(n)使第一下拉控制電路120內部第一控制訊號不再位於第一預定邏輯準位時第一反相脈波訊號耦合電路130輸出第一反相脈波訊號以抵補(Compensate)第一驅動訊號Q(n)的一突波(Spike)。
以下在多個實施例之移位暫存器電路中，在各個移位暫存器電路中之開關元件為一種電晶體用以執行相關電路作動。
請參照「第2圖」，「第2圖」所繪示的為依據本發明之一實施例的移位暫存器之詳細電路圖。假設此移位暫存器電路200為第n級之移位暫存器電路，此移位暫存器電路200將會輸出第n+1級移位暫存器的驅動訊號Q(n+1)。
移位暫存器電路200包含第一下拉控制電路210、第一下拉電路220、第一反相脈波訊號耦合電路230、第一上拉電路240及第一主下拉電路250。第一下拉控制電路210係連接於第一訊號節點VGH以及接收第一驅動訊號Q(n)以產生第一控制訊號CTL1。第一控制訊號CTL1會被輸出到第一下拉電路單元220及第一反相脈波訊號耦合電路單元230。值得一提的是，第一驅動訊號Q(n)係用來驅動此第n級移位暫存器200，而驅動訊號Q(n+1)則是用來驅動第n+1級移位暫存器。
第一反相脈波訊號耦合電路單元230係接收來自於第一下 拉控制電路單元210之第一控制訊號，來經由耦合電容C1輸出第一反相脈波訊號HCR(n)到第一驅動訊號Q(n)。第一上拉電路單元240係接收第一驅動訊號Q(n)及第一脈波訊號HC(n)以產生第一閘極控制訊號G(n)，且第一上拉電路單元240亦可接收第一閘極控制訊號G(n)以產生一第二驅動訊號Q(n+1)。
「第2圖」中的第一下拉控制電路單元210另外包括第一電晶體T10、第二電晶體T12、第三電晶體T14及第四電晶體T16。第一電晶體T10的閘極電性連接至第一電晶體T10的汲極、第三電晶體T14的汲極及第一訊號節點VGH。第一電晶體T10的源極電性連結於第二電晶體T12的汲極與第三電晶體T14的閘極。第三電晶體T14的源極則與第四電晶體T16的汲極電性連接，而第二電晶體T12之閘極及第四電晶體T16之閘極同樣電性連接至第一驅動訊號Q(n)。此外，第二電晶體T12的源極及第四電晶體T16的源極電性連接至第二訊號節點VSS。
第一下拉電路單元220係包括第五電晶體T18與第六電晶體T20，此第五電晶體T18的閘極電性連接於第一控制訊號CTL1，且第五電晶體T18的源極則電性連接於第一閘極控制訊號G(n)而第五電晶體T18的汲極則連接到第一驅動訊號Q(n)。此第六電晶體T20的閘極電性連接於第一控制訊號CTL1，且第六電晶體T20的源極則電性連接至第二訊號節點VSS，而第六電晶體T20的汲極則連接到第一閘極控制訊號G(n)。第一電晶體T10及第三電晶體T14係用來等效一電阻器以產生一預定直流電壓準位。第二電晶體T12及第四電晶體T16接收第一驅動訊號Q(n)以產生第一控制訊號CTL1。
第一反相脈波訊號耦合電路單元230係包括第七電晶體T22、第八電晶體T24及第一耦合電容C1。第七電晶體T22的閘極電性連結到第一控制訊號CTL1，第七電晶體T22的汲極電性連結到第一反相脈波訊號HCR(n)，而第七電晶體T22的源極電性連結到第八電晶體T24的源極及第一耦合電容C1之第一端。同時，第一耦合電容C1的第二端電性連接到第一驅動訊號Q(n)，而第八電晶體T24之閘極與源極分別電性連接到第一閘極控制訊號G(n)與第二訊號節點VSS。
第一上拉電路單元240包括第九電晶體T26、第十電晶體T28、第十一電晶體T30。第九電晶體T26的閘極電性連結到第十電晶體T28的閘極及第一驅動訊號Q(n)，第九電晶體T26之汲極電性連結到第十電晶體T28的汲極與第一脈波訊號HC(n)，第九電晶體T26之源極電性連結到第一閘極控制訊號G(n)，第十電晶體T28的源極則電性連結到第十一電晶體T30的閘極。此外，第十一電晶體T30的汲極電性連結到第一閘極控制訊號G(n)，而第十一電晶體T30的源極則電性連結到第二驅動訊號Q(n+1)。第九電晶體T26係接收第一脈波訊號HC(n)及第一驅動訊號Q(n)產生第一閘極控制訊號G(n)，第十電晶體T28接收第一脈波訊號HC(n)及第一驅動訊號Q(n)以控制第十一電晶體T30產生第二驅動訊號Q(n+1)。
第一主下拉電路單元250包括第十二電晶體T32。第十二電晶體T32的汲極電性連接到第一閘極控制訊號G(n)，第十二電晶體T32的閘極電性連接到第三閘極控制訊號G(n+2)，第十二電晶體T32之源極電性連接到第二訊號節點VSS。
當第三閘極控制訊號G(n+2)改變時，將可改變第一驅動訊號 Q(n)。當第一控制訊號CTL1訊號位準改變時，將可控制是否致能第一反相脈波訊號耦合電路單元230，並控制第一反相脈波訊號HCR(n)是否被輸出耦合到第一驅動訊號Q(n)。
第一下拉控制電路210包含當第一驅動訊號Q(n)位於第一預定準位時，第二電晶體T12以及第四電晶體T16均會被打開，第一控制訊號CTL1的位準將會被下拉至與第二訊號節點VSS相同。此第一預定邏輯準位在實施例中為一高(High)邏輯準位。這情況下，此第一控制訊號將等同於位於其對應之低邏輯準位。當第一控制訊號CTL1位於低邏輯(Low)準位，第一下拉控制電路210將無法去開啟第七電晶體T22，使得反相脈波訊號HCR(n)無法透過第一耦合電容C1輸出(或是說，第一反相脈波訊號耦合電路230將不被致能)。
如前所述，第二驅動訊號Q(n+1)係輸出至位於顯示裝置中的第n+1級移位暫存器電路(如第二移位暫存器電路)。第二移位暫存器電路相似於第一移位暫存器電路包含有第二下拉控制電路、第二下拉電路、第二反相脈波訊號耦合電路、第二上拉電路以及第二主下拉電路。第二移位暫存器電路係相類似於第一移位暫存器的操作。也就是說，當第二下拉控制電路內部第二控制訊號位於第二預定邏輯準位時第二下拉控制電路將不致能第二反相脈波訊號耦合電路。而當第二控制訊號不再位於第二預定邏輯準位時第二反相脈波訊號耦合電路將被致能輸出第二反相脈波訊號且耦合至第二驅動訊號，以抵補第二驅動訊號之突波。
當後兩級的移位暫存器之閘極控制訊號G(n+2)位準改變時(如由低邏輯準位改變至高邏輯準位)，將藉由第一主下拉電路單元250去改 變第一驅動訊號Q(n)的位準，進而改變第一驅動訊號的邏輯準位(如由高邏輯準位改變至低邏輯準位)。第一驅動訊號Q(n)邏輯準位的改變將使第一控制訊號CTL1不再位於第一預定邏輯準位時(如由上述之低邏輯準位變成高邏輯準位)。而第一控制訊號邏輯位的改變將可致能第一反相脈波訊號耦合電路230，以輸出第一反相脈波訊號HCR(n)以抵補第一驅動訊號Q(n)的突波。
儘管「第2圖」之實施例只提到一組下拉控制電路(第一下拉控制電路210)、下拉電路(第一下拉電路220)、反相脈波訊號耦合電路(第一反相脈波訊號耦合電路230)、上拉電路(第一上拉電路240)及主下拉電路(第一主下拉電路250)，上述電路之數目係可調整的。舉例來說，同一移位暫存器電路200可能包含另外一組下拉控制電路、下拉電路、反相脈波訊號耦合電路、上拉電路及主下拉電路。
請參照「第3圖」，「第3圖」所繪示的為本發明之一實施例的第一反相脈波訊號耦合電路之詳細電路圖。第一反相脈波訊號耦合電路300包括第十三電晶體T34、第十四電晶體T36、第十五電晶體T38、第十六電晶體T40及第二耦合電容C2。第十三電晶體T34之閘極電性連接於第十三電晶體T34的汲極及第一訊號節點VGH，第十三電晶體T34的源極則電性連接於第十四電晶體T36之汲極及第十五電晶體T38的汲極。此外，第十四電晶體T36的閘極電性連接於第一脈波訊號HC(n)，第十四電晶體T36的源極電性連接於第十六電晶體T40的源極與第二訊號節點VSS，且第十五電晶體T38的源極與第十六電晶體T40的汲極還有第二耦合電容C2的第一端電性連接。第十五電晶體T38的閘極電性連接於第一控制訊號 CTL1，第十六電晶體T40的閘極則電性連接於第一閘極控制訊號G(n)。上述之第一訊號節點VGH在一實施例中為直流電壓。
第十三電晶體T34為等效成電阻器功用。第十三電晶體T34及第十四電晶體T36構成常用之反相器電路，因此可以把輸入的第一脈波訊號HC(n)轉換成反相的第一反相脈波訊號HCR(n)輸出。
此實施例與第一反相脈波訊號耦合電路230不同的是增加了構成反相器電路的第十三電晶體T34及第十四電晶體T36。因此，相對於第2圖之位暫存器電路200需要另外提供第一反相脈波訊號HCR(n)，使用第一反相脈波訊號耦合電路300的移位暫存器將不需要額外提供上述第一反相高頻訊號HCR(n)。換句話說，只要在有第一脈波訊號HC(n)的情況下，使用第一反相脈波耦訊號合電路300的移位暫存器可以把第一脈波訊號HC(n)直接轉換成第一反相脈波訊號HCR(n)。採用第一反相脈波訊號耦合電路300的好處是當系統中脈波訊號設定越多的時候，所需的電路外部腳位得以有效地控制而不需增加。
請參照「第4圖」，「第4圖」所繪示的為本發明另一實施例之第一反相脈波訊號耦合電路之詳細電路圖。第一反相脈波訊號耦合電路400包含第十七電晶體T42、第十八電晶體T44、第十九電晶體T46、第二十電晶體T48、第二十一電晶體T50、第二十二電晶體T52及第三耦合電容C3。第十七電晶體T42的閘極與本身之汲極還有第一電壓節點LC1電性連接，第十七電晶體T42的源極電性連接於第十八電晶體T44的汲極、第十九電晶體T46的源極、第二十電晶體T48的汲極及第二十一電晶體T50的汲極，其中第一反相脈波訊號HCR(n)是在此節點上產生。第十八電晶體T44 的閘極與第二十電晶體T48的閘極同樣電性連接至第一脈波訊號HC(n)，第十八電晶體T44的源極電性連接於第二十電晶體T48的源極、第二十二電晶體T52的源極及第二訊號節點VSS。除此之外，第十九電晶體T46的閘極則電性連接於本身的汲極還有第二電壓節點LC2。第二十一電晶體T50的源極電性連接於第二十二電晶體T52的汲極及第三耦合電容C3的第一端，且第二十二電晶體T52的閘極電性連接於第一閘極控制訊號G(n)。第十七電晶體T42及第十九電晶體T46各等效為電阻器，用以提供電壓準位，第十八電晶體T44及第二十電晶體T48把輸入的第一脈波訊號HC(n)轉換產生第一反相脈波訊號HCR(n)輸出。第一電壓節點LC1與第二電壓節點LC2在一實施例中均例如為比第一脈波訊號頻率低之低頻訊號，但並不以此為限。
相對於「第3圖」之第一反相脈波訊號耦合電路300，第4圖的第一反相耦合電路400不使用直流電壓VGH於本身之反相器電路。第一反相耦合電路400使用傳統移位暫存器電路的低頻訊號LC1以及LC2，可降低直流應力(DC Stress)的影響，增加整體移位暫存器電路的使用壽命。
請同時參照「第5圖」以及「第2圖」，「第5圖」係根據本發明之一實施例的移位暫存器電路之時序波形圖。首先，當前一級移位暫存器電路輸出高邏輯準位之閘級控制訊號G(n-1)至本級移位暫存器電路的第一驅動訊號Q(n)時，第一驅動訊號Q(n)被預先充電至某一邏輯準位。舉例而言，在T1到T2時間，前一級移位暫存器電路之閘級控制訊號G(n-1)為高邏輯準位，且將第一驅動訊號Q(n)預先充電至某一邏輯準位。
此時，第二電晶體T12以及第四電晶體T16均會被導通，第 一控制訊號CTL1的準位於T1時間時即會被下拉至與第二訊號節點VSS的準位相同。當第一控制訊號CTL1位於低邏輯準位時(例如T1到T4時間內)，第一下拉控制電路210將無法導通第七電晶體T22，使得第一反相脈波訊號HCR(n)無法透過第一耦合電容C1輸出。換而言之，在T1到T4時間，第七電晶體T22不被致能，故第一反相脈波訊號耦合電路230不會輸出第一反相脈波訊號HCR(n)。接著在T2到T3時間，第一脈波訊號HC1由低邏輯準位改變至高邏輯準位時，第一脈波訊號HC1將被耦合至第一驅動訊號Q(n)，此時第一驅動訊號Q(n)被推升至更高之邏輯準位。
當在T4時間，後兩級的移位暫存器之閘極控制訊號G(n+2)位準由低邏輯準位改變至高邏輯準位時，將藉由第十二電晶體T32去改變第一驅動訊號Q(n)的位準，進而將第一驅動訊號Q(n)的位準由高邏輯準位改變至低邏輯準位。此時，第一驅動訊號Q(n)邏輯準位的改變將使第一控制訊號CTL1變成高邏輯準位，以致能第七電晶體T22，用以讓第一反相脈波訊號耦合電路230輸出第一反相脈波訊號HCR1。也就是當第一脈波訊號HC1再次輸出高邏輯準位時(例如在T6時間)，此時第一反相脈波訊號耦合電路單元230便能輸出第一反相脈波訊號HCR1以抵補第一驅動訊號Q(n)的突波。值得注意的是，第一脈波訊號HC1、第二脈波訊號HC2以及第三脈波訊號HC3可以是接續的脈波，且第一反相脈波訊號HCR1、第二反相脈波訊號HCR2以及第三反相脈波訊號HCR3也可以是接續的脈波，在本實施例並不以三個脈波為限。
請接續參照「第6圖」，「第6圖」係根據本發明之一實施例的移位暫存器電路之模擬波形圖。在此實施例中，將舉例說明移位暫存器 電路實際模擬數據結果，而其詳細電路運作原理與時序波形運作已於前文說明，不再贅述。在「第6圖」中，V1(Q(n))為習知移位暫存器電路(未繪於圖式)之第一驅動訊號Q(n)的電壓，V2(Q(n))為本發明移位暫存器電路200之第一驅動訊號Q(n)的電壓，V(HC(n))為第一脈波訊號HC(n)的電壓，V(HCR(n))為第一反相脈波訊號HCR(n)的電壓。在「第6圖」中TC時間點位置，當HC(n)再次輸出高邏輯準位瞬間，V2(Q(n))電壓比V1(Q(n))電壓低，也就是在TC時間點位置，本發明移位暫存器電路200之第一驅動訊號Q(n)有較小之突波產生。
換而言之，本發明中第一反相脈波訊號耦合電路單元230此時輸出第一反相脈波訊號HCR(n)以抵補第一驅動訊號Q(n)的突波，進而讓V2(Q(n))電壓降低，而較小的突波代表著較佳的訊號品質，對電路的影響也較小。在本實施例中，習知移位暫存器電路與本發明之移位暫存器電路200在TC時間點所模擬之V1(Q(n))電壓為2伏特(Volt)，而V2(Q(n))電壓為-2伏特(Volt)，故本發明移位暫存器電路200能有效的降低第一驅動訊號Q(n)的突波，但並不以此為限。
綜合以上所述，本發明所揭露之使用於顯示裝置之移位暫存器電路，除了不會降低電路的驅動能力之外，主要能夠有效的降低驅動訊號的突波，在增加降低突波功能的同時更可以節省外部脈波訊號及外部電源輸入腳位數，可以節避免不必要的功率消耗和降低電晶體的壽命。
200‧‧‧移位暫存器電路
210‧‧‧第一下拉控制電路單元
220‧‧‧第一下拉電路單元
230‧‧‧第一反相脈波訊號耦合電路單元
240‧‧‧第一上拉電路單元
250‧‧‧第一主下拉電路單元
T10~T32‧‧‧電晶體
C1‧‧‧第一耦合電容
VGH‧‧‧第一訊號節點
Q(n)‧‧‧第一驅動訊號
CTL1‧‧‧第一控制訊號
G(n)‧‧‧第一閘極控制訊號
VSS‧‧‧第二訊號節點
HC(n)‧‧‧第一脈波訊號
HCR(n)‧‧‧第一反相脈波訊號

Claims (10)

  1. 一種移位暫存器電路，包含：一第一下拉控制電路；一第一下拉電路，電性連接於該第一下拉控制電路；一第一反相脈波訊號耦合電路，用來產生一第一反相脈波訊號；一第一上拉電路，用來產生一第一閘極控制訊號；以及一第一主下拉電路，電性連接於該第一上拉電路；其中，該第一上拉電路係接收一第一驅動訊號與一第一脈波訊號以輸出該第一閘極控制訊號，當該第一下拉控制電路內部的一第一控制訊號位於一第一預定邏輯準位時，該第一下拉控制電路不致能該第一反相脈波訊號耦合電路，該第一主下拉電路係改變該第一驅動訊號，而當改變後的該第一驅動訊號使該第一下拉控制電路之該第一控制訊號不再位於該第一預定邏輯準位時，該第一反相脈波訊號耦合電路輸出該第一反相脈波訊號以抵補該第一驅動訊號的一突波。
  2. 如請求項第1項所述之移位暫存器電路，其中該第一反相脈波訊號耦合電路包含一第一電晶體，該第一電晶體係接收該第一反相脈波訊號，並透過一第一電容耦合該第一反相脈波訊號至該第一驅動訊號。
  3. 如請求項第1項所述之移位暫存器電路，其中該第一反相脈波訊號耦合電路更包含一第一反相器接收該第一脈波訊號，以產生該第一反相脈波訊號。
  4. 如請求項第1項所述之移位暫存器電路，其中該第一反相脈波訊號耦合 電路係接收一直流電壓。
  5. 如請求項第1項所述之移位暫存器電路，其中該第一反相脈波訊號耦合電路係接收比該第一脈波訊號頻率低之一低頻訊號。
  6. 如請求項第1項所述之移位暫存器電路，更包含一另一反相脈波訊號耦合電路與一另一下拉控制電路，當該第一下拉控制電路內部之一另一控制訊號位於一第二預定邏輯準位時，相對於該第一下拉控制電路之該另一下拉控制電路不致能該另一反相脈波訊號耦合電路。
  7. 如請求項第6項所述之移位暫存器電路，其中相對於該第一下拉控制電路之屬於該移位暫存器電路的該另一下拉控制電路內部之該另一控制訊號不再位於該第二預定邏輯準位時，該另一反相脈波訊號耦合電路被致能，使得該另一反相脈波訊號耦合電路輸出一另一反相脈波訊號，且耦合該另一反相脈波訊號至該第一驅動訊號。
  8. 如請求項第7項所述之移位暫存器電路，其中該另一反相脈波訊號使得當該另一下拉控制電路內部之該另一控制訊號不再位於該第二預定邏輯準位時，該突波得以被該另一反相脈波訊號抵補。
  9. 如請求項第1項所述之移位暫存器電路，其中該第一預定邏輯準位為邏輯低準位。
  10. 如請求項第1項所述之移位暫存器電路，其中該第一下拉控制電路係接收一直流訊號。
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