TW201405396A - 用於光感應觸控面板的移位暫存器 - Google Patents

Abstract

一種可提供兩個不同脈波寬度輸出訊號以應用於光感應觸控面板的移位暫存器。此種移位暫存器包含驅動電路及下拉電路。驅動電路用以根據驅動訊號提供閘極訊號及感測訊號。下拉電路耦接於驅動電路，用以下拉驅動訊號、閘極訊號及感測訊號。閘極訊號及感測訊號的脈衝寬度相異。

Description

用於光感應觸控面板的移位暫存器

本發明係有關於一種移位暫存器，尤指一種用於光感應觸控面板的移位暫存器。

目前顯示面板的設計趨勢為將閘極驅動電路中的移位暫存器整合在顯示面板上以代替外接的驅動晶片，減少製造程序及提高顯示面板的積集度，降低製作成本。

第1圖為顯示面板的移位暫存器100及畫素陣列110的示意圖。如第1圖所示，移位暫存器100包含多級移位暫存器，在此只畫出第N-1級移位暫存器102、第N級移位暫存器104及第N+1級移位暫存器106。

由於第1圖的移位暫存器100中的每一級移位暫存器只輸出一個閘極訊號以驅動畫素陣列110，例如第N-1級移位暫存器102只輸出第N-1級閘極訊號SG(n-1)至畫素陣列110，第N級移位暫存器104只輸出第N級閘極訊號SG(n)至畫素陣列110，第N+1級移位暫存器106只輸出第N+1級閘極訊號SG(n+1)至畫素陣列110。然而在顯示面板加入光感應觸控功能後所形成的光感應觸控顯示面板，除了需要接收來自於移位暫存器100的閘極訊號外，還需要接 收不同於閘極訊號的另一訊號以正常動作，若以外接驅動晶片提供另一訊號予光感應觸控顯示面板，則上述整合移位暫存器在顯示面板上的優點便無法延伸到光感應觸控顯示面板上。

本發明的實施例揭露一種可提供兩個不同脈波寬度輸出訊號以應用於光感應觸控面板的第N級移位暫存器。此種移位暫存器包含驅動電路及第一下拉電路。驅動電路用以根據第一驅動訊號提供第一閘極訊號及感測訊號。其中第一閘極訊號及感測訊號的脈衝寬度相異。

本發明整合閘極驅動電路中的移位暫存器在光感應觸控面板上，且第N級移位暫存器可產生兩個不同脈波寬度輸出訊號，用以提供光感應觸控顯示面板所需的訊號，不需要外接驅動晶片，因而減少光感應觸控顯示面板的製造程序及提高積集度，減少工序並降低製作成本。

第2圖為本發明一實施例的第N級移位暫存器200的示意圖。如第2圖所示，第N級移位暫存器200包含驅動電路202、第一下拉電路204、第一下拉控制電路206、主下拉電路208、上拉電路210、第二下拉電路212、第二下拉控制電路214及電容216。驅動電路202用以接收並根據第一驅動訊號Q(n)及第一高頻時脈訊號HC1提 供第一閘極訊號G(n)及感測訊號S(n)。第一下拉控制電路206用以根據第一驅動訊號Q(n)及第一低頻時脈訊號LC1產生第一下拉控制訊號K(n)。第一下拉電路204耦接於驅動電路202及第一下拉控制電路206，用以根據第一下拉控制訊號K(n)下拉第一驅動訊號Q(n)、第一閘極訊號G(n)及感測訊號S(n)。主下拉電路208耦接於驅動電路202，用以根據第二閘極訊號G(n+2)(可為來自第N+2級移位暫存器的閘極訊號)下拉第一驅動訊號Q(n)及感測訊號S(n)。第二下拉控制電路214用以根據第一驅動訊號Q(n)及第二低頻時脈訊號LC2產生第二下拉控制訊號P(n)。第二下拉電路212耦接於驅動電路202及第二下拉控制電路214，用以根據第二下拉控制訊號P(n)下拉第一驅動訊號Q(n)、第一閘極訊號G(n)及感測訊號S(n)。上拉電路210耦接於驅動電路202，用以根據第一驅動訊號Q(n)提供第二驅動訊號Q(n+1)予另一級移位暫存器(可為第N+1級移位暫存器)的驅動電路。

驅動電路202包含第一電晶體T21、第二電晶體T22、第三電晶體T23及第四電晶體T24。上拉電路210包含第五電晶體T11。主下拉電路208包含第六電晶體T31及第七電晶體T41。第一下拉電路204包含第八電晶體T35、第九電晶體T33及第十電晶體T43。第一下拉控制電路206包含第十一電晶體T61、第十二電晶體T62、第十三電晶體T63及第十四電晶體T64。第二下拉電路212包含第十五電晶體T34、第十六電晶體T32及第十七電晶體T42。第二下拉控制電路214包含第十八電晶體T51、第十九電晶體T52、第二 十電晶體T53及第二十一電晶體T54。

第一電晶體T21具有用以接收第一驅動訊號Q(n)的控制端，用以接收第一高頻時脈訊號HC1的第一端，及用以提供第一閘極訊號G(n)的第二端。第二電晶體T22具有耦接於第一電晶體T21之控制端的控制端，耦接於第一電晶體T21之第一端的第一端，及第二端。第三電晶體T23具有耦接於第一電晶體T21之控制端的控制端，耦接於第一電晶體T21之第一端的第一端，及第二端。第四電晶體T24具有耦接於第二電晶體T22之第二端的控制端，耦接於第三電晶體T23之第二端的第一端，及用以提供感測訊號S(n)的第二端。第五電晶體T11具有耦接於第二電晶體T22之第二端的控制端，耦接於第一電晶體T21之第二端的第一端，及用以提供第二驅動訊號Q(n+1)的第二端。第六電晶體T31具有用以接收第二閘極訊號G(n+2)的控制端，耦接於第四電晶體T24之第二端的第一端，及用以接收第一低電位Sn_VSS的第二端。第七電晶體T41具有耦接於第六電晶體T31之控制端的控制端，耦接於第一電晶體T21之控制端的第一端，及用以接收第二低電位Gn_VSS的第二端。第八電晶體T35具有用以接收第一下拉控制訊號K(n)的控制端，耦接於第四電晶體T24之第二端的第一端，及用以接收第一低電位Sn_VSS的第二端。第九電晶體T33具有耦接於第八電晶體T35之控制端的控制端，耦接於第一電晶體T21之第二端的第一端，及用以接收第二低電位Gn_VSS的第二端。第十電晶體T43具有耦接於第八電晶體T35之控制端的控制端，耦接於第一電晶體T21之控制端的第一 端，及第二端，可耦接於第一電晶體T21之第二端或第九電晶體T33之第二端。第十一電晶體T61具有用以接收第一低頻時脈訊號LC1的控制端，耦接於第十一電晶體T61之控制端的第一端，及第二端。第十二電晶體T62具有用以接收第一驅動訊號Q(n)的控制端，耦接於第十一電晶體T61之第二端的第一端，及耦接於第九電晶體T33之第二端的第二端。第十三電晶體T63具有耦接於第十一電晶體T61之第二端的控制端，耦接於第十一電晶體T61之控制端的第一端，及耦接於第八電晶體T35之控制端的第二端。第十四電晶體T64具有耦接於第十二電晶體T62之控制端的控制端，耦接於第十三電晶體T63之第二端的第一端，及耦接於第九電晶體T33之第二端的第二端。第十五電晶體T34具有用以接收第二下拉控制訊號P(n)的控制端，耦接於第四電晶體T24之第二端的第一端，及用以接收第一低電位Sn_VSS的第二端。第十六電晶體T32具有耦接於第十五電晶體T34之控制端的控制端，耦接於第一電晶體T21之第二端的第一端，及用以接收第二低電位Gn_VSS的第二端。第十七電晶體T42具有耦接於第十五電晶體T34之控制端的控制端，及耦接於第一電晶體T21之控制端的第一端，及第二端，可耦接於第一電晶體T21之第二端或第十六電晶體T32之第二端。第十八電晶體T51具有用以接收第二低頻時脈訊號LC2的控制端，耦接於第十八電晶體T51之控制端的第一端，及第二端。第十九電晶體T52具有用以接收第一驅動訊號Q(n)的控制端，耦接於第十八電晶體T51之第二端的第一端，及耦接於第十六電晶體T32之第二端的第二端。第二十電晶體T53具有耦接於第十八電晶體T51之第二端的控制端，耦接 於第十八電晶體T51之控制端的第一端，及耦接於第十五電晶體T34之控制端的第二端。第二十一電晶體T54具有耦接於第十九電晶體T52之控制端的控制端，耦接於第二十電晶體T53之第二端的第一端，及耦接於第十六電晶體T32之第二端的第二端。電容216耦接於第一電晶體T21之控制端及第二端之間。上述第一低電位Sn_VSS可高於第二低電位Gn_VSS。

第3圖為第2圖的第N級移位暫存器200的工作相關訊號波形示意圖，其中橫軸t為時間軸。在第3圖中，由上往下的訊號分別為第一高頻時脈訊號HC1、第二高頻時脈訊號HC2、第三高頻時脈訊號HC3、第四高頻時脈訊號HC4、第三閘極訊號G(n-1)(可為來自第N-1級移位暫存器的閘極訊號)、第一閘極訊號G(n)、第一驅動訊號Q(n)、感測訊號S(n)及第二閘極訊號G(n+2)。第三閘極訊號G(n-1)可透過第N-1級移位暫存器的上拉電路T11_N-1耦接到第N級移位暫存器200，以提供第N級移位暫存器200的第一驅動訊號Q(n)。上述第一高頻時脈訊號HC1、第二高頻時脈訊號HC2、第三高頻時脈訊號HC3及第四高頻時脈訊號HC4的頻率高於第一低頻時脈訊號LC1及第二低頻時脈訊號LC2。第一高頻時脈訊號HC1、第二高頻時脈訊號HC2、第三高頻時脈訊號HC3及第四高頻時脈訊號HC4係為依順序循環施加於各級移位暫存器的時脈訊號。舉例而言，第N-1級移位暫存器可接收第四高頻時脈訊號HC4，第N級移位暫存器可接收第一高頻時脈訊號HC1，第N+1級移位暫存器可接收第二高頻時脈訊號HC2，第N+2級移位暫存器可接收第三高頻時 脈訊號HC3，第N+3級移位暫存器可接收第四高頻時脈訊號HC4，第N+5級移位暫存器可接收第一高頻時脈訊號HC1。

如第3圖所示，於T1時段，第三閘極訊號G(n-1)由低電位切換至高電位，由於第三閘極訊號G(n-1)可透過第N-1級移位暫存器的上拉電路T11_N-1耦接到第N級移位暫存器200的第一電晶體T21之控制端，所以電容216會充電使第一驅動訊號Q(n)上昇至第一高電位VH1，並據以導通第一電晶體T21、第二電晶體T22及第三電晶體T23，以及導通第十九電晶體T52、第二十一電晶體T54、第十二電晶體T62及第十四電晶體T64，進而下拉第一下拉控制訊號K(n)及第二下拉控制訊號P(n)至第二低電位Gn_VSS以截止第十五電晶體T34、第十六電晶體T32、第十七電晶體T42、第八電晶體T35、第九電晶體T33及第十電晶體T43。

接著於T2時段，第三閘極訊號G(n-1)由高電位切換至低電位，可使第N-1級移位暫存器的上拉電路T11_N-1截止，因此第三閘極訊號G(n-1)的低電位無法經由第N-1級移位暫存器的上拉電路改變第一驅動訊號Q(n)。此時第一高頻時脈訊號HC1由低電位切換至高電位，透過電容216的電容耦合作用將第一驅動訊號Q(n)由第一高電位VH1上拉至第二高電位VH2，將具有高電位的第一高頻時脈訊號HC1輸出為第一閘極訊號G(n)，以及將具有高電位的第一高頻時脈訊號HC1輸出至第二電晶體T22的第二端以導通第四電晶體T24及第五電晶體T11。第一閘極訊號G(n)可透過第五電晶體T11輸出 第二驅動訊號Q(n+1)至第N+1級移位暫存器。具有高電位第一高頻時脈訊號HC1透過第三電晶體T23及第四電晶體T24輸出一具有第三高電位VH3的感測訊號S(n)。

第4圖為第2圖的第N級移位暫存器200的驅動電路202包含第四電晶體T24的寄生電容Cds及負載電容CL的示意圖。於T3時段，第一高頻時脈訊號HC1由高電位切換至低電位，透過透過電容216的電容耦合作用將第一驅動訊號Q(n)由第二高電位VH2再度下拉至第一高電位VH1，使第一閘極訊號G(n)以及第二電晶體T22的第二端下降為低電位，以截止第三電晶體T23及第四電晶體T24。截止後的第四電晶體T24隔絕了低電位的第一高頻訊號HC1與感測訊號S(n)，所以感測訊號S(n)處於浮接(floating)狀態，且透過第四電晶體T24的寄生電容Cds以及負載電容CL，使S(n)維持在第四高電位VH4。如此，感測訊號S(n)在T3時段不會隨著第一高頻時脈訊號HC1的變化下降為低電位而可維持於第四高電位VH4，第四高電位VH4可只稍微低於第三高電位VH3。

直到T4時段，當第三高頻時脈訊號HC3由低電位切換為高電位後，使第二閘極訊號G(n+2)由低電位切換至高電位，第六電晶體T31及第七電晶體T41導通，才下拉第一驅動訊號Q(n)及感測訊號S(n)。由於第一高頻時脈訊號HC1、第二高頻時脈訊號HC2、第三高頻時脈訊號HC3及第四高頻時脈訊號HC4為具有相同脈波寬度且可為依順序施加於第N級移位暫存器200、第N+1級移位暫存 器、第N+2級移位暫存器及第N+3級移位暫存器的高頻時脈訊號。所以本實施例中，感測訊號S(n)維持在高電位的時間較第一閘極訊號G(n)維持在高電位的時間多一個高頻時脈訊號脈寬的時間，但本發明不限於此，凡可輸出兩個或兩個以上脈寬不同的輸出訊號均屬本發明之範圍。

上述實施例中，感測訊號S(n)維持在高電位的時間較第一閘極訊號G(n)維持在高電位的時間長。因此整合在光感應觸控顯示面板的第N級移位暫存器的驅動電路202可輸出兩個脈寬不同的輸出訊號，即脈寬相異的感測訊號S(n)及第一閘極訊號G(n)，用以提供光感應觸控顯示面板。

第5圖為本發明另一實施例第N級移位暫存器500的示意圖。第5圖中只有上拉電路510的佈局位置與第2圖不同，亦即上拉電路510的第五電晶體T11，具有用以接收第三閘極訊號G(n-1)的控制端，耦接於第五電晶體T11之控制端的第一端，及耦接於該第一電晶體T21之控制端的第二端。本實施例中，第三閘極訊號G(n-1)可透過第N級移位暫存器的上拉電路T11耦接到第N級移位暫存器200的第一電晶體T21之控制端，以提供第N級移位暫存器200的第一驅動訊號Q(n)。其餘第N級移位暫存器500的驅動電路202、第一下拉電路204、第一下拉控制電路206、主下拉電路208、第二下拉電路212、第二下拉控制電路214及電容216的結構、工作方式及訊號輸出均和第2至4圖及前一實施例所述相似，在此不在贅 述。

第6圖為本發明另一實施例第N級移位暫存器600的示意圖。第N級移位暫存器600的驅動電路202、第一下拉電路204、第一下拉控制電路206、主下拉電路208、第二下拉電路212、第二下拉控制電路214及電容216的結構及工作原理和第2圖相似，不再贅述。第6圖的上拉電路610耦接於驅動電路202，用以根據第一驅動訊號Q(n)，同時分別提供第二驅動訊號Q(n+1)及第三驅動訊號Q(n-1)予另外二級移位暫存器(可為第N+1級移位暫存器及第N-1級移位暫存器)的驅動電路。第6圖的次下拉電路618亦耦接於驅動電路202，用以根據第四閘極訊號G(n-2)(可為來自第N-2級移位暫存器的閘極訊號)下拉第一驅動訊號Q(n)、第一閘極訊號G(n)及感測訊號S(n)。

上拉電路610包含第五電晶體T11及第二十二電晶體T13。次下拉電路618包含第二十三電晶體T36及第二十四電晶體T45。本實施例中，第五電晶體T11具有耦接於第二電晶體T22之第二端的控制端，耦接於第五電晶體T11之控制端的第一端，及用以提供第二驅動訊號(Qn+1)的第二端。第二十二電晶體T13具有耦接於第五電晶體T11之控制端的控制端，耦接於第五電晶體T11之第一端的第一端，及用以提供第三驅動訊號Q(n-1)的第二端。第二十三電晶體T36具有用以接收第四閘極訊號G(n-2)的控制端，耦接於第四電晶體T24之第二端的第一端，及用以接收第一低電位Sn_VSS的第二 端。第二十四電晶體T45具有耦接於第二十三電晶體T36之控制端的控制端，耦接於第一電晶體T22之控制端的第一端，及用以接收第二低電位Gn_VSS的第二端。

第6圖的主下拉電路208及次下拉電路618可分別根據第二閘極訊號G(n+2)及第四閘極訊號G(n-2)下拉第一驅動訊號Q(n)、第一閘極訊號G(n)及感測訊號S(n)，也就是可由第N+2級或由第N-2級移位暫存器的閘極訊號控制第N級移位暫存器的訊號輸出時間。當第6圖的驅動電路202將具有高電位的第一高頻時脈訊號HC1輸出至第二電晶體T22的第二端以導通第五電晶體T11及第二十二電晶體T13時，第一高頻時脈訊號HC1的高電位可同時透過第五電晶體T11輸出第二驅動訊號Q(n+1)至第N+1級移位暫存器及透過第二十二電晶體T13輸出第三驅動訊號Q(n-1)至第N-1級移位暫存器，所以第6圖的第N級移位暫存器600可同時驅動第N-1級及第N+1級移位暫存器。第N級移位暫存器600若配合適當的控制及時脈訊號，即可控制移位暫存器往上級或是往下級傳遞訊號，達到雙向傳輸(Bi-directions)的功能。又因為第N級移位暫存器600的驅動電路202工作原理和第2圖相似，所以第N級移位暫存器600可同時輸出兩個脈寬不同的輸出訊號，即脈寬相異的感測訊號S(n)及第一閘極訊號G(n)，應用於光感應觸控顯示面板。

第7圖為本發明另一實施例第N級移位暫存器700的示意圖。第N級移位暫存器700的驅動電路202、第一下拉電路204、第一 下拉控制電路206、主下拉電路208、第二下拉電路212、第二下拉控制電路214、電容216及次下拉電路618的結構及工作原理和第6圖相似，不再贅述。第7圖的上拉電路710耦接於驅動電路202，用以根據第一驅動訊號Q(n)，同時分別提供第二驅動訊號Q(n+1)及第三驅動訊號Q(n-1)予另外二級移位暫存器(可為第N+1級移位暫存器及第N-1級移位暫存器)的驅動電路。

上拉電路710包含第五電晶體T11及第二十二電晶體T13。本實施例中，第五電晶體T11具有耦接於第二電晶體T22之第二端的控制端，耦接於第一電晶體T21之第二端的第一端，及用以提供第二驅動訊號(Qn+1)的第二端。第二十二電晶體T13具有耦接於第五電晶體T11之控制端的控制端，耦接於第五電晶體T11之第一端的第一端，及用以提供第三驅動訊號Q(n-1)的第二端。

第7圖的主下拉電路208及次下拉電路618可分別根據第二閘極訊號G(n+2)及第四閘極訊號G(n-2)下拉第一驅動訊號Q(n)、第一閘極訊號G(n)及感測訊號S(n)，也就是可由第N+2級或由第N-2級移位暫存器的閘極訊號控制第N級移位暫存器的訊號輸出時間。當第7圖的驅動電路202將具有高電位的第一高頻時脈訊號HC1輸出為第一閘極訊號G(n)，以及將具有高電位的第一高頻時脈訊號HC1輸出至第二電晶體T22的第二端以導通第五電晶體T11及第二十二電晶體T13時，具有高電位的第一閘極訊號G(n)可同時透過第五電晶體T11輸出第二驅動訊號Q(n+1)至第N+1級移位暫存器及透過 第二十二電晶體T13輸出第三驅動訊號Q(n-1)至第N-1級移位暫存器，所以第7圖的第N級移位暫存器700可同時驅動第N-1級及第N+1級移位暫存器。第N級移位暫存器700若配合適當的控制及時脈訊號，即可控制移位暫存器往上級或是往下級傳遞閘極訊號，達到雙向傳輸(Bi-directions)的功能。又因為第N級移位暫存器700的驅動電路202工作原理和第2圖相似，所以第N級移位暫存器700可同時輸出兩個脈寬不同的輸出訊號，即脈寬相異的感測訊號S(n)及第一閘極訊號G(n)，應用於光感應觸控顯示面板。

使用第6圖的上拉電路610及第7圖的上拉電路710的效果差異在於當第二閘極訊號G(n+2)或第四閘極訊號G(n-2)下拉第一驅動訊號Q(n)時，上拉電路710的架構可降低第二驅動訊號Q(n+1)對第一驅動訊號Q(n)的耦合，減少對第一驅動訊號Q(n)波形的影響。

第8圖為本發明另一實施例第N級移位暫存器800的示意圖。第N級移位暫存器800的第一下拉電路204、第一下拉控制電路206、第二下拉電路212、第二下拉控制電路214及電容216的結構及工作原理和第2圖相似，不再贅述。第8圖的上拉電路810耦接於驅動電路802，用以根據第一驅動訊號Q(n)，提供第二驅動訊號Q(n+1)至第N+1級移位暫存器的驅動電路。

第8圖的驅動電路802和第2圖的驅動電路202類似，差別在於驅動電路802不包含第四電晶體T24，而是由第三電晶體T23的第 二端輸出感測訊號S(n)，且第三電晶體T23的第一端用以接收直流高電位VGH。第8圖的主下拉電路808耦接於驅動電路802，第8圖的主下拉電路808與第2圖的主下拉電路208差別在於主下拉電路808的第七電晶體T41的控制端接收第二閘極訊號G(n+2)，第六電晶體T31的控制端接收第五閘極訊號G(n+3)(可為來自第N+3級的閘極訊號)，並分別根據第二閘極訊號G(n+2)下拉第一驅動訊號Q(n)及根據第五閘極訊號G(n+3)下拉感測訊號S(n)。上拉電路810包含第五電晶體T11，連接方式類似上拉電路202。

第9圖為本發明另一實施例第N級移位暫存器900的示意圖。第N級移位暫存器900的第一下拉電路204、第一下拉控制電路206、第二下拉電路212、第二下拉控制電路214、上拉電路510及電容216的結構及工作原理和第5圖相似，不再贅述。

第9圖的驅動電路902和第5圖的驅動電路202類似，差別在於驅動電路902不包含第二電晶體T22及第四電晶體T24，而是由第三電晶體T23的第二端輸出感測訊號S(n)，且第三電晶體T23的第一端用以接收直流高電位VGH。第9圖的主下拉電路908與第5圖的主下拉電路208差別在於主下拉電路908的第六電晶體T31及第七電晶體T41的控制端接收第五閘極訊號G(n+3)，並根據第五閘極訊號G(n+3)下拉第一驅動訊號Q(n)及感測訊號S(n)。

第10圖為第8圖的第N級移位暫存器800的工作相關訊號波形 示意圖。第10圖原理與第3圖相似，以下僅就差異處說明。於T1時段，由於第三電晶體T23的第一端耦接到較穩定的直流高電位VGH，所以當第一驅動訊號Q(n)上昇至第一高電位VH1時，感測訊號S(n)可預先充電。因此當T2時段第一驅動訊號Q(n)由第一高電位VH1上拉至第二高電位VH2時，可確保感測訊號S(n)被上拉至較第3圖的第三高電位VH3更接近高直流高電位VGH的電位，且T3時段結束，第一驅動訊號Q(n)被下拉至低電位時，感測訊號S(n)不會隨著第一高頻時脈訊號HC1變化。又因為第N級移位暫存器800的第六電晶體T31是根據第五閘極訊號G(n+3)下拉感測訊號S(n)，所以第10圖的感測訊號S(n)到T4時段結束後，第五閘極訊號G(n+3)上升至高電位才被下拉，具有較第3圖的感測訊號S(n)更長的脈波寬度。上述可以增加感測訊號S(n)的驅動能力，可應用於大尺寸的面板。

本發明實施例將可進行單向或雙向訊號傳遞的移位暫存器整合在光感應觸控面板的閘極驅動電路中，且第N級移位暫存器可產生兩個不同脈波寬度輸出訊號，用以提供光感應觸控顯示面板所需的訊號，不需要外接驅動晶片，因而可減少光感應觸控顯示面板的製造程序及提高積集度，減少工序並降低製作成本。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧移位暫存器

110‧‧‧畫素陣列

102‧‧‧第N-1級移位暫存器

104、200、500、600、700、800、 900‧‧‧第N級移位暫存器

106‧‧‧第N+1級移位暫存器

202、802、902‧‧‧驅動電路

204‧‧‧第一下拉電路

206‧‧‧第一下拉控制電路

208、808、908‧‧‧主下拉電路

618‧‧‧次下拉電路

210、510、610、710、810‧‧‧上拉電路

212‧‧‧第二下拉電路

214‧‧‧第二下拉控制電路

216‧‧‧電容

Q(n)‧‧‧第一驅動訊號

Q(n+1)‧‧‧第二驅動訊號

Q(n-1)‧‧‧第三驅動訊號

G(n)‧‧‧第一閘極訊號

G(n+2)‧‧‧第二閘極訊號

G(n-1)‧‧‧第三閘極訊號

G(n-2)‧‧‧第四閘極訊號

G(n+3)‧‧‧第五閘極訊號

S(n)‧‧‧感測訊號

SG(n-1)‧‧‧第N-1級閘極訊號

SG(n)‧‧‧第N級閘極訊號

SG(n+1)‧‧‧第N+1級閘極訊號

K(n)‧‧‧第一下拉控制訊號

P(n)‧‧‧第二下拉控制訊

HC1‧‧‧第一高頻時脈訊號

HC2‧‧‧第二高頻時脈訊號

HC3‧‧‧第三高頻時脈訊號

HC4‧‧‧第四高頻時脈訊號

LC1‧‧‧第一低頻時脈訊號

LC2‧‧‧第二低頻時脈訊號

Sn_VSS‧‧‧第一低電位

Gn_VSS‧‧‧第二低電位

VH1‧‧‧第一高電位

VH2‧‧‧第二高電位

VH3‧‧‧第三高電位

VH4‧‧‧第四高電位

Cds‧‧‧寄生電容

CL‧‧‧負載電容

t‧‧‧時間軸

T1、T2、T3、T4‧‧‧時段

T11、T13、T21-T24、T31-T36、T41-T43、T45、T51-T54、T61-T64、T11_N-1‧‧‧電晶體

第1圖為顯示面板的移位暫存器及畫素陣列的示意圖。

第2圖為本發明一實施例的第N級移位暫存器的示意圖。

第3圖為第2圖的第N級移位暫存器的工作相關訊號波形示意圖。

第4圖為第2圖的第N級移位暫存器的驅動電路包含第四電晶體的寄生電容及負載電容的示意圖。

第5圖為本發明另一實施例第N級移位暫存器的示意圖。

第6圖為本發明另一實施例第N級移位暫存器的示意圖。

第7圖為本發明另一實施例第N級移位暫存器的示意圖。

第8圖為本發明另一實施例第N級移位暫存器的示意圖。

第9圖為本發明另一實施例第N級移位暫存器的示意圖。

第10圖為第8圖的第N級移位暫存器的工作相關訊號波形示意圖。

200‧‧‧第N級移位暫存器

202‧‧‧驅動電路

204‧‧‧第一下拉電路

206‧‧‧第一下拉控制電路

208‧‧‧主下拉電路

210‧‧‧上拉電路

212‧‧‧第二下拉電路

214‧‧‧第二下拉控制電路

216‧‧‧電容

Q(n)‧‧‧第一驅動訊號

Q(n+1)‧‧‧第二驅動訊號

G(n)‧‧‧第一閘極訊號

G(n+2)‧‧‧第二閘極訊號

G(n-1)‧‧‧第三閘極訊號

S(n)‧‧‧感測訊號

K(n)‧‧‧第一下拉控制訊號

P(n)‧‧‧第二下拉控制訊

HC1‧‧‧高頻時脈訊號

LC1‧‧‧第一低頻時脈訊號

LC2‧‧‧第二低頻時脈訊號

Sn_VSS‧‧‧第一低電位

Gn_VSS‧‧‧第二低電位

T11、T21-T24、T31-T35、T41-T43、T51-T54、T61-T64、T11_N-1‧‧‧電晶體

Claims (22)

1. 一種可提供兩個不同脈波寬度的輸出訊號以應用於光感應觸控面板的第N級移位暫存器，包含：一驅動電路，用以根據一第一驅動訊號提供一第一閘極訊號及一感測訊號；及一第一下拉電路，耦接於該驅動電路，用以下拉該第一閘極訊號及該感測訊號；其中該第一閘極訊號及該感測訊號的脈衝寬度相異。
2. 如請求項1所述之第N級移位暫存器，另包含：一上拉電路，耦接於該驅動電路；一主下拉電路，耦接於該驅動電路；及一第一下拉控制電路，耦接於該第一下拉電路，用以根據該第一驅動訊號與一第一低頻時脈訊號，產生一第一下拉控制訊號以控制該第一下拉電路之操作。
3. 如請求項2所述之第N級移位暫存器，其中：該驅動電路，包含：一第一電晶體，具有一用以接收該第一驅動訊號的控制端，一用以接收一高頻時脈訊號的第一端，及一用以提供該第一閘極訊號的第二端；一第二電晶體，具有一耦接於該第一電晶體之控制端的控制端，一耦接於該第一電晶體之第一端的第一端，及 一第二端；一第三電晶體，具有一耦接於該第一電晶體之控制端的控制端，一耦接於該第一電晶體之第一端的第一端，及一第二端；及一第四電晶體，具有一耦接於該第二電晶體之第二端的控制端，一耦接於該第三電晶體之第二端的第一端，及一用以提供該感測訊號的第二端；該主下拉電路係耦接於該第一電晶體之控制端及該第四電晶體之第二端，用以根據一第二閘極訊號下拉該第一電晶體之控制端的電位及該第四電晶體之第二端的電位；及該第一下拉電路係耦接於該第一電晶體之控制端、該第一電晶體之第二端及該第四電晶體之第二端，用以根據該第一下拉控制訊號下拉該第一電晶體之控制端的電位、該第一電晶體之第二端的電位及該第四電晶體之第二端的電位。
4. 如請求項3所述之第N級移位暫存器，其中該上拉電路包含一第五電晶體，具有一用以接收一第三閘極訊號的控制端，一耦接於該第五電晶體之控制端的第一端，及一耦接於該第一電晶體之控制端的第二端。
5. 如請求項3所述之第N級移位暫存器，另包含一電容，耦接於該第一電晶體之控制端及該第一電晶體之第二端之間。
6. 如請求項3所述之第N級移位暫存器，其中該主下拉電路包含：一第六電晶體，具有一用以接收該第二閘極訊號的控制端，一耦接於該第四電晶體之第二端的第一端，及一用以接收一第一低電位的第二端；及一第七電晶體，具有一耦接於該第六電晶體之控制端的控制端，一耦接於該第一電晶體之控制端的第一端，及一用以接收一第二低電位的第二端；其中該第一低電位係高於該第二低電位。
7. 如請求項3所述之第N級移位暫存器，其中該第一下拉電路包含：一第八電晶體，具有一用以接收該第一下拉控制訊號的控制端，一耦接於該第四電晶體之第二端的第一端，及一用以接收一第一低電位的第二端；一第九電晶體，具有一耦接於該第八電晶體之控制端的控制端，一耦接於該第一電晶體之第二端的第一端，及一用以接收一第二低電位的第二端；及一第十電晶體，具有一耦接於該第八電晶體之控制端的控制端，及一耦接於該第一電晶體之控制端的第一端；其中該第一低電位係高於該第二低電位。
8. 如請求項7所述之第N級移位暫存器，其中該第十電晶體之第二端係耦接於該第一電晶體之第二端或該第九電晶體之第二 端。
9. 如請求項7所述之第N級移位暫存器，其中該第一下拉控制電路包含：一第十一電晶體，具有一用以接收該第一低頻時脈訊號的控制端，一耦接於該第十一電晶體之控制端的第一端，及一第二端；一第十二電晶體，具有一用以接收該第一驅動訊號的控制端，一耦接於該第十一電晶體之第二端的第一端，及一耦接於該第九電晶體之第二端的第二端；一第十三電晶體，具有一耦接於該第十一電晶體之第二端的控制端，一耦接於該第十一電晶體之控制端的第一端，及一耦接於該第八電晶體之控制端的第二端；及一第十四電晶體，具有一耦接於該第十二電晶體之控制端的控制端，一耦接於該第十三電晶體之第二端的第一端，及一耦接於該第九電晶體之第二端的第二端。
10. 如請求項3所述之第N級移位暫存器，另包含：一第二下拉電路，耦接於該第一電晶體之控制端、該第一電晶體之第二端及該第四電晶體之第二端，用以根據一第二下拉控制訊號下拉該第一電晶體之控制端的電位、該第一電晶體之第二端的電位及該第四電晶體之第二端的電位；及一第二下拉控制電路，耦接於該第二下拉電路，用以根據該第 一驅動訊號與一第二低頻時脈訊號，產生該第二下拉控制訊號。
11. 如請求項10所述之第N級移位暫存器，其中該第二下拉電路包含：一第十五電晶體，具有一用以接收該第二下拉控制訊號的控制端，一耦接於該第四電晶體之第二端的第一端，及一用以接收一第一低電位的第二端；一第十六電晶體，具有一耦接於該第十五電晶體之控制端的控制端，一耦接於該第一電晶體之第二端的第一端，及一用以接收一第二低電位的第二端；及一第十七電晶體，具有一耦接於該第十五電晶體之控制端的控制端，及一耦接於該第一電晶體之控制端的第一端；其中該第一低電位係高於該第二低電位。
12. 如請求項11所述之第N級移位暫存器，其中該第十七電晶體之第二端係耦接於該第一電晶體之第二端或該第十六電晶體之第二端。
13. 如請求項11所述之第N級移位暫存器，其中該第二下拉控制電路包含：一第十八電晶體，具有一用以接收該第二低頻時脈訊號的控制端，一耦接於該第十八電晶體之控制端的第一端，及一第 二端；一第十九電晶體，具有一用以接收該第一驅動訊號的控制端，一耦接於該第十八電晶體之第二端的第一端，及一耦接於該第十六電晶體之第二端的第二端；一第二十電晶體，具有一耦接於該第十八電晶體之第二端的控制端，一耦接於該第十八電晶體之控制端的第一端，及一耦接於該第十五電晶體之控制端的第二端；及一第二十一電晶體，具有一耦接於該第十九電晶體之控制端的控制端，一耦接於該第二十電晶體之第二端的第一端，及一耦接於該第十六電晶體之第二端的第二端。
14. 如請求項3所述之第N級移位暫存器，其中該上拉電路包含一第五電晶體，具有一耦接於該第二電晶體之第二端的控制端，一耦接於該第一電晶體之第二端的第一端，及一用以提供一第二驅動訊號的第二端。
15. 如請求項14所述之第N級移位暫存器，其中該上拉電路另包含一第二十二電晶體，具有一耦接於該第五電晶體之控制端的控制端，一耦接於該第五電晶體之第一端的第一端，及一用以提供一第三驅動訊號的第二端。
16. 如請求項15所述之第N級移位暫存器，其中該第五電晶體的第一端係耦接於該第五電晶體的控制端。
17. 如請求項3所述之第N級移位暫存器，另包含一次下拉電路，耦接於該第一電晶體之控制端及該第四電晶體之第二端，用以根據一第四閘極訊號下拉該第一電晶體之控制端的電位及該第四電晶體之第二端的電位。
18. 如請求項17所述之第N級移位暫存器，其中該次下拉電路包含：一第二十三電晶體，具有一用以接收該第四閘極訊號的控制端，一耦接於該第四電晶體之第二端的第一端，及一用以接收一第一低電位的第二端；及一第二十四電晶體，具有一耦接於該第二十三電晶體之控制端的控制端，一耦接於該第一電晶體之控制端的第一端，及一用以接收一第二低電位的第二端；其中該第一低電位係高於該第二低電位。
19. 如請求項2所述之第N級移位暫存器，其中：該驅動電路，包含：一第一電晶體，具有一用以接收該第一驅動訊號的控制端，一用以接收一高頻時脈訊號的第一端，及一用以提供該第一閘極訊號的第二端；一第二電晶體，具有一耦接於該第一電晶體之控制端的控制端，一耦接於該第一電晶體之第一端的第一端，及 一第二端；及一第三電晶體，具有一耦接於該第一電晶體之控制端的控制端，一耦接於一直流高電位的第一端，及一用以提供該感測訊號的第二端；該上拉電路包含一第五電晶體，具有一耦接於該第二電晶體之第二端的控制端，一耦接於該第一電晶體之第二端的第一端，及一用以提供一第二驅動訊號的第二端；及該第一下拉電路耦接於該第一電晶體之控制端、該第一電晶體之第二端及該第三電晶體之第二端，用以根據該第一下拉控制訊號下拉該第一電晶體之控制端的電位、該第一電晶體之第二端的電位及該第三電晶體之第二端的電位。
20. 如請求項19所述之第N級移位暫存器，其中該主下拉電路係耦接於該第一電晶體之控制端及該第三電晶體之第二端，用以根據一第二閘極訊號下拉該第一電晶體之控制端的電位及根據一第五閘極訊號下拉該第三電晶體之第二端的電位。
21. 如請求項2所述之第N級移位暫存器，其中：該驅動電路，包含：一第一電晶體，具有一用以接收該第一驅動訊號的控制端，一用以接收一高頻時脈訊號的第一端，及一用以提供該第一閘極訊號的第二端； 一第三電晶體，具有一耦接於該第一電晶體之控制端的控制端，一耦接於一直流高電位的第一端，及一用以提供該感測訊號的第二端；該上拉電路包含一第五電晶體，具有一用以接收一第三閘極訊號的控制端，一耦接於該第五電晶體之控制端的第一端，及一耦接於該第一電晶體之控制端的第二端；及該第一下拉電路耦接於該第一電晶體之控制端、該第一電晶體之第二端及該第三電晶體之第二端，用以根據該第一下拉控制訊號下拉該第一電晶體之控制端的電位、該第一電晶體之第二端的電位及該第三電晶體之第二端的電位。
22. 如請求項21所述之第N級移位暫存器，其中該主下拉電路係耦接於該第一電晶體之控制端及該第三電晶體之第二端，用以根據一第五閘極訊號下拉該第一電晶體之控制端的電位及該第三電晶體之第二端的電位。