TW201423958A - 半導體元件 - Google Patents

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Chul-Hong Park
Jung-Ho Do
Sang-Pil Sim
Jongshik Yoon
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Abstract

一種半導體元件，包括配置於一基底上的電晶體，其包括第一摻雜區、從第一摻雜區沿第一方向上延伸的第一接點、配置於第一接點的一長貫孔且與彼此相鄰的第一接點共同連接，以及配置於該長貫孔上且在與第一方向交叉的第二方向上延伸的一共用導線。該共用導線使第一摻雜區彼此電性連接。

Description

半導體元件
本發明是有關於一種半導體元件，且特別是有關於一種包括多個電晶體的半導體元件。
半導體元件是電子工業領域中注目的焦點，因半導體元件尺寸小、功用多，且/或製造成本低。半導體元件可分類為下列其中一種：儲存邏輯數據的半導體記憶元件(memory devices)、處理邏輯數據操作的半導體邏輯元件(logic devices)，以及同時具備半導體記憶元件功用與半導體邏輯元件功用的混合式半導體元件(hybrid semiconductor devices)。隨著電子工業發展，對於具備優良性質的半導體元件之需求也逐漸增加。例如：對於高可靠性、高速，且/或多功用的半導體元件之需求逐漸增加。為了滿足此需求，半導體元件的結構複雜度增加，且半導體元件變得更高度整合。
本申請案主張於2012年12月10日向韓國智慧財產局申請之韓國專利申請案第10-2012-0142902號的優先權，該專利申請 案的揭露完整併入參考。
本發明的實施例提供半導體元件，其包括一貫孔電性連接多個接點至一導線，無須使用多個光罩。
一方面而言，本發明提供一種半導體元件，其包括：配置於一基底上的多個電晶體，該些電晶體包括第一摻雜區；從該第一摻雜區沿第一方向上延伸的第一接點；配置於該些第一接點上的一長貫孔，該長貫孔共同連接至彼此相鄰的多個第一接點；以及配置於該長貫孔上且在與第一方向交叉的第二方向上延伸的一共用導線，該共用導線使第一摻雜區彼此電性連接。
在本發明的一實施例中，半導體元件還包括：配置於該基底中的一元件隔離層。該共用導線可垂直交疊於該元件隔離層，且沿著該元件隔離層延伸。
在本發明的一實施例中，該元件隔離層包括：配置於該共用導線下方且沿著該共用導線延伸的一第一元件隔離層；以及一第二元件隔離層，其界定該基底的一主動區。該第一元件隔離層可比該第二元件隔離層厚。
在本發明的一實施例中，多個電晶體配置於該第一元件隔離層的兩側；且該些第一接點可沿著該第一元件隔離層延伸。
在本發明的一實施例中，配置於該第一元件隔離層一側的該些電晶體之第一接點末端在共用導線延伸方向上可彼此對齊。
在本發明的一實施例中，該長貫孔和該共用導線的材料可以相同；且該長貫孔與該共用導線之間可能不存在介面。
在本發明的一實施例中，該長貫孔的上表面可接觸該共用導線的下表面。
在本發明的一實施例中，該長貫孔的上表面可被該共用導線完全覆蓋。
在本發明的一實施例中，該長貫孔在第一方向上的寬度可能比該共用導線在第一方向上的寬度小。
在本發明的一實施例中，該長貫孔在第一方向上的寬度可能比該長貫孔在第二方向上的寬度小。
在本發明的一實施例中，該長貫孔的厚度可以是該第一接點厚度的約2倍至4倍。
在本發明的一實施例中，長貫孔包括多個長貫孔；且該些長貫孔可在第二方向上彼此間隔分開。
在本發明的一實施例中，該些長貫孔之間的距離可等於或大於該些電晶體閘極之間最小節距的兩倍。
在本發明的一實施例中，該些長貫孔之間的距離可以比連接到該些長貫孔之一的該些第一接點之間的距離寬。
在本發明的一實施例中，部分連接到該長貫孔的該些第一接點可以彼此物理性連接。
在本發明的一實施例中，該些第一接點中至少一個包括：一第一部份；以及從該第一部分在該長貫孔下方延伸的一第 二部份。該第二部份的寬度可以比該第一部分的寬度大。
在本發明的一實施例中，多個電晶體可更包括第二摻雜區。在本發明中，半導體元件可更包括：配置於上述第二摻雜區上的第二接點；以及配置於該些電晶體的閘電極上的第三接點。
在本發明的一實施例中，半導體元件還包括：配置於該些第二接點上的第二貫孔；以及配置於該些第三接點上的第三貫孔。從基底上表面來看，該些第二貫孔與該些第三貫孔實際上可與該長貫孔配置於相同層次。
在本發明的一實施例中，該長貫孔與該第二貫孔或該第三貫孔之間的距離等於或大於該些閘電極之間的最小節距。
在本發明的一實施例中，半導體元件還包括：配置於該第二貫孔上的一第二導線；以及配置於該第三貫孔上的一第三導線。從該基底上表面來看，該第二與第三導線實際上可與該共用導線配置於相同層次。
在本發明的一實施例中，該些電晶體為相同導電型的電晶體。
在本發明的一實施例中，該些電晶體為NMOS電晶體；且該些第一摻雜區為該些電晶體的源極區。
在本發明的一實施例中，該些電晶體為PMOS電晶體；且該些第一摻雜區為該些電晶體的汲極區。
另一方面而言，本發明提供一半導體元件包括：配置於一基底中並在一方向上延伸的一元件隔離層；配置於該元件隔離 層的兩側的多個電晶體，該些電晶體包括第一摻雜區；第一接點從該第一摻雜區延伸到該元件隔離層上方；配置於該些第一接點上的一長貫孔，該長貫孔共同連接至彼此相鄰的多個第一接點；以及連接至該長貫孔的上表面的一共用導線，該共用導線沿著該元件隔離層延伸。
在本發明的一實施例中，該些第一接點可沿著該共用導線延伸方向的交叉方向延伸。
在本發明的一實施例中，該共用導線可電性連接至該第一摻雜區。
在本發明的一實施例中，該長貫孔的上表面可接觸該共用導線的下表面；且該長貫孔的上表面可被該共用導線完全覆蓋。
在本發明的一實施例中，，該長貫孔的寬度可以小於該共用導線在該共用導線延伸方向的交叉方向上的寬度。
在本發明的一實施例中，長貫孔包括多個長貫孔；且該些長貫孔在該共用導線的延伸方向上彼此間隔分開。
在本發明的一實施例中，該些長貫孔之間的距離可等於或大於該些電晶體閘極之間最小節距的兩倍。
在本發明的一實施例中，該些長貫孔之間的距離可以比連接到該些長貫孔之一的該些第一接點之間的距離寬。
在本發明的一實施例中，部分連接到長貫孔的該些第一接點可以彼此之間物理性連接。
另一方面而言，本發明提供一半導體元件，其包括：配 置於一基底上且包括第一摻雜區的多個電晶體；從該第一摻雜區在一方向上延伸的接點；配置於該些接點上且沿該方向的交叉方向上延伸的一共用導線；該共用導線電性連接至該第一摻雜區。該共用導線可包括從該共用導線下表面向該基底凸出的一長貫孔；且該共用導線的該長貫孔共同連接至多個彼此相鄰的第一接點。
ACT‧‧‧主動區
BD‧‧‧主體部分
NC‧‧‧頸部部分
CT1‧‧‧第一接點
CT2‧‧‧第二接點
CT3‧‧‧第三接點
F‧‧‧鰭板部分
GD‧‧‧閘極介電層
GE‧‧‧閘電極
LV‧‧‧長貫孔
NR‧‧‧NMOS電晶體區
N1‧‧‧第一NMOS區
N2‧‧‧第二NMOS區
PL‧‧‧共用導線
PR‧‧‧PMOS電晶體區
P1‧‧‧第一PMOS區
P2‧‧‧第二PMOS區
P3‧‧‧第三PMOS區
RS‧‧‧凹槽區
ST1、ST2、ST3‧‧‧元件隔離層
TR、TR1、TR2、TR3、TR4‧‧‧電晶體
V2‧‧‧第二貫孔
V3‧‧‧第三貫孔
100‧‧‧基底
110‧‧‧第二元件隔離層
111‧‧‧第一元件隔離層
121‧‧‧閘極介電層
125‧‧‧閘電極
131‧‧‧第一摻雜區
132‧‧‧第二摻雜區
141、142‧‧‧金屬矽化物層
143‧‧‧凹槽
144‧‧‧介層孔
191‧‧‧第一介層絕緣層
192‧‧‧第二介層絕緣層
193‧‧‧第三介層絕緣層
194‧‧‧蝕刻終止層
195‧‧‧第四介層絕緣層
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧輸入/輸出(I/O)單元
1130‧‧‧記憶元件
1140‧‧‧介面單元
1150‧‧‧資料匯流排
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1是依據本發明部分實施例的一種半導體元件的平面圖。
圖2是圖1的一NMOS電晶體區或一PMOS電晶體區的放大圖。
圖3是圖2的放大圖。
圖4A是沿著圖3的A-A’線所繪示的剖面圖。
圖4B是沿著圖3的B-B’線所繪示的剖面圖。
圖5與圖6是依據本發明其他實施例的電晶體區的平面圖。
圖7至圖10是描述第一接點配置與形狀細節的平面圖。
圖11與圖12是依據本發明實施例的第一接點結構其他範例的平面圖。
圖13A、圖13B、圖14A與圖14B是依據本發明部份實施例的一種半導體元件製造方法的剖面圖。
圖15A與圖15B是依據本發明其他實施例的一種半導體元件製造方法的剖面圖。
圖16是繪示依據本發明實施例的一種半導體元件主動區的另一案例。
圖17是繪示依據本發明實施例的一種半導體元件主動區的另一案例。
圖18是描述依據本發明實施例包括半導體元件的電子系統範例的示意方塊流程圖。
在此以所附圖式作為參考以便於更完整陳述本發明概念，其中會本發明實施例以陳述本發明概念。為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。然而，需注意的是，本發明概念並不限於下述實施例，而可以不同形式實現。因此，實施例僅揭露發明概念，讓所屬技術領域中具有通常知識者了解本發明範疇。在圖式中，本發明的實施例不限於在此提供的特定案例，而可加以擴張，在此述明。
在此所使用的用語，目的只是用來描述特定實施例，而非限制發明。在此用語使用方面，單數用語”一”與”該”，除非內文明顯排除否則皆包括複數形式。在此，用語”與/或”包括一個或以上相關列舉項目的任何及所有組合。必須了解的是，當元件被描 述為與另一元件”connected連接”或”coupled耦接”，則代表與其他元件直接連接或耦接，或存在中介元件。
同樣的，必須了解的是，當一元件如層、區域或基底被 稱作”在”另一元件”上”，則可能是直接在其他元件上，或可能存在中介元件。相對的，用語”直接”則代表沒有中介元件。進一步需了解的是，用語”包括comprises”與/或”包括includes”，若在此使用，則是列舉所述特徵(features)、整體(integers)、步驟(steps)、操作(operations)、元件(elements)與/或組件(components)的存在，但不排除一個或以上其他特徵、整體、步驟、操作、元件、組件與/或其群組的存在或加入。
另外，以剖面圖作為本發明的理想示範圖式，進行實施 方式的陳述。同樣的，示範圖式的形式可依據製造技術與/或可容許技術錯誤加以修改。因此，本發明的實施例並不限於示範圖式中所繪示的特定形式，而可能包括其他依據製程建立的形式。圖式中的例示區域具有通用性質，用來說明元件的特定形式。據此，這不應解釋為受限於本發明的範圍。
也要了解的是，即使可能在此使用”第一”、”第二”、”第 三”等用語來描述不同元件，這些元件不應受限於這些用語。這些用語只是用來區分一元件與另一元件。據此，部分實施例中的第一元件，在其他實施例中可被稱作第二元件，而不會偏離本發明理念。在此解釋並說明的本發明示範實施例，包括其互補對等部份。相同的參考數字符號或相同的參考指定符號，在說明書中代 表相同元件。
再者，在此描述的示範實施例，佐以剖面圖與/或平面圖 作為參考，是理想化的示範說明。同樣的，結果出現圖示形式變化，例如，在製造技術與/或允許誤差，都是可預見的。因此，示範實施例不應解釋為受限於在此描述的區域形式，而包括如製造所導致的形式偏差。例如，蝕刻區域通常會以矩形繪示，但具有圓頭或曲面形態。據此，圖形中所繪示的區域本質上為示意圖，它們的形式並非用來描述元件區域的實際形式，也非用來限制實施例的範圍。
圖1是依據本發明部分實施例的一種半導體元件的平面 圖。該半導體元件會以圖1作為參考進行描述。該半導體元件可包括配置於一NMOS電晶體區NR與一PMOS電晶體區PR上的邏輯單元。在本說明書下文中，該邏輯單元可被定義為進行一邏輯操作的單元。該NMOS電晶體區NR與該PMOS電晶體區PR，可被一元件隔離層ST1彼此分隔。該NMOS電晶體區NR可包括一第一NMOS區N1與一第二NMOS區N2，被一元件隔離層ST2彼此分隔。該PMOS電晶體區PR可包括一第一PMOS區P1與一第二PMOS區P2，被一元件隔離層ST3彼此分隔。在部分實施例中，該NMOS電晶體區NR與該PMOS電晶體區PR可能交互並重複排列。
圖2是圖1的一NMOS電晶體區NR或一PMOS電晶體區PR的放大圖。換句話說，圖2所繪示的區域(在下文中，稱為” 一半導體區”)，可對應到圖1的NMOS電晶體區NR或PMOS電晶體區PR。該半導體區可包括一元件隔離層111所分隔的區域。該元件隔離111可在第一方向上延伸(在下文中，稱為”x方向”)，而該半導體區的區域可在第二方向上(在下文中，稱為”y方向”)彼此分隔。該半導體區的分隔區域可對應到圖1的第一與第二NMOS區N1與N2，或第一與第二PMOS區P1與P2。多個電晶體TR可配置於該元件隔離層111的兩側。如圖2所繪示，該些電晶體TR可具有不同於彼此的佔用區域。該些電晶體TR的佔用區域可依據電晶體TR的排列、使用與/或結構而定。
一第一導線PL(在下文中，稱為”一共用導線PL”)可沿著x方向配置，對應到元件隔離層111的延伸方向。電晶體TR可透過第一接點CT1與第一貫孔(在下文中，稱為”長貫孔LV”)與共用導線PL共用電性連接。該些電晶體TR與該共用導線PL的連接結構，會在圖3、圖4A與圖4B部份進一步描述。
圖3是圖2的放大圖。圖4A是沿著圖3的A-A’線所繪示的剖面圖，而圖4B是沿著圖3的B-B’線所繪示的剖面圖。
參考圖3、圖4A與圖4B，多個電晶體TR1、TR2、TR3與TR4可配置於一基底100上。例如，該基底100可能是一矽基底、一鍺基底，或一矽絕緣體(SOI)基底。元件隔離層111(在下文中，稱為”第一元件隔離層”)在x方向上延伸，可配置於電晶體TR1至TR4之間。該第一元件隔離層111如下文所述，可減少共用導線的電流洩漏。
電晶體TR1至TR4可能是相同類型的電晶體。例如，所 有電晶體TR1可能都是NMOS電晶體，或PMOS電晶體。該些電晶體TR1至TR4可能是鰭片場效電晶體，其中包括鰭板部分F從基底100凸出。該鰭板部分F可能會從基底100的上表面凸出，暴露於第二元件隔離層110外。第一元件隔離層111可能會比第二元件隔離層110厚。第一與第二元件隔離層111與110之間的界線繪示於圖4A與圖4B，區分第一與第二元件隔離層111與110。然而，該界線可能不會存在於該些第一與第二元件隔離層111與110之間。一第一介層絕緣層191可能會覆蓋第一與第二元件隔離層111與110。該些第一與第二元件隔離層111與110，以及第一介層絕緣層191，可能包括矽氧化物與/或氮氧化矽。
電晶體TR1至TR4可各包括一閘極介電層121與一閘電 極125，依序疊加在鰭板部分F上。該閘極介電層121與該閘電極125可在與鰭板部分F延伸方向(如x方向)交叉(crossing)的方向上延伸。在部分實施例中，部分閘極介電層121與閘電極125可在x方向上延伸，而閘極介電層121與閘電極125的剩餘部份則可在y方向上延伸。該閘極介電層121可能包括一矽氧化物層、一氮氧化矽層，與/或一高k介電層。該高k介電層的介電常數比矽氧化物層高。該閘電極125可能包括至少多晶矽、摻雜半導體、金屬或導電性金屬氮化物。
電晶體TR1至TR4可能各包括一第一摻雜區131與一第二摻雜區132。如果電晶體TR1至TR4是NMOS電晶體，則該第 一摻雜區131可能是源極區，而該第二摻雜區132可能是汲極區。如果電晶體TR1至TR4是PMOS電晶體，則該第一摻雜區131可能是汲極區，而該第二摻雜區132可能是源極區。如果電晶體TR1至TR4是NMOS電晶體，則該第一與第二摻雜區131與132可能是摻雜n型摻雜劑的區域。如果電晶體TR1至TR4是PMOS電晶體，則該第一與第二摻雜區可能是摻雜p型摻雜劑的區域。
第一接點CT1可能位於第一摻雜區131上方。該些第一接點CT1可能從該第一摻雜區131延伸到第一元件隔離層111上方。換句話說，該些第一接點CT1可能在與第一元件隔離層111延伸方向(如x方向)交叉的方向上延伸。該些第一接點CT1可穿透覆蓋電晶體TR1至TR4的一第二介層絕緣層192，而可與第一摻雜區131連接。
一金屬矽化物層141可能位於第一接點CT1與第一摻雜區131之間。例如，該金屬矽化物層141可能包括鎢矽化物、鈦矽化物，或鉭矽化物。該些第一接點CT1可能包括至少一摻雜半導體、一金屬與/或一導電性金屬氮化物。例如，該些第一接點可能包括至少一銅、鋁、金、銀、鎢或鈦。
至少一第一貫孔(在下文中，稱為”長貫孔LV”)可配置於第一接點CT1上方，並可與彼此相鄰的多個第一接點CT1共同連接。如同圖3所示，長貫孔LV可包括多個長貫孔LV，且該些長貫孔LV可在x方向上彼此分隔。
一共用導線PL可配置於長貫孔LV，並可沿著第一元件 隔離層111延伸。電晶體TR1至TR4的第一摻雜區131，透過第一接點CT1與長貫孔LV電性連接至共用導線PL。如果上述電晶體TR1至TR4是NMOS電晶體，該共用導線PL則可能是供給源極電壓Vss的途徑，例如接地電壓)。如果電晶體TR1至TR4是PMOS電晶體，該共用導線PL則可能是供給汲極電壓Vdd的途徑，例如電源電壓。長貫孔LV可能位於第三介層絕緣層193內，而共用導線PL可能位於第四介層絕緣層195內。一蝕刻終止層194可配置於該第三介層絕緣層193與第四介層絕緣層195之間。 該蝕刻終止層194包括針對該些第三與第四介層絕緣層193與195而具有蝕刻選擇性的材料。例如，如果該些第三與第四介層絕緣層193與195包括矽氧化物，則該蝕刻終止層194可能包括矽氮化物。
在圖3中，各長貫孔LV被繪示為與兩電晶體連接。然而，本發明概念不因此受限。各長貫孔LV可和三個或以上的電晶體連接，如圖2所示。各長貫孔LV可共同連接至多個第一接點CT1。因為半導體元件包括長貫孔LV，所以不可能在第一接點CT1透過個別貫孔連接到共用導線PL的情況下，克服所導致的光刻技術限制。換句話說，如果以個別貫孔分別連接第一接點CT1，基於平版光刻術限制，則個別貫孔之間的距離可能會限於特定距離或更多。可使用多個光罩進行多個圖案化程序，以克服最小距離的限制。在本發明中，個別貫孔形成的程序，可能過於複雜而增加半導體元件的製造成本。根據本發明的部分實施例，可統合預定距 離內的個別貫孔以克服上述問題。在下文中，會進一步描述預定距離。
可依據x方向上電晶體TR1至TR4的閘電極125之間的最小節距判定預定距離，例如，一接觸多晶節距(CPP)。例如，部分實施例描述最小節距約100nm。然而，本發明概念不受此限制。
在部分實施例中，如果介於第三與第四電晶體TR3與TR4之間的距離是最小節距d1，而預定距離小於最小節距d1，則第一接點CT1可透過長貫孔LV連接至共用導線PL，而非透過個別貫孔。
即使預定距離大於最小節距d1，而小於兩倍最小節距d1，第一接點CT1也可能透過長貫孔LV和共用導線PL連接，而非透過個別貫孔。
如果兩電晶體被相等或大於最小節距d1的兩倍的節距彼此分隔，兩電晶體的第一接點可分別與彼此分隔的長貫孔LV連接。在部分實施例中，長貫孔LV之間的距離d3可能等於或大於最小節距d1的兩倍。例如，長貫孔LV之間的距離d3約為200nm或更寬。換句話說，如果第三與第一電晶體TR3與TR1之間的節距與等於或大於最小節距d1的兩倍，則第三與第一電晶體TR3與TR1的第一接點CT1可分別連接至彼此分隔的長貫孔LV。長貫孔LV之間的距離d3，可能比連接到一個長貫孔LV的第一接點CT1之間的距離d2更寬。
在垂直於基板100的方向上，各長貫孔LV的厚度可能是 各第一接點CT1厚度的約2至4倍。長貫孔LV的厚度可能比共用導線PL的厚度小。長貫孔LV在y方向上的寬度可能比共用導線PL在y方向上的寬度小。在部分實施例中，長貫孔LV的寬度可能為共用導線PL寬度的約60%至90%範圍內。例如，共用導線PL的寬度可能是約32nm至120nm的範圍。長貫孔LV的上表面可被共用導線PL完全覆蓋。
在部分實施例中，長貫孔LV和共用導線PL的材料可能 相同，且共用導線PL與長貫孔LV之間可能沒有介層存在。該些長貫孔LV與共用導線PL可能包括至少一摻雜半導體、一多晶矽、一金屬或一導電性金屬氮化物。例如，該些長貫孔LV與共用導線PL可能包括至少一銅、鋁、金、銀、鎢，與/或鈦。
第二接點CT2可配置於第二摻雜區132上。第二接點CT2 和第一接點CT1的材料可能相同。一金屬矽化物層可配置於第二接點CT2與第二摻雜區132之間。例如，金屬矽化物層142可能包括鎢矽化物、鈦矽化物，與/或鉭矽化物。
第二摻雜區132可透過第二接點CT2與配置於第二接點 CT2上的第二貫孔V2，而電性連接至第二導線P2。第三接點CT3可配置於閘電極125上。第三接點CT3和第一接點CT1的材料可能相同。該些閘電極125可透過第三接點CT3與配置於第三接點CT3上的第三貫孔V3，電性連接至第三導線P3。第二與第三接點CT2與CT3的上表面，可能在x方向上有第一寬度，在y方向上有第二寬度。第二與第三接點CT2與CT3的上表面，不同於第一 接點CT1，可能會有彼此實質上相等的第一寬度與第二寬度。第二與第三貫孔V2與V3的上表面，可能在x方向上有第一寬度，在y方向上有第二寬度。第二與第三貫孔V2與V3的上表面，不同於長貫孔LV，可能有彼此實質上相等的第一寬度與第二寬度。
第二與第三貫孔V2與V3可能和長貫孔LV材料相同。 第二與第三貫孔V2與V3實質上可能與長貫孔LV在基底100上表面配置於相同層次。第二與第三導線P2與P3和共用導線PL的材料可能相同。第二與第三導線P2與P3實質上與共用導線PL在基底100上表面配置於相同層次。如同圖3、圖4與圖4B所繪示，第二貫孔V2可分別配置於第二接點CT2，而第三貫孔V3可分別配置於第三接點CT3。此外，第二與第三貫孔V2與V3可彼此分隔。然而，本發明概念不受此限制。在部分實施例中，一第二貫孔V2可將多個第二接點CT2電性連接至第二導線P2。
長貫孔LV以及第二與第三貫孔V2及V3之間距離的最小距離(如距離d4)可能是y方向上的最小節距。Y方向上的最小節距可能會依據長貫孔LV以及第二與第三貫孔V2及V3的形狀而有所變化。Y方向上的最小節距可能會和X方向上的最小節距相同或不同。在本發明的部分實施例中，長貫孔LV的寬度W1可能小於共用導線PL的寬度W2。據此，可能可以取得長貫孔LV以及第二與第三貫孔V2及V3之間的最小距離。
圖5與圖6是依據本發明部分實施例的電晶體區的平面圖。在下述的實施例中，為了解釋上簡潔便利目的，上述實施例 已描述過的相同元件，會省略或大略提及。
在圖5中，一長貫孔LV沿著共用導線PL以及第一元件隔離層111的延伸方向上延伸，而與電晶體TR連接的第一接點，和長貫孔LV連接。在圖1至3、4A、4B與5中，共用導線PL與第一元件隔離層111以線性形狀在x方向上延伸。然而，本發明概念並不限於此。在另一實施例中，共用導線PL與第一元件隔離層111，如圖6所示，可能包括一區域內沿著y方向延伸的部份。
圖7至圖10是第一接點CT1排列與形狀細節的平面圖。
參考圖7，一長貫孔LV可配置於第一與第二電晶體TR1與TR2之間。第一與第二電晶體TR1與TR2的第一接點CT1_1與CT1_2末端可對齊該長貫孔LV的主軸。參考圖8，配置於長貫孔LV一側、從電晶體TR-L延伸的第一接點CT1_L之末端，可能會和配置於長貫孔LV另一側、從電晶體TR-R延伸的第一接點CT1_R之末端交替穿插。在y方向上，電晶體TR-L的第一接點CT1_L末端部分，可能會和電晶體TR-R的第一接點CT1_R末端有所不同。
參考圖9，分別配置於一長貫孔LV兩側的一第一電晶體TR1與一第二電晶體TR2，可能會共用一第一合併接點CT1_M1。換句話說，該第一電晶體TR1的第一接點物理性連接至第二電晶體TR2的第一接點，其中沒有介面。相對的，一第三電晶體TR3的一第一接點CT1_3，可能會和上述第一合併接點CT1_M1分離。參考圖10，配置於一長貫孔LV兩側的第一至第四電晶體TR1至 TR4，會共用一第一合併接點CT1_M2。如果第一接點之間的節距，小於最小節距，則圖9或圖10所繪示的合併接點，無須使用多個光罩進行多個圖案化程序，即可電性連接多個電晶體至一長貫孔LV。
圖11與圖12是依據本發明實施例的第一接點結構的其他案例的平面圖。參考圖11，第一接點CT1可包括與電晶體TR相鄰的第一部份S1，以及長貫孔LV下方從第一部分S1延伸的第二部份S2。在部分實施例中，從平面圖檢示，第一接點CT1可能是T形。換句話說，第二部份S2在x方向上的寬度，可能比第一部份S1在x方向上的寬度大。因為第二部份S2有相對較寬的寬度，所以第一接點CT1與長貫孔LV之間會形成充足的信號通路。例如，第二部份S2的寬度可能會在約30nm至40nm的範圍內。例如，第一接點CT1在y方向上的寬度約為100nm或更小。
圖12繪示一第一接點CT1，其更包括一部份從第二部份S2在y方向上凸出。依據本發明的部分實施例，第一接點CT1的形狀不限於圖11與圖12所繪示的形狀。第一接點CT1可以不同方式修改，而具有交疊長貫孔LV的部份，且具有相對更寬的寬度。
圖13A、圖13B、圖14A與圖14B是依據本發明部份實施例的一種半導體元件製造方法的剖面圖。圖13A與14A是沿著圖3的A-A’線所繪示的剖面圖，而圖13B與14B是沿著圖3的B-B’線所繪示的剖面圖。
參考圖13A與13B，可形成從基底100凸出的鰭板部分 F。元件隔離層111與110可在基底100形成，且元件隔離層111與110的上部可移除而形成鰭板部分F。或著，可在暴露於元件隔離層111與110的基底100上表面進行晶膜生長程序，由此形成鰭板部分F。元件隔離層111與110可包括第一元件隔離層111與第二元件隔離層110。第一元件隔離層111可能比第二元件隔離層110厚。元件隔離層111與110的形成，包括多個蝕刻程序與多個沉積程序。
一絕緣層與一傳導層可依序在鰭板部分F上形成，接著可在傳導層與絕緣層上進行圖案化程序，由此形成一閘極介電層121與一閘電極125。該閘極介電層121可能包括至少一矽氧化物層、一氮氧化矽層，或一高k介電層。高k介電層的介電常數比矽氧化物層高。該閘電極125可能包括至少一摻雜半導體、一金屬或一導電性金屬氮化物。第一與第二摻雜區131與132可分別在閘電極125兩側形成。上述第一與第二摻雜區131與132可透過離子佈植程序形成。金屬矽化物層141與142可分別在第一與第二摻雜區131與132上形成。一金屬層可在摻雜區131與132上形成，接著可在該金屬層上進行熱處理程序，形成金屬矽化物層141與142。在部分實施例中，上述金屬矽化物層141與142的形成過程可能會省略
第一介層絕緣層191在鰭板部分F之間形成後，一第二介層絕緣層192可形成，覆蓋鰭板部分F。在部分實施例中，第一與第二介層絕緣層191與192可分別透過化學氣相沉積法(CVD) 形成。上述第一與第二介層絕緣層191與192可分別包括矽氧化物層。一蝕刻終止層可位於上述第一與第二介層絕緣層191與192之間。該蝕刻終止層可能針對上述第一與第二介層絕緣層191與192具有蝕刻選擇性。例如，該蝕刻終止層可能包括一矽氮化物層。
第一、第二與第三接點CT1、CT2與CT3可形成而穿透 第二介層絕緣層192與/或第一介層絕緣層191。第一接點CT1可在第一摻雜區131上形成，而第二接點CT2可在第二摻雜區132上形成。第三接點CT3可在閘電極125上形成。可能形成接觸孔穿透第二介層絕緣層192與/或第一介層絕緣層191，接著一摻雜半導體、一金屬或一金屬氮化物可在接觸孔內沉積，由此形成第一至第三接點CT1、CT2與CT3。在部分實施例中，沉積程序可能是CVD程序或蒸鍍程序。第一接點CT1可能會形成而從第一摻雜區131延伸到第一元件隔離層111上。
參考圖14A與14B，第三介層絕緣層193、蝕刻終止層 194與一第四介層絕緣層195可依序在具有接點CT1、CT2與CT3的合成結構上形成。該蝕刻終止層194可能包括針對上述第三與第四介層絕緣層193與195而具有蝕刻選擇性的材料。在部分實施例中，如果第三與第四介層絕緣層193與195是矽氧化物層，該蝕刻終止層194可能是矽氮化物層。
可能形成一凹槽區RS，其中包括一穿透第三介層絕緣層193的介層孔144，以及一穿透第四介層絕緣層195的凹槽143。在基底100上可形成多個凹槽區RS。在部分實施例中，介層孔144 與凹槽143的形成程序，可能為雙重嵌入程序的一部份。在一實施例中(如，先凹槽法)，第四介層絕緣層195可進行蝕刻直到蝕刻終止層194暴露為止，接著介層孔141可形成而穿透蝕刻終止層194與第三介層絕緣層193。在部分實施例中(如，先導孔法)，介層孔144可形成而依序穿透第四介層絕緣層195、蝕刻終止層194，以及第三介層絕緣層193，接著可蝕刻第四介層絕緣層195，形成凹槽143，暴露蝕刻終止層194。在部分實施例中，介層孔144與凹槽143可能會透過自動對準雙重嵌入程序形成。
再次參考圖4A與4B，一傳導材料可能在介層孔144與 凹槽143內形成。結果，貫孔LV、L2與L3可分別在介層孔144內形成，而導線PL、P2與P3可分別在凹槽143內形成。換句話說，貫孔LV、L2與L3以及導線PL、P2與P3可同時以相同傳導材料形成。
圖15A與15B是依據本發明其他實施例的一種半導體元 件製造方法的剖面圖。在本實施例中，為了解釋簡單便利的目的，會省略或簡略提及前述實施例描述過的相同元件說明。
在部分實施例中，貫孔LV、L2、L3可獨立於導線PL、 P2與P3而形成。在部分實施例中，貫孔LV、L2與L3可形成而穿透第三介層絕緣層193，第四介層絕緣層195可在貫孔LV、L2與L3上形成。據此，導線PL、P2與P3可形成而穿透第四介層絕緣層195。共用導線PL的下表面可形成而接觸長貫孔LV的上表面。貫孔LV、L2與L3和導線PL、P2與P3是以相同的材料形成。 在部分實施例中，貫孔LV、L2與L3可能會以不同於導線PL、P2與P3的材料形成。
如同上述，電晶體的主動區的形狀可包括鰭形。然而， 本發明概念並不限於此。主動區的形狀可以不同方式修改。圖16依據本發明部分實施例繪示一半導體元件主動區的另一案例。在本實施例中，電晶體主動區ACT的剖面圖可具有一Ω形，其中包括與基底100相鄰的一頸部部分NC，以及具有比頸部部分NC更寬寬度的一主體部分BD。一閘極介電層GD與一閘電極GE可依序配置於主動區ACT。一部分閘電極GE可在主動區ACT下方延伸(如，主體部分BD)。
圖17是繪示依據本發明部分實施例的一種半導體元件主 動區的另一案例。在本實施例中，電晶體可包括一主動區ACT，具有奈米線(nanowire-shaped)形狀且和基底100分隔。一閘極介電層GD與一閘電極GE可依序配置於主動區ACT。閘電極GE可在主動區ACT與基底100之間延伸。
圖18是依據本發明部分實施例的包括半導體元件的電子系統案例的示意方塊流程圖。
參考圖18，依據本發明部分實施例的一電子系統1100可包括一控制器1110、一輸入/輸出(I/O)單元1120、一記憶元件1130、一介面單元1140，以及一資料匯流排1150。控制器1110、I/O單元1120、記憶元件1130與界面單元1140中，至少有兩者可透過資料匯流排1150彼此通訊。資料匯流排1150可透過傳輸的 電子信號對應至路徑。
控制器1110可能包括至少一微處理器、一數位信號處理 器、一微控制器或另一邏輯元件。其他邏輯元件可能會有與微處理器、電子信號處理器與微控制器之一相似的功能。其中I/O單元1120可包括一鍵板、一鍵盤與/或一顯示單元。記憶元件1130可儲存數據與/或指令。介面單元1140可傳輸電子數據到通訊網路，或從通訊網路接收電子數據。介面單元1140可透過無線或電纜操作。例如，該介面單元1140可包括天線，進行無線通訊或作為電纜通訊的收發器。即使圖式中未繪出，電子系統1100可能還包括一快速DRAM元件與/或一快速SRAM元件，作為快取記憶體，改善控制器1110的運作。依據本發明實施例的半導體元件，可適用於記憶元件1130、控制器1110，與/或I/O單元1120。
電子系統1100可適用於個人數位助理器(PDA)、可攜帶 式電腦、平板電腦、無線電話、手機、數位音樂播放器、記憶卡或其他電子產品。其它電子產品可以無線方式接收或傳輸資訊數據。
依據本發明的部份實施例，連接多個接點至導線的長貫孔，可以在不使用多個光罩的情況下進行。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
CT1‧‧‧第一接點
CT2‧‧‧第二接點
CT3‧‧‧第三接點
LV‧‧‧長貫孔
PL‧‧‧共用導線
P2‧‧‧第二PMOS區
P3‧‧‧第三PMOS區
TR1、TR2、TR3、TR4‧‧‧電晶體
V2‧‧‧第二貫孔
111‧‧‧第一元件隔離層

Claims (33)

  1. 一種半導體元件，包括：多個電晶體，位於一基底上，該些電晶體包括第一摻雜區；第一接點，從該些第一摻雜區沿在第一方向上延伸；一長貫孔，位於該些第一接點上，該長貫孔共同連接至彼此相鄰的多個第一接點；以及一共用導線，位於該長貫孔上且在與該第一方向交叉的第二方向上延伸，該共用導線透過該長貫孔與該些第一接點，讓該些第一摻雜區彼此電性連接。
  2. 如申請專利範圍第1項所述的半導體元件，更包括配置於該基底中的一元件隔離層，其中該共用導線垂直交疊於該元件隔離層，且該共用導線沿著該元件隔離層延伸。
  3. 如申請專利範圍第2項所述的半導體元件，其中該元件隔離層包括：一第一元件隔離層，位在該共用導線下方且沿著該共用導線延伸；以及一第二元件隔離層，其界定該基底的一主動區，其中該第一元件隔離層在相對於該基底垂直方向上比該第二元件隔離層厚。
  4. 如申請專利範圍第3項所述的半導體元件，其中該些電晶體配置於該第一元件隔離層的兩側；以及其中該第一接點延伸至該第一元件隔離層上。
  5. 如申請專利範圍第3項所述的半導體元件，其中配置於該 第一元件隔離層的一側之該些電晶體的該些第一接點末端在該共用導線延伸方向上彼此對齊。
  6. 如申請專利範圍第1項所述的半導體元件，其中該長貫孔與該共用導線的材料相同；以及其中該長貫孔與該共用導線之間不存在介面。
  7. 如申請專利範圍第1項所述的半導體元件，其中該長貫孔的上表面與該共用導線的下表面接觸。
  8. 如申請專利範圍第1項所述的半導體元件，其中該長貫孔的上表面被該共用導線完全覆蓋。
  9. 如申請專利範圍第1項所述的半導體元件，其中該長貫孔在該第一方向上的寬度比該共用導線在該第一方向上的寬度小。
  10. 如申請專利範圍第9項所述的半導體元件，其中該長貫孔在該第一方向上的寬度比該長貫孔在該第二方向上的寬度小。
  11. 如申請專利範圍第1項所述的半導體元件，其中該長貫孔的厚度是該第一接點厚度的約2倍至4倍。
  12. 如申請專利範圍第1項所述的半導體元件，其中該長貫孔包括多個長貫孔，且其中該些長貫孔在該第二方向上彼此間隔分開。
  13. 如申請專利範圍第12項所述的半導體元件，其中該些長貫孔之間的距離等於或大於該些電晶體之間最小節距的兩倍。
  14. 如申請專利範圍第12項所述的半導體元件，其中該些長貫孔之間的距離比連接至該些長貫孔之一的該些第一接點之間的 距離寬。
  15. 如申請專利範圍第1項所述的半導體元件，其中部份連接至該些長貫孔之一的該些第一接點彼此物理性連接。
  16. 如申請專利範圍第1項所述的半導體元件，其中該些第一接點中至少一個包括：一第一部分；以及一第二部份，從該第一部分在該長貫孔下延伸，其中該第二部份的寬度比該第一部分的寬度寬。
  17. 如申請專利範圍第1項所述的半導體元件，其中該些電晶體更包括第二摻雜區，其中該半導體元件還包括：第二接點，位於該些第二摻雜區上；以及第三接點，位於該些電晶體的閘電極上。
  18. 如申請專利範圍第17項所述的半導體元件，更包括：第二貫孔，位於該些第二接點上；以及第三貫孔，位於該些第三接點上，其中從該基底上表面來看該些第二貫孔與第三貫孔實際上與該長貫孔位於相同層次。
  19. 如申請專利範圍第18項所述的半導體元件，其中該長貫孔與該第二貫孔或第三貫孔之間的距離等於或大於該些閘電極之間的最小節距。
  20. 如申請專利範圍第18項所述的半導體元件，更包括：一第二導線，位於該第二貫孔上；以及 一第三導線，位於該第三貫孔上，其中從該基底該上表面來看，該第二導線與該第三導線實際上與該共用導線位於相同層次。
  21. 如申請專利範圍第1項所述的半導體元件，其中該些電晶體包括相同的導電型電晶體。
  22. 如申請專利範圍第1項所述的半導體元件，其中該些電晶體為NMOS電晶體；且其中該些第一摻雜區為該些電晶體的源極區。
  23. 如申請專利範圍第1項所述的半導體元件，其中該些電晶體為PMOS電晶體；且其中該些第一摻雜區為該些電晶體的汲極區。
  24. 一半導體元件包括：一元件隔離層，位於一基底中且在一方向上延伸；多個電晶體，位於該元件隔離層的兩側，該些電晶體包括第一摻雜區；第一接點，從該些第一摻雜區延伸至該元件隔離層上；一長貫孔，位於該些第一接點上，該長貫孔共同連接至彼此相鄰的多個第一接點；以及一共用導線，連接至該長貫孔的上表面，該共用導線沿著該元件隔離層延伸。
  25. 如申請專利範圍第24項所述的半導體元件，其中該第一接點在與該共用導線延伸方向交叉的一方向上延伸。
  26. 如申請專利範圍第24項所述的半導體元件，其中該共用 導線電性連接至該些第一摻雜區。
  27. 如申請專利範圍第24項所述的半導體元件，其中該長貫孔的上表面與該共用導線的下表面接觸；且其中該長貫孔的上表面被該共用導線完全覆蓋。
  28. 如申請專利範圍第24項所述的半導體元件，其中該長貫孔的寬度小於該共用導線在與該共用導線延伸方向交叉的一方向上的寬度。
  29. 如申請專利範圍第24項所述的半導體元件，其中該長貫孔包括多個長貫孔，且其中該些長貫孔在該共用導線的延伸方向上彼此間隔分開。
  30. 如申請專利範圍第29項所述的半導體元件，其中該些長貫孔之間的距離等於或大於該些電晶體閘極之間最小節距的兩倍。
  31. 如申請專利範圍第29項所述的半導體元件，其中該些長貫孔之間的距離比連接至該些長貫孔之一的該些第一接點之間的距離寬。
  32. 如申請專利範圍第24項所述的半導體元件，其中部分連接至該些長貫孔之一的該些第一接點彼此物理性連接。
  33. 一半導體元件包括：多個電晶體，位於一基底上且包括第一摻雜區；接點，從該第一摻雜區在一方向上延伸；以及一共用導線，位於該接點上且在與該方向交叉的一方向上延 伸，該共用導線電性連接至該些第一摻雜區，其中該共用導線包括一長貫孔從該共用導線下表面向該基底凸出；且其中該共用導線的該長貫孔共同連接至彼此相鄰的多個第一接點。
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