TW201407734A - 半導體覆晶接合結構及方法 - Google Patents

半導體覆晶接合結構及方法 Download PDF

Info

Publication number
TW201407734A
TW201407734A TW101127901A TW101127901A TW201407734A TW 201407734 A TW201407734 A TW 201407734A TW 101127901 A TW101127901 A TW 101127901A TW 101127901 A TW101127901 A TW 101127901A TW 201407734 A TW201407734 A TW 201407734A
Authority
TW
Taiwan
Prior art keywords
intermetallic compound
layer
chip bonding
flip chip
bonding structure
Prior art date
Application number
TW101127901A
Other languages
English (en)
Other versions
TWI500129B (zh
Inventor
Yu-Hsiang Hsiao
Chin-Li Kao
Ying-Ta Chiu
Kwang-Lung Lin
Chiu-Wen Lee
Ping-Feng Yang
Chang-Chi Lee
Original Assignee
Advanced Semiconductor Eng
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Eng filed Critical Advanced Semiconductor Eng
Priority to TW101127901A priority Critical patent/TWI500129B/zh
Publication of TW201407734A publication Critical patent/TW201407734A/zh
Application granted granted Critical
Publication of TWI500129B publication Critical patent/TWI500129B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector

Landscapes

  • Wire Bonding (AREA)

Abstract

本發明關於一種半導體覆晶接合結構及方法。該半導體覆晶接合結構包括一第一半導體元件、一第一介金屬化合物、一第二半導體元件、一第二介金屬化合物及一銲料層。該第一介金屬化合物係鄰接於該第一半導體元件之金屬柱。該第二介金屬化合物鄰接於該第二半導體元件之電性接點。該銲料層位於該第一介金屬化合物及該第二介金屬化合物之間。藉此，可有效提高可靠度。

Description

半導體覆晶接合結構及方法
本發明係關於一種半導體覆晶接合結構及方法，詳言之，係關於一種可減少介金屬化合物之生成之半導體覆晶接合結構及方法。
習知半導體覆晶接合方法中，會在上晶片之金屬柱(Metal Pillar)上鍍上一層鎳層以作為障蔽層(Barrier Layer)，之後再將銲料形成於該鎳層上。接著，將該上晶片置放於一下晶片或一基板上，使得該金屬柱上之銲料接觸該下晶片或該基板上之銲墊上之表面處理層。接著，進行回銲製程，使得該銲料融化而接合於該銲墊上，以形成一覆晶接合結構。
該習知方法中，該表面處理層之材質係為鎳鈀金，且該銲料之材質係為錫及銀。因此，在回銲後，該覆晶接合結構會具有三種介金屬化合物(Intermetallic Compound,IMC)：(Cu,Ni)6Sn5、(Cu,Ni)3Sn4及(Pd,Ni)Sn4，其中該(Cu,Ni)6Sn5介金屬化合物係位於該鎳層上，該(Cu,Ni)3Sn4介金屬化合物係位於該銲墊之表面處理層上，該(Pd,Ni)Sn4介金屬化合物則位於該(Cu,Ni)6Sn5介金屬化合物及該(Cu,Ni)3Sn4介金屬化合物間之銲料層中。
該(Pd,Ni)Sn4介金屬化合物會降低該覆晶接合結構之剪力強度(Shear Strength)。此外，在通電一段時間後該(Pd,Ni)Sn4介金屬化合物會轉換為(Ni,Pd)3Sn4介金屬化合 物，且會形成孔隙於兩介金屬化合物之間，因此會降低該覆晶接合結構之使用壽命。
因此，有必要提供一種半導體覆晶接合結構及方法，以解決上述問題。
本揭露之一方面係關於一種半導體覆晶接合結構。在一實施例中，該半導體覆晶接合結構包括一第一半導體元件、一第一介金屬化合物(Intermetallic Compound,IMC)、一第二半導體元件、一第二介金屬化合物及一銲料層。該第一半導體元件具有一金屬柱。該第一介金屬化合物直接位於該金屬柱上。該第二半導體元件具有一電性接點。該第二介金屬化合物鄰接於該電性接點。該銲料層位於該第一介金屬化合物及該第二介金屬化合物之間。
本揭露之另一方面係關於一種半導體覆晶接合結構。在一實施例中，該半導體覆晶接合結構包括一第一半導體元件、一第一介金屬化合物、一第二半導體元件、一第二介金屬化合物及一銲料層。該第一半導體元件具有一金屬柱、一障蔽層(Barrier Layer)及一鍍層，該障蔽層係位於該金屬柱之一末端上，該鍍層係位於該障蔽層上。該第一介金屬化合物直接位於該鍍層上。該第二半導體元件具有一電性接點。該第二介金屬化合物鄰接於該電性接點。該銲料層位於該第一介金屬化合物及該第二介金屬化合物之間。
本揭露之另一方面係關於一種半導體覆晶接合方法。在 一實施例中，該半導體覆晶接合方法包括以下步驟：(a)提供一第一半導體元件，該第一半導體元件具有一金屬柱；(b)形成一銲料於該金屬柱之一末端；(c)將該第一半導體元件置放於一第二半導體元件上，使得該金屬柱上之銲料接觸該第二半導體元件之一電性接點；及(d)進行回銲，以形成一第一介金屬化合物及一第二介金屬化合物，其中該第一介金屬化合物係鄰接於該金屬柱，且該第二介金屬化合物係鄰接於該電性接點。
參考圖1，顯示本發明半導體封裝結構之一實施例之剖視示意圖。該半導體封裝結構1包括一基材10、複數個外接銲球36、一中介基板38、一第一底膠40、一上晶片42、複數個銲料層44、一第二底膠46及一封膠材料48。
該基材10係為一矽基材、一晶圓或一玻璃基材，其具有一上表面101、一下表面102、一上電路層20、一下電路層30、一上保護層32及一下保護層34。該上電路層20係位於該基材10之上表面101，且該下電路層30係位於該基材10之下表面102。該上保護層32係覆蓋該上電路層20及該基材10之上表面101，且具有複數個開口321以顯露部分該上電路層20。該下保護層34係覆蓋該下電路層34及該基材10之下表面102，且具有複數個開口341以顯露部分該下電路層34。在本實施例中，該上電路層20、該下電路層30之材質係為銅，且該上保護層32及該下保護層34係為防銲層，其材質係例如聚醯亞胺(Polyimide，PI)。該等外接銲球36 係位於該顯露之下電路層30上，以供外界連接之用。該等外接銲球36係位於該顯露之第三下線路層30上，以供外界連接之用。
該中介基板38係為一矽基材、一晶圓或一玻璃基材，且具有一上表面381、一下表面382、一上佈線層383、一下佈線層384、複數個導通柱385、一下保護層387及複數個銲球388。該上佈線層383及該下佈線層384係分別位於該中介基板38之上表面381及下表面382。該等導通柱385係貫穿該中介基板38，且接觸及電性連接該上佈線層383及該下佈線層384。該下保護層387係覆蓋該下佈線層384及該中介基板38之下表面382，且具有複數個開口以顯露部分該下佈線層384。該等銲球388係接觸且電性連接該顯露之下佈線層384及該顯露之上線路層20。該第一底膠40係位於該中介基板38及該基材10之間以保護該等銲球388。在本實施例中，該下保護層387係為防銲層，其材質係例如聚醯亞胺(Polyimide，PI)。
該上晶片42係接合於該中介基板38上，且具有複數個金屬柱424。每一該等銲料層44係位於該每一該等金屬柱424及該顯露部分該上佈線層383之間，用以將該等金屬柱424接合於該上佈線層383上。該第二底膠46係位於該上晶片42及該中介基板38之間以保護該等金屬柱424及該等銲料層44。
該封膠材料48係位於該基材10之上表面101上，以包覆該中介基板38、該第一底膠40、該上晶片42及該第二底膠 46。可以理解的是，該第一底膠40及該第二底膠46也可以省略。
參考圖2，顯示圖1之半導體封裝結構中該中介基板及該上晶片間之覆晶接合結構之一實施例之區域A之放大示意圖。在本實施例中，該覆晶接合結構包括一第一半導體元件(例如該上晶片42)、一第一介金屬化合物(Intermetallic Compound,IMC)50、一第二半導體元件(例如該中介基板38)、一第二介金屬化合物52及一銲料層44。
該第一半導體元件(例如該上晶片42)具有一主動面421、一金屬線路層422、一晶種層423、該等金屬柱424及一保護層425。該金屬線路層422係位於該主動面421上。在本實施例中，該金屬線路層422係包括複數條電性絕緣之線段，其材質係為鋁、銅或鋁銅。該保護層425覆蓋該主動面421及該金屬線路層422，且具有複數個開口4251以顯露部分該金屬線路層422。在本實施例中，該保護層425係為一鈍化層，其材質係為金屬氧化物。該等金屬柱424係鄰接於該金屬線路層422上，且電性連接至該金屬線路層422。在本實施例中，該晶種層423係位於每一該等開口4251中之金屬線路層422上，且每一該等金屬柱424係位於每一該等晶種層423上。亦即，每一該等晶種層423係位於每一該等金屬柱424及該金屬線路層422之間。然而，可以理解的是，該等晶種層423也可以省略，且每一該等金屬柱424係直接位於該金屬線路層422上。在本實施例中，該等金屬柱424之材質係為銅，且該等晶種層423之材質係為 鈦銅。
該第二半導體元件(例如該中介基板38)具有一電性接點，用以電性連接該第一半導體元件(例如該上晶片42)。在本實施例中，該第二半導體元件(例如該中介基板38)之部分上佈線層383係形成銲墊3831。該銲墊3831即為該電性接點。在本實施例中，該第二半導體元件(例如該中介基板38)更具有一表面處理層39，其位於該銲墊3831上。該表面處理層39之材質係為鎳、鎳錫、鎳金、鎳鈀或鎳鈀金，且該銲墊3831之材質係為銅。
該第一介金屬化合物50直接位於該金屬柱424之末端上。亦即，該第一介金屬化合物50與該銅金屬柱424之間沒有任何障蔽層(Barrier Layer)，因此該第一介金屬化合物50直接接觸該銅金屬柱424。該第二介金屬化合物52鄰接於該第二半導體元件之電性接點(即銲墊3831)。在本實施例中，該第二介金屬化合物52係直接位於該表面處理層39上，且直接接觸該表面處理層39。該第一介金屬化合物50之材質與該第二介金屬化合物52之材質係相同，其皆為(Cu,Ni)xSny，例如：(Cu,Ni)6Sn5。該銲料層44係位於該第一介金屬化合物50及該第二介金屬化合物52之間，其材質係為錫或錫銀。
在本實施例中，該銅金屬柱424之末端上沒有鍍上任何障蔽層(Barrier Layer)(例如鎳層)，因此，在進行回銲製程時，該銅金屬柱424之銅及該表面處理層39之鎳會很快地進入該銲料層44，而形成該第一介金屬化合物50(其材質 為(Cu,Ni)6Sn5)及該第二介金屬化合物52(其材質為(Cu,Ni)6Sn5)。根據吉布斯能量(Gibb Energy)公式，當形成能量不同時，形成能量小且穩定性高的介金屬化合物會先形成。由於(Cu,Ni)6Sn5之形成能量比(Pd,Ni)Sn4以及(Ni,Cu)3Sn4兩者之形成能量小，並更為穩定，因此，該第一介金屬化合物50(其材質為(Cu,Ni)6Sn5)及該第二介金屬化合物52(其材質為(Cu,Ni)6Sn5)會先形成，且形成後會抑制(Pd,Ni)Sn4以及(Ni,Cu)3Sn4二種介金屬化合物之形成。亦即，在本實施例中，大部分生成(Cu,Ni)6Sn5，僅少量生成(Pd,Ni)Sn4以及(Ni,Cu)3Sn4二種介金屬化合物。
在本實施例中，該第一介金屬化合物50及該第二介金屬化合物52之厚度皆約為2 μm，且該銲料層44之厚度約為15至16 μm。當該覆晶接合結構通電一段時間後，該第一介金屬化合物50及該第二介金屬化合物52之厚度會成長至約為3.5 μm，且該銲料層44之厚度會減少至約為13 μm。因此，該第一介金屬化合物50及該第二介金屬化合物52不會完全取代該銲料層44。同時，由於該銲料層44中不會有孔隙之生成，因而可增加該覆晶接合結構之使用壽命。
參考圖3，顯示本發明覆晶接合結構之另一實施例之示意圖。本實施例之覆晶接合結構與圖2所示之覆晶接合結構大致相同，其中相同之元件賦予相同之編號。本實施例之覆晶接合結構與圖2所示之覆晶接合結構不同處如下所述，在本實施例中，該金屬柱424更具有一外圍保護層54，位於該金屬柱424之側壁，且包圍該金屬柱424。在本 實施例中，該外圍保護層54之材質係為金屬氧化物。該外圍保護層54之形成方式如下，首先將一遮蔽層蓋住該金屬柱424末端底面，接著將該該金屬柱424連同該遮蔽層放在一氧化氣體中以形成該外圍保護層54於該金屬柱424之側壁。移除該遮蔽層之後，再形成該銲料層44於該金屬柱424末端。
參考圖4，顯示本發明覆晶接合結構之另一實施例之示意圖。本實施例之覆晶接合結構與圖2所示之覆晶接合結構大致相同，其中相同之元件賦予相同之編號。本實施例之覆晶接合結構與圖2所示之覆晶接合結構不同處如下所述，在本實施例中，該第一半導體元件(例如該上晶片42)更具有一障蔽層(Barrier Layer)426及一鍍層427。該障蔽層426之材質係為鎳，且位於該金屬柱424之一末端上。該鍍層427係位於該障蔽層426上。在本實施例中，該鍍層427之材質係與該金屬柱424之材質相同，其皆為銅。因此，該第一介金屬化合物50係直接位於且直接接觸該鍍層427。該第一介金屬化合物50之材質與該第二介金屬化合物52之材質係相同，其皆為(Cu,Ni)6Sn5。此外，本實施例之該第一半導體元件之該金屬柱424也可以具有該外圍保護層54。
參考圖5，顯示本發明覆晶接合結構之另一實施例之示意圖。本實施例之覆晶接合結構與圖4所示之覆晶接合結構大致相同，其中相同之元件賦予相同之編號。本實施例之覆晶接合結構與圖4所示之覆晶接合結構不同處如下所 述，在本實施例中，該第一半導體元件(例如該上晶片42)僅具有該障蔽層426，而不具有該鍍層427。因此，本實施例之第一介金屬化合物50a係直接位於且直接接觸該障蔽層426與該銲料層44，第二介金屬化合物52a係直接位於且直接接觸該表面處理層39與該銲料層44。此外，在本實施例中，該金屬柱424之銅因為該障蔽層426之作用，故不會進入該銲料層44，因此，該第一介金屬化合物50a之材質與第二介金屬化合物52a之材質係相同，其皆為Ni3Sn4。
參考圖6至圖8，顯示本發明半導體覆晶接合方法之一實施例之示意圖。本實施例係用以製得如圖2所示之覆晶接合結構。
參考圖6，提供一第一半導體元件。在本實施例中，該第一半導體元件係為該上晶片42，其具有該主動面421、該金屬線路層422、該晶種層423、該等金屬柱424及該保護層425。該金屬線路層422係位於該主動面421上。在本實施例中，該金屬線路層422係包括複數條電性絕緣之線段，其材質係為鋁、銅或鋁銅。該保護層425覆蓋該主動面421及該金屬線路層422，且具有複數個開口4251以顯露部分該金屬線路層422。在本實施例中，該保護層425係為一鈍化層，其材質係為金屬氧化物。該等金屬柱424係鄰接於該金屬線路層422上，且電性連接至該金屬線路層422。在本實施例中，該晶種層423係位於每一該等開口4251中之金屬線路層422上，且每一該等金屬柱424係位於每一該等晶種層423上。亦即，每一該等晶種層423係位於 每一該等金屬柱424及該金屬線路層422之間。然而，可以理解的是，該等晶種層423也可以省略，且每一該等金屬柱424係直接位於該金屬線路層422上。在本實施例中，該等金屬柱424之材質係為銅，且該等晶種層423之材質係為鈦銅。
參考圖7，形成一銲料44a於該金屬柱424之末端。亦即，該金屬柱424之末端不具有任何障蔽層(Barrier Layer)(例如鎳層)，使得該銲料44a係直接接觸該銅金屬柱424之末端上。該銲料44a之材質係為錫或錫銀。接著，提供一第二半導體元件。在本實施例中，該第二半導體元件係為該中介基板38，其具有一電性接點，用以電性連接該第一半導體元件(該上晶片42)。該第二半導體元件(該中介基板38)之部分上佈線層383係形成銲墊3831。在本實施例中，該第二半導體元件(該中介基板38)更具有一表面處理層39，其位於該銲墊3831上。該表面處理層39之材質係為鎳、鎳金、鎳鈀或鎳鈀金，且該銲墊3831之材質係為銅。
參考圖8，將該第一半導體元件(該上晶片42)置放於一第二半導體元件(該中介基板38)上，使得該金屬柱424上之銲料44a接觸該第二半導體元件(該中介基板38)之一電性接點(即該銲墊3831)。接著，進行回銲製程，以形成該第一介金屬化合物50及該第二介金屬化合物52，而製得如圖2所示之覆晶接合結構，其中該第一介金屬化合物50係鄰接於該金屬柱424，且該第二介金屬化合物52係鄰接於該電性接點(即該銲墊3831)。該第一介金屬化合物50直接位於 且直接接觸該金屬柱424之末端。在本實施例中，該第二介金屬化合物52係直接位於且直接接觸該表面處理層39。
在本實施例中，該銅金屬柱424之末端上沒有鍍上任何障蔽層(Barrier Layer)(例如鎳層)，因此，在進行回銲製程時，該銅金屬柱424之銅會很快地進入該銲料44a，而形成該第一介金屬化合物50(其材質為(Cu,Ni)6Sn5)，同時，該表面處理層39之鎳亦很快地進入該銲料44a，而形成該第二介金屬化合物52(其材質為(Cu,Ni)6Sn5)。如此，會抑制(Pd,Ni)Sn4以及(Ni,Cu)3Sn4二種介金屬化合物之形成。亦即，在本實施例中，會生成大量的(Cu,Ni)6Sn5，而僅生成少量之(Pd,Ni)Sn4以及(Ni,Cu)3Sn4。
參考圖9，顯示本發明半導體覆晶接合方法之另一實施例之示意圖。本實施例係用以製得如圖4所示之覆晶接合結構。本實施例之覆晶接合方法與圖6至圖8所示之覆晶接合方法大致相同，其中相同之元件賦予相同之編號。本實施例之覆晶接合方法與圖6至圖8所示之覆晶接合方法不同處如下所述。該第一半導體元件(例如該上晶片42)更具有該障蔽層426及該鍍層427。該障蔽層426之材質係為鎳，且位於該金屬柱424之一末端上。該鍍層427係位於該障蔽層426上，且其厚度約為2至8μm。在本實施例中，該鍍層427之材質係與該金屬柱424之材質相同，其皆為銅。該銲料44a係位於該鍍層427上。
接著，將該第一半導體元件(該上晶片42)置放於一第二半導體元件(該中介基板38)上，使得該銲料44a接觸該第二 半導體元件(該中介基板38)之電性接點(即該該銲墊3831)上之該表面處理層39。接著，進行回銲製程，以形成該第一介金屬化合物50及該第二介金屬化合物52，而製得如圖4所示之覆晶接合結構。
參考圖10，顯示本發明半導體覆晶接合方法之另一實施例之示意圖，本實施例係用以製得如圖4所示之覆晶接合結構。本實施例之覆晶接合方法與圖9所示之覆晶接合方法大致相同，其中相同之元件賦予相同之編號。本實施例之覆晶接合方法與圖9所示之覆晶接合方法不同處如下所述。該第二半導體元件之該表面處理層39上更具有銲料44b。接著，將該第一半導體元件置放於一第二半導體元件上，使得該銲料44a接觸該表面處理層39上之該銲料44b。接著，進行回銲製程，而製得如圖4所示之覆晶接合結構。
參考圖11，顯示本發明半導體覆晶接合方法之另一實施例之示意圖。本實施例係用以製得如圖5所示之覆晶接合結構。本實施例之覆晶接合方法與圖10所示之覆晶接合方法大致相同，其中相同之元件賦予相同之編號。本實施例之覆晶接合方法與圖10所示之覆晶接合方法不同處如下所述。在本實施例中，該第一半導體元件(例如該上晶片42)僅具有該障蔽層426，而不具有該鍍層427。因此，該銲料44a係直接位於該障蔽層426上。接著，將該第一半導體元件置放於一第二半導體元件上，使得該銲料44a接觸該表面處理層39上之該銲料44b。接著，進行回銲製程，而製 得如圖5所示之覆晶接合結構。
參考圖12，顯示本發明覆晶接合結構之一實施例與習知覆晶接合結構之電遷移測試(EM-Testing)之比較圖。圖中◆代表本發明覆晶接合結構之該實施例(如圖2所示)，其材質如下：金屬柱424為銅，銲料層44為錫銀，表面處理層39為鎳鈀金。圖中■代表習知覆晶接合結構，其材質如下：金屬柱為銅且鍍上一層鎳層做為障蔽層，銲料層為錫銀，表面處理層為鎳鈀金。本測試之條件如下：直流電之電流密度為1.81＊104A/cm2，通電時間為160小時，環境溫度為100℃，銲料層溫度為170至180℃。由圖中可看出，在習知覆晶接合結構中所生成之介金屬化合物之厚度總和會大於本發明覆晶接合結構之該實施例中所生成之介金屬化合物之厚度總和，而且此現象在通電時間越久越明顯。因此，實驗結果得知，本發明覆晶接合結構之該實施例之電遷移壽命(EM-Lifetime)為635小時，而該習知覆晶接合結構之電遷移壽命為557小時，因此，本發明覆晶接合結構之該實施例於嚴苛電遷移測試下壽命比該習知覆晶接合結構之電遷移壽命增加至少14%。若於一般電遷移測試環境，本發明之電遷移壽命優勢會更顯著。
此外，在上述習知覆晶接合結構中，鈀會與銲料生成PdSn4，而降低剪力強度(Shear Strength)：而在本發明覆晶接合結構之該實施例中，銅會抑制(Pd,Ni)Sn4之生成，而提高剪力強度。根據文獻顯示，當鈀在銲料中佔0.2wt%時，因PdSn4之生成而造成習知覆晶接合結構之剪力強度 約為1250g，而本發明覆晶接合結構之該實施例由於其介金屬化合物為(Cu,Ni)6Sn5，因此其剪力強度約為1900g。相較之下，本發明覆晶接合結構之該實施例之剪力強度比該習知覆晶接合結構之剪力強度增加約50%。因此，本發明覆晶接合結構之該實施例之可靠度係優於該習知覆晶接合結構。
惟上述實施例僅為說明本發明之原理及其功效，而非用以限制本發明。因此，習於此技術之人士對上述實施例進行修改及變化仍不脫本發明之精神。本發明之權利範圍應如後述之申請專利範圍所列。
1‧‧‧本發明半導體封裝結構之一實施例
10‧‧‧基材
20‧‧‧上電路層
30‧‧‧下電路層
32‧‧‧上保護層
34‧‧‧下保護層
36‧‧‧外接銲球
38‧‧‧中介基板
38a‧‧‧晶片
39‧‧‧表面處理層
40‧‧‧第一底膠
42‧‧‧上晶片
44‧‧‧銲料層
44a‧‧‧銲料
44b‧‧‧銲料
46‧‧‧第二底膠
48‧‧‧封膠材料
50‧‧‧第一介金屬化合物
52‧‧‧第二介金屬化合物
54‧‧‧外圍保護層
101‧‧‧基材之上表面
102‧‧‧基材之下表面
321‧‧‧上保護層之開口
341‧‧‧下保護層之開口
381‧‧‧中介基板之上表面
382‧‧‧中介基板之下表面
383‧‧‧上佈線層
384‧‧‧下佈線層
385‧‧‧導通柱
387‧‧‧下保護層
388‧‧‧銲球
421‧‧‧上晶片之主動面
422‧‧‧金屬線路層
423‧‧‧晶種層
424‧‧‧金屬柱
425‧‧‧保護層
426‧‧‧障蔽層
427‧‧‧鍍層
3831‧‧‧銲墊
4251‧‧‧保護層之開口
圖1顯示本發明半導體封裝結構之一實施例之剖視示意圖；圖2顯示圖1之半導體封裝結構中該中介基板及該上晶片間之覆晶接合結構之一實施例之區域A之放大示意圖；圖3顯示本發明覆晶接合結構之另一實施例之示意圖：圖4顯示本發明覆晶接合結構之另一實施例之示意圖；圖5顯示本發明覆晶接合結構之另一實施例之示意圖；圖6至圖8顯示本發明半導體覆晶接合方法之一實施例之示意圖；圖9顯示本發明半導體覆晶接合方法之另一實施例之示意圖；圖10顯示本發明半導體覆晶接合方法之另一實施例之示意圖； 圖11顯示本發明半導體覆晶接合方法之另一實施例之示意圖；及圖12顯示本發明覆晶接合結構之一實施例與習知覆晶接合結構之電遷移測試(EM-Testing)之比較圖。
38‧‧‧中介基板
39‧‧‧表面處理層
42‧‧‧上晶片
44‧‧‧銲料層
46‧‧‧第二底膠
50‧‧‧第一介金屬化合物
52‧‧‧第二介金屬化合物
381‧‧‧中介基板之上表面
383‧‧‧上佈線層
385‧‧‧導通柱
421‧‧‧上晶片之主動面
422‧‧‧金屬線路層
423‧‧‧晶種層
424‧‧‧金屬柱
425‧‧‧保護層
3831‧‧‧銲墊
4251‧‧‧保護層之開口

Claims (20)

  1. 一種半導體覆晶接合結構，包括：一第一半導體元件，具有一金屬柱；一第一介金屬化合物(Intermetallic Compound,IMC)，直接位於該金屬柱上；一第二半導體元件，具有一電性接點；一第二介金屬化合物，鄰接於該電性接點；及一銲料層，位於該第一介金屬化合物及該第二介金屬化合物之間。
  2. 如請求項1之半導體覆晶接合結構，其中該金屬柱之材質係為銅，該第一介金屬化合物直接接觸該銅金屬柱，且該第一介金屬化合物之材質與該第二介金屬化合物之材質係相同。
  3. 如請求項2之半導體覆晶接合結構，其中該第一介金屬化合物之材質與該第二介金屬化合物之材質皆為(Cu,Ni)6Sn5。
  4. 如請求項2之半導體覆晶接合結構，其中該第一介金屬化合物之材質與該第二介金屬化合物之材質更包括(Ni,Cu)3Sn4及其他介金屬化合物。
  5. 如請求項1之半導體覆晶接合結構，其中該電性接點係為一銲墊，該第二半導體元件更具有一表面處理層，位於該銲墊上，且該第二介金屬化合物係直接位於該表面處理層上。
  6. 如請求項5之半導體覆晶接合結構，其中該表面處理層 之材質係為鎳、鎳錫、鎳金、鎳鈀或鎳鈀金。
  7. 如請求項1之半導體覆晶接合結構，其中該金屬柱具有一外圍保護層，位於該金屬柱之側壁，且包圍該金屬柱。
  8. 如請求項1之半導體覆晶接合結構，其中該第一介金屬化合物及該第二介金屬化合物之厚度皆約為2 μm，且該銲料層之厚度約為15至16 μm。
  9. 如請求項1之半導體覆晶接合結構，其中當該半導體覆晶接合結構通電一段時間後，該第一介金屬化合物及該第二介金屬化合物之厚度會成長至約為3.5 μm，且該銲料層之厚度會減少至約為13 μm。
  10. 一種半導體覆晶接合結構，包括：一第一半導體元件，具有一金屬柱、一障蔽層(Barrier Layer)及一鍍層，該障蔽層係位於該金屬柱之一末端上，該鍍層係位於該障蔽層上；一第一介金屬化合物(Intermetallic Compound,IMC)，直接位於該鍍層上；一第二半導體元件，具有一電性接點；一第二介金屬化合物，鄰接於該電性接點；及一銲料層，位於該第一介金屬化合物及該第二介金屬化合物之間。
  11. 如請求項10之半導體覆晶接合結構，其中該鍍層之材質係與該金屬柱之材質相同。
  12. 如請求項10之半導體覆晶接合結構，其中該鍍層與該金 屬柱之材質係為銅，該第一介金屬化合物直接接觸該銅鍍層，且該第一介金屬化合物之材質與該第二介金屬化合物之材質係相同，其皆為(Cu,Ni)6Sn5。
  13. 如請求項10之半導體覆晶接合結構，其中該第一介金屬化合物之材質與該第二介金屬化合物之材質更包括(Ni,Cu)3Sn4及其他介金屬化合物。
  14. 如請求項10之半導體覆晶接合結構，其中該第一半導體元件更具有一金屬線路層，該金屬柱係鄰接於該金屬線路層上，且電性連接該金屬線路層。
  15. 如請求項10之半導體覆晶接合結構，其中該電性接點係為一銲墊，該第二半導體元件更具有一表面處理層，位於該銲墊上，且該第二介金屬化合物係直接位於該表面處理層上。
  16. 如請求項15之半導體覆晶接合結構，其中該表面處理層之材質係為鎳、鎳錫、鎳金、鎳鈀或鎳鈀金。
  17. 如請求項10之半導體覆晶接合結構，其中該金屬柱具有一外圍保護層，位於該金屬柱之側壁，且包圍該金屬柱。
  18. 一種半導體覆晶接合方法，包括：(a)提供一第一半導體元件，該第一半導體元件具有一金屬柱；(b)形成一銲料於該金屬柱之一末端；(c)將該第一半導體元件置放於一第二半導體元件上，使得該金屬柱上之銲料接觸該第二半導體元件之一 電性接點；及(d)進行回銲，以形成一第一介金屬化合物(Intermetallic Compound,IMC)及一第二介金屬化合物，其中該第一介金屬化合物係鄰接於該金屬柱，且該第二介金屬化合物係鄰接於該電性接點。
  19. 如請求項18之半導體覆晶接合方法，其中該步驟(a)中，第一半導體元件更具有一障蔽層及一鍍層，該障蔽層係位於該金屬柱之一末端上，該鍍層係位於該障蔽層上，該金屬柱及該鍍層之材質係為銅，且該步驟(b)中，該銲料係直接接觸該銅鍍層。
  20. 如請求項18之半導體覆晶接合方法，其中該步驟(c)中，該電性接點係為一銲墊，該第二半導體元件更具有一表面處理層，位於該電性接點上，且該步驟(d)中，該第二介金屬化合物係直接位於該表面處理層上。
TW101127901A 2012-08-03 2012-08-03 半導體覆晶接合結構及方法 TWI500129B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW101127901A TWI500129B (zh) 2012-08-03 2012-08-03 半導體覆晶接合結構及方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW101127901A TWI500129B (zh) 2012-08-03 2012-08-03 半導體覆晶接合結構及方法

Publications (2)

Publication Number Publication Date
TW201407734A true TW201407734A (zh) 2014-02-16
TWI500129B TWI500129B (zh) 2015-09-11

Family

ID=50550573

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101127901A TWI500129B (zh) 2012-08-03 2012-08-03 半導體覆晶接合結構及方法

Country Status (1)

Country Link
TW (1) TWI500129B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9443813B1 (en) 2015-03-05 2016-09-13 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same
US9779969B2 (en) 2014-03-13 2017-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and manufacturing method
US20220367398A1 (en) * 2017-12-14 2022-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure with a barrier layer and method for manufacturing the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8143722B2 (en) * 2006-10-05 2012-03-27 Flipchip International, Llc Wafer-level interconnect for high mechanical reliability applications
US20090297879A1 (en) * 2008-05-12 2009-12-03 Texas Instruments Incorporated Structure and Method for Reliable Solder Joints
TWI445147B (zh) * 2009-10-14 2014-07-11 Advanced Semiconductor Eng 半導體元件

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9779969B2 (en) 2014-03-13 2017-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and manufacturing method
TWI630691B (zh) * 2014-03-13 2018-07-21 台灣積體電路製造股份有限公司 封裝結構及形成方法
US9443813B1 (en) 2015-03-05 2016-09-13 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same
US9960136B2 (en) 2015-03-05 2018-05-01 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same
US20220367398A1 (en) * 2017-12-14 2022-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure with a barrier layer and method for manufacturing the same
US11984419B2 (en) * 2017-12-14 2024-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure with a barrier layer

Also Published As

Publication number Publication date
TWI500129B (zh) 2015-09-11

Similar Documents

Publication Publication Date Title
JP4074862B2 (ja) 半導体装置の製造方法、半導体装置、および半導体チップ
US8237276B2 (en) Bump structure and fabrication method thereof
US10461052B2 (en) Copper structures with intermetallic coating for integrated circuit chips
TW201714260A (zh) 晶片的疊層封裝結構及疊層封裝方法
US9293432B2 (en) Metal contact for chip packaging structure
JP2014116367A (ja) 電子部品、電子装置の製造方法及び電子装置
JP2010272737A (ja) 半導体装置の製造方法
TW201719829A (zh) 電子封裝件及其製法
US7956460B2 (en) Semiconductor chip and method for manufacturing same, electrode structure of semiconductor chip and method for forming same, and semiconductor device
US9443813B1 (en) Semiconductor device and method for manufacturing the same
US20140061928A1 (en) Interconnection structure for semiconductor package
TWI500129B (zh) 半導體覆晶接合結構及方法
US10199345B2 (en) Method of fabricating substrate structure
TW201227901A (en) Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
KR20200035197A (ko) 반도체 장치 및 그 제조 방법
CN111199946A (zh) 铜柱凸点结构及其制造方法
JP2012190939A (ja) 半導体装置およびその製造方法
TW201225209A (en) Semiconductor device and method of confining conductive bump material with solder mask patch
US10049975B2 (en) Substrate structure
US9601374B2 (en) Semiconductor die assembly
CN110838477B (zh) 电子封装件及其制法
KR101354750B1 (ko) 반도체 디바이스 및 그 제조 방법
US20200273834A1 (en) Electronic device and manufacturing method thereof
CN102800641B (zh) 半导体覆晶接合结构及方法
JP2017092341A (ja) 電極構造、接合方法及び半導体装置