TW201336022A

TW201336022A - 嵌鑲字元線

Info

Publication number: TW201336022A
Application number: TW101106292A
Authority: TW
Inventors: Shih-Hung Chen; Hang-Ting Lue; Yen-Hao Shih
Original assignee: Macronix Int Co Ltd
Priority date: 2012-02-24
Filing date: 2012-02-24
Publication date: 2013-09-01
Also published as: TWI541943B

Abstract

本發明揭露一種具有嵌鑲字元線的三維非揮發記憶胞陣列。例如是矽的導線形成於非揮發記憶結構堆疊之上。字元線溝渠用來分隔相鄰的矽線。這些由字元線溝渠分隔的矽線被氧化，形成絕緣表面於此字元線溝渠中。字元線然後於字元線溝渠中形成。

Description

嵌鑲字元線

本發明之技術係關於高密度記憶裝置，特別是關於記憶裝置中具有多階層記憶胞以提供三維記憶體陣列的安排。

在一三維記憶體陣列的範例中，每一個包括長條半導體堆疊與長條氧化物交錯排列的多個山脊狀，以及這些山脊由例如是多晶矽的電荷儲存層或是類似氧化矽氮化矽氧化矽的電荷捕捉材料覆蓋。字元線與山脊正交且順形地，以對此三維記憶胞陣列的記憶胞進行存取。例如是氧化矽的絕緣線與山脊正交且順形地，將相鄰的字元線彼此電性隔離。

然而，形成氧化矽線將相鄰的字元線彼此電性隔離並不是一件很簡單的工作。第1及第2圖顯示不同製程中製造三維陣列的字元線及氧化矽線所遭遇的問題。

第1圖顯示一三維記憶陣列裝置的示意圖，其中多晶矽字元線是於分隔字元線的氧化矽前形成，且多晶矽殘留物會形成不欲見的導橋造成相鄰字元線間的電性連接。

半導體長條堆疊11、13、15是由絕緣材料長條10、12、14、16分隔。交錯排列的半導體/氧化矽長條堆疊是由例如是ONO或ONONO的電荷儲存層26覆蓋。多晶矽字元線55藉由用多晶矽覆蓋交錯排列的半導體/氧化矽長條和電荷儲存層的堆疊，且將相鄰多晶矽字元線間多餘的多晶矽蝕刻去除以在相鄰多晶矽字元線間形成溝渠。於蝕刻去除多餘的多晶矽後，氧化矽線形成以隔離相鄰多晶矽字元線。

由於電荷儲存層覆蓋之交錯排列的半導體/氧化矽長條堆疊的高度相對於介於相鄰字元線間之理想距離所代表的高深寬比。其結果是，無法將多晶矽殘留物56蝕刻去除。雖然在多晶矽蝕刻之後會有氧化矽填充於溝渠中，但是多晶矽殘留物56造成相鄰字元線間的電性連接(圖中僅顯示字元線，並未顯示相鄰字元線)。

此電荷儲存層填充了此交錯排列的半導體/氧化矽長條堆疊的一部分，造成區域27中的氧化矽缺陷。區域27中的氧化矽缺陷是由於在準備形成電荷儲存層時之清潔交錯排列的半導體/氧化矽長條堆疊所導致。此孔洞由多晶矽殘留物56填充，其會造成相鄰字元線間的電性連接(圖中僅顯示字元線，並未顯示相鄰字元線)。

第2圖顯示一三維記憶陣列裝置的示意圖，其中氧化矽線是於多晶矽字元線前形成，且一氧化矽孔洞允許多晶矽殘留物會形成不欲見的導橋造成相鄰字元線間的電性連接。

半導體長條堆疊11、13、15是由氧化矽長條10、12、14、16分隔。交錯排列的半導體/氧化矽長條堆疊是由例如是氧化矽20-氮化矽21-氧化矽22的電荷儲存層覆蓋。氧化矽線45藉由用氧化矽覆蓋交錯排列的半導體/氧化矽長條和電荷儲存層的堆疊，且將相鄰氧化矽線間多餘的氧化矽蝕刻去除以在相鄰氧化矽線間形成溝渠。於蝕刻去除多餘的氧化矽後，嵌鑲多晶矽字元線形成於相鄰氧化矽線間的溝渠中。

氧化矽線45具有一孔洞46。在嵌鑲多晶矽字元線形成於相鄰氧化矽線間的溝渠中之步驟，氧化矽孔洞46會填入多晶矽，造成氧化矽線45兩側的相鄰多晶矽線間產生電性連接。

一個額外的問題是覆蓋交錯排列的半導體/氧化矽長條堆疊的電荷儲存層品質。然而，於蝕刻多餘的氧化矽之後，氧化矽蝕刻製程會傷害多餘氧化矽下方的電荷儲存層。如此對於電荷儲存層傷害會影響記憶裝置的表現。對具有外側氧化矽的電荷儲存層例如是ONO，非常難以進行僅除去多餘氧化矽而不會去除電荷儲存層外側氧化矽的選擇性蝕刻。

第3圖顯示一三維記憶陣列裝置的上視圖，其中ONO電荷儲存層於氧化矽線之後但是於多晶矽字元線之前形成，導致此陣列之一個較大尺寸。此製程流程顯示(i)形成交錯的氧化矽/半導體長條堆疊18，(ii)形成氧化矽線42與氧化矽/半導體長條堆疊正交且順形，(iii)形成例如是ONO或多晶矽的電荷儲存層28。此電荷儲存層可以覆蓋交錯的氧化矽/半導體長條堆疊18。此圖式並未顯示電荷儲存層可以覆蓋交錯的氧化矽/半導體長條堆疊18，所以可以看見電荷儲存層的側向尺寸。此製程流程是不良的，因為單位記憶胞尺寸在側向放大為電荷儲存層厚度的兩倍。

因此需要提供一種低製造成本的三維積體電路記憶體結構，其包括可靠、非常小記憶元件，以及改良具有閘極結構之相鄰記憶胞串列堆疊相關的製程區間。

此處所描述之技術包括一種形成一三維非揮發記憶胞陣列的方法。字元線溝渠於複數個非揮發記憶結構之上於該三維陣列中，係藉由形成複數個矽線於該複數個非揮發記憶結構之上使得該複數個字元線溝渠將該複數個矽線彼此分隔。該複數個字元線溝渠形成絕緣表面，係藉由將分隔該複數個字元線溝渠的該複數個矽線氧化。

在某些實施例中，該複數個矽線包括非晶矽、多晶矽及單晶矽至少一者。

在某些實施例中，形成該複數個矽線保留殘留矽於該複數個字元線溝渠中的至少一字元線溝渠中，且該殘留矽在氧化該複數個矽線時被氧化。

在某些實施例中，形成該複數個矽線具有孔洞，且該些孔洞在氧化該複數個矽線時填入氧化的矽。

在某些實施例中，形成該複數個矽線包括形成一層矽於該複數個非揮發記憶結構的堆疊之上，且自該矽層除去多餘的矽以保留該複數個矽線及形成該複數個字元線溝渠於相鄰的該複數個矽線之間。

在某些實施例中，於氧化複數個矽線之後，蝕刻該複數個字元線溝渠中覆蓋該複數個非揮發記憶結構的堆疊之裸露的氧化矽，以及然後形成氧化矽覆蓋該複數個字元線溝渠中的該複數個非揮發記憶結構的堆疊。

在某些實施例中，形成該複數條字元線是一嵌鑲製程。

在某些實施例中，於形成該複數個字元線溝渠之前，形成該複數個非揮發記憶結構的堆疊，其包括複數個由絕緣材料分隔之半導體長條，及電荷儲存結構覆蓋該複數個半導體長條。該電荷儲存結構包括一氮化矽層。此外，該電荷儲存結構包括一氧化矽-氮化矽-氧化矽-氮化矽-氧化矽結構(例如能隙工程矽-氧化矽-氮化矽-氧化矽-矽結構BE-SONOS)。在一範例中，該電荷儲存結構包括一氧化鉿層。在另一範例中，電荷儲存結構覆蓋該複數個半導體長條，該電荷儲存結構包括介電層具有一介電常數大於氧化矽的介電常數。

此處描述許多不同的實施例。

本發明也揭露一種改良技術，將分隔該複數個字元線溝渠的該複數個矽線用材料線取代。於該複數個字元線溝渠形成絕緣表面，係藉由將分隔該複數個字元線溝渠的該複數個材料線氧化。材料線的範例可為例如是鎢的金屬線，其氧化變成氧化鎢(WOx)。成功地將金屬線氧化成絕緣氧化物係與製程相關，且會隨著氧的濃度變動。

此處描述許多不同的實施例。

本發明之另一目的為提供一種形成一三維非揮發記憶胞陣列的方法，包含：形成複數條字元線於複數個字元線溝渠中於複數個非揮發記憶結構的堆疊之上於該三維陣列中，該複數個字元線溝渠將於複數個非揮發記憶結構之上的，該複數條字元線包括一第一組矽構件介於該複數個非揮發記憶結構的堆疊之間。

在某些實施例中，將該複數個字元線溝渠填充複數條矽字元線，蝕刻該複數條矽字元線的一部分以形成金屬溝渠於該複數條矽字元線中，將該金屬溝渠填充金屬以形成該複數條矽字元線的金屬表面。

在某些實施例中，於形成金屬矽化物於該複數條字元線之上。

在某些實施例中，形成該複數條字元線是一嵌鑲製程。

在某些實施例中，複數條字元線包括一第二組矽構件與該第一組矽構件正交。

本發明之再一目的為提供一種具有三維非揮發記憶胞陣列的積體電路，包含字元線、氧化矽線分隔相鄰的該些字元線及非揮發記憶結構堆疊於該三維陣列中。

此非揮發記憶結構堆疊由該複數條字元線及該複數條氧化矽線覆蓋。該複數個非揮發記憶結構堆疊包含一氮化矽層。該複數個非揮發記憶結構堆疊包含一第一部分由該複數條字元線覆蓋及一第二部分由該複數條氧化矽線覆蓋。該第一部分中的該氮化矽層具有較該第一部分中的該氮化矽層更小的厚度。

在此處所描述的某些實施例中，氮化矽層是該非揮發記憶胞的一電荷儲存層。

本發明之目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述。

第4圖顯示製造一記憶裝置的部份製程剖面示意圖，且顯示各自所形成之複數個平行的半導體長條由氧化物長條分隔及安排成複數個山脊狀堆疊。

在第4圖中，為了簡化起見僅顯示3層的半導體長條。然而，這些層次的數目也可以是其他的數目例如是2層、4層、8層、16層等。此記憶陣列是形成於一積體電路基板之上，其具有絕緣層形成於底層的半導體或是其它結構之上(未示)。此記憶陣列包括複數個半導體長條堆疊(圖中顯示2個堆疊)11、13、15與絕緣材料長條10、12、14、16交互排列。這些堆疊是山脊狀且延伸於Y軸如圖中所示，使得這些半導體長條11、13、15組態為記憶胞串列。於相同高度的半導體長條作為相同記憶體平面的記憶胞串列。

為了形成長條的堆疊，在一範例中半導體層次與絕緣材料層次利用例如是全面沈積交錯形成於此晶片中的陣列區域。這些半導體長條使用由絕緣層分隔之半導體層而形成。第4圖顯示微影圖案化步驟，其係用來定義半導體長條的山脊狀堆疊。深高沈寬比的間隙可以使用微影為基的製程施加含碳硬式幕罩及反應式離子蝕刻於堆疊間形成，而支持許多層次。

這些半導體長條11、13、15可以是p型半導體材料。舉例而言，這些半導體長條11、13、15可以是p型多晶矽或是p型磊晶單晶矽。

替代地，長條半導體材料11、13、15可以是n型半導體材料。此n型半導體材料安排導致埋藏-通道空乏型態的電荷捕捉記憶胞。舉例而言，長條半導體材料11、13、15可以是n型多晶矽，載是n型磊晶單晶矽。典型n型長條半導體材料的摻雜濃度約為10¹⁸/cm³，可使用實施例的範圍大約在10¹⁷/cm³到10¹⁹/cm³之間。使用n型長條半導體材料對於無接面的實施例是較佳的選擇，因為可以改善沿著反及閘串列的導電率及因此允許更高的讀取電流。

層間絕緣材料長條10、12、14、16可以舉例而言使用二氧化矽、其他氧化矽或是氮化矽。這些層可以使用許多不同方式形成，包括業界熟知的低壓化學氣相沈積(LPCVD)等技術。

這些形成於長條半導體材料11、13間的絕緣材料12及形成於長條半導體材料13、15間的絕緣材料14、及其他堆疊中的對應絕緣材料長條之絕緣材料具有約為或大於40奈米之等效氧化物厚度，其中等效氧化物厚度EOT是絕緣材料的厚度根據氧化物與絕緣材料介電常數的比值正交後的厚度。此處所使用的名詞”約40奈米”是考量了大約10%的變動，其為此種型態結構典型的製程誤差。此絕緣材料的厚度可以在減少此結構中記憶胞間相鄰層次互相干擾扮演一個重要的角色。在某些實施例中，此絕緣材料的等效氧化物厚度可以小至約30奈米就可以達成半導體長條中相鄰層次間的隔離。

第5圖顯示製造一記憶裝置的部份製程剖面示意圖，且顯示各自所形成之氧化矽-氮化矽-氧化矽資料儲存層於第4圖中所示之複數個山脊狀堆疊之上。

此資料儲存層可以包括一介電電荷捕捉結構。圖中所示為一全面沈積結果包括資料儲存層的氧化矽22(隔離層)-氮化矽21(能帶補償層)-氧化矽20(電洞穿隧層)，在此範例中其是順形地覆蓋於複數個半導體長條堆疊之上。

因此，包含場效電晶體的此記憶胞具有電荷儲存結構形成於此交會點的三維陣列結構中。使用約25奈米數量級的長條半導體材料和導線厚度，且具有山脊形狀堆疊的間距也是約25奈米數量級，具有數十層(例如三十層)的裝置在單晶片中可以達到兆(10¹²)位元的容量。

此記憶材料層可以包含其他的電荷儲存結構。舉例而言，可以使用能隙工程(BE)之SONOS電荷儲存結構所取代，其包括介電穿隧層，且層次間在0V偏壓實具有倒U型價帶。在一實施例中，此多層穿隧層包括第一層稱為電洞穿隧層，第二層稱為能帶補償層及第三層稱為隔離層。在此實施例中，電洞穿隧層包括二氧化矽層形成於長條半導體材料的側表面，其可利用如現場蒸汽產生(in-situ steam generation，ISSG)之方法形成，並選擇性地利用沉積後一氧化氮退火或於沉積過程中加入一氧化氮之方式來進行氮化。第一層中的二氧化矽之厚度係小於20埃，且最好是小於15埃，在一代表性實施例中為10~12埃。

在此實施例中，能帶補償層包含氮化矽層係位於電洞穿隧層之上，且其係利用像是低壓化學氣相沉積LPCVD之技術，於680℃下使用二氯矽烷(dichlorosilane，DCS)與氨之前驅物來形成。於其他製程中，能帶補償層包括氮氧化矽，其係利用類似之製程及一氧化二氮前驅物來形成。能帶補償層中的氮化矽層之厚度係小於30埃，且較佳為25埃或更小。

在此實施例中，隔離層包含二氧化矽層係位於能帶補償層上，且其係利用像是LPCVD高溫氧化物HTO沉積之方式形成。隔離層中的二氧化矽層厚度係小於35埃，且較佳為25埃或更小。如此的三層穿隧介電層產生了”倒U”形狀之價帶能階。

第一處之價帶能階係可使電場足以誘發電洞穿隧通過該第一處與半導體主體(或長條半導體材料)介面間的薄區域，且其亦足以提升第一處後之價帶能階，以有效消除第一處後的複合穿隧介電層內的電洞穿隧現象。此種結構，除了建立此三層穿隧介電層”倒U”形狀之價帶，也可達成電場輔助之高速電洞穿隧，其亦可在電場不存在或為了其他操作目的(像是從記憶胞讀取資料或程式化鄰近之記憶胞)而僅誘發小電場之情形下，有效的預防電荷流失通過經複合穿隧介電層結構。

於一代表性之裝置中，記憶材料層包含能隙工程(BE)複合穿隧介電層，其包含第一層的二氧化矽之厚度係小於2奈米，一層氮化矽層之厚度係小於3奈米及一第二層的二氧化矽層厚度係小於4奈米。在一實施例中，此複合穿隧介電層包含超薄氧化矽層O1(例如小於等於15埃)、超薄氮化矽層N1(例如小於等於30埃)以及超薄氧化矽層O2(例如小於等於35埃)所組成，且其可在和半導體主體或長條半導體材料之介面起算的一個15埃或更小之補償下，增加約2.6電子伏特的價帶能階。藉由一低價帶能階區域(高電洞穿隧阻障)與高傳導帶能階，O2層可將N1層與電荷捕捉層分開一第二補償(例如從介面起算約30埃至45埃)。由於第二處距離介面較遠，足以誘發電洞穿隧之電場可提高第二處後的價帶能階，以使其有效地消除電洞穿隧阻障。因此，O2層並不會嚴重干擾電場輔助之電洞穿隧，同時又可增進經工程穿隧介電結構在低電場時阻絕電荷流失的能力。

記憶材料層中的電荷捕捉層在此實施例中包含氮化矽層之厚度係大於50埃，包括舉例而言，厚度約70埃的氮化矽，且其係利用如LPCVD方式形成。本發明也可使用其他電荷捕捉材料與結構，包括像是氮氧化矽(Si_xO_yN_z)、高含矽量之氮化物、高含矽量之氧化物，包括內嵌奈米粒子的捕捉層等等。

在此實施例中記憶材料層中的阻擋介電層是氧化矽，其厚度係大於50埃，且包含在此實施例中式90埃，且可以使用將氮化矽進行濕式轉換之濕爐管氧化製程。在其他實施例中則可以使用高溫氧化物(HTO)或是LPCVD沉積方式形成的氧化矽。也可以使用其他的阻擋介電層材料例如是氧化鋁的高介電係數材料。

在一代表性實施例中，電洞穿隧層中的二氧化矽之厚度係為13埃；能帶補償層之氮化矽層厚度係為20埃；隔離層之二氧化矽層層厚度係為25埃；電荷捕捉層之氮化矽層厚度係為70埃；及阻擋介電層可以是厚度90埃的氧化矽。導線116、117的閘極材料可以是p+多晶矽(其功函數為5.1電子伏特)。

第5圖中的外側氧化物22是一犧牲氧化物，將會被移除後再重新成長。

第6圖顯示製造一記憶裝置的部份製程剖面示意圖，且顯示各自所形成之具有順形底部表面之多晶矽線於第5圖中所示複數個山脊狀堆疊之上。

順形之多晶矽線30係形成於包覆複數個半導體長條堆疊的資料儲存層之上。這些多晶矽線30填充於複數個半導體長條堆疊之間的間隙中。圖中顯示一條多晶矽線30，但是其他的實施例中可以有複數條多晶矽線。額外的多晶矽線可以形成於沿著進出頁面的Y軸方向上。相鄰的多晶矽線由字元線溝渠分隔。

在一高深寬比的填充步驟中，例如是具有n型或p型摻雜的多晶矽之導電材料，被沈積覆蓋於半導體材料長條堆疊之上且填入複數個半導體長條堆疊之間的間隙中。例如是低壓化學氣相沈積多晶矽的高深寬比沈積技術可以用來完全填充介於山脊狀堆疊間的間隙220，即使是具有高深寬比之約為10奈米數量級寬度的非常窄的溝渠。

在一微影步驟中，定義出多晶矽線30。此微影圖案化步驟使用一光罩以在蝕刻多晶矽線間的高深寬比溝渠時定義此陣列的臨界尺寸，而不會蝕刻通過山脊狀堆疊。此高深寬比字元線溝渠分隔於此步驟中所形成之多晶矽線，且定義例如是第13圖中所示於後續步驟終將形成的字元線。多晶矽可以使用一個對高晶矽比氧化矽或氮化矽具有高選擇性的蝕刻製程來蝕刻。因此，依賴相同的幕罩使用交互的蝕刻製程來蝕刻通過導體及絕緣層，其具有停止於底層絕緣層的製程。

第7圖顯示製造一記憶裝置的部份製程剖面示意圖，且顯示自第6圖中的多晶矽線各自所形成氧化矽線40於具有順形底部表面複數個山脊狀堆疊之上。

此順形的多晶矽線30被氧化以形成氧化矽線40。氧化矽線40是順形地形成覆蓋於半導體材料長條堆疊之上的資料儲存層之上，且填入由複數個半導體長條堆疊所定義的溝渠中。圖中顯示一條氧化矽線40，但是其他的實施例中可以有複數條氧化矽線。額外的氧化矽線可以形成於沿著進出頁面的Y軸方向上。相鄰的氧化矽線由字元線溝渠分隔。

第7圖中的氧化製程處理了以下圖式中所示的多晶矽孔洞及多晶矽殘留問題。多晶矽線中的材料數量是此氧化製程矽來源的限制。在此反應中，矽(Si，來自多晶矽線)+氧(O₂)形成氧化矽(SiO₂)。生成氧化矽的體積較參與反應的矽來源變大了約120%。所增加的體積的數量，其中生成的氧化矽具有100%的矽(固體，佔45%體積)+氧(氣體)形成氧化矽(固體，佔100%體積)。因為氧化的緣故矽變成氧化矽的體積膨脹是55/45或約為122%。其結果是，多晶矽中的小量孔洞於此氧化製程中被填充。

過度氧化被執行以確保多晶矽皆被氧化，舉例而言，100%過度氧化。以下的範例顯示過度氧化。具有不受限的矽來源，在一範例中假如矽+氧(低於1000℃ 30分鐘)形成100埃的氧化矽。在相同環境中，假如時間增加4倍變成120分鐘，則此製程形成200埃的氧化矽。假如矽的來源僅夠生成100埃的氧化矽，則在此環境中進行120分鐘的氧化是100%過度氧化。

第8圖是第6圖的替代實施例，顯示製造一記憶裝置的部份製程剖面示意圖，且顯示各自所形成之具有順形底部表面之多晶矽線於第5圖中所示複數個山脊狀堆疊之上，於一多晶矽線中具有一孔洞。

如第7圖中所討論的，孔洞31會於多晶矽線30氧化時被填入氧化矽。於氧化及氧化矽填入孔洞31之後，此結構導致第7圖中所示的孔洞被除去。假如孔洞並未被除去，則會有此空洞由導電橋接材料填入後產生相鄰字元線短路的風險。

第9圖則是第6圖的另一替代實施例，顯示製造一記憶裝置的部份製程剖面示意圖，且顯示各自所形成之具有順形底部表面之多晶矽線於第5圖中所示複數個山脊狀堆疊之上，於鄰近一多晶矽線處具有殘留多晶矽。

如同之前所描述的，殘留多晶矽32會產生相鄰字元線短路的風險。此殘留多晶矽32會在第10圖中討論。

第10圖是第7圖的替代實施例，顯示製造一記憶裝置的部份製程剖面示意圖，且顯示自第9圖中的多晶矽線各自所形成氧化矽線40於具有順形底部表面複數個山脊狀堆疊之上，且顯示殘留多晶矽轉變為殘留氧化矽。

如同第7圖所描述的，殘留多晶矽32會於多晶矽線30氧化時變成氧化矽42。如此的變化是於多晶矽線30氧化變成氧化矽線40時發生。假如殘留多晶矽32並未被氧化，則會產生相鄰字元線短路的風險。

第11圖則是第6圖的另一替代實施例，顯示製造一記憶裝置的部份製程剖面示意圖，且顯示各自除去第7圖中所示氧化矽-氮化矽-氧化矽資料儲存層中的外側氧化矽。

此犧牲外側氧化矽或許於第6圖中微影定義多晶矽線30時受到傷害，因為此蝕刻製程會到達此犧牲外側氧化矽。

此犧牲外側氧化矽自包覆複數個山脊狀堆疊的資料儲存層移除。舉例而言，氫氟酸(HF)為基的溶液是具有對SiO2高蝕刻速率對SiN低蝕刻速率的選擇性蝕刻。因為此選擇性蝕刻，雖然對氧化矽過度蝕刻並不會有多少氮化矽被蝕刻。過度蝕刻的範例範圍是20~50%。舉例而言，假如要除去100埃的氧化矽，且氫氟酸(HF)蝕刻速率為100埃/10分鐘，則浸泡於氫氟酸(HF)中12分鐘為20%過度蝕刻。此額外蝕刻時間是12-10=2分鐘，且2/10=20%過度蝕刻。另一種選擇性蝕刻液是氫氧化氨(NH₄OH)。於除去犧牲外側氧化矽22之後，氮化矽層21被裸露。

第12圖顯示製造一記憶裝置的部份製程剖面示意圖，且顯示各自於第11圖中所示氮化矽-氧化矽資料儲存層的外側再次形成外側氧化矽。

在此氧化中，氮化矽+氧(高溫)形成氧化矽(固體)+氮(氣體)。高溫的範例為1200℃以氧化氮化矽，其是較氧化矽的高溫的900℃更高。例如是OH^-和O₂氧原子之更強的氧化劑幫助氧化氮化矽。

在此自動對準製程中，氧化矽自介於相鄰氧矽矽線間的字元線溝渠中的氮化矽形成。一部分的氮化矽層21被消耗而留下較薄的氮化矽層23。及生長出的氧化矽層24。

第13圖顯示製造一記憶裝置的部份製程剖面示意圖，且顯示自第12圖中的各自氧化矽線40於具有順形底部表面複數個山脊狀堆疊間之溝渠中所形成的多晶矽字元線。

順形之多晶矽線50係形成於包覆複數個半導體長條堆疊的資料儲存層之上。這些多晶矽線50填充於複數個半導體長條堆疊之間的間隙中。圖中顯示一條多晶矽線50，但是其他的實施例中可以有複數條多晶矽線。額外的多晶矽線可以形成於沿著進出頁面的Y軸方向上。相鄰的多晶矽線由字元線溝渠分隔。此製程為雙嵌鑲製程，多晶矽字元線係填入先前所定義之溝渠中，例如是第7圖中所示的介於相鄰氧化矽線間的溝渠。多餘的多晶矽然後被回蝕刻，或是例如由化學機械研磨除去。此多晶矽字元線定義一多層陣列的交會點區域於堆疊上的長條半導體材料11、13、15的側邊與多晶矽字元線50。此嵌鑲製程是除去例如是第1圖中所示之內連線的一替代製程，其中所沈積之多晶矽字元線係由蝕刻加以圖案化。

字元線線50可以是與長條半導體材料11、13、15使用相同或不同的導電型態(例如濃摻雜的p+多晶矽)。

在一實施例中，電荷捕捉記憶胞形成於長條半導體材料11、13、15與字元線50的交會處。主動電荷捕捉區域是在長條半導體材料11、13、15的兩側介於長條半導體材料11、13、15與字元線50之間。在此處所描述的實施例中，每一個記憶胞是雙閘極場效電晶體具有兩個主動電荷捕捉區域是分別位在長條半導體材料的兩側。電子沿著此長條半導體材料流動置感測放大器，其是用來測量指示一選取記憶胞的狀態。

沿著半導體長條材料於字元線50兩側的源/汲極區域可以是"無接面"的，也就是源/汲極的摻雜型態不需要與字元線底下的通道區域之摻雜型態不同。在此"無接面"的實施例中，電荷捕捉場效電晶體可以具有p型通道結構。此外，在某些實施例中，源/汲極的摻雜可以在定義字元線之後利用自動對準佈植的方式形成。

在替代實施例中，長條半導體材料11、13、15可以在"無接面"的安排中使用淡摻雜n型半導體主體，導致形成可以在空乏模式下操作的埋藏-通道場效電晶體，此電荷捕捉記憶胞具有自然偏移至較低的臨界電壓分佈。

於層間介電層形層於此陣列的上方之後，開啟介層孔在使用例如是鎢的材料填充以形成接觸栓塞於介層孔內形成且延伸至閘極結構的上表面。上方金屬線被圖案化以連接例如串列選擇線至行解碼器電路。一個三維解碼電路被以圖中的方式建立，使用一字元線、一位元線、及一串列選擇線SSL來存取一選取記憶胞。可參閱標題為"Plane Decoding Method and Device for Three Dimensional Memories"的美國專利第6906940號。

具結果是，可以形成組態為反及閘快閃陣列的三維陣列的SONOS型態記憶胞。源極、汲極和通道形成於矽長條半導體材料中，記憶材料層包括氧化矽(O)的穿隧介電層、氮化矽(N)的電荷儲存層、氧化矽(O)的阻擋介電層及多晶矽(S)閘極的字元線。

在其他的實施例中，此反及閘記憶胞也可以使用其他的陣列組態。例如奈米線的金氧半場效電晶體型態藉由提供奈米線或奈米管結構於導線111~114之上的通道區域而也被組態成此種方式，如同Paul等人的論文"Impact of a Process Variation on Nanowire and Nanotube Device Performance", IEEE Transactions on Electron Device, Vol. 54, No.9,2007年9月11~13日，在此引為參考資料。

第14圖顯示製造一記憶裝置的部份製程剖面示意圖，且顯示自第13圖中各自的多晶矽字元線形成矽化物多晶矽字元線。

一層金屬矽化物(例如矽化鎢、矽化鈷、矽化鈦)51形成於字元線50的上表面。沈積之後在進行一快速熱製程(RTP)。

第15圖是第14圖的替代實施例，顯示製造一記憶裝置的部份製程剖面示意圖，且顯示自第13圖中各自的複數個山脊狀堆疊上的氧化矽-氮化矽-氧化矽資料儲存層上方之多晶矽移除。於移除之後，垂直的多晶矽構件52保留在山脊狀堆疊的兩側。

第16圖是第14圖的另一替代實施例，顯示製造一記憶裝置的部份製程剖面示意圖，且顯示自第15圖中各自的複數個山脊狀堆疊上裸露的氧化矽-氮化矽-氧化矽資料儲存層外側及在第15圖中裸露的多晶矽形成具有金屬表面60之字元線。

氮化鈦是順形地沈積，之後沈積鎢後再藉由例如是蝕刻或化學機械研磨移除多餘的金屬。

第17圖是第16圖的替代實施例，顯示製造一記憶裝置的部份製程剖面示意圖，且顯示在裸露的多晶矽上形成具有金屬表面60之字元線。

不像第16圖，於多晶矽蝕刻之後，一個水平多晶矽構件會保留，其是於複數個山脊狀堆疊側邊的垂直多晶矽構件連接。

金屬沈積於裸露的水平多晶矽構件之上。更具體而言，氮化鈦是順形的沈積，之後沈積鎢再利用例如是蝕刻或是化學機械研磨將多餘的材料移除。

第18圖顯示顯示各自氧化矽-氮化矽-氧化矽資料儲存層介於字元線下方區域及氧化矽線下方之氮化矽層的比較圖。

核心區域或是字元線50下方區域的氮化矽層23是較氧化矽線40下方之氮化矽層21更薄。較薄的氮化矽層23是由於第12圖中所描述之將氮化矽層21一部分氧化的結果。氧化矽線40下方之較厚氮化矽層21可以幫助減少因為彎曲電場所產生的不欲操作。

第19~21圖顯示不同M形閘極的示意圖。第19圖顯示第14圖中的M形閘極。第20圖顯示第16圖中的M形閘極。第21圖顯示第17圖中的M形閘極。在第20及21圖中，各自金屬線64和62的鄰近表面是覆蓋有例如是氮化鈦的順形墊層。相反的是，在第19及16圖中，各自金屬線64和62的鄰近表面是並未覆蓋有例如是氮化鈦的順形墊層。

第22圖為一具有交錯之通道與氧化矽堆疊之三維記憶體一部分的剖面示意圖，顯示潛在有"陰影效應"的區域。

此圖為8層垂直通道薄膜電晶體能隙工程多晶矽-氧化矽-氮化矽-氧化矽-氧化矽(BE-SONOS)電荷捕捉反及閘裝置一部份之穿隧電子顯微鏡的剖面圖。此裝置係利用75奈米的半間距形成。其通道為大約18奈米厚的n型多晶矽。沒有進行額外的接面佈植而形成無接面結構。在半導體長條間用來隔離通道的絕緣材料是在Z軸方向，且其是厚度約為40奈米的氧化矽。所提供的閘極為P+多晶矽線。此串列選擇及接地選擇裝置具有較記憶胞更長的通道長度。此測試裝置具有32個字元線、無接面的反及閘串列。因為形成所示結構所使用的溝渠蝕刻具有傾斜的形狀，在溝渠的底部具有距寬的矽線，而且在細線間的絕緣材料距多晶矽被蝕刻得更多，所以圖中下方細線的寬度係比上方細線的寬度還寬。此較窄寬度的絕緣材料及較寬寬度的鄰接通道，導致一環繞閘極效應會對此裝置的控制及表現產生有利的影響。然而，潛在的陰影效應區域則會在此區域中產生不預見的多晶矽殘留問題。幸好，在不同實施例中，如此的多晶矽殘留物被氧化使得沒有多晶矽殘留也不會產生相鄰字元線間的電性連接問題。

第23圖是一個具有嵌鑲閘極的三維記憶體結構的範例。一個三維反及閘快閃記憶陣列結構具有串列選擇線的金屬層(長度軸方向與半導體材料長條平行，而寬度軸方向與字元線平行)且位元線具有長度軸方向與半導體材料長條平行。絕緣材料自圖中移除以露出額外的結構。舉例而言，在半導體材料長條間、在山脊狀堆疊中、以及在半導體材料長條的山脊狀堆疊間的絕緣材料被移除。

此多層堆疊形成於絕緣層之上，且包括包括複數條導線425-1、...425-n-1、425-n順形的山脊狀堆疊，且其作為字元線WLn、WLn-1、...WL1。此嵌鑲字元線如此處所描述。複數個山脊狀堆疊包括長條半導體材料412、413、414、415。在同一平面中的長條半導體材料藉由階梯狀結構而電性連接在一起。

此處所示的字元線係以自後方至前方由1到N的方式標號，其係為偶數的記憶頁面。對奇數的頁面，則是相反的自後方至前方由N到1的方式標號。

階梯狀結構412A、413A、414A、415A係將例如是長條半導體材料412、413、414、415的長條半導體材料終結。如圖中所示，這些階梯狀結構412A、413A、414A、415A是與不同的位元線電性連接以連接至解碼電路來選取陣列內的平面。這些階梯狀結構412A、413A、414A、415A可以在定義複數個山脊狀堆疊時一起被圖案化。

階梯狀結構402B、403B、404B、405B係將例如是長條半導體材料402、403、404、405的長條半導體材料終結。如圖中所示，這些階梯狀結構402B、403B、404B、405B是與不同的位元線電性連接以連接至解碼電路來選取陣列內的平面。這些階梯狀結構402B、403B、404B、405B可以在定義複數個山脊狀堆疊時一起被圖案化。

任何給定之長條半導體材料堆疊可以與階梯狀結構412A、413A、414A、415A或是402B、403B、404B、405B之一耦接，但是不能同時與兩者耦接。長條半導體材料堆疊具有兩種相反的方向之一：位元線端至源極線端方向或是源極線端至位元線端方向。舉例而言，長條半導體材料堆疊412、413、414、415具有位元線端至源極線端方向，而長條半導體材料堆疊402、403、404、405具有源極線端至位元線端方向。

長條半導體材料堆疊412、413、414、415由階梯狀結構412A、413A、414A、415A終結於一端，通過串列選擇SSL閘極結構419，接地選擇線GSL426，字元線425-1~425-n，接地選擇線GSL427，且由源極線428終結於另一端。長條半導體材料堆疊402、403、404、405並未到達階梯狀結構412A、413A、414A、415A。

長條半導體材料堆疊402、403、404、405由階梯狀結構402B、403B、404B、405B終結於一端，通過列選擇SSL閘極結構409，接地選擇線GSL427，字元線425-n~425-1，接地選擇線GSL426，且由源極線(被其他部分擋住)終結於另一端。長條半導體材料堆疊412、413、414、415並未到達階梯狀結構402B、403B、404B、405B。

一層記憶材料用來自長條半導體材料412-415及402-405分隔字元線425-1到425-n如同之前所描述過的。接地選擇線GSL 426和427是與山脊狀堆疊順形，類似於字元線。

每一個長條半導體材料堆疊由階梯狀結構終結於一端，且由源極線終結於另一端。舉例而言，長條半導體材料堆疊412、413、414、415由階梯狀結構412A、413A、414A、415A終結於一端，且由源極線428終結於另一端。在圖中的近端處，一長條半導體材料堆疊由階梯狀結構402B、403B、404B、405B終結於一端，且由另一單獨源極線終結於另一端。而在圖中的遠端處，一長條半導體材料堆疊由階梯狀結構412A、413A、414A、415A終結於一端，且由另一單獨源極線終結於另一端。

位元線及串列選擇線是由金屬線ML1、ML2和ML3形成。

電晶體形成介於長條半導體材料412A、413A、414A及字元線425-1之間。在這些電晶體中，長條半導體材料(例如413)係作為此裝置的通道區域。串列選擇SSL閘極結構(例如419、409)是在定義字元線425-1到425-n時同時被圖案化。一層矽化物沿著字元線425-1到425-n和接地選擇線426和427的上表面及閘極結構409和419之上形成。記憶材料層415可以作為電晶體的閘介電層。這些電晶體作為選擇閘極與解碼電路耦接以沿著陣列中的山脊狀堆疊來選取行。

第一金屬層ML1包括串列選擇線具有長度軸方向與半導體材料長條平行。這些ML1串列選擇線由短介層孔而與不同串列選擇SSL閘極結構連接。

第二金屬層ML2包括串列選擇線具有寬度軸方向與字元線平行。這些ML2串列選擇線由短介層孔而與不同ML1串列選擇線連接。

整體而言，這些ML1串列選擇線和ML2串列選擇線允許一串列選擇信號選取一特定半導體材料長條堆疊。

此第一金屬層ML1也包括兩條源極線具有寬度軸方向與字元線平行。

最後，第三金屬層ML3包括位元線具有長度軸方向與半導體材料長條平行。不同的位元線與不同階的階梯狀結構412A、413A、414A、415A和402B、403B、404B、405B電性連接。這些ML3位元線允許一位元線選擇信號選取一特定半導體材料長條的水平平面。

因為特定字元線允許一字元線選取記憶胞的一特定列平面，此三重的字元線信號、位元線信號及串列選擇信號足以選取三維記憶胞陣列中的一特定記憶胞。

第24圖顯示第23圖中具有嵌鑲閘極的三維記憶體結構的範例之電路示意圖。

圖中顯示兩個記憶胞平面，每一個平面具有9個電荷捕捉記憶胞安排成反及閘組態，其是一正方體的代表例示，可以包括許多平面及許多字元線。此兩個記憶胞平面由作為字元線WLn-1、WLn的字元線160、161，其分別為第一、第二和第三長條半導體材料堆疊。

記憶胞的第一平面包括記憶胞70、71於一反及閘串列中，且位於長條半導體材料堆疊之上，及記憶胞73、74於一反及閘串列中，且位於長條半導體材料堆疊之上，以及記憶胞76、77於一反及閘串列中，且位於長條半導體材料堆疊之上。

在此例示中，記憶胞的第二平面與立方體的底平面對應，且包括記憶胞(例如80、82和84)利用類似於第一平面的方式安排於反及閘串列中。

如圖中所示，作為字元線WLn的導線161包括垂直延伸部分，其與第5圖中介於堆疊之間的溝渠120內材料對應，以將導線161與所有平面中介於長條半導體材料間的溝渠內之介面區域的記憶胞(例如第一平面中記憶胞的71、74和77)耦接。

相鄰堆疊中的記憶胞串列將位元線端至源極線端方向與源極線端至位元線端方向交換。

位元線BLn到BLn-1 96終結此記憶胞串列，與串列選擇裝置鄰接。舉例而言，在上記憶平面，位元線BLn終結具有串列選擇電晶體85和89的記憶胞串列。而相對的，位元線並未與軌跡線88連接，因為相鄰的堆疊串列將位元線端至源極線端方向交換為源極線端至位元線端方向。所以在此串列中，對應的位元線與此串列的另一端連接。在下記憶平面，位元線BLn-1終結此記憶胞串列具有對應的串列選擇電晶體。

在此安排中，串列選擇電晶體85和89連接介於各自的反及閘串列串列選擇線SSLn-1和SSLn。類似地，在此安排中，此立方體底平面中的類似串列選擇電晶體連接介於各自的反及閘串列串列選擇線SSLn-1和SSLn。串列選擇線106和108連接到不同的山脊，至每一個記憶胞串列中串列選擇電晶體的閘極，且在此範例中提供串列選擇信號SSLn-1、SSLn和SSLn+1。

相反地，串列選擇電晶體未與軌跡線88連接，因為相鄰的堆疊串列將位元線端至源極線端方向交換為源極線端至位元線端方向。所以在此串列中，對應的位元線與此串列的另一端連接。具有記憶胞73、74的反及閘串列也有各自的串列選擇裝置(圖中未示)於此串列的另一端。軌跡線88由一源極線107終結。

接地選擇GSL電晶體90~95安排在此反及閘串列的第一端。接地選擇GSL電晶體72、75、78與第二平面的接地選擇GSL電晶體對應其安排在此反及閘串列的第二端。因此，接地選擇GSL電晶體係在此反及閘串列的兩端。根據此記憶串列的特定一端，此接地選擇GSL電晶體將此記憶串列與一源極線或是至串列選擇裝置與位元線耦接。

此接地選擇GSL信號(奇數)159及接地選擇GSL信號(偶數)162是在作為字元線WLn-1、WLn的字元線160、161相對側。在此範例中接地選擇GSL信號(奇數)159是與接地選擇GSL電晶體90~95的閘極耦接，且可以使用與字元線160、161相同的方式實施。類似地，在此範例中接地選擇GSL信號(偶數)162與接地選擇GSL電晶體72、75、78及對應的第二平面的接地選擇GSL電晶體之閘極耦接，且可以使用與字元線160、161相同的方式實施。在某些實施例中，這些串列選擇電晶體及接地選擇電晶體可以使用與記憶胞中的閘氧化層相同的介電堆疊。在其他的實施例中，可以使用典型閘氧化層來取代。此外，通道長度及寬度可以視設計的需要而調整以提供這些電晶體適當的切換功能。

第25圖顯示根據本發明一實施例之積體電路的簡化示意圖，其中積體電路包括使用具有此處所描述嵌鑲閘極及列、行和平面解碼電路之三維反及閘快閃記憶體陣列陣列。

此積體電路975包括使用具有此處所描述嵌鑲閘極或字元線之三維反及閘快閃記憶體陣列陣列960。一列解碼器961與沿著記憶陣列960列方向安排之複數條字元線962耦接且電性溝通。行解碼器963與沿著記憶陣列960行方向安排之複數條串列選擇線964電性溝通以對自陣列960的對應記憶胞堆疊進行讀取及程式化資料操作。一平面解碼器958經由位元線959與此陣列960中之複數個平面耦接。位址係由匯流排965提供給行解碼器963、列解碼器961與平面解碼器958。方塊966中的感測放大器與資料輸入結構在此範例中經由資料匯流排967與行解碼器963耦接。資料由積體電路975上的輸入/輸出埠提供給資料輸入線971，或者由積體電路975其他內部/外部的資料源，輸入至方塊966中的資料輸入結構。在此例示實施例中，其他電路974係包含於積體電路975之內，例如泛用目的處理器或特殊目的應用電路，或是模組組合以提供由反及閘快閃記憶體陣列所支援的系統單晶片功能。資料由方塊966中的感測放大器，經由資料輸出線972，提供至積體電路975，或提供至積體電路975內部/外部的其他資料終端。

在本實施例中所使用的控制器係使用了偏壓調整狀態機構969，並控制了由電壓供應源或是方塊968產生或提供之偏壓調整供應電壓的應用，例如讀取、程式化、抹除、抹除驗證、以及程式化驗證電壓。該控制器可利用特殊目的邏輯電路而應用，如熟習該項技藝者所熟知。在替代實施例中，該控制器包括了通用目的處理器，其可使於同一積體電路，以執行一電腦程式而控制裝置的操作。在又一實施例中，該控制器係由特殊目的邏輯電路與通用目的處理器組合而成。

本發明之較佳實施例與範例詳細揭露如上，惟應瞭解為上述範例僅作為範例，非用以限制專利之範圍。就熟知技藝之人而言，自可輕易依據下列申請專利範圍對相關技術進行修改與組合。

11、13、15．．．半導體長條堆疊

10、12、14、16．．．絕緣材料長條

18．．．交錯的氧化矽/半導體長條堆疊

20、22．．．氧化矽

21．．．氮化矽

26、28．．．電荷儲存層

40、42、45．．．氧化矽線

31、46．．．孔洞

30、50、55．．．多晶矽字元線

32、56．．．殘留多晶矽

51．．．金屬矽化物

52．．．垂直的多晶矽構件

60．．．金屬表面

62、64．．．金屬線

70、71、73、74、76、77、80、82、84．．．記憶胞

72、75、78、90~95．．．接地選擇電晶體

85、89．．．串列選擇電晶體

96．．．位元線

106、108．．．串列選擇線

159、162．．．接地選擇信號

160、161．．．字元線

402、403、404、405、412、413、414、415．．．長條半導體材料

402B、403B、404B、405B、412A、413A、414A、415A．．．階梯狀結構

409、419．．．SSL閘極結構

425-1~425-n．．．導線

426、427．．．接地選擇線GSL

107、428．．．源極線

975．．．積體電路

960．．．具有嵌鑲閘極之三維反及閘記憶體陣列

958．．．平面解碼器

959．．．位元線

961．．．列解碼器

962．．．字元線

963．．．行解碼器

964．．．串列選擇線

965．．．匯流排

967．．．資料匯流排

966．．．感測放大器/資料輸入結構

974．．．其他電路

969．．．狀態機構

968．．．偏壓調整供應電壓

971．．．資料輸入線

972．．．資料輸出線

第3圖顯示一三維記憶陣列裝置的上視圖，其中ONO電荷儲存層於氧化矽線之後但是於多晶矽字元線之前形成，導致此陣列之一個較大尺寸。

第7圖顯示製造一記憶裝置的部份製程剖面示意圖，且顯示自第6圖中的多晶矽線各自所形成氧化矽線於具有順形底部表面複數個山脊狀堆疊之上。

第15圖是第14圖的替代實施例，顯示製造一記憶裝置的部份製程剖面示意圖，且顯示自第13圖中各自的複數個山脊狀堆疊上的氧化矽-氮化矽-氧化矽資料儲存層上方之多晶矽移除。

第16圖是第14圖的另一替代實施例，顯示製造一記憶裝置的部份製程剖面示意圖，且顯示自第15圖中各自的複數個山脊狀堆疊上裸露的氧化矽-氮化矽-氧化矽資料儲存層外側及在第15圖中裸露的多晶矽形成具有金屬表面之字元線。

第17圖是第16圖的替代實施例，顯示製造一記憶裝置的部份製程剖面示意圖，且顯示在裸露的多晶矽上形成具有金屬表面之字元線。

第19~21圖顯示不同M形閘極的示意圖。

第23圖是一個具有嵌鑲閘極的三維記憶體結構的範例。

402、403、404、405、412、413、414、415．．．長條半導體材料

402B、403B、404B、405B、412A、413A、414A、415A．．．階梯狀結構

409、419．．．串列選擇SSL閘極結構

425-1~425-n．．．導線

426、427．．．接地選擇線GSL

428．．．源極線

Claims

一種形成一三維非揮發記憶胞陣列的方法，包含：形成複數個字元線溝渠於複數個非揮發記憶結構之上於該三維陣列中，係藉由形成複數個矽線於該複數個非揮發記憶結構之上使得該複數個字元線溝渠將該複數個矽線彼此分隔；之後於該複數個字元線溝渠形成絕緣表面，係藉由將分隔該複數個字元線溝渠的該複數個矽線氧化；以及之後形成複數條字元線於該複數個字元線溝渠中。
如申請專利範圍第1項之方法，其中形成該複數個矽線保留殘留矽於該複數個字元線溝渠中的至少一字元線溝渠中，且該殘留矽在氧化該複數個矽線時被氧化。
如申請專利範圍第1項之方法，其中形成該複數個矽線具有孔洞，且該些孔洞在氧化該複數個矽線時填入氧化的矽。
如申請專利範圍第1項之方法，其中形成該複數個矽線包括形成一層矽於該複數個非揮發記憶結構的堆疊之上，且自該矽層除去多餘的矽以保留該複數個矽線及形成該複數個字元線溝渠於相鄰的該複數個矽線之間。
如申請專利範圍第1項之方法，更包括：於氧化複數個矽線之後，蝕刻該複數個字元線溝渠中覆蓋該複數個非揮發記憶結構的堆疊之裸露的氧化矽；以及然後形成氧化矽覆蓋該複數個字元線溝渠中的該複數個非揮發記憶結構的堆疊。
如申請專利範圍第1項之方法，更包括：於氧化複數個矽線之後，蝕刻該複數個字元線溝渠中覆蓋該複數個非揮發記憶結構的堆疊之裸露的氧化矽，直到露出覆蓋該複數個非揮發記憶結構的堆疊之一氮化矽層。
如申請專利範圍第1項之方法，更包括：於氧化複數個矽線之後，蝕刻該複數個字元線溝渠中覆蓋該複數個非揮發記憶結構的堆疊之裸露的氧化矽，直到露出覆蓋該複數個非揮發記憶結構的堆疊之一氮化矽層；以及氧化覆蓋該複數個非揮發記憶結構的堆疊之該氮化矽層以形成一外側氧化矽覆蓋該複數個字元線溝渠中的該複數個非揮發記憶結構的堆疊。
如申請專利範圍第1項之方法，其中形成該複數條字元線是一嵌鑲製程。
如申請專利範圍第1項之方法，更包括：於形成該複數個字元線溝渠之前，形成該複數個非揮發記憶結構的堆疊，其包括複數個由絕緣材料分隔之半導體長條，及電荷儲存結構覆蓋該複數個半導體長條，該電荷儲存結構包括一氧化鉌層。
如申請專利範圍第1項之方法，更包括：於形成該複數個字元線溝渠之前，形成該複數個非揮發記憶結構的堆疊，其包括複數個由絕緣材料分隔之半導體長條，及電荷儲存結構覆蓋該複數個半導體長條，該電荷儲存結構包括一介電層具有一介電常數大於氧化矽的介電常數。
一種形成字元線於一三維非揮發記憶胞陣列中的方法，包含：形成複數個字元線溝渠於複數個非揮發記憶結構之上於該三維陣列中，係藉由形成複數個材料線於該複數個非揮發記憶結構之上使得該複數個字元線溝渠將該複數個材料線彼此分隔；之後於該複數個字元線溝渠形成絕緣表面，係藉由將分隔該複數個字元線溝渠的該複數個材料線氧化；以及之後形成複數條字元線於該複數個字元線溝渠中。
如申請專利範圍第11項之方法，其中形成該複數條材料線包括金屬線。
一種形成一三維非揮發記憶胞陣列的方法，包含：形成複數條字元線於複數個字元線溝渠中於複數個非揮發記憶結構的堆疊之上於該三維陣列中，該複數個字元線溝渠將於複數個非揮發記憶結構之上的，該複數條字元線包括一第一組矽構件介於該複數個非揮發記憶結構的堆疊之間。
如申請專利範圍第13項之方法，其中形成複數條字元線包括：將該複數個字元線溝渠填充矽。
如申請專利範圍第13項之方法，更包括：於形成金屬矽化物於該複數條字元線之上。
如申請專利範圍第13項之方法，其中形成複數條字元線包括：將該複數個字元線溝渠填充複數條矽字元線；蝕刻該複數條矽字元線的一部分以形成金屬溝渠於該複數條矽字元線中；以及將該金屬溝渠填充金屬以形成該複數條矽字元線的金屬表面。
如申請專利範圍第13項之方法，其中形成複數條字元線包括：將該複數個字元線溝渠填充複數條矽字元線；蝕刻該複數條矽字元線的一部分以形成金屬溝渠於該複數條矽字元線中，將覆蓋該複數個非揮發記憶結構的堆疊之電荷儲存結構裸露出；以及將該金屬溝渠填充金屬以形成該複數條矽字元線的金屬表面。
如申請專利範圍第13項之方法，其中形成複數條字元線包括：將該複數個字元線溝渠填充複數條矽字元線；蝕刻該複數條矽字元線的一部分以形成金屬溝渠於該複數條矽字元線中，而不將覆蓋該複數個非揮發記憶結構的堆疊之電荷儲存結構裸露出；以及將該金屬溝渠填充金屬以形成該複數條矽字元線的金屬表面。
如申請專利範圍第13項之方法，其中形成該複數條字元線是一嵌鑲製程。
如申請專利範圍第13項之方法，其中該複數條字元線包括一第二組矽構件與該第一組矽構件正交。
一種具有三維非揮發記憶胞陣列的積體電路，包含：複數條字元線；複數條氧化矽線分隔相鄰的該些字元線；複數個非揮發記憶結構堆疊於該三維陣列中，該複數個非揮發記憶結構堆疊由該複數條字元線及該複數條氧化矽線覆蓋，該複數個非揮發記憶結構堆疊包含一氮化矽層，該複數個非揮發記憶結構堆疊包含一第一部分由該複數條字元線覆蓋及一第二部分由該複數條氧化矽線覆蓋，該第一部分中的該氮化矽層具有較該第一部分中的該氮化矽層更小的厚度。
如申請專利範圍第21項之積體電路，其中該氮化矽層是該非揮發記憶胞的一電荷儲存層。