TW201330260A - 用於整合有電力管理與射頻電路之單晶片系統架構的三族氮化物電晶體 - Google Patents

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Abstract

使用基於三族氮化物(III-N)的一電晶體技術將一RFIC與一PMIC整合的單晶片系統(SoC)解決方案能夠獲得高Ft同時以及足夠高的崩潰電壓(BV)，以完成高電壓及/或高功率電路。於具體實施例中，該三族氮化物(III-N)電晶體架構係可順應於縮放以維持涵蓋複數後繼裝置世代性能改良的軌跡。於具體實施例中，該三族氮化物(III-N)電晶體架構係順應於與四族電晶體架構單塊整合，諸如平面及非平面矽CMOS電晶體技術。利用一替換閘極技術容許增強模式作業及良好的閘極鈍化，形成具有一或更多之凹陷閘極，對稱源極與汲極，再長成源極/汲極的平面及非平面HEMT具體實施例。

Description

用於整合有電力管理與射頻電路之單晶片系統架構的三族氮化物電晶體 發明領域
本發明之具體實施例一般而言係有關於微電子裝置及製造，並更特定言之係有關於三族氮化物電晶體架構及設計。
發明背景
行動式計算裝置(例如，智慧型手機及平板電腦)市場得益於較小組件形狀因素以及較低的電力消耗。因為目前針對智慧型手機及平板電腦的平臺解決方案有賴於安裝在電路板上的多重封裝積體電路(ICs)，進一步縮放至更小且更具電力效率的形狀因素係受限制。例如，一智慧型手機除了一分離式邏輯處理器IC之外，將包括分離式電源管理IC(PMIC)，射頻IC(RFIC)，以及全球行動通訊系統(WiFi)/藍牙(Bluetooth)/全球定位系統(GPS)。單晶片系統(SoC)架構提供無法由印刷電路板級組件整合配合的縮放之優點。儘管邏輯處理器IC本身可視為整合記憶體及邏輯功能二者的一單晶片系統(SoC)，但針對行動式計算平台的更為廣泛的單晶片系統(SoC)仍難以理解，因為PMIC及RFIC係搭配二或更多高電壓，高功率及高頻率操作。
就其本身而論，傳統的行動式計算平台典型地利用不相容的電晶體技術，該等技術係具體地針對由PMIC及RFIC所執行的不同功能客製化。例如，橫向擴散矽金屬氧 化物半導體(LDMOS)技術典型地用在PMIC以管理電壓轉換及電源分配(電池電壓調節包括升壓及/或降壓轉換等)。III-V族化合物半導體，諸如一GaAs異質接面雙極電晶體(HBTs)，典型地係用於RFIC以在GHz載波頻率下產生足夠的功率放大。應用互補性氧化物金屬半導體(CMOS)技術的傳統式矽場效電晶體因而針對涵蓋於行動式計算平台的邏輯及控制功能需要一第三電晶體技術。除了於該行動式計算平台中介於不同IC之間基本的半導體材料不相容外，一般而言在PMIC中針對直流電到直流電(DC-to-DC)轉換開關的電晶體設計已與在RFIC中針對高頻功率放大器的電晶體設計不相容。例如，對於需要一超過20 GHz之Ft的一功率放大器電晶體而言，於一DC-to-DC轉換器開關中矽之相對低的崩潰電壓需要源極到汲極分離係遠大於所容許者，並可能上至500 GHz，視載波頻率而定(例如，無線個人區域網路(WPAN)係為60 GHz並因此電晶體需要一數倍於60 GHz的Ft)。這該等不同的電晶體級設計需求使得對於不同電晶體設計的製程互異的並難以整合為一單一製程。
因此，儘管就改良穩定性、降低成本、以及促進平台電源效率而言針對可用於將PMIC及RFIC功能整合的該行動式計算空間的一單晶片系統(SoC)解決方案係具吸引力的，但是對於單晶片系統(SoC)的一個阻礙在於缺乏具足夠速度(亦即，足夠高的增益截止頻率，Ft)以及足夠高的崩潰電壓(BV)二者的可縮放電晶體技術。
依據本發明之一具體實施例，係特地提出一種單晶片系統(SoC)，其包含：包括一切換電壓調整器或是切換模式DC-DC轉換器之至少之一者的一電源管理積體電路(PMIC)；以及包括一可操作以產生一至少2 GHz之載波頻率的功率放大器的一RF積體電路(RFIC)，其中該PMIC及RFIC係整塊地整合在一相同的基板上，以及其中該PMIC及RFIC之至少之一者包括至少一三族氮化物高電子遷移率電晶體(HEMT)。
100‧‧‧凹陷閘極三族氮化物電晶體
101‧‧‧雙凹陷閘極三族氮化物電晶體
102‧‧‧支撐或施體基板
103‧‧‧非平面三族氮化物電晶體
105‧‧‧緩衝層
106‧‧‧底部阻障層
107‧‧‧通道層
108‧‧‧電荷感應層
109‧‧‧頂部阻障層
110‧‧‧三族氮化物半導體裝置堆疊
111‧‧‧二維電子氣
112‧‧‧重度雜質摻雜接觸層
120‧‧‧閘電極
125‧‧‧凹陷的閘極區域
126‧‧‧第二凹陷區域
130‧‧‧介電層
131‧‧‧間隔件電介質
135‧‧‧源極
135A‧‧‧歐姆接點金屬
136,146‧‧‧非平面汲極
140‧‧‧非平面閘極介電層
141‧‧‧非平面閘電極
145‧‧‧汲極
145A‧‧‧歐姆接點金屬
200‧‧‧非平面三族氮化物電晶體
210,210A‧‧‧非平面主體
211‧‧‧二維電子氣
215C‧‧‧底部阻障層
215D‧‧‧頂部阻障層
400‧‧‧方法
401,403,405,410,415,420‧‧‧動作
500‧‧‧基板
512‧‧‧源極及汲極區域
530‧‧‧閘極介電層
531‧‧‧間隔件結構
565,603‧‧‧電場電介質
580‧‧‧犧牲閘極
585‧‧‧歐姆接點
587‧‧‧層間電介質
602‧‧‧結晶矽基板
615‧‧‧凹部分
620‧‧‧結晶GaN區域
700‧‧‧行動式計算平台
701‧‧‧三族氮化物電晶體
705‧‧‧顯示螢幕
710‧‧‧單晶片系統
711‧‧‧控制器
713‧‧‧電池
715‧‧‧電源管理積體電路
720‧‧‧展開圖
720A,720B‧‧‧閘電極
721‧‧‧MOS電晶體
722‧‧‧矽場效電晶體
725‧‧‧RF積體電路
730,731‧‧‧中央處理器核心
780A,780B‧‧‧閘電極
L‧‧‧縱向長度
PSP‧‧‧自然極化電場
本發明之具體實施例係經由實例加以圖示，但非具限制性，並可在與該等圖式關聯地思考時相關於以下的詳細說明能夠更為充分地瞭解，其中圖1A圖示根據一具體實施例的具有磊晶長成升高式源極-汲極三族氮化物電晶體的一凹陷閘極的一橫截面；圖1B圖示根據一具體實施例的一雙凹陷閘極三族氮化物電晶體的一橫截面；圖1C圖示根據一具體實施例的一非平面三族氮化物電晶體的一等角圖式；圖2根據一具體實施例包括針對一三族氮化物電晶體的一GaN晶體定向之一等角圖式以及使用具有該圖示晶體定向的一非平面GaN主體的一三族氮化物電晶體的一通道區域之一橫截面；圖3係為根據本發明之一具體實施例的一行動式 計算平台的一三族氮化物單晶片系統應用之一功能性方塊圖；圖4係為根據具體實施例的一流程圖，圖示製造一非平面高電壓電晶體的一方法；圖5A、5B、5C、5D圖示根據圖4中所示該方法的一具體實施例製造的一三族氮化物凹陷閘極電晶體的橫截面；圖6A、6B、7A、7B、7C、7D、7E、8A、8B、8C圖示根據具體實施例利用四族電晶體單體地製造的一三族氮化物電晶體的橫截面。
較佳實施例之詳細說明
於以下的說明中，提出複數的細節，然而，熟知此技藝之人士應顯而易見的是，本發明可在無該等具體的細節情況下加以實踐。於一些例子中，廣為熟知的的方法及裝置係以方塊圖形式顯示，而非詳細地，以避免模糊本發明。此整個說明書中參考“一具體實施例”意指與該具體實施例關聯說明的一特別的特徵、結構、功能或特性係包括在本發明之至少一具體實施例中。因此，在整過此說明書中的不同位置處出現“於一具體實施例中”該片語並非必然地參考本發明之相同的具體實施例。再者，該等特別的特徵、結構、功能或特性可於一或更多具體實施例中以任何適合的方式加以結合。例如，一第一具體實施例可與一第二具體實施例在任何該二具體實施例不互相排除的位置 加以結合。
於此可使用該等用語“耦合”及“連接”連同其之派生詞以描述介於組件間的結構關係。應瞭解的是該等用語並不意欲作為彼此的同義字。而是，在特別的具體實施例中，“連接”可用以指示二或更多元件相互間係直接地實體或是電接觸。“耦合”可用以指示二或更多元件相互間係直接或間接地(在它們之間具有其他介入的元件)實體或是電接觸，及/或二或更多元件相互配合或是互相影響(例如，為一因果關係)。
如於此所使用的該等用語“在上方”、“在下方”、“在..之間”以及“在..上”係與一材料層相對於其他層的一相對位置有關。就其本身而論，例如，配置在另一層的上方或下方的一層可直接地與其他層接觸或可具有一或更多介入層。再者，配置在二層之間的一層可直接地與該二層接觸或是可具有一或更多介入層。對比地，位在一第二層上的第一層係與該第二層直接地接觸。
本文所說明者係為使用基於三族氮化物(III-N)的一電晶體技術將一RFIC與一PMIC整合的單晶片系統(SoC)解決方案，該技術能夠獲得高Ft/Fmax同時以及足夠高的崩潰電壓(BV)，以完成高電壓及/或高功率電路。此單晶片系統(SoC)提供對於移動式計算平台所需的特定產品電流及功率的需求。該等快速開關、高電壓電晶體能夠管理高輸入電壓擺動以及在RF頻率下提供高附加功率效率。於具體實施例中，該三族氮化物(III-N)電晶體架構係可順 應於縮放以維持涵蓋複數後繼裝置世代性能改良的軌跡。於具體實施例中，三族氮化物(III-N)電晶體架構係順應於與四族電晶體架構單塊整合，諸如平面及非平面矽CMOS電晶體技術。於特別的具體實施例中，該等電晶體係於整合高功率無線數據傳輸及/或具低功率CMOS邏輯數據處理的高電壓功率管理功能的SoC架構中使用。適合於寬頻無線數據傳輸應用的高頻率作業係為可行，同時使用大的能帶間隙的三族氮化物材料亦提供一高BV以致可針對無線數據傳輸應用產生足夠的RF輸出功率。如此的高Ft/Fmax及高電壓能力之結合亦使能夠在利用減小尺寸的感應性元件的DC-to-DC轉換器中，針對高速開關應用使用於此說明的該等電晶體。當功率放大與DC-to-DC開關二應用在智慧型手機、平板電腦及其他的行動平台中係為主要的功能塊時，於此所說明的該等結構可在針對該等裝置的一SoC解決方案中使用。
圖1A圖示根據一具體實施的一凹陷閘極三族氮化物電晶體100的一橫截面視圖。一般地，電晶體100係為一多數載子(電子)、閘極電壓控制裝置(亦即，一場效電晶體(FET))通常視為一高電子遷移率電晶體(HEMT)。該電晶體100係為平面的並係配置位在一配置在一支撐或施體基板102上的緩衝層105上。於該一具體實施例中，該緩衝層105係為在一支撐基板上長成的三族氮化物半導體裝置堆疊110的一底部(第一)層或係為轉移在一施體基板上的一三族氮化物半導體裝置堆疊110的一底部層。於一特別的具體 實施例中，該緩衝層105係為配置在(001)矽基板102上的氮化鎵(GaN)，其係為用於形成矽電晶體之該較佳的定向，並因而較佳地適於該三族氮化物電晶體100係整塊地與平面或非平面的矽CMOS電晶體技術整合的具體實施例。
於可交替的具體實施例中，該基板102亦可為矽之外的材料，其可或非為與矽成合金，包括但不限制在，鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、或銻化鎵、碳(SiC)及藍寶石。於另一具體實施例中，電晶體100係配置於其上的該緩衝層105係為一介電層，因此該基板102包含一埋入氧化物(BOx)。例如，一或更多的半導體裝置堆疊110層可轉移在該介電層上。
功能上，該半導體裝置堆疊110係劃分成一底部阻障層106，一通道層107，一電荷感應層108，一頂部阻障層109以及一重度雜質(例如，N+)摻雜接觸層112。於該示範性具體實施例中，該通道層107大體上係為單結晶並且儘管於此係視為“單晶體”，但熟知此技藝之人士將察知的是低程度的晶體缺陷仍然會呈現為一不完美磊晶長成過程的人工因素。在該通道層107內，具有包括一或更多三族元素及氮的一第一半導體材料(亦即，一三族氮化物半導體)的一結晶佈置。一般而言，於該通道層107中，三族氮化物半導體應具有相對高的載子遷移率並因而於具體實施例中，為了最小的雜質散射，該通道層107係為一大體上未摻雜的三族氮化物材料(亦即，雜質濃度降至最低)。如圖所示，該電晶體100並無由雜質摻雜物梯度形成的接面。就其本身而 論，能夠避免與摻雜物擴散、散射及崩潰電壓降低相關的缺點。
於一第一示範具體實施例中，該通道層107係為GaN。於一第二示範具體實施例中，該通道層107係為氮化銦(InN)。於一第三示範具體實施例中，該通道層107係為GaN之一三元合金，諸如氮化鋁鎵(AlxGa1-xN)。於一第四示範具體實施例中，該通道層107係為InN之一三元合金，諸如氮化鋁銦(AlxIn1-xN)。於另外的具體實施例中，該通道層107係為包括至少一三族元素與氮，諸如InxAlyGa1-x-yN的一四元合金。視該具體實施例而定，該通道層107的厚度係介於5公厘與20公厘之間。
如圖1A中所示，位在該通道層107的任一邊上(頂部及底部)係為一阻障層(頂部阻障層109及底部阻障層106)。於該示範具體實施例中，該底部阻障層106係在縱向通道長度(LG)係縮放至45奈米或更小時，以提供通道電荷侷限，用於控制短通道效應(SCE)。一般地，任何三族氮化物材料可用於該等阻障層106、109，如視針對該通道層107所選定之材料以提供該等阻障層106、109具有一較該通道層107為大的能帶間隙而定。較佳地，該等底部與頂部阻障層106、109二者大體上係為單結晶體(亦即，針對已知的成分具有低於該臨界厚度的一厚度)，晶格與該通道層107中所用的三族氮化物材料相配。於該示範具體實施例中，該等阻障層106、109係為具有與該通道層107相同結晶度的一第二三族氮化物材料，以形成一異質介面。於該通道層107 係為GaN的一第一示範具體實施例中，該底部阻障層106係為AlGaN而該頂部阻障層109係為AlInN。一示範的底部阻障層106具有一成分Al0.08Ga0.92N而該示範的頂部阻障層109具有一成分Al0.83In0.17N。於具體實施例中，該等阻障層106、109係僅具有本質雜質摻雜位準(i-AlInN)。於其他具體實施例中，該等阻障層106、109係二者皆為AlxGa1-xN，或二者皆為InZGa1-ZN。包括至少一三族元素及氮的四元合金，諸如INxAlyGa1-x-yN，亦係為可行的。該等阻障層106、109可進一步包含任何多層之三族氮化物堆疊，例如，一AlxIn1-xN/AlN與和通道層107相鄰的AlN堆疊層相堆疊。視該具體實施例而定，該等阻障層106、109之厚度係介於1奈米與5奈米之間且不需具有相同的厚度。
於該說明性具體實施例中，該半導體裝置堆疊110包括一電荷感應層108以可控制地藉由感應一電荷片供給載子，通常視為一二維電子氣(例如，2DEG 111)。可交替的具體實施例可利用該頂部阻障層109作為表層電荷之僅有的來源，然而該電荷感應層108的存在使能夠針對臨限電壓調諧將該頂部阻障層109薄化，同時確保一薄的(例如，>0.5奈米)寬帶間隙材料係位在該裝置堆疊110之表面以降低合金散射以及該通道層107中的高遷移率。
由於該通道層107及該電荷感應層108(頂部阻障層109)中所利用的該等材料之不同的極化，可提供能夠進一步經由選擇一功函數金屬作為閘電極120及/或控制該電荷感應層108沿著該縱向長度L的厚度而調制的一電荷密 度。就其本身而論，該電晶體100之性能特徵強烈地係視針對該電荷感應層108及該閘電極120所選擇的該等材料，同時以及配置在該閘電極120與該通道層107之間該電荷感應層108及該頂部阻障層109沿著該電晶體縱向長度的厚度，定界作為該凹陷的閘極區域125，而定。於該示範的具體實施例中，在該通道層107係為GaN以及該頂部及底部阻障層106、109係為AlInN處，該電荷感應層108係為AlN。對於該電荷感應層之一示範的厚度範圍係為1-4奈米。
於具體實施例中，電晶體100係可在增強模式下操作。增強模式作業(其中該電晶體100具有一大於0V的臨限電壓(Vt))對於確保一PMIC中功率有效轉換，以及在閒置期間有效地關閉RFIC中該功率放大器係為重要的。於一具體實施例中，該閘電極120包括一功函數金屬以增加該Vt。經選定以獲得一所需的臨限電壓(Vt)(例如，大於0V，等等)的一功函數金屬具有包括鎢(W)、鋁(Al)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鉬(Mo)、鍺(Ge)、鉑(Pt)、金(Au)、釕(Ru)、鈀(Pd)、銥(Ir)，以上者之合金及其矽化物、碳化物、氮化物、磷化物以及碳氮化物的示範性傳導閘極材料。
該電晶體100係視為一單凹陷閘極架構，因為該頂部阻障層109包括僅有一凹陷部分(形成該凹陷的閘極區域125)。就其本身而論，該頂部阻障層109在該閘電極120與該通道層107之間具有一第一厚度，在源極135或汲極145與該通道層107之間具有一第二厚度。該頂部阻障層109之薄化有助於達到增強模式，因為在配置於該閘電極120下方 的該通道層中自發的且壓電的極化感應電荷能夠耗盡，增加Vt。視該具體實施例而定，該第一厚度可為第二厚度的0%-50%(例如，範圍為0-2.5奈米)。就無一功函數閘極金屬的具體實施例而言，該頂部阻障層109可需加以完全地蝕刻去除，以獲得一Vt>0V。該凹陷的閘極區域125具有一0%的頂部阻障層厚度處，該電荷感應層係暴露並變成供載子僅有的來源。於該通道層107係未經摻雜的該示範具體實施例中，使用一功函數金屬閘電極及閘極凹處以提供供增強模式作業所用。
一源極135及一汲極145係配置在該閘電極120之任一側邊上，電氣式耦合至一歐姆接點金屬135A、145A及雜質摻雜(例如，N+)半導體區域112。該雜質摻雜半導體區域112可為任何低能隙三族氮化物材料，諸如InxGa1-xN及InN，用於形成低阻力接點，或是簡單地為n型GaN。
配置在該頂部阻障層109與該閘電極120之間係為一介電層130。該介電層130將該閘電極120與該裝置堆疊110電氣式絕緣並亦可將該閘電極120與源極及汲極135、145隔離。於圖1A中所示該具體實施例中，該介電層130使用作為一閘極電介質與一間隔件電介質二者，側向地將該閘電極120與該源極及汲極135、145分離。於該示範的具體實施例中，該介電層130係為一自對準間隔件結構，使能夠達到源極到汲極間隔之自對準、超縮放下降至<100奈米以減小該電晶體之本質阻力(Rext)，導致較高的跨導(Gm)或增益，並因而有較高的Ft。介電間隔件亦使能夠進行該電晶 體通道長度(Lg)之縮放至較微影蝕刻可定義的特徵尺寸為小的尺寸。諸如氮化矽(SixN)、氧化鋁(Al2O3)的介電材料以及諸如Gd2O3、HfO2的高k電介質，諸如HfOSiO、TaSiO、AlSiO的高K矽酸鹽，以及諸如HfON、AlON、ZrSiON、HfSiON的高K氮氧化物，以及三族氮氧化物係適於該介電層130。於具體實施例中，該介電層130用以將閘電極120與該裝置堆疊110之頂部表面之間該界面鈍化，保存高的通道遷移率並減少閘極洩漏電流。於一具體實施例中，高品質鈍化係利用原子層沉積(ALD)介電層130而達成。
圖1B圖示根據一具體實施例的一雙凹陷閘極三族氮化物電晶體101的一橫截面。如圖所示，該電晶體101包括如針對該電晶體100所說明的該裝置堆疊110、閘電極120及源極與汲極135、145，然而該電晶體101包括該凹陷閘極區域125以及一第二凹陷區域126，以致該閘電極120係為雙凹陷的。該頂部阻障層109因此具有三厚度，介於該通道層107與該源極及汲極135、145之間的一第一厚度，以及介於該通道層107與該介電層130之間的一第二厚度(在該閘電極120下方)，以及介於該通道層107與該間隔件電介質131之間的一第三厚度。如圖所示，該第三厚度係為該第一與第二厚度的中間者。於該示範的具體實施例中，該第一厚度係為該生成態厚度(例如，1-5奈米)，該頂部阻障層109之該第二厚度係為0奈米(電荷感應層108暴露)，以及該第三厚度係介於該頂部阻障層109之該生成態第一厚度的25%與50%之間。相對於該電晶體100，當配置在該閘電極120 下方的該區域係經耗盡時(如於圖1B中以不連續的該2DEG破折號線圖示)，電晶體101之該雙凹陷閘極具有保留在該間隔件電介質131下方該2DEG電荷密度的一優點，從而保留至該閘電極120下方該通道區域的低進入阻力。
於具體實施例中，如於該電晶體101中所示，一第一介電材料係用於該間隔件電介質131，而一第二介電材料係用於該介電層130。就其本身而論，裝置堆疊鈍化之目的係與自對準地將該源極與汲極區域間隔而與該閘電極120脫離開的目的分開來。於一具體實施例中，該第二介電材料具有一較該第一介電材料為高的介電常數。供該間隔件電介質131所用的示範性材料包括SiN、SiON，以及Al2O3，而供該介電層130所用的材料包括Gd2O3、HfO2、HfSiO、TaSiO、AlSiO、HfON、AlON、ZrSiON、HfSiON，以及三族氮氧化物。
於具體實施例中，於此所說明的該高電壓、高功率電晶體，三族氮化物電晶體具有一對稱的源極與汲極間隔。如於圖1A與圖1B二圖中所顯示，該等電晶體101及102包括將該閘電極120自該源極接點135分隔開(亦即，Lgs)一數量，該數量等於一介電材料將該閘電極120與該汲極接點145分開的量(亦即，Lgd)。由於該裝置堆疊110中該三族氮化物半導體之較高的崩潰電壓能力，所以該通道層107能夠抵擋一大的崩潰電場(例如，GaN通道層107能夠在40奈米的一Lgd下抵擋至少10V的一崩潰電壓(BV))。對比地，傳統式矽LDMOS針對10V的一崩潰電壓需要至少0.6微米的一 Lgd。對於該等電晶體101及102，在應用於此說明的該等三族氮化物電晶體的一PMIC中布署的DC到DC轉換器切換作業期間，該小的Lgd降低對於較小的I2R消耗損失之開啟狀態電阻。
儘管電晶體101及102係為平面的裝置，但於其他的具體實施例中，一非平面三族氮化物電晶體係用於整合高電壓及/或高功率能力與高頻率作業的該單晶片系統中。圖1C係為根據一具體實施例的一非平面三族氮化物電晶體的一等角圖式。一般地，於非平面電晶體具體實施例中，該裝置堆疊110之該等半導體層的至少之一者係為一非平面半導體主體，該主體具有一非平面閘極介電層140、非平面閘電極141或非平面源極、汲極136，146的至少之一者係包裹覆蓋其上之相對的側壁。該非平面電晶體103可包括針對該等示範性平面電晶體100及101所說明的所有功能性特性，具有如先前所說明之該裝置堆疊110的材料及厚度，該非平面閘極介電層140具有針對該介電層130所說明的任一特性，該非平面閘電極141具有針對該閘電極120所說明的任一特性，以及非平面源極、汲極136，146具有針對該源極、汲極135，145所說明的任一特性。
視該三族氮化物裝置堆疊之晶體定向而定，該2DEG可最接近一非平面半導體主體的一頂部表面或是一側壁。圖2係為根據一非平面電晶體具體實施例，針對一三族氮化物電晶體的一GaN晶體定向的一等角圖式。於此說明的GaN及其他的三族氮化物可由纖鋅礦結構組成，該結 構顯著之處在於其係非中心對稱意指該晶體缺乏反稱，且更特定言之，該等{0001}平面非為相等的。針對該示範性GaN具體實施例，其中之一{0001}平面典型地係視為該Ga-面(+c極性)，而其他者係視為該N-面(-c極性)。通常針對平面三族氮化物裝置，其中之一或是其他之{0001}平面係更為接近一基板表面並且假若該三鍵之Ga(或其他三族元素)點朝向該基板則因此可視為Ga極性(+c)，或是假若該三鍵之Ga(或其他三族元素)點遠離該基板則因此可視為N極性(-c)。於一非平面具體實施例中，該纖鋅礦晶體定向係為如此以致該{0001}平面形成該晶體之一頂部表面以及與該緩衝層接合。針對此具體實施例，該頂部與底部阻障層(215D及215C)係分別地使用作為電荷感應層及背阻障。該頂部阻障層215D包括自然極化電場，PSP，位於該非平面主體210中由該頂部表面部分215D至該底部表面部分215C。就其本身而論，該非平面三族氮化物電晶體200之極化係通過該非平面主體210之厚度(垂直地沿著該z方向)。如圖所示，該非平面主體210及該等阻障層215D與215C因而分別地在沿著該(0001)平面及(000)的異質接面處形成極化電場，與該非平面主體210之一頂部表面相鄰處該極化電場包括該2DEG 211。
於可交替的具體實施例中，其中該通道層107係形成進入一非平面主體中，該裝置堆疊110之上覆的半導體層因而可在頂部與側壁表面上長成。針對該一具體實施例，該晶體定向可為如於圖2中所示，或是由於圖2中所示 者轉動的該纖鋅礦晶體定向以致該(1010)平面該晶體之一頂部表面，並與該緩衝層(例如，於圖1A中元件標號105)接合。針對該一具體實施例，在該非平面通道層107之側壁上形成的一阻障層致使該非平面主體210A內的該自然極化電場，PSP，與於圖2中所圖式者正交(例如，由一第一側壁引導至一第二側壁)。就其本身而論，該非平、面三族氮化物電晶體之極化可通過該非平面主體之該寬度(例如，y-尺寸)。
圖3係為根據本發明之一具體實施例的一行動式計算平台的一單晶片系統應用之一功能性方塊圖。該行動式計算平台700可為經組配用於電子數據顯示器、電子數據處理以及無線電子數據傳輸之每一者的任何可攜式裝置。例如，行動式計算平台700可為平板電腦、智慧型手機、膝上型電腦等之任一者，以及包括於一示範性具體實施例中其係為容許接受使用者輸入的觸控式螢幕(例如，電容式、感應式、電阻式等)的一顯示螢幕705，該單晶片系統710以及一電池713。如圖所示，該單晶片系統710的整合程度越高，則在該行動式計算平台700內該形狀因素越大，可供在充電之間有最長的使用期的電池713所佔用，或是由諸如用於最大功能性的固態記憶體的記憶體(未經圖示)所佔用。
視其之應用而定，行動式計算平台700可包括其他組件，該等組件包括但非限定在，揮發性記憶體(例如，動態隨機存取記憶體(DRAM))，非揮發性記憶體(例如，唯讀記憶體(ROM))，快閃記憶體，圖形處理器，數位信號處 理器，密碼處理器，晶片組，天線，顯示器，觸控螢幕式顯示器，觸控螢幕式控制器，電池，音訊編解碼器，視訊編解碼器，功率放大器，全球定位系統(GPS)裝置，羅經，加速度計，電羅經，揚聲器，照相機以及大量儲存裝置(諸如硬碟機，光碟(CD)，多功能數位碟片(DVD)等等)。
該單晶片系統710係進一步以展開圖720圖示。視該具體實施例而定，該單晶片系統710包括一電源管理積體電路(PMIC)715，包括一RF傳送器及/或接收器的RF積體電路(RFIC)725，其之一控制器711的其中二或更多者，以及一或更多的中央處理器核心730、731係經製作位於其上的一基板500的一部分(亦即，一晶片)。該RFIC 725可應用複數個無線標準或協定的之任一者，包括但非限定在Wi-Fi(IEEE 802.11系列)，WiMAX(IEEE 802.16系列)，IEEE 802.20，長期演進(LTE)，演進數據最佳化(Ev-DO)，HSPA+，HSDPA+，HSUPA+，EDGE，GSM，GPRS，CDMA，TDMA，DECT，藍牙，以上該等之衍生者，以及稱為3G、4G、5G及更甚者的任何其他的無線協定。該平台725可包括複數個通信晶片。例如，一第一通信晶片可專用於諸如Wi-Fi及藍牙的較短範圍的無線通信，以及一第二通信晶片可專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其他者的較長範圍的無線通信。
如將為熟知此技藝之人士察知的是，該等功能相異的電路模組中，除了在該PMIC 715及RFIC 725中典型分別地利用LDMOS及三-五族HBT技術之外，典型地專門使用 CMOS電晶體。然而，於本發明之具體實施例中，該PMIC 715及RFIC 725使用於此所說明的該三族氮化物電晶體(例如，三族氮化物電晶體100、101或103)。於另外的具體實施例中，使用於此所說明的該三族氮化物電晶體的該PMIC 715及RFIC 725係以將該PMIC 715及/或RFIC 725單塊地整合在該(矽)基板500上的矽CMOS技術與該控制器711及處理器核心730、7315之一或更多者整合。應察知的是在該PMIC 715及/或RFIC 725中，不需排除在CMOS使用於此說明的該等能夠高電壓、高頻率的三族氮化物電晶體，相反地，矽CMOS可進一步地包括在該PMIC 715及RFIC 725中。
於此所說明的該等三族氮化物電晶體可特別地用在出現高電壓擺動的情況下(例如，在該PMIC 715中7-10V電池電力調整，直流電到直流電轉換等)。如圖所示，於該示範的具體實施例中，該PMIC 715具有與該電池713耦合的一輸入，以及具有提供一電流供給至該單晶片系統710中所有其他的功能性模組的一輸出。於另一具體實施例中，其中在該行動式計算平台700中但與該單晶片系統710分開，提供附加的積體電路，該PMIC 715輸出進一步地提供一電流供給至與該單晶片系統710分開之所有該等附加的積體電路。讓該降低的接通電阻可用(例如，經由該對稱的Lgd/Lgs)以及低的入口電阻(例如，通道層107內之間隔件區域中存在的2DEG 111)，於此說明的該等三族氮化物電晶體之特別的具體實施例容許該PMIC在較高的頻率下(例如，50x該等頻率在IDMOS應用中可用)操作。於若干該等 具體實施例中，該PMIC內的感應性元件(例如，升降壓轉換器等)可經縮放更小的尺寸。就該等感應性元件在該PMIC中佔晶片面積之60-70%而言，於此所說明的三族氮化物電晶體中所應用的該PMIC之具體實施例提供一顯著的縮小超越其他的PMIC架構。
如進一步圖示，在該示範的具體實施例中，該RFIC 715具有一與一天線耦合的輸出並可進一步具有一與該單晶片系統710上諸如一RF類比及數位基頻模組(未圖示)的一通信模組耦合的輸入。可交替地，該等通信模組可提供位在自該單晶片系統710的一IC脫落晶片上並耦合進入該單晶片系統710以供傳輸之用。視所利用的三族氮化物材料而定，於此說明的該等三族氮化物電晶體(例如，200或201)可進一步提供由具有至少十倍載子功率的一Ft的一功率放大器電晶體所需之大的附加功率效率(PAE)(例如，針對3G或是GSM蜂巢式通訊設計的一RFIC 725中的一1.9 GHz頻率)。
圖4係為根據具體實施例的一流程圖，圖示製造於此說明的高電壓三族氮化物電晶體的一方法400。儘管方法400強調若干動作，但該等每一動作需要複數更多的處理順序。圖5A、5B、5C及5D係為當根據該方法400之一具體實施例製造該平面三族氮化物雙凹陷閘極電晶體101(圖1B)時的縱向橫截面圖式。相似的技術可用以形成該平面三族氮化物電晶體100(圖1A)，以及與可應用在非平面矽電晶體製造之技術結合的相似技術可應用以形成該非平面三族氮 化物電晶體103(圖1C)。
參考圖4，於動作401，一單晶半導體材料堆疊係使用任一標準的化學蒸氣沉積(CVD)，分子束磊晶(MBE)，氫化物氣相磊晶(HVPE)長成技術等(利用標準的前驅物、溫度等)加以長成。於一具體實施例中，該整個半導體裝置堆疊110(圖1A，1B)係使用該等技術長成。於一該具體實施例中，一現地n型雜質摻雜源極/汲極層可長成作為該裝置堆疊110的一頂部部分。於一可交替的具體實施例中，(例如，如以虛線標示為可任擇的動作410所圖示)，在該製程中接續地執行一再長成處理以形成源極/汲極區域。
於動作403，至少一部分之磊晶半導體堆疊110係以業界所熟知針對磊晶長成為裝置堆疊110之一部分的該等特別材料的任何電漿或濕式蝕刻技術加以蝕刻。如於圖5A中所示，於具體實施例中，動作403需蝕刻該頂部阻障層109之至少一部分以形成其中無電場電介質565的該凹陷區域125。針對其中該裝置堆疊110包括經配置覆蓋該頂部阻障層109的一(複數)源極/汲極層的具體實施例，該(等)源極/汲極層係於動作403期間經蝕刻。對於其中該源極/汲極層係藉由再長成而形成的具體實施例，於動作403處該蝕刻處理僅需蝕刻該頂部阻障層109之至少一部分。針對一非平面電晶體的具體實施例(未圖示)，於動作403，該裝置堆疊110係經蝕刻進入一半導體鰭狀結構。
參考圖4，於動作405，形成一犧牲閘極。一閘極取代處理容許源極汲極區域之一磊晶再長成(如為所需)，使 一閘電極之形成能夠最後地由一功函數金屬(如為所需)組成，並使能夠形成雙凹陷閘極架構等。如於圖5B中所示，一犧牲閘極580係形成於該凹陷區域125中。於示範的具體實施例中，該犧牲閘極580包括一CVD多晶矽，或氮化矽/氮氧化物等。該犧牲閘極580係側向地藉由間隔件結構531與該周圍薄膜(例如，電場電介質565，裝置堆疊110之蝕刻層)分開。用於形成該犧牲閘極580及該間隔件結構531的技術眾多，其中一些技術基於在一升高的犧牲閘極580上形成一介電間隔件，以及其他技術，如同該示範的處理，基於以一介電材料填注一凹部分(例如，沉積於該凹陷區域125中的二氧化矽)並各向異性地蝕刻該電介質以在沉積一犧牲閘極材料(例如，藉由CVD或ALD)之後沿著該凹部分側壁形成該間隔件結構(例如，間隔件結構531)以回填該第一凹陷部分125之該其餘部分。
讓該犧牲閘極580及間隔件結構531使用作為一心軸保護該裝置堆疊110之該通道區域，於動作410，源極及汲極區域512係再長成，例如，於該頂部阻障層109上。於一具體實施例中，一GaN之成分梯度三元合金係經磊晶長成在該裝置堆疊110上，未受該犧牲閘極580保護。如為需要，平面化層間電介質(ILD)587因而可藉由熟知的技術形成。於圖4中該方法400之其中包括源極/汲極區域512的可任擇具體實施例中，未執行動作410。
返回圖4，於動作415，該犧牲閘極(堆疊)580係經去除以暴露該磊晶裝置堆疊110。針對該示範的雙凹陷閘 極具體實施例，該頂部阻障層109係經蝕刻第二次以在該等間隔件結構531之間形成較該凹陷區域125為窄的該第二凹陷區域126。一閘極介電層530係形成於該第二凹陷區域126中。於具體實施例中，該閘極介電層530係藉由針對介電層130說明的任一介電材料(例如，一高K介電材料)，使用所熟知適於該特別的介電材料的一ALD技術而形成。一功函數金屬(例如，該等電晶體100、101之內文中所說明之任一者)接著係沉積在該閘極介電層530上，並平面化以形成一閘電極120。該閘極介電層530之高溫退火係在形成該閘電極120之前或是之後執行。該裝置接著在動作420處，例如，使用傳統技術以形成歐姆接點585以及互連金屬化(未圖示)而完成。
於一具體實施例中，於此說明的高電壓、高功率三族氮化物電晶體係單塊地與四族電晶體整合。圖6A、6B圖示在一單一基板上與矽區域相鄰而形成的三族氮化物區域之形成。參考圖6A，一結晶矽基板602係以電場電介質603遮蔽以及凹部分615係形成於該結晶矽基板602中。一三族氮化物緩衝層(例如，包括GaN)係於該凹部分中長成以抵達具有至少一與結晶矽區域相鄰配置的結晶GaN(或另一三族氮化物)區域620之一平面的半導體基板處，如於圖6B中所示。於此所說明的該等電晶體具體實施例因而可與於該結晶矽基板602中傳統式矽基MOSFET同時並存地形成於該GaN區域620中。
圖7A、7B、7C、7D及7E，圖示與一平面四族電 晶體整合的一三族氮化物平面凹陷閘極電晶體之橫截面。如於圖7A中顯示，該結晶GaN區域620係經凹陷蝕刻以及裝置堆疊110磊晶長成於該GaN區域620上。於至少該閘極區域中，該裝置堆疊110係經凹陷蝕刻，如於圖7B-7C中所示，大體上如於此文之別處所說明者。於該示範的具體實施例中，該MOS電晶體721係利用該替換閘極處理，於二電晶體中形成一犧牲閘電極780A、780B而與該三族氮化物電晶體701同時並存地形成(圖7D)。完成該整合電晶體製造，一閘極介電層係形成，於一具體實施例中其係與該三族氮化物電晶體701與矽電晶體721二者為相同的材料。一閘電極720A、720B接著係藉由沉積一功函數金屬(其係可在該三族氮化物電晶體701與矽電晶體721之間為不同的)而形成。一旦完成電晶體級整塊整合，即可使用適於矽CMOS技術的任何互連處理而完成電路製造。傳統上可接著繼續進行封裝並裝配成一裝置，諸如一行動式計算平台。
圖8A、8B、8C係根據一具體實施例圖示與四族非平面電晶體單塊地製造的一三族氮化物非平面電晶體之橫截面。如圖所示，該等矽場效電晶體(FETs)722係製造進入該(矽)基板602與該非平面三族氮化物電晶體103相鄰，將包含該非平面三族氮化物電晶體103之可縮放的高頻率、高電壓電路與包含CMOS技術的先進邏輯電路單體地整合。如於圖8C中所示，該矽FET 722亦係為非平面的，並就其本身而論可以除了完全連續地製造該非平面三族氮化物電晶體103之外的一方式加以製造(例如，未在完成該非平面三族 氮化物電晶體103之後製造)，相反地，某種程度上該等不同的電晶體技術可同時並存地進行製造。例如，一替換閘極處理可用於該非平面三族氮化物電晶體103與該矽FET 722二者，以致將一形成的犧牲閘極自NMOS矽與NMOS三族氮化物二者去除並同時地沉積一最終的閘極電介質。一旦完成電晶體級單體整合，即可使用適於矽CMOS技術的任何互連處理而完成電路製造。傳統上可接著繼續進行封裝並裝配成一裝置，諸如一行動式計算平台。
於其他的具體實施例中，平面及非平面電晶體可加以混合(例如，平面的四族電晶體與非平面三族氮化物電晶體或是平面三族氮化物電晶體與非平面的四族電晶體)。
應瞭解的是以上說明係具圖解性的，並不具限制性。例如，儘管於該等圖式中的流程圖顯示藉由本發明之特定具體實施例執行的動作之一特別的順序，但應瞭解的是可不需該順序(例如，可交替的具體實施例可以不同的順序執行該等動作，結合某些動作，部分重疊某些動作等)。再者，熟知此技藝之人士一經閱讀及瞭解以上說明即可明白複數其他的具體實施例。儘管本發明已相關於特定的示範具體實施例加以說明，但應確認的是本發明並未限制在該等說明的具體實施例，而能夠利用修改及改變而加以實踐涵蓋於該等附加的申請專利範圍之範疇內。本發明之範疇，因而，應相關於該等附加的申請專利範圍，連同該等申請專利範圍所授以之完整的等效物之範疇加以確定。
500‧‧‧基板
700‧‧‧行動式計算平台
705‧‧‧顯示螢幕
710‧‧‧單晶片系統
711‧‧‧控制器
713‧‧‧電池
715‧‧‧電源管理積體電路
721‧‧‧MOS電晶體
725‧‧‧RF積體電路
730,731‧‧‧中央處理器核心

Claims (27)

  1. 一種單晶片系統(SoC)，其包含：一電源管理積體電路(PMIC)，其包括一切換電壓調整器或切換模式DC-DC轉換器中之至少一者；以及一RF積體電路(RFIC)，其包括一功率放大器，該功率放大器可操作來產生至少為2 GHz的一載波頻率，其中該PMIC和該RFIC二者被整塊地整合到同一基板上，並且其中PMIC和RFIC中之至少一者包括至少一三族氮化物高電子遷移率電晶體(HEMT)。
  2. 如申請專利範圍第1項之SoC，其中該PMIC和該RFIC二者皆包括具有至少為20 GHz之一截止頻率(Ft)及至少為20 GHz之一最大震盪頻率(Fmax)的至少一三族氮化物HEMT。
  3. 如申請專利範圍第1項之SoC，其進一步包含：被整合到該基板上的該PMIC和該RFIC中之至少一者的一控制器，其中該控制器包含數個矽場效電晶體。
  4. 如申請專利範圍第3項之SoC，其中該等矽場效電晶體係配置在包含結晶矽的該基板之數個區域之上，並且其中該至少一三族氮化物HEMT係配置在包含結晶GaN的該基板之一區域之上。
  5. 如申請專利範圍第1項之SoC，其中該至少一三族氮化物HEMT係操作於強化模式中。
  6. 如申請專利範圍第2項之SoC，其中該至少一三族氮化物HEMT包含由具有相異成分的數個三族氮化物半導體組成的一磊晶裝置堆疊，該裝置堆疊包括配置在一頂部阻障層與一底部阻障層之間的一電荷感應層和一通道層，該通道層在配置於一閘電極和該電荷感應層下方的一區域內未受摻雜以僅在該閘電極係處於大於0V的一臨限電壓(Vt)時於該通道層內形成一二維電子氣(2DEG)。
  7. 如申請專利範圍第6項之SoC，其中該頂部阻障層在該閘電極與該通道層之間具有一第一厚度，並且在配置於該閘電極之任一側邊上的一源極接點與汲極接點之間具有較大的一第二厚度。
  8. 如申請專利範圍第7項之SoC，其中該頂部阻障層之該第一厚度為0奈米並暴露出該電荷感應層，並且其中該電荷感應層具有至少為0.5奈米的厚度。
  9. 如申請專利範圍第7項之SoC，其中一第一介電材料使該閘電極與該源極接點、該汲極接點、和該磊晶裝置堆疊電氣式隔離。
  10. 如申請專利範圍第7項之SoC，其中該頂部阻障層在配置於該閘電極與該等源極和汲極接點中之各者之間的一間隔件區域中具有在該等第一和第二厚度中間的一第三厚度。
  11. 如申請專利範圍第10項之SoC，其中一第一介電材料使該閘電極與該源極接點和該汲極接點電氣式隔離，並且 一第二介電材料使該閘電極與該頂部阻障層電氣式隔離，該第二介電材料所具有的介電常數比該第一介電材料之介電常數高。
  12. 如申請專利範圍第11項之SoC，其中該第一介電材料係選自於由SiN、SiON和Al2O3組成的群組，並且其中該第二介電材料係選自於由Gd2O3、HfO2、HfSiO、TaSiO、AlSiO、HfON、AlON、ZrSiON、HfSiON、和三族ON組成的群組。
  13. 如申請專利範圍第9項之SoC，其中該至少一三族氮化物HEMT具有對稱的一源極-汲極架構，當中該第一介電材料將該閘電極與該源極接點分隔的距離量等於該第一介電材料將該閘電極與該汲極接點分隔的距離量。
  14. 如申請專利範圍第6項之SoC，其中該等頂部和底部阻障層所具有的能隙比該通道層之能隙寬，並且其中該等頂部與底部阻障層各包含下列中之至少之一者：AlGaN、AlInN、InGaN、或AlInGaN。
  15. 如申請專利範圍第1項之SoC，其中該通道層為具有一頂部表面和至少二相對側壁的一非平面結晶主體，其中該電荷感應層係配置在該頂部表面或該等至少二相對側壁中之至少一者上，並且其中一閘電極係配置在該頂部表面和該等至少二相對側壁二者之上。
  16. 一種行動式計算裝置，其包含：一觸控螢幕；一電池； 一天線；以及如申請專利範圍第1項之SoC，其中該PMIC耦合至該電池，並且其中該RFIC耦合至該天線。
  17. 如申請專利範圍第16項之行動式計算裝置，其進一步包含：一第一處理器核心和一第二處理器核心，該等核心各可操作來耦合至該觸控螢幕、該PMIC和該RFIC，其中該等第一和第二處理器核心包含數個矽場效電晶體。
  18. 一種將高電壓高功率電晶體整合在基板上的方法，該方法包含下列步驟：在該基板上形成複數個高電壓高功率三族N場效應電晶體，此形成步驟進一步包含：在該基板上形成由半導體材料層組成的一堆疊，該堆疊包含成分不同的複數個三族N半導體材料層；在該堆疊中之至少一些該等半導體材料層之上形成一犧牲閘極結構；在該犧牲閘極結構之相對側邊上形成一源極和一汲極區域；去除該犧牲閘極結構以露出磊晶長成的該堆疊之一表面；利用一原子層沉積處理，在磊晶長成之該堆疊的所露出之該表面上形成一閘極介電層；以及在該閘極介電層上形成一閘電極。
  19. 如申請專利範圍第18項之方法，其中該基板包含結晶矽，並且其中形成由半導體材料層組成之該堆疊的步驟包含：形成一緩衝層，該緩衝層包含GaN和在該緩衝層上磊晶長成的由半導體材料組成之該堆疊。
  20. 如申請專利範圍第19項之方法，其進一步包含下列步驟：在該矽基板上相鄰於該等高電壓高功率三族N場效電晶體之處形成複數個矽基場效電晶體。
  21. 如申請專利範圍第19項之方法，其中磊晶長成由半導體材料組成之該堆疊的步驟進一步包含：磊晶長成一第一三元三族氮化物的一底部阻障層；在該底部阻障層之上磊晶長成一通道層，該通道層基本上係由GaN或InN組成；在該通道層之上磊晶長成AlN的一電荷感應層；以及磊晶長成一第二三元三族氮化物的一頂部阻障層。
  22. 如申請專利範圍第21項之方法，其中該第一三元三族氮化物為AlGaN，且第二三元三族氮化物係選自於由AlxGa1-xN、AlyIn1-yN和InzGa1-zN所組成的群組。
  23. 如申請專利範圍第18項之方法，其中由半導體材料所組成之該堆疊包含配置在一頂部阻障層與一底部阻障層之間的一電荷感應層和一通道層，並且其中形成該犧牲閘極的步驟進一步包含：藉由蝕刻該頂部阻障層一第一量而將一凹部分蝕 刻到該頂部阻障層內，以將該頂部阻障層縮減至一第二厚度；以及在凹陷的該頂部阻障層之上沉積該犧牲閘極材料。
  24. 如申請專利範圍第23項之方法，其中將該凹部分蝕刻到該頂部阻障層內的步驟進一步包含：蝕刻在由半導體材料層組成之該堆疊中的一N+摻雜GaN層，以形成該等源極和一汲極區域。
  25. 如申請專利範圍第23項之方法，其中形成該閘介電層的步驟進一步包含：使該頂部阻障層凹陷一第二量，以將該頂部阻障層縮減至一第三厚度，以及在具有該第三厚度的該頂部阻障層上沉積該閘極介電層。
  26. 如申請專利範圍第18項之方法，其中形成該等源極和汲極區域的步驟進一步包含：在由半導體材料組成之該堆疊的經露出區域之上磊晶長成一三族氮化物半導體接觸層，該三族氮化物半導體接觸層所具有的能隙比該頂部阻障層之能隙低。
  27. 如申請專利範圍第18項之方法，其中在該堆疊中之至少一些該等半導體材料層之上形成一犧牲閘極結構的步驟進一步包含：沉積一第一介電層；以及各向異性地蝕刻該第一介電層，以在該犧牲閘極結構之相對側邊上形成一自對準間隔件。
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