CN107275287A - 用于集成有功率管理和射频电路的片上系统(soc)结构的iii族‑n晶体管 - Google Patents

用于集成有功率管理和射频电路的片上系统(soc)结构的iii族‑n晶体管 Download PDF

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Abstract

利用基于能实现高Ft以及也具有充分高的击穿电压(BV)的III族‑氮化物(III‑N)的晶体管技术来集成RFIC与PMIC的片上系统(SoC)解决方案，以实现高电压和/或高功率电路。在实施例中，III组‑N晶体管结构容易进行缩放，以在很多相继代的器件中维持性能改善路线。在实施例中，III组‑N晶体管结构容易与IV族晶体管结构，例如平面和非平面硅CMOS晶体管技术进行单片集成。利用允许增强模式工作和良好栅极钝化的置换栅极技术形成具有一个或多个凹陷栅极、对称源极和漏极、再生长源极/漏极的平面和非平面HEMT实施例。

Description

用于集成有功率管理和射频电路的片上系统(SOC)结构的III 族-N晶体管
本申请为分案申请，其原申请是2014年6月18日进入中国国家阶段、 国际申请日为2011年12月19日的国际专利申请PCT/US2011/065921，该 原申请的中国国家申请号是201180075626.3，发明名称为“用于集成有功 率管理和射频电路的片上系统(SOC)结构的III族-N晶体管”。
技术领域
本发明的实施例总体上涉及微电子器件和制造，更具体地说，涉及III 族-N晶体管结构和设计。
背景技术
移动计算(例如，智能手机和平板)市场受益于较小的部件形状因子 和较低的功耗。由于用于智能手机和平板计算机的目前的平台解决方案依 赖于多个安装到电路板的封装集成电路(IC)，进一步缩放到更小以及更 有功率效率的形状因子受到限制。例如，除了独立的逻辑处理器IC，智能 手机将包括独立的功率管理IC(PMIC)、射频IC(RFIC)和WiFi/蓝牙/GPS IC。片上系统(SoC)结构提供了缩放优势，这是无法通过板级部件集成匹配的。尽管逻辑处理器IC自身可以被视为集成有处理器和逻辑功能两者的 片上系统(SoC)，但用于移动计算平台的更广泛的SoC解决方案仍难以实 现，因为PMIC和RFIC采用高电压、高功率和高频率工作中的两个或更多 个。
像这样，常规的移动计算平台通常利用专门为由PMIC和RFIC执行的 不同功能定制的不兼容的晶体管技术。例如，通常在PMIC中采用横向扩散 硅MOS(LDMOS)技术以管理电压转换和配电(包括升压和/或降压的电压转 换的电池电压调节等)。通常在RFIC中利用诸如GaA异质结双极晶体管(HBT)的III-V族化合物半导体，以在GHz载波频率产生足够的功率放大。 实施CMOS技术的常规硅场效应晶体管因此则意味着用于移动计算平台内逻 辑和控制功能的第三种晶体管技术。除了移动计算平台中各种IC之间的基 本半导体材料的不兼容性之外，用于在PMIC中的DC到DC转换开关的晶体 管设计已经总体上与用于RFIC的高频率功率放大器的晶体管设计不兼容。 例如，根据载波频率(例如，WPAN是60GHz，因此晶体管需要60GHz的许 多倍的Ft)，硅的相对低的击穿电压要求DC到DC的转换开关中的源极到 漏极的分离远大于需要超出20GHz并可能达到500GHz的Ft的功率放大器 晶体管所允许的。这种不同的晶体管级的设计要求使得各种晶体管设计的 制造过程不同且难以集成到单个过程中。
因此，尽管用于将集成PMIC和RFIC功能的移动计算空间的SoC解决 方案对于提高可伸缩性、降低成本并提高平台电源效率具有吸引力，但对 于SoC解决方案而言，一个障碍是缺少具有足够的速度(即，足够高的增 益截止频率，Ft)，和足够高的击穿电压(BV)两者的可缩放晶体管技术。
附图说明
本发明的实施例是通过举例而不是通过限制来例示的，并且在结合附 图考虑时，可以参照下文详细的说明进行更充分的理解，附图中：
图1A例示了根据实施例的凹陷栅极与外延生长的提高的源极-漏极III 族-N晶体管的截面；
图1B例示了根据实施例的双凹陷栅极III族-N晶体管的截面；
图1C是根据实施例的非平面III族-N晶体管的等轴图示；
图2是根据实施例的用于III族-N晶体管的GaN晶体取向的等轴图示， 其中例示了采用非平面GaN主体的III族-N晶体管的沟道区的截面，所述 非平面GaN主体具有图2例示的晶体取向；
图3是根据本发明的实施例的移动计算平台的III族-NSoC实施方式的 原理框图；
图4是根据实施例的例示了制造非平面高电压晶体管的方法的流程图；
图5A、5B、5C、5D例示了根据图4例示的方法的实施例所制造的III 族-N凹陷栅极晶体管的截面；
图6A、6B、7A、7B、7C、7D、7E、8A、8B、8C例示了根据实施例的利 用IV族晶体管单片式制造的III族-N晶体管的截面。
具体实施方式
在以下描述中，阐述了众多细节，但是，能够在不需要这些具体细节 中情况下实践本发明对于本领域技术人员而言是显而易见的。在某些情况 下，以方框图形式而非以具体的形式示出了公知的方法和装置，以免使本 发明模糊不清。在整个本说明书中提到“实施例”是指在本发明的至少一 个实施例中包括结合该实施例描述特定的特征、结构或特点。因而，在整 个本说明书多处出现的词组“在实施例中”并不指同一实施例。此外，可 以在一个或多个实施例中通过任何适当的方式组合所述特定的特征、结构、 功能或特点。例如，只要两个实施例不是互相排斥的，就可以将第一实施 例与第二实施例组合。
这里可以使用术语“耦合”和“连接”，连同其派生词描述部件之间 的结构关系。应当理解，这些术语并非意在彼此同义。相反，在特定实施 例中，可以使用“连接”表示两个或更多元件彼此直接物理或电接触。可 以使用“耦合”表示两个或更多元件彼此直接或间接物理或电接触(之间 有其他居间元件)和/或两个或更多元件彼此协作或交互作用(例如，在因 果关系中)。
这里使用的术语“上方”、“下方”、“之间”和“上”是指一个材 料层相对于其他层的相对位置。这样一来，例如，设置于一层上或下的另 一层可以直接与另一层接触，或者可以具有一个或多个居间层。此外，设 置于两层之间的一层可以直接接触两层或可以具有一个或多个居间层。相 反，第二层“上”的第一层与该第二层直接接触。
本文中描述的是基于III族-氮化物(III-N)，利用晶体管技术来集成 RFIC与PMIC的SoC解决方案，所述III族-氮化物(III-N)能够实现高 Ft/Fmax和足够高的击穿电压(BV)以实现高电压和/或高功率电路的。该 SoC解决方案提供给产品特定的电流和移动计算平台需要的功率要求。快速 开关高电压晶体管能够处理高输入电压波动并在RF频率提供的高功率附加 效率。在实施例中，III-N晶体管结构经得起缩放，以在许多相继代的器件 中维持性能改进的轨迹。在实施例中，III-N晶体管结构能够与IV族晶体 管结构单片集成，例如平面和非平面硅CMOS晶体管技术。在特定实施例中， 在将高功率无线数据传输和/或高电压功率管理功能与低功率CMOS逻辑数 据处理集成的SoC结构中采用这种晶体管。适合于宽带无线数据传输应用 的高频率操作是可能的，而大带隙的III-N材料的使用还提供了高BV，从 而可以为无线数据传输应用产生足够的RF输出功率。这种高Ft/Fmax和高 电压能力的结合还使本文中描述的用于利用减小的尺寸的感应元件的DC到 DC的转换器中的高速开关应用的晶体管的使用成为可能。由于功率放大和 DC到DC的开关应用都是智能手机、平板和其他移动平台中的关键功能模 块，所以可以在用于这种器件的SoC解决方案中利用本文中所描述的结构。
图1A例示了根据实施例的凹陷栅极III族-N晶体管100的截面。通常， 晶体管100是多数载流子(电子)、栅极电压控制的器件(即，FET)，通 常被称为高电子迁移率晶体管(HEMT)。晶体管100是平面的并在支撑或 供体衬底102上设置的缓冲层105上设置。在一个这样的实施例中，缓冲 层105是在支撑衬底上生长的III族-N半导体器件堆叠110的底(第一) 层或是转移到供体衬底上的III族-N半导体器件堆叠110的底层。在具体 实施例中，缓冲层105是设置在(001)硅衬底102上的GaN，这是用于形 成硅晶体管的优选取向，因此对于将III族-N晶体管100与平面或非平面 硅CMOS晶体管技术单片集成的实施例而言是优选的。
在替换的实施例中，衬底102也可以是除硅之外的材料，可以用硅掺 杂或不掺杂，所述材料包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化 铟、砷化镓或锑化镓、碳(SiC)和蓝宝石。在另一个实施例中，在其上设 置晶体管100的缓冲层105是电介质层，因此衬底102包括掩埋氧化物 (BOx)。例如，可以将半导体器件堆叠110的一个或多个层转移到电介质层上。
在功能上，半导体器件堆叠110被分成底部势垒层106、沟道层107、 电荷感应层108、顶部势垒层109和杂质(例如N+)重掺杂的接触层112。 在示范性实施例中，沟道层107是基本单晶的，尽管本文称为“单晶”， 但本领域普通技术人员将认识到，虽然如此仍然可能存在低水平的晶体缺 陷，这是不完美外延生长工艺的人为现象。在沟道层107之内是包括一种 或多种III族元素和氮的第一半导体材料(即III族-N半导体)的晶体布 置。通常，沟道层107中的III族-氮化物半导体应当具有较高的载流子迁 移率，因此在实施例中，沟道层107要是基本不掺杂的III族-氮化物材料 (即，杂质浓度最小化)，以实现最小的杂质散射。如图所示，晶体管100 没有由杂质掺杂剂梯度形成的结。像这样，避免了与掺杂剂扩散、散射和 击穿电压降低相关的缺点。
在第一示范性实施例中，沟道层107为GaN。在第二示范性实施例中， 沟道层107为氮化铟(InN)。在第三示范性实施例中，沟道层107是GaN 的三元合金，例如氮化铝镓(AlxGa1-xN)。在第四示范性实施例中，沟道层107 是InN的三元合金，例如氮化铝铟(AlxIn1- xN)。在其他实施例中，沟道层107 是包括至少一种III族元素和氮的四元合金，例如InxAlyGa1-x-yN。根据该实 施例，沟道层107的厚度介于5nm和20nm之间。
如图1A中所示的，在沟道层107的任一侧(顶侧和底侧)上为势垒层 (顶部势垒层109和底部势垒层106)。底部势垒层106提供沟道电荷限制， 用于控制短沟道效应(SCE)，因为在示范性实施例中纵向沟道长度(LG) 被缩放到45nm或更小。通常，可以将任何III族-N材料用于势垒层106、 109，这取决于为沟道层107选择的材料，以为势垒层106、109提供比沟 道层107较大的带隙。优选地，底部和顶部势垒层106、109都是基本单晶 (即，厚度低于给定组成的临界厚度)，且与沟道层107中利用的III族 -N材料晶格匹配。在示范性实施例中，势垒层106、109是结晶度与沟道层 107相同的第二III族-N材料，以形成异质界面。在沟道层107为GaN的 第一示范性实施例中，底部势垒层106是AlGaN，而顶部势垒层109是AlInN。 一种示范性底部势垒层160的组成是Al0.08Ga0.92N，而示范性顶部势垒层109 的组成是Al0.83In0.17N。在实施例中，势垒层106、109具有仅仅本征杂质掺 杂水平(i-AlxIn1-xN)。在其他实施例中，势垒层106、109都是AlxGa1-xN或 都是InzGa1-zN。包括至少一种III族元素和氮的四元合金，例如InxAlyGa1-x-yN， 也是可能的。势垒层106、109还可以包括III族-氮化物的任意多层堆， 例如，AlxIn1-xN/AlN堆，堆的AlN层与沟道层107相邻。根据该实施例，势 垒层106、109的厚度介于1nm和5nm之间，且不必具有相等的厚度。
在例示性实施例中，半导体器件堆叠110包括电荷感应层108，以通过 诱发一层电荷来可控地供应载流子，通常将这一层电荷称为2D电子气(例 如，2DEG111)。替代实施例可以利用顶部势垒层109作为层电荷的唯一来 源，然而，电荷感应层108的存在使得能够减薄顶部势垒层109以调谐阈 值电压，同时为了减小沟道层107中的减小的合金散射和高迁移率而确保 薄(例如>0.5nm)的宽带隙材料位于器件堆叠110的表面。
由于沟道层107和电荷感应层108(顶部势垒层109)中利用的材料的 不同极化，所以可以提供一电荷密度，所述电荷密度能够通过选择逸出功 金属作为栅极电极120和/或控制电荷感应层108沿纵向长度L的厚度而进 一步被调节。这样一来，晶体管100的工作特性强烈取决于为电荷感应层 108和栅极电极120选择的材料以及电荷感应层108和顶部势垒层109沿设 置于栅极电极120和沟道层107之间的纵向晶体管长度的厚度，所述纵向 晶体管长度被划界为凹陷栅极区域125。在示范性实施例中，沟道层107 为GaN，顶部和底部势垒层106、109为AlInN，电荷感应层为AlN。电荷感 应层的示范性厚度范围是1-4nm。
在实施例中，晶体管100可以工作在增强模式中。对于确保PMIC中有 功率效率的切换，以及空闲期间RFIC中功率放大器的有效率关闭，增强模 式的工作(其中晶体管100具有大于0V的阈值电压(Vt))是重要的。在 实施例中，栅极电极120包括逸出功金属，以提高Vt。可以选择逸出功金 属以获得期望的阈值电压(Vt)(例如，大于0V等)，其中，示范性导电栅极材料包括钨(W)、铝(Al)、钛(Ti)、钽(Ta)、镍(Ni)、钼(Mo)、 锗(Ge)、铂(Pt)、金(Au)、钌(Ru)、钯(Pd)、铱(Ir)、它们 的合金及其硅化物、碳化物、氮化物、磷化物和碳氮化物。
晶体管100被称为单凹陷栅极结构，因为顶部势垒层109仅包括一个 凹陷(形成凹陷的栅极区域125)。这样一来，顶部势垒层109在栅极电极 120和沟道层107之间具有第一厚度，在源极135或漏极145和沟道层107 之间具有第二厚度。减薄顶部势垒层109有助于实现增强模式，因为可以 耗尽设置于栅极电极120下方的沟道层中的自发和压电极化感应电荷，从 而提高Vt。根据该实施例，第一厚度可以是第二厚度(例如0-2.5nm范围) 的0％-50％。对于没有逸出功栅极金属的实施例，可能需要完全蚀刻掉顶部 势垒层109以获得Vt>0V。在凹陷栅极区域125具有0％的顶部势垒厚度时， 电荷感应层被暴露，并变成载流子的唯一来源。在沟道层107不被掺杂的 示范性实施例中，采用逸出功金属栅极电极和栅极凹陷来提供增强模式的 工作。
设置在栅极电极120任一侧处的为源极135和漏极145，它们电耦合至 欧姆触点金属135A、145A和杂质掺杂的(例如N+)半导体区域112。杂质 掺杂半导体区域112可以是任何低带隙III族-N材料，例如InxGa1-xN和InN， 用于形成低电阻触点，或简单的n型GaN。
设置在顶部势垒层109和栅极电极120之间的是电介质层130。电介质 层130将栅极电极120与器件堆叠110电绝缘，还可以将栅极电极120与 源极和漏极135、145隔离。在图1A中所示的实施例中，电介质层130既 充当栅极电介质又充当间隔体电介质，在横向上分开栅极电极120和源极、 漏极135、145。在示范性实施例中，电介质层130为自对准间隔体结构， 能够对小到〈100nm的源极到漏极间距进行自对准式超级缩放，以减小晶体 管的非本征电阻(Rext)，获得更高的跨导(Gm)或增益，从而获得更高的 Ft。电介质间隔体还能够将晶体管沟道长度(Lg)缩放到小于光刻可定义特 征尺寸的尺度。适用于电介质层130的电介质材料例如是氮化硅(SixN)、 氧化硅(SiO2)、氧化铝(Al2O3)，以及高k电介质材料，例如Gd2O3、HfO2， 高k硅酸盐，例如HfOSiO、TaSiO、AlSIO，和高k氮氧化物，例如HfON、 SiON、AlON、ZrSiON、HfSiON和III族-ON。在实施例中，电介质层130 用于使器件堆叠110的栅极电极120和顶表面之间的界面钝化，以维持高 的沟道迁移率并减小栅极漏电流。在一个实施例中，利用原子层沉积(ALD) 的电介质层130实现了高质量的钝化。
图1B示出了根据实施例的双凹陷栅极III族-N晶体管101的截面。如 图所示，晶体管101包括如针对晶体管100所述的器件堆叠110、栅极电极 120以及源极和漏极135、145，不过，晶体管101包括凹陷栅极区域125 和第二凹陷区域126，使得栅极电极120是双凹陷的。因此顶部势垒层109 具有三个厚度，第一个厚度在沟道层107和源极135与漏极145之间，第 二个厚度在沟道层107和电介质层130之间(在栅极电极120下方)，第 三个厚度在沟道层107和间隔体电介质131之间。如图所示，第三厚度是 第一和第二厚度的中间值。在示范性实施例中，第一厚度是生长厚度(例 如1-5nm)，顶部势垒层109的第二厚度为0nm(暴露电荷感应层108)， 第三厚度介于顶部势垒层109的生长厚度的25％和50％之间。相对于晶体管 100而言，晶体管101的双凹陷栅极优点在于，当设置于栅极电极120下方 的区域被耗尽时(如图1B中2DEG虚线中的不连续性所示)时保持了间隔 体电介质131下方的2DEG电荷密度，由此保持了通往栅极电极120下方的 沟道区的低存取电阻。
在实施例中，如晶体管101中所示，为间隔体电介质131采用第一电 介质材料，而为电介质层130采用第二电介质材料。这样一来，将器件堆 叠钝化的目的与远离栅极电极120的源极和漏极区的自对准间距目的解耦。 在实施例中，第二电介质材料的介电常数高于第一电介质材料。用于间隔 体电介质131的示范性材料包括SiN、SiON和Al2O3，而用于电介质层130 的材料包括Gd2O3、HfO2、HfSiO、TaSiO、AlSiO、HfON、AlON、ZrSiON、HfSiON 和III族-ON。
在实施例中，本文中所描述的高压高功率晶体管III族-N晶体管具有 对称的源极和漏极间距。如图1A和1B所示，晶体管101和102包括将栅 极电极120与源极触点135(即Lgs)分开一定量的电介质材料，所述量等 于电介质材料将栅极电极120与漏极触点145(即Lgd)分开的量。因为器 件堆叠110中III族-N半导体有更高的击穿电压能力，所以沟道层107能够经得起大的击穿场(例如，GaN沟道层107在40nm的Lgd能够经得起至少 10V的BV)。相反，常规的硅LDMOS对于10V的BV，需要至少0.6μm的Lgd。 对于晶体管101和102，在所采用的DC到DC变换器中进行切换期间，小的 Lgd减小了通态电阻，实现了更少的I2R耗散损耗，所述DC到DC变换器被 配置在利用本文所描述的III族-N晶体管而实施的PMIC中。
尽管晶体管101和102为平面器件，但在其他实施例中，在集成了高 电压和/或高功率能力与高频工作的SOC中采用了非平面III族-N晶体管。 图1C是根据实施例的非平面III-N晶体管的等轴图示。通常，在非平面晶 体管实施例中，器件堆叠110的半导体层中的至少一个是具有相对侧壁的 非平面半导体主体，在侧壁上方包裹了非平面栅极电介质层140、非平面栅 极电极141或非平面源极、漏极136、146中的至少一个。非平面晶体管103 可以包括针对具有如前所述器件堆叠110材料和厚度的示范性平面晶体管100和101所描述的所有功能性特征，非平面栅极电介质层140具有针对电 介质层130所描述的任何特性，非平面栅极电极141具有针对栅极电极120 所描述的任何特性，非平面源极、漏极136、146具有针对源极、漏极135、 145所描述的任何特性。
根据III族-氮化物器件堆叠的晶体取向，2DEG可以接近非平面半导体 主体的顶表面或侧壁。图2是根据一个非平面晶体管实施例的III族-N晶 体管的GaN晶体取向的等轴图示。本文描述的GaN和其他III族-氮化物可 以形成有纤锌矿结构，这种结构值得注意，因为它是非中心对称的，这表 示晶体没有反演对称，更具体而言，{0001}平面不是等价的。对于示范性 GaN实施例，通常将{0001}平面之一称为Ga面(+极性)，将另一个称为N 面(-c极性)。对于平面III族-N器件而言，{0001}平面之一或另一个常 常更接近衬底表面，因此如果Ga(或其他III族元素)的三个键指向衬底， 可以称为Ga极性(+c)，如果Ga(或其他III族元素)的三个键背离衬底， 则称为N极性(-c)。在一个非平面实施例中，纤锌矿晶体取向使得(0001) 平面形成晶体的顶表面并与缓冲层205形成界面。对于本实施例，顶部和 底部势垒层(215D和215C)分别充当着电荷感应层和后势垒。顶部势垒层 215D在非平面主体210之内，从顶表面部分215D到底表面部分215C引起 自发极化场PSP。这样一来，非平面III族-N型晶体管200的极化(沿z维 度垂直)通过非平面主体210的厚度。如图所示，因此，非平面主体210 和势垒层215D与215C的极化分别在沿(0001)平面和平面的异质界 面处形成极化场，其中，极化场引起与非平面主体210的顶表面相邻的 2DEG211。
在替换实施例中，其中，沟道层107被形成非平面主体中，然后可以 在顶表面和侧壁表面上生长器件堆叠110的上覆半导体层。对于这样的实 施例，晶体取向可以如图2中所示，或者是从图2所示取向旋转的纤锌矿 晶体取向，使得(1010)平面形成晶体的顶表面并与缓冲层(例如，图1A 中的105)形成界面。对于这样的实施例，形成于非平面沟道层107侧壁上 的势垒层导致非平面主体210A之内的自发极化场PSP与图2中所示的正交 (例如，从第一侧壁指向第二侧壁)。像这样，非平面III族-N晶体管的 极化可以通过非平面主体的宽度(例如，y维度)。
图3是根据本发明实施例的移动计算平台的SoC实现方式的功能框图。 移动计算平台700可以是为电子数据显示、电子数据处理和无线电子数据 传输的每种配置的任何便携式装置。例如，移动计算平台700可以是平板 计算机、智能电话、膝上型计算机等的任一种，包括显示屏705、SoC 710 和电池713，在该示范性实施例中，显示屏是触摸屏(例如，电容式、电感 式、电阻式等)。如图所示，SoC710的集成水平越大，电池713可以占据 或存储器(未示出)可以占据的移动计算平台700之内的形状因子越大， 前一种情况用于实现充电之间最长的工作寿命，后一种情况用于实现最大 的功能，所述存储器例如是固态驱动器。
根据其应用，移动计算平台700可以包括其他部件，包括，但不限于 易失性存储器(例如DRAM)、非易失性存储器(例如ROM)、闪速存储器、 图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触 摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率 放大器、全球定位系统(GPS)装置、指南针、加速度计、陀螺仪、扬声器、 摄像机和大容量存储装置(例如硬盘驱动器、紧致盘(CD)、数字多用盘 (DVD)等)。
在展开图720中，进一步示出了SoC 710。根据该实施例，SoC 710包 括衬底500(即芯片)上制造功率管理集成电路(PMIC)715、包括RF发射 机和/或接收机的RF集成电路(RFIC)725、其控制器711和一个或多个中 央处理器内核730、731中的两个或更多的部分。RFIC 725可以实施若干无 线标准或协议的任一种，包括，但不限于Wi-Fi(IEEE 802.11系列)、WiMAX (IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、 HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物， 以及被指定为3G、4G、5G等的任何其他无线协议。平台725可以包括多个 通信芯片。例如，第一通信芯片可以专用于较短距离的无线通信，例如Wi-Fi 和蓝牙，第二通信芯片可以专用于较长距离的无线通信，例如GPS、EDGE、 GPRS、CDMA、WiMAX、LTE、Ev-DO等。
如本领域的技术人员所认识到的，在这些功能各异的电路模块当中， CMOS晶体管除了在PMIC 715和RFIC 725中之外通常被专门采用，PMIC 715 和RFIC 725通常分别利用LDMOS和III-V HBT技术。不过，在本发明的实 施例中，PMIC 715和RFIC 725采用了本文描述的III族-氮化物晶体管(例 如，III族-氮化物晶体管100、101或103)。在其他实施例中，采用本文 所述III族-氮化物晶体管的PMIC 715和RFIC 725与硅CMOS技术中提供 的控制器711和处理器内核730、731中的一个或多个集成，它们与PMIC 715 和/或RFIC 725一起被单片集成到(硅)衬底500上。应当认识到，在PMIC 715和/或RFIC 725之内，未必与CMOS排斥地利用本文描述的有高电压高 频能力的III族-氮化物晶体管，而是还可以在PMIC 715和RFIC 725的每 个中都包括硅CMOS。
尤其在存在高电压摆幅的情况下，可以利用本文所描述的III族-氮化 物晶体管(例如，PMIC 715之内的7-10V电池功率调整，DC到DC转换等)。 如图所示，在示范性实施例中，PMIC 715具有耦合到电池713的输入，并 具有输出，以向SoC 710中的所有其他功能模块提供电流源。在另一个实 施例中，在移动计算平台700之内但不在SoC 710中提供额外的IC，PMIC 715 的输出还向SoC 710外部的所有这些额外IC提供电流源。由于有减小的接 通电阻(例如通过对称的Lgd/Lgs)和低的存取电阻(例如沟道层107之内 的间隔体区域中存在的2DEG 111)，本文描述的III族-氮化物晶体管的特 定实施例许可PMIC工作在更高频率(例如，LDMOS实现中可能频率的50 倍)。在某些这样的实施例中，可以将PMIC之内的电感元件(例如降压- 升压变换器等)缩放到小得多的尺度。由于PMIC中这种电感元件占据了芯片面积的60-70％，所以本文描述的III族-氮化物晶体管中实施的PMIC的 实施例相对于其他PMIC结构实现了显著的收缩。
如进一步所示的，在示范性实施例中，RFIC 715具有耦合到天线的输 出，并可以还具有耦合到SoC 710上的通信模块，例如RF模拟和数字基带 模块(未示出)的输入。或者，可以在SoC 710芯片外的IC上提供这样的 通信模块并将它们耦合到SoC 710中进行传输。根据所利用的III族-氮化 物材料，本文描述的III族-氮化物晶体管(例如200或201)可以进一步 提供Ft至少是载频十倍(例如，为3G或GSM蜂窝式通信设计的RFIC 725 中为1.9GHz)的功率放大器晶体管所需的大功率附加效率(PAE)。
图4是流程图，示出了根据实施例来制造本文所述高电压III族-氮化 物晶体管的方法400。尽管方法400强调了某些操作，但这些操作中的每个 都可能需要很多其他工艺程序。图5A、5B、5C和5D是根据方法400的实 施例制造平面III族-N双凹陷栅极晶体管101(图1B)时的纵向截面视图。 可以采用用于形成平面III族-N晶体管100(图1A)的类似技术以及与适 用于非平面硅晶体管制造的技术结合的类似技术来形成非平面III族-N晶 体管103(图1C)。
参考图4，在操作401，使用任何标准的化学气相沉积(CVD)、分子 束外延(MBE)、氢化物气象外延(HVPE)生长技术等(利用标准的前体、 温度等)生长单晶半导体材料的堆叠。在一个实施例中，利用这种技术生 长整个半导体器件堆叠110(图1A、1B)。在一个这样的实施例中，可以 生长就地n型杂质掺杂的源极/漏极层作为器件堆叠110的顶部。在替代实 施例中(例如，如操作410所示，它是表示任选的虚线)，接下来在制造 过程中执行再生长过程以形成源极/漏极区。
在操作403，针对外延生长作为器件堆叠110一部分的特定材料，利用 任何等离子体或现有技术中已知的湿法化学蚀刻技术蚀刻外延半导体堆 110的至少一部分。如图5A中所示，在实施例中，操作403需要蚀刻顶部 势垒层109的至少一部分，以形成没有场电介质565的凹陷区域125。对于 器件堆叠110包括设置于顶部势垒层109上方的源极/漏极层的实施例，在 操作403期间蚀刻源极/漏极层。对于通过再生长来形成源极/漏极的实施 例，403处的蚀刻过程仅需要蚀刻顶部势垒层109的一部分。对于非平面晶 体管实施例(未示出)，在操作403将器件堆叠110蚀刻成半导体鳍结构。
返回到图4，在操作405，形成牺牲栅极。栅极置换过程许可外延生长 源极漏极区(如果希望的话)，能够形成最后利用逸出功金属形成的栅极 电极(如果希望的话)，并能够实现双凹陷栅极结构等。如图5B中所示， 在凹陷区域125中形成牺牲栅极580。在示范性实施例中，牺牲栅极580 包括CVD多晶硅或氮化硅/氧氮化硅等。由间隔体结构531在横向上将牺牲 栅极580与周围的膜(例如，场电介质565，器件堆叠110的被蚀刻层)分 开。用于形成牺牲栅极580和间隔体结构531的技术有很多种，某些基于 在升高的牺牲栅极580上形成电介质间隔体，其他技术，像示范性过程， 基于用电介质材料(例如，在凹陷区域125中沉积的二氧化硅)填充凹陷 并各向异性地蚀刻电介质以沿凹陷侧壁形成间隔体结构(例如间隔体结构531)，接下来沉积牺牲栅极材料(例如通过CVD或ALD)，以回填第一凹 陷区域125的其余部分。
在牺牲栅极580和间隔体结构531充当保护器件堆叠110的沟道区的 芯子的情况下，在操作410，例如在顶部势垒层109上再生长源极和漏极区 512。在一个实施例中，在未被牺牲栅极580保护的器件堆叠110上外延生 长GaN的组分有梯度的三元合金。如果需要的话，然后可以通过已知技术 形成平面化ILD 587。在图4中的方法400的替代实施例中，器件堆叠110 包括源极/漏极区512，不执行操作410。
返回到图4，在操作415，去除牺牲栅极(堆)580以暴露出外延器件 堆叠110。对于示范性双凹陷栅极实施例，第二次蚀刻顶部势垒层109以在 比凹陷区域125更窄的间隔体结构531之间形成第二凹陷区域126。在第二 凹陷区域126中形成栅极电介质层530。在实施例中，利用已知适合特定 电介质材料的ALD技术通过沉积针对电介质层130描述的任何电介质材料 (例如，高K电介质材料)来形成栅极电介质层530。然后在栅极电介质层 530上沉积逸出功金属(例如在晶体管100、101的语境中描述的那些中的 任一种)并对其进行平坦化以形成栅极电极120。在形成栅极电极120前或 后进行栅极电介质层530的高温退火。然后在操作420，例如使用常规技术 形成欧姆触点585和互连金属化(未示出)，以完成该器件。
在实施例中，将本文描述的高压高功率III族-N晶体管与IV族晶体管 进行单片集成。图6A、6B示出了单一衬底上与硅区域相邻形成的III族- 氮化物区域的形成。参考图6A，利用硅衬底602中形成的场电介质603和 凹陷615掩蔽晶体硅衬底602。在凹陷615中生长III族-N缓冲层(例如包 括GaN)，达到平面混合半导体衬底处，该平面混合半导体衬底具有至少 一个与晶体硅区域相邻设置的晶体GaN(或另一种III族-氮化物)区域620， 如图6B中所示。然后，可以在晶体硅衬底602中与常规基于硅的MOSFET 同时在GaN区域620中形成本文描述的晶体管实施例。
图7A、7B、7C、7D和7E示出了与平面IV族晶体管集成的III族-N 平面凹陷栅极晶体管的截面。如图7A中所示，对晶体GaN区域620进行凹 陷蚀刻，并在GaN区域620上外延生长器件堆叠110。至少在栅极区域中， 凹陷蚀刻器件堆叠110，如图7B-7C所示，基本与本文别处所述那样。在示 范性实施例中，利用置换栅极过程，与III族-N晶体管701同时形成MOS晶体管721，该置换栅极过程在两个晶体管(图7D)中都形成牺牲栅极电 极780A、780B。完成了集成晶体管的制造，形成栅极电介质层，在一个实 施例中，对于III族-氮化物晶体管701和硅晶体管721两者都是相同的材 料。然后通过沉积逸出功金属来形成栅极电极720A、720B(在III族-氮化 物晶体管701和硅晶体管721之间这可能不同)。一旦完成了晶体管级的 单片集成，就可以利用适于硅CMOS技术的任何互连工艺完成电路的制造。 然后可以通过常规方式进行封装并组装成器件，例如移动计算平台。
图8A、8B、8C示出了根据实施例的，与IV族非平面晶体管一起单片 制造的III族-N非平面晶体管的截面。如图所示，将硅场效应晶体管(FET) 722制造到(硅)衬底602中，与非平面III族-氮化物晶体管103相邻， 以单片集成包括非平面III族-氮化物晶体管103的可缩放高频高电压电路 与包括CMOS技术的高级逻辑电路。如图8C中所示，硅FET 722也是非平 面的，因此可以通过除与非平面III族-氮化物晶体管103的制造完全串行 之外的方式制造(例如，在完成非平面III族-氮化物晶体管103的制造之 后才制造)，而是可以在某种程度上同时制造不同的晶体管技术。例如， 可以为III族-氮化物晶体管103和硅FET 722都使用置换栅极过程，从而 从NMOS硅和NMOS III族-氮化物都去除形成的牺牲栅极并同时沉积最后的 栅极电介质。一旦完成了晶体管级的单片集成，就可以利用适于硅CMOS技 术的任何互连工艺完成电路的制造。然后可以通过常规方式进行封装并组 装成器件，例如移动计算平台。
在其他实施例中，可以混合平面和非平面晶体管(例如平面IV族晶体 管与非平面III族-N晶体管或平面III族-N晶体管与非平面IV族晶体 管)。
要理解的是，以上描述是例示性的，而不是限制性的。例如，尽管图 中的流程图示出了由本发明某些实施例执行操作的特定次序，但应当理解， 这样的次序可以不是必需的(例如，替代实施例可以按照不同次序执行操 作，组合某些操作，重叠某些操作等)。此外，在阅读并理解了上述说明的 情况下，很多其他实施例对于本领域技术人员而言是显而易见的。尽管已 经参考具体示范性实施例描述了本发明，但将要认识到，本发明不限于所 述的实施例，而是可以在所附权利要求的精神和范围之内，带有修改和变 化地来实践本发明。因此，应当参考所附权利要求，连同该权利要求涵盖 的等同形式的全部范围来确定本发明的范围。

Claims (19)

1.一种集成电路结构，包括：
具有不同组成的III族-氮化物半导体的外延器件堆叠，所述器件堆叠包括设置在顶部势垒层和底部势垒层之间的电荷感应层和沟道层，所述沟道层在设置于栅极电极和所述电荷感应层下方的区域内未被掺杂，以仅在所述栅极电极处于大于0V的阈值电压(Vt)时才在所述沟道层内形成二维电子气(2DEG)；以及
栅极电极，其中，所述沟道层是具有顶表面和至少两个相对侧壁的非平面晶体主体，其中，所述电荷感应层设置在所述顶表面或所述至少两个相对侧壁中的至少一个上，并且其中，所述栅极电极设置在所述顶表面和所述至少两个相对侧壁之上。
2.根据权利要求1所述的集成电路结构，其中，所述顶部势垒层在所述栅极电极和所述沟道层之间具有第一厚度，以及在设置于所述栅极电极任一侧上的源极触点和漏极触点之间具有第二较大厚度。
3.根据权利要求2所述的集成电路结构，其中，所述顶部势垒层的所述第一厚度为0nm，暴露出所述电荷感应层，并且其中，所述电荷感应层的厚度为至少0.5nm。
4.根据权利要求2所述的集成电路结构，其中，第一电介质材料使所述栅极电极与所述源极触点、所述漏极触点和所述外延器件堆叠电气隔离。
5.根据权利要求2所述的集成电路结构，其中，所述顶部势垒层在设置于所述栅极电极与所述源极触点和所述漏极触点中的每一个之间的间隔体区域中具有第三厚度，所述第三厚度介于所述第一厚度和所述第二厚度之间。
6.根据权利要求5所述的集成电路结构，其中，第一电介质材料使所述栅极电极与所述源极触点和所述漏极触点电气隔离，并且第二电介质材料使所述栅极电极与所述顶部势垒电气隔离，所述第二电介质材料的介电常数高于所述第一电介质材料的介电常数。
7.根据权利要求6所述的集成电路结构，其中，所述第一电介质材料选自由SiN、SiON和Al2O3构成的组，并且其中，所述第二电介质材料选自由Gd2O3、HfO2、HfSiO、TaSiO、AlSiO、HfON、AlON、ZrSiON、HfSiON和III族-ON构成的组。
8.根据权利要求4所述的集成电路结构，其中，至少一个III族-氮化物HEMT具有对称的源极-漏极结构，其中，所述第一电介质材料使所述栅极电极与所述源极触点分开的量等于所述第一电介质材料使所述栅极电极与所述漏极触点分开的量。
9.根据权利要求1所述的集成电路结构，其中，所述顶部势垒层和所述底部势垒层的带隙比所述沟道层的带隙宽，并且其中，所述顶部势垒层和所述底部势垒层均包括AlGaN、AlInN、InGaN或AlInGaN中的至少一种。
10.一种在衬底上集成高压高功率晶体管的方法，所述方法包括：
在所述衬底上形成多个高压高功率III族-N场效应晶体管，所述形成还包括：
在所述衬底上形成半导体材料层的堆叠，所述堆叠包括多个具有不同组成的III族-N半导体材料层；
在所述堆叠中的至少一些半导体材料层上方形成牺牲栅极结构；
在所述牺牲栅极结构的相对侧上形成源极区和漏极区；
去除所述牺牲栅极结构以暴露出外延生长堆叠的表面；
利用原子层沉积工艺在所述外延生长堆叠的所暴露出的表面上形成栅极电介质层；以及
在所述栅极电介质层上形成栅极电极。
11.根据权利要求10所述的方法，其中，所述衬底包括晶体硅，并且其中，形成所述半导体材料层的堆叠包括：形成包括GaN的缓冲层以及在所述缓冲层上外延生长半导体材料的堆叠。
12.根据权利要求11所述的方法，还包括在所述硅衬底上邻近所述高压高功率III族-N场效应晶体管形成多个硅基场效应晶体管。
13.根据权利要求11所述的方法，其中，外延生长所述半导体材料的堆叠还包括：
外延生长第一三元III族-氮化物的底部势垒层；
在所述底部势垒层上方外延生长主要由GaN或InN构成的沟道层；
在所述沟道层上方外延生长AlN的电荷感应层；以及
外延生长第二三元III族-氮化物的顶部势垒层。
14.根据权利要求13所述的方法，其中，所述第一三元III族-氮化物为AlGaN，并且所述第二三元III族-氮化物选择自由AlxGa1-xN,AlyIn1-yN和InzGa1-zN构成的组。
15.根据权利要求10所述的方法，其中，所述半导体材料的堆叠包括设置在顶部势垒层和底部势垒层之间的电荷感应层和沟道层，并且其中，形成所述牺牲栅极还包括：
通过将所述顶部势垒层蚀刻第一量以将所述顶部势垒层减小到第二厚度从而在所述顶部势垒层中蚀刻凹陷；以及
在凹陷的顶部势垒层上方沉积所述牺牲栅极材料。
16.根据权利要求15所述的方法，其中，在所述顶部势垒层中蚀刻凹陷还包括：在所述半导体材料层的堆叠中蚀刻N+掺杂的GaN层以形成所述源极区和所述漏极区。
17.根据权利要求15所述的方法，其中，形成所述栅极电介质层还包括：使所述顶部势垒层凹陷第二量以将所述顶部势垒层减小到第三厚度，以及在具有所述第三厚度的所述顶部势垒层上沉积所述栅极电介质层。
18.根据权利要求10所述的方法，其中，形成所述源极区和所述漏极区还包括：在所述半导体材料层的堆叠的所暴露出的区域上方外延生长III族-氮化物半导体接触层，所述III族-氮化物半导体接触层的带隙低于所述顶部势垒层的带隙。
19.根据权利要求10所述的方法，其中，在所述堆叠中的至少一些半导体材料层上方形成牺牲栅极结构还包括：
沉积第一电介质层；以及
各向异性蚀刻所述第一电介质层以在所述牺牲栅极结构的相对侧上形成自对准的间隔体。
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