KR20140093692A - 전력 관리 및 무선 주파수 회로를 집적한 시스템 온 칩(soc) 구조용 iii족-n 트랜지스터 - Google Patents

전력 관리 및 무선 주파수 회로를 집적한 시스템 온 칩(soc) 구조용 iii족-n 트랜지스터 Download PDF

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발루리 라오
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마르코 라도사블예비치
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길버트 듀이
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Abstract

고 Ft와 또한 고전압 및/또는 고전력 회로를 구현하기에 충분히 높은 항복 전압(BV)을 달성할 수 있는 III족-질화물(III-N)에 기반한 트랜지스터 기술을 이용하여 RFIC를 PMIC와 집적한 시스템 온 칩(SoC)이 개시된다. 실시예에서, 상기 III-N 트랜지스터 구조는 많은 연속하는 디바이스 생성에 걸쳐 성능 향상의 궤도를 유지하도록 스케일링에 대해 수정가능하다. 실시예에서, 상기 III-N 트랜지스터 구조는 평면 및 비평면 실리콘 CMOS 트랜지스터 기술과 같은 IV족 트랜지스터 구조와의 모놀리식(monolithic) 집적에 대해 수정가능하다. 리세스된 게이트, 대칭적인 소스 및 드레인, 재성장된 소스/드레인 중 하나 이상을 갖는 평면 및 비평면 HEMT 실시예는 인핸스먼트 모드 동작 및 양호한 게이트 패시베이션을 허용하는 교체 게이트 기술로 형성된다.

Description

전력 관리 및 무선 주파수 회로를 집적한 시스템 온 칩(SOC) 구조용 III족-N 트랜지스터{GROUP III-N TRANSISTORS FOR SYSTEM ON CHIP(SOC) ARCHITECTURE INTEGRATING POWER MANAGEMENT AND RADIO FREQUENCY CIRCUITS}
본 발명의 실시예는 일반적으로 마이크로전자 디바이스 및 제조에 관한 것으로, 특히 III족-N 트랜지스터 구조 및 설계에 관한 것이다.
모바일 컴퓨팅(예를 들어, 스마트폰 및 태블릿) 시장은 소형 부품 형태 인자(form factors) 및 저전력 소모를 통해 이익을 얻는다. 스마트폰 및 태블릿에 대한 현재의 플랫폼 해결책은 회로 보드 상에 장착된 다수의 패키징된 집적 회로(ICs)에 의존하기 때문에, 더 작거나 더 많이 전력 효율적인 형태 인자에 대한 추가 스케일링(scaling)이 제한된다. 예를 들어, 스마트폰은 개별 논리 프로세서 IC 외에 개별 전력 관리 IC(PMIC), 무선 주파수 IC(RFIC), 및 WiFi/Bluetooth/GPS IC를 포함할 것이다. 시스템 온 칩(SoC) 구조는 보드 레벨의 부품 집적과 필적할 수 없는 스케일링 이점을 제공한다. 논리 프로세서 IC가 자체적으로 메모리 및 논리 기능 둘 다를 집적한 시스템 온 칩(SoC)으로 간주될 수 있지만, 모바일 컴퓨팅 플랫폼에 대한 더 광범위한 SoC 해결책은 달성하기 어려웠는데 그 이유는 PMIC 및 RFIC가 고전압, 고전력, 및 고주파 중 두 가지 이상으로 동작하기 때문이다.
이와 같이, 통상적인 모바일 컴퓨팅 플랫폼은 전형적으로 PMIC 및 RFIC에 의해 수행되는 상이한 기능들에 특별히 맞춰진 호환성이 없는 트랜지스터 기술을 이용한다. 예를 들어, 측면 확산 실리콘 MOS(LDMOS) 기술은 전형적으로 PMIC에서 전압 변환 및 전력 분배(승압 및/또는 감압 전압 변환 등을 포함하는 배터리 전압 조정)를 관리하는데 이용된다. GaAs 이종접합 바이폴라 트랜지스터(HBTs)와 같은 III-V족 화합물 반도체는 전형적으로 RFIC에서 GHz 캐리어 주파수에서 충분한 전력 증폭을 발생하는데 이용된다. 그래서 CMOS 기술을 구현하는 통상의 실리콘 전계 효과 트랜지스터는 모바일 컴퓨팅 플랫폼 내에서 논리 및 제어 기능에 이용되는 제3 트랜지스터 기술을 수반한다. 모바일 컴퓨팅 플랫폼 내의 다양한 IC들 사이의 기본적인 반도체 물질 비호환성 외에, PMIC에서 DC-DC 변환 스위치의 트랜지스터 설계는 일반적으로 RFIC의 고주파 전력 증폭기의 트랜지스터 설계와 호환되지 않았다. 예를 들어, 실리콘의 비교적 낮은 항복 전압(breakdown voltage)은 DC-DC 변환기 스위치에서 소스-드레인 분리가 캐리어 주파수에 따라 20GHz를 초과하고, 어쩌면 500GHz까지의 Ft를 필요로 하는 전력 증폭기 트랜지스터에 허용되는 것보다 매우 클 것을 요구한다(예를 들어, WPAN은 60GHz이고 그래서 트랜지스터는 60GHz의 수배의 Ft를 필요로 한다). 이와 같이 상이한 트랜지스터 레벨의 설계 요건은 다양한 트랜지스터 설계의 제조 공정을 다르게 하고 단일 공정으로 통합하는 것을 어렵게 만든다.
따라서, PMIC 및 RFIC 기능을 통합하는 모바일 컴퓨팅 공간에 대한 SoC 해결책이 확장성을 향상시키고, 비용을 낮추고, 플랫폼 전력 효율을 향상시키지만, SoC 해결책을 가로막는 한가지 장애요소는 충분한 속도(즉, 충분히 높은 이득의 차단 주파수 Ft)와 충분히 높은 항복 전압(BV) 둘 다를 갖는 스케일러블 트랜지스터 기술이 부족하다는 것이다.
본 발명의 실시예는 예를 들어 예시되고 제한되지 않으며, 후술하는 상세한 설명을 참조하여 도면과 관련하여 고려할 때 더 충분히 이해될 수 있다.
도 1a는 일 실시예에 따라, 에피택셜적으로 성장된 융기된 소스-드레인 III족-N 트랜지스터를 갖는 리세스된 게이트의 단면을 예시한다.
도 1b는 일 실시예에 따라, 이중 리세스된 게이트 III족-N 트랜지스터의 단면을 예시한다.
도 1c는 일 실시예에 따른 비평면 III-N 트랜지스터의 등각투영도이다.
도 2의 (a)는 일 실시예에 따른 III족-N 트랜지스터의 GaN 결정 배향의 등각투영도이다.
도 2의 (b)는 도 2의 (a)에 예시된 결정 배향을 갖는 비평면 GaN 바디를 이용한 III족-N 트랜지스터의 채널 영역의 단면을 예시한다.
도 3은 본 발명의 일 실시예에 따른 모바일 컴퓨팅 플랫폼의 III족-N SoC 구현의 기능 블록도이다.
도 4는 실시예에 따른 비평면 고전압 트랜지스터의 제조 방법을 예시하는 흐름도이다.
도 5a, 도 5b, 도 5c, 도 5d는 도 4에 예시된 방법의 일 실시예에 따라 제조된 III족-N 리세스된 게이트 트랜지스터의 단면을 예시한다.
도 6a, 도 6b, 도 7a, 도 7b, 도 7c, 도 7d, 도 7e, 도 8a, 도 8b, 도 8c는 실시예에 따라, IV족 트랜지스터로 모노리식적으로 제조된 III족-N 트랜지스터의 단면을 예시한다.
후술하는 설명에서는, 많은 상세 내용이 기술되지만, 당업자에게는 본 발명이 이러한 구체적인 상세 내용 없이도 실시될 수 있음이 명백할 것이다. 어떤 경우에, 잘 알려진 방법 및 장치는 본 발명을 모호하게 하지 않도록 하기 위해 구체적이라기보다 블록도 형태로 제시된다. 본 명세서 전체에 걸쳐 "일 실시예"라는 언급은 그 실시예와 관련하여 기술된 특정 특징, 구조, 기능, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전체에 걸쳐 여러 곳에서 "일 실시예에서"라는 문구의 출현은 반드시 본 발명의 동일한 실시예를 언급하는 것은 아니다. 또한, 그러한 특정 특징, 구조, 기능, 또는 특성은 하나 이상의 실시예에서 어떤 적절한 방식으로 결합될 수 있다. 예를 들어, 어디에서나 두 실시예가 상호 배타적이지 않는 곳에서 제1 실시예는 제2 실시예와 결합될 수 있다.
용어 "결합된" 및 "접속된"은 이들의 파생어와 함께 본 명세서에서 컴포넌트들 사이의 구조적 관계를 기술하는데 사용될 수 있다. 이들 용어는 서로 동의어로 의도되지 않음이 이해되어야 한다. 그보다, 특정 실시예에서, "접속된"은 두 개 이상의 구성 요소가 서로 물리적 또는 전기적으로 직접 접촉하고 있음을 나타내는데 사용될 수 있다. "결합된"은 두 개 이상의 구성 요소가 서로 물리적 또는 전기적으로 직접 또는 간접적으로(그들 사이에 다른 중간 구성 요소를 개재하여) 접촉하고 있고, 및/또는 두 개 이상의 구성 요소가 (예를 들어, 인과 관계에서처럼) 서로 협력하거나 상호작용하고 있음을 나타내는데 사용될 수 있다.
본 명세서에 사용된 바와 같은 용어 "위에", "아래에", "사이에", 및 "상에"는 다른 층들에 대한 하나의 물질층의 상대적 위치를 말한다. 이와 같이, 예를 들어, 다른 층 위 또는 아래에 배치된 하나의 층은 다른 층과 직접 접촉할 수 있거나 하나 이상의 중간층을 가질 수 있다. 또한, 두 개의 층들 사이에 배치된 하나의 층은 그 두 개의 층들과 직접 접촉할 수 있거나 하나 이상의 중간층을 가질 수 있다. 반면에, 제2 층 "상"의 제1 층은 그 제2 층과 직접 접촉한다.
본 명세서에는 고 Ft/Fmax와 또한 충분히 높은 항복 전압(BV)을 달성하여 고전압 및/또는 고전력 회로를 구현할 수 있는 III족-질화물(III-N)에 기반한 트랜지스터 기술을 이용하여 RFIC를 PMIC와 집적한 SoC 해결책에 대해 설명된다. 이러한 SoC 해결책은 모바일 컴퓨팅 플랫폼에 필요한 제품 특정 전류 및 전력 요건을 전달한다. 고속 스위칭 고전압 트랜지스터는 고입력 전압 스윙(swings)을 다루고 RF 주파수에서 고전력 부가 효율을 제공할 수 있다. 실시예에서, III-N 트랜지스터 구조는 많은 연속적인 디바이스 생성에 걸쳐 성능 향상의 궤도를 유지하도록 스케일링에 대해 수정가능하다. 실시예에서, III-N 트랜지스터 구조는 평면 및 비평면 실리콘 CMOS 트랜지스터 기술과 같은 IV족 트랜지스터 구조와의 모놀리식 집적(monolithic integration)에 대해 수정가능하다. 특정 실시예에서, 그러한 트랜지스터는 고전력 무선 데이터 전송 및/또는 고전압 전력 관리 기능을 저전력 CMOS 논리 데이터 처리와 집적하는 SoC 구조에 이용된다. 밴드갭(bandgap)이 큰 III-N 물질의 사용은 무선 데이터 전송 응용을 위해 충분한 RF 출력 전력이 생성될 수 있도록 고 BV도 제공하면서 광대역 무선 데이터 전송 응용에 적합한 고주파 동작이 가능하다. 이와 같이 고 Ft/Fmax와 고전압 능력의 결합은 또한 크기가 축소된 유도성 소자를 이용하는 DC-DC 변환기에서 고속 스위칭 응용을 위해 본 명세서에 기술된 트랜지스터의 사용을 가능하게 한다. 전력 증폭 및 DC-DC 스위칭 응용은 모두 스마트폰, 태블릿, 및 다른 모바일 플랫폼에서 주요 기능 블록이기 때문에, 본 명세서에 기술된 구조는 그러한 장치의 SoC 해결책에 이용될 수 있다.
도 1a는 일 실시예에 따른 리세스된(recessed) 게이트 III족-N 트랜지스터(100)의 단면을 예시한다. 일반적으로, 트랜지스터(100)는 흔히 고전자 이동도 트랜지스터(HEMT)로 지칭되는 다수 캐리어(전자) 게이트 전압 제어 디바이스(즉, FET)이다. 트랜지스터(100)는 평면형(planar)이고 지지 또는 도너 기판(102) 상에 배치된 버퍼층(105) 상에 배치된다. 한가지 그러한 실시예에서, 버퍼층(105)은 지지 기판 상에 성장된 III족-N 반도체 디바이스 스택(110)의 바닥(제1)층이거나 도너 기판 상으로 전사된 III족-N 반도체 디바이스 스택(110)의 바닥층이다. 특정 실시예에서, 버퍼층(105)은 실리콘 트랜지스터의 형성에 바람직한 배향인 (001) 실리콘 기판(102) 상에 배치된 GaN이고 그래서 III족-N 트랜지스터(100)가 평면 또는 비평면 실리콘 CMOS 트랜지스터 기술과 모놀리식으로 집적된 실시예에 바람직하다.
대안의 실시예에서, 기판(102)은 또한, 다음으로 한정되는 것은 아니지만, 게르마늄(germanium), 안티몬화 인듐(indium antimonide), 텔루르화 납(lead telluride), 비화 인듐(indium arsenide), 인화 인듐(indium phosphide), 비화 갈륨(gallium arsenide), 또는 안티몬화 갈륨(gallium antimonide), 탄소(SiC), 및 사파이어(sapphire)를 포함하는 실리콘과 합금되거나 합금되지 않을 수 있는 실리콘 외의 물질로도 이루어질 수 있다. 또 다른 실시예에서, 트랜지스터(100)가 배치된 버퍼층(105)은 유전체층이어서, 기판(102)이 매립(buried) 산화물(BOx)을 포함한다. 예를 들어, 반도체 디바이스 스택(110)의 하나 이상의 층은 유전체층 상으로 전사될 수 있다.
기능적으로, 반도체 디바이스 스택(110)은 바닥 장벽층(barrier layer)(106), 채널층(107), 전하 유도층(108), 상부 장벽층(109) 및 고농도 불순물(예를 들어, N+) 도핑된(doped) 콘택층(112)으로 분리된다. 예시적인 실시예에서, 채널층(107)은 실질적으로 단결정이고 비록 본 명세서에서는 "단결정(monocrystalline)"으로 언급되지만, 당업자는 그럼에도 불구하고 저레벨의 결정 결함이 불완전한 에피택셜(epitaxial) 성장 공정의 아티팩트(artifacts)로 존재할 수 있음을 인식할 것이다. 채널층(107) 내에는, 하나 이상의 III족 원소 및 질화물(즉, III족-N 반도체)을 포함하는 제1 반도체 물질의 결정 배열이 존재한다. 일반적으로, 채널층(107) 내의 III족-질화물 반도체는 비교적 높은 캐리어 이동도를 가져야 하고 그래서 실시예에서, 채널층(107)은 최소의 불순물 산란(scattering)을 위해 실질적으로 도핑되지 않은(undoped) III족-질화물 물질(즉, 최소의 불순물 농도)이 될 것이다. 예시된 바와 같이, 트랜지스터(100)에는 불순물 도펀트 경사(gradients)에 의해 접합이 형성되지 않는다. 이와 같이, 도펀트 확산, 산란, 및 항복 전압 저하와 관련된 단점이 방지된다.
제1 예시적인 실시예에서, 채널층(107)은 GaN이다. 제2 예시적인 실시예에서, 채널층(107)은 질화 인듐(InN)이다. 제3 예시적인 실시예에서, 채널층(107)은 질화 알루미늄 갈륨(AlxGa1 - xN)과 같은 GaN의 삼원(ternary) 합금이다. 제4 예시적인 실시예에서, 채널층(107)은 질화 알루미늄 인듐(AlxIn1 - xN)과 같은 InN의 삼원 합금이다. 또 다른 실시예에서, 채널층(107)은 InxAlyGa1 -x- yN과 같은 적어도 하나의 III족 원소 및 질화물을 포함하는 사원(quaternary) 합금이다. 실시예에 따라, 채널층(107)은 두께가 5nm와 20nm 사이에 있다.
도 1a에 예시된 바와 같이, 채널층(107)의 양측(상부 및 바닥)에는 장벽층(상부 장벽층(109) 및 바닥 장벽층(106))이 있다. 바닥 장벽층(106)은 예시적인 실시예에서 장방향 채널 길이(LG)가 45nm, 또는 그보다 작게 스케일링되기 때문에 단채널 효과(SCE)의 제어를 위해 채널 전하 구속(charge confinement)을 제공하기 위한 것이다. 일반적으로, 장벽층(106, 109)에 채널층(107)보다 큰 밴드갭을 제공하기 위해 채널층(107)용으로 선택된 물질에 의존하는 것으로서, 어떤 III족-N 물질이라도 장벽층(106, 109)에 이용될 수 있다. 바람직하게는, 바닥 및 상부 장벽층(106, 109)은 모두 실질적으로 채널층(107)에 이용된 III족-N 물질과 격자 정합된(lattice matched), (즉, 주어진 조성(composition)에 대해 임계 두께 미만의 두께를 갖는) 단결정이다. 예시적인 실시예에서, 장벽층(106, 109)은 채널층(107)의 결정도(crystallinity)와 동일한 결정도를 갖는 제2 III족-N 물질로 이루어져 이종계면(heterointerface)을 형성한다. 채널층(107)이 GaN인 제1 예시적인 실시예에서, 바닥 장벽층(106)은 AlGaN인 반면 상부 장벽층(109)은 AlInN이다. 한가지 예시적인 바닥 장벽층(106)은 Al0 .08Ga0 .92N의 조성을 갖는 반면 예시적인 상부 장벽층(109)은 Al0 .83In0 .17N의 조성을 갖는다. 실시예에서, 장벽층(106, 109)은 단지 고유 불순물 도핑 레벨(i-AlxIn1 - XN)만 갖는다. 다른 실시예에서, 장벽층(106, 109)은 모두 AlxGa1-xN이거나, 모두 InzGa1 - zN이다. InxAlyGa1 -x- yN과 같은 적어도 하나의 III족 원소 및 질화물을 포함하는 사원 합금도 가능하다. 장벽층(106, 109)은 III족 질화물들의 어떤 다층 스택, 예를 들어, 스택의 AlN 층이 채널층(107)에 인접한 AlxIn1 -XN/AlN 스택을 더 포함할 수 있다. 실시예에 따라, 장벽층(106, 109)은 두께가 1nm와 5nm 사이의 범위를 갖고 동일한 두께를 가질 필요가 없다.
예시적인 실시예에서, 반도체 디바이스 스택(110)은 흔히 2-D 전자 가스(예를 들어, 2DEG(111))로 지칭되는 면전하(sheet of charge)를 유도하여 캐리어를 제어가능하게 공급하는 전하 유도층(108)을 포함한다. 대안의 실시예는 상부 장벽층(109)을 면전하의 유일한 소스로 이용할 수 있지만, 전하 유도층(108)의 존재는 채널층(107) 내에서 합금 산란의 저감과 고 이동도를 위해 디바이스 스택(110)의 표면에 얇은(예를 들어, >0.5nm) 광대역 갭 물질이 있도록 보장하면서 임계 전압 조정을 위해 상부 장벽층(109)의 박막화(thinning)를 가능하게 한다.
채널층(107) 및 전하 유도층(108)(상부 장벽층(109))에 이용된 물질의 분극(polarizations)을 상이하게 한 결과, 일함수(workfunction) 금속을 게이트 전극(120)으로 선택하고 및/또는 장방향 길이 L을 따라 전하 유도층(108)의 두께를 제어하여 더 변조될 수 있는 전하 밀도가 제공될 수 있다. 이와 같이, 트랜지스터(100)의 성능 특성은 전하 유도층(108) 및 게이트 전극(120)용으로 선택된 물질과 또한 리세스된 게이트 영역(125)으로 디마크된(demarked) 게이트 전극(120)과 채널층(107) 사이에 배치된 장방향 트랜지스터 길이에 따른 전하 유도층(108) 및 상부 장벽층(109)의 두께에 크게 의존한다. 예시적인 실시예에서, 채널층(107)이 GaN이고 상부 및 바닥 장벽층(106, 109)이 AlInN인 경우, 전하 유도층은 AlN이다. 전하 유도층에 대한 예시적인 두께 범위는 1-4nm이다.
실시예에서, 트랜지스터(100)는 인핸스먼트 모드(enhancement mode)에서 동작가능하다. (트랜지스터(100)가 0V보다 큰 임계 전압(Vt)을 갖는) 인핸스먼트 모드 동작은 PMIC에서 전력 효율적인 스위칭, 및 아이들(idle) 동안 RFIC에서 전력 증폭기의 효율적인 셧다운(shut-down)을 확보하는데 중요하다. 일 실시예에서, 게이트 전극(120)은 Vt를 증가하는 일함수 금속을 포함한다. 예시적인 전도성 게이트 물질을 이용하여 원하는 임계 전압(Vt)(예를 들어, 0V 등보다 큼)을 얻도록 선택될 수 있는 일함수 금속은 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 몰리브덴(Mo), 게르마늄(Ge), 백금(Pt), 금(Au), 루데늄(Ru), 팔라듐(Pd), 이리듐(Ir), 이들의 합금 및 규화물(silicides), 탄화물(carbides), 질화물(nitrides), 인화물(phosphides), 및 이들의 탄소질화물(carbonitrides)을 포함한다.
트랜지스터(100)는 상부 장벽층(109)이 (리세스된 게이트 영역(125)을 형성하는) 단지 하나의 레세스만 포함하기 때문에 단일 리세스된 게이트 구조로 언급된다. 이와 같이, 상부 장벽층(109)은 게이트 전극(120)과 채널층(107) 사이의 제1 두께 및 소스(135) 또는 드레인(145)과 채널층(107) 사이의 제2 두께를 갖는다. 상부 장벽층(109)의 박막화는 게이트 전극(120) 아래에 배치된 채널층 내에서 자발적인 압전 분극 유도 전하가 고갈되어 Vt를 증가시킬 수 있기 때문에 인핸스먼트 모드를 달성하는데 도움을 준다. 실시예에 따라, 제1 두께는 제2 두께의 0%-50%(예를 들어, 0-2.5nm 범위)일 수 있다. 일함수 게이트 금속이 없는 실시예의 경우, 상부 장벽층(109)은 Vt>0V를 얻기 위해 완전히 에칭될 필요가 있을 수 있다. 리세스된 게이트 영역(125)이 0%의 상부 장벽 두께를 갖는 경우, 전하 유도층은 노출되고 유일한 캐리어 소스가 된다. 채널층(107)이 도핑되지 않는 예시적인 실시예에서, 인핸스먼트 모드 동작을 제공하기 위해 일함수 금속 게이트 전극 및 게이트 리세스가 이용된다.
게이트 전극(120)의 양측 상에는 오믹 콘택 금속(135A, 145A) 및 불순물 도핑된(예를 들어, N+) 반도체 영역(112)에 전기적으로 결합된 소스(135) 및 드레인(145)이 배치된다. 불순물 도핑된 반도체 영역(112)은 저저항 콘택, 또는 단순히 n형 GaN의 형성을 위해 InxGa1 - xN 및 InN과 같은 어떤 저밴드갭 III족-N 물질이라도 될 수 있다.
상부 장벽층(109)과 게이트 전극(120) 사이에는 유전체층(130)이 배치된다. 유전체층(130)은 디바이스 스택(110)에서 게이트 전극(120)을 전기적으로 절연하고 또한 소스 및 드레인(135, 145)에서 게이트 전극(120)을 절연할 수 있다. 도 1a에 예시된 실시예에서, 유전체층(130)은 게이트 유전체 및 스페이서 유전체 둘 다로 기능하여, 소스 및 드레인(135, 145)에서 게이트 전극(120)을 측면으로 분리한다. 예시적인 실시예에서, 유전체층(130)은 소스-드레인 간격을 <100nm으로 줄이는 자기 정렬된(self-aligned) 울트라 스케일링을 가능하게 하여 트랜지스터의 외인성(extrinsic) 저항(Rext)을 줄여, 더 높은 트랜스컨덕턴스(Gm) 또는 이득, 나아가 더 높은 Ft로 이르게 하는 자기 정렬된 스페이서 구조체이다. 유전체 스페이서는 또한 트랜지스터 채널 길이(Lg)의 리소그래픽적으로 정의가능한 피처 크기보다 작은 치수로의 스케일링을 가능하게 한다. 유전체층(130)으로는 실리콘 질화물(SixN), 실리콘 산화물(SiO2), 알루미나(Al2O3)와 같은 유전체 물질, Gd2O3, HfO2와 같은 고 유전율(high-K) 유전체, HfOSiO, TaSiO, AlSiO와 같은 고 유전율 실리케이트, 및 HfON, SiON, AlON, ZrSiON, HfSiON, 및 III족-ON과 같은 고 유전율 산질화물(oxynitrides)이 적합하다. 실시예에서, 유전체층(130)은 게이트 전극(120)과 디바이스 스택(110)의 상부 표면 사이의 계면을 패시베이트(passivate)하여 고 채널 이동도를 유지하고 게이트 누설 전류를 저감하는 기능을 한다. 고품질의 패시베이션은 일 실시예에서 원자층 퇴적(ALD) 유전체층(130)을 이용하여 달성된다.
도 1b는 일 실시예에 따른 이중 리세스된 게이트 III족-N 트랜지스터(101)의 단면을 예시한다. 도시된 바와 같이, 트랜지스터(101)는 트랜지스터(100)에 대해 기술된 바와 같이 디바이스 스택(110), 게이트 전극(120), 및 소스 및 드레인(135, 145)을 포함하지만, 트랜지스터(101)는 리세스된 게이트 영역(125) 및 제2 리세스된 영역(126)을 포함하여 게이트 전극(120)이 이중 리세스되도록 한다. 따라서, 상부 장벽층(109)은 세 가지 두께, 즉 채널층(107)과 소스 및 드레인(135, 145) 사이의 제1 두께, (게이트 전극(120) 아래에 있는) 채널층(107)과 유전체층(130) 사이의 제2 두께, 및 채널층(107)과 스페이서 유전체(131) 사이의 제3 두께를 갖는다. 예시된 바와 같이, 제3 두께는 제1 및 제2 두께의 중간이다. 예시적인 실시예에서, 제1 두께는 성장된 상태(as-grown)의 두께(예를 들어, 1-5nm)이고, 상부 장벽층(109)의 제2 두께는 0nm(전하 유도층(108)이 노출됨)이고, 제3 두께는 상부 장벽층(109)의 성장된 상태의 제1 두께의 25%와 50% 사이이다. 트랜지스터(100)에 비해, 트랜지스터(101)의 이중 리세스된 게이트는 (도 1b에서 단절된 2DEG 파선으로 예시된 바와 같이) 게이트 전극(120) 아래에 배치된 영역이 고갈된 경우 스페이서 유전체(131) 아래의 2DEG 전하 밀도를 유지하여, 게이트 전극(120) 아래의 채널 영역에 대한 저접속 저항을 유지한다는 이점을 갖는다.
실시예에서, 트랜지스터(101)에 예시된 바와 같이, 스페이서 유전체(131)에 제1 유전체 물질이 이용되고 반면에 유전체층(130)에 제2 유전체 물질이 이용된다. 이와 같이, 디바이스 스택 패시베이션의 목적은 게이트 전극(120)에서 소스 및 드레인 영역을 자기 정렬적으로 간격을 두게 하는 목적과 분리된다. 일 실시예에서, 제2 유전체 물질은 제1 유전체 물질의 유전율보다 높은 유전율을 갖는다. 스페이서 유전체(131)의 예시적인 물질은 SiN, SiON, 및 Al2O3를 포함하는 반면 유전체층(130)의 물질은 Gd2O3, HfO2, HfSiO, TaSiO, AlSiO, HfON, AlON, ZrSiON, HfSiON, 및 III족-ON을 포함한다.
실시예에서, 본 명세서에 기술된 고전압 고전력 트랜지스터 III족-N 트랜지스터는 대칭적인 소스 및 드레인 간격을 갖는다. 도 1a 및 도 1b 둘 다에 도시된 바와 같이, 트랜지스터(100 및 101)는 유전체 물질이 드레인 콘택(145)(즉, Lgd)에서 게이트 전극(120)을 분리하는 것과 같은 양만큼 소스 콘택(135)(즉, Lgs)에서 게이트 전극(120)을 분리하는 유전체 물질을 포함한다. 디바이스 스택(110) 내의 III족-N 반도체의 높은 항복 전압 능력 때문에, 채널층(107)은 큰 항복 전계에 견딜 수 있다(예를 들어, GaN 채널층(107)은 40nm의 Lgd에서 적어도 10V의 BV에 견딜 수 있다). 반면에, 통상의 실리콘 LDMOS는 10V의 BV에 대해 적어도 0.6㎛의 Lgd를 필요로 한다. 트랜지스터(100 및 101)의 경우, 작은 Lgd는 본 명세서에 기술된 III족-N 트랜지스터로 구현된 PMIC에 배치된 DC-DC 변환기에서 스위칭하는 동안 적은 I2R 소산 손실에 대해 ON 상태 저항을 저감시킨다.
트랜지스터(100 및 101)가 평면 디바이스이지만, 다른 실시예에서, 고전압 및/또는 고전력 능력을 고주파 동작과 집적한 SOC에 비평면 III족-N 트랜지스터가 이용된다. 도 1c는 일 실시예에 따른 비평면 III-N 트랜지스터의 등각투영도이다. 일반적으로, 비평면 트랜지스터 실시예에서, 디바이스 스택(110)의 반도체층들 중 적어도 하나는 비평면 게이트 유전체층(140), 비평면 게이트 전극(141) 또는 비평면 소스, 드레인(136, 146) 중 적어도 하나가 래핑된(wrapped) 대향 측벽을 갖는 비평면 반도체 바디이다. 비평면 트랜지스터(103)는 앞에서 기술된 바와 같은 디바이스 스택(110)의 물질 및 두께를 갖는 예시적인 평면 트랜지스터(100 및 101)에 대해 기술된 모든 기능적 특징을 포함할 수 있고, 비평면 게이트 유전체층(140)은 유전체층(130)에 대해 기술된 특성 중 임의의 것을 가지며, 비평면 게이트 전극(141)은 게이트 전극(120)에 대해 기술된 특성 중 임의의 것을 가지며, 비평면 소스, 드레인(136, 146)은 소스, 드레인(135, 145)에 대해 기술된 특성 중 임의의 것을 갖는다.
III족-질화물 디바이스 스택의 결정 배향에 따라, 2DEG는 비평면 반도체 바디의 상부 표면 또는 측벽에 근접할 수 있다. 도 2는 한가지 비평면 트랜지스터 실시예에 따른 III족-N 트랜지스터의 GaN 결정 배향의 등각투영도이다. 본 명세서에 기술된 GaN 및 다른 III족-질화물은 그 결정이 역 대칭성(inversion symmetry)이 부족하고, 특히 {0001}면들이 동등하지 않음을 의미하는 비중심 대칭(non-centrosymmetric)이라는 점에서 주목할만한 우르짜이트 구조로 형성될 수 있다. 예시적인 GaN 실시예의 경우, {0001}면들 중 하나는 전형적으로 다른 하나가 N-면(-c 극성)으로 지칭될 때 Ga-면(+c 극성)으로 지칭된다. 종종 평면 III족-N 디바이스의 경우, {0001}면들 중 하나 또는 다른 하나는 기판 표면에 더 근접하고 그래서 Ga(또는 다른 III족 원소)의 세 가지 결합이 기판을 향해 가리키는 경우 Ga 극성(+c)으로 또는 Ga(또는 다른 III족 원소)의 세 가지 결합이 기판에서 멀리 떨어져지게 가리키는 경우 N 극성(-c)으로 지칭될 수 있다. 한가지 비평면 실시예에서, 우르짜이트 결정 배향은 (0001)면이 결정의 상부 표면을 형성하고 버퍼층(205)을 인터페이스하도록 되어 있다. 이러한 실시예의 경우, 상부 및 바닥 장벽층(215D 및 215C)은 각각 전하 유도층 및 후방 장벽(barrier)으로 기능한다. 상부 장벽층(215D)은 비평면 바디(210) 내의 자발 분극 전계 PSP를 상부 표면 부분(215D)에서 바닥 표면 부분(215C)으로 유도한다. 이와 같이, 비평면 III족-N 트랜지스터(200)의 분극은 (수직으로 z차원을 따라) 비평면 바디(210)의 두께를 통과한다. 예시된 바와 같이, 따라서 비평면 바디(210) 및 장벽층(215D 및 215C)의 분극은 각각 (0001)면 및 (
Figure pct00001
)을 따라 이종계면에서 분극 전계를 형성하고, 이때 분극 전계는 비평면 바디(210)의 상부 표면에 인접한 2DEG(211)를 유도한다.
대안의 실시예에서, 채널층(107)이 비평면 바디로 형성된 경우, 디바이스 스택(110)의 상부(overlying) 반도체층은 상부 및 측벽 표면 상에 성장될 수 있다. 이러한 실시예의 경우, 결정 배향은 도 2에 예시된 바와 같거나, (1010)면이 결정의 상부 표면을 형성하고 버퍼층(예를 들어, 도 1a에서 105)과 인터페이스하도록 도 2에 예시하는 것에서 회전된 우르짜이트 결정 배향일 수 있다. 이러한 실시예의 경우, 비평면 채널층(107)의 측벽 상에 형성된 장벽층은 비평면 바디(210A) 내의 자발 분극 전계 PSP가 도 2에 도시된 것에 직교하도록(예를 들어, 제1 측벽에서 제2 측벽으로 향하도록) 한다. 이와 같이, 비평면 III족-N 트랜지스터의 분극은 비평면 바디(예를 들어, y차원)의 폭을 통과할 수 있다.
도 3은 본 발명의 일 실시예에 따른 모바일 컴퓨팅 플랫폼의 SoC 구현의 기능 블록도이다. 모바일 컴퓨팅 플랫폼(700)은 전자 데이터 디스플레이, 전자 데이터 처리, 및 무선 전자 데이터 전송 각각을 위해 구성된 어떤 휴대용 디바이스라도 될 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(700)은 태블릿, 스마트폰, 랩탑 컴퓨터 등 중 어떤 것이라도 될 수 있고, 예시적인 실시예에서 사용자 입력의 수신을 허용하는 터치스크린(예를 들어, 용량성, 유도성, 저항성 등)인 디스플레이 스크린(705), SoC(710), 및 배터리(713)를 포함한다. 예시된 바와 같이, SoC(710)의 집적도가 높을수록, 충전 사이의 가장 긴 동작 수명 동안 배터리(713)가 차지하거나, 최대의 기능을 위해 고상 드라이브와 같은 메모리(미도시)가 차지할 수 있는 모바일 컴퓨팅 플랫폼(700) 내의 형태 인자는 더 많을 수 있다.
그의 응용에 따라, 모바일 컴퓨팅 플랫폼(700)은, 다음으로 한정되는 것은 아니지만, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 위성 위치확인 시스템(GPS) 디바이스, 컴파스, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(이를 테면, 하드 디스크 드라이브, 콤팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등)를 포함하는 다른 컴포넌트를 포함할 수 있다.
SoC(710)가 확대도(720)에 더 예시된다. 실시예에 따라, SoC(710)는 전력 관리 집적 회로(PMIC)(715), RF 송신기 및/또는 수신기를 포함하는 RF 집적 회로(RFIC)(725), 그 제어기(711), 및 하나 이상의 중앙 프로세서 코어(730, 731) 중 두 개 이상이 제조된 기판(500)의 일부(즉, 칩)를 포함한다. RFIC(725)는, 다음으로 한정되는 것은 아니지만, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생어는 물론, 3G, 4G, 5G, 및 그 이상으로 지정된 어떤 다른 무선 프로토콜을 포함하여 다수의 무선 표준 또는 프로토콜들 중 어떤 것이라도 구현할 수 있다. 플랫폼(725)은 복수의 통신 칩을 포함할 수 있다. 예를 들어, 제1 통신 칩은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신 전용일 수 있고 제2 통신 칩은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 장거리 무선 통신 전용일 수 있다.
당업자에게 인식되는 바와 같이, 이러한 기능적으로 다른 회로 모듈들 중, CMOS 트랜지스터는 전형적으로 각각 LDMOS 및 III-V HBT 기술을 이용하는 PMIC(715) 및 RFIC(725)를 제외하고 배타적으로 이용되는 것이 전형적이다. 그러나, 본 발명의 실시예에서, PMIC(715) 및 RFIC(725)는 본 명세서에 기술된 III족-질화물 트랜지스터(예를 들어, III족-질화물 트랜지스터(100, 101, 또는 103)를 이용한다. 다른 실시예에서, 본 명세서에 기술된 III족-질화물 트랜지스터를 이용하는 PMIC(715) 및 RFIC(725)는 (실리콘) 기판(500) 상에 PMIC(715) 및/또는 RFIC(725)와 모노리식적으로 집적된 실리콘 CMOS 기술에서 제공된 제어기(711) 및 프로세서 코어(730, 731) 중 하나 이상과 집적된다. PMIC(715) 및/또는 RFIC(725) 내에, 본 명세서에 기술된 고전압, 고주파 가능 III족-질화물 트랜지스터가 CMOS를 제외하고 이용될 필요가 없지만, PMIC(715) 및 RFIC(725) 각각에 실리콘 CMOS가 더 포함될 수 있음이 인식될 것이다.
본 명세서에 기술된 III족-질화물 트랜지스터는 고전압 스윙(예를 들어, PMIC(715) 내에 7-10V 배터리 전력 조정, DC-DC 변환 등)이 존재하는 경우에 특히 이용될 수 있다. 예시된 바와 같이, 예시적인 실시예에서 PMIC(715)는 배터리(713)에 결합된 입력을 갖고 SoC(710) 내의 모든 다른 기능 모듈에 전류 공급을 제공하는 출력을 갖는다. 다른 실시예에서, 모바일 컴퓨팅 플랫폼(700) 내이지만 SoC(710)에서 떨어져 추가 IC가 제공되는 경우, PMIC(715) 출력은 SoC(710)에서 떨어진 모든 이러한 추가 IC들에 전류 공급을 더 제공한다. (대칭적 Lgd/Lgs를 통해) 이용가능한 ON 저항이 저감되고 접속 저항이 낮아짐(예를 들어, 2DEG(111)가 채널층(107) 내의 스페이서 영역에 존재)에 따라, 본 명세서에 기술된 III족-질화물 트랜지스터의 특정 실시예는 PMIC가 더 높은 주파수(예를 들어, LDMOS 구현에서 가능한 50x 것들)에서 동작하도록 한다. 특정한 그러한 실시예에서, PMIC(예를 들어, 벅 부스트(buck-boost) 변환기 등) 내의 유도성 소자는 훨씬 더 낮은 치수로 스케일링될 수 있다. PMIC에서 그러한 유도성 소자가 칩 면적의 60-70%를 차지하기 때문에, 본 명세서에 기술된 III족-질화물 트랜지스터로 구현된 PMIC의 실시예는 다른 PMIC 구조에 비해 상당한 축소를 제공한다.
더 예시된 바와 같이, 예시적인 실시예에서 RFIC(715)는 안테나에 결합된 출력을 갖고 RF 아날로그 및 디지털 기저대역 모듈(미도시)과 같은 SoC(710) 상의 통신 모듈에 결합된 입력을 더 가질 수 있다. 대안으로, 그러한 통신 모듈은 SoC(710)로부터 IC 오프칩 상에 제공되고 전송을 위해 SoC(710)에 결합될 수 있다. 이용되는 III족-질화물 물질에 따라, 본 명세서에 기술된 III족-질화물 트랜지스터(예를 들어, 200 또는 201)는 캐리어 주파수(예를 들어, 3G 또는 GSM 셀룰러 통신용으로 설계된 RFIC(725)에서 1.9GHz)에 적어도 10배의 Ft를 갖는 전력 증폭기 트랜지스터에서 필요로 하는 큰 전력 부가 효율(PAE)을 더 제공할 수 있다.
도 4는 실시예에 따라, 본 명세서에 기술된 고전압 III족-질화물 트랜지스터의 제조 방법(400)을 예시하는 흐름도이다. 방법(400)이 특정 동작들을 강조하지만, 이들 동작들 각각은 더 많은 공정 순서를 수반할 수 있다. 도 5a, 도 5b, 도 5c, 및 도 5d는 평면 III족-N 이중 리세스된 게이트 트랜지스터(101)(도 1b)가 방법(400)의 일 실시예에 따라 제조됨에 따른 종단면을 예시한다. 평면 III족-N 트랜지스터(100)(도 1a)를 형성하기 위해 유사 기술이 이용될 수 있고, 비평면 III족-N 트랜지스터(103)(도 1c)를 형성하기 위해 비평면 실리콘 트랜지스터 제조에 적용가능한 기술과 결합된 유사 기술이 이용될 수 있다.
도 4를 참조하면, 동작(401)에서, 어떤 표준 화학 기상 퇴적(CVD), 분자 빔 에피택시(MBE), (표준 전구제(precursors), 온도 등을 이용한) 수소화물 기상 에피택시(HVPE) 성장 기술 등을 이용하여 단결정 반도체 물질들의 스택이 성장된다. 일 실시예에서, 전체 반도체 디바이스 스택(110)(도 1a, 도 1b)은 그러한 기술을 이용하여 성장된다. 한가지 그러한 실시예에서, 인 시튜(in-situ) n형 불순물 도핑된 소스/드레인층이 디바이스 스택(110)의 상부 부분으로서 성장될 수 있다. 대안의 실시예에서, (예를 들어, 선택적인 것으로서 파선으로 된 동작(410)으로 예시된 바와 같이), 제조 공정에서 이어서 재성장 공정이 수행되어 소스/드레인 영역이 형성된다.
동작(403)에서, 에피택셜 반도체 스택(110)의 적어도 일부가 디바이스 스택(110)의 일부로서 에피택셜적으로 성장된 특정 물질에 대해 본 기술 분야에 알려진 어떤 플라즈마 또는 습식 화학 에칭 기술로 에칭된다. 도 5a에 도시된 바와 같이, 실시예에서 동작(403)은 상부 장벽층(109)의 적어도 일부를 에칭하여 전계 유전체(565)가 없는 리세스된 영역(125)을 형성하는 것을 수반한다. 디바이스 스택(110)이 상부 장벽층(109) 위에 배치된 소스/드레인층(들)을 포함하는 실시예의 경우, 소스/드레인층(들)은 동작(403) 동안에 에칭된다. 소스/드레인이 재성장에 의해 형성되는 실시예의 경우, (403)에서 에칭 공정은 단지 상부 장벽층(109)의 일부의 에칭만을 수반한다. 비평면 트랜지스터 실시예(미도시)의 경우, 동작(403)에서 디바이스 스택(110)은 반도체 핀 구조체로 에칭된다.
도 4로 돌아가 보면, 동작(405)에서 희생 게이트가 형성된다. 게이트 교체 공정은 (원하는 경우) 소스 드레인 영역의 에피택셜 재성장을 허용하고, (원하는 경우) 게이트 전극의 형성을 마지막으로 일함수 금속으로 형성 가능하게 하고, 이중 리세스된 게이트 구조 등을 가능하게 한다. 도 5b에 도시된 바와 같이, 리세스된 영역(125) 내에 희생 게이트(580)가 형성된다. 예시적인 실시예에서, 희생 게이트(580)는 CVD 폴리실리콘, 또는 실리콘 질화물/산질화물 등을 포함한다. 희생 게이트(580)는 스페이서 구조체(531)에 의해 주변 필름(예를 들어, 전계 유전체(565), 디바이스 스택(110)의 에칭된 층)에서 측면으로 분리된다. 희생 게이트(580) 및 스페이서 구조체(531)를 형성하는 기술은 많고, 일부는 융기된(raised) 희생 게이트(580) 상에 유전체 스페이서를 형성하는 것에 기반하고, 예시적인 공정과 같은 다른 기술들은 리세스에 유전체 물질(예를 들어, 리세스된 영역(125)에 퇴적된 실리콘 이산화물)을 채우고 유전체를 이방성으로(anisoptropically) 에칭하여 리세스 측벽을 따라 스페이서 구조체(예를 들어, 스페이서 구조체(531))를 형성한 다음 (예를 들어, CVD 또는 ALD에 의해) 희생 게이트 물질을 퇴적하여 제1 리세스된 영역(125)의 나머지를 되메우는(backfill) 것에 기반한다.
희생 게이트(580) 및 스페이서 구조체(531)가 디바이스 스택(110)의 채널 영역을 보호하는 맨드릴(mandrel)로 기능함에 따라, 동작(410)에서 예를 들어 상부 장벽층(109) 상에 소스 및 드레인 영역(512)이 재성장된다. 일 실시예에서, 희생 게이트(580)에 의해 보호되지 않는 디바이스 스택(110) 상에 조성적으로(compositionally) 그레이드된(graded) GaN의 삼원 합금이 에피택셜적으로 성장된다. 필요하다면, 다음에, 공지의 기술에 의해 평탄화 ILD(587)가 형성될 수 있다. 디바이스 스택(110)이 소스/드레인 영역(512)을 포함한 도 4의 방법(400)의 대안의 실시예에서, 동작(410)은 수행되지 않는다.
도 4로 돌아가 보면, 동작(415)에서 희생 게이트(스택)(580)가 제거되어 에피택셜 디바이스 스택(110)을 노출시킨다. 예시적인 이중 리세스된 게이트 실시예의 경우, 상부 장벽층(109)이 두번째로 에칭되어 리세스된 영역(125)보다 좁은 스페이서 구조체들(531) 사이에 제2 리세스된 영역(126)을 형성한다. 제2 리세스된 영역(126) 내에 게이트 유전체층(530)이 형성된다. 실시예에서, 특정 유전체 물질에 적합한 것으로 알려진 ALD 기술을 이용하여 유전체층(130)에 대해 기술된 유전체 물질들 중 어떤 것(예를 들어, 고 유전율 유전체 물질)을 퇴적하여 게이트 유전체층(530)이 형성된다. 다음에, 게이트 유전체층(530) 상에 일함수 금속(예를 들어, 트랜지스터(100, 101)의 문맥에서 기술된 것들 중 어떤 것)이 퇴적되고, 평탄화되어 게이트 전극(120)이 형성된다. 게이트 전극(120)의 형성 전 또는 후에 게이트 유전체층(530)의 고온 어닐링(anneal)이 수행된다. 다음에, 동작(420)에서, 예를 들어 오믹 콘택(585) 및 상호접속 금속배선(metallization)(미도시)을 형성하는 통상의 기술을 이용하여 디바이스가 완성된다.
일 실시예에서, 본 명세서에 기술된 고전압 고전력 III족-N 트랜지스터는 IV족 트랜지스터와 모노리식적으로 집적된다. 도 6a, 도 6b는 단일 기판 상의 실리콘 영역에 인접하여 형성되는 III족-질화물 영역의 형성을 예시한다. 도 6a를 참조하면, 결정 실리콘 기판(602)이 실리콘 기판(602)에 형성된 전계 유전체(603) 및 리세스(615)로 마스크된다. 리세스(615)에 III족-N 버퍼층(예를 들어, GaN 포함)이 성장되어 도 6b에 예시된 바와 같이 결정 실리콘 영역에 인접하여 배치된 적어도 하나의 결정 GaN (또는 또 다른 III족-질화물) 영역(620)을 갖는 평면 혼합 반도체 기판에 도달한다. 다음에, 본 명세서에 기술된 트랜지스터 실시예는 결정 실리콘 기판(602) 내의 통상의 실리콘 기반 MOSFET들과 동시에 GaN 영역(620) 내에 형성될 수 있다.
도 7a, 도 7b, 도 7c, 도 7d, 및 도 7e는 평면 IV족 트랜지스터와 집적된 III족-N 평면 리세스된 게이트 트랜지스터의 단면을 예시한다. 도 7a에 도시된 바와 같이, 결정 GaN 영역(620)은 리세스 에칭되고 디바이스 스택(110)은 GaN 영역(620) 상에 에피택셜적으로 성장된다. 적어도 게이트 영역에서, 디바이스 스택(110)은 실질적으로 본 명세서의 다른 곳에서 기술된 바와 같이 도 7b 및 도 7c에 예시된 바와 같이 리세스 에칭된다. 예시적인 실시예에서, MOS 트랜지스터(721)는 III족-N 트랜지스터(701)와 동시에 형성되고, 이때 교체 게이트 공정은 두 트랜지스터(도 7d)에 희생 게이트 전극(780A, 780B)을 형성한다. 집적 트랜지스터 제조를 완료하면, 일 실시예에서 III족-질화물 트랜지스터(701) 및 실리콘 트랜지스터(721) 둘 다에 대해 동일한 물질의 게이트 유전체층이 형성된다. 다음에, (III족-질화물 트랜지스터(701)와 실리콘 트랜지스터(721) 사이에서 상이할 수 있는) 일함수 금속을 퇴적하여 게이트 전극(720A, 720B)이 형성된다. 일단 트랜지스터 레벨의 모노리식 집적이 완료되면, 실리콘 CMOS 기술에 적합한 어떤 상호접속 공정을 이용하여 회로 제조가 완료될 수 있다. 다음에, 모바일 컴퓨팅 플랫폼과 같은 디바이스로의 패키징 및 어셈블리가 통상적으로 진행될 수 있다.
도 8a, 도 8b, 도 8c는 일 실시예에 따라, IV족 비평면 트랜지스터로 모노리식적으로 제조된 III족-N 비평면 트랜지스터의 단면을 예시한다. 예시된 바와 같이, 실리콘 전계 효과 트랜지스터(FETs)(722)는 비평면 III족-질화물 트랜지스터(103)에 인접하여 (실리콘) 기판(602)으로 제조되어 CMOS 기술을 포함하는 진보된 논리 회로를 갖는 비평면 III족-질화물 트랜지스터(103)를 포함하는 스케일러블 고주파 고전압 회로를 모노리식적으로 집적한다. 도 8c에 도시된 바와 같이, 실리콘 FET(722)는 또한 비평면형이고, 이와 같이 비평면 III족-질화물 트랜지스터(103)의 제조와 완전히 연속적이 아닌 방식으로 제조될 수 있지만(예를 들어, 비평면 III족-질화물 트랜지스터(103)의 완성 후에 제조되지 않음), 다른 트랜지스터 기술은 어느 정도 동시에 제조될 수 있다. 예를 들어, 동시에 퇴적된 NMOS 실리콘 및 NMOS III족-질화물 및 최종 게이트 유전체 둘 다에서 형성된 희생 게이트가 제거되도록 III족-질화물 트랜지스터(103) 및 실리콘 FET(722) 둘 다에 교체 게이트 공정이 이용될 수 있다. 일단 트랜지스터 레벨의 모노리식 집적이 완료되면, 실리콘 CMOS 기술에 적합한 어떤 상호접속 공정을 이용하여 회로 제조가 완료될 수 있다. 다음에, 모바일 컴퓨팅 플랫폼과 같은 디바이스로의 패키징 및 어셈블리가 통상적으로 진행될 수 있다.
다른 실시예에서, 평면 및 비평면 트랜지스터가 혼합(예를 들어, 평면 IV족 트랜지스터를 비평면 III족-N 트랜지스터와 또는 평면 III족-N 트랜지스터를 비평면 IV족 트랜지스터와 혼합)될 수 있다.
전술한 설명은 예시적이고, 제한적이 아님이 이해되어야 한다. 예를 들어, 도면에서 흐름도가 본 발명의 특정 실시예에 의해 수행되는 특정 순서의 동작을 보이지만, 그러한 순서가 요구되는 것은 아닐 수 있음이 이해되어야 한다(예를 들어, 대안의 실시예는 그러한 동작들을 다른 순서로 수행하고, 특정 동작들을 결합하고, 특정 동작들을 중복하는 등을 할 수 있다). 또한, 당업자에게는 전술한 설명을 읽고 이해할 때 많은 다른 실시예도 명백할 것이다. 비록 본 발명이 특정한 예시적인 실시예를 참조하여 설명되었지만, 본 발명은 설명된 실시예로 한정되지 않고, 첨부의 청구항들의 정신 및 범주 내에서 변형 및 변경과 함께 실시될 수 있음이 인식될 것이다. 그러므로, 본 발명의 범주는 첨부의 청구항들이 주장하는 것과 균등한 모든 범주와 더불어 그러한 청구항들을 참조하여 결정되어야 한다.

Claims (27)

  1. 시스템 온 칩(SoC)으로서,
    스위칭 전압 조정기 또는 스위칭 모드 DC-DC 변환기 중 적어도 하나를 포함하는 전력 관리 집적 회로(PMIC); 및
    적어도 2GHz의 반송파 주파수(carrier wave frequency)를 생성하도록 동작가능한 전력 증폭기를 포함하는 RF 집적 회로(RFIC) - 상기 PMIC 및 RFIC 둘 다는 동일한 기판 상에 모노리식적으로(monolithically) 집적되고, 상기 PMIC 및 RFIC 중 적어도 하나는 적어도 하나의 III족-질화물 고전자 이동도 트랜지스터(HEMT)를 포함함 -
    를 포함하는 SoC.
  2. 제1항에 있어서, 상기 PMIC 및 RFIC 둘 다는 적어도 20GHz의 차단 주파수(Ft) 및 적어도 20GHz의 최대 발진 주파수(Fmax)를 갖는 적어도 하나의 III족-질화물 HEMT를 포함하는 SoC.
  3. 제1항에 있어서, 상기 기판 상에 집적된 상기 PMIC 및 RFIC 중 적어도 하나의 제어기를 더 포함하고, 상기 제어기는 실리콘 전계 효과 트랜지스터들을 포함하는 SoC.
  4. 제3항에 있어서, 상기 실리콘 전계 효과 트랜지스터들은 결정(crystalline) 실리콘을 포함하는 상기 기판의 영역들 위에 배치되고 상기 적어도 하나의 III족-질화물 HEMT는 결정 GaN을 포함하는 상기 기판의 영역 위에 배치되는 SoC.
  5. 제1항에 있어서, 상기 적어도 하나의 III족-질화물 HEMT는 인핸스먼트 모드(enhancement mode)에서 동작하는 SoC.
  6. 제2항에 있어서, 상기 적어도 하나의 III족-질화물 HEMT는 별개의 조성(compositions)을 갖는 III족-질화물 반도체들의 에피택셜(epitaxial) 디바이스 스택을 포함하고, 상기 디바이스 스택은 상부 및 바닥 장벽층(barrier layer) 사이에 배치된 전하 유도층 및 채널층을 포함하고, 상기 채널층은 게이트 전극 아래에 배치된 영역 내에 도핑되지 않고(updoped) 상기 전하 유도층은 상기 게이트 전극이 0V보다 큰 임계 전압(Vt)에 있을 때에만 상기 채널층 내에 2차원 전자 가스(2DEG)를 형성하는 것인 SoC.
  7. 제6항에 있어서, 상기 상부 장벽층은 상기 게이트 전극과 상기 채널층 사이에 제1 두께와 상기 게이트 전극의 양측 상에 배치된 소스 콘택(contact)과 드레인 콘택 사이에 제2의 더 큰 두께를 갖는 SoC.
  8. 제7항에 있어서, 상기 상부 장벽층의 제1 두께는 0nm로서 상기 전하 유도층을 노출시키고, 상기 전하 유도층은 적어도 0.5nm의 두께를 갖는 SoC.
  9. 제7항에 있어서, 제1 유전체 물질이 상기 소스 콘택, 상기 드레인 콘택, 및 상기 에피택셜 디바이스 스택에서 상기 게이트 전극을 전기적으로 분리하는 SoC.
  10. 제7항에 있어서, 상기 상부 장벽층은 상기 게이트 전극과 각각의 상기 소스 및 드레인 콘택들 사이에 배치된 스페이서 영역에서 상기 제1 및 제2 두께의 중간인 제3 두께를 갖는 SoC.
  11. 제10항에 있어서, 제1 유전체 물질이 상기 소스 콘택 및 상기 드레인 콘택에서 상기 게이트 전극을 전기적으로 분리하고, 상기 제1 유전체 물질의 유전율(dielectric constant)보다 높은 유전율을 갖는 제2 유전체 물질이 상기 상부 장벽에서 상기 게이트 전극을 전기적으로 분리하는 SoC.
  12. 제11항에 있어서, 상기 제1 유전체 물질은 SiN, SiON, 및 Al2O3을 포함하는 그룹에서 선택되고, 상기 제2 유전체 물질은 Gd2O3, HfO2, HfSiO, TaSiO, AlSiO, HfON, AlON, ZrSiON, HfSiON 및 III족-ON을 포함하는 그룹에서 선택되는 SoC.
  13. 제9항에 있어서, 상기 적어도 하나의 III족-질화물 HEMT는 상기 제1 유전체 물질이 상기 게이트 전극 및 상기 드레인 콘택을 분리하는 것과 같은 양만큼 상기 제1 유전체 물질이 상기 소스 콘택에서 상기 게이트 전극을 분리하는 대칭적인 소스-드레인 구조를 갖는 SoC.
  14. 제6항에 있어서, 상기 상부 및 바닥 장벽층은 상기 채널층의 밴드갭(bandgap)보다 넓은 밴드갭을 가지며 상기 상부 및 바닥 장벽층은 각각 AlGaN, AlInN, InGaN, 또는 AlInGaN 중 적어도 하나를 포함하는 SoC.
  15. 제1항에 있어서, 상기 채널층은 상부 표면 및 적어도 두 개의 대향 측벽(opposing sidewalls)을 갖는 비평면(non-planar) 결정 바디이고, 상기 전하 유도층은 상기 상부 표면 또는 상기 적어도 두 개의 대향 측벽 중 적어도 하나 상에 배치되고, 상기 상부 표면 및 상기 적어도 두 개의 대향 측벽 양쪽 위에 게이트 전극이 배치되는 SoC.
  16. 모바일 컴퓨팅 디바이스로서,
    터치스크린;
    배터리;
    안테나; 및
    제1항의 SoC - 상기 PMIC는 상기 배터리에 결합되고 상기 RFIC는 상기 안테나에 결합됨 -
    를 포함하는 모바일 컴퓨팅 디바이스.
  17. 제16항에 있어서,
    제1 및 제2 프로세서 코어를 더 포함하고, 각 코어는 상기 터치스크린, 상기 PMIC 및 RFIC에 동작가능하게 결합되고, 상기 제1 및 제2 프로세서 코어는 실리콘 전계 효과 트랜지스터를 포함하는 모바일 컴퓨팅 디바이스.
  18. 기판 상에 고전압 고전력 트랜지스터들을 집적하는 방법으로서, 상기 방법은,
    상기 기판 상에 복수의 고전압 고전력 III족-N 전계 효과 트랜지스터들을 형성하는 단계를 포함하고,
    상기 형성하는 단계는,
    상기 기판 상에 반도체 물질층들의 스택을 형성하는 단계 - 상기 스택은 조성(composition)이 상이한 복수의 III족-N 반도체 물질층들을 포함함 - ;
    상기 스택 내 상기 반도체 물질층들 중 적어도 일부 위에 희생 게이트 구조체(sacrificial gate structure)를 형성하는 단계;
    상기 희생 게이트 구조체의 대향 측면들 상에 소스 및 드레인 영역을 형성하는 단계;
    상기 희생 게이트 구조체를 제거하여 에피택셜적으로(epitaxially) 성장된 스택의 표면을 노출시키는 단계;
    상기 에피택셜적으로 성장된 스택의 노출된 표면 상에 게이트 유전체층을 원자층(atomic layer) 퇴적 공정으로 형성하는 단계; 및
    상기 게이트 유전체층 상에 게이트 전극을 형성하는 단계를 더 포함하는 방법.
  19. 제18항에 있어서, 상기 기판은 결정 실리콘을 포함하고, 상기 반도체 물질층들의 스택을 형성하는 단계는 GaN을 포함하는 버퍼층을 형성하는 단계 및 상기 버퍼층 상에 상기 반도체 물질들의 스택을 에피택셜적으로 성장하는 단계를 포함하는 방법.
  20. 제19항에 있어서, 상기 고전압 고전력 III족-N 전계 효과 트랜지스터에 인접하여 상기 실리콘 기판 상에 복수의 실리콘 기반 전계 효과 트랜지스터를 형성하는 단계를 더 포함하는 방법.
  21. 제19항에 있어서, 상기 반도체 물질들의 스택을 에피택셜적으로 성장하는 단계는,
    제1 삼원(ternary) III족-질화물의 바닥 장벽층을 에피택셜적으로(epitaxially) 성장하는 단계;
    상기 바닥 장벽층 위에 기본적으로 GaN 또는 InN을 포함하는 채널층을 에피택셜적으로 성장하는 단계;
    상기 채널층 위에 AlN의 전하 유도층을 에피택셜적으로 성장하는 단계; 및
    제2 삼원 III족-질화물의 상부 장벽층을 에피택셜적으로 성장하는 단계를 더 포함하는 방법.
  22. 제21항에 있어서, 상기 제1 삼원 III족-질화물은 AlGaN이고 제2 삼원 III족-질화물은 AlxGa1 - xN, AlyIn1 - yN, 및 InzGa1 - zN을 포함하는 그룹에서 선택되는 방법.
  23. 제18항에 있어서, 상기 반도체 물질들의 스택은 상부 및 바닥 장벽층 사이에 배치된 전하 유도층 및 채널층을 포함하고, 상기 희생 게이트를 형성하는 단계는,
    상기 상부 장벽층을 제2 두께로 줄이기 위해 상기 상부 장벽층을 제1 양만큼 에칭함으로써 상기 상부 장벽층에 리세스(recess)를 에칭하는 단계; 및
    상기 리세스된 상부 장벽층 위에 희생 게이트 물질을 퇴적하는 단계를 더 포함하는 방법.
  24. 제23항에 있어서, 상기 상부 장벽층에 리세스를 에칭하는 단계는 상기 반도체 물질층들의 스택에 N+ 도핑된 GaN 층을 에칭하여 상기 소스 및 드레인 영역을 형성하는 단계를 더 포함하는 방법.
  25. 제23항에 있어서, 상기 게이트 유전체층을 형성하는 단계는 상기 상부 장벽층을 제3 두께로 줄이기 위해 상기 상부 장벽층을 제2 양만큼 리세싱하는 단계, 및 상기 제3 두께를 갖는 상기 상부 장벽층 상에 상기 게이트 유전체층을 퇴적하는 단계를 더 포함하는 방법.
  26. 제18항에 있어서, 상기 소스 및 드레인 영역을 형성하는 단계는 상기 반도체 물질층들의 스택의 노출된 영역들 위에 III족-질화물 반도체 콘택층을 에피택셜적으로 성장하는 단계를 더 포함하고, 상기 III족-질화물 반도체 콘택층은 상기 상부 장벽층의 밴드갭보다 작은 밴드갭을 갖는 방법.
  27. 제18항에 있어서, 상기 스택 내 상기 반도체 물질층들 중 적어도 일부 위에 희생 게이트 구조체를 형성하는 단계는,
    제1 유전체층을 퇴적하는 단계; 및
    상기 제1 유전체층을 이방성으로(anisotropically) 에칭하여 상기 희생 게이트 구조체의 대향 측면들 상에 자기 정렬된(self aligned) 스페이서를 형성하는 단계를 더 포함하는 방법.
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