TW201320214A - 實驗用載具 - Google Patents

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Takashi Fujisaki
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Abstract

【課題】提供一種可一面抑制接觸不良之發生，一面確保端子之位置精度的測試用載具。【解決手段】測試用載具10係包括：底薄膜40，係在一方之主面具有與晶片90之電極91接觸的凸塊44；及與底薄膜40重疊的蓋薄膜70；將晶片90收容於底薄膜40與蓋薄膜70之間，底薄膜40係包括：具有第1厚度t1的第1區域40a；及第2區域40b，係具有比第1厚度t1更薄之第2厚度t2；第2區域40b係與至少晶片90之邊緣92的一部分相對向。

Description

實驗用載具
本發明係有關於一種測試用載具，該測試用載具係為了測試形成於晶片之積體電路等的電子電路，而暫時組裝該晶片。
已知一種具有接觸片的測試用載具(例如參照專利文獻1)，該接觸片係在由聚醯胺所構成之薄膜上形成對應於測試對象之晶片之電極圖案的接觸墊、及與該接觸墊連接並用以取得與外部之測試裝置之接觸的配線圖案所構成。
[先行技術文獻]
[專利文獻1]特開平7-263504號公報
在該測試用載具，接觸片之薄膜過厚時，因為該薄膜的剛性高，而薄膜爬上晶片的邊緣，而位於邊緣附近的電極圖案與接觸墊在電性上不導通，而具有發生接觸不良的問題。
在該測試用載具，接觸片之薄膜過厚時，因為該薄膜的剛性高，而薄膜爬上晶片的邊緣，而位於邊緣附近的電極圖案與接觸墊在電性上不導通，而具有發生接觸不良的問題。
另一方面，接觸片之薄膜過薄時，由於因薄膜本身的伸長、或形成配線時之應力而在薄膜所產生之起伏，具有接觸墊之位置精度降低的問題。
本發明所欲解決之課題係提供一種可一面抑制接觸不良之發生，一面確保端子之位置精度的測試用載具。
[1]本發明之測試用載具，係包括：薄膜狀之第1構件，係在一方之主面具有與電子元件之電極接觸的端子；及與該第1構件重疊的 第2構件；將該電子元件收容於該第1構件與該第2構件之間，其特徵在於：該第1構件係包括：具有第1厚度的第1區域；及第2區域，係具有比該第1厚度更薄之第2厚度；該第2區域係與至少該電子元件之外周緣的一部分相對向。
[2]在該發明，亦可該第2區域係與至少在該電子元件的外周緣之該電極之附近的部分相對向。
[3]在該發明，亦可該第2區域係與該電子元件之全部的該電極相對向。
[4]在該發明，亦可該第2區域係藉由使該第1構件從另一方之主面變薄所形成。
[5]在該發明，亦可該第1構件係至少包括：第1樹脂層；及積層於該第1樹脂層的第2樹脂層；該第2區域係藉由從該第1構件除去該第2樹脂層所形成。
[6]在該發明，亦可該被測試電子元件係從半導體晶圓所切割的晶片。
在本發明，在第1構件，與電子元件之外周緣的一部分相對向之第2區域比第1區域更薄。因此，因為可防止第1構件爬上電子元件的外周緣，所以可抑制接觸不良之發生。
另一方面，因為在第1構件，第1區域比第2區域更厚，所以可抑制在第1構件所產生之伸長或起伏，而可確保端子之位置精度。
10‧‧‧測試用載具
11‧‧‧收容空間
12‧‧‧導電路
20‧‧‧底部構件
30‧‧‧底框架
31‧‧‧中央開口
32‧‧‧貫穿孔
33‧‧‧外部端子
40‧‧‧底薄膜
40a‧‧‧第1區域
40b‧‧‧第2區域
401‧‧‧外側面
41‧‧‧配線圖案
42‧‧‧底層
421‧‧‧開口
43‧‧‧蓋層
431‧‧‧開口
44‧‧‧凸塊
50‧‧‧蓋構件
60‧‧‧蓋框架
61‧‧‧中央開口
70‧‧‧蓋薄膜
80‧‧‧黏著部
81‧‧‧黏著劑
90‧‧‧晶片
91‧‧‧電極墊
92‧‧‧邊緣
第1圖係表示本發明之實施形態的元件製程之一部分的流程圖。
第2圖係表示本發明之實施形態之測試用載具的分解立體圖。
第3圖係表示本發明之實施形態之測試用載具的剖面圖。
第4圖係表示本發明之實施形態之測試用載具的分解剖面圖。
第5圖係第4圖之V部的擴大圖。
第6圖(a)係表示本發明之實施形態的測試用載具之底部元件的平面圖，第6圖(b)係沿著第6圖(a)之VIB-VIB線的剖面圖。
第7圖(a)係第3圖之VII部的放大圖，第7圖(b)係以往之測試用載具的放大圖。
第8圖係表示本發明之實施形態的底薄膜之變形例的剖面圖。
第9圖係表示本發明之實施形態的底薄膜之其他變形例的平面圖。
第10圖係表示本發明之實施形態的測試用載具之第1變形例的分解剖面圖。
第11圖係表示本發明之實施形態的測試用載具之第2變形例的分解剖面圖。
第12圖係表示本發明之實施形態的測試用載具之第3變形例的分解剖面圖。
第13圖係表示本發明之實施形態的測試用載具之第4變形例的分解剖面圖。
第14圖係表示本發明之實施形態的測試用載具之第5變形例的分解剖面圖。
第15圖係表示本發明之實施形態的測試用載具之第6變形例的分解剖面圖。
以下，根據圖面，說明本發明之實施形態。
第1圖係表示本實施形態的元件製程之一部分的流程圖。
在本實施形態，在切割半導體晶圓後(第1圖的步驟S10之後)，並在最後封裝之前(步驟S50之前)，測試被製入晶片90之電子電路(步驟S20~S40)。
在本實施形態，首先，藉載具組立裝置(未圖示)將晶片90暫時組裝於測試用載具10(步驟S20)。接著，藉由經由該測試用載具10將晶片90與測試裝置(未圖示)以電性連接，執行被製入晶片90之電子電路的測試(步驟S30)。然後，在該測試結束時，從測試用載具10取出晶片90後(步驟S40)，對該晶片90進行正式封裝，藉此，元件完成，作為最終製品(步驟S50)。
以下，一面參照第2圖~第15圖，一面說明在本實施形態暫時組裝(暫時封裝)晶片90之測試用載具10的構成。
第2圖~第5圖係表示本實施形態之測試用載具的圖，第6圖(a)係表示本實施形態的測試用載具之底部元件的平面圖，第6圖(b)係沿著第6圖(a)之VIB-VIB線的剖面圖，第7圖(a)係第3圖之VII部的放大圖，第7圖(b)係以往之測試用載具的放大圖，第8圖及第9圖係表示本實施形態的底薄膜之變形例的圖，第10圖~第15圖係表示本實施形態的測試用載具之變形例的剖面圖。
本實施形態的測試用載具10係如第2圖~第4圖所示，具有載置晶片90的底部構件20、與蓋在該底部構件20上的蓋構件50。該測試用載具10係藉由在降壓至比大氣壓更低之狀態將晶片90夾入底部構件20與蓋構件50之間，固持晶片90。
底部構件20具有底框架30與底薄膜40。本實施形態的底薄膜40相當於本發明之第1構件的一例。
底框架30係具有高剛性(至少比底薄膜40或蓋薄膜70更高的剛性)，並在中央形成開口31的剛性基板。作為構成該底框架30的材料，例如可列舉聚醯胺亞胺樹脂、陶瓷、玻璃等。
另一方面，底薄膜40係具有撓性的薄膜，並經由黏著劑(未圖示)黏貼於包含有中央開口31之底框架30的整個面。依此方式，在本實施形態，因為剛性高的底框架30被黏貼於具有撓性的底薄膜40，所以可提高底部構件20的處理性。此外，亦可省略底框架30，而僅以底薄膜40構成底部構件20。
如第5圖所示，該底薄膜40具有形成配線圖案41的底層42、及經由黏著層(未圖示)被覆該底層42的蓋層43。底薄膜40的底層42及蓋層43都例如由聚醯胺薄膜所構成。配線圖案41係例如藉由對積層於底層42上的銅箔進行蝕刻所形成。此外，亦可省略蓋層43，而使配線圖案41在底薄膜40上露出。
如第5圖所示，配線圖案41的一端係經由形成於蓋層43的開口431露出，晶片90之電極墊91所連接的凸塊44形成於其上。該凸塊44係例如由銅(Cu)或鎳(Ni)等所構成，並例如藉半添加法形成於配線圖 案41的端部之上。該凸塊44配置成對應於晶片90的電極墊91。
另一方面，在底框架30與配線圖案41之另一端對應的位置，貫穿孔32貫穿。配線圖案41係經由形成於底層42的開口421與貫穿孔32連接，該貫穿孔32與形成於底框架30之下面的外部端子33連接。在測試被製入晶片90之電子電路時，測試裝置的接觸片(未圖示)與該外部端子33接觸。
此外，在第5圖僅圖示2個電極墊91，但是實際上，多個電極墊91形成於晶片90，多個凸塊44亦以對應於該電極墊91的方式配置於底薄膜40上。本實施形態的凸塊44相當於本發明之端子的一例，本實施形態的晶片90相當於本發明之電子元件的一例，本實施形態的電極墊91相當於本發明之電極的一例，本實施形態之晶片90的邊緣92(參照第7圖(a))相當於本發明之電子元件之外周緣的一例。
又，配線圖案41未限定為上述的構成。雖未特別圖示，例如，亦可藉噴墨印刷將配線圖案41的一部分即時地形成於底薄膜40的表面。或者，亦可藉噴墨印刷形成於配線圖案41的全部。
在本實施形態，如第6圖(a)及第6圖(b)所示，底薄膜40具有第1區域40a與第2區域40b，該第1區域40a具有第1厚度t1，該第2區域40b具有第2厚度t2，而第2厚度t2比第1厚度t1更薄(t2<t1)。
底薄膜40的第2區域40b係例如藉濕蝕刻等從外側面401使底薄膜40變薄所形成，如第6圖(a)所示，在平面圖上，被劃分成包含晶片90之全部的電極墊91、與晶片90之邊緣92的一部分之矩形形狀。相對地，第1區域40a係在底薄膜40將第2區域40b除外之全部的區域，在該第1區域40a，底薄膜40未變薄。此外，在第6圖(a)及第6圖(b)，凸塊44或配線圖案41係未圖示。
如第7圖(b)所示，底薄膜40’厚時，因為該底薄膜40’的剛性高，所以底薄膜40’爬上晶片90的邊緣92，而一部分的電極墊91就浮起，位於晶片90之邊緣92附近的電極墊91與凸塊44在電性上不導通，而發生接觸不良。
相對地，在本實施形態，如第7圖(a)所示，因為底薄膜40具有第2區域40b，可防止底薄膜40爬上晶片90的邊緣92，而可抑制接 觸不良之發生。
另一方面，雖未圖示，底薄膜之厚度過薄時，由於因底薄膜本身的伸長或形成配線時的應力而在底薄膜所產生之起伏，凸塊的位置精度降低。
相對地，在本實施形態，因為底薄膜40具有第1區域40a，可抑制在底薄膜40所產生之伸長或起伏，而可確保凸塊44的位置精度。
此外，將第2區域40b形成於底薄膜40的方法係未限定為上述。例如，如第8圖所示，亦可底薄膜40具有複數層薄的底層42B，藉由使該底層42B的層數相異，將第2區域40b形成於底薄膜40。在本例之複數層底層42B相當於本發明之第1及第2樹脂層的一例。此外，在第8圖蓋層43係未圖示。
又，在底薄膜40之第2區域40b的位置係未限定為上述。如第9圖所示，在平面圖上，只要第2區域40b至少包含在晶片90的邊緣92，電極墊91位於附近的部分即可。
回到第2圖~第4圖，蓋構件50具有蓋框架60與蓋薄膜70。本實施形態的蓋薄膜70相當於本發明之第2構件的一例。
蓋框架60係具有高剛性(至少比底薄膜40或蓋薄膜70更高的剛性)，並在中央形成開口61的剛性板。在本實施形態，該蓋框架60亦與上述的底框架30一樣，例如由聚醯胺亞胺樹脂、陶瓷、玻璃等所構成。
另一方面，蓋薄膜70係具有撓性的薄膜，並藉黏著劑(未圖示)黏貼於包含有中央開口61之蓋框架60的整個面。在本實施形態，因為剛性高的蓋框架60被黏貼於具有撓性的蓋薄膜70，所以可提高蓋構件50的處理性。此外，亦可僅以蓋薄膜70構成蓋構件50。或者，亦可僅以未形成開口61的剛性板形成蓋構件50。
此外，凸塊44的位置或外部端子33的位置係未限定為上述，亦可是如以下所說明之第10圖~第15圖所示的構成，亦可是將這些所組合的構成。
例如，如第10圖之第1變形例所示，亦可將凸塊44及外部端子33都形成於底薄膜40的上面。在此情況，連接凸塊44與外部端子33的導電路12係僅形成於底薄膜40。
又，如第11圖之第2變形例所示，亦可將凸塊44形成於底薄膜40的上面，將外部端子33形成於底薄膜40的下面。在此情況，亦導電路12僅形成於底薄膜40。
又，如第12圖之第3變形例所示，亦可將凸塊44形成於蓋薄膜70的下面，將外部端子33形成於蓋框架60的上面。在此情況，導電路12形成於蓋薄膜70與蓋框架60。此外，雖未特別圖示，在本例，亦可按照與第10圖或第11圖相同的要領，將外部端子33形成於蓋薄膜70的下面或上面。
又，如第13圖之第4變形例所示，亦可將凸塊44形成於蓋薄膜70的下面，將外部端子33形成於底框架30的下面。在此情況，導電路12形成於蓋薄膜70、底薄膜40及底框架30。
進而，在晶片90在上面及下面之雙方具有電極墊91的情況，如第14圖之第5變形例所示，亦可將凸塊44形成於底薄膜40及蓋薄膜70之雙方，而且將外部端子33形成於底框架30及蓋框架60之雙方。
此外，如第12圖~第14圖之第3~第5變形例所示，在將凸塊44形成於蓋薄膜70的情況，將上述的第1區域及第2區域形成於該蓋薄膜70。
以上所說明之測試用載具10係如以下所示組立。
即，首先，在將電極墊91與凸塊44對準之狀態，將晶片90載置於底部構件20之底薄膜40上。
接著，在降壓至比大氣壓更低之環境下，將蓋構件50重疊於底部構件20之上，並將晶片90夾入底部構件20與蓋構件50之間。此時，以底部構件20之底薄膜30與蓋構件50之蓋薄膜70直接接觸的方式將蓋構件50重疊於底部構件20上。
順便地，在晶片90比較厚的情況，如第15圖之第6變形例所示，亦可以底框架30與蓋框架60直接接觸的方式將蓋構件50重疊於底部構件20。
接著，在仍然將晶片90夾入底部構件20與蓋構件50之間的狀態，藉由使測試用載具10恢復至大氣壓環境，而將晶片90固持於形成於底部構件20與蓋構件50之間的收容空間11(參照第3圖)內。
此外，晶片90的電極墊91與底薄膜40的凸塊44係未以焊劑等固定。在本實施形態，因為收容空間11成為比大氣壓負壓，所以藉底薄膜40與蓋薄膜70推壓晶片90，而晶片90的電極墊91與底薄膜40的凸塊44彼此接觸。
此外，如第3圖所示，亦可底部構件20與蓋構件50係為了防止位置偏移而且提高密閉性，而藉黏著部80彼此固定。作為構成該黏著部80的黏著劑81，例如可列舉紫外線硬化式黏著劑。
該黏著劑81係如第2圖及第4圖~第5圖所示，在底部構件20塗布於與蓋構件50之外周部對應的位置，在將蓋構件50蓋在底部構件20後照射紫外線，使該黏著劑81硬化，藉此，形成黏著部80。
此外，在藉由以黏著部80黏貼底部構件20與蓋構件50後，從外部推壓測試用載具10，而使晶片90的電極墊91與凸塊44接觸的情況，亦可不對收容空間11降壓。
如以上所示，在本實施形態，因為藉第2區域40b，可防止底薄膜40爬上晶片90的邊緣92，所以可抑制接觸不良之發生。
又，在本實施形態，因為藉第1區域40a，可抑制底薄膜40之伸長或起伏的發生，所以可確保凸塊44的位置精度。
進而，在本實施形態，因為第2區域40b與晶片90之全部的電極墊91相對向，所以可吸收晶片90的翹曲或凸塊44的高度不均。
此外，以上所說明的實施形態係為了易於理解本發明所記載，不是為了限定本發明所記載。因此，在上述之實施形態所揭示的各元件係亦包含屬於本發明之技術性範圍之全部的設計變更或對等物的主旨。
40、40’‧‧‧底薄膜
40a‧‧‧第1區域
40b‧‧‧第2區域
44‧‧‧凸塊
70‧‧‧蓋薄膜
90‧‧‧晶片
91‧‧‧電極墊
92‧‧‧邊緣
t1‧‧‧第1厚度
t2‧‧‧第2厚度
401‧‧‧外側面

Claims (6)

  1. 一種測試用載具，包括：薄膜狀之第1構件，係在一方之主面具有與電子元件之電極接觸的端子；及與該第1構件重疊的第2構件；將該電子元件收容於該第1構件與該第2構件之間，其特徵在於：該第1構件係包括：具有第1厚度的第1區域；及第2區域，係具有比該第1厚度更薄之第2厚度；該第2區域係與至少該電子元件之外周緣的一部分相對向。
  2. 如申請專利範圍第1項之測試用載具，其中該第2區域係與至少在該電子元件的外周緣之該電極之附近的部分相對向。
  3. 如申請專利範圍第1項之測試用載具，其中該第2區域係與該電子元件之全部的該電極相對向。
  4. 如申請專利範圍第1至3項中任一項之測試用載具，其中該第2區域係藉由使該第1構件從另一方之主面變薄所形成。
  5. 如申請專利範圍第1至3項中任一項之測試用載具，其中該第1構件係至少包括：第1樹脂層；及積層於該第1樹脂層的第2樹脂層；該第2區域係藉由從該第1構件除去該第2樹脂層所形成。
  6. 如申請專利範圍第1項之測試用載具，其中該被測試電子元件係從半導體晶圓所切割的晶片。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4855867A (en) * 1987-02-02 1989-08-08 International Business Machines Corporation Full panel electronic packaging structure
JP3226628B2 (ja) * 1992-10-15 2001-11-05 三菱電機株式会社 テープキャリア、それを用いた半導体装置及びその製造方法
JP3491700B2 (ja) 1994-03-18 2004-01-26 富士通株式会社 半導体集積回路装置の試験用キャリア
JPH07283346A (ja) * 1994-04-15 1995-10-27 Toshiba Corp 半導体装置及びその製造方法
KR100357278B1 (ko) * 1996-07-12 2002-10-19 후지쯔 가부시끼가이샤 반도체 장치
JP2000180469A (ja) 1998-12-18 2000-06-30 Fujitsu Ltd 半導体装置用コンタクタ及び半導体装置用コンタクタを用いた試験装置及び半導体装置用コンタクタを用いた試験方法及び半導体装置用コンタクタのクリーニング方法
JP3129305B2 (ja) 1999-02-26 2001-01-29 日本電気株式会社 テストキャリア及びベアチップの検査方法
JP3565086B2 (ja) * 1999-04-16 2004-09-15 富士通株式会社 プローブカード及び半導体装置の試験方法
US7489148B2 (en) * 2006-07-28 2009-02-10 Advanced Inquiry Systems, Inc. Methods for access to a plurality of unsingulated integrated circuits of a wafer using single-sided edge-extended wafer translator
JP2011086880A (ja) 2009-10-19 2011-04-28 Advantest Corp 電子部品実装装置および電子部品の実装方法
JP5616119B2 (ja) 2010-05-10 2014-10-29 株式会社アドバンテスト 試験用キャリア
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