TW201320088A - 採用多個感測時間之記憶體器件讀出 - Google Patents

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Abstract

一種用於資料儲存之方法包括藉由將各別儲存值寫入至類比記憶體晶胞之一群組中的該等記憶體晶胞中來將資料儲存於該群組中。使用以一第一感測時間感測該等記憶體晶胞之一第一讀出操作來讀取該群組中之該等記憶體晶胞中的一或多者。使用以一第二感測時間感測該等記憶體晶胞之一第二讀出操作來讀取該群組中之該等記憶體晶胞中的至少一者，該第二感測時間長於該第一感測時間。基於該第一讀出操作及該第二讀出操作之讀出結果來重建儲存於記憶體晶胞之該群組中的該資料。

Description

採用多個感測時間之記憶體器件讀出
本發明大體上係關於記憶體器件，且特定而言係關於用於自類比記憶體晶胞讀取資料的方法及系統。
諸如快閃記憶體的若干類型之記憶體器件使用類比記憶體晶胞陣列來儲存資料。每一類比記憶體晶胞保持特定位準的給定實體量(諸如，電荷或電壓)，該給定實體量表示儲存於該晶胞中的資料。此實體量之位準亦稱為儲存值或類比值。在快閃記憶體中，例如，每一類比記憶體晶胞保持特定量之電荷。通常將可能類比值之範圍分成數個區，每一區對應於表示一或多個資料位元值的程式化狀態。資料藉由寫入對應於所要位元之標稱類比值而被寫入至類比記憶體晶胞。
通常稱為單位階晶胞(SLC)器件之一些記憶體器件在每一記憶體晶胞中儲存單一資訊位元，亦即，每一記憶體晶胞可經程式化以呈現(assume)兩個可能記憶狀態。常常稱為多位階晶胞(MLC)器件之高密度器件每記憶體晶胞儲存兩個或兩個以上位元，亦即可經程式化以呈現兩個以上可能記憶狀態。
快閃記憶體器件(例如)藉由Bez等人在以引用之方式併入本文中的「Introduction to Flash Memory」(IEEE會議論文集，2003年4月，第91卷，第4期，第489至502頁)中予以描述。多位階快閃記憶體晶胞及器件(例如)藉由Eitan等 人在以引用之方式併入本文中的「Multilevel Flash Cells and their Trade-Offs」(1996年IEEE國際電子器件會議(IEDM)之會議論文集，紐約，紐約，第169至172頁)中予以描述。該論文比較了若干種類之多位階快閃記憶體晶胞，諸如共同接地、DINOR、AND、NOR及NAND晶胞。
Eitan等人在以引用之方式併入本文中的「Can NROM,a 2-bit,Trapping Storage NVM Cell,Give a Real Challenge to Floating Gate Cells？」(1999年關於固態器件及材料(SSDM)之國際會議的會議論文集，日本東京，1999年9月21日至24日，第522至524頁)中描述稱作氮化物唯讀記憶體(NROM)的另一類型之類比記憶體晶胞。NROM晶胞藉由Maayan等人在以引用之方式併入本文中的「A 512 Mb NROM Flash Data Storage Memory with 8 MB/s Data Rate」(2002年IEEE國際固態電路會議(ISSCC 2002)之會議論文集，加利福尼亞三藩市，2002年2月3日至7日，第100至101頁)。其他例示性類型之類比記憶體晶胞為浮動閘極(FG)晶胞、鐵電RAM(FRAM)晶胞、磁性RAM(MRAM)晶胞、電荷捕捉快閃記憶體(CTF)及相變RAM(PRAM，亦稱為相變記憶體-PCM)晶胞。FRAM、MRAM及PRAM晶胞(例如)藉由Kim及Koh在以引用之方式併入本文中的「Future Memory Technology including Emerging New Memories」(第24屆國際微電子會議(MIEL)的會議論文集，Nis,Serbia及Montenegro，2004年5月16日至19日，第1卷，第377至384頁)。
一種用於資料儲存之方法包括藉由將各別儲存值寫入至類比記憶體晶胞之一群組中的該等記憶體晶胞中來將資料儲存於該群組中。使用以一第一感測時間感測該等記憶體晶胞之第一讀出操作來讀取該群組中之該等記憶體晶胞中的一或多者。使用以一第二感測時間感測該等記憶體晶胞之第二讀出操作來讀取該群組中之該等記憶體晶胞中的至少一者，該第二感測時間長於該第一感測時間。基於該第一讀出操作及該第二讀出操作之讀出結果來重建儲存於記憶體晶胞之該群組中的該資料。
在一些實施例中，該群組中之該等記憶體晶胞耦接至各別位元線，使用該第一讀出操作進行讀取包括對該等位元線充電並以該第一感測時間量測該等位元線的放電，且使用該第二讀出操作進行讀取包括在不對該等位元線再充電之情況下以該第二感測時間量測該等位元線的該放電。在一實施例中，該群組中之該等記憶體晶胞與單一字線相關聯。
在一所揭示實施例中，使用該第二讀出操作進行讀取包括進行該第一讀出操作之一成功的一評估，且僅當該評估指示該第一讀出操作失敗時執行該第二讀出操作。在一實施例中，進行該評估包括估計一給定資料值在該群組中之該等記憶體晶胞中的一出現頻率，及比較該所估計出現頻率與一預期值。在另一實施例中，該方法包括在同時執行該第二讀出操作的同時輸出該第一讀出操作之讀出結果的 至少部分。
根據本發明之一實施例，另外提供一種用於資料儲存之方法，該方法包括將一錯誤校正碼(ECC)碼字之多個部分儲存於類比記憶體晶胞之多個各別群組中。使用一第一讀出組態讀取該等部分之一第一子集，該第一讀出組態以一第一感測時間讀取該等類比記憶體晶胞。使用一第二讀出組態讀取該等部分之不同於該第一子集的一第二子集，該第二讀出組態以長於該第一感測時間的第二感測時間讀取該等類比記憶體晶胞。使用該所讀取之第一子集及該所讀取之第二子集來對該ECC碼字進行解碼。
在一些實施例中，儲存該多個部分包括將該等部分儲存於各別不同記憶體器件中，且讀取該第一子集及該第二子集包括自該等各別記憶體器件同時讀取該多個部分。在一實施例中，該方法包括自該多個各別記憶體器件讀取一額外ECC碼字的多個部分，使得在讀取該額外碼字之該等部分中使用之第一子集及第二子集不同於用於讀取該碼字之該等部分的該第一子集及該第二子集。
在一所揭示實施例中，該等類比記憶體晶胞中之每一者保持至少第一位元及第二位元，且儲存該等部分包括將待使用該第一讀出組態讀取之部分儲存於該等第一位元中，及將待使用該第二讀出組態讀取之部分儲存於該等第二位元中。
根據本發明之一實施例，亦提供一種用於資料儲存之裝置，該裝置包括多個類比記憶體晶胞及電路。該電路經組 態以藉由將各別儲存值寫入至類比記憶體晶胞之一群組中的該等記憶體晶胞中來將資料儲存於該群組中，使用以一第一感測時間感測該等記憶體晶胞之第一讀出操作來讀取該群組中之該等記憶體晶胞中的一或多者，使用以一第二感測時間感測該等記憶體晶胞之第二讀出操作來讀取該群組中之該等記憶體晶胞中的至少一者，該第二感測時間長於該第一感測時間，及基於該第一讀出操作及該第二讀出操作之讀出結果來重建儲存於記憶體晶胞之該群組中的該資料。
根據本發明之一實施例，進一步提供一種用於資料儲存之裝置，該裝置包括多個類比記憶體晶胞及電路。該電路經組態以將一錯誤校正碼(ECC)碼字之多個部分儲存於類比記憶體晶胞之多個各別群組中；使用一第一讀出組態讀取該等部分之一第一子集，該第一讀出組態以一第一感測時間讀取該等類比記憶體晶胞；使用一第二讀出組態讀取該等部分之不同於該第一子集的一第二子集，該第二讀出組態以長於該第一感測時間的第二感測時間讀取該等類比記憶體晶胞；及使用該所讀取之第一子集及該所讀取之第二子集來對該ECC碼字進行解碼。
自本發明之與圖式一起進行之以下[實施方式]將更全面地理解本發明。
概述
資料通常藉由以表示資料之特定儲存值(例如，臨限電 壓)來程式化類比記憶體晶胞而被儲存於該等晶胞中。資料藉由自晶胞讀取儲存值來進行擷取。通常，在讀取儲存值之準確度與讀取資料所需要之時間之間存在取捨。高度準確之讀取操作傾向於為相對長的，且可能限制總資料擷取速度。
然而，實務上，高度準確之讀出並非始終為強制性的。一些讀出任務可以減小之準確度且因此以較高速度成功地進行。舉例而言，當記憶體晶胞係處於其壽命週期之開始且因此已經歷僅幾個程式化及抹除循環時，減小之準確度可為足夠的。作為另一實例，當基於相鄰晶胞之儲存值消去給定記憶體晶胞中的干擾時，通常以高準確度來讀取給定晶胞。然而，相鄰晶胞可常常以較低準確度進行讀取，而具有消去效能之很小降級或無消去效能之降級。
作為又一實例，當使用程式化與驗證(P&V)程序來程式化晶胞時，可以相較於用於資料擷取之準確度較低的準確度來驗證經程式化之儲存值。用於估計儲存值之統計分佈(例如，用於調整讀取臨限值)的讀取操作又可常常以較低準確度來執行。
本發明之下文中描述的實施例提供用於自類比記憶體晶胞讀取資料的改良之方法及系統。此等方法及系統組合具有不同感測時間的多種類型之讀出操作。對於屬於特定位元線之記憶體晶胞，用於讀取記憶體晶胞之感測時間定義為整合位元線電壓或電流的持續時間。
在一些記憶體器件中，沿著所選擇字線之記憶體晶胞的 群組藉由以下操作來進行讀取：使記憶體晶胞之位元線充電，允許位元線放電，及在放電循環期間感測位元線電流或電壓。在本文中描述之一些實施例中，使用以不同感測時間來感測位元線的多個讀取操作來讀取記憶體晶胞之群組，該等讀取操作皆在同一位元線放電循環期間。換言之，在於讀取操作期間不使位元線再充電的情況下以多個感測時間來感測給定位元線。
在此等實施例中之一些中，記憶體器件電路以特定感測時間來感測位元線(且因此記憶體晶胞)，且接著執行一快速驗證程序，該快速驗證程序評估第一讀出操作是否很可能已成功。舉例而言，電路可估計特定資料值之出現頻率，並比較該出現頻率與預期值。若驗證程序指示可能之讀出失敗(從而暗示初始感測時間過短)，則電路以較長感測時間感測位元線。
驗證讀出成功且有條件地增加感測時間的程序可反覆地重複，例如直至驗證指示成功讀出為止。在單一位元線放電循環期間通常執行整個程序。此技術針對記憶體晶胞之每一群組使潛時對讀出可靠性取捨最佳化，以與記憶體晶胞之實際條件匹配。
在其他實施例中，群組中之記憶體晶胞的第一子集以特定感測時間讀取，且第二子集以較長感測時間讀取。在第二子集之讀出(以較長感測時間)仍在進行中時，將第一子集之讀出結果自記憶體傳送至記憶體控制器。此技術亦提供潛時與讀出準確度之間的良好取捨。潛時保持為低的， 此係因為在以較短感測時間讀取第一子集之後起始資料傳送。同時，平均讀取準確度藉由以較長感測時間讀取第二子集(其資料傳送稍後開始)而保持為高的。
在其他所揭示實施例中，記憶體晶胞之整個群組使用兩個不同感測時間被感測兩次。對應於較短感測時間的讀出結果首先為可用的。若此等讀取結果被破壞，則對應於較長感測時間之讀出結果在其變得可用時進行使用。
在本文中所描述之其他實施例中，使用多個不同感測時間來讀取以錯誤校正碼(ECC)編碼之資料。在此等實施例中，將每一ECC碼字分為多個部分，且每一部分儲存於記憶體晶胞之不同群組中(例如，不同頁或甚至不同記憶體晶粒中)。當自記憶體擷取ECC碼字時，使用第一感測時間來讀取一或多個部分，且以不同感測時間讀取一或多個其他部分。(例如)當對應於較短感測時間之錯誤率過高而不能由ECC解碼器校正時，此技術為有用的。藉由以較長感測時間(且因此較低錯誤率)讀取ECC碼字之一部分，每碼字之平均錯誤數目經減少以與解碼器之錯誤校正能力匹配。
系統描述
圖1為示意性地說明根據本發明之一實施例的記憶體系統20之方塊圖。系統20可用於各種主機系統及器件中，諸如用於計算器件、蜂巢式電話或其他通信終端機、可卸除式記憶體模組(「隨身碟」器件)、固態磁碟(SSD)、數位相機、音樂及其他媒體播放器及/或將資料儲存於其中並進 行擷取的任何其他系統或器件中。
系統20包含將資料儲存於記憶體晶胞陣列28中的記憶體器件24。記憶體晶胞陣列包含多個類比記憶體晶胞32。記憶體器件24及記憶體控制器52可支援多個讀取命令，該等讀取命令以不同準確度位準讀取記憶體晶胞32且具有不同執行時間。下文詳細陳述此等多個讀取命令之使用。替代地或另外，記憶體器件24及記憶體控制器52可支援具有不同感測時間的多個讀出組態。在一些實施例中，記憶體器件及記憶體控制器使用專用命令介面彼此通信，以便實施本文中所定義的多個讀取命令或組態。
在本專利申請案之上下文中且在申請專利範圍中，術語「類比記憶體晶胞」用以描述保持諸如電壓或電荷之實體量的連續類比位準的任何記憶體晶胞。陣列28可包含任何種類之類比記憶體晶胞，諸如NAND、NOR及CTF快閃記憶體晶胞、PCM、NROM、FRAM、MRAM及DRAM晶胞。記憶體晶胞32可包含單位階晶胞(SLC)或多位階晶胞(MLC，亦稱為多位元晶胞)。
陣列28之記憶體晶胞32通常配置成具有多個列及行之網格，該等列及行通常被分別稱為字線及位元線。晶胞通常以被稱為抹除區塊的字線之群組來進行抹除。在一些實施例中，給定記憶體器件包含可製造於單獨晶粒上的多個記憶體晶胞陣列。
儲存於晶胞中之電荷位準及/或寫入至晶胞中並自晶胞讀出的類比電壓或電流在本文中統稱為類比值或儲存值。 儘管本文中所描述之實施例主要陳述臨限電壓，但在任何其他合適種類之儲存值情況下可使用本文中所描述之方法及系統。
系統20藉由使類比記憶體晶胞程式化以呈現各別記憶狀態來將資料儲存於該等晶胞中，該等記憶狀態亦稱為程式化位準。程式化狀態選自可能狀態之有限集合，且每一狀態對應於特定標稱儲存值。舉例而言，2位元/晶胞之MLC可藉由將四個可能標稱儲存值中之一者寫入至晶胞中來進行程式化，從而呈現四個程式化狀態中的一者。
記憶體器件24包含讀取/寫入(R/W)電路，該讀取/寫入(R/W)電路將儲存於記憶體器件中之資料轉換成儲存值，並將該等儲存值寫入至記憶體晶胞32中。在替代性實施例中，R/W電路並不執行轉換，而是具備電壓樣本(亦即，具備儲存於晶胞中的儲存值)。當自陣列28讀取資料時，R/W電路將記憶體晶胞32之儲存值轉換成具有一或多個位元之解析度的數位樣本。R/W電路通常藉由比較晶胞之儲存值與一或多個讀取臨限值來自晶胞32讀取資料。資料通常以被稱為頁之群組為單位被寫入至記憶體晶胞中並自記憶體晶胞進行讀取。在一些實施例中，R/W電路可藉由將一或多個負抹除脈衝施加至晶胞來抹除晶胞32的一群組。
在本實例中，R/W電路包含字線(WL)電路36及感測電路40。WL電路連接至陣列28之字線，且感測電路連接至陣列的位元線。WL電路36在讀取操作期間將適當偏壓電壓施加至不同字線，且在程式化操作期間將適當程式化脈衝 施加至字線(以及其他任務)。感測電路40在讀取操作期間感測位元線的電壓或電流(以及其他功能)。
R/W電路通常同時讀取沿著特定字線之記憶體晶胞32的群組。在典型讀取操作中，WL電路36將適當偏壓電壓施加至讀取字線及同一抹除區塊中的其他字線。感測電路40感測每一位元線的電壓或電流。給定位元線之所感測電壓或電流指示屬於此位元線及讀取字線之記憶體晶胞的儲存值。感測電路通常比較所感測位元線電壓或電流與一或多個讀取臨限值，並輸出比較結果。
在一些實施例中，記憶體器件24包含信號處理單元44，該信號處理單元44將各種信號處理機制應用至所讀取及/或程式化的資料或儲存值。詳言之，單元44可應用增強自記憶體晶胞32讀取儲存值之準確度的信號處理機制(諸如，干擾消去或讀取臨限值調適)。在下文中更詳細地陳述此等機制之使用。信號處理單元44與WL電路36且與感測電路40通信。另外，信號處理電路經由介面48與器件24外部之元件通信。
資料於記憶體器件24中之儲存及自記憶體器件24的擷取藉由記憶體控制器52來執行。控制器52包含用於與器件24通信的介面60，及進行本文中所描述之記憶體控制功能的處理器64。在一些實施例中，記憶體控制器52包含錯誤校正碼(ECC)單元68，該錯誤校正碼(ECC)單元68使用合適ECC來編碼資料以供儲存，且對自記憶體器件讀取之資料的ECC進行解碼。在一些實施例中，控制器52產生用於儲 存於記憶體晶胞中的儲存值，且將此等值提供至器件24。或者，控制器52可提供用於儲存之資料，且至儲存值之轉換在記憶體器件中進行。
記憶體控制器52與主機56通信，從而接受用於儲存於記憶體器件中的資料且用於輸出自記憶體器件擷取的資料。在一些實施例中，控制器52之一些或甚至所有功能可以硬體來實施。或者，控制器52可包含執行合適軟體之微處理器，或硬體與軟體元件之組合。
圖1之組態係純粹為了概念清楚而展示的例示性系統組態。亦可使用任何其他合適記憶體系統組態。舉例而言，在一些實施例中，信號處理單元44可被省略，且其功能藉由記憶體控制器來執行。為了清楚起見而已自該圖省略了對於理解本發明之原理並非必要的元件，諸如各種介面、定址電路、時序及定序電路，及偵錯電路。
在展示於圖1中之例示性系統組態中，記憶體器件24及記憶體控制器52實施為兩個單獨的積體電路(IC)。然而，在替代性實施例中，記憶體器件及記憶體控制器可整合於單一多晶片封裝(MCP)或系統單晶片(SoC)中之單獨半導體晶粒上。進一步替代地，記憶體控制器之一些或所有電路可駐留於在上面安置有記憶體陣列之同一晶粒上。進一步替代地，控制器52之一些或所有功能性可以軟體來實施，且藉由主機系統之處理器或其他元件來進行。在一些實施例中，單一記憶體控制器可連接至多個記憶體器件24。在又一實施例中，記憶體控制器之功能性的一些或全部可藉 由稱為記憶體擴充之單獨單元來進行，該單獨單元充當記憶體器件24的從屬器件。通常，控制器52中之處理器64包含通用處理器，該處理器64以軟體程式化從而進行本文中所描述的功能。軟體可(例如)經由網路以電子形式下載至處理器中，或軟體可(替代地或另外)提供及/或儲存於非暫時性有形媒體(諸如磁性、光學或電子記憶體)上。
讀出準確度與速度之間的取捨
通常，存在以下兩者之間的取捨：記憶體器件24自記憶體晶胞32讀取儲存值的準確度，與讀取儲存值之速度。高度準確之讀取傾向於為相對緩慢的，而快速讀取常常具有減小之準確度。在本發明上下文中，術語「準確度」意謂藉由記憶體器件24之電路讀取的儲存值表示儲存於記憶體晶胞中之實際儲存值的確定性或保真性的任何量測。在準確讀取操作中，所讀取之儲存值與記憶體晶胞之各別實際儲存值之間的差異為小的，且反之亦然。由於任何讀取操作具有某固有不確定性，因此不同讀取操作可藉由其讀取準確度來特徵化。下文進一步描述具有不同準確度之讀取命令的若干實例。本文中可互換地使用術語「高準確度」與「精細準確度」。
在許多實務狀況下，並非始終需要高度準確之讀出。一些讀出任務可以減小之讀取準確度且因此以較高速度成功地進行。在一些實施例中，記憶體器件24及記憶體控制器52支援用於自記憶體晶胞32讀取儲存值的多種預定類型之讀取命令。不同命令以不同準確度來讀取儲存值。每一命 令具有各別執行時間，該執行時間對於較高準確度命令通常為較長的，且對於較低準確度命令為較短的。
通常，當記憶體控制器52準備自記憶體晶胞之特定群組(例如，記憶體頁)讀取儲存值時，控制器評價與待執行之讀取操作相關的條件。基於所評價條件，記憶體控制器選擇預定讀取命令中之一者，且指導記憶體器件使用所選擇命令來讀取相關之儲存值。下文中詳細描述可以不同準確度位準執行之讀出任務、可經評價以選擇適當讀取命令之條件及具有不同準確度及執行時間之讀取命令的若干實例。
圖2為示意性地說明根據本發明之一實施例的使用具有不同準確度位準之讀取命令自類比記憶體晶胞32擷取資料之方法的流程圖。在起始步驟70處，該方法以記憶體控制器52起始特定記憶體頁之讀出開始，該特定記憶體頁儲存於記憶體晶胞32之一群組中。在準確度評估步驟74處，記憶體控制器藉由評價與待執行之讀取操作有關的條件來評估所要讀出準確度。在讀取步驟78處，記憶體控制器選擇預定讀取命令中之具有所要準確度的一者，且使用該所選擇讀取命令來讀取對應於該頁的儲存值。記憶體控制器通常自所讀取儲存值重建所儲存資料，且將經重建資料輸出至主機56。
實例讀出任務、選擇準則及讀取命令
記憶體器件24及記憶體控制器52所支援之不同讀取命令在各種方法中可彼此不同，以便提供不同準確度/速度取 捨。舉例而言，不同讀取命令可具有不同感測時間。感測時間定義為感測電路40在讀取操作期間量測位元線電壓或電流的持續時間。如可瞭解，在較長持續時間上整合位元線電流或電壓對讀取雜訊進行平均且改良讀出準確度。另一方面，較長感測時間使讀取命令之執行時間增加。因此，器件24及控制器52可支援具有長感測時間之高準確度但相對緩慢之讀取命令，及具有短感測時間的較低準確度但相對快速的讀取命令。在特定NAND快閃器件中，例如，長感測時間可為約25 μS，且短感測時間可為約10 μS，但亦可使用任何其他合適值。在一些實施例中，長感測時間可為短感測時間之約兩倍，但亦可使用任何其他合適比率。
作為另一實例，不同讀取命令可使用不同數目個讀取臨限值來讀取儲存值。如上文所指出，R/W電路通常藉由以下操作來自記憶體晶胞32讀取儲存值：比較儲存值與一或多個讀取臨限值。在一些實施例中，信號處理單元44可藉由使用不同讀取臨限值重新讀取儲存值之特定集合多次來改良讀取準確度。舉例而言，多個讀取結果可經組合以形成讀取儲存值之軟性量度，且此等量度可由記憶體控制器中之ECC單元68使用以對ECC進行解碼。使用多個讀取臨限值之資料讀出的一些態樣在PCT國際公開案WO 2007/132457、WO 2008/053472、WO 2008/111058及WO 2008/139441中陳述，前述公開案之揭示內容以引用之方式併入本文中。
通常，讀出準確度隨著讀取臨限值之數目增加而改良。另一方面，使用大量讀取臨限值重新讀取記憶體晶胞之群組使執行時間增加。因此，使用不同數目個讀取臨限值的讀取命令通常將具有不同讀取準確度及執行時間。在一實施例中，記憶體器件及記憶體控制器可支援使用少量讀取臨限值(例如，單一讀取臨限值)來讀取儲存值的讀取命令，及使用較大數目個讀取臨限值(例如，二與五之間的數目個讀取臨限值)來讀取儲存值的另一讀取命令。
當給定讀取命令使用單一讀取臨限值時，可將讀取結果看作儲存值的硬性量度。當給定讀取命令使用多個讀取臨限值時，讀取結果可經組合或以其他方式進行處理以產生儲存值的軟性量度。ECC單元68可基於此等硬性或軟性量度來對ECC進行解碼。因此，可指定相對快速之命令以產生硬性量度。可指定較緩慢之命令以產生軟性量度，該等軟性量度在對ECC進行解碼時通常啟用較高準確度。或者，使用不同數目個讀取臨限值之不同命令可被看作產生具有不同準確度的軟性量度。
通常，多臨限值讀出藉由記憶體器件內部之單元44進行。在典型程序中，憶體控制器選擇適當讀取命令並將讀取命令發送至記憶體器件，且記憶體器件藉由使用適當數目個臨限值來讀取儲存值而執行該命令。
在一些實施例中，信號處理單元44將特定信號處理機制應用至讀取儲存值以便增加讀取儲存值的準確度。舉例而言，單元44可應用干擾消去程序，從而消去使讀取儲存值 失真的干擾。用於估計並消去記憶體晶胞中之失真的技術在(例如)PCT國際公開案WO 2007/132452、WO 2007/132453及WO 2008/026203(該等公開案之揭示內容以引用之方式併入本文中)中且在上文所引用之PCT國際公開案WO 2007/132457中描述。作為另一實例，信號處理單元44可應用一適應性地調整用以讀取儲存值的讀取臨限值之位置的機制。用於適應性地調整讀取臨限值之技術在(例如)上文所引用之PCT國際公開案WO 2008/053472及WO 2008/111058中描述。
諸如干擾消去或適應性臨限值調整的信號處理機制改良讀取準確度。另一方面，此等機制通常為計算密集型，且因此增加了執行時間及讀出速度。因此，在一些實施例中，不同讀取命令可應用具有不同執行時間之信號處理機制，或抑制應用此等機制，且由此提供不同之準確度/速度取捨。
舉例而言，給定讀取命令可將干擾消去應用至讀取儲存值，且另一讀取命令可在不應用干擾消去的情況下讀取儲存值。作為另一實例，給定讀取命令在讀取儲存值之前可調整讀取臨限值，且另一讀取命令可在不調整讀取臨限值的情況下讀取儲存值。
在一些實施例中，單元44及記憶體控制器52兩者皆具有信號處理能力。舉例而言，干擾消去程序或臨限值調整程序可在單元44與處理器52之間分裂，使得每一實體進行信號處理任務的子集。記憶體控制器52常常能夠進行複雜信 號處理任務，此係由於記憶體控制器52相較於單元44常常具有較高處理能力。因此，將信號處理功能自單元44移至控制器52可改良讀取準確度。另一方面，藉由記憶體控制器執行信號處理任務常常涉及較大量資料自記憶體器件傳送至記憶體控制器，此使執行時間增加。因此，在記憶體控制器與記憶體器件之間分割信號處理任務可提供不同準確度/速度取捨。因此，不同讀取命令可在記憶體控制器與記憶體器件之間不同地分裂信號處理任務。
舉例而言，特定讀取命令可在記憶體器件內部應用快速但準確度受限之臨限值調適程序。另一讀取命令可應用藉由記憶體控制器進行之更複雜且準確度較高的臨限值調適程序。後一命令通常為較緩慢的，此係由於其涉及將大量資料(重新讀取操作之結果)自記憶體器件傳送至記憶體控制器。
作為另一實例，記憶體器件中之單元44可為可組態的以對自記憶體晶胞讀取之資料執行效能受限之干擾消去程序。記憶體控制器52可為可組態的以執行高效能干擾消去程序，該高效能干擾消去程序可慢於在記憶體器件內部應用之程序。特定讀取命令可僅使用於記憶體器件中應用的干擾消去程序。另一讀取命令可僅使用控制器之干擾消去程序。又一讀取命令可將兩個程序應用至所讀取資料。
純粹作為實例來選擇上述讀取命令。在替代性實施例中，記憶體器件24及記憶體控制器52可使用兩個或兩個以上預定讀取命令之任何其他合適集合，該等預定讀取命令 具有不同讀出準確度及執行時間。詳言之，上述實例技術可經組合以產生具有各種準確度/速度取捨的命令。舉例而言，高度準確之讀取命令可使用長感時間，應用干擾消去，且使用經適應性地調整之多個臨限值來讀取儲存值。低準確度但高速度之讀取命令可使用短感測時間，且使用單一固定讀取臨限值來讀取儲存值。
記憶體控制器52可評價不同條件，以便選擇用於執行給定讀出任務之預定讀取命令中的一者。舉例而言，已經受大量磨耗(例如，大量程式化及抹除循環及/或長保存週期)的記憶體晶胞之群組可遭受高位準失真，且因此應以高準確度進行讀取。已經受少量磨耗的記憶體晶胞之群組可以較低準確度且以較高速度成功地讀取。因此，在一些實施例中，記憶體控制器基於待讀取之記憶體晶胞的磨耗程度來選擇讀取命令。可使用磨耗程度之任何合適量測或估計，諸如，施加至晶胞之程式化及抹除循環的實際或估計數目及/或自上一程式化操作起已流逝的時間。
假定每個晶胞群組的磨耗程度資訊係可用的，則此類別之條件可應用至晶胞之每一個別群組。或者，記憶體控制器可將選擇聯合地應用於整個區塊或甚至整個記憶體器件。舉例而言，記憶體控制器在記憶體器件之壽命開始時可使用快速但低準確度之讀取命令，且在沿著記憶體器件之壽命的靠後點處切換至較高準確度但較緩慢的讀取命令。
作為另一實例，記憶體控制器在預設情況下可最初選擇 快速讀取命令。若使用此讀取命令不可成功地重建資料(例如，若ECC解碼失敗)，則記憶體控制器可重新嘗試使用較緩慢但較高準確度的命令來讀取儲存值。
在一些實施例中，(諸如)藉由信號處理單元44或藉由R/W電路讀取命令來在記憶體器件內部選擇讀取命令。舉例而言，將干擾消去應用至記憶體晶胞之特定群組通常涉及自受干擾記憶體晶胞及潛在地引起干擾之其他記憶體晶胞(通常為相鄰晶胞)兩者讀取儲存值。在許多實務狀況下，干擾可被成功地消除，即使以低準確度知曉干擾記憶體晶胞之儲存值亦如此。因此，當應用干擾消去時，記憶體器件可使用快速但低準確度之命令來讀取潛在干擾晶胞的儲存值。
在一些實施例中，記憶體晶胞32包含數個各自儲存多個資料位元的多位階晶胞。在許多資料儲存方案中，記憶體晶胞之群組中的不同位元用於儲存不同記憶體頁。舉例而言，考慮3位元/晶胞之記憶體晶胞的群組。每一記憶體晶胞儲存三個位元，該等位元被稱為最低有效位元(LSB)、中心有效位元(CSB)，及最高有效位元(MSB)。群組中之晶胞的LSB用於儲存特定頁，CSB儲存不同頁，且其他頁儲存於MSB中。在此等實施例中，儲存於不同有效位元中之頁常常具有不同錯誤機率。因此，不同有效位元可使用不同讀取命令來讀取。此選擇在適當時可藉由記憶體控制器或藉由記憶體器件來執行。
作為又一實例，R/W電路可使用反覆程式化及驗證 (P&V)程序來使記憶體晶胞程式化。在典型P&V程序中，整個記憶體頁藉由將程式化脈衝之序列施加至映射至此頁的記憶體晶胞之群組來寫入。程式化脈衝之幅度在脈衝之間逐漸增加。程式化至晶胞中之儲存值在每一脈衝之後被讀取(「驗證」)，且反覆繼續，直至達到所要位準為止。通常，即使以低準確度讀取儲存值，仍可成功地執行程式化驗證。因此，R/W電路可使用快速但低準確度之命令在驗證讀取任務期間讀取儲存值。
作為另一實例，在一些實施例中，記憶體器件或記憶體控制器基於儲存於記憶體晶胞中之儲存值的統計分佈來調整在讀取操作中使用的讀取臨限值。舉例而言，器件24或控制器52可執行用於估計晶胞儲存值之累積分佈函數(CDF)的一或多個讀取操作，且接著基於所估計之CDF來調整讀取臨限值。此類技術(例如)在上文所引用之PCT國際公開案WO 2008/111058中描述。通常，經執行以便估計儲存值分佈之讀取操作可以低準確度來執行。
進一步替代地，可基於任何其他合適條件來選擇用於執行特定讀出任務的適當預定讀取命令。舉例而言，可組合上述條件中的兩者或兩者以上。儘管特定條件在上文被稱為藉由記憶體控制器進行評價，但條件評價及/或命令選擇可按需要藉由記憶體控制器或藉由記憶體器件內部的電路來執行。
在一些實施例中，記憶體控制器組態記憶體器件以便設定讀取命令之各種屬性。記憶體控制器可組態任何讀取命 令屬性，諸如讀取臨限值之數目及值、感測時間及/或干擾消去參數。控制器可組態單一讀取命令、所有命令或命令之子集的屬性。在一些實施例中，記憶體控制器可沿著記憶體器件之壽命週期估計記憶體晶胞中之損傷，並相應地調適讀取命令屬性。
讀取命令之進行性選擇
在一些實施例中，記憶體控制器52最初使用快速且準確度受限之讀取命令來自記憶體器件24讀取資料。僅在資料讀出失敗時，記憶體控制器才回復至較高準確度但較緩慢的讀取命令。
圖3為示意性地說明根據本發明之一實施例的使用具有不同準確度位準之讀取命令自類比記憶體晶胞32擷取資料之方法的流程圖。在定義步驟80處，該方法藉由定義具有各別不同準確度位準之多個讀取命令來開始。此等命令由記憶體器件24及記憶體控制器52兩者支援。
當準備自記憶體晶胞之特定群組讀取儲存值(例如，讀取特定記憶體頁)時，在最初選擇步驟84處，記憶體控制器最初選擇具有最低準確度的讀取命令。此命令通常具有最短執行時間。
在讀取步驟88處，記憶體控制器指導記憶體器件使用當前選擇之讀取命令來讀取特定頁。記憶體器件使用此命令來讀取所請求頁，且將讀取結果提供至記憶體控制器。
在ECC解碼步驟92處，記憶體控制器嘗試基於由記憶體器件提供之讀取結果來解碼ECC，以便重建資料。在解碼 檢查步驟96處，記憶體控制器檢查ECC解碼是否成功。若成功，則在輸出步驟100處，記憶體控制器將經重建資料輸出至主機56，且該方法終止。
另一方面，若ECC解碼已失敗，則在準確度檢查步驟104處，記憶體控制器檢查當前選擇之讀取命令是否為具有最高準確度的命令。若當前選擇之讀取命令為最高準確度命令，則在失敗步驟108處，記憶體控制器宣告頁讀取操作已失敗，且該方法終止。
若當前選擇之讀取命令並非最高準確度命令，則在選擇更新步驟112處，記憶體控制器選擇準確度高於當前選擇之命令之準確度的不同讀取命令。該方法接著返回至以上步驟88，在該步驟88中，記憶體控制器使用新選擇之讀取命令來讀取所請求頁。記憶體控制器繼續使用準確度逐漸增加之讀取命令來讀取所請求頁，直至ECC解碼成功，或直至已用盡了所有預定命令。
使用圖3之進行性方法，使讀出準確度與相關之頁的實際特性匹配。記憶體控制器首先嘗試使用快速讀取命令來讀取資料，且僅在需要較高準確度時才回復至較緩慢命令。
當記憶體控制器在較低準確度命令失敗之後使用高準確度命令重新讀取特定頁時，記憶體控制器仍可使用失敗之較低準確度命令的結果。舉例而言，較低準確度命令之結果可與較高準確度命令之讀取結果組合(或以其他方式來優化)。舉例而言，考慮控制器及記憶體器件兩者能夠執 行干擾消去的上述組態。在此組態中，控制器可最初藉由不執行干擾消去的快速讀取命令來讀取頁。若ECC失敗，則控制器藉由啟用記憶體器件之干擾消去機制的命令來重新讀取頁。若ECC再次失敗，則記憶體控制器可應用記憶體器件及記憶體控制器兩者的干擾消去機制。
在一些實施例中，記憶體器件及記憶體控制器支援命令介面，記憶體控制器使用該介面來指導記憶體器件執行適當讀取命令。此等命令可指導記憶體控制器應用特定預定讀取命令(例如，具有特定感測時間的命令)，啟用或停用在記憶體器件內部實施之特定信號處理機制，設定諸如讀取臨限值或干擾消去參數的屬性值，及/或指導記憶體器件執行任何合適動作或組態任何合適屬性以便執行本文中所描述的讀取命令。
具有減少之感測時間的讀出組態
在一些實施例中，系統20使用具有不同感測時間(亦即，感測電路40在讀取操作期間量測位元線電壓或電流的持續時間)之多個讀出組態。當準備自記憶體晶胞之特定群組擷取資料時，系統評價特定條件，且基於此條件來選擇適當讀出組態。下文描述此等讀出組態的若干實例。
儘管下文所描述之實施例提及兩個讀出組態(正常組態及減少感測時間組態)，但所揭示技術可在具有不同感測時間之任何其他合適數目個讀出組態情況下使用。在一些實施例中，記憶體控制器52及記憶體器件24支援一或多個讀出命令，記憶體控制器使用該一或多個讀出命令來指定 用於寫入特定資料的讀出組態。在替代性實施例中，記憶體器件評價條件，並選擇適當讀出組態而無關於記憶體控制器。
圖4為示意性地說明根據本發明之一實施例的以減少之感測時間自類比記憶體晶胞32擷取資料之方法的流程圖。在請求步驟120處，該方法以記憶體控制器52接受來自主機56之請求以擷取特定資料開始。相關之資料儲存於屬於特定字線的記憶體晶胞32之特定群組中(例如，特定頁中)。
記憶體控制器保持在感測時間上彼此不同之兩個或兩個以上讀出組態的定義。本實例提及兩個讀出組態(正常組態及減少感測時間組態)。在條件評價步驟124處，記憶體控制器評價指示使用正常讀出組態抑或減少感測時間讀出組態來讀取相關之記憶體晶胞群組的條件。任何合適條件可用於此用途。舉例而言，記憶體控制器可將上述條件中之任一者用於選擇讀取命令。
若記憶體晶胞群組將使用正常感測時間來讀取，則在正常設定步驟128處，記憶體控制器將記憶體器件24設定為正常讀出組態。另一方面，若記憶體晶胞群組將使用減少之感測時間來讀取，則在減少時間設定步驟132處，記憶體控制器將記憶體器件設定為減少感測時間讀出組態。在讀出步驟136處，記憶體器件接著使用所選擇讀出組態讀取群組中之記憶體晶胞。在輸出步驟140處，記憶體控制器輸出所讀取資料。
本文中所描述之實施例提及任務在記憶體器件與記憶體控制器之間的特定分割。然而，純粹作為實例來進行此選擇。在替代性實施例中，評價條件、選擇並設定適當讀出組態及讀取記憶體晶胞之任務可以任何所要方式在記憶體器件與記憶體控制器之間進行劃分，或甚至排他性地藉由記憶體器件及記憶體控制器中之僅一者來執行。
通常，記憶體晶胞中之每一者屬於一各別位元線。讀出藉由對位元線預充電、允許位元線放電且在特定放電週期之後感測位元線電流或電壓來執行。因此，所感測儲存值視位元線傳導率而定。在所揭示技術中之一些技術中，讀出組態之選擇影響群組中之記憶體晶胞所屬於的位元線之電導率。因此，可設定較長或較短感測時間。
當位元線傳導率較好(亦即，較高-意謂較小位元線電阻)時，位元線以較快速率放電，且因此可以較短感測時間進行感測。當位元線傳導率較差時，位元線以較慢速率放電，且因此可能需要較長感測時間。較低位元線傳導率通常僅在可能時或當要求時經選擇性設定，此係因為改良位元線傳導率可能使其他系統效能量測降級。
各種技術可用以在讀出期間使位元線傳導率選擇性增加。在一些實施例中，讀出組態在導通電壓(VPASS)上彼此不同，該等導通電壓在讀出期間施加至記憶體區塊中之未選擇字線，亦即施加至不同於正讀取之字線的字線。在一實施例中，正常讀出組態設定導通電壓之特定預設集合。減少感測時間讀出組態設定導通電壓之另一集合，該等導 通電壓中之至少一者高於正常讀出組態中的對應導通電壓。
設定較高導通電壓有助於改良位元線傳導率，且因此致能較短感測時間。另一方面，使導通電壓增加可使過程式化、讀取擾亂或其他損傷的機率增加。因此，通常僅(例如)在條件准許時、在其他損傷為可容許的時或當短感測時間為尤其重要時選擇性地使用此技術。
在替代性實施例中，讀出組態在用於讀取記憶體晶胞之群組的讀取臨限值上彼此不同。在一實施例中，正常讀出組態設定(一或多個)讀取臨限值之特定預設集合。減少感測時間讀出組態設定讀取臨限值之另一集合，該等讀取臨限值中之至少一者高於正常讀出組態中的對應讀取臨限值。
圖5為根據本發明之一實施例的展示類比記憶體晶胞群組中之程式化位準與相關聯正常及減少感測時間讀取臨限值的曲線圖。圖5之實例提及四位準、2位元/晶胞記憶體晶胞之群組。在程式化之後，記憶體晶胞之儲存值(在本實例中為臨限電壓)分佈於四個程式化位準分佈150A...150D中，該等程式化位準分佈對應於四個可能二位元組合。器件24通常藉由使三個讀取臨限值定位於程式化位準分佈之間並比較晶胞儲存值與所讀取臨限值來擷取儲存於此等記憶體晶胞中的資料。
在一些實施例中，正常讀取臨限值154藉由實線標註於該圖中。減少感測時間讀取臨限值158藉由虛線標註於該 圖中。如在該圖中可見，減少感測時間讀取臨限值高於各別正常讀取臨限值。
使給定讀取臨限值增加有助於改良位元線傳導率，且因此致能較短感測時間之使用。另一方面，減少感測時間讀取臨限值可使讀取錯誤之機率增加，此係由於該等減少感測時間讀取臨限值與對應正常讀取臨限值相比較通常更靠近程式化位準分佈。
在圖5之實例中，正常讀取臨限值大致定位於鄰近程式化位準分佈之間的中間點處。此設定通常產生低錯誤機率。另一方面，減少感測時間讀取臨限值定位於使鄰近程式化位準分佈分離之邊界區的上邊緣處。此設定在錯誤機率方面通常為次佳的，但在一些狀況下可為較佳的以便改良位元線傳導率且致能短感測時間。在一些實施例中，減少感測時間讀取臨限值可甚至進一步稍微較高地定位於程式化位準分佈內。此設定以讀取錯誤(該等讀取錯誤例如可使用錯誤校正碼來校正)為代價而進一步縮短感測時間。
在一些實施例中，記憶體控制器52視程式化有資料之同一區塊中的其他字線之數目而定來設定用於讀取特定字線之感測時間。此技術背後之基本原理為，經抹除(未經程式化)記憶體晶胞改良位元線傳導率，而經程式化記憶體晶胞使位元線傳導率降級。當記憶體區塊具有僅少量經程式化字線時，區塊中之位元線的傳導率通常為良好的，且以短感測時間讀取所要字線通常為可能的。另一方面，若 區塊具有許多經程式化字線(亦即，每位元線具有很少經抹除晶胞)，則位元線傳導率可為較差的，且可能需要較長感測時間。
在同一位元線充電/放電循環期間使用多個感測時間進行讀出
在一些實施例中，系統20在位元線之單一放電循環期間使用多個感測時間來讀取記憶體晶胞之特定群組(通常為頁)。儘管下文描述之實施例提及具有不同感測時間之兩種類型的讀出操作，但在於感測時間上彼此不同之任何其他合適數目個讀出操作情況下仍可使用所揭示之技術。
如上文所解釋，沿著所選擇字線之記憶體晶胞連接至用於讀出的各別位元線。記憶體器件24藉由對位元線預充電、允許位元線放電且以特定感測時間來感測位元線電流或電壓來讀取給定頁。給定位元線之所感測電流或電壓指示連接至該位元線之記憶體晶胞的臨限電壓，且因此指示儲存於記憶體晶胞中之資料。
圖6為展示根據本發明之一實施例的單一位元線放電循環期間的多個感測時間之使用的曲線圖。曲線160展示隨時間而變的在給定位元線中流動的電流。為了清楚起見，該圖提及單一位元線。通常，以類似方式並行地讀取連接至多個各別位元線的多個記憶體晶胞。儘管本文中所描述之實施例提及位元線電流之感測，但所揭示技術亦可藉由感測位元線電壓來實施。
當準備讀取沿著所選擇字線之記憶體晶胞的群組(例 如，頁)時，記憶體器件將相關之記憶體區塊中的位元線預充電至特定初始電壓。在時間164，允許位元線放電。位元線之放電曲線指示位元線傳導率，且因此指示所選擇字線中的記憶體晶胞的臨限電壓。
在一些實施例中，記憶體器件之感測電路40在同一放電循環期間(亦即，在讀出操作期間不對位元線再充電)感測位元線電流多次。在圖6之實例中，第一讀出操作在時間164與168之間的時間間隔(在該圖中指示為「第1感測時間」)上感測位元線電流，且第二讀出操作在時間164與172之間的時間間隔(在該圖中指示為「第2感測時間」)上感測位元線電流。
在一實例實施例中，位元線充電時間間隔係約15 μS，且位元線放電時間間隔係約25 μS至35 μS。在另一實施例中，位元線充電時間間隔係約1 μS，且位元線放電時間間隔係約40 μS至50 μS。然而，此等諸圖純粹係作為實例而給出，且任何其他合適值可用於替代性實施例中。
第二讀出操作相較於第一讀出操作在較長時間間隔上感測位元線電流(例如，對位元線電流進行積分)，且因此通常為更準確的。另一方面，因為較長感測時間，第二讀出操作相較於第一讀出操作通常具有較長潛時。下文所描述之實施例以各種方式組合兩種類型之讀出操作，以便提供有效的讀出解決方案。
純粹作為實例來描繪展示於圖1中之感測時間的長度及時序。在替代性實施例中，記憶體器件24可應用在感測時 間上彼此不同的任何其他合適類型之讀出操作。
圖7為示意性地說明根據本發明之一實施例的在單一位元線放電循環期間使用多個感測時間的讀出方案之流程圖。在此實施例中，記憶體器件最初以第一(較短)感測時間讀取記憶體晶胞。在最初感測之後，記憶體器件執行一快速驗證程序，該快速驗證程序評估最初讀取是否為成功的(亦即，第一感測時間對於成功讀取是否為足夠的)。若快速驗證指示讀取可能已失敗，則記憶體器件以第二(較長)感測時間來再次感測記憶體晶胞。
在本實例中，整個程序係在同一位元線放電循環期間(亦即，在第一讀出操作與第二讀出操作之間不對位元線再充電)執行。然而，在替代性實施例中，可在不同放電循環中執行兩個感測操作。
快速驗證程序通常藉由記憶體器件中的信號處理單元44來執行。在一實施例中，感測電路40以第一感測時間感測位元線，且將讀出結果(每一記憶體晶胞的二進位「1」或「0」)儲存於讀取緩衝器中。信號處理電路44評估給定資料值在讀取緩衝器之一部分或全部中的出現頻率(例如，「1」出現之次數，或「0」出現的次數)。信號處理電路比較出現之次數與預期值，且基於比較而指示讀出很可能已取得成功。
舉例而言，當所儲存資料被擾亂時，「1」與「0」之可能性為類似的，且因此每一資料值應以讀出結果之約50%出現。在此狀況下，電路44可驗證「1」或「0」出現的次 數是否接近50%，例如在45%與55%之間。或者，可使用任何其他合適預期值。
電路44可以各種方式(例如，使用對單一循環中的出現進行計數之並行硬體，或使用對緩衝器中之資料逐字進行掃描的串行硬體)對「1」或「0」出現的次數進行計數。在替代性實施例中，電路44將出現之次數轉換成對應類比值(例如，電壓位準)，且比較此類比值與表示預期值的類比臨限值。進一步替代地，計數及比較可藉由記憶體控制器52來執行，其限制條件為記憶體器件與記憶體控制器之間的介面足夠快以在位元線放電循環期間完成程序。(如上文所指出，在替代性實施例中，程序不必在單一放電循環期間實施，例如，兩個感測操作可在不同放電循環中執行。)
在充電步驟176處，圖7之方法以記憶體器件24對相關之記憶體區塊的位元線充電且接著允許位元線放電開始。在第一感測步驟180處，感測電路40以第一感測時間感測沿著所選擇字線之記憶體晶胞(藉由感測各別位元線)。電路40將讀出結果儲存於讀取緩衝器中。
信號處理電路44接著對第一讀出操作之結果進行快速驗證程序。在本實例中，在計數步驟184處，電路44對讀取緩衝器之一部分或全部中之「1」資料值的出現之次數進行計數。電路44比較出現之次數與預期值。在成功檢查步驟188處，電路44檢查比較是否指示讀出為成功的。若成功，則在輸出步驟192處，記憶體器件24輸出讀出結果， 且該方法終止。
否則，亦即若比較指示第一讀出操作很可能已失敗，則在重新感測步驟196處，感測電路40以第二(較長)感測時間重新感測位元線。電路40將讀出結果儲存於讀取緩衝器中，並在步驟192處輸出讀出結果。如上文所解釋，在同一位元線放電循環期間完成第一感測、快速驗證及第二感測的整個程序。
在替代性實施例中，快速驗證及以較長感測時間之重新感測的程序可被重複任何合適數目個反覆。在一實例實施例中，信號處理電路逐漸增加感測時間並驗證讀出結果，直至結果滿足特定成功準則或直至特定逾時過期。
圖7之方法使得系統20能夠在條件准許時(例如，當記憶體晶胞中之失真為低時)使用短感測時間且達成小潛時。當失真位準為高時，該方法恢復至較長感測時間以便不損害讀出可靠性。因此，潛時與可靠性之間的取捨以適應性方式進行調整，以與正讀取之記憶體晶胞的實際條件匹配。
在一些實施例中，感測電路40藉由以下操作而以減少之潛時來讀取頁：以短感測時間讀取該頁之記憶體晶胞的第一子集，且以較長感測時間來讀取頁之記憶體晶胞的第二子集。第一子集之讀出結果並行於(或至少半並行於)讀取第二子集而被傳送至記憶體控制器52，以便進一步減少潛時。第二子集可以相對長之感測時間讀取，此係由於其讀出結果稍後被傳送。結果，以較高準確度讀取第二子集。
在本實例中，在單一位元線放電循環內執行兩個讀出操作。然而，在替代性實施例中，可在不同放電循環中執行兩個讀出操作。
圖8為示意性地說明根據本發明之一實施例的使用多個感測時間的讀出方案之流程圖。在位元線充電步驟200處，該方法以記憶體器件24對相關之記憶體區塊的位元線充電且允許位元線放電開始。
在第一讀出步驟204處，感測電路40以第一感測時間感測沿著所選擇字線之記憶體晶胞的第一子集(藉由感測各別位元線)。在第一傳送步驟208處，記憶體器件將第一子集之讀出結果傳送至記憶體控制器52。
在第二讀出步驟212處，並行於步驟208(或至少部分與步驟208重疊)，感測電路40以第二感測時間感測沿著所選擇字線之記憶體晶胞的第二子集。在第二傳送步驟216處，記憶體器件將第二子集之讀出結果傳送至記憶體控制器52。
如可瞭解，總讀出潛時減小，此係因為在感測第二子集的同時傳送第一子集之讀出結果。同時，以相對長感測時間且因此以高準確度來讀取第二子集。以相對短之感測時間來讀取第一子集以便早早開始傳送程序。
在一些實施例中，感測電路40使用第一感測時間及第二感測時間兩者來感測頁中之所有記憶體晶胞。在第二讀出操作在進行中的同時，記憶體器件開始傳送第一讀出操作之結果(該等結果早於第二讀出操作之結果而可用)。隨著 第二讀出操作之結果變為可用的，亦傳送第二讀出操作之結果。若第一讀出操作之讀出結果被破壞，則記憶體控制器使用第二讀出操作的結果。在單一位元線放電循環內執行兩個讀出操作。
圖9為示意性地說明根據本發明之一實施例的使用多個感測時間的讀出方案之流程圖。在預充電步驟220處，方法以記憶體器件24對相關之記憶體區塊的位元線充電且允許位元線放電開始。
在第一感測步驟224處，感測電路40以第一感測時間感測沿著所選擇字線之記憶體晶胞(藉由感測各別位元線)。電路40將第一讀出操作之結果儲存於第一讀取緩衝器中。在第一讀取步驟228處，信號處理電路44自第一緩衝器讀取第一讀出操作的結果。
在有效性檢查步驟232處，電路44檢查第一讀出結果(其使用短感測時間來讀取)是否為有效的。有效性檢查可包含(例如)驗證資料之循環冗餘檢查(CRC)，解碼對資料進行編碼之錯誤校正碼(ECC)，驗證特定資料值之出現的次數在預期範圍內，或任何其他合適種類之驗證。若第一讀出操作之結果為有效的，則在結果傳送步驟236處，記憶體器件將第一讀出操作之結果傳送至記憶體控制器52，且該方法終止。否則，在捨棄步驟240處，第一讀取緩衝器之內容被捨棄。
並行於上述步驟228至240之程序，在第二感測步驟244處，感測電路40以第二感測時間來感測沿著所選擇字線之 記憶體晶胞(藉由感測各別位元線)。電路40將第二讀出操作之結果儲存於第二讀取緩衝器中。
在第二讀取步驟248處，信號處理電路44自第二緩衝器讀取第二讀出操作的結果。在步驟236處，電路44將第二讀出操作之結果傳送至記憶體控制器52。
在此實例中，記憶體控制器潛在地接收兩個結果集合-藉由第一讀出操作產生之一結果集合，及藉由第二讀出操作產生的另一結果集合。記憶體控制器可選擇使用任意集合，例如，稍後到達的第二讀出操作之更準確結果，或較早到達的第一讀出操作之較不準確結果。
在替代性實施例中，若發現第一讀出操作之結果為有效的(在步驟232)，則記憶體器件終止第二讀出操作，使得記憶體控制器將不接收兩個結果集合。在又一實施例中，記憶體器件將兩個讀取操作之結果傳送至記憶體控制器而不管有效性。在此實施例中，步驟232可藉由記憶體控制器來執行。
以不同感測時間讀取ECC碼字的多個部分
如上文所解釋，在一些實施例中，ECC單元68使用ECC來編碼待儲存於記憶體器件中之資料，且對自記憶體讀取之資料的ECC進行解碼。單元68通常能夠校正至多每ECC碼字特定最大數目個錯誤。然而，當使用正常讀出組態及減少感測時間讀出組態時，減少感測時間讀出組態的錯誤機率對於單元68可能過高而不能成功地對ECC進行解碼。
在一些實施例中，系統20藉由以下操作來克服此限制： 使用正常讀出組態讀取每一ECC碼字的一部分，且使用減少感測時間讀出組態來讀取碼字的其餘部分。兩個部分之間的比例經設定，使得每碼字之平均錯誤數目係在單元68之錯誤校正能力內。結果，ECC碼字可被成功解碼，同時平均潛時減小。
在一些實施例中，系統20(例如，記憶體控制器52或記憶體器件24中之信號處理單元44)將每一ECC碼字劃分成多個部分，且將每一部分儲存於記憶體晶胞的各別群組(例如，各別頁)中。當自記憶體擷取給定碼字時，系統使用正常讀出組態讀取碼字之一或多個部分，且使用減少感測時間讀出組態來讀取其餘部分。
在一些實施例中，給定碼字之不同部分儲存於各別不同記憶體器件中，例如不同記憶體晶粒或記憶體平面中。當讀取碼字時，並行地讀取不同器件，每一器件使用適當讀出組態。此並行組態進一步減小讀出潛時。然而，在替代性實施例中，碼字之不同部分可儲存於同一記憶體器件中。
圖10為示意性地說明根據本發明之一實施例的上述讀出程序的圖。在本實例中，系統20將ECC碼字250劃分成指示為254A...254D的四個部分。系統將碼字之四個部分儲存於屬於四個各別不同記憶體晶粒262A...262D的四個各別記憶體頁258A...258D中。
為了自記憶體擷取ECC碼字，系統20使用正常讀出組態自晶粒262A...262C讀取頁258A...258C(在圖中指示為「快 速讀出」)，且使用減少感測時間讀出組態自晶粒262D讀取頁258D(圖中指示為「緩慢讀出」)。四個讀出操作再現ECC碼字250的部分254A...254D。
接著將經再現碼字提供至單元68以供解碼。平均起來，部分254A...254C中之每一者具有相對大量錯誤，而部分254D歸因於用於讀取其之較長感測時間而具有相對少量錯誤。部分(使用正常讀出讀取的3/4碼字與使用減少感測時間讀出讀取的1/4碼字)之間的比例經設定，使得整個碼字上之錯誤的平均數目係在單元68之錯誤校正能力內。
圖10之儲存組態係純粹為了概念清楚而選擇的實例組態。在替代性實施例中，可使用任何其他合適組態。舉例而言，ECC碼字可被劃分成任何所要數目個部分，且在任何所要數目個晶粒之間進行交錯。使用正常讀出讀取之部分的數目與使用減少感測時間讀出讀取之部分的數目之間的比例可設定為任何所要比例。
在一些實施例中，首先將使用正常讀出自晶粒讀取之資料傳送至記憶體控制器，且最後傳送使用減少感測時間讀出自晶粒讀取的資料。此類資料傳送使傳送潛時最小化。或者，然而，可使用任何其他合適傳送次序。
在一些實施例中，系統20使用於對各種晶粒進行讀取之讀出組態在碼字之間交替。在本實例中，系統可應用以下交替：
在一些實施例中，晶粒中之一或多者使用讀取快取模式來讀取，在該讀取快取模式中，在將本頁之讀出結果正傳送至記憶體控制器的同時自記憶體晶胞讀取(感測)下一頁。使用此模式進一步減小讀出潛時。
在一些實施例中，記憶體晶胞包含多位階晶胞(MLC)，且系統20使用正常讀出組態來讀取特定MLC位元，且使用減少感測時間讀出組態來讀取其他MLC位元。舉例而言，當使用四位準(2位元/晶胞)MLC時，系統20可使用正常讀出組態來讀取MSB頁，且使用減少感測時間讀出組態來讀取LSB頁。
在一些實施例中，LSB及MSB程式化位準分佈經設計以使正常讀出組態與減少感測時間讀出組態匹配。舉例而言，程式化位準分佈可經設計，使得LSB頁相較於MSB頁平均起來具有較少錯誤。此類設計有助於使MSB頁(其使用較不準確之快速讀出來讀取)中之錯誤機率與LSB頁(其使用較準確的正常讀出來讀取)中的錯誤機率等化。
在一些實施例中，用於特定頁中之儲存組態(例如，程式化位準分佈)考量將藉以讀取該頁的讀出組態(正常讀出組態或減少感測時間讀出組態)。在此等實施例中，用於給定頁之讀出組態為固定的。在其他實施例中，不必使用給定讀出組態來讀取給定頁(亦即，給定頁在不同時間可使用不同讀出組態來讀取)。
應瞭解，上述實施例係作為實例進行引用，且本發明不限於上文已特定展示並描述的內容。確切而言，本發明之範疇包括上文所描述之各種特徵之組合及子組合以及熟習此項技術者在研讀前述描述之後將認識到且先前技術中未揭示之其變化及修改兩者。以引用之方式併入本專利申請案中的文件被看作申請案之整體部分，唯在任何術語以與本說明書中明確或隱含地進行之定義衝突的方式在此等所併入文件中進行定義而言，應僅考慮本說明書中之定義。
20‧‧‧記憶體系統
24‧‧‧記憶體器件
28‧‧‧記憶體晶胞陣列
32‧‧‧記憶體晶胞
36‧‧‧字線電路
40‧‧‧感測電路
44‧‧‧信號處理單元
48‧‧‧介面
52‧‧‧記憶體控制器
56‧‧‧主機
60‧‧‧介面
64‧‧‧處理器
68‧‧‧錯誤校正碼(ECC)單元
150A‧‧‧程式化位準分佈
150B‧‧‧程式化位準分佈
150C‧‧‧程式化位準分佈
150D‧‧‧程式化位準分佈
154‧‧‧標稱讀取臨限值
158‧‧‧減少感測時間讀取臨限值
160‧‧‧曲線
164‧‧‧時間
168‧‧‧時間
172‧‧‧時間
250‧‧‧ECC碼字
254A‧‧‧錯誤校正碼(ECC)碼字之部分
254B‧‧‧錯誤校正碼(ECC)碼字之部分
254C‧‧‧錯誤校正碼(ECC)碼字之部分
254D‧‧‧錯誤校正碼(ECC)碼字之部分
258A‧‧‧記憶體頁
258B‧‧‧記憶體頁
258C‧‧‧記憶體頁
258D‧‧‧記憶體頁
262A‧‧‧記憶體晶粒
262B‧‧‧記憶體晶粒
262C‧‧‧記憶體晶粒
262D‧‧‧記憶體晶粒
圖1為示意性地說明根據本發明之一實施例的記憶體系統之方塊圖；圖2及圖3為示意性地說明根據本發明之實施例的使用具有不同準確度位準之讀取命令自類比記憶體晶胞擷取資料之方法的流程圖；圖4為示意性地說明根據本發明之一實施例的以減少之感測時間自類比記憶體晶胞擷取資料之方法的流程圖；圖5為展示根據本發明之一實施例的類比記憶體晶胞群組中之程式化位準與相關聯正常及減少感測時間讀取臨限值的曲線圖；圖6為展示根據本發明之一實施例的單一位元線放電循環期間的多個感測時間之使用的曲線圖；圖7至圖9為示意性地說明根據本發明之實施例的在單一位元線放電循環期間使用多個感測時間的讀出方案的流程圖；及 圖10為示意性地說明根據本發明之一實施例的組合具有不同感測時間之多個讀出操作的讀出程序之圖。
20‧‧‧記憶體系統
24‧‧‧記憶體器件
28‧‧‧記憶體晶胞陣列
32‧‧‧記憶體晶胞
36‧‧‧WL電路
40‧‧‧感測電路
44‧‧‧信號處理單元
48‧‧‧介面
52‧‧‧記憶體控制器
56‧‧‧主機
60‧‧‧介面
64‧‧‧處理器
68‧‧‧錯誤校正碼(ECC)單元

Claims (20)

  1. 一種用於資料儲存之方法，其包含：藉由將各別儲存值寫入至類比記憶體晶胞之一群組中的該等記憶體晶胞中來將資料儲存於該群組中；使用以一第一感測時間來感測該等記憶體晶胞之一第一讀出操作來讀取該群組中之該等記憶體晶胞中的一或多者；使用以一第二感測時間來感測該等記憶體晶胞之一第二讀出操作來讀取該群組中之該等記憶體晶胞中的至少一者，該第二感測時間長於該第一感測時間；及基於該第一讀出操作及該第二讀出操作之讀出結果來重建儲存於記憶體晶胞之該群組中的該資料。
  2. 如請求項1之方法，其中該群組中之該等記憶體晶胞耦接至各別位元線，其中使用該第一讀出操作進行讀取包含對該等位元線充電並以該第一感測時間量測該等位元線的一放電，且其中使用該第二讀出操作進行讀取包含在不對該等位元線再充電之情況下以該第二感測時間量測該等位元線的該放電。
  3. 如請求項1之方法，其中該群組中之該等記憶體晶胞與一單一字線相關聯。
  4. 如請求項1之方法，其中使用該第二讀出操作進行讀取包含：進行該第一讀出操作之一成功的一評估，且僅當該評估指示該第一讀出操作失敗時才執行該第二讀出操作。
  5. 如請求項4之方法，其中進行該評估包含：估計一給定資料值在該群組中之該等記憶體晶胞中的一出現頻率；及比較該所估計出現頻率與一預期值。
  6. 如請求項1之方法，且包含在同時執行該第二讀出操作的同時輸出該第一讀出操作之該等讀出結果的至少部分。
  7. 一種用於資料儲存之方法，其包含：將一錯誤校正碼(ECC)碼字之多個部分儲存於類比記憶體晶胞之多個各別群組中；使用一第一讀出組態讀取該等部分之一第一子集，該第一讀出組態以一第一感測時間讀取該等類比記憶體晶胞；使用一第二讀出組態讀取該等部分之不同於該第一子集的一第二子集，該第二讀出組態以長於該第一感測時間的一第二感測時間讀取該等類比記憶體晶胞；及使用該所讀取之第一子集及該所讀取之第二子集來對該ECC碼字進行解碼。
  8. 如請求項7之方法，其中儲存該多個部分包含將該等部分儲存於各別不同記憶體器件中，且其中讀取該第一子集及該第二子集包含自該等各別記憶體器件同時讀取該多個部分。
  9. 如請求項8之方法，且包含自該多個各別記憶體器件讀取一額外ECC碼字的多個部分，使得在讀取該額外碼字之該等部分中使用之第一子集及第二子集不同於用於讀 取該碼字之該等部分的該第一子集及該第二子集。
  10. 如請求項7之方法，其中該等類比記憶體晶胞中之每一者保持至少第一位元及第二位元，且其中儲存該等部分包含將待使用該第一讀出組態讀取之部分儲存於該等第一位元中，及將待使用該第二讀出組態讀取之部分儲存於該等第二位元中。
  11. 一種用於資料儲存之裝置，其包含：多個類比記憶體晶胞；及電路，其經組態以：藉由將各別儲存值寫入至類比記憶體晶胞之一群組中的該等記憶體晶胞中來將資料儲存於該群組中；使用以一第一感測時間感測該等記憶體晶胞之一第一讀出操作來讀取該群組中之該等記憶體晶胞中的一或多者；使用以一第二感測時間感測該等記憶體晶胞之一第二讀出操作來讀取該群組中之該等記憶體晶胞中的至少一者，該第二感測時間長於該第一感測時間；及基於該第一讀出操作及該第二讀出操作之讀出結果來重建儲存於記憶體晶胞之該群組中的該資料。
  12. 如請求項11之裝置，其中該群組中之該等記憶體晶胞耦接至各別位元線，且其中該電路經組態以藉由對該等位元線充電及以該第一感測時間量測該等位元線的一放電而使用該第一讀出操作進行讀取，且藉由在不對該等位元線再充電之情況下以該第二感測時間量測該等位元線的該放電來使用該第二讀出操作進行讀取。
  13. 如請求項11之裝置，其中該群組中之該等記憶體晶胞與 一單一字線相關聯。
  14. 如請求項11之裝置，其中該電路經組態以進行該第一讀出操作之一成功的一評估，且僅當該評估指示該第一讀出操作失敗時才執行該第二讀出操作。
  15. 如請求項14之裝置，其中該電路經組態以藉由估計一給定資料值在該群組中之該等記憶體晶胞中的一出現頻率及比較該所估計出現頻率與一預期值來進行該評估。
  16. 如請求項11之裝置，其中該電路經組態以在同時執行該第二讀出操作的同時輸出該第一讀出操作之該等讀出結果的至少部分。
  17. 一種用於資料儲存之裝置，其包含：多個類比記憶體晶胞；及電路，其經組態以：將一錯誤校正碼(ECC)碼字之多個部分儲存於類比記憶體晶胞之多個各別群組中；使用一第一讀出組態讀取該等部分之一第一子集，該第一讀出組態以一第一感測時間讀取該等類比記憶體晶胞；使用一第二讀出組態讀取該等部分之不同於該第一子集的一第二子集，該第二讀出組態以長於該第一感測時間的一第二感測時間讀取該等類比記憶體晶胞；及使用該所讀取之第一子集及該所讀取之第二子集來對該ECC碼字進行解碼。
  18. 如請求項17之裝置，其中該電路經組態以將該多個部分儲存於各別不同記憶體器件中，及自該等各別記憶體器件同時讀取該多個部分。
  19. 如請求項18之裝置，其中該電路經組態以自該多個各別記憶體器件讀取一額外ECC碼字的多個部分，使得在讀取該額外碼字之該等部分中使用之第一子集及第二子集不同於用於讀取該碼字之該等部分的該第一子集及該第二子集。
  20. 如請求項17之裝置，其中該等類比記憶體晶胞中之每一者保持至少第一位元及第二位元，且其中該電路經組態以將待使用該第一讀出組態讀取之部分儲存於該等第一位元中，且將待使用該第二讀出組態讀取之部分儲存於該等第二位元中。
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