KR100257708B1 - 반도체 메모리 소자의 센싱타임 조절장치 - Google Patents

반도체 메모리 소자의 센싱타임 조절장치 Download PDF

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KR100257708B1 KR1019970045643A KR19970045643A KR100257708B1 KR 100257708 B1 KR100257708 B1 KR 100257708B1 KR 1019970045643 A KR1019970045643 A KR 1019970045643A KR 19970045643 A KR19970045643 A KR 19970045643A KR 100257708 B1 KR100257708 B1 KR 100257708B1
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Abstract

본 발명은 반도체 메모리 소자의 센싱타임 조절장치에 관한 것으로, 특히 정상적인 모드에서는 센싱타임을 상대적으로 빠르게 하고 모든 서브 블럭이 액티브되는 프로세스 모드에서는 센싱타임을 느리게 하여 소자의 동작속도를 높이고 파워라인의 노이즈 문제를 해결하기 위한 센싱타임 조절장치에 관한 것이다.

Description

반도체 메모리 소자의 센싱타임 조절장치
본 발명은 반도체 메모리 소자의 센싱타임 조절장치에 관한 것으로, 특히 인접한 서브 블럭의 워드라인이 동시에 턴-온될때 갑작스런 전류의 증가로 야기되는 파워라인의 노이즈 문제를 센싱타임을 적절히 낮추어 주므로써 데이타/신호의 로직 로우와 로직 하이가 왜곡되어 반전되는 문제를 해결하고 정상적인 모드에서는 센싱타임을 상대적으로 빠르게 해주어 동작속도를 향상시키기 위한 센싱타임 조절장치에 관한 것이다.
디램은 시스템상에서 주메모리로서 사용될 뿐만 아니라 최근에는 그래픽 컨트롤러, 프로세서 등의 로직 파트와 같은 특수한 목적을 수행하는 칩 형태의 내부 메모리로서 사용되고 있다.
이러한 방법을 사용하면 메모리와 로직 파트를 따로 만들어 외부 접속라인을 사용하여 연결할때와 비교하여 일단 외부의 핀 수를 상당히 줄일 수 있고, 라인의 캐패시턴스와 저항 등의 측면에서 부하를 상당히 줄일 수 있으며, 신호의 일그러짐과 RC(시상수) 딜레이를 줄일 수 있어 내부 메모리(Embeded Memory)의 사용은 증가추세에 있다.
내부 메모리의 경우는 로직 파트의 사용목적에 맞게 데이타의 리드/라이트 하는 방식이 정해지는데, 기존의 메인 메모리가 출력 핀수에 제한을 받는 반면, 칩 내부의 버스 라인을 통해 메모리와 로직 파트가 연결되어 있는 장점을 최대한 발휘하여 한번에 많은 데이타를 리드하는 것이 가능하다.
종래 메모리의 경우를 살펴보면, 16메가의 경우 4개의 4메가 블럭으로 구성되고 각각의 4메가 블럭은 16개의 256K 서브 블럭으로 구성되어 상기 각 4메가 블럭내의 한 256K 서브 블럭내의 한 워드라인이 턴-온되어 전체 칩상으로 볼때 4개의 워드라인이 턴-온된다.
따라서 종래 메모리의 경우는 센싱시 파워라인의 노이즈 문제가 일어나지 않았다.
그러나, 현재 증가추세에 있는 내부 메모리의 경우는 한번에 많은 데이타를 리드하기 위해서 칩내의 모든 256K 서브 블럭내의 한 워드라인을 턴-온시키거나 한 서브 블럭씩 뛰어가며 워드라인을 액티브시키기 때문에 종래 메모리에 있어서의 센싱방법을 그대로 내부 메모리의 경우에 적용하게 되면 인접한 서브 블럭내의 워드라인이 동시에 턴-온될때 갑작스런 전류의 증가로 유도 기전력이 발생되어 파워라인의 노이즈 문제가 심각하게 된다. 즉, 파워라인이 가지고 있는 Vcc/Vss 값이 노이즈로 인해 많이 벗어나게 되면 데이타/신호의 하이 및 로우를 결정짓는 스위칭 포인트의 값에 왜곡이 일어나게 되고 이는 결국 디램의 작동 자체가 의미를 잃게 된다.
따라서 본 발명은 상기한 문제점을 해결하기 위하여 창안된 것으로 한번에 많은 데이타를 리드하는 경우에는 센싱타임을 늦추어 데이타/신호의 하이와 로우를 결정하는 스위칭 포인트의 왜곡이 없는 정도까지 노이즈를 줄여주고 데이타를 라이트하거나 테스트 모드일때 처럼 한번에 워드라인이 동시에 액티브되지 않는 경우에는 센싱타임을 빨리 만들어 전체적인 동작이 증가할 수 있도록 노이즈에 따른 센싱타임을 조절하기 위한 반도체 메모리 소자의 센싱타임 조절장치를 제공함에 그 목적이 있다.
제1도는 본 발명에 따른 센싱타임 조절장치의 블럭도.
제2도는 본 발명의 실시예 1에 따른 센싱타임 조절장치의 회로도.
제3도는 본 발명의 실시예 2에 따른 센싱타임 조절장치의 회로도.
제4도는 상기 제2도, 제3도에 대한 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1, 2, 3, 4, 5, 6, 7, 8 : 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8 센싱타임 조절부
MN : NMOS형 트랜지스터 MP : PMOS형 트랜지스터
상기 목적 달성을 위한 본 발명의 센싱타임 조절장치는 소정의 신호를 입력으로 받아 S/A 드라이버를 인에이블시키는 신호를 출력하는 S/A 드라이버 인에이블 신호 발생수단을 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
제1도는 본 발명에 따른 센싱타임 조절장치의 블럭도로서, 비트라인 S/A 드라이버에서 출력되는 RTO, SB 신호에 의해 구동되는 비트라인 S/A와, S/A 드라이버 인에이블 신호(reb) 및 S/A 드라이버 인에이블 신호(se)에 의해 구동되어 상기 비트라인 S/A를 구동시키는 RTO, SB 신호를 출력하는 S/A 드라이버와, 센스 제너레이션 신호(sg)ㆍ홀 선택 인에이블 신호(hsb)ㆍ올 블럭 선택신호(abs)를 입력으로 받아 상기 S/A 드라이버를 구동시키는 S/A 드라이버 인에이블 신호(reb), S/A 드라이버 인에이블 신호(se)를 출력하는 S/A 드라이버 인에이블 신호 발생기로 구성되어 있다.
여기서, 센스 제너레이션 신호(sg)는 워드라인이 턴-온되어 가장 취약한 위치에 있는 셀이 턴-온되는 시간을 고려한 신호이다.
홀 선택 인에이블 신호(hsb)는 홀(hole)이 선택될때 인에이블되는 신호이다.
올 블럭 선택 신호(abs)는 정상 모드인가 모든 서브 블럭이 액티브되는 올 블럭 선택 신호(abs) 모드인가에 따라 하이 또는 로우값을 갖게 되어 S/A 드라이버 인에이블 신호(reb)/S/A 드라이버 인에이블 신호(se)가 액티브 되는 속도를 조절하여 주는 신호이다.
워드라인이 턴-온되어 상기 워드라인에 매달린 셀들의 데이타가 비트라인에 실리는 전하분배에 의해 비트라인과 /비트라인 사이에 작은 전압차가 발생된다. 이 작은 전압차는 크로스 커플드 비트라인 S/A(Cross Coupled Bit Line S/A)에 의해 더욱 벌어지게 되는데 이때 비트라인 S/A를 드라이브 해주는 S/A 드라이버의 RTO에 의해서 좀더 높은 전압을 가졌던 쪽은 Vcc로, SB에 의해서 좀더 낮은 전압을 가졌던 비트라인은 Vss로 간다. 이때 RTO와 SB가 Vcc, Vss로 가는 타이밍이 센싱타임을 결정짓게 된다.
RTO/SB를 빨리 Vcc/Vss로 가게하면 짧은 시간동안 전류가 갑자기 증가하게 되므로 이에 따른 유도 기전력에 의해 파워라인의 노이즈 문제가 심각하게 된다. 따라서 파워라인의 노이즈가 신호의 로직 하이와 로우를 왜곡시키지 않을 정도로 센싱타임을 늦춰주어야 한다.
RTO/SB가 인에이블 되는 스피드는 인에이블 신호 S/A 드라이버 인에이블 신호(reb)/S/A 드라이버 인에이블 신호(se)에 의해 제어된다.
본 발명에서는 정상적인 디램 모드에서는 S/A 드라이버 인에이블 신호(reb)/S/A 드라이버 인에이블 신호(se)를 상대적으로 빨리 액티브시켜 센싱타임을 상대적으로 빠르게 해주고 모든 서브 블럭이 액티브되는 모드에서는 S/A 드라이버 인에이블 신호(reb)/S/A 드라이버 인에이블 신호(se)를 상대적으로 느리게 액티브시켜 센싱타임을 느리게 해주어 노이즈에 대한 면역을 갖으면서 동시에 가능한한 센싱타임을 줄여 동작속도를 높여주는 것이 요점이다.
제2도는 본 발명의 실시예 1에 따른 센싱타임 조절장치의 회로도로서, 제1 인버터(IV1)에 의해 반전된 센스 제너레이션 신호(sg)와 홀 선택 인에이블 신호(hsb)를 입력으로 하여 논리 연산된 값을 제1 노드로 출력시키는 제1 노아게이트(NR1)와, 상기 제1 노드와 제2 노드 사이에 접속된 제2 인버터(IV2)와, 상기 제2 노드와 제1 PMOS형 트랜지스터(MP1) 게이트 단자 사이에 접속된 제3 인버터(IV3)와, 게이트로 상기 제3 인버터 출력신호가 인가되고 전원전압단자와 S/A 드라이버 인에이블 신호(reb) 출력단 사이에 접속된 제1 PMOS형 트랜지스터와, 일측 단자로 /올 블럭 선택 신호(abs)가 입력되고 타측 단자로 상기 제2 노드상의 신호가 입력되어 논리 연산된 값을 제1 NMOS형 트랜지스터(MN1) 게이트 단자로 출력하는 제2 노아 게이트(NR2)와, 게이트로 상기 제2 노아 게이트 출력신호가 인가되고 상기 S/A 드라이버 인에이블 신호(reb) 출력단자와 제3 노드 사이에 접속된 제1 NMOS형 트랜지스터와, 상기 제3 노드와 접지전압 단자 사이에 직렬접속된 제1, 제2 저항(R1=2k, R2=1k)으로 이루어진 제1 센싱타임 조절부(1)와, 일측 단자로 올 블럭 선택 신호(abs)가 입력되고 타측 단자로 상기 제2 노드상의 신호가 입력되어 논리 연산된 값을 제3 NMOS형 트랜지스터(MN3) 게이트 단자로 출력하는 제3 노아 게이트(NR3)와, 게이트로 상기 제3 노아 게이트(NR3) 출력신호가 인가되고 상기 S/A 드라이버 인에이블 신호(reb) 출력단자와 제5 노드 사이에 접속된 제3 NMOS형 트랜지스터와, 상기 제5 노드와 접지전압 단자 사이에 직렬접속된 제5, 제6 저항(R5=8k, R6=4k)으로 이루어진 제2 센싱타임 조절부(2)와, 전원전압 단자와 제4 노드 사이에 직렬접속된 제3, 제4 저항(R3=1k, R4=2k)으로 이루어진 제3 센싱타임 조절부(3)와, 게이트로 제1 낸드 게이트(ND1) 출력신호가 인가되고 상기 제4 노드와 S/A 드라이버 인에이블 신호(se) 출력단자 사이에 접속된 제2 PMOS형 트랜지스터(MP2)와, 일측 단자로 올 블럭 선택 신호(abs)가 입력되고 타측 단자로 상기 제1 노드상의 신호가 입력되어 논리 연산된 값을 상기 제2 PMOS형 트랜지스터 게이트 단자로 출력하는 제1 낸드 게이트와, 게이트로 상기 제2 노드상의 신호가 인가되고 상기 S/A 드라이버 인에이블 신호(se) 출력단자와 접지전압 단자 사이에 접속된 제2 NMOS형 트랜지스터(MN2)와, 전원전압 단자와 제6 노드 사이에 직렬접속된 제7, 제8 저항(R7=4k, R8=16k)으로 이루어진 제4 센싱타임 조절부(4)와, 일측단자로 /올 블럭 선택 신호(abs)가 입력되고 타측단자로 상기 제1 노드상의 신호가 입력되어 논리 연산된 값을 제3 PMOS형 트랜지스터(MP3) 게이트 단자로 출력하는 제2 낸드 게이트(ND2)와, 게이트로 상기 제2낸드 게이트 출력신호가 인가되고 상기 제6 노드와 상기 S/A 드라이버 인에이블 신호(se) 출력단자 사이에 접속된 제3 PMOS형 트랜지스터로 구성된다.
이하, 상기 구성으로 이루어진 본 발명의 실시예 1을 상세히 설명하면 센스 제너레이션 신호(sg), 홀 선택 인에이블 신호(hsb), 올 블럭 선택 신호(abs), /올 블럭 선택 신호(/abs)가 각각 인가되면 센싱이 일어나기 전에는 제3 인버터, 제2 노아 게이트, 제3 노아 게이트 출력단에는 로우 신호가 출력되고 제1 낸드 게이트, 제2 낸드 게이트, 제2 노드상은 하이가 되어 상기 제1 PMOS형 트랜지스터와 제2 NMOS형 트랜지스터가 턴-온되어 S/A 드라이버 인에이블 신호(reb)는 하이가 S/A 드라이버 인에이블 신호(se)는 로우가 출력된다.
상기 상태에서 센싱을 수반하는 동작에서는 S/A 드라이버 인에이블 신호(reb), S/A 드라이버 인에이블 신호(se)가 각각 로우, 하이로 천이하게 되는데 정상 모드에서는 제1 PMOS형 트랜지스터, 제2 NMOS형 트랜지스터가 턴-오프되고 제1 NMOS형 트랜지스터, 제2 PMOS형 트랜지스터가 턴-온되어 S/A 드라이버 인에이블 신호(reb), S/A 드라이버 인에이블 신호(se) 출력단자는 빠르게 각각 로우와 하이로 천이하게 되어 센싱타임이 빠르게 일어나고 결국 전체적인 동작이 빠르게 이루어진다.
한편, 프로세스 모드에서는 제3 NMOS형 트랜지스터, 제3 PMOS형 트랜지스터가 턴-온되어 S/A 드라이버 인에이블 신호(reb), S/A 드라이버 인에이블 신호(se)가 각각 로우와 하이로 천이하는 시간이 길어지게 된다. 즉 센싱이 이루어지는 시간이 길어지게 된다.
이와같이 S/A 드라이버 인에이블 신호(reb), S/A 드라이버 인에이블 신호(se)가 정상모드에서와 프로세스 모드에서 각각 로우와 하이로 천이되는 시간이 다르게 나타나는 이유는 저항값에 차이가 있기 때문이다. S/A 드라이버 인에이블 신호(reb)의 경우 정상모드에서 R1, R2의 합성저항치가 R5, R6의 합성저항치보다 작기 때문에 하이에서 로우로 천이되는 시간이 짧아지고 프로세스 모드에서 R5, R6의 합성저항치가 더 커 하이에서 로우로 천이되는 시간이 길어지는 것이다.
S/A 드라이버 인에이블 신호(se)의 경우도 마찬가지의 결과를 얻기 때문에 이에 대한 설명은 약하기로 한다.
센싱동작에서 파워라인의 노이즈가 증가되더라도 이와같이 센싱타임을 적절히 낮추어 주기 때문에 노이즈에 따른 데이타/신호의 로직 하이와 로직 로우가 왜곡되지 않고 디램의 동작이 정상적으로 이루어진다.
제3도는 본 발명의 실시예 2에 따른 센싱타임 조절장치의 회로도로서, 센스 제너레이션 신호(sg)를 반전시켜 제4 노아 게이트(NR4) 일측단자로 출력하는 제4 인버터(IV4)와, 상기 제4 인버터 출력신호와 홀 선택 인에이블 신호(hsb)를 입력으로 하여 논리연산한 값을 제11 노드로 출력하는 제4 노아 게이트와, 상기 제11 노드와 제12 노드 사이에 접속된 제1 스위칭부와, 상기 제11 노드와 제13 노드 사이에 접속된 제2 스위칭부와, 게이트로 제12 노드상의 신호가 인가되고 전원전압 단자와 제14 노드 사이에 접속된 제13 PMOS형 트랜지스터(MP13)와, 게이트로 상기 제12 노드상의 신호가 인가되고 상기 제14 노드와 제15 노드 사이에 접속된 제13 NMOS형 트랜지스터(MN13)와, 상기 제15 노드와 접지전압 단자 사이에 직렬접속된 제11, 제12 저항(R11=2k, R12=1k)으로 구성된 제5 센싱타임 조절부(5)와, 상기 제14 노드와 S/A 드라이버 인에이블 신호(reb) 출력단자 사이에 접속된 제3 스위칭 수단과, 상기 제12 노드와 제18 노드 사이에 접속된 제5 인버터(IV5)와, 전원전압 단자와 제20 노드 사이에 직렬접속된 제15, 제16 저항(R15=1k, R16=3k)으로 구성된 제6 센싱타임 조절부(6)와, 게이트로 상기 제18 노드상의 신호가 인가되고 제20 노드와 제21 노드사이에 접속된 제15 PMOS형 트랜지스터(MP15)와, 게이트로 제18 노드상의 신호가 인가되고 상기 제21 노드와 접지전압 단자 사이에 접속된 제15 NMOS형 트랜지스터(MN15)와, 상기 제21 노드와 S/A 드라이버 인에이블 신호(se) 출력단자 사이에 접속된 제4 스위칭부와, 게이트로 제13 노드상의 신호가 인가되고 전원전압 단자와 제16 노드 사이에 접속된 제14 PMOS형 트랜지스터(MP14)와, 게이트로 상기 제13 노드상의 신호가 인가되고 상기 제16 노드와 제17 노드 사이에 접속된 제14 NMOS형 트랜지스터(MN14)와, 상기 제17 노드와 접지전압 단자 사이에 직렬접속된 제13, 제14 저항(R13=8k, R14=4k)으로 구성된 제7 센싱타임 조절부(7)와, 상기 제16노드와 S/A 드라이버 인에이블 신호(reb) 출력단자 사이에 접속된 제5 스위칭부와, 상기 제13 노드와 제19 노드 사이에 접속된 제6 인버터(IV6)와, 전원전압 단자와 제22 노드 사이에 직렬접속된 제17, 제18 저항(R17=4k, R18=12k)으로 구성된 제8 센싱타임 조절부(8)와, 게이트로 상기 제19 노드상의 신호가 인가되고 상기 제22 노드와 제23 노드 사이에 접속된 제16 PMOS형 트랜지스터(MP16)와, 게이트로 상기 제19 노드상의 신호가 인가되고 상기 제23 노드와 접지전압 단자 사이에 접속된 제16 NMOS형 트랜지스터(MN16)와, 상기 제23 노드와 S/A 드라이버 인에이블 신호(se) 출력단자 사이에 접속된 제6 스위칭부로 구성된다.
상기 제1 스위칭부는 게이트로 올 블럭 선택신호가 인가되는 제11 NMOS형 트랜지스터(MN11)와 게이트로 /올 블럭 선택신호가 인가되는 제11 PMOS형 트랜지스터(MP11)가 병렬접속되어 있다.
상기 제2 스위칭부는 게이트로 /올 블럭 선택신호가 인가되는 제12 NMOS형 트랜지스터(MN12)와 게이트로 올 블럭 선택신호가 인가되는 제12 PMOS형 트랜지스터(MP12)가 병렬접속되어 있다.
상기 제3 스위칭부는 게이트로 올 블럭 선택신호가 인가되는 제17 NMOS형 트랜지스터(MN17)와 게이트로 /올 블럭 선택신호가 인가되는 제17 PMOS형 트랜지스터(MP17)가 병렬접속되어 있다.
상기 제4 스위칭부는 게이트로 올 블럭 선택신호가 인가되는 제18 NMOS형 트랜지스터(MN18)와 게이트로 /올 블럭 선택신호가 인가되는 제18 PMOS형 트랜지스터(MP18)가 병렬접속되어 있다.
상기 제5 스위칭부는 게이트로 /올 블럭 선택신호가 인가되는 제19 NMOS형 트랜지스터(MN19)와 게이트로 올 블럭 선택신호가 인가되는 제19 PMOS형 트랜지스터(MP19)가 병렬접속되어 있다.
상기 제6 스위칭부는 게이트로 /올 블럭 선택신호가 인가되는 제20 NMOS형 트랜지스터와 게이트로 올 블럭 선택신호가 인가되는 제20 PMOS형 트랜지스터(MP20)가 병렬접속되어 있다.
상기 구성으로 이루어진 본 발명의 실시예 2에 대한 동작관계를 살펴보면 정상모드에서 제12 노드상의 전위가 하이가 되어 제13 NMOS형 트랜지스터가 턴-온되고 제15 PMOS형 트랜지스터가 턴-온되어 S/A 드라이버 인에이블 신호(reb)와 S/A 드라이버 인에이블 신호(se)가 각각 빠르게 로우와 하이로 천이하게 되어 전체적인 동작속도가 빨라진다.
한편, 프로세스 모드에서 제13 노드상의 전위가 하이가 되어 제14 NMOS형 트랜지스터와 제16 PMOS형 트랜지스터가 턴-온되어 S/A 드라이버 인에이블 신호(reb)와 S/A 드라이버 인에이블 신호(se)가 각각 천천히 로우와 하이로 천이하게 되어 전류증가에 따른 파워라인의 노이즈로 데이타/신호의 로직 로우와 로직 하이가 왜곡되는 문제를 방지하게 된다.
제4도는 본 발명의 실시예 2, 3에 대한 동작 타이밍도로서, S/A 드라이버 인에이블 신호 발생기로 센스 제너레이션 신호(a), 홀 선택 인에이블 신호(b), 올 블럭 선택 신호(c)가 순차적으로 입력되어 두개의 S/A 드라이버 인에이블 신호(reb, se)가 출력되는 모습을 나타내고 있는데 제4(d)도에 도시된 바와 같이 정상모드에서 센싱전 레벨에서 센싱이 일어나는 전위레벨로의 천이경사가 급격히 이루어지고 있음을 (1), (2)에 나타내고 있다.
반대로 프로세스 모드의 경우는 천이경사가 완만하게 진행(3, 4)되고 있으며 이는 전류의 증가에 따른 파워라인의 노이즈로 데이타/신호의 로직 로우, 로직 하이가 왜곡되는 것을 방지하게 된다.
이상에서 설명한 바와같이, 본 발명의 센싱타임 조절장치를 반도체 메모리 소자에 구현하게 되면 정상모드에서는 센싱타임을 빠르게 하고 프로세스 모드에서는 센싱타임을 데이타/신호의 로직 로우와 로직 하이가 왜곡되지 않는 상태에서 적절하게 조절하므로써 파워라인의 노이즈에 따른 데이타/신호의 왜곡을 방지하므로써 동작속도를 향상시키고 안정적인 디램동작이 이루어지는 효과가 있다.

Claims (7)

  1. 비트라인 센스 앰프와 이를 구동시키는 센스 앰프 드라이버를 포함하는 반도체 메모리 소자의 센싱타임 조절장치에 있어서, 제1, 제2, 제3 입력신호들에 의해 동작하여 센싱타임을 조절하는 제1, 제2 센스 앰프 드라이버 인에이블 신호를 출력하는 센스 앰프 드라이버 인에이블 신호 발생수단을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 센싱타임 조절장치.
  2. 제1항에 있어서, 상기 센스 앰프 드라이버 인에이블 신호 발생수단은 상기 제1, 제2 입력신호를 조합하기 위한 제1 논리 게이트와, 상기 제1 논리 게이트 출력신호와 상기 제3 입력신호를 조합하여 제1 센싱타임 조절부를 제어하기 위한 제2 논리 게이트와, 상기 제1 논리 게이트 출력신호와 상기 제3 입력신호를 조합하여 제2 센싱타임 조절부를 제어하기 위한 제3 논리 게이트와, 상기 제1 논리 게이트 출력신호와 상기 제3 입력신호를 조합하여 제3 센싱타임 조절부를 제어하기 위한 제4 논리 게이트와, 상기 제1 논리 게이트 출력신호와 상기 제3 입력신호를 조합하여 제4 센싱타임 조절부를 제어하기 위한 제5 논리 게이트와, 상기 제2 논리 게이트에 의해 제어되어 정상모드시 상기 제1 센스 앰프 드라이버 인에이블 신호를 빠르게 로우로 천이시키는 제1 센싱타임 조절수단과, 상기 제3 논리 게이트에 의해 제어되어 프로세스 모드시 상기 제1 센스 앰프 드라이버 인에이블 신호를 느리게 로우로 천이시키는 제2 센싱타임 조절수단과, 상기 제4 논리 게이트에 의해 제어되어 정상모드시 상기 제2 센스 앰프 드라이버 인에이블 신호를 빠르게 하이로 천이시키는 제3 센싱타임 조절수단과, 상기 제5 논리 게이트에 의해 제어되어 프로세스 모드시 상기 제2 센스 앰프 드라이버 인에이블 신호를 느리게 하이로 천이시키는 제4 센싱타임 조절수단을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 센싱타임 조절장치.
  3. 제2항에 있어서, 상기 제1, 제2, 제3 논리 게이트는 노아 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 센싱타임 조절장치.
  4. 제2항에 있어서, 상기 제4, 제5 논리 게이트는 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 센싱타임 조절장치.
  5. 제2항에 있어서, 상기 제1 센싱타임 조절수단의 합성저항이 상기 제2 센싱타임 조절수단의 합성저항보다 작고 상기 제3 센싱타임 조절수단의 합성저항이 상기 제4센싱타임 조절수단의 합성저항보다 작은 것을 특징으로 하는 반도체 메모리 소자의 센싱타임 조절장치.
  6. 제1항에 있어서, 상기 센스 앰프 드라이버 인에이블 신호 발생수단은 상기 제1, 제2 입력신호를 조합하기 위한 제1 논리 게이트와, 상기 제1 논리 게이트 출력신호를 제어하기 위한 제1, 제2 스위칭 수단과, 상기 제1 스위칭 수단에 의해 제어되어 정상모드시 제1 센스 앰프 드라이버 인에이블 신호 및 제2 센스 앰프 드라이버 인에이블 신호를 각각 빠르게 로우와 하이로 천이시키는 제1, 제2 센싱타임 조절수단과, 상기 제2 스위칭 수단에 의해 제어되어 프로세스 모드시 제1 센스 앰프 드라이버 인에이블 신호 및 제2 센스 앰프 드라이버 인에이블 신호를 각각 느리게 로우와 하이로 천이시키는 제3, 제4 센싱타임 조절수단을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 센싱타임 조절장치.
  7. 제6항에 있어서, 상기 제1 센싱타임 조절장치 합성저항값이 상기 제3 센싱타임 조절장치 합성저항값보다 작고 상기 제2 센싱타임 조절장치 합성저항값이 상기 제4 센싱타임 조절장치 합성저항값보다 작은 것을 특징으로 하는 반도체 메모리 소자의 센싱타임 조절장치.
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