TW201316452A - Ｕ形金氧半（ｍｏｓ）溝槽外形最佳化及使用微波之蝕刻損壞移除 - Google Patents
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Abstract
本發明描述半導體器件及用於製造此等器件之方法。可藉由以下操作形成UMOS(U形MOSFET)半導體器件：提供一半導體基板；使用一濕式或乾式蝕刻製程在該基板中形成一溝槽；及接著在低溫下使用微波(MW)輻射該溝槽。該MW輻射製程改良該溝槽之外形且修復由該乾式蝕刻製程引起的對該溝槽結構之損壞。該微波輻射可幫助使該半導體基板中之Si或SiGe原子重新對準，且對在該乾式蝕刻製程後存在之缺陷進行退火消除。又，該微波輻射可吸收在該乾式蝕刻製程中使用的留在該溝槽結構之晶格中之原子或離子。描述了其他實施例。
Description
本申請案大體係關於半導體器件及用於製造此等器件之方法。更特定言之，本申請案描述含有溝槽結構之UMOS半導體器件，該等溝槽結構具有已藉由使用微波輻射最佳化之外形且具有已使用微波輻射移除之蝕刻損壞。
本申請案主張2011年7月14日申請之美國臨時申請案第61/507,728號之優先權，該申請案之全部揭示內容被以引用的方式併入本文中。
含有積體電路(IC)或離散器件之半導體器件在廣泛的多種電子裝置中使用。IC器件(或晶片，或離散器件)包含已在半導體材料之基板之表面中製造的微型化電子電路。該等電路由許多重疊之層構成，包括含有可擴散至基板內之摻雜劑的層(叫作擴散層)，或含有植入至基板內之離子的層(植入層)。其他層為導體(多晶矽或金屬層)或導電層之間的連接(導通體或接觸層)。IC器件或離散器件可按逐層製程來製造，逐層製程使用許多步驟之組合，包括生長層、成像、沈積、蝕刻、摻雜及清潔。矽晶圓通常用作基板，且使用光微影來標記待摻雜的基板之不同區域，或沈積及界定多晶矽、絕緣體或金屬層。
一類型之半導體器件--金屬氧化物矽場效應電晶體(MOSFET)器件，可廣泛用於許多電子裝置中，包括汽車電子器件、磁碟機及電源供應器。一些MOSFET器件可形
成於已在基板中創造之溝槽中。使溝槽組態有吸引力之一特徵為，電流垂直地流過MOSFET之通道。此准許比電流水平地流過通道且隨後垂直地流過汲極之其他MOSFET高的單元及/或電流通道密度。溝槽MOSFET器件含有形成於溝槽中之一閘極結構，閘極結構含有在溝槽之側壁及底部上(亦即，鄰近基板材料)的一閘極絕緣層，伴有已形成於閘極絕緣層上之一導電層。
本申請案描述半導體器件及用於製造此等器件之方法。可藉由以下操作形成UMOS(U形MOSFET)半導體器件：提供一半導體基板；使用一濕式或乾式蝕刻製程在該基板中形成一溝槽；及接著在低溫下使用微波(MW)輻射該溝槽。MW輻射製程改良了溝槽之外形且修復由乾式蝕刻製程引起的對溝槽結構之損壞。微波輻射可幫助使半導體基板中之Si或SiGe原子重新對準，且對在乾式蝕刻製程後存在之缺陷進行退火消除。又，微波輻射可吸收在乾式蝕刻製程中使用之留在溝槽結構之晶格中的原子或離子。
可按照圖更好地理解以下描述。
該等圖說明半導體器件及用於製造此等器件之方法之特定態樣。與以下描述一起，該等圖證實且解釋方法以及經由此等方法產生之結構的原理。在圖式中，為了清晰起見，誇示了層及區之厚度。不同圖式中之相同參考數字表示相同元件，且因此將不重複其描述。由於本文使用術語
「在...上」、「附接至」或「耦合至」，因此一個物件(例如，材料、層、基板等)可在另一物件上、附接至另一物件或是耦合至另一物件，無論該一個物件是否直接在另一物件上、附接至另一物件或耦合至另一物件，或在該一個物件與另一物件之間存在一或多個插入物件。又，在提供了之情況下，方向(例如，上方、下方、頂部、底部、側面、上、下、下面、上面、上部、下部、水平、垂直、「x」、「y」、「z」等)為相對的且僅以實例來提供，且為了易於說明及論述且不是為了限制。此外，在對一列元件(例如，元件a、b、c)進行參考之情況下，此參考意欲包括所列舉之元件自身中之任一者、少於全部列舉之元件之任一組合及/或全部所列舉之元件之組合。
除了任何先前指示之修改外，在不脫離此描述之精神及範圍之情況下，熟習此項技術者可設想許多其他變形及替代配置，且隨附申請專利範圍意欲涵蓋此等修改及配置。因此，雖然上文已結合目前被視為最實際且最佳態樣之內容來特定且詳細地描述了資訊，但一般熟習此項技術者將顯而易見，在不脫離本文闡明之原理及概念之情況下可進行許多修改，包括(但不限於)形式、功能、操作方式及用途。又，如本文中使用，實例意在僅為說明性的，且不應解釋為以任何方式進行限制。
以下描述提供特定細節以便提供透徹理解。然而，熟習此項技術者應理解，半導體器件以及製造及使用該等器件之相關聯方法可在不使用此等特定細節之情況下實施及使
用。實際上，半導體器件及相關聯方法可藉由修改所說明之器件及方法來進行實踐，並且可與行業中習知使用之任何其他裝置及技術結合使用。舉例而言，雖然描述參照U-MOS(U形MOSFET)半導體器件，但可針對任何其他類型之半導體器件(諸如，LDMOS或CMOS器件)來對其進行修改，該等其他類型之半導體器件可或可不含有在溝槽中形成之閘極結構。
半導體器件及用於製造此等器件之方法之一些實施例說明於圖中且在本文中進行描述。在此等實施例中，方法可如圖1中所描繪開始，此時首先提供半導體基板105作為半導體結構100之部分。可使用任何半導體基板作為基板105。一些基板之實例包括單晶矽晶圓、磊晶Si層及/或諸如用在絕緣體上覆矽(SOI)技術中之結合晶圓。又，通常用於電子器件之任何其他半導材料在正當條件下可用作用於基板105之材料，包括Ge、SiGe、GaN、C及/或任何純半導體或複合半導體，諸如，III-V或II-VI及其變體。此等基板中之任何者或全部可保持未摻雜或摻雜有任何數目個p型或n型摻雜劑或摻雜劑之組合。在一些組態中，基板105包含單晶Si或SiGe晶圓，其大量摻雜有任何類型或任何數目個n型摻雜劑至所要的濃度，如圖1中所示。
半導體結構100可視情況含有位於基板105之上表面之一部分上的一或多個磊晶(或「epi」)層。在圖1中，將個別磊晶層(或多個磊晶層)描繪為磊晶層110。在一些組態中，磊晶層110實質上覆蓋基板105之整個上表面。在將Si用作
用於基板105之材料之情況下，磊晶層110包含Si。磊晶層110可使用任何製程來提供，包括任何磊晶沈積製程。在一些情況下，磊晶層可少量摻雜有任何類型或任何數目個p型摻雜劑，如圖1中所示。
接下來，如圖2所示，可在磊晶層110(且視情況在基板105中)形成溝槽120。可藉由任何製程形成溝槽120，包括使用在磊晶層110之上表面上形成的遮罩115，如圖1中所示。接著藉由使用任何蝕刻劑蝕刻磊晶層110(且在需要時蝕刻基板105)之材料來創造溝槽120。在一些實施例中，可使用乾式蝕刻製程來蝕刻磊晶層110，直至溝槽120在磊晶層110中已達到所要的深度及寬度。
可控制溝槽120之深度及寬度以及寬度與深度之比率(縱橫比)，使得稍後沈積之絕緣層適當地填充在溝槽中並使空隙之形成最小化。在一些實施例中，溝槽之深度可範圍自約0.1 μm至約100 μm。在其他實施例中，溝槽之深度可範圍自約2 μm至約5 μm。在又其他實施例中，溝槽之深度可為此等量之任何合適組合或子範圍。
在一些實施例中，溝槽之寬度可範圍自約0.1 μm至約50 μm。在其他實施例中，溝槽之寬度可範圍自約0.1 μm至約1 μm。在又其他實施例中，溝槽之深度可為此等量之任何合適組合或子範圍。
在溝槽中之此等深度及寬度之情況下，溝槽之縱橫比可範圍自約1：1至約1：50。在其他實施例中，溝槽之縱橫比可範圍自約1：5至1：8.3。在又一些實施例中，溝槽之縱橫比
可為此等量之任何合適組合或子範圍。
在一些實施例中，溝槽120之結構可使用乾式蝕刻製程來創造。然而，乾式蝕刻製程中使用之乾式蝕刻劑有時可能在溝槽之底部中留下受損壞之基板材料，此係因為乾式蝕刻製程使用定向蝕刻。
又，乾式蝕刻製程後的溝槽結構之外形有時可能不令人滿意。舉例而言，溝槽外形可能不令人滿意係因為其尚未經最佳化以使底部變圓並控制圓錐角以促進完全填滿溝槽，而具有極少或無縫隙或空隙。此不令人滿意之溝槽外形可能有損稍後將在溝槽中形成的(MOSFET器件之)導電閘極之電效能。舉例而言，此電效能可能受損係因為擊穿電壓、閘極至源極洩漏及/或切換速度可隨著此不令人滿意之溝槽外形而降低。
可藉由在乾式蝕刻製程後使用軟蝕刻製程來對受損壞之基板材料進行修補及/或改良不令人滿意之溝槽外形。此補充之軟蝕刻製程可藉由用含CF2及O2之氣體混合物蝕刻溝槽結構來執行。軟蝕刻製程可移除在乾式蝕刻製程期間可能無意中被氧化之溝槽側壁上的氧化物。但軟蝕刻製程亦不幸地可移除溝槽中之一些Si材料，從而減少將存在於MOSFET結構之通道區(稍後形成於溝槽中)中的矽材料之量。通道區中的Si材料之此損失可能不利於窄間距器件，此係因為其可限制藉由給定微影裝置可實現之間距，此歸因於一旦溝槽經圖案化及蝕刻的不合需要之溝槽變寬，從而導致需要用更昂貴之微影及步進機裝置以較窄間距處理
或在Rsp增大之情況下增大晶粒大小(即，在較高之製程成本下，在給定RDSON之情況下，較高之晶粒大小或減小之晶粒大小)。
當乾式蝕刻製程使用定向蝕刻時，其亦可在溝槽之底部處創造銳角轉角，從而導致洩漏問題。為了使此等銳角轉角變圓，可使用高溫製程在溝槽之底部中創造閘極氧化物。此高溫氧化製程可使Si材料在氧化物形成期間流動。又，所使用之高溫亦可使來自磊晶層之摻雜劑以不受控之方式向上擴散至溝槽內。為了減少或消除此向上擴散，在溝槽中沈積昂貴之擴散障壁(通常由As製成)，從而需要額外之處理及增加之成本。因此，此等額外製程步驟(軟蝕刻製程及高溫氧化製程)兩者均增加了製造製程之複雜性及成本。
在一些實施例中，此等兩個額外製程(軟蝕刻製程及高溫氧化製程)可藉由用微波(MW)輻射製程替換而消除，以改良溝槽之外形及/或移除自乾式蝕刻製程產生之受損壞結構。在基板105包含Si或SiGe材料之情況下，可將MW輻射施加至受損壞或畸形溝槽。MW輻射有助於藉由重新對準Si或SiGe原子來對可能存在於溝槽外形中之缺陷進行退火消除。又，MW輻射幫助吸收在蝕刻氣體(例如F、Cl、H及/或H2)中使用之因乾式蝕刻製程而留在晶格結構中之原子或離子。此微波加熱過程不消耗Si材料或至少最小化Si材料之消耗且避免(或最小化)高溫處理之使用。
為了改良溝槽外形，可用微波輻射半導體結構，且視情
況藉由補充之加熱系統對半導體結構進行加熱，以達到用於MW輻射之所要的溫度。在MW輻射期間可使用足以移除受損壞之結構及/或改良溝槽外形之任何溫度。在一些實施例中，此等低溫可小於約800℃。在其他實施例中，此等低溫可範圍自約200℃至約800℃。在又其他實施例中，該等溫度可範圍自約400℃至約550℃。在再其他實施例中，此等低溫可為此等溫度之任何合適組合或子範圍。
微波輻射可使用政府法規允許用於行業應用的任何頻率或波長之微波。在一些實施例中，微波之頻率及波長可為國際法規允許用於行業應用之任何頻率及波長。在其他實施例中，微波之頻率可範圍自約2.45 GHz至約5.8 GHz，且具有範圍自約52 mm至約123 mm之波長。
可將微波輻射執行達足以移除受損壞之結構及/或改良溝槽外形之任何時間。在一些實施例中，該時間可多達約120分鐘，其遠短於在一些習知爐製程中常需要之5至6個小時。在其他實施例中，此時間可範圍自約1分鐘至約120分鐘。在又其他實施例中，該時間可範圍自約2分鐘至約60分鐘。在再其他實施例中，該時間可範圍自約2分鐘至約15分鐘。在更其他實施例中，該時間可為此等量之任何合適組合或子範圍。
在一些實施例中，可使用快速熱處理(RTP)及MW輻射之組合來移除受損壞之結構及/或改良溝槽外形。在此等實施例中，RTP可自約900℃至約1100℃執行達約2分鐘至約15分鐘，且MW退火製程可自約200℃至約550℃執行達約2
分鐘至約30分鐘。
在一些實施例中，仍可使用軟蝕刻製程及/或高溫氧化製程來移除受損壞之結構及/或改良溝槽外形，但接著為MW輻射，而非用MW輻射來替換。在此等實施例中，溝槽之Si表面在用MW輻射進行轉角變圓及損壞修復前應無氧。此組態可藉由使用氟化氫銨或HF進行乾式或濕式預清潔、接著在真空下轉移至MW處理腔室來實現。接著可在H2背景氣體中執行用MW輻射進行之Si損壞退火及溝槽外形最佳化，以進一步與溝槽中之殘餘氧反應且提供與溝槽中之矽損壞相耦合之H原子。此製程使晶格中之Si原子能夠流動且使損壞退火能夠在較低溫度執行。
因此，軟蝕刻製程及/或高溫氧化製程(預清潔製程)可與真空轉移至微波裝置內相耦合以隨後使用MW輻射進行Si損壞移除及溝槽外形最佳化。因此可在第一裝置中對圖2中所說明之結構執行預清潔處理，且接著可在真空下將所得結構轉移至第二裝置，在第二裝置中，可將MW輻射施加至彼結構以最佳化溝槽外形及/或移除受損壞之材料。
但在其他實施例中，可使用組合式預清潔及微波退火裝置。在此等實施例中，該製程(及所使用之裝置)可經組態，使得可在同一裝置中執行預清潔過程及MW輻射製程。在此等組態中，此組合式裝置可藉由使用自預清潔裝置(諸如，由Applied Materials或Tokyo Electron Labs製造之彼等乾式氧化物蝕刻裝置)修改的任何第一腔室並將其與自能夠進行MW輻射之裝置修改的第二腔室耦合(使用在
兩個腔室之間的負載鎖)來組態。或者，此組合式裝置可藉由使用將含有基板之晶圓置放至乾式蝕刻腔室內之群集裝置來組態。一旦乾式蝕刻完成，則組合式裝置將晶圓從彼腔室移除且接著將其置放至MW腔室內，所有操作均在將晶圓維持在真空下時進行。因此，可最佳化溝槽外形且移除受損壞之材料，而不需要具有兩個裝置且不需要裝置之間的轉移製程。
可用於此組合式裝置中之微波部分的分批反應器之一實例說明於圖4中。此分批反應器可獲得所要的溝槽外形，且可移除受損壞之材料，同時可一次處理一個以上晶圓。分批反應器200含有由反應器壁210形成之反應器腔室205。分批反應器200含有用於將在沈積製程期間使用之氣體混合物之入口215及出口220。含Si之氣體、載氣及/或摻雜劑氣體可作為單一氣體組合引入至入口215內或其可個別地引入。一旦MW輻射完成，則氣體經由出口220退出。
反應器200亦含有石英晶座板225。板225可與任何數目個晶圓一起使用，該數目受反應器之大小以及MW場均勻的區域之大小限制。在一些組態中，晶座板225之間含有的晶圓之數目可範圍自1至12。在其他組態中，晶座板225之間含有的晶圓之數目可為一個，且使用多個晶座板，其中每一組晶座板之間具有一個晶圓。
在一些組態中，晶圓225之任一側上的石英晶座板可充當微波反射器，及/或高度摻雜之含Si晶圓可充當微波吸收器。此等組態允許反應器200將MW場聚焦至晶座板內並穿
過其上方之晶圓。在其他組態中，可使用凸出或凹入組態(或其組合)之彎曲晶座板來幫助獨立於所施加之微波功率而使微波場在整個晶圓上均勻。
在一些組態中，在反應器200中可使用複合晶座板。在此等組態中，晶座板含有組合之吸收層及反射層，除了凹入及/或凸出之晶座板幾何形狀外，亦可使用吸收層及反射層來獨立於所施加之MW功率而將微波場聚焦於晶圓處。一些複合晶座板結構之實例包括Si中的SOI(絕緣體上覆矽)埋入層之堆疊，其可用氧在各種深度處進行植入以在Si晶圓內產生所要的SiO2堆疊。
反應器200亦含有至少一MW源230，其供應所需之MW能量。在一些組態中，反應器可含有4個至20個MW源。在圖4中說明之組態中，MW源之數目為四個。MW源可位於反應器周圍以將MW能量提供至腔室205中之所要的位置，如圖4中所示。
反應器200可含有在半導體行業中之沈積反應器中使用的其他組件。舉例而言，反應器200可含有用於量測反應腔室205中之溫度的高溫計240。又，分批反應器可含有壓力感測器、氣體節流閥、危險氣體監視器及類似者。在其他組態中，使用低溫之MW處理所使用的分批反應器可為圖4所示之分批反應器200與圖5所示之分批反應器的組合或混合。
分批反應器200可由對微波透明且仍可保持真空之任何材料製成。舉例而言，如圖4中說明，反應器壁210可包含
石英。當不需要此功能時(諸如，在入口215及出口220之外部部分中)，反應器200之材料可由諸如鋼之其他材料製成。在反應器腔室205包含石英之彼等實施例中，其並不吸收MW輻射，且因此其將比晶圓溫度冷(亦即，約50℃)，從而使分批反應器200製造起來較便宜且操作起來較安全。
在一些實施例中，在微波輻射製程期間可使用背景氣體來防止(或減少)氧氣或濕氣滲進顆粒。此等氣體之實例包括合成氣體，亦即，H2/N2或H2或其組合。此等氣體可以足以獲得此結果之任何濃度存在，諸如，N2中約4%至約100%之H2。
一旦已最佳化溝槽外形及/或移除受損壞之結構，則可執行額外處理以使UMOS半導體器件完整。在一些器件中，舉例而言，此額外處理將包括在溝槽120之底部及側壁中形成閘極絕緣層125。閘極絕緣層可為在半導體器件中使用之任何介電材料。此等介電材料之實例包括氧化矽、氮化矽、氮氧化矽、氧化鉿(HfO2)及其組合。在一些實施例中，閘極絕緣層125可由高品質氧化矽材料(或閘極氧化物)製成。
可藉由在溝槽120之側壁及底部上創造層之任何製程來形成閘極絕緣層125。在一些實施例中，可藉由沈積所要的介電材料直至其溢出溝槽120來形成閘極絕緣層125。在此沈積期間，可將所沈積之介電材料的厚度調整至任何所要的厚度。可使用可在溝槽內形成高度共形步階覆蓋之任
何已知沈積製程來沈積介電材料。此等沈積製程之實例包括化學氣相沈積(CVD)製程，諸如，SACVD(次氣壓CVD)或高密度電漿氧化物(HDP)或原子層沈積(ALD)製程。若需要，則可使用回焊製程來回焊所沈積之介電材料，從而幫助減少介電材料內之空隙或缺陷。在已將介電材料沈積至所要的厚度後，可使用回蝕製程來移除過量之絕緣材料且形成閘極絕緣層125，如圖3中所示。
在閘極絕緣層125包含閘極氧化物層之實施例中，亦可藉由在含有氧化物之氣氛中氧化磊晶層110直至在溝槽120之側壁及底部中已生長所要的厚度之氧化物層來形成閘極氧化物層125。在此等實施例中，可執行氧化製程，直至閘極氧化物層125之厚度可範圍自約60 Å至約500 Å。
可在溝槽結構120中形成閘極導體130(或閘極130)。在一些實施例中，可藉由在溝槽120中及上方沈積所要的導電材料117(諸如，經摻雜或未摻雜之多晶矽)來形成閘極導體130，如圖6中所示。接著，可使用任何製程(包括回蝕製程)來移除導電層117之上部部分。移除製程之結果亦移除了在溝槽側壁之上部部分上的閘極絕緣層125，從而使閘極130上覆形成於溝槽120之底部上的閘極絕緣層125且夾在留在溝槽側壁之下部部分上的閘極絕緣層125之間，如圖7中所示。
接著可使用此項技術中已知之任何製程來使溝槽MOSFET結構完整。在一些實施例中，可在磊晶層110之上部部分中形成p區245，如圖7中所示。可使用此項技術中
已知之任何製程來形成該p區。在一些實施例中，可藉由在磊晶層110之上表面中植入p型摻雜劑且接著使用任何已知製程驅入摻雜劑來形成p區之區245。
接下來，可在磊晶層110的曝露之上表面上形成接觸區235。可使用此項技術中已知之任何製程來形成接觸區235。在一些實施例中，可藉由在磊晶層110之上表面中植入n型摻雜劑且接著使用任何已知製程驅入摻雜劑來形成接觸區235。圖8中說明在形成接觸區235後之所得結構。
接著，用上覆之絕緣層覆蓋閘極130之上表面。上覆之絕緣層可為此項技術中已知之任何絕緣材料。在一些實施例中，上覆之絕緣層包含含有B及/或P之任何介電材料，包括BPSG、PSG或BSG材料。在一些實施例中，可使用任何CVD製程沈積上覆之絕緣層，直至獲得所要的厚度。CVD製程之實例包括PECVD、APCVD、SACVD、LPCVD、HDPCVD或其組合。當在上覆之絕緣層中使用BPSG、PSG或BSG材料時，可對其進行回焊。
接著，移除上覆之絕緣層之一部分以留下絕緣罩265。在圖8中描繪之實施例中，可使用移除在除了閘極130之外的位置中之材料的任何已知遮罩及蝕刻程序來移除上覆之絕緣層。因此，絕緣罩265形成於閘極130上。可使用任何回蝕或平坦化製程來移除過多量的上覆之絕緣層。
接著，如圖9中所描繪，可蝕刻接觸區235及p區245以形成插入區275。可使用任何已知遮蔽及蝕刻製程直至達到所要的深度(至p區245內)來形成插入區275。接下來，如圖
6中所示，可在絕緣罩265及接觸區235之上部部分上沈積源極層(或區)270。源極層270可包含此項技術中已知之任何導電及/或半導材料，包括任何金屬、矽化物、多晶矽或其組合。源極層270可藉由任何已知沈積製程來沈積，包括化學氣相沈積製程(CVD、PECVD、LPCVD)或將所要的金屬用作濺鍍目標之濺鍍製程。源極層260亦將填入插入區275。
在已形成源極層270之後(或之前)，可使用此項技術中已知之任何製程在基板105之背側上形成汲極280。在一些實施例中，可藉由使用此項技術中已知之任何製程(包括研磨、拋光或蝕刻製程)使基板105之背側變薄來在背側上形成汲極280。接著，可如此項技術中已知，在基板105之背側上沈積導電層，直至形成汲極之導電層之所要的厚度，如圖9中所示。
在其他實施例中，可在已藉由濕式蝕刻製程形成溝槽結構後將MW輻射施加至溝槽結構。濕式蝕刻製程有時在溝槽結構上留下材料殘餘物。此等殘餘物可以使用本文中描述之MW輻射製程移除。在一些組態中，可在高達約600℃之溫度在存在或無H2及/或N2背景氣體之情況下執行MW輻射。
對UMOS半導體器件的受損壞之溝槽結構之MW輻射可提供若干合乎需要之特徵。首先，MW加熱可修復受損壞之溝槽結構且改良溝槽外形，藉此增強UMOS器件之電效能。其次，由於未對溝槽使用補充之軟蝕刻製程，因此
MW加熱不消耗UMOS器件之通道區中的任何Si材料。第三，MW輻射可在低溫下執行，藉此避免或減少使用高溫處理可能伴隨之Si滑動以及任何非吾人所樂見之摻雜劑擴散或自動摻雜。第四，低溫下之MW輻射避免了使用擴散障壁來控制磊晶層中之摻雜劑分佈之需要。
亦存在藉由使用本文中描述之製程帶來之安全性改良。藉由H2或H2/N2混合物在小於約600℃之溫度之處理提供了稀釋H2氣體之能力。低於600℃的低溫處理之另一特徵為Si氮化反應不在此等溫度發生，從而允許使用合成氣體(即，N2中3%-5%之H2)。且與在900℃之溫度使用H2之一些常規製程相比，在低於550℃之溫度使用H2與MW輻射之組合提供了安全性及成本優勢。
應理解，本文中提供之所有材料類型皆僅用於說明性目的。因此，雖然特定摻雜劑以n型及p型摻雜劑命名，但在半導體器件中可使用任何其他已知n型及p型摻雜劑(或此等摻雜劑之組合)。又，雖然參照特定類型之導電性(P或N)來描述本發明之器件，但藉由適當修改，該等器件可以相同之類型之摻雜劑之組合來組態，或可以相反類型之導電性(分別為N或P)來組態。
本申請案亦係關於一種藉由包含以下操作之製程形成於半導體基板中之溝槽：提供一半導體基板；使用一乾式蝕刻製程在該基板中形成一溝槽；及在一低溫下使用微波輻射該溝槽。本申請案亦係關於一種藉由包含以下操作之製程製造之UMOS半導體器件：提供一半導體基板；使用一
乾式蝕刻製程在該基板中形成一溝槽；在一低溫下使用微波輻射該溝槽；在該溝槽中形成一絕緣層；在該絕緣層上形成一閘極；在該閘極上方形成一絕緣罩；及形成一源極及一汲極。
100‧‧‧半導體結構
105‧‧‧半導體基板
110‧‧‧磊晶層
115‧‧‧遮罩
117‧‧‧導電層
120‧‧‧溝槽
125‧‧‧閘極絕緣層
130‧‧‧閘極
200‧‧‧分批反應器
205‧‧‧反應器腔室
210‧‧‧反應器壁
215‧‧‧入口
220‧‧‧出口
225‧‧‧石英晶座板/晶圓
230‧‧‧MW源
235‧‧‧接觸區
240‧‧‧高溫計
245‧‧‧p區
265‧‧‧絕緣罩
270‧‧‧源極層
275‧‧‧插入區
280‧‧‧汲極
圖1展示用於製造半導體結構之方法之一些實施例，該半導體結構含有基板及磊晶(或「epi」)層，磊晶層之上表面上具有遮罩；圖2描繪用於製造半導體結構之方法之一些實施例，該半導體結構含有形成於磊晶層中之溝槽；及圖3描繪用於藉由用微波輻射溝槽來製造半導體結構之方法之一些實施例；圖4至圖5展示用於藉由使用分批反應器來製造半導體結構之方法之一些實施例；圖6展示用於製造半導體結構之方法之一些實施例，該半導體結構在溝槽中含有一導電層；圖7展示用於製造半導體結構之方法之一些實施例，該半導體結構含有形成於閘極絕緣層上之一閘極；圖8展示用於製造半導體結構之方法之一些實施例，該半導體結構含有在閘極上之上絕緣罩；及圖9展示用於製造半導體結構之方法之一些實施例，該半導體結構含有一溝槽MOSFET器件。
100‧‧‧半導體結構
105‧‧‧半導體基板
110‧‧‧磊晶層
125‧‧‧閘極絕緣層
Claims (20)
- 一種用於在一半導體基板中製造一溝槽之方法，其包含：提供一半導體基板；使用一濕式或乾式蝕刻製程在該基板中形成一溝槽；及在一低溫下使用微波輻射該溝槽。
- 如請求項1之方法，其中該輻射在小於約800℃之一溫度執行。
- 如請求項1之方法，其中該輻射在範圍自約200℃至約800℃之一溫度執行。
- 如請求項1之方法，其中該輻射在範圍自約400℃至約550℃之一溫度執行。
- 如請求項1之方法，其中該輻射執行多達約120分鐘。
- 如請求項1之方法，其中該輻射執行約2分鐘至約60分鐘。
- 如請求項1之方法，其中該半導體基板包含Si或SiGe。
- 如請求項7之方法，其中該微波輻射使該基板中之Si或SiGe原子重新對準，且對在該乾式蝕刻製程後存在之缺陷進行退火消除。
- 如請求項7之方法，其中該微波輻射吸收在該乾式蝕刻製程中使用的留在該溝槽結構之晶格中之原子或離子。
- 如請求項1之方法，其進一步包含在該溝槽中形成一MOSFET器件之一閘極。
- 一種用於製造一UMOS半導體器件之方法，其包含： 提供一半導體基板；使用一濕式或乾式蝕刻製程在該基板中形成一溝槽；在一低溫下使用微波輻射該溝槽；在該溝槽中形成一絕緣層；在該絕緣層上形成一閘極；在該閘極上方形成一絕緣罩；及形成一源極及一汲極。
- 如請求項11之方法，其中該輻射在小於約800℃之一溫度執行。
- 如請求項11之方法，其中該輻射在範圍自約200℃至約800℃之一溫度執行。
- 如請求項11之方法，其中該輻射在範圍自約400℃至約550℃之一溫度執行。
- 如請求項11之方法，其中該輻射執行多達約120分鐘。
- 如請求項11之方法，其中該輻射執行約2分鐘至約60分鐘。
- 如請求項11之方法，其中該半導體基板包含Si或SiGe。
- 如請求項17之方法，其中該微波輻射使該基板中之Si或SiGe原子重新對準，且對在該乾式蝕刻製程後存在之缺陷進行退火消除。
- 如請求項17之方法，其中該微波輻射吸收在該乾式蝕刻製程中使用的留在該溝槽結構之晶格中之原子或離子。
- 一種用於在一半導體基板中製造一溝槽之方法，其包含： 提供含有Si或SiGe之一半導體基板；使用一濕式或乾式蝕刻製程在該基板中形成一溝槽；及在小於約800℃之一溫度使用微波輻射該溝槽；其中該微波輻射使該基板中之Si或SiGe原子重新對準，且對在該乾式蝕刻製程後存在之缺陷進行退火消除，且其中該微波輻射吸收在該乾式蝕刻製程中使用的留在該溝槽結構之晶格中之原子或離子。
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