TW201315316A - 配線基板及使用其之高頻模組 - Google Patents

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Abstract

本發明之用於高頻模組之配線基板包含用於高頻傳輸之配線部，以及形成於配線部上之阻焊劑層。阻焊劑層在與晶片組件之輸出入端子隔有預定距離之間之領域中，於配線部之局部設有開口部，而覆蓋配線部。

Description

配線基板及使用其之高頻模組 技術領域
本發明之揭露係有關於一種配線基板及加以使用之高頻(微波或毫米波)模組，特別是有關於一種對配線基板安裝有高頻電路晶片諸如無線IC之高頻模組。
背景技術
在安裝SMT(Surface Mount Technology)組件之基板上，於不附加焊料之部分塗布稱為阻焊劑之介電體，並使焊料在基板上不擴散而加以限制之技術已受到廣泛之應用。
另，在安裝高頻電路元件(高頻電路晶片)之基板及用於高頻天線模組之基板上，於配線部附近配置介電體之阻焊劑，將使阻焊劑之介電損失導致高頻之傳輸損失。為阻焊劑層所覆蓋之配線基板之一例則顯示於圖41(a)及圖41(b)。
用於高頻天線模組之配線基板1於介電體層4之表面及背面上形成配線部3及背面配線部7，並搭載表面安裝型之組件諸如晶片組件2。
在搭載表面安裝型之晶片組件2之表面之配線部3附近配置介電體之阻焊劑層5，而使焊料6不致於基板上擴散。然而，阻焊劑層5之介電損失將導致高頻之傳輸損失。又，阻焊劑層5之有效介電常數之昇高將導致有效波長之縮 短，而增大傳輸損失。
上述模組基板之相關安裝方法已知有一種專利文獻1所揭露之技術。專利文獻1之安裝方法之揭露係於基板製作時塗布阻焊劑層，並在對基板焊接安裝SMT組件後，再藉溶劑去除全部之阻焊劑層，以製作已抑制高頻特性之損失之模組。
【先行技術文獻】 【專利文獻】
【專利文獻1】日本專利特開昭62-11296號公報。
發明概要
然而，專利文獻1所揭露之習知技術具有以下之問題。阻焊劑層除抑制焊料擴散之效果外，兼具提昇作為配線之基板上之導體圖形之密著強度之效果。導體配線或天線之無供電元件配線係藉阻焊劑層而保持對基板之密著強度，故完全去除保護劑之上述專利文獻1之技術容易發生配線之剝離，而降低模組之可靠性。
本發明之揭露係有鑑於前述情形而設計者，目的在提供一種無須去除全部之阻焊劑層，即可抑制介電損失之影響、有效波長之縮短，並抑制傳輸損失之增大，且提昇配線之強度之可靠性較高之用於高頻模組之配線基板及加以使用之高頻模組。
因此本揭露係一種用於高頻模組之配線基板，包含有：配線部，用於高頻傳輸；及，阻焊劑層，形成於前述配線部上；前述阻焊劑層在與晶片組件之輸出入端子隔有預定距離之間之領域中，於前述配線部上之局部設有開口部。
又，本揭露係在上述用於高頻模組之配線基板中，使前述開口部包含隔有預定間隔而形成之複數開口。
又，本揭露係在上述用於高頻模組之配線基板中，使前述阻焊劑層之前述開口部藉隔有預定間隔之條狀圖形而構成。
又，本揭露係在上述用於高頻模組之配線基板中，使前述開口部呈四角形。
又，本揭露係在上述用於高頻模組之配線基板中，使前述開口部呈圓形或楕圓形。
又，本揭露係在上述用於高頻模組之配線基板中，使前述開口部包含前述配線部之側面。
又，本揭露係在上述用於高頻模組之配線基板中，使前述開口部沿前述配線部而形成，並殘留沿行前述配線部之電流通道(電流方向)之端緣部而排列於配線部上。
又，本揭露係在上述用於高頻模組之配線基板中，使前述開口部之間隔在前述配線部上為傳輸頻率(波長λg)之λg/8以下。
又，本揭露係在上述用於高頻模組之配線基板中，使前述開口部之間隔伴隨遠離前述配線部上搭載之表 面安裝型之晶片組件之輸出入端子而逐漸形成較小。
又，本揭露係在上述用於高頻模組之配線基板中，使前述開口部之寬度伴隨遠離前述配線部上搭載之表面安裝型之晶片組件之輸出入端子而逐漸形成較大。
又，本揭露係使用上述用於高頻模組之配線基板，並於前述配線部之局部設有經輸出入端子而搭載之表面安裝型之晶片組件。
又，本揭露係使用上述用於高頻模組之配線基板，且將前述配線部使用於微波或毫米波傳輸。
依據本發明，可無須去除全部之阻焊劑層，而維持高頻特性，並提供配線強度較高之用於高頻模組之配線基板。
圖式簡單說明
圖1(a)係顯示本揭露之第1實施形態之使用用於高頻模組之配線基板之高頻模組之要部構造之說明圖(上面圖)。
圖1(b)係依配線方向裁斷之說明圖(截面圖)。
圖2(a)係本揭露之第1實施形態之用於高頻模組之配線基板之配線部之要部立體圖。
圖2(b)係圖2(a)之A-A截面圖。
圖3係本揭露第1實施形態之高頻模組之整體概況圖。
圖4係顯示本揭露第1實施形態之高頻模組之表面安裝型之晶片組件(SMT組件)2附近之阻焊劑層之圖形之上面圖。
圖5係顯示本揭露第1實施形態之高頻模組之3端子構造之高頻IC晶片9附近之阻焊劑層之圖形之上面圖。
圖6係顯示本揭露第1實施形態之使用用於高頻模組之配線基板之高頻模組之變形例者。
圖7係顯示本揭露第1實施形態之用於高頻模組之配線基板之阻焊劑層之開口部之間隔改變後之反射特性之測定結果者。
圖8係顯示本揭露第1實施形態之用於高頻模組之配線基板之阻焊劑層之開口部之間隔改變後之反射特性之測定結果者。
圖9係顯示本揭露第2實施形態之使用用於高頻模組之配線基板之高頻模組之要部構造者。
圖10係顯示本揭露第3實施形態之使用用於高頻模組之配線基板之高頻模組之要部構造之上面圖。
圖11(a)係顯示本揭露第3實施形態之使用用於高頻模組之配線基板之高頻模組之要部構造之上面圖。
圖11(b)係依配線方向裁斷之截面圖(A-A截面圖)。
圖12(a)係顯示本揭露第4實施形態之使用用於高頻模組之配線基板之高頻模組之要部構造之上面圖。
圖12(b)係依配線方向裁斷之截面圖(A-A截面圖)。
圖13(a)係顯示本揭露第5實施形態之使用用於高頻模組之配線基板之高頻模組之要部構造之上面圖。
圖13(b)係依配線方向裁斷之截面圖(A-A截面圖)。
圖14係顯示本揭露第6實施形態之使用用於高頻模組 之配線基板之高頻模組之要部構造者。
圖15係顯示本揭露第7實施形態之使用用於高頻模組之配線基板之高頻模組之要部構造者。
圖16係顯示本揭露第7實施形態之使用用於高頻模組之配線基板之變形例之高頻模組之要部構造者。
圖17係顯示本揭露第8實施形態之使用用於高頻模組之配線基板之變形例之高頻模組之要部構造者。
圖18係顯示本揭露第9實施形態之使用用於高頻模組之配線基板之變形例之高頻模組之要部構造者。
圖19(a)係顯示本揭露第10實施形態之使用用於高頻模組之配線基板之高頻模組之要部構造者(上面圖)。
圖19(b)係依配線方向裁斷者(截面圖)。
圖20(a)係顯示本揭露第10實施形態之使用用於高頻模組之配線基板之變形例之高頻模組之要部構造者(上面圖)。
圖20(b)係依配線方向裁斷者(截面圖)。
圖21係顯示本揭露第11實施形態之高頻模組之構造之立體圖。
圖22(a)係圖21之A-A截面圖。
圖22(b)係圖21之B-B截面圖。
圖23係顯示本揭露第12實施形態之高頻模組之構造之上面圖。
圖24係顯示本揭露第13實施形態之高頻模組之構造之上面圖。
圖25係顯示本揭露第14實施形態之高頻模組之構造之 上面圖。
圖26係顯示本揭露第15實施形態之高頻模組之構造之上面圖。
圖27(a)~27(c)係顯示本揭露第16實施形態之高頻模組之構造者，(a)係上面圖，(b)係(a)之A-A截面圖，(c)係顯示(b)之變形例之截面圖。
圖28(a)及28(b)係顯示本揭露第17實施形態之高頻模組之構造者，(a)係上面圖，(b)係(a)之A-A截面圖。
圖29(a)及29(b)係顯示本揭露第18實施形態之高頻模組之構造者，(a)係上面圖，(b)係(a)之A-A截面圖。
圖30(a)及30(b)係顯示本揭露第19實施形態之高頻模組之構造者，(a)係上面圖，(b)係(a)之A-A截面圖。
圖31(a)及31(b)係顯示本揭露第19實施形態之高頻模組之變形例之構造者，(a)係上面圖，(b)係(a)之A-A截面圖。
圖32(a)及32(b)係顯示本揭露第20實施形態之高頻模組之變形例之構造者，(a)係上面圖，(b)係(a)之A-A截面圖。
圖33(a)及33(b)係顯示本揭露第21實施形態之高頻模組之變形例之構造者，(a)係上面圖，(b)係(a)之A-A截面圖。
圖34(a)~34(d)係顯示本揭露第21實施形態之高頻模組之變形例之構造者，(a)及(b)係顯示本實施形態之高頻模組之要部上面圖及要部截面圖，(c)及(d)係本實施形態之高頻電路晶片之上面圖及截面圖。
圖35係顯示本揭露第22實施形態之高頻模組之要部上面圖。
圖36(a)及36(b)係本揭露第23實施形態之高頻模組之要部上面圖及截面圖。
圖37係顯示比較例之高頻模組之構造之立體圖。
圖38(a)係圖37之A-A截面圖。
圖38(b)係圖37之B-B截面圖。
圖39係顯示比較例之高頻模組之要部上面圖。
圖40(a)及40(b)係顯示比較例之高頻模組之要部上面圖。
圖41(a)係顯示習知例之使用用於高頻模組之配線基板之高頻模組之要部構造之說明圖(上面圖)。
圖41(b)係依配線方向裁斷之說明圖(截面圖)。
用以實施發明之形態
以下參照圖示詳細說明本揭露之實施形態之用於高頻模組之配線基板(高頻模組基板)。
(第1實施形態)
圖1(a)係顯示本揭露第1實施形態之使用用於高頻模組之配線基板之高頻模組之要部構造之說明圖(上面圖)，圖1(b)係依配線方向裁斷之說明圖(截面圖)。圖2(a)係配線部之要部立體圖，圖2(b)係圖2(a)之A-A截面圖，圖3係高頻模組之整體概況圖。
圖4係顯示表面安裝型之晶片組件(SMT組件)2附近之阻焊劑層之圖形之上面圖。圖5係顯示3端子構造之SMT組件之高頻IC晶片9附近之阻焊劑層之圖形之上面圖。
本實施形態之用於高頻模組之配線基板1包含用 於高頻傳輸之配線部3、形成於配線部3上之阻焊劑層5。阻焊劑層5之開口部8係由複數條狀之圖形所構成。阻焊劑層5則依預定間隔而覆蓋配線部3。
阻焊劑層5一如圖3之整體圖、圖4之要部放大圖所示，在距離表面安裝型之晶片組件(SMT組件)2之輸出入端子2a、2b為預定距離L1之領域中，於配線部3上之局部設有開口部8。
又，阻焊劑層5在距離高頻IC晶片9之輸出入端子9a、9b、9c為預定距離L1之領域中，於配線部3上之局部設有開口部8，而覆蓋配線部3。
又，配線基板1之背面全面則為使用金屬之背面配線部7所覆蓋，並相對於表面之配線部3而構成微帶線路。
又，參照圖3之整體圖，可明確了解相互之位置關係及配線部之構造。
配線基板於使用高熔點玻璃環氧多層材料而構成之介電體層4上形成使用銅Cu之表面之配線部3與背面配線部7，並於表面上層如上述般形成諸如使用稱為PSR4000-AuS703之日立化成出品之感光性液狀阻焊劑之阻焊劑層5。
阻焊劑層5諸如在1GHz下之相對介電係數為3.8，介電損失正切tanσ則為0.026。又，舉例言之，設基體之板厚為40μm，配線部之阻焊劑層5之厚度為15μm，表面之配線部3及背面配線部7之厚度則為16μm。且，舉例言之，設表面之配線部3之配線寬為65μm，線路之特性阻抗 則為50Ω。
其次，設塗布阻焊劑層5之部分之配線方向之寬度為100μm，不塗布阻焊劑之部分之配線方向之寬度為100μm，並以以上之值作為代表值。又，阻焊劑層之開口部8係由與配線部3之方向垂直之條狀之圖形所構成。阻焊劑層5則依預定間隔(每隔100μm設為100μm之寬度)而覆蓋表面之配線部3。
又，開口部8形成四角形。
另，SMT組件安裝時，配線基板1上之表面之配線部3與2端子元件諸如構成電阻之SMT組件2、包含3端子元件之高頻IC晶片9之各端子係分別藉焊料6而連接。
為安裝而附加焊料6之部分將不塗布阻焊劑層5，以實現已抑制焊料6之擴散之SMT組件安裝，並避免與其它組件或配線部3之各配線藉焊料6而連接。
進而，本實施形態中，為抑制介電損失之影響或有效波長之縮短，並抑制傳輸損失之增加，而去除阻焊劑層5之局部以構成方向與配線部之延伸方向垂直之條狀，並於配線部3上選擇性地設置開口部，同時以阻焊劑層5覆蓋配線部3之局部。
因此，阻焊劑層5亦可發揮保持配線基板1上之配線部3與介電體層4之連接強度之功能。
本揭露之配線基板一如圖1(a)及圖1(b)所示，係構成除SMT組件之安裝部分以外，另設有不塗布阻焊劑層5之部分。
依據本實施形態之配線基板1，於形成有配線部3之配線基板1上沿配線而交互設置塗布阻焊劑之部分與不塗布之部分，即可減少阻焊劑之介電損失所致之傳輸損失。且，亦可降低有效介電常數，並抑制有效波長之縮短，而可減少傳輸損失之增大。
另，本實施形態中，雖於2端子之SMT組件所連接之二配線之兩側及3端子之SMT組件所連接之三配線之全部之阻焊劑層5設有不塗布之部分，但一如圖6之變形例所示，亦可對配線部3之配線中至少其一之阻焊劑層5設置不塗布之部分。
依據本實施形態之配線基板，無須去除全部之阻焊劑層5，而於配線部之配線上之局部加以去除，即可抑制介電損失之影響、有效波長之縮短，並抑制傳輸損失之增大，而提昇配線強度，並提供可靠性較高之用於高頻模組之配線基板。
又，開口部8之間隔改變後之反射特性之測定結果顯示於圖7。縱軸為反射特性，橫軸為頻率(GHz)。
線a係整體為阻焊劑層所覆蓋之(w/oSR)測定值，線b係設阻焊劑層之開口部之間隔為100μm時之測定值，線c係設阻焊劑層之開口部之間隔為200μm時之測定值，線d係設阻焊劑層之開口部之間隔為300μm時之測定值，線e係設阻焊劑層之開口部之間隔為400μm之測定值，線f係設阻焊劑層之開口部之間隔為500μm時之測定值，線g係設阻焊劑層之開口部之間隔為600μm時之測定值。
由圖7可知，阻焊劑層之開口部之間隔為400μm以上時，較300μm以下時更為降低了反射特性。阻焊劑層之開口部之間隔大於400μm時，反射特性為-30[dB]以下。
又，60GHz時之反射特性之測定結果則顯示於圖8。圖8中，縱軸代表反射特性，橫軸則代表阻焊劑(SR)之設置寬度即開口部之間隔。阻焊劑之設置寬度即開口部之間隔在400μm以上時，較300μm以下時更為降低了反射特性。另，60GHz時，300μm為λg/8(λg：傳輸頻率之波長)。
即，用於高頻模組之配線基板中，開口部之間隔在配線部上宜為傳輸頻率之λg/8以下。
進而，開口部之間距即開口部寬度與阻焊劑層之圖形寬度之和之值宜小於傳輸頻率之波長之二分之一。此則因依照波長之二分之一之間隔而反覆改變阻抗，即可增加訊號朝輸入側之反射之故。
阻抗變化點係高頻訊號之反射面，訊號之一部分將朝原本之路徑反射，其餘訊號則將穿透。自輸入側輸入之訊號中，第n+1個為反射面所反射之訊號將通過二分之一波長之路徑，並返射至第n個反射面。已反射之訊號則發生二分之一波長量之相位變化，而不致再度為第n個反射面所反射即返射至輸入側，故反射特性將惡化。
因此，可謂開口部寬度與阻焊劑層之圖形寬度之和之值宜小於傳輸頻率之波長λg之二分之一。
(第2實施形態)
圖9係顯示本揭露第2實施形態之使用用於高頻模組之 配線基板之高頻模組之要部構造者，並係顯示表面安裝型之晶片組件(SMT組件)2附近之阻焊劑層5之圖形之上面圖。
第2實施形態之阻焊劑層中，配線部3上之阻焊劑層5之圖形係依預定間隔而設有圓形之開口部8c。另，其它部分諸如配線部之構造則與前述實施形態相同，而在此省略其說明。
另，開口部8c之間隔與第1實施形態相同，宜為λg/8以下程度。
又，不塗布阻焊劑之部分即開口部，則不限於條狀、四角形、圓形，亦可藉諸如多角形、如圖10所示般藉楕圓形之開口部8d而實現。
依據本實施形態之配線基板，與前述第1實施形態相同，無須去除全部之阻焊劑層5，而去除配線部之配線上之局部，即可抑制介電損失之影響、有效波長之縮短，並抑制傳輸損失，而提高配線之強度，以提供可靠性較高之用於高頻模組之配線基板。
(第3實施形態)
圖11(a)及圖11(b)係顯示本揭露第3實施形態之使用用於高頻模組之配線基板之高頻模組之要部構造者，圖11(a)係顯示本揭露之第3實施形態之使用用於高頻模組之配線基板之高頻模組之要部構造之上面圖，圖11(b)係依配線方向裁斷之截面圖(A-A截面圖)。
第3實施形態之用於高頻模組之配線基板之阻焊劑層與第1實施形態相同，呈條狀形成開口部8，但殘留配 線部3上之阻焊劑層5，而去除配線部3側面之阻焊劑層5。因此，配線部3之側面即為側面開口部8s。
另，其它部分諸如配線部3之構造則與前述實施形態相同，在此省略其說明。
另，開口部8之間隔與第1實施形態相同，宜為λg/8以下程度。
又，不塗布阻焊劑之部分即開口部8，不限於條狀、四角形、圓形，亦可藉諸如多角形、如圖10所示般藉楕圓形之開口部8d而實現。
依據本實施形態之配線基板，與前述第1實施形態相同，無須去除全部之阻焊劑層5，而去除配線部之配線上之局部，即可抑制介電損失之影響、有效波長之縮短，並抑制傳輸損失，而提高配線之強度，以提供可靠性較高之用於高頻模組之配線基板。
(第4實施形態)
圖12(a)及圖12(b)係顯示本揭露之第4實施形態之使用用於高頻模組之配線基板之高頻模組之要部構造者，圖12(a)係示本揭露之第4實施形態之使用用於高頻模組之配線基板之高頻模組之要部構造之上面圖，圖12(b)係依配線方向裁斷之截面圖(A-A截面圖)。
第4實施形態之用於高頻模組之配線基板之阻焊劑層基本上與第3實施形態相同，呈條狀形成開口部8，但殘留配線部3上之阻焊劑層5，而去除配線部3側面之阻焊劑層5。因此，配線部3之側面即為開口部8p。
進而，本實施形態中，亦就配線部3之側面緣部去除阻焊劑層5，而形成開口部8。
另，其它部分諸如配線部3之構造則與前述實施形態相同而在此省略其說明。
另，流通於配線部3之電流大半存在配線部3之緣部，故露出緣部可更有效減少介電損失。
又，本實施形態中，不塗布阻焊劑之部分即開口部，亦不拘條狀、四角形、圓形，而可藉諸如多角形、如圖10所示般藉楕圓形之開口部8d實現之。
依據本實施形態之配線基板，與前述第1實施形態相同，無須去除全部之阻焊劑層5，而去除配線部之配線上之局部，即可抑制介電損失之影響、有效波長之縮短，並抑制傳輸損失，而提高配線之強度，以提供可靠性較高之用於高頻模組之配線基板。
(第5實施形態)
圖13(a)及圖13(b)係顯示本揭露第5實施形態之使用用於高頻模組之配線基板之高頻模組之要部構造者，圖13(a)係顯示本揭露之第5實施形態之使用用於高頻模組之配線基板之高頻模組之要部構造之上面圖，圖13(b)係依配線方向裁斷之截面圖(A-A截面圖)。
第5實施形態之用於高頻模組之配線基板1係於配線基板1之配線部3上配置不塗布阻焊劑層5之部分而實現。
基本上，雖於配線部3上之阻焊劑層5上依預定間隔形成有開口部，但本實施形態中，亦在配線部3之側面緣 部之周邊於寬度略大於配線寬之領域中去除阻焊劑層5，而形成開口部8p。
流通於配線部3之電流則大半存在配線部3之緣部，故露出緣部可更有效減少介電損失。
另，其它部分諸如配線部3之構造則與前述實施形態相同，在此省略其說明。
又，本實施形態中，不塗布阻焊劑層之部分即開口部亦不限於條狀、四角形、圓形，而可藉諸如多角形、楕圓形實現之。
依據本實施形態之配線基板，與前述第1實施形態相同，無須去除全部之阻焊劑層5，而去除配線部3之配線上之局部，即可抑制介電損失之影響、有效波長之縮短，並抑制傳輸損失，而更為提高配線之強度，並更為提昇表面保護性，以提供可靠性較高之用於高頻模組之配線基板。
(第6實施形態)
圖14係示本揭露之第6實施形態之使用用於高頻模組之配線基板之高頻模組之要部構造者。
第6實施形態之用於高頻模組之配線基板一如圖14所示，於配線基板上之配線部3上連續配置塗布阻焊劑層之部分、不塗布之部分後，如圖14之右部所示，亦可連續配置不塗布阻焊劑層之部分R而實現之。
圖14中，距離輸出入端子之部分L1=λg/4之距離之範圍內，連續配置塗布阻焊劑層之部分與不塗布之部分，而形成條狀之開口部8。
在此，設為距離輸出入端子之部分L1=λg/4時，舉例言之，將開口部之間隔設為λg/24，即可形成複數開口部，進而，可滿足上述實施形態中揭露之開口部之間隔λg/8以下之條件。
另，其它部分諸如配線部之構造則與前述實施形態相同，在此省略其說明。
依據上述構造，阻焊劑層之圖形設計之自由度可獲提高，較容易進行設計。
(第7實施形態)
圖15係顯示本揭露之第7實施形態之使用用於高頻模組之配線基板之高頻模組之要部構造者。
第7實施形態之用於高頻模組之配線基板一如圖15所示，亦可對未直接連接SMT組件之配線基板上之配線部3s，或如圖16所示，對組件之電極或未連接其它配線之配線基板上之配線部3p，藉阻焊劑層5加以覆蓋，而間歇地形成開口部8。
另，配線部、其它部分之構造則與前述實施形態相同，在此省略其說明。
如上所述，本揭露亦可應用於未直接連接SMT組件之配線或組件之電極、未連接其它配線之配線。
(第8實施形態)
圖17係顯示本揭露之第8實施形態之使用用於高頻模組之配線基板之高頻模組之要部構造者。
第8實施形態之用於高頻模組之配線基板一如圖 17所示，開口部8之配置間隔伴隨遠離配線部3上搭載之表面安裝型之晶片組件2之輸出入端子2b而逐漸形成較小。
即，阻焊劑層5之寬度伴隨遠離配線部3上搭載之表面安裝型之晶片組件2之輸出入端子2b而逐漸形成較大之寬度。
另，其它部分諸如配線部之構造則與前述實施形態相同，在此省略其說明。
依據上述構造，可階段地減少線路上之介電體之比例，而有避免介電常數之急劇變化所致反射特性之惡化之效果。
(第9實施形態)
圖18係顯示本揭露之第9實施形態之使用用於高頻模組之配線基板之高頻模組之要部構造者。
第8實施形態之用於高頻模組之配線基板一如圖18所示，開口部8之間隔伴隨遠離配線部3上搭載之表面安裝型之晶片組件2之輸出入端子2b而逐漸形成較大。另，其它部分諸如配線部之構造則與前述實施形態相同，在此省略其說明。
依據上述構造，可階段地減少線路上之介電體之比例，而有避免介電常數之急劇變化所致反射特性之惡化之效果。
(第10實施形態)
圖19(a)係顯示本揭露之第10實施形態之使用用於高頻模組之配線基板之高頻模組之要部構造之說明圖(上面 圖)，圖19(b)係依配線方向裁斷之說明圖(A-A線截面圖)。圖19(a)所示之高頻模組設有天線元件10，而取代圖1(a)所示之第1實施形態之用於高頻模組之配線基板1上所設之表面安裝型之SMT組件2。配線基板上之配線部3及阻焊劑層5則與第1實施形態相同。另，最接近天線元件10端部之阻焊劑層5之距離宜為λ/8以上。
圖20(a)係顯示本揭露之第10實施形態之使用用於高頻模組之配線基板之變形例之高頻模組之要部構造之說明圖(上面圖)，圖20(b)係依配線方向裁斷之說明圖(A-A線截面圖)。如圖20(a)及圖20(b)所示，欲提高天線元件10對配線基板之安裝強度時，亦可於天線元件10上塗布阻焊劑層5。
(發現第11~23實施形態之內容之過程)
在小型之無線模組中，係於構成模組基板之配線基板上覆晶安裝高頻電路晶片(諸如無線IC)，或，對BGA(球柵陣列)封裝1次安裝高頻電路晶片後再加以2次安裝而加以搭載於模組基板上。為提高高頻電路晶片或BGA封裝對配線基板之安裝強度，並提昇高頻電路晶片之防塵、防濕特性，而朝配線基板與高頻電路晶片或BGA封裝之間注入密封樹脂。
然而，密封樹脂係介電體，故高頻模組中一旦於配線上或配線之周邊存在密封樹脂，將改變阻抗，而導致訊號之損失或阻抗之失配。另，除密封樹脂以外，用於組件安裝之黏著劑或介電體組件存在時亦同。
然而，「阻抗」係代表高頻電力傳播於傳輸線路中時之電壓與電流之比之物理量。且，符合某訊號來源之最大電力之取得條件則稱為「匹配」。反之，某訊號來源與訊號之輸入對象之阻抗不一致之狀態則稱為「失配」。
失配之狀態下，將完全不傳輸電力，電力之一部分逆行而回送者稱為「反射波」。前進之電力與逆行而回送之電力合成而在特定位置上發生電力之抵銷則稱為「駐波」。
反射之大小可以電壓反射係數Γ代表之，並以下式求出。
Γ=(ZX-Z0)/(ZX+Z0)
在此，ZX係被測定物之阻抗(Ω)，Z0係測定電路之特性阻抗(Ω)，一般為50Ω。
以回波損耗代表之則如下式所示。
回波損耗(dB)=-20xLOG|Γ|
用於組件安裝之焊墊(配線電極)與配線相同，設計成可以高精度調整阻抗匹配，但阻焊劑係藉遮罩印刷而形成，故難以控制位置、厚度。
又，一旦於配線基板之配線上覆蓋密封樹脂，將改變該部分之有效介電常數。因此，將改變阻抗，而導致阻抗失配所致之損失、駐波之發生。又，高頻電路晶片安裝時所使用之密封樹脂因高頻電路晶片之安裝高度、塗布量之精度較低，故難以使該部分之阻抗為一定。
因此，減少阻焊劑之影響之方法已知有參考文獻 1(日本專利特開昭63-67795號公報)所揭露之技術。參考文獻1之高頻模組中，於基板製造時形成阻焊劑(阻焊劑層)，並於焊接過程中安裝組件後，再使用水或有機溶劑而去除阻焊劑，以避免特性改變。
又，為提昇高頻電路晶片或BGA封裝對模組基板之安裝強度，並提高高頻電路晶片之防塵、防濕特性，而於基板與高頻電路晶片、BGA封裝之間注入有密封樹脂。
然而，密封樹脂係介電體，故一旦於模組基板之配線上覆蓋密封樹脂，則該部分將發生有效介電常數之改變。因此，阻抗失配所致之傳輸損失將增加，而使駐波更為明顯。
減少密封樹脂之影響之技術已知有參考文獻2(日本專利特開2000-269384號公報)所揭露之技術。參考文獻2所揭露之高頻模組設有包圍MMIC(單晶微波積體電路)晶片之內側電路之絕緣體壁，並於絕緣體壁外側附加密封樹脂。藉此，而可於配線基板與高頻電路晶片之間縮小覆蓋密封樹脂之範圍，而減少阻抗之變化。
然而，參考文獻1、2所示之習知之高頻模組具有以下之問題。
參考文獻1中，雖於安裝後去除阻焊劑，但未為阻焊劑所覆蓋，故配線與配線基板之間難以獲致充分之接合強度。又，高頻電路晶片附近之配線上亦可能為密封樹脂所覆蓋，而於配線上存在阻抗急劇變化之部分，導致不連續之問題。
又，參考文獻2中，於高頻電路晶片之電路面上存在未覆蓋密封樹脂之部位，故有損防塵、防水效果，且難以獲致充分之接合強度。又，配線基板之配線上存在密封樹脂，故難以避免密封樹脂存在之領域與不存在之領域內之阻抗之不連續所導致之損失、駐波之發生。
本揭露係有鑑於前述情形而設計者，目的在提供一種即便密封樹脂覆蓋高頻電路晶片之IC電路面整體，亦可抑制配線基板上之配線之阻抗變化所致之損失或駐波之發生之高頻模組。
以下參照圖示說明構成本揭露之實施形態之無線模組之高頻模組101。
(第11實施形態)
圖21係顯示第1實施形態之高頻模組101之構造之說明圖(立體圖)，圖22(a)及圖22(b)係圖21之截面圖，圖22(a)係依配線方向裁斷高頻模組而包含配線部107之A-A截面圖，圖22(b)係B-B截面圖。高頻模組101係對作為模組基板之配線基板103安裝高頻電路(微波或毫米波用IC)晶片102而構成者。
圖21、22(a)及22(b)中，係顯示高頻電路晶片102之電路形成面與配線基板103對向，且上下面相反地安裝之覆晶安裝之例。圖21、22(a)及22(b)所顯示之本實施型態之高頻模組101中，係於高頻電路晶片102之安裝部、即輸出入端子104之外側，配置阻抗調整電路106。圖37、38(a)、及38(b)為比較圖，圖37係顯示未形成阻抗調整電路106之高 頻模組之構成之說明圖(立體圖)，圖38(a)係將高頻模組依配線方向裁斷而包含配線部107之A-A截面圖，圖38(b)係依垂直於配線之方向裁斷之B-B截面圖。
本實施形態之高頻模組101包含高頻電路晶片102、設有可覆晶連接作為高頻電路晶片102之輸出入端子104之凸塊之配線部107之配線基板103，配線基板103與高頻電路晶片102之間則充填有密封樹脂105。配線基板103之配線部107則在輸出入端子104之外側之預定範圍內設有阻抗調整電路106。
覆晶安裝時，係使高頻電路晶片102之電路面與配線基板103相對，高頻電路晶片102上之晶片配線109之電極則連接配線基板103上之配線部107與稱為凸塊之金屬之突起部(輸出入端子104)。朝高頻電路晶片102與配線基板103之間注入稱為密封樹脂105之熱固性樹脂(諸如環氧樹脂)，即可提昇高頻電路晶片102對配線基板103之安裝強度，進而以樹脂覆蓋高頻電路晶片102之電路面，則可獲致防水、防濕、防塵之效果。
阻抗調整電路106係在自輸出入端子104隔有預定距離之位置上，使用設成覆蓋配線部107上之諸如寬W=0.3mm、長L=0.5mm、厚T=0.02mm之包含阻焊劑之介電體層而構成者。介電體層之介電常數係諸如3.4。距離輸出入端子104之預定距離係指λg/4以內之領域。配線基板103則於介電體基板110(諸如樹脂基板或陶瓷基板)之表面上形成配線部107，並以背面全面作為接地層108而構成接地共 平面構造。
另，阻抗調整電路106之位置之一例可設模組基板即配線基板103上之配線中傳輸之訊號頻率為f，配線基板103之有效介電常數為εr，而以配線基板103上之訊號波長λg=1/(f‧εr)代表之。
阻抗調整電路106較高頻電路晶片102上之輸出入端子104即凸塊(電極)設在更接近約λg/4之位置之處。如圖23乃至圖26所示，排列複數介電體圖形之尺寸宜將諸如介電體材料之寬度、間隔分別設為λg/16。其相對於λg/4時，而在λg/8時導致「介電體圖形存在」、「不存在」構成1組。 其在此則設為λg/16，以使「介電體圖形存在」、「不存在」重複2次(複數次)。
依據第11實施形態之高頻模組101，高頻電路晶片102之電極所連接之晶片配線109(高頻配線)上存在密封樹脂，故阻抗可能偏離設計值而發生失配。
在此，於配線基板103之配線部107上配置阻抗調整電路106，而可弛豫阻抗失配，並實現阻抗失配所致之傳播損失、駐波發生較少之高頻模組。
可考量特性阻抗為Z0之傳輸線路之兩端連接有訊號線與負載阻抗Z之負載之情形。負載側之電壓駐波比(VSWR)則以下式代表之。
VSWR=(1+|Γ|)/(1-|Γ|)
Γ=(Z-Z0)/(Z+Z0)=V2/V1
V1係行進波之振幅電壓，V2係反射波之振幅電 壓，Γ係電壓反射係數。傳輸線路之特性阻抗與負載阻抗一致時，即Z0=Z時，VSWR=1。
自訊號線朝傳輸線路送出之高頻訊號(行進波)中，若於傳輸線路與負載發生阻抗之不連續(失配)，則不連續部分將發生訊號之反射，並產生逆向前進於傳輸線路中之成分(反射波)。
傳輸線路中將加算行進波與反射波，但其等之頻率相等，故可觀察到傳輸線路中存在固定之交點位置之振動。其則稱為駐波。駐波比則代表駐波振動之程度，因而代表高頻訊號之反射之程度。
無線設備，尤其發送設備中，可將傳輸線路、訊號線、負載分別置換為供電線、發送機、天線。
舉例言之，密封樹脂所致有效介電常數之改變若為2倍，則阻抗將自50Ω改變為25Ω，故如下式所示。
Γ=(25-50)/(25+50)=-0.33
回波損耗=9.6dB。相對於此，配置上述阻抗調整電路，即可將諸如回波損耗(dB)=-20×LOG|Γ|改善為16.9dB。
在此VSWR為1.98。而VSWR為2以下即可。
以下，說明阻抗調整電路106之形成方法。
配線基板103之設計上，係考量阻抗而設計配線圖形及介電體圖形，並算出阻焊劑之圖形大小及位置，而形成遮罩。
配線基板103形成後，則使用遮罩而形成阻焊劑層作為介電體圖形。因此，即可輕易形成包含阻抗調整電路106之配線基板103。
使用配線基板103而搭載高頻電路晶片102或其它表面安裝組件(SMT)後，即測定VSWR並對應測定值而削除或追加阻焊劑圖形以進行微調，而形成傳輸特性更佳之高頻模組101。
又，介電體除阻焊劑以外，亦可應用諸如保護劑或絹絲之介電體材料。為藉保護劑或絹絲之介電體材料而實現之，可於配線基板103之製程中，變更用於形成各種圖形之遮罩。又，配線基板103之製造後，亦可塗布任意之介電體(諸如樹脂膜、介電體膏)。調整塗布後之加熱溫度與加熱時間，並控制介電體垂淌之程度，即可調整阻抗。
為進一步實現高精度化，可追加或削除使用構成阻抗調整電路106之阻焊劑之介電體圖形而進行調整，以測定VSWR同時使VSWR無限逼近於1。
以上，依據本實施形態，即可改善電壓駐波比(VSWR)。
又，作為IC晶片(諸如高頻電路晶片)之安裝方法，除使上下面顛倒而進行安裝之覆晶安裝以外，亦有諸如使IC晶片之電路面朝上而進行安裝之面朝上安裝，但本實施形態均可應用於其等。
又，本第11實施形態中雖使用阻焊劑作為介電體圖形，但不限於阻焊劑，亦可使用熱固性樹脂之諸如環氧樹脂、熱塑性樹脂之諸如聚碳酸酯樹脂、聚乙烯樹脂。
(第12實施形態)
以下說明本揭露之第12實施形態之高頻模組。
另，前述第11實施形態中，雖已於圖21、圖22(a)及圖22(b)中例示於配線基板103之配線部107上逐一配置阻抗調整電路106，但亦可如圖23所示，排列複數之弛豫構造，而使阻抗徐緩改變。
圖23係顯示第12實施形態之高頻模組之要部之上面圖。圖23中顯示覆晶安裝之例。圖39係比較圖，圖39並係顯示不形成阻抗調整電路106之高頻模組之構造之上面圖。
前述第11實施形態之高頻模組101中，雖於配線基板103上之配線部107逐一配置介電體層之圖形作為阻抗調整電路106，但本實施形態中則配置有3個介電體層之圖形106a、106b、106c。
依據上述構造，即可沿配線部之伸長方向配置複數個圖形以使阻抗徐緩改變。
其它部分則與前述實施形態相同，故在此省略其說明。
(第13實施形態)
以下說明本揭露之第13實施形態之高頻模組。
圖24係顯示第13實施形態之高頻模組之要部之上面圖。
前述實施形態中，雖配置介電體層之圖形作為阻抗調整電路106，以在配線基板103上之配線部107之配線寬度方向整體上覆蓋配線部107，但本實施形態中，則配置有3個介電體層之圖形16a、16b、16c以覆蓋配線部107之緣部107e。
依據本實施形態，亦可沿配線基板103上之配線 部107之伸長方向而配置複數個介電體層之圖形，以使阻抗徐緩改變。
其它部分與前述實施形態相同故在此省略其說明。
在此，線路上之電流、電場分布集中於線路端(沿行電流方向之端部：緣部107e)。因此，於端部配置介電體層亦可獲致阻抗調整之效果。又，由於阻抗調整電路之面積減少，故諸如使用分注器進行塗布時，可縮短作業時間以降低製造成本。
另，構成阻抗調整電路之介電體層之2條圖形亦可排列於配線部107之兩緣部(緣部107e)上。
以上，依據本實施形態之構造，電流亦將集中流通於線路端(緣部107e)之附近，故以介電體層覆蓋線路端(緣部107e)之附近，即可弛豫阻抗之不連續性。因此，本實施形態亦可獲致與前述第12實施形態相同之效果。
(第14實施形態)
以下說明本揭露之第14實施形態之高頻模組。圖25係顯示第14實施形態之高頻模組之要部之上面圖。
前述實施形態中，作為阻抗調整電路26之相同大小之介電體層之圖形之3個介電體層之圖形26a、26b、26c配置成使間隔C1、C2伴隨遠離高頻電路晶片102之輸出入端子104而徐緩擴大(C1<C2)。
依據上述構造，配置成伴隨遠離高頻電路晶片102之輸出入端子104而使間隔C徐緩擴大，而使阻抗徐緩改變，故亦可弛豫阻抗之不連續性。
(第15實施形態)
以下說明本揭露之第15實施形態之高頻模組。圖26係顯示第15實施形態之高頻模組之要部之上面圖。
前述實施形態中，阻抗調整電路36係長La、Lb、Lc(La>Lb>Lc)逐漸縮短之介電體層之圖形，而配置有3個介電體層之圖形36a、36b、36c。即，3個介電體層之圖形面積逐漸縮小。
依據上述構造，伴隨遠離高頻電路晶片102之輸出入端子104，長La、Lb、Lc亦逐漸縮短。即，圖形面積逐漸縮小，故阻抗將徐緩改變。因此，可更圓滑地弛豫阻抗之不連續性。
進而，本實施形態亦與前述第13實施形態相同，將3個介電體層之圖形36a、36b、36c配置成伴隨遠離高頻電路晶片102之輸出入端子104而使間隔C1、C2逐漸擴大(C1<C2)。
(第16實施形態)
以下說明本揭露之第16實施形態之高頻模組。
圖27(a)~圖27(c)係顯示第16實施形態之高頻模組之要部者，圖27(a)係上面圖，圖27(b)係圖27(a)之A-A截面圖。
前述實施形態中，係使用覆蓋配線基板103上之配線部107之領域之介電體圖形寬W愈自構成輸出入端子104之凸塊之位置朝外側遠離愈逐漸縮小之介電體層之圖形作為阻抗調整電路46。
依據上述構造，覆蓋配線部107之領域之介電體 圖形寬W亦配置成伴隨遠離高頻電路晶片102之輸出入端子104而逐漸縮小，介電體圖形面積亦逐漸縮小，而使阻抗徐緩改變。因此，可弛豫阻抗之不連續性。上述介電體圖形係使用遮罩進行圖案形成，故可輕易形成。
另，如圖27(c)之變形例所示，伴隨遠離高頻電路晶片102之輸出入端子104，除覆蓋配線部107之領域之介電體圖形寬W以外，厚度亦可逐漸縮小。如此即可進而圓滑地使阻抗徐緩改變。
(第17實施形態)
以下說明本揭露之第17實施形態之高頻模組。
圖28(a)及圖28(b)係顯示第17實施形態之高頻模組之要部者，圖28(a)係上面圖，圖28(a)係圖28(b)之A-A截面圖。
前述實施形態中，係使用覆蓋配線部之介電體圖形之厚(膜厚)Ta、Tb、Tc伴隨遠離高頻電路晶片102之輸出入端子104而逐漸縮小之3個介電體層之圖形56a、56b、56c作為阻抗調整電路56。3個介電體層之圖形56a、56b、56c之膜厚Ta、Tb、Tc之關係如下式所示。
(Ta>Tb>Tc)
本實施形態中，為形成膜厚不同之介電體層之圖形，而使用熱固性樹脂之諸如環氧樹脂，而依序改變膜厚。藉塗布法進行形成時，則採用準備具有選擇性之開口之遮罩，並朝遮罩開口充填樹脂之方法。必須增厚膜厚之領域可重疊塗布複數次，以形成輕易依序改變膜厚之介電體層之圖形。
依據上述構造，亦可更圓滑地弛豫阻抗之不連續性。又，介電體層亦可為藉阻焊劑或塗布法而形成之介電體層之圖形。
(第18實施形態)
以下說明本揭露之第18實施形態之高頻模組。
圖29(a)及圖29(b)係顯示第18實施形態之高頻模組之要部者，圖29(a)係上面圖，圖29(a)係圖29(b)之A-A截面圖。
前述實施形態中，係使用覆蓋配線部之介電體圖形之厚T緩漸地縮小之1個介電體層之圖形作為介電體層66。介電體層之圖形之膜厚自接近輸出入端子之側起各為T1、T2、T3，其等之關係則如下式所示。
T1>T2>T3
本實施形態亦可與前述第17實施形態相同，為形成膜厚不同之介電體層之圖形，而使用熱固性樹脂之諸如環氧樹脂，以依序改變膜厚。藉塗布法進行形成時，則採用準備包含對應電路設計而形成之開口之遮罩，並朝遮罩之開口充填樹脂之方法。介電體層之圖形可在必須增厚膜厚之領域重疊塗布複數次而輕易形成。
依據上述構造，亦可進而圓滑地弛豫阻抗之不連續性。
以上，如第12乃至18實施形態所示，阻抗調整電路可採用各種形態。
舉例言之，亦可使介電體圖形之間隔徐緩改變而加以排列複數個，或使介電體圖形之面積徐緩改變，或構成三 角形之圖形，並使覆蓋配線部之寬度徐緩改變。
又，除配線上之圖形面積、寬度、間隔之變更例以外，如圖28(a)、圖28(b)、圖29(a)及圖29(b)所示，亦可改變構成阻抗調整電路之介電體圖形之高度。
又，為使用諸如阻焊劑或絹絲之介電體材料實現阻抗調整電路，可在配線基板之製程中，變更用於形成各種圖形之遮罩而輕易形成之。又，配線基板製造後亦可塗布諸如樹脂膜、介電體膏作為任意之介電體。
具體而言，阻抗調整電路之實現方法亦可就阻焊劑或模組基板使用絹網，而在印刷之文字之形成程序之同一程序中，印刷介電體材料之絹絲，或在基板製造後藉分注器塗布任意之介電體。
另，阻抗調整電路之位置之一例可設模組基板即配線基板103上之配線中傳輸之訊號頻率為f，配線基板103之有效介電常數為εr，而以配線基板103上之訊號波長λg=1/(f‧εr)代表之，並將阻抗調整電路設於較距離高頻電路晶片上之電極約λg/4之位置更近之處。如圖23乃至圖26所示，排列複數之介電體圖形時之尺寸諸如介電體材料之寬度、間隔宜分別設為λg/16。此時亦基於與前述第11實施形態之情形相同之理由。相對於λg/4時，而在λg/8時導致「介電體圖形存在」、「不存在」構成1組。其在此則設為λg/16，以重複複數次(2次)「介電體圖形存在」、「不存在」。
又，雖已前述，但改變阻抗調整電路之高度之方法包含諸如塗布阻焊劑複數次、藉分注器塗布複數次、塗 布黏度不同之材料、以密封樹脂覆蓋高頻電路晶片整體。
又，阻抗調整電路配置於基板表面上時，舉例言之，可藉雷射加工機微調阻抗調整電路之形狀，而在製造後調整特性。
(第19實施形態)
以下說明本揭露之第19實施形態之高頻模組。
以上已說明之第11乃至18實施形態中，已說明將阻抗調整電路一體形成於配線基板上之例，但本實施形態則將說明搭載阻抗調整電路(弛豫晶片)60作為組件之構造。
圖示顯示第19實施形態之高頻模組之構造。與第11乃至18實施形態相同，圖30(a)及圖30(b)顯示要部上面圖及要部截面圖。本實施形態之高頻模組構造包含高頻電路晶片102、配線基板103、阻抗調整電路60。另，與第11實施形態之高頻模組101相同之構成要素則使用相同之標號而省略其說明。
阻抗調整電路60之構造包含設有凸部62與凹部63之矽之阻抗調整元件晶片61，並與高頻電路晶片102相同而進行覆晶安裝。其次，於阻抗調整元件晶片61之凸部62與配線基板103上之配線部107之間充填使用阻焊劑之介電體，即可藉毛細現象而使阻焊劑深入間隙，以形成介電體層66之圖形。
另，阻抗調整電路60之凸部62必須密著於配線基板103上之配線部107上。因此，凸部62宜與形成作為輸出入端子104之凸塊之高度大致相同。
又，如圖31(a)及圖31(b)之變形例之要部上面圖及要部截面圖所示，亦可使阻抗調整元件晶片61之高度固定使用諸如配置於四隅之凸塊64。藉此，即可預先決定高度方向之位置，並提高阻抗調整電路60對配線基板103上之密著性。
(第20實施形態)
以下說明本揭露之第20實施形態之高頻模組。
又，如圖32(a)及圖32(b)所示，亦可構成朝阻抗調整元件晶片61之凸部62與配線基板103上之配線部107之間充填密封樹脂105而提高密著度，以實現阻抗之弛豫。圖32(a)及圖32(b)係顯示本揭露之第20實施形態之高頻模組之要部者，圖32(a)係上面圖，圖32(b)係圖32(a)之A-A截面圖。
另，與第11實施形態之高頻模組101相同之構成要素則使用相同之標號而省略其說明。
本實施形態中，亦構成阻抗調整電路60包含設有凹凸略小於前述第19實施形態之凸部62與凹部63之矽之阻抗調整元件晶片61，並與高頻電路晶片102相同而進行覆晶安裝。其次，朝阻抗調整元件晶片61之凸部62與配線基板103上之配線部107之間充填使用與密封樹脂105相同之樹脂之介電體層66。
阻抗調整電路60之凸部62必須密著於配線基板103上之配線部107上。
以上，安裝步驟之一例可在模組基板製造後，在安裝程序中，分別進行高頻電路晶片102與包含阻抗調整電 路60之晶片之凸塊安裝。然後，為提高各晶片之安裝強度，而朝晶片與基板之間注入密封樹脂105，並於加熱爐中依預定之溫度及時間進行加熱以使密封樹脂105硬化。
(第21實施形態)
以下說明本揭露之第21實施形態之高頻模組。
另，前述第20實施形態中，雖使密封樹脂105附著於阻抗調整元件晶片61之凸部62上，但本實施形態則將朝高頻電路晶片102與配線基板103之間充填之密封樹脂105填滿於阻抗調整元件晶片61與配線基板103之配線部107之間。
其次，本實施形態中形成有密封樹脂105之寬度愈自高頻電路晶片102之外部連接端子朝外側遠離愈狹窄之凸部62S之圖形與凹部63S。又，如圖33(a)及圖33(b)所示，亦可朝阻抗調整元件晶片61之凸部62S與配線基板103上之配線部107之間充填密封樹脂105而提高密著度，並弛豫阻抗。
圖33(a)及圖33(b)係顯示本揭露之第21實施形態之高頻模組之要部者，圖33(a)係上面圖，圖33(b)係圖33(a)之A-A截面圖。
另，與第11實施形態之高頻模組101相同之構成要素則使用相同之標號而省略其說明。
依據本實施形態，阻抗調整電路60藉凹凸之圖形而形成介電體層之圖形，故可輕易調整圖形。又，阻抗調整元件晶片整體藉密封樹脂而固設，故密著性良好。且，可與高頻電路晶片同時搭載阻抗調整元件晶片，故安裝作 業性良好。
另，阻抗調整電路60之凸部62對配線基板103上之配線部107上之密著甚為重要。
此外，前述第19乃至21實施形態中，雖將阻抗調整元件晶片配置於高頻電路晶片附近，但如圖34(a)乃至圖14(d)之高頻模組之變形例所示，亦可於高頻電路晶片之周緣部之局部構成與高頻電路晶片102之內部電路分為電氣獨立之阻抗調整電路60R而一體加以形成。
圖34(a)及圖34(b)係顯示本實施形態之高頻模組之要部上面圖及要部截面圖，圖34(c)及圖34(d)係本實施形態之高頻電路晶片之上面圖及截面圖。
依據上述構造，可減少安裝工時而降低製造成本。阻抗調整電路60R藉凹部60c之圖形而形成介電體層之圖形作為其反轉圖形，故可輕易調整圖形。且，阻抗調整元件晶片61整體藉密封樹脂而固設，故密著性良好。且，可與高頻電路晶片同時搭載阻抗調整元件晶片，故安裝作業性良好。
另，阻抗調整電路60R之凸部62S對配線基板103上之配線部107上之密著甚為重要。
(第22實施形態)
以下說明本揭露之第22實施形態之高頻模組。
以上，在第11乃至18實施形態中，已說明將阻抗調整電路一體形成於配線基板上之例，並於第19乃至21實施形態中說明將阻抗調整電路搭載於阻抗調整元件(弛豫晶片) 上作為組件之構造，但本實施形態則如圖35之本實施形態之高頻模組之要部上面圖所示，將說明使用配線基板103上之配線形狀而實現阻抗調整電路之例。
本實施形態係使配線基板103上之配線部107本身之圖形愈朝外側遠離愈逐漸縮窄而構成阻抗調整部67。
另，與第11實施形態之高頻模組1相同之構成要素則使用相同之標號而省略其說明。
阻抗調整部67係自作為高頻電路晶片102之輸出入端子104之凸塊之位置起逐漸增寬，並自輸出入端子104之位置起超出密封樹脂105之端部(密封端105e)，並於分離預定距離L0之位置上構成寬度與配線相同。逐漸縮窄之部分之長度L0相對於訊號頻率之波長而大致為λg/4。
阻抗之不連續部將弛豫而VSWR將逼近於1。
同時，一般之配線圖形則如圖40(a)所示，在高頻電路晶片下逐漸縮窄，或如圖40(b)所示，在延伸至密封端105e之領域內逐漸縮窄。
(第23實施形態)
以下說明本揭露之第23實施形態之高頻模組。
以上，第11乃至22實施形態中，已說明藉翻轉安裝而朝配線基板103上搭載高頻電路晶片102之例，本實施形態則將說明藉面朝上連接而搭載高頻電路晶片102之情形。圖36(a)及圖36(b)係顯示本揭露之第23實施形態之高頻模組之要部之上面圖及截面圖。
一旦藉面朝上連接而朝配線基板103上搭載高頻 電路晶片102，則經導線WB而連接配線部107，並藉密封樹脂105而覆蓋導線WB與高頻電路晶片102。
本實施形態中，阻抗調整電路之長L已依高頻電路晶片102之安裝時受密封樹脂105覆蓋之位置而決定，並調整大致受密封樹脂105覆蓋之位置及配線部107上之密封樹脂105之密封端105e之角度。故而，面朝上安裝時，即便諸如使用相同之高頻電路晶片時，阻抗調整電路之長度亦不相同。
另，本實施形態亦就與第11實施形態之高頻模組101相同之構成要素使用相同之標號，並省略其說明。
且，前述實施形態中，即便在調整密封樹脂105之端部形狀為設計值而加以形成後，亦可使阻抗匹配，並切除密封樹脂105之局部，而更為提高阻抗匹配性。
又，亦可藉黏度較高之樹脂形成壁部，並調整密封端105e之錐形。又，密封樹脂之硬化程序中可使用溫度曲線而控制垂淌之程度，並調整密封端105e之錐形。
又，前述實施形態中，雖藉介電體層構成阻抗調整電路，但不限於介電體層，亦可進行諸如將SMT組件之搭載位置設在λg/4之範圍內、調整用於連接SMT組件之導電膏之長度或藉雷射加工裁斷介電體層而調整形狀、厚度等調整。
以上說明之各實施形態包含以下態樣之揭露。
<高頻模組之揭露1>
一種高頻模組，包含有：高頻電路晶片；設有用於連 接前述高頻電路晶片之輸出入端子之配線部之配線基板；高頻模組並充填有至少覆蓋前述高頻電路晶片與前述配線部之連接部之密封樹脂，而前述配線部於前述輸出入端子之外側設有阻抗調整電路。
<高頻模組之揭露2>
一種高頻模組，包含有：高頻電路晶片；設有用於覆晶連接前述高頻電路晶片之輸出入端子之配線部之配線基板；高頻模組並於前述配線基板與前述高頻電路晶片之間充填有密封樹脂，前述配線部則於前述輸出入端子之外側設有阻抗調整電路。
<高頻模組之揭露3>
如上述高頻模組之揭露1或2之高頻模組，前述阻抗調整電路係於自前述輸出入端子朝外側隔有預定距離之位置上形成於前述配線部上之預定寬度之介電體層。
<高頻模組之揭露4>
如上述高頻模組之揭露3之高頻模組，前述介電體層包含沿前述配線部而形成之複數介電體圖形。
<高頻模組之揭露5>
如上述高頻模組之揭露4之高頻模組，前述複數之介電體圖形之間隔愈自前述高頻電路晶片朝外側遠離而愈大。
<高頻模組之揭露6>
如上述高頻模組之揭露4之高頻模組，前述複數之介電體圖形之圖形面積愈自前述高頻電路晶片朝外側遠離而愈小。
<高頻模組之揭露7>
如上述高頻模組之揭露4之高頻模組，前述複數之介電體圖形之膜厚愈自前述高頻電路晶片朝外側遠離而愈小。
<高頻模組之揭露8>
如上述高頻模組之揭露3之高頻模組，前述介電體層與前述配線部之重疊領域之寬度愈自前述高頻電路晶片朝外側遠離而逐漸減小。
<高頻模組之揭露9>
如上述高頻模組之揭露3乃至8之任一之高頻模組，前述介電體層係形成選擇性地覆蓋構成前述配線部之配線之周緣部。
<高頻模組之揭露10>
如上述高頻模組之揭露3乃至9之任一之高頻模組，前述介電體層係使用與前述密封樹脂相同之材料而構成。
<高頻模組之揭露11>
如上述高頻模組之揭露2或3之高頻模組，前述阻抗調整電路包含：在前述輸出入端子之外側搭載於前述配線部上，並於與前述配線基板對向之面上設有凹凸部之阻抗調整元件晶片；充填於前述阻抗調整元件晶片之凸部與前述配線部之界面之介電體層。
<高頻模組之揭露12>
如上述高頻模組之揭露11之高頻模組，前述阻抗調整元件晶片與前述高頻電路晶片係一體形成。
<高頻模組之揭露13>
如上述高頻模組之揭露11之高頻模組，前述凸部與形 成作為前述輸出入端子之凸塊高度大致相同。
<高頻模組之揭露14>
如上述高頻模組之揭露1或2之高頻模組，前述阻抗調整電路係配線基板上之配線部，而構成自前述高頻電路晶片之輸出入端子朝外側逐漸增大線寬至相對於訊號頻率之波長λg而大致為λg/4之位置之錐形部。
<高頻模組之揭露15>
如上述高頻模組之揭露1或2之高頻模組，前述高頻電路晶片係使用於微波或毫米波之電路晶片。
<用於高頻模組之基板之揭露1>
一種用於高頻模組之基板，包含有：基板；使用形成於前述基板上之配線部之高頻傳輸通道；及，連接前述高頻傳輸通道之阻抗調整電路；用於高頻模組之配線基板將高頻電路晶片搭載於前述高頻傳輸通道之端子部，前述阻抗調整電路則係配線基板上之配線部，而構成自前述高頻電路晶片之輸出入端子朝外側逐漸增大線寬至相對於訊號頻率之波長λg而為大致λg/4之位置之錐形部。
<用於高頻模組之基板之揭露2>
如上述用於高頻模組之基板之揭露1之用於高頻模組之基板，前述高頻電路晶片係使用於微波或毫米波之電路晶片。
依據上述高頻模組及用於高頻模組之基板之揭露，由於配線基板上設有阻抗調整電路，故可減少阻抗變化所致之不連續。因此，翻轉連接時，即便完全以密封樹 脂覆蓋高頻電路晶片之電路面，亦可減少配線基板上之配線之阻抗變化所致之不連續。
雖已參照詳細且特定之實施態樣而說明本揭露，但可在本發明之精神與範圍內追加各種變更及修正則為相關技術人員所明知。
本案申請乃基於2011年8月23日已提申之日本專利申請(特願2011-181946)、2011年8月29日已提申之日本專利申請(特願2011-186338)之內容，而加以引用在此作為參照內容。
產業上之可利用性
如以上之說明，依據本揭露之用於高頻模組之配線基板，覆蓋配線部之阻焊劑層構成於配線部之局部設有開口部，故可維持高頻特性，而提供配線強度較高之用於高頻模組之配線基板，並可有效應用於主電路構造。
又，本揭露可提供可減少高頻模組之阻抗失配，且傳輸損失較少之高頻模組(諸如無線模組)，而適用於無線通訊終端。
1‧‧‧配線基板
2‧‧‧晶片組件
2a、2b‧‧‧輸出入端子
3、3p、3s‧‧‧配線部
4‧‧‧介電體層
5‧‧‧阻焊劑層
6‧‧‧焊料
7‧‧‧背面配線部
8、8c、8d、8p、8s‧‧‧開口部
9‧‧‧高頻IC晶片
9a、9b、9c‧‧‧輸出入端子
10‧‧‧天線元件
16a、16b、16c‧‧‧圖形
26‧‧‧阻抗調整電路
26a、26b、26c‧‧‧圖形
36‧‧‧阻抗調整電路
36a、36b、36c‧‧‧圖形
46‧‧‧阻抗調整電路
56‧‧‧阻抗調整電路
56a、56b、56c‧‧‧圖形
60‧‧‧阻抗調整電路
60c‧‧‧凹部
60R‧‧‧阻抗調整電路
61‧‧‧阻抗調整元件晶片
62、62S‧‧‧凸部
63、63S‧‧‧凹部
64‧‧‧凸塊
66‧‧‧阻抗調整電路
66‧‧‧介電體層
67‧‧‧阻抗調整部
101‧‧‧高頻模組
102‧‧‧高頻電路晶片
103‧‧‧配線基板
104‧‧‧輸出入端子
105‧‧‧密封樹脂
105e‧‧‧密封端
106‧‧‧阻抗調整電路
106a、106b、106c‧‧‧圖形
107‧‧‧配線部
107e‧‧‧緣部
108‧‧‧接地層
109‧‧‧晶片配線
110‧‧‧介電體基板
a~g‧‧‧線
C‧‧‧間隔
C1、C2‧‧‧間隔
L‧‧‧長
L0‧‧‧預定距離
L0‧‧‧長
L1‧‧‧預定距離
La、Lb、Lc‧‧‧長
R‧‧‧不塗布阻焊劑層之部分
T‧‧‧厚
T1、T2、T3‧‧‧膜厚
Ta、Tb、Tc‧‧‧膜厚
W‧‧‧寬
WB‧‧‧導線
圖1(a)係顯示本揭露之第1實施形態之使用用於高頻模組之配線基板之高頻模組之要部構造之說明圖(上面圖)。
圖1(b)係依配線方向裁斷之說明圖(截面圖)。
圖2(a)係本揭露之第1實施形態之用於高頻模組之配線基板之配線部之要部立體圖。
圖2(b)係圖2(a)之A-A截面圖。
圖3係本揭露第1實施形態之高頻模組之整體概況圖。
圖4係顯示本揭露第1實施形態之高頻模組之表面安裝型之晶片組件(SMT組件)2附近之阻焊劑層之圖形之上面圖。
圖5係顯示本揭露第1實施形態之高頻模組之3端子構造之高頻IC晶片9附近之阻焊劑層之圖形之上面圖。
圖6係顯示本揭露第1實施形態之使用用於高頻模組之配線基板之高頻模組之變形例者。
圖7係顯示本揭露第1實施形態之用於高頻模組之配線基板之阻焊劑層之開口部之間隔改變後之反射特性之測定結果者。
圖8係顯示本揭露第1實施形態之用於高頻模組之配線基板之阻焊劑層之開口部之間隔改變後之反射特性之測定結果者。
圖9係顯示本揭露第2實施形態之使用用於高頻模組之配線基板之高頻模組之要部構造者。
圖10係顯示本揭露第3實施形態之使用用於高頻模組之配線基板之高頻模組之要部構造之上面圖。
圖11(a)係顯示本揭露第3實施形態之使用用於高頻模組之配線基板之高頻模組之要部構造之上面圖。
圖11(b)係依配線方向裁斷之截面圖(A-A截面圖)。
圖12(a)係顯示本揭露第4實施形態之使用用於高頻模組之配線基板之高頻模組之要部構造之上面圖。
圖12(b)係依配線方向裁斷之截面圖(A-A截面圖)。
圖13(a)係顯示本揭露第5實施形態之使用用於高頻模 組之配線基板之高頻模組之要部構造之上面圖。
圖13(b)係依配線方向裁斷之截面圖(A-A截面圖)。
圖14係顯示本揭露第6實施形態之使用用於高頻模組之配線基板之高頻模組之要部構造者。
圖15係顯示本揭露第7實施形態之使用用於高頻模組之配線基板之高頻模組之要部構造者。
圖16係顯示本揭露第7實施形態之使用用於高頻模組之配線基板之變形例之高頻模組之要部構造者。
圖17係顯示本揭露第8實施形態之使用用於高頻模組之配線基板之變形例之高頻模組之要部構造者。
圖18係顯示本揭露第9實施形態之使用用於高頻模組之配線基板之變形例之高頻模組之要部構造者。
圖19(a)係顯示本揭露第10實施形態之使用用於高頻模組之配線基板之高頻模組之要部構造者(上面圖)。
圖19(b)係依配線方向裁斷者(截面圖)。
圖20(a)係顯示本揭露第10實施形態之使用用於高頻模組之配線基板之變形例之高頻模組之要部構造者(上面圖)。
圖20(b)係依配線方向裁斷者(截面圖)。
圖21係顯示本揭露第11實施形態之高頻模組之構造之立體圖。
圖22(a)係圖21之A-A截面圖。
圖22(b)係圖21之B-B截面圖。
圖23係顯示本揭露第12實施形態之高頻模組之構造之上面圖。
圖24係顯示本揭露第13實施形態之高頻模組之構造之上面圖。
圖25係顯示本揭露第14實施形態之高頻模組之構造之上面圖。
圖26係顯示本揭露第15實施形態之高頻模組之構造之上面圖。
圖27(a)~27(c)係顯示本揭露第16實施形態之高頻模組之構造者，(a)係上面圖，(b)係(a)之A-A截面圖，(c)係顯示(b)之變形例之截面圖。
圖28(a)及28(b)係顯示本揭露第17實施形態之高頻模組之構造者，(a)係上面圖，(b)係(a)之A-A截面圖。
圖29(a)及29(b)係顯示本揭露第18實施形態之高頻模組之構造者，(a)係上面圖，(b)係(a)之A-A截面圖。
圖30(a)及30(b)係顯示本揭露第19實施形態之高頻模組之構造者，(a)係上面圖，(b)係(a)之A-A截面圖。
圖31(a)及31(b)係顯示本揭露第19實施形態之高頻模組之變形例之構造者，(a)係上面圖，(b)係(a)之A-A截面圖。
圖32(a)及32(b)係顯示本揭露第20實施形態之高頻模組之變形例之構造者，(a)係上面圖，(b)係(a)之A-A截面圖。
圖33(a)及33(b)係顯示本揭露第21實施形態之高頻模組之變形例之構造者，(a)係上面圖，(b)係(a)之A-A截面圖。
圖34(a)~34(d)係顯示本揭露第21實施形態之高頻模組之變形例之構造者，(a)及(b)係顯示本實施形態之高頻模組之要部上面圖及要部截面圖，(c)及(d)係本實施形態之高頻 電路晶片之上面圖及截面圖。
圖35係顯示本揭露第22實施形態之高頻模組之要部上面圖。
圖36(a)及36(b)係本揭露第23實施形態之高頻模組之要部上面圖及截面圖。
圖37係顯示比較例之高頻模組之構造之立體圖。
圖38(a)係圖37之A-A截面圖。
圖38(b)係圖37之B-B截面圖。
圖39係顯示比較例之高頻模組之要部上面圖。
圖40(a)及40(b)係顯示比較例之高頻模組之要部上面圖。
圖41(a)係顯示習知例之使用用於高頻模組之配線基板之高頻模組之要部構造之說明圖(上面圖)。
圖41(b)係依配線方向裁斷之說明圖(截面圖)。
1‧‧‧配線基板
2‧‧‧晶片組件
2a、2b‧‧‧輸出入端子
3‧‧‧配線部
4‧‧‧介電體層
5‧‧‧阻焊劑層
6‧‧‧焊料
7‧‧‧背面配線部
8‧‧‧開口部
L1‧‧‧預定距離

Claims (12)

  1. 一種用於高頻模組之配線基板，包含有：配線部，用於高頻傳輸；及阻焊劑層，形成於前述配線部上；前述阻焊劑層在與前述配線基板上所搭載之晶片組件之輸出入端子隔有預定距離之間之領域中，於前述配線部之局部設有開口部。
  2. 如申請專利範圍第1項之用於高頻模組之配線基板，其中前述開口部包含隔有預定間隔而形成之複數開口。
  3. 如申請專利範圍第1項之用於高頻模組之配線基板，其中前述阻焊劑層之前述開口部係藉條狀之圖形而構成，並依預定間隔而覆蓋前述配線部。
  4. 如申請專利範圍第1項之用於高頻模組之配線基板，其中前述開口部呈四角形。
  5. 如申請專利範圍第1項之用於高頻模組之配線基板，其中前述開口部呈圓形或楕圓形。
  6. 如申請專利範圍第1項之用於高頻模組之配線基板，其中前述開口部包含前述配線部之側面。
  7. 如申請專利範圍第2項之用於高頻模組之配線基板，其中前述開口部係沿前述配線部而形成，並殘留沿行前述配線部之電流方向之端緣部而排列於配線部上。
  8. 如申請專利範圍第2項之用於高頻模組之配線基板，其中前述開口部之間隔在前述配線部上為傳輸頻率之λg/8以下。
  9. 如申請專利範圍第2項之用於高頻模組之配線基板，其中前述開口部之配置間隔伴隨遠離前述配線部上搭載之表面安裝型之晶片組件之輸出入端子而逐漸形成較小。
  10. 如申請專利範圍第1項之用於高頻模組之配線基板，其中前述開口部之寬度伴隨遠離前述配線部上搭載之表面安裝型之晶片組件之輸出入端子而逐漸形成較大。
  11. 一種高頻模組，係使用申請專利範圍第1項之用於高頻模組之配線基板，並於前述配線部之局部設有經輸出入端子而搭載之表面安裝型之晶片組件。
  12. 一種高頻模組，係使用申請專利範圍第1項之用於高頻模組之配線基板，且將前述配線部使用於微波或毫米波傳輸。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12027743B2 (en) 2018-12-06 2024-07-02 Sony Semiconductor Solutions Corporation Transmission apparatus, printed circuit board, and information appliance

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014002765A1 (ja) * 2012-06-29 2014-01-03 株式会社村田製作所 高周波信号線路
US9583811B2 (en) * 2014-08-07 2017-02-28 Infineon Technologies Ag Transition between a plastic waveguide and a semiconductor chip, where the semiconductor chip is embedded and encapsulated within a mold compound
JP6438792B2 (ja) * 2015-02-17 2018-12-19 ルネサスエレクトロニクス株式会社 半導体装置
WO2020115978A1 (ja) * 2018-12-06 2020-06-11 ソニーセミコンダクタソリューションズ株式会社 伝送装置、印刷配線基板、並びに情報機器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6211296A (ja) 1985-07-09 1987-01-20 株式会社東芝 回路部品の実装方法
US4894115A (en) * 1989-02-14 1990-01-16 General Electric Company Laser beam scanning method for forming via holes in polymer materials
EP0506122A3 (en) 1991-03-29 1994-09-14 Matsushita Electric Ind Co Ltd Power module
JP2719067B2 (ja) * 1991-03-29 1998-02-25 松下電器産業株式会社 電力用モジュール
JP2000269384A (ja) 1999-03-12 2000-09-29 Nec Corp マイクロ波・ミリ波回路装置及びその製造方法
GB2374984B (en) * 2001-04-25 2004-10-06 Ibm A circuitised substrate for high-frequency applications
JP2003174244A (ja) 2001-12-07 2003-06-20 Mitsubishi Electric Corp 高周波プリント配線板及び高周波多層プリント配線板
JP2003273611A (ja) * 2002-03-18 2003-09-26 Kyocera Corp 配線基板
JP2007184381A (ja) 2006-01-06 2007-07-19 Matsushita Electric Ind Co Ltd フリップチップ実装用回路基板とその製造方法、並びに半導体装置とその製造方法
JP2009267227A (ja) * 2008-04-28 2009-11-12 Sumitomo Metal Electronics Devices Inc 半導体素子収納用パッケージとその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12027743B2 (en) 2018-12-06 2024-07-02 Sony Semiconductor Solutions Corporation Transmission apparatus, printed circuit board, and information appliance

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