TW201314690A - 半導體記憶裝置 - Google Patents

Abstract

一種半導體記憶裝置，包括：記憶體陣列，由複數單元組行列狀地配置而成，每一單元組由電性可改寫的記憶體元件串聯連接所組成；列選擇裝置，用以選擇單元組中之列方向的記憶體元件；以及位元線選擇電路，用以選擇耦接至單元組的位元線；其中，位元線選擇電路包括：第一選擇部分，其包括選擇電晶體，用以選擇性地耦接偶數位元線或奇數位元線至檢測電路；以及第二選擇部分，其包括偏壓電晶體，用以選擇性地耦接偶數位元線或奇數位元線至提供偏壓的電壓源；偏壓電晶體與記憶體陣列之記憶體元件形成在共通的井(well)中。

Description

半導體記憶裝置

本發明主要係有關於一種半導體記憶裝置，特別係關於一種NAND型的快閃記憶體之位元線選擇電路。

快閃記憶體作為儲存裝置，可廣泛地應用在數位相機、智慧型手機等電子裝置上。在市場上，越來越追求快閃記憶體的小型化、大容量化、快速存取以及低耗電。

NAND型的快閃記憶體係包括以列方向配置複數NAND閘串的記憶體陣列所構成。NAND閘串係由以直列方向耦接複數記憶體單元與耦接其兩端之選擇電晶體所構成。NAND閘串其中一端係透過選擇電晶體耦接至位元線，另一端係透過選擇電晶體耦接至源極線。資料的讀取與編程(寫入)係透過耦接至NAND閘串的位元線執行。舉例而言，如專利文獻1所示之提升資料編程速度的快閃記憶體。

第1圖所示係先前技術之快閃記憶體的位元線選擇電路圖。具有一對偶數位元線BLe與奇數位元線BLo。位元線選擇電路300包括：第一選擇部分310，其包括用以耦接偶數位元線BLe或奇數位元線BLo至檢測電路的選擇電晶體BLC；以及第二選擇部分320，其包括用以施加偏壓VPRE至偶數位元線BLe與奇數位元線BLo之偏壓電晶體BIASe與BIASo、和用以耦接偶數位元線BLe與奇數位元線BLo至第一選擇部分310的選擇電晶體BLSe與BLSo。為使編程時，對禁止寫入的位元線預充電偏壓，或於刪除時，對單元井(cell well)預充電刪除電壓，第二選擇部分320的偏壓電晶體BIASe與BIASo以及選擇電晶體BLSe與BLSo係由閘極氧化膜較厚且閘極長度較長的高耐壓電晶體所構成。

如非專利文獻1之第2圖所示，由低耐壓的電晶體構成位元線選擇電路300A的第二選擇部分320A，在第二選擇部分320A與第一選擇部分310之間，設置由高耐壓的電晶體構成的中繼部分330。構成第二選擇部分320A的低耐壓電晶體BIASe、BIASo、BLSe與BLSo的閘極氧化膜為一般厚度，且閘極長度較短，設置於單元井中。中繼部分330的電晶體BLS係配置於單元井的外側，於自第二選擇部分320A之低耐壓的電晶體分離第一選擇部分310的電晶體BLC時使用。於刪除時，浮動第二選擇部分320A之電晶體的閘極，為藉由閘極與單元井間的電容耦合提升刪除電壓，閘極的電位係避免使低耐壓電晶體之閘極氧化膜崩潰。藉由減少第二選擇部分320A的低耐壓電晶體的佈局面積，以達成記憶體小型化的目標。

【先前技術文件】

【專利文獻1】公開2006-302960號

【非專利文獻1】K. Fukuda. Et al.,“A 151mm2 64Gb MLC NAND Memory in 24n,CMOS Technology”,IEEE International Solid-State Circuit Conference,Digest of Technical Paper P198-199,Session 11,2011

本發明提供一種半導體記憶裝置，包括：記憶體陣列，由複數單元組行列狀地配置而成，每一單元組由電性可改寫的記憶體元件串聯連接所組成；列選擇裝置，用以選擇單元組中之列方向的記憶體元件；以及位元線選擇電路，用以選擇耦接至單元組的位元線；其中，位元線選擇電路包括：第一選擇部分，其包括選擇電晶體，用以選擇性地耦接偶數位元線或奇數位元線至檢測電路；以及第二選擇部分，其包括偏壓電晶體，用以選擇性地耦接偶數位元線或奇數位元線至提供偏壓的電壓源；偏壓電晶體與記憶體陣列之記憶體元件形成在共通的井中。

第3圖係典型的快閃記憶體之方塊示意圖。此處所示之快閃記憶體的結構係本發明之一實施例，但不限於此。本實施例之快閃記憶體10係由具有以行列狀排列之複數記憶體單元的記憶體陣列100；暫存外部輸入輸出端I/O所連接之輸入輸出資料之輸入輸出緩衝器110；接收來自輸入輸出緩衝器110之位址資料的位址暫存器120；暫存被輸入輸出之資料的資料暫存器130；根據來自輸入輸出緩衝器110之指令資料以及外部控制信號，用以提供控制各部位之控制信號C1、C2、C3的控制器140；解碼位址暫存器120的行位址資訊Ax，根據解碼後的結果；進行區塊選擇以及字元線選擇的字元線選擇電路150；暫存根據字元線選擇電路150選取的頁面讀取的資料，與暫存寫入選取的頁面之資料的頁面緩衝器/檢測電路160；解碼位址暫存器120的列位址資訊Ay，根據解碼後的結果，選擇頁面緩衝器內之列資料的列選擇電路170；以及為了產生資料的讀取、編程與刪除等之生成必需之電壓(寫入電壓Vpgm、通過電壓Vpass、讀取電壓Vread、刪除電壓Vers)的內部電壓產生電路180所構成。

記憶體陣列100於列方向配置具有m個記憶體區塊BLK(1)、BLK(2)...、BLK(m)。第4圖係於記憶體區塊內形成的NAND閘串之結構示意電路圖。一個記憶體區塊包含與複數記憶體單元串聯連接的複數NAND閘串(以下稱為單元組NU)，各單元組NU以行方向配置。以行方向配置之複數單元組NU構成記憶體區塊。

在第4圖之實施例中，每個單元組NU係包含串聯連接之32個記憶體單元MCi(i=0、1、...、31)，與電性耦接至串聯之複數記憶體單元之兩端的電晶體TR1與TR2。選擇電晶體TR1的汲極耦接至對應的位元線GBL，而選擇電晶體TR2的源極耦接至共同源極線SL。

典型上來說，記憶體單元為具有N型擴散區域的源極/汲極、在源極/汲極間的通道上形成之氧化膜、在氧化膜上形成之累積電荷的浮動閘極(電荷蓄積層)、以及在浮動閘極上藉由介電膜形成之包含控制閘極的MOS結構。一般來說，在浮動閘極上電荷沒有累積時，也就是資料「1」寫入時，臨界值為負，記憶體單元為常開啟狀態。在浮動閘極上電荷累積時，也就是資料「0」寫入時，臨界值轉變為正，記憶體單元為常關閉狀態。

記憶體單元MCi的控制閘極分別耦接至對應的字元線WLi。選擇電晶體TR1與TR2的閘極分別耦接至與字元線WL平行之對應的選擇閘極線SGD與SGS。字元線選擇電路150根據行位址Ax選擇記憶體區塊時，藉由該記憶體區塊之選擇閘極信號SGS與SGD，以選擇性地驅動電晶體TR1與TR2。

耦接至單元組NU的位元線GBL0、GBL1、GBL2、...、GBLn係藉由位元線選擇電路耦接至頁面緩衝器/檢測電路160。位元線選擇電路於讀取與編程時，選擇偶數位元線或奇數位元線，被選擇的偶數位元線或奇數位元線連接至頁面緩衝器/檢測電路160。一個頁面緩衝器/檢測電路160共有一對偶數位元線與奇數位元線，若偶數位元線與奇數位元線各自形成一頁面，頁面緩衝器/檢測電路160則包含一頁面的檢測電路。頁面緩衝器/檢測電路160在讀取的時候，檢測偶數位元線或奇數位元線的電位，在編程的時候，暫存寫入偶數位元線或奇數位元線的資料。

再者，針對本發明實施例之位元線選擇電路作說明。第5圖所示係本實施例位元線選擇電路的一部分。第5圖所示僅為整體中之一對偶數位元線GBL_e與奇數位元線GBL_o，但是實際上，需注意的是包含用以選擇整體位元線GBL_0~GBL_n的n個位元線的電路。再者，需注意第5圖所示僅為一區塊。

位元線選擇電路200包含第一選擇部分210，用以耦接偶數位元線GBL_e與奇數位元線GBL_o至頁面緩衝器/檢測電路160，以及第二選擇部分220，用以施加既定偏壓至偶數位元線GBL_e與奇數位元線GBL_o。

第一選擇部分210具有耦接至偶數位元線GBL_e的偶數選擇電晶體SEL_e、耦接至奇數位元線GBL_o的奇數選擇電晶體SEL_o、以及耦接至偶數選擇電晶體SEL_e與奇數選擇電晶體SEL_o的共同節點N1與檢測電路之間的位元線選擇電晶體BLS。構成第一選擇部分210的電晶體SEL_e、GBL_o與BLS為N型的MOS電晶體，形成在構成頁面緩衝器/檢測電路160等的周圍電路之P井(P well)內。構成第一選擇部分210的電晶體為可在高電壓(HV)下運作之高耐壓的電晶體。

施加來自控制器140的控制信號至偶數選擇電晶體SEL_e、奇數選擇電晶體SEL_o、以及位元線選擇電晶體BLS的閘極，於讀取時、編程時與刪除時選擇性地驅動電晶體。舉例而言，進行讀取被選擇的頁面時，若選擇偶數位元線GBL_e時，則不選擇奇數位元線GBL_o，且偶數選擇電晶體SEL_e與位元線選擇電晶體BLS為開啟(ON)狀態，奇數選擇電晶體SEL-o為關閉(OFF)狀態。若選擇奇數位元線GBL_o時，則不選擇偶數位元線GBL_e，且奇數選擇電晶體SEL_o與位元線選擇電晶體BLS為開啟狀態，偶數選擇電晶體SEL_e為關閉狀態。如此一來，一個檢測電路可共通地使用偶數位元線GBL_e與奇數位元線GBL_o。

第二選擇部分220為具有耦接至偶數位元線GBL_e與虛擬電位VPRE間之偶數偏壓電晶體YSEL_e，以及耦接至奇數位元線GBL_o與虛擬電位VPRE間之奇數偏壓電晶體YSEL_o。偶數偏壓電晶體YSEL_e與奇數偏壓電晶體YSEL_o為N型的MOS電晶體，形成記憶體元件或記憶體區塊的P井中。構成第二選擇部分220的電晶體不同於構成第一選擇部分210的電晶體，構成第二選擇部分220的電晶體為可在低電壓(LV)下運作之低耐壓的電晶體。因此，構成第二選擇部分220的偶數偏壓電晶體YSEL_e以及奇數偏壓電晶體YSEL_o的閘極氧化膜TOX與記憶體元件的閘極氧化膜相同，偶數偏壓電晶體YSEL_e、奇數偏壓電晶體YSEL_o以及記憶體元件為利用相同製造方法所形成。

施加來自控制閘極140的控制信號至偶數偏壓電晶體YSEL_e與奇數偏壓電晶體YSEL_o的閘極，於讀取時、編程時與刪除時選擇性地驅動電晶體。此外，根據控制器140的控制信號，施加相對應於內部電壓產生電路180之動作狀態的偏壓或預充電電壓至虛擬電位VPRE。舉例而言，進行讀取頁面時，若選擇偶數位元線GBL_e，則不選擇奇數位元線GBL_o，且偶數偏壓電晶體YSEL_e為關閉狀態，奇數偏壓電晶體YSEL_o為開啟狀態，提供屏蔽電位至虛擬電位VPRE。若不選擇偶數位元線GBL_e，則選擇奇數位元線GBL_o，且偶數偏壓電晶體YSEL_e為開啟狀態，奇數偏壓電晶體YSEL_o為關閉狀態，提供屏蔽電位至偶數位元線GBL_e。舉例而言，屏蔽電位為接地電位。在編程時，提供編程之禁止電壓至虛擬電位VPRE，沒被選擇的位元線之記憶體單元的通道被偏壓或預充電電壓至禁止寫入電壓。

本實施例中之一特徵為偶數偏壓電晶體YSEL_e與奇數偏壓電晶體YSEL_o形成在記憶體陣列或記憶體區塊中，其於形成記憶體單元的同時形成。再者，比起構成第一選擇部分210的電晶體，偏壓電晶體是由閘極氧化膜之厚度較薄、通道長度較短且由低電壓驅動的電晶體所構成。因此，比起第1圖所示之位元線選擇電路300，本實施例之位元線選擇電路200可縮小面積。

再者，因為偶數偏壓電晶體YSEL_e與奇數偏壓電晶體YSEL_o較小，所以每個偏壓電晶體的驅動能力也較小。為了彌補這個缺點，偶數偏壓電晶體YSEL_e與奇數偏壓電晶體YSEL_o以複數個偏壓電晶體並聯耦接的方式構成。實際上，藉由此方式可增加電晶體的通道寬度。因此，與第2圖所示之位元線選擇電路300A比較之下，本實施例的位元線選擇電路200可快速地對位元線充電或放電偏壓。

再者，根據本實施例之位元線選擇電路200的第二選擇部分220之佈局進行說明。第6圖所示係於記憶體陣列中之第二選擇部分220的佈局平面圖。第7A-a與7A-b圖所示係A1-A1與A2-A2的剖面圖。第7B-a與7B-b圖所示係B1-B1與B2-B2的剖面圖。第7C圖所示係C1-C1的剖面圖。

在較佳的狀態中，記憶體陣列100形成在N型矽半導體基板中或於N井中形成的P井中。為了能以一個區塊為單位刪除，各個記憶體區塊形成於各個P井中。構成第二選擇部分220的電晶體，與形成記憶體區塊之P井中的記憶體單元同時形成。第二選擇部分220與單一記憶體區塊相鄰形成。然而，第二選擇部分220也可與複數記憶體區塊相鄰形成。

第6圖所示係四位元的位元線GBL0~GBL3的佈局(layout)。此處所示之第二選擇部分220中，為使偶數偏壓電晶體YSEL_e與奇數偏壓電晶體YSEL_o構成兩個並聯耦接的電晶體，第二選擇部分220具有一對虛擬電位VPRE，以及耦接至虛擬電位VPRE的一對偶數偏壓電晶體YSEL_e與一對奇數偏壓電晶體YSEL_o。

在P井中，形成以行方向延伸之條狀凹槽隔離物STI。因此，藉由條狀凹槽隔離物STI可界定分離的P型之主動區。偶數偏壓電晶體YSEL_e與奇數偏壓電晶體YSEL_o的閘極電極為多晶矽層所構成，電極於主動區內形成N-擴散區。以多晶矽層作為遮罩，在主動區中形成N-擴散區。N-擴散區用以形成偶數電晶體與奇數電晶體的源極與汲極。此外，耦接至虛擬電位VPRE的區域中，形成雜質濃度高的N+接點。

如第7A-a所示，虛擬電位VPRE係由鎢栓塞或鎢條等的金屬電極M1所構成。金屬電極M1係成條狀以垂直於主動區之列方向延伸。金屬電極M1歐姆接觸至N+接點。

在虛擬電極VPRE上，隔著絕緣膜MLO，形成以垂直於虛擬電極VPRE方向之條狀延伸的位元線GBL0~GBL3。位元線GBL0~GBL3延伸的方向為記憶體區塊1、2、...、m配置的方向。位元線GBL0~GBL3的行距與主動區的行距約略相等，由鋁(Al)或者鋁合金等的金屬電極M2所形成。如第7C圖所示，金屬電極M2藉由鎢栓塞等的接觸CT電阻，耦接至單元組NU之選擇電晶體TR1的汲源。

配置偶數偏壓電晶體YSEL_e與奇數偏壓電晶體YSEL_o使兩者包夾虛擬電位VPRE。在第6圖的佈局中，兩個奇數偏壓電晶體YSEL_o相鄰配置，兩個偶數偏壓電晶體YSEL_e相隔配置。偶數偏壓電晶體YSEL_e與奇數偏壓電晶體YSEL_o的閘極電極，由透過主動區上的閘極氧化膜Gox而形成的多晶矽層所構成。多晶矽層Poly與主動區垂直，成條狀以列方向延伸。多晶矽層Poly可為與構成單元組NU之記憶體單元的浮動閘極同時形成的層。

如第7B-a與7B-b圖所示，偶數位元線GBL0與GBL2透過鎢栓塞等的接觸CT，耦接至偶數偏壓電晶體YSEL_e之N+的擴散區(源極)。奇數位元線GBL1與GBL3耦接至奇數偏壓電晶體YSEL_o之N+的擴散區(源極)。因此，在虛擬電位VPRE、偶數偏壓電晶體YSEL_e與奇數偏壓電晶體YSEL_o之間，形成複數個並聯耦接的電晶體YSEL_e與YSEL_o。

第7C圖所示係單元組NU的剖面圖。選擇電晶體TR1與TR2的閘極電極SGD與SGS係堆疊兩層多晶矽層所形成。此外，記憶體單元MC0~MC31係包含由在閘極氧化膜Gox上的第一層多晶矽層Poly1所形成的浮動閘極、介電膜、以及在該介電膜上形成的第二層多晶矽層Poly2上所形成的控制閘極所構成。舉例而言，介電膜係為由矽氧化膜包夾矽氮化膜而成的ONO構造，第二層多晶矽層Poly2用以形成字元線。形成選擇電晶體TR1與TR2的閘極電極用以電性耦接第一層多晶矽層Poly1與第二層多晶矽層Poly2，且由Poly1形成。

此處說明當偶數位元線為選擇的位元線，奇數位元線為非選擇的位元線時的情況。在讀取時，位元線選擇電晶體BLS與偶數選擇電晶體SEL_e為開啟(ON)狀態，偶數偏壓電晶體YSEL_e為關閉(OFF)狀態，選擇位元線耦接至檢測電路。另一方面，奇數選擇電晶體SEL_o為關閉(OFF)狀態，奇數偏壓電晶體YSEL_o為開啟(ON)狀態，根據虛擬電位VPRE，施加屏蔽電位至非選擇位元線。

在開始編程時，位元線選擇電晶體BLS、偶數選擇電晶體SEL_e與奇數選擇電晶體SEL_o、以及偶數偏壓電晶體YSEL_e為關閉狀態，奇數偏壓電晶體YSEL_o為開啟狀態。根據虛擬電位VPRE施加禁止寫入電壓至非選擇位元線，非選擇位元線之單元組之記憶體單元的通道預充電禁止寫入電壓。接著，位元線選擇電晶體BLS與偶數選擇電晶體SEL_e為開啟狀態，選擇位元線耦接至檢測電路。施加對應於寫入資料「0」或「1」的電壓至選擇位元線。再者，奇數偏壓電晶體YSEL_o、奇數選擇電晶體SEL_o、以及選擇電晶體TR1與TR2為關閉狀態；因為使非選擇位元線浮動，所以無法藉由控制閘極與通道之電容的耦合執行寫入電子至浮動閘極。

在刪除時，位元線選擇電晶體BLS、偶數選擇電晶體SEL_e與奇數選擇電晶體SEL_o為關閉狀態，偶數偏壓電晶體YSEL_e與奇數偏壓電晶體YSEL_o為開啟狀態，根據虛擬電位VPRE預充電刪除電壓(20V)至選擇位元線與非選擇位元線。接著，選擇電晶體TR1與TR2浮動，被選擇的記憶體區塊之控制閘極為0伏特，施加20伏特的刪除電壓至P井。

第二選擇部分220的主動區係單元組NU之主動區的延伸。第二選擇部分220的偶數偏壓電晶體YSEL_e與奇數偏壓電晶體YSEL_o，能夠使用與形成記憶體電晶體具有互換性的製程來製作。構成第二選擇部分220的偶數偏壓電晶體YSEL_e與奇數偏壓電晶體YSEL_o之閘極氧化膜Gox，與構成記憶體單元的閘極氧化膜Gox的厚度相同。相較於第一選擇部分210的偶數選擇電晶體SEL_e與奇數選擇電晶體SEL_o的閘極氧化膜Gox，構成第二選擇部分220的偶數偏壓電晶體YSEL_e與奇數偏壓電晶體YSEL_o之閘極氧化膜Gox的厚度較薄，且通道長度也較短。因此，可減少位元線選擇電路的面積，故可達到縮小快閃記憶體以及高集積化的目的。

在本發明較佳實施例中，第二選擇部分220形成於複數記憶體區塊中之被選擇的記憶體區塊中，或形成於記憶體區塊旁邊。舉例而言，在第3圖中，第二選擇部分220形成於記憶體陣列100中之接近頁面緩衝器/檢測電路160的記憶體區塊BLK(0)中，或形成於記憶體區塊BLK(0)旁邊。

此外，當記憶體區塊的m值為2以上時，即記憶體區塊的數目為3個以上時，第二選擇部分220可形成於複數記憶體區塊的中間或接近中間的地方。舉例而言，當m=2時，第二選擇部分形成於m=1的記憶體區塊內，或形成於m=1的記憶體區塊旁邊。當m=3時，第二選擇部分形成於m=1或m=2的記憶體區塊內，或形成於m=1或m=2的記憶體區塊旁邊。

雖然已詳述本發明較佳的實施例之型態，但是本發明並非限定於特別指定的實施形態，在專利申請範圍所記載的本發明要點的範圍內，可做各種的變形或改變。

10．．．快閃記憶體

100．．．記憶體陣列

110．．．輸入輸出緩衝器

120．．．位址暫存器

130．．．資料暫存器

140．．．控制器

150．．．字元線選擇電路

160．．．頁面緩衝器/檢測電路

170．．．列選擇電路

180．．．內部電壓產生電路

200、300、300A．．．位元線選擇電路

210、310．．．第一選擇部分

220、320、320A．．．第二選擇部分

330．．．中繼部分

A1-A1、A2-A2、B1-B1、B2-B2、C1-C1．．．剖面方向

Ax．．．行位址資訊

Ay．．．列位址資訊

BIASe、BIASo．．．偏壓電晶體

BLC、BLSe、BLSo．．．選擇電晶體

BLe、GBL_e．．．偶數位元線

BLK(0)、BLK(1)...BLK(m)．．．記憶體區塊

BLo、GBL_o．．．奇數位元線

BLS．．．位元線選擇電晶體

C1、C2、C3．．．控制信號

CT．．．接觸

GBL0、GBL1...GBLn．．．位元線

Gox．．．閘極氧化膜

M1、M2．．．金屬電極

MC0、MC1...MC31．．．記憶體單元

MLO．．．絕緣膜

N+．．．N+擴散區

N-．．．N-擴散區

N1．．．共同節點

NU．．．單元組

Poly．．．多晶矽層

SEL_e．．．偶數選擇電晶體

SEL_o．．．奇數選擇電晶體

SGS、SGD．．．選擇閘極信號

SL．．．共同源極線

STI．．．條狀凹槽隔離物

TR1、TR2．．．電晶體

Vers．．．刪除電壓

Vpass．．．通過電壓

Vpgm．．．寫入電壓

VPRE．．．虛擬電位

Vread．．．讀取電壓

WL0、WL1...WL31．．．字元線

YSEL_e．．．偶數偏壓電晶體

YSEL_o．．．奇數偏壓電晶體

第1圖係先前技術之快閃記憶體的位元線選擇電路的示意圖；

第2圖係先前技術之快閃記憶體的另一位元線選擇電路的示意圖；

第3圖係根據本發明實施例之快閃記憶體的示意圖；

第4圖係構成NAND閘串之電路的示意圖；

第5圖係根據本發明實施例之位元線選擇電路的示意圖；

第6圖係根據本發明實施例之位元線選擇電路的佈局之示意圖；

第7A-a圖所示係根據第6圖之A1-A1之剖面方向的剖面圖；

第7A-b圖所示係根據第6圖之A2-A2之剖面方向的剖面圖；

第7B-a圖所示係根據第6圖之B1-B1之剖面方向的剖面圖；

第7B-b圖所示係根據第6圖之B2-B2之剖面方向的剖面圖；

第7C圖所示係根據第6圖之C1-C1之剖面方向的剖面圖。

10．．．快閃記憶體

100．．．記憶體陣列

110．．．輸入輸出緩衝器

120．．．位址暫存器

130．．．資料暫存器

140．．．控制器

150．．．字元線選擇電路

160．．．頁面緩衝器/檢測電路

170．．．列選擇電路

180．．．內部電壓產生電路

Vers．．．刪除電壓

Vpass．．．通過電壓

Vpgm．．．寫入電壓

Vread．．．讀取電壓

Ax．．．行位址資訊

Ay．．．列位址資訊

BLK(0)、BLK(1)...BLK(m)．．．記憶體區塊

C1、C2、C3．．．控制信號

Claims (12)

1. 一種半導體記憶裝置，包括；記憶體陣列，由複數單元組行列狀地配置而成，每一上述單元組由電性可改寫的記憶體元件串聯連接所組成；列選擇裝置，用以選擇上述單元組中之列方向的記憶體元件；以及位元線選擇電路，用以選擇耦接至上述單元組的位元線；其中，上述位元線選擇電路包括：第一選擇部分，其包括選擇電晶體，用以選擇性地耦接偶數位元線或奇數位元線至檢測電路；以及第二選擇部分，其包括偏壓電晶體，用以選擇性地耦接上述偶數位元線或上述奇數位元線至提供偏壓的電壓源；上述偏壓電晶體與上述記憶體陣列之記憶體元件形成在共通的井(well)中。
2. 如申請專利範圍第1項所述之半導體記憶裝置，其中上述偏壓電晶體包括耦接至上述偶數位元線與上述電壓源間之偶數偏壓電晶體，與耦接至上述奇數位元線與上述電壓源間之奇數偏壓電晶體，上述偶數偏壓電晶體與上述奇數偏壓電晶體包括各自並聯連接之複數電晶體。
3. 如申請專利範圍第1項所述之半導體記憶裝置，其中上述偶數偏壓電晶體與上述奇數偏壓電晶體之閘極絕緣膜的厚度，與形成上述記憶體元件之電晶體之閘極絕緣膜的厚度相同。
4. 如申請專利範圍第1項所述之半導體記憶裝置，其中上述偶數偏壓電晶體與上述奇數偏壓電晶體，施加偏壓至上述偶數位元線與上述奇數位元線中之未被選擇之一者。
5. 如申請專利範圍第1項所述之半導體記憶裝置，其中上述電壓源包括於半導體井中以行方向延伸之條狀部分，上述偶數偏壓電晶體之閘極電極配置於上述電壓源之一側，上述奇數偏壓電晶體之閘極電極配置於上述電壓源之另一側，上述電壓源電性耦接至上述偶數偏壓電晶體與上述奇數偏壓電晶體之擴散區；上述偶數位元線與上述奇數位元線包括與上述電壓源交差且以列方向延伸之條狀部分，上述偶數位元線耦接至上述偶數偏壓電晶體之擴散區，上述奇數位元線耦接至上述奇數偏壓電晶體之擴散區。
6. 如申請專利範圍第4項所述之半導體記憶裝置，其中當一對電壓源形成時，於上述一對電壓源間配置一對偶數偏壓電晶體之閘極電極。
7. 如申請專利範圍第5項所述之半導體記憶裝置，其中當一對電壓源形成時，於上述一對電壓源間配置一對奇數偏壓電晶體之閘極電極。
8. 如申請專利範圍第1項所述之半導體記憶裝置，其中上述第二選擇部分形成於上述記憶體陣列中之區塊中或上述區塊旁邊，上述區塊係由以行方向配置的複數單元組所形成。
9. 如申請專利範圍第1項所述之半導體記憶裝置，其中當複數區塊形成於記憶體陣列中時，上述第二選擇部分形成於上述區塊中或上述區塊旁邊。
10. 如申請專利範圍第1項所述之半導體記憶裝置，其中上述偶數與上述奇數偏壓電晶體之閘極氧化膜的厚度，較薄於上述選擇電晶體之閘極氧化膜的厚度。
11. 如申請專利範圍第1項所述之半導體記憶裝置，其中上述偶數與上述奇數偏壓電晶體之閘極長度，較小於上述選擇電晶體之閘極長度。
12. 如申請專利範圍第1項所述之半導體記憶裝置，其中上述電壓源提供對應於讀取、編程與刪除時的偏壓。